KR20170130587A - 디지털 디스플레이 - Google Patents

디지털 디스플레이 Download PDF

Info

Publication number
KR20170130587A
KR20170130587A KR1020177030872A KR20177030872A KR20170130587A KR 20170130587 A KR20170130587 A KR 20170130587A KR 1020177030872 A KR1020177030872 A KR 1020177030872A KR 20177030872 A KR20177030872 A KR 20177030872A KR 20170130587 A KR20170130587 A KR 20170130587A
Authority
KR
South Korea
Prior art keywords
pixel
update
illuminated
period
image
Prior art date
Application number
KR1020177030872A
Other languages
English (en)
Other versions
KR102641159B1 (ko
Inventor
매튜 프랭크 오프레디
Original Assignee
배 시스템즈 피엘시
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 배 시스템즈 피엘시 filed Critical 배 시스템즈 피엘시
Publication of KR20170130587A publication Critical patent/KR20170130587A/ko
Application granted granted Critical
Publication of KR102641159B1 publication Critical patent/KR102641159B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/3433—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using light modulating elements actuated by an electric field and being other than liquid crystal devices and electrochromic devices
    • G09G3/346—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using light modulating elements actuated by an electric field and being other than liquid crystal devices and electrochromic devices based on modulation of the reflection angle, e.g. micromirrors
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2018—Display of intermediate tones by time modulation using two or more time intervals
    • G09G3/2022—Display of intermediate tones by time modulation using two or more time intervals using sub-frames
    • G09G3/2025—Display of intermediate tones by time modulation using two or more time intervals using sub-frames the sub-frames having all the same time duration
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2018—Display of intermediate tones by time modulation using two or more time intervals
    • G09G3/2022—Display of intermediate tones by time modulation using two or more time intervals using sub-frames
    • G09G3/2037—Display of intermediate tones by time modulation using two or more time intervals using sub-frames with specific control of sub-frames corresponding to the least significant bits
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory
    • G09G5/399—Control of the bit-mapped memory using two or more bit-mapped memories, the operations of which are switched in time, e.g. ping-pong buffers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0297—Special arrangements with multiplexing or demultiplexing of display data in the drivers for data electrodes, in a pre-processing circuitry delivering display data to said drivers or in the matrix panel, e.g. multiplexing plural data signals to one D/A converter or demultiplexing the D/A converter output to multiple columns
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/06—Details of flat display driving waveforms
    • G09G2310/061—Details of flat display driving waveforms for resetting or blanking
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/06—Adjustment of display parameters
    • G09G2320/0613—The adjustment depending on the type of the information to be displayed
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/06—Adjustment of display parameters
    • G09G2320/0626—Adjustment of display parameters for control of overall brightness
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2340/00—Aspects of display data processing
    • G09G2340/10—Mixing of images, i.e. displayed pixel being the result of an operation, e.g. adding, on the corresponding input pixels

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

디지털 디스플레이 디바이스를 제어하는 방법 및 그 방법을 구현하는 디지털 디스플레이 시스템이 제공되는데, 여기서 픽셀에 대해 필요로 하는 휘도 레벨은 각각의 픽셀에 대해 제공된 저장소에 따라 제어되고, 그 내용물은 필요로 하는 휘도 레벨을 달성하기 위해 픽셀이 조명될 픽셀에 대한 이미지 리프레시 기간 동안의 개별 디스플레이 업데이트 기간의 수를 표시하고, 내용물은 각각의 업데이트 기간에서 판독되고, 내용물은 픽셀이 해당 업데이트 기간 동안 조명될지 여부를 결정하고, 내용물은 픽셀이 조명되는 각각의 업데이트 기간에서 업데이트되어 그에 따라 픽셀이 조명될 업데이트 사이클의 수가 1만큼 감소됨을 표시하고, 여기서 저장소의 내용물은 수신된 이미지 데이터에 의해 표시된 필요로 하는 픽셀 휘도 레벨의 변화에 응답하여 임의의 업데이트 사이클에서 업데이트될 수 있다.

Description

디지털 디스플레이
본 발명은 디지털 디스플레이에 관한 것으로, 특히, 배타적이지는 않지만, 디지털 디스플레이 디바이스, 예를 들어 디지털 마이크로 미러 디바이스(digital micro-mirror device, DMD), 액정 디스플레이(liquid crystal display, LCD) 디바이스, 또는 실리콘 액정(liquid crystal on silicon, LCOS) 디스플레이 디바이스에 기초한 디지털 디스플레이에서 이미지의 디스플레이를 제어하는 방법 및 장치에 관한 것이다. 그러나, 본 발명의 동작 원리는 다른 유형의 디지털 디스플레이 디바이스에 유리하게 적용될 수 있다.
DMD는 입사광을 반사하는 각도를 제어함으로써 개별적으로 그리고 선택적으로 활성화될 수 있는 마이크로 미러의 어레이를 포함한다. 마이크로 미러의 어레이는 디스플레이될 이미지 내의 픽셀의 어레이에 대응한다. '켜짐' 상태에서 미러는 이미지의 픽셀을 디스플레이하기 위해 광을 반사하고, '꺼짐' 상태에서 미러는 광을 광 덤프(dump)로 반사한다. DMD는 디바이스의 유형에 따라 다를 수 있거나 필요로 하는 시스템의 성능에 따라 시스템 설계자에 의해 선택될 수 있는 '업데이트 기간'을 갖는다. DMD 업데이트 기간은 마이크로 미러가 '켜짐' 상태 또는 '꺼짐' 상태로 전환 또는 유지되도록 제어될 수 있는 시간 기간이다. 예로서, 전형적인 DMD 업데이트 기간은 200㎲에서 600㎲ 사이일 수 있으므로 미러 각각은 매 200㎲ 내지 600㎲마다 상태를 변화시키도록 제어될 수 있다. 디스플레이는 사람 관찰자에 의한 적절한 지각을 허용하도록 최소 기간 - '이미지 리프레시 기간' 또는 '프레임 기간' - 동안 이미지의 각각의 픽셀을 유지할 것을 필요로 한다. 16 또는 20ms의 이미지 리프레시 또는 프레임 기간이 전형적이며, 사람의 눈이 픽셀 휘도 또는 색상의 변화를 지각할 수 있는 최소 기간보다 짧은 시간 기간을 나타낸다. 따라서, DMD에서 나타내어지는 각각의 픽셀의 상태는 리프레시 기간 동안 여러 번 변화될 수 있고, 눈은 개별 조명 기간을 통합하여 해당 기간에 걸쳐 단일의 지각된 휘도 레벨을 초래할 것이다. 예를 들어, 572㎲의 DMD 업데이트 기간은 20ms의 리프레시 기간 동안 마이크로 미러의 상태를 35번까지 변화시킬 수 있는 기회를 제공한다. 상이한 지각된 조명 레벨은 이들 35개의 DMD 업데이트 기간에 걸친 미러 상태의 미리 결정된 조합을 사용하여 달성될 수 있다.
DMD 디바이스에서 마이크로 미러의 상태를 제어함으로써 이미지를 렌더링하는 종래의 방법은 프레임 단위로 동작하고, 각각의 프레임 내의 이미지에 대한 픽셀을 정의하는 데 필요한 이미지 데이터는 각각의 16 또는 20ms 프레임 기간의 시작을 위한 시간에 결정된다. 주어진 프레임에서 디스플레이될 픽셀 휘도 및 색상은 각각의 프레임 기간의 시작을 위한 시간에 DMD '드라이버'에 업로드될 필요가 있고, 미러 변조의 미리 결정된 패턴은 필요로 하는 휘도 및 색상(이미지가 컬러 이미지인 경우)의 픽셀이 보는 사람에 의해 지각될 수 있는 것을 보장하기 위해 해당 프레임 기간 동안 각각의 픽셀에 대해 DMD 드라이버에 의해 적용된다. 그러나, 이 접근법의 한 가지 어려움은 예를 들어, 디스플레이될 이미지에 대한 업데이트, 예를 들어 이미지에 필기체로 그려진 심볼의 새로운 요소를 추가하는 것이 다음 20ms 프레임 기간까지 도입될 수 없다는 것이다. 일부 애플리케이션에서는, 그러한 지연이 용납되지 않는다.
프레임 기간 동안 이미지 업데이트를 도입하기 위한 다양한 시도가 이루어졌다. 그러한 시도의 일 예가 WO 2013/140143로 2013년 9월 26일자로 공개된 본원의 출원인에 의한 국제 특허 출원에 설명되는데, 여기서 하나의 프레임 기간 동안 주어진 DMD 업데이트 사이클에서 새로운 이미지 부분이 이미지에 '플롯팅(plotting)'되고 다음 프레임 기간의 대응하는 DMD 업데이트 사이클에서 '언플롯팅(unplotting)'되는 것을 가능하게 하도록 이중 이미지 버퍼 장치가 제공되며, DMD 픽셀 변조의 각각의 패턴이 플롯팅과 언플롯팅 사이에 영향을 받은 픽셀에 적용되어 필요로 하는 전체 픽셀 휘도를 달성한다.
제 1 양태에서, 본 발명은 이미지를 디스플레이하기 위해 디지털 디스플레이 디바이스를 제어하는 방법에 관한 것으로, 그 방법에 의해, 디스플레이될 이미지 내의 픽셀에 대한 지각된 휘도 레벨은 각각의 이미지 리프레시 기간의 미리 결정된 부분 동안 픽셀을 조명하도록 디스플레이 디바이스의 각각의 요소를 제어함으로써 달성되고, 상기 부분은 픽셀에 대해 제공된 저장소의 내용물에 의해 표시되고, 내용물은 픽셀이 이미지 리프레시 기간의 상기 부분 동안 조명되도록 픽셀이 조명될 픽셀에 대한 이미지 리프레시 기간 내의 미리 결정된 길이의 개별 디스플레이 디바이스 업데이트 기간의 수를 나타내고, 여기서 각각의 업데이트 기간에서의 저장소 내용물은 각각의 픽셀이 해당 업데이트 기간 동안 조명될지 또는 조명되지 않을지 여부를 결정하고, 저장소의 내용물은 픽셀이 조명되는 각각의 업데이트 기간에서 업데이트되어 픽셀이 조명될 업데이트 기간의 수가 1만큼 감소됨을 표시하고, 여기서 저장소의 내용물은 수신된 이미지 데이터에 응답하여 픽셀에 대해 필요로 하는 휘도 레벨에 대한 업데이트를 구현하도록 임의의 업데이트 기간에 업데이트될 수 있다.
일 예시적인 실시예에서, 픽셀은 업데이트 사이클의 부분 동안 조명될 수 있고, 저장소의 내용물은 픽셀에 대한 이미지 리프레시 기간 동안의 하나 이상의 미리 결정된 디스플레이 업데이트 사이클 중 어느 것이 업데이트 사이클의 각각의 부분 동안 픽셀의 조명을 위해 지정되는지를 결정하여, 하나 이상의 분수 레벨의 픽셀 휘도의 지각을 가능하게 한다.
특정 예시적인 실시예에서, 픽셀에 대한 이미지 리프레시 기간 동안의 4개의 미리 결정된 업데이트 사이클은 업데이트 사이클의 상이한 각각의 부분 동안 픽셀의 조명을 위해 예약되어, 15개까지의 분수 레벨의 픽셀 휘도를 제공한다.
다른 예시적인 실시예에서, 방법은,
디스플레이 디바이스에 의해 디스플레이될 이미지의 픽셀에 대한 휘도 레벨을 정의하는 이미지 데이터를 수신하는 단계;
픽셀이 완전히 조명될 업데이트 기간의 수의 표시를 각각의 픽셀에 대해 제공된 저장소에 저장하는 단계;
주어진 업데이트 기간 동안 이미지에서 업데이트될 각각의 픽셀에 대한 저장된 내용물을 검색하는 단계; 및
픽셀이 주어진 업데이트 기간 동안 조명될 것임을 검색된 내용물이 표시하는 경우, 업데이트 기간 동안 픽셀을 조명하도록 상기 디스플레이 디바이스를 제어하고, 픽셀이 조명될 업데이트 기간의 수가 1만큼 감소됨을 표시하도록 저장소의 내용물을 업데이트하는 단계를 더 포함한다.
또 다른 예시적인 실시예에서, 저장소는 픽셀이 조명될 업데이트 기간의 수를 정의하는 각각의 픽셀에 대한 카운트 다운 타이머 값 저장소를 포함하고, 여기서 각각의 업데이트 기간에 저장소를 업데이트하는 것은 저장된 값이 0에 도달할 경우 픽셀이 더 이상 조명되지 않도록 픽셀에 대한 저장된 시간 값을 차감하는 것을 포함한다.
대안적인 실시예에서, 저장소는 픽셀에 대한 이미지 리프레시 기간 내의 업데이트 기간의 수와 동일한 비트 길이의 각각의 픽셀에 대한 시프트 레지스터를 포함하고, 여기서 픽셀이 조명될 업데이트 기간의 수는 시프트 레지스터에 설정된 비트 수로 표시되고, 여기서 각각의 업데이트 사이클에 저장소를 업데이트하는 것은 비트가 시프트 레지스터로부터 판독되는 경우 그 비트가 설정되어 있으면 각각의 픽셀이 조명되고, 그렇지 않으면 픽셀이 더 이상 조명되지 않도록 시프트 레지스터 내의 비트를 하나의 위치만큼 시프팅하는 것을 포함한다.
다른 변형예에서, 시프트 레지스터의 임의의 비트는 수신된 이미지 데이터에 응답하여 임의의 업데이트 사이클에서 업데이트되어 각각의 픽셀에 대해 필요로 하는 휘도 레벨에 대한 업데이트를 야기할 수 있다.
제 2 양태에서, 본 발명은,
이미지를 디스플레이하기 위한 디지털 디스플레이 디바이스; 및
픽셀에 대한 이미지 리프레시 기간의 각각의 부분 동안 픽셀을 조명하도록 디스플레이 디바이스의 각각의 영역을 제어함으로써 필요로 하는 레벨의 휘도에서 이미지 내의 픽셀을 디스플레이하도록 상기 디지털 디스플레이 디바이스를 제어하도록 구성된 디스플레이 제어기로서,
여기서 디스플레이 제어기는,
디스플레이되거나 업데이트될 이미지 내의 하나 이상의 픽셀에 대한 휘도 레벨을 정의하는 이미지 데이터를 수신하기 위한 입력부;
프로세서로서,
픽셀에 대한 필요로 하는 휘도 레벨을 정의하는 이미지 데이터를 입력부로부터 수신하고;
픽셀이 픽셀에 대한 필요로 하는 휘도 레벨에 대응하는 이미지 리프레시 기간의 부분 동안 조명되도록 픽셀이 조명될 픽셀에 대한 이미지 리프레시 기간 내의 미리 결정된 길이의 개별 디스플레이 디바이스 업데이트 기간의 수의 표시를 픽셀에 대해 제공된 저장소에 저장하고;
각각의 업데이트 기간에서 각각의 픽셀에 대한 저장소의 내용물을 판독하고, 각각의 픽셀 저장소의 내용물에 따라 어느 픽셀이 업데이트 기간 동안 조명되고 어느 픽셀이 조명되지 않을지를 표시하는 출력물을 생성하고;
픽셀이 조명될 업데이트 기간의 수가 1만큼 감소되는 것을 표시하도록 픽셀이 조명될 것임을 내용물이 표시하는 각각의 업데이트 기간에 각각의 픽셀에 대한 저장소의 내용물을 업데이트하고;
수신된 이미지 데이터에 응답하여 픽셀에 대해 필요로 하는 휘도 레벨에 대한 업데이트를 구현하도록 임의의 업데이트 기간에 저장소의 내용물을 업데이트하기 위해, 각각의 픽셀에 제공된 저장소에 대한 액세스를 갖도록 구성된 프로세서를 포함하는, 디스플레이 제어기;
프로세서로부터의 출력물을 수신하고, 디스플레이 디바이스로 하여금 출력물 표시에 따라 주어진 디스플레이 업데이트 기간 동안 픽셀을 조명하게 하는 수단을 포함하는 디지털 디스플레이 시스템에 관한 것이다.
시스템의 예시적인 실시예에서, 픽셀은 업데이트 사이클의 부분 동안 조명될 수 있고, 여기서 저장소의 내용물은 픽셀에 대한 이미지 리프레시 기간 동안의 하나 이상의 미리 결정된 디스플레이 업데이트 사이클 중 어느 것이 업데이트 사이클의 각각의 부분 동안 픽셀의 조명을 위해 지정되는지를 결정하여, 하나 이상의 분수 레벨의 픽셀 휘도의 지각을 가능하게 한다.
특정 예시적인 실시예에서, 픽셀에 대한 이미지 리프레시 기간 동안의 4개의 미리 결정된 업데이트 사이클은 업데이트 사이클의 상이한 각각의 부분 동안 픽셀의 조명을 위해 예약되어, 15개까지의 분수 레벨의 픽셀 휘도를 제공한다.
시스템의 또 다른 예시적인 실시예에서, 저장소는 픽셀이 조명될 업데이트 기간의 수를 정의하는 각각의 픽셀에 대한 카운트 다운 타이머 값 저장소를 포함하고, 여기서 각각의 업데이트 기간에 저장소를 업데이트하는 것은 저장된 값이 0에 도달할 경우 픽셀이 더 이상 조명되지 않도록 픽셀에 대한 저장된 시간 값을 차감하는 것을 포함한다.
대안적인 실시예에서, 저장소는 픽셀에 대한 이미지 리프레시 기간 내의 업데이트 기간의 수와 동일한 비트 길이의 각각의 픽셀에 대한 시프트 레지스터를 포함하고, 여기서 픽셀이 조명될 업데이트 기간의 수는 시프트 레지스터에 설정된 비트 수로 표시되고, 여기서 각각의 업데이트 사이클에 저장소를 업데이트하는 것은 비트가 시프트 레지스터로부터 판독되는 경우 그 비트가 설정되어 있으면 각각의 픽셀이 조명되고, 그렇지 않으면 픽셀이 더 이상 조명되지 않도록 시프트 레지스터 내의 비트를 하나의 위치만큼 시프팅하는 것을 포함한다.
다른 변형에서, 프로세서는 수신된 이미지 데이터에 응답하여 임의의 업데이트 사이클에서 시프트 레지스터의 임의의 비트를 업데이트하기 위한 액세스를 가져 각각의 픽셀에 대해 필요로 하는 휘도 레벨에 대한 업데이트를 야기하도록 구성된다.
제 3 양태에서, 본 발명은 본 발명의 제 1 양태의 임의의 실시예에 따른 방법을 구현하도록 구성된 제어기를 포함하거나 그와 연관되는 디지털 디스플레이 디바이스에 관한 것이다.
제 4 양태에서, 본 발명은 본 발명의 제 1 양태의 임의의 실시예에 따라 정의된 방법에 따라 제어 가능한 디지털 디스플레이 디바이스에 관한 것이다.
본 발명은 필요로 할 때마다 다음 DMD 업데이트 사이클이 시작되자마자 도입될 이미지에 대한 업데이트를 가능하게 하기 위해 DMD 미러의 변조 및 개선된 DMD 제어기에서의 이미지 버퍼의 관리에 대한 훨씬 단순화된 접근법을 제공하는 것을 목표로 한다. 본 발명은 당업자에게 자명할 바와 같이, 다른 유형의 디지털 디스플레이 디바이스에 유사하게 적용될 수 있다.
본 발명의 예시적인 실시예가 이제 첨부 도면을 참조하여 보다 상세히 설명될 것이다:
도 1은 픽셀이 완전히 조명되는 DMD 업데이트 사이클의 선택을 포함하는 6개의 휘도 레벨 중 하나에 기초하고, 픽셀이 사이클의 상이한 각각의 단편 부분에 걸쳐 조명되는 4개까지의 DMD 업데이트 사이클을 결합하여 상이한 픽셀 휘도 레벨을 달성하는 알려진 DMD 변조 방식을 도시한다.
도 2는 본 발명의 일 예시적인 실시예에 따른 DMD 디스플레이에서 픽셀의 휘도를 제어하기 위한 방식을 도시한다; 그리고
도 3 및 도 4는 본 발명의 일 예시적인 구현예에서의 처리 및 데이터 저장 특징의 기능 블록도를 도시한다.
우선 도 1을 참조하면, DMD 디바이스를 사용하는 디스플레이 시스템에서 비디오 이미지 또는 스틸 이미지의 주어진 프레임에 대해 상이한 픽셀 휘도 레벨을 생성하기 위한 DMD 미러 변조 방식의 알려진 예가 도시되어 있다. 상이한 레벨의 픽셀 휘도는 픽셀이 완전히 조명되는(즉, 미러에 대한 업데이트 사이클이 실제로 '켜짐' 상태인 모든 이용 가능한 기간 동안 조명됨) 31개의 DMD 업데이트 사이클(0 내지 30)의 조합을 포함하는 6개의 휘도 레벨 '5' 내지 '10', 및 픽셀이 DMD 업데이트 사이클 동안 이용 가능한 조명 시간의 상이한 각각의 단편 부분 동안 조명되는 4개의 DMD 업데이트 사이클(31-34)에 걸쳐 달성되는 4개까지의 '분수' 픽셀 휘도 레벨 '1' 내지 '4'의 임의의 조합 중 하나를 선택함으로써 주어진 프레임 기간 동안 달성된다. 그러한 방식 하에서, 각각의 DMD 미러는 특정 DMD 업데이트 사이클 동안 '켜짐'으로 설정될 수 있고 그렇지 않으면 '꺼짐'으로 설정될 수 있으며, 각각의 휘도 레벨의 지각을 달성하기 위해 필요로 하는 '켜짐' 기간의 시퀀스는 음영 처리된 블록 5로 도 1에 도시되어 있다. 보는 사람의 눈은 각각의 DMD 미러(또는 미러들)이 '켜짐'인 20ms의 '프레임 기간' 또는 '이미지 리프레시 기간(10)'의 비율에 따라 특정의 필요로 하는 휘도에서 픽셀을 지각할 수 있다. 레벨 '5' 미만의 픽셀 휘도의 경우, 미러는 각각 DMD 업데이트 '31'-'34'의 사이클 각각의 부분 15(1/2), 20(1/4), 25(1/8), 30(1/16) 동안 '켜짐'으로 설정될 것이며, DMD 업데이트 사이클 '35'는 미러 테스트를 위해 예약되어 있다. 분수 픽셀 휘도 레벨 '1'내지 '4'는 결합되어 ('꺼짐'을 포함하여) 16개의 분수 휘도 레벨 중 임의의 하나를 제공할 수 있다. 16개의 분수 휘도 레벨 각각은 그 자체가 픽셀 휘도 레벨 '5' 내지 '10' 중 임의의 하나와 결합되어 증가된 수의 가능한 픽셀 휘도 레벨 - 이 예에서는 '꺼짐'을 제외하고 90개 - 을 제공한다. 이용 가능한 가장 높은 휘도의 픽셀에 대해, 각각의 미러는 35개의 이용 가능한 DMD 업데이트 사이클 중 업데이트 사이클 '0'-'30' 동안 그리고 업데이트 사이클 '31'-'34' 동안의 단편 부분적 '켜짐' 기간의 각각 동안 켜질 것이다.
이미지를 렌더링하기 위한 알려진 방법 하에서, 이미지 데이터는 프레임 단위로 생성된다. 휘도 레벨이 특정 이미지 프레임을 렌더링할 시에 픽셀에 적용될 변조 패턴을 결정할 것이기 때문에, 매 20ms 프레임 기간(10)마다, 각각의 픽셀에 대해 필요한 휘도 레벨은 프레임 기간(10)의 시작에서 알 필요가 있다.
본 발명에서는, 특정 선행 기술 시스템의 이미지의 고정된 20ms 프레임 기반 렌더링에 의해서도 도 1에 도시된 특정 미러 변조 방식에 의해서도 제약받지 않는 DMD 미러를 변조하기 위한 상이한 접근법이 고안되었다. 본 발명의 이러한 방식의 동작 원리가 이제 도 2를 참조하여 예로서 설명될 것이다.
도 2를 참조하면, 명목상 20ms 기간(50)의 DMD 업데이트 사이클 '0' 내지 '34'의 각각 동안의 3개의 픽셀 A, B, 및 C 각각에 대한, 그리고 바로 다음의 20ms 기간(55) 동안의 픽셀 C에 대한 각각의 DMD 미러의 예시적인 상태가 도시되어 있다. 도 2는 또한 각각의 DMD 업데이트 사이클의 끝에서 각각의 픽셀(DMD 미러)과 연관된 카운트 다운 타이머 저장소(타이머 저장소 자체는 도 2에 미도시)에 대한 저장된 값(60)을 도시하며, 그 기능은 다음에서 명확해질 것이다.
도 2에 도시된 바와 같이, 픽셀 A가 휘도 레벨 '7'로 디스플레이될 것을 표시하는 DMD 업데이트 사이클 '3'의 시간에 이미지 데이터가 수신된다고 가정하면, 이러한 데이터의 수신에 뒤따르는 다음으로 이용 가능한 DMD 업데이트 사이클은 DMD 데이터 사이클 '4'이다. 이 방식 하에서, 휘도 레벨 '7'은 각각의 DMD 미러가 다음으로 이용 가능한 업데이트 사이클에서 시작하여 7개의 연속적인 DMD 업데이트 사이클 동안 '켜짐' 상태로 유지될 것임을 표시한다. 값 '7'은 픽셀이 조명될 첫 번째로 이용 가능한 DMD 업데이트 사이클 전에 픽셀 A와 연관된 타이머 저장소에 기록된다. 각각의 DMD 업데이트 사이클의 시작에서, 픽셀 A 타이머 저장소에 저장된 값이 0이 아니면, 픽셀 A에 대한 DMD 미러는 해당 업데이트 사이클 동안 '켜짐' 상태로 전환되거나 유지된다. 타이머 값은 그러면 차감되고 차감된 값은 다음 업데이트 사이클을 위해 준비된 픽셀 A 타이머 저장소에 저장된다. 각각의 DMD 업데이트 사이클이 끝에서 발생하는 타이머 저장 값이 도 2에 도시되어 있다.
도 2에서 알 수 있는 바와 같이, DMD 업데이트 사이클 '4'의 시작에서, 픽셀 A에 대한 타이머 저장소가 판독되고, 값은 0이 아니며, 픽셀은 업데이트 사이클 '4'동안 조명되고 저장 값 7에서 6으로 차감된다. 업데이트 사이클 '5'의 시작에서, 픽셀 A에 대한 타이머 값이 픽셀 A 타이머 저장소로부터 판독되고, 0이 아니기 때문에, 픽셀 A에 대한 DMD 미러는 업데이트 사이클 '5' 동안 '켜짐'으로 유지된다. 저장된 값은 5로 차감된다. 이 프로세스는 업데이트 사이클 '10' 동안 픽셀을 조명한 후에, 타이머 값이 0으로 차감될 때까지 계속된다. 따라서, 업데이트 사이클 '11'의 시작에서, 타이머 값은 0이고 픽셀 A DMD 미러 상태는 '꺼짐'으로 전환된다.
픽셀 휘도의 분수 값은 이 예에서, ('꺼짐'을 포함하여) 16개의 분수 휘도 레벨 중 하나의 4 비트 표현 및 구현을 제공하기 위해 업데이트 사이클 '31' 내지 '34' 중 하나 이상을 사용하여 구현될 수 있다. 이 방식 하에서, 휘도 레벨 1/2은 DMD 업데이트 사이클 '31' 동안 이용 가능한 조명 기간의 절반 동안 DMD 미러를 '켜짐'으로 전환시킴으로써 달성된다; 휘도 레벨 1/4은 DMD 업데이트 사이클 '32' 동안 조명 기간의 1/4 동안 DMD 미러를 '켜짐'으로 전환시킴으로써 달성된다; 휘도 레벨 1/8은 DMD 업데이트 사이클'33' 동안 조명 기간의 1/8 동안 DMD 미러를 '켜짐'으로 전환시킴으로써 달성된다; 그리고 휘도 레벨 1/16은 DMD 업데이트 사이클 '34' 동안 조명 기간의 1/16 동안 DMD 미러를 '켜짐'으로 전환시킴으로써 달성된다. 이들 4개의 분수 조명 기간의 상이한 조합은 픽셀 조명의 15개의 가능한 분수 레벨을 제공한다.
분수 조명 기간은 물론 DMD 디바이스를 구동하기 위해 선택된 순서에 따라 픽셀에 대한 일련의 36개의 DMD 업데이트 사이클 내의 임의의 위치에 삽입될 수 있다. 분수 업데이트 사이클은 4개의 블록으로 유지되거나 이용 가능한 DMD 업데이트 사이클, 이 예에서 35개의 DMD 업데이트 사이클 및 뒤따르는 1개의 DMD 테스트 사이클을 포함하는 명목상 20ms 기간의 사이클 0 내지 34 전체에 걸쳐 개별적으로 분산될 수 있다.
도 2에 도시된 예에서, 픽셀 B는 다음으로 이용 가능한 DMD 업데이트 사이클 - 이 경우에 사이클 '9' - 에서 시작하여 휘도 레벨 '12½'로 플롯팅될 필요가 있음을 알 수 있다. 휘도의 정수 값, 이 경우 '12'는 픽셀 B 타이머 저장소(도 2에 미도시)에 저장되고, 필요한 분수 값은 업데이트 사이클 '31' 내지 '34' 중 하나 이상에서, 이 예에서는 업데이트 사이클 '31'에서 다시 호출되도록 다른 곳에 저장된다. DMD 업데이트 사이클 '9'에서, 픽셀 B 타이머 저장소 내의 값은 0이 아니므로, 픽셀 B DMD 미러는 '켜짐' 상태로 전환되거나 그 상태로 유지되고, 타이머 값은 '11'로 차감되어 저장된다. 프로세스는 픽셀 A의 예에 대해서와 같이 반복되며, 이 경우, 업데이트 사이클 '20'까지 반복되고, 타이머 값은 0으로 차감되어 업데이트 사이클 '21'의 시작에서 타이머 값이 0이고 픽셀 B DMD 미러는 '꺼짐'으로 전환된다. DMD 업데이트 사이클 '31'에서, 픽셀 B에 대한 저장된 4 비트 분수 조명 값의 제 1 비트가 다시 호출되고, 4 비트 값의 제 1 비트가 이 예에서 1/2 레벨 조명이 필요하다는 것을 표시하도록 설정되었음을 고려하여, DMD 업데이트 사이클 '31' 동안 이용 가능한 조명 기간의 절반 동안 픽셀 B의 조명을 트리거한다.
도 2의 예에서, 픽셀 C는 모두 4개의 DMD 업데이트 사이클 '31'-'34'에서 이용 가능한 분수 조명 레벨의 사용을 수반하는 상이한 분수 휘도 값(15/16), 즉 이진 4비트 분수 휘도 값 '1111'뿐만 아니라, 첫 번째 기간(50)의 DMD 업데이트 사이클 '19'에서 시작하여 바로 다음의 기간(55)의 업데이트 사이클 '2'에서 끝나는, 2개의 연속적인 20ms 기간에 걸친 기간 동안 픽셀 C DMD 미러의 조명도 필요로 함을 알 수 있다.
프로세스는 픽셀 B에 대해 위와 같이 동작하며, 이 예에서 첫 번째 20ms 기간의 끝에서 가능한 빨리 분수 조명을 삽입할 목표를 갖는다. 다음의 개념상 20ms 기간으로의 중첩은 픽셀 C에 대한 타이머를 차감하고 픽셀 C DMD 미러를 전환시키는 프로세스에서 동작 차이를 야기하지 않는다. 이는 모든 이미지 업데이트가 다음으로 이용 가능한 DMD 업데이트 사이클에서 시작하여 일어나고 이미지 업데이트의 생성이 뒤따름에 따라 이미지 리프레시 기간의 개념이 크게 여분이 있고, 관련된 픽셀 각각에 대해, 보는 사람에 의해 필요로 하는 픽셀 휘도의 지각에 의해서만 추후에 결정되는 다수의 업데이트 사이클이 종료된다는 점에서 본 발명에 따라 DMD를 제어하는 특별한 이점이다. 이 예시적인 DMD 변조 방식에서, 상이한 DMD 업데이트 사이클 동안 특정 분수 조명 기간을 상이한 DMD 마이크로 미러에 적용하는 것이 일반적으로 실용적이지 않기 때문에, 20ms 기간에 걸쳐 동일한 변조 방식이 이미지의 모든 픽셀에 대해 적용되는 것을 필요로 한다: 분수 조명 1/2을 필요로 하는 모든 픽셀은 동일한 DMD 업데이트 사이클 - 이 예에서는 '31' - 동안 이를 수신해야 한다. 그러나, 예를 들어 업데이트 사이클 '27'을 각각의 20ms 기간 동안 1/2 사이클 조명 기간에 배정하는 것은 어렵지 않다.
도 2의 예에서 사용된 조명 레벨은 픽셀이 필요로 하는 휘도 레벨을 달성하기 위해 조명될 DMD 업데이트 사이클의 수 또는 업데이트 사이클의 분수의 면에서 정의되지만, 예를 들어, 8 비트 비디오 데이터 신호를 사용하여 휘도를 레벨 0 내지 255 중 하나로서 정의하는 것이 통상적이다. 0-255의 범위에 있는 휘도 레벨은 휘도 가중치 레벨 '8'을 줌으로써 픽셀이 완전히 조명되는 DMD 사이클의 각각을 고려하여 도 2에서 사용된 바와 같은 휘도 레벨로 쉽게 변환될 수 있다. 도 2에서 사용된 방식에서의 분수 휘도 레벨은 그러면 다음의 가중치를 줄 것이다:
4의 가중치로 1/2 사이클 조명;
2의 가중치로 1/4 사이클 조명;
1의 가중치로서 1/8 사이클 조명; 및
1/2의 가중치로 1/16 사이클 조명.
이는 조명 레벨 0 내지 255½ 중 임의의 하나를 제공한다. 따라서, 변환 프로세스는 0-255의 범위에 있는 휘도 레벨을 9 비트 2진수로 변환하도록 쉽게 구현될 수 있고, 도 2를 참조하여 위에서 그리고 하기에서 보다 상세히 설명된 방식에 따라 DMD 미러 전환을 제어하는 데 사용될 수 있다.
본 발명의 일 예시적인 기능 구현예는 이제 도 3 및 도 4를 참조하여 설명될 것이며, 각각은 DMD에 기초한 디스플레이 시스템의 동작 요소의 기능적 표현을 제공하고 위에서 예로서 설명된 원리를 구현한다.
우선 도 3을 참조하면, DMD(도 3에서는 미도시)를 제어하기 위한 데이터(80)를 출력하기 위해, 필기체 픽셀 스트림(70) 및 비디오 픽셀 스트림(75) 중 하나 또는 양자 모두에 대한 휘도 데이터를 포함하는 생성된 이미지 데이터의 수신으로부터 픽셀 휘도 값의 처리가 어떻게 구성될 수 있는지를 도시하는 하이 레벨 기능 블록도가 제공된다. 이 예시적인 실시예의 목적상, 각각의 픽셀에 대한 입력 휘도 값은 DMD를 구동하기 위한 미리 결정된 방식에 따라 9 비트 2진수로 나타내어지는 것으로 가정된다. 비디오 데이터의 8 비트 표현보다는 9 비트 표현(0-511)을 사용하는 한 가지 이유는 '감마 보정'이 디스플레이될 이미지의 하나 이상의 영역에 적용되는 경우에 바람직한 수의 뚜렷이 구별되는 픽셀 휘도 레벨을 유지하는 것을 돕기 위해서이다. 8 비트 표현이 사용되었다면, 입력 비디오 데이터에서의 뚜렷이 구별되는 휘도 레벨이 8 비트 레벨에서의 감마 보정 후에는 더 이상 뚜렷이 구별되지 않을 위험이 커진다. 이러한 이유로 비디오 데이터를 인코딩하기 위해 9 비트보다 많은 비트를 사용하는 것이 또한 알려져 있지만, 본 발명의 이 예시적인 실시예를 위해서는, 9 비트 표현이 가정될 것이다.
각각의 버퍼링 FIFO(85, 90)과 연계하여, 처리 블록(95)은 픽셀의 휘도를 정의하는 데이터가 이미지 내의 필기체로 그려진 피쳐 또는 비디오 데이터 스트림 내의 픽셀과 관련이 있는지 여부를 식별하기 위해 생성된 선택적으로 플래그를 포함하여, 단일 데이터 스트림(100)을 형성하기 위해 입력 데이터 스트림(70, 75)을 병합하도록 구성된다. 그러한 플래그의 포함은 바로 다음의 DMD 업데이트 사이클 또는 사이클들 동안 이미지를 어떻게 업데이트할지 결정할 때 비디오 픽셀을 정의하는 데이터에 비해 필기체로 그려진 심볼의 일부인 픽셀을 정의하는 데이터에 추후 처리 단계에서 우선 순위가 부여되는 것을 가능하게 한다.
결합된 데이터 스트림(100) 내의 픽셀 휘도 데이터는 이 실시예에서 DMD 업데이트 사이클 0 내지 30에 대한 이미지 데이터의 처리를 DMD 업데이트 사이클 31 내지 34에 대한 이미지 데이터의 처리로부터 분할하도록 구성된 처리 모듈(105 내지 125) 배열의 각각과 연관된 메모리 디바이스에 저장된다. 제 1 처리 모듈(105)은 각각의 9 비트 픽셀 휘도 값의 비트 5 내지 9를 처리하도록 구성되고, 처리 모듈(110, 115, 120, 및 125)은 픽셀 휘도 값의 비트 1 내지 4 중 하나를 처리하도록 각각 구성된다.
처리 모듈(105)은 수신된 픽셀 휘도 데이터의 비트 5-9를 연관된 메모리 디바이스(108)에 저장하도록 구성된다. 1280×1024 픽셀의 전형적인 이미지에서, 메모리 디바이스(108)는 이미지 내의 1310720 픽셀 각각에 대해 비트 5 내지 9를 저장하도록 구성된다. 비트 5 내지 9는 주어진 픽셀에 대한 업데이트 사이클 동안 전체 이용 가능한 조명 기간 동안 각각의 DMD 미러가 "켜짐"일 것을 필요로 하는 이미지 리프레시 기간의 업데이트 사이클 0 내지 30 동안의 DMD 업데이트 사이클의 수를 나타낸다. 처리 모듈(110, 115, 120, 및 125) 각각에는 이 예에서 1280x1024 픽셀 이미지의 1310720 픽셀의 비트 4, 3, 2, 및 1의 저장을 위해 각각의 메모리 디바이스(112, 117, 122, 및 127)에 대한 액세스가 제공된다. 데이터 비트 4, 3, 2, 1은 '꺼짐'을 포함하여 16개의 분수 휘도 레벨 중 임의의 하나를 제공하는 DMD 업데이트 사이클 31, 32, 33, 및 34의 각각의 부분 동안 DMD 미러가 '켜짐'으로 전환될지 여부를 정의한다.
모듈(105, 110, 115, 120, 및 125) 각각 내에서 제공되는 처리 능력은 수신된 데이터(100)를 사용하여 이미지의 업데이트를 위한 미리 결정된 방식을 구현한다. 처리 모듈(105)은 특히, 하기에서 보다 상세히 설명될 바와 같이, 각각의 DMD 업데이트 사이클에서 메모리(108) 내의 각각의 픽셀에 대한 저장되고 - '플롯팅되고' - 차감될 픽셀 타이머 값을 결정하기 위해 도 2를 참조하여 전술한 방식의 요소를 구현한다.
멀티플렉서(MPX) 모듈(130)은 전송 제어 모듈(135)에 의해 결정된 타이밍 제어 하에 처리 모듈(105, 110, 115, 120, 및 125)과 연관된 메모리 디바이스(108, 112, 117, 122, 및 127)로부터의 데이터를 판독하고, 미리 결정된 DMD 구동 방식에 따라, DMD와 연관된 메모리 디바이스(DMD 버퍼, 140)로 전송될 데이터의 비트 평면을 생성하기 위해 제공된다. 데이터의 각각의 비트 평면은 각각의 DMD 업데이트 사이클 동안 DMD 미러(픽셀) 중 어느 것이 조명될지를 정의한다. 따라서, DMD 업데이트 사이클 0 내지 30에 대해, MPX 모듈(130)은 DMD를 구동하기 위해 비트 5 내지 9 처리 모듈(105)과 연관된 메모리 디바아스(108)로부터의 데이터를 판독하도록 전송 제어 모듈(135)에 의해 트리거될 것이며; DMD 업데이트 사이클 31에 대해, MPX 모듈(130)은 비트 4 처리 모듈(110)과 연관된 메모리 디바이스(112)로부터의 데이터를 판독하도록 트리거될 것이고, 기타 등등이다. 메모리 디바이스(108, 112, 117, 122, 127) 내로의 픽셀 데이터의 기록은 이들 메모리 디바이스로부터 DMD 버퍼(140)로의 비트 평면 데이터의 전송 기간 동안 전송 제어 모듈(135)에 의해 금지된다. 이 시간 동안, 플롯팅될 것을 대기 중인 픽셀은 그들 각각의 FIFO(85, 90)에 저장될 수 있다.
픽셀 데이터가 처리 모듈(105, 110, 115, 120, 및 125)에 의해 메모리 디바이스(108, 112, 117, 122, 127) 내로 플롯팅(로딩)되면, 그들의 처리가 DMD의 각각의 업데이트 사이클에 대해 전송 제어 모듈(135)에 의해 트리거된다. 전송 제어 모듈(135)은 각각의 20ms 기간에 걸쳐 시스템의 업데이트 타이밍을 제공한다. 각각의 DMD 업데이트 사이의 갭의 타이밍을 맞춘다; 메모리 디바이스(108, 112, 117, 122, 127) 중 어느 것이 DMD로의 데이터 전송을 위해 선택되어야 하는지를 결정하기 위해 업데이트 사이클을 카운팅한다. 또한, 메모리 디바이스(108, 112, 117, 122, 127)로부터 DMD 버퍼(140), 그리고 그에 따라 DMD에 모든 픽셀을 전송하기 위한 어드레싱을 제공한다. DMD 무결성 테스트(145)는 예를 들어 DMD 업데이트 사이클 35 동안 일어나도록 트리거될 수 있거나, 이미지 리프레시 기간에 의해 정의된 시간 간격 내에서 임의의 DMD 업데이트 사이클 동안 일어나도록 트리거될 수 있다.
수신된 픽셀 휘도 값의 비트 5-9 및 비트 1, 2, 3, 및 4의 처리를 위한 처리 모듈(105, 110, 115, 120, 125) 및 전용된 MPX 모듈(130)의 기능은 도 3을 참조하여 그리고 추가적으로 도 4를 참조하여 이제 보다 상세히 설명될 것이다. 도 3 및 도 4 양자 모두에 공통인 피쳐는 동일한 참조 번호를 사용하여 라벨링된다.
추가적으로 도 4를 참조하면, 비트의 값으로 나타내어지는 픽셀 휘도의 지각을 달성하기 위해 DMD 업데이트 사이클 0 내지 34에 걸쳐 픽셀 휘도 값을 처리하고 각각의 DMD 미러를 제어하는 데 필요로 하는 기능적 피쳐를 도시하는 기능 블록도가 제공된다. 특히, 도 4는 처리 모듈(105, 110, 115, 120, 125) 및 MPX 모듈(130)의 기능이 어떻게 상호 작용하여 각각의 픽셀에 대한 데이터를 생성하고 DMD 버퍼(140)에 출력하고, 따라서 DMD 업데이트 사이클 0 내지 34 각각 동안 각각의 DMD 미러의 상태를 결정하는지를 도시한다.
픽셀 휘도 값의 비트 5 내지 9에 대해, 전송 제어 모듈(135)은 업데이트될 이미지의 픽셀에 대해 메모리(108)로부터 픽셀 데이터를 판독하도록 MPX 모듈(130)을 트리거한다. 비트 1 내지 4에 대해, 전송 제어 모듈(135)은 업데이트될 이미지의 픽셀에 대해 각각 메모리(112, 117, 122 및 127)로부터 픽셀 데이터를 판독하도록 MPX 모듈(130)을 트리거한다. 처리 모듈(105, 110, 115, 120, 125)은 픽셀에 대한 결합된 데이터 스트림(100)으로부터 픽셀 데이터를 수신하고, 각각의 메모리(108, 112, 117, 122, 127)로부터 판독된 가장 최근의 DMD 업데이트 사이클에 대한 휘도 값으로 픽셀 데이터 안에 정의된 임의의 '필기체'(70) 또는 '비디오'(75) 픽셀 데이터를 결합하기 위한 미리 결정된 방식을 구현하고, 따라서 알려진 블렌딩 함수에 따라 이미지 내의 해당 픽셀을 업데이트하기 위해 다음 DMD 업데이트 사이클로부터 어떤 휘도 값이 사용되어야 할지를 결정하도록 구성된 가산 및 포화 함수(150)를 구현한다. 처리 모듈은 또한 각각의 메모리로부터 판독된 휘도 값을 차감시키고 동일한 메모리 위치에 MPX 모듈(130)에 의한 저장을 위한 새로운 값을 출력하도록 구성된 0으로 차감 함수(155)를 구현한다. 그러나, 비트 5 내지 9에 의한 휘도 기여에 대해, 간단한 감산을 통해 1만큼 또는 다른 정수만큼 휘도 값을 차감하기 보다는, 상이한 형태의 '감쇠', 예를 들어 현재 저장된 값과 분수의 곱셈, 또는 비트 5 내지 9로 나타내어지는 픽셀 휘도 값에 대한 지수 감소 방식의 적용이 픽셀 휘도 값에 적용될 수 있다.
수신된 이미지 데이터(100)를 현재 저장된 픽셀 휘도 레벨과 결합하기 위한 일 예시적인 방식 하에서, 가산 및 포화 함수(150)는 새로운 픽셀 휘도 값(100)의 비트 5 내지 9를 메모리(108)로부터 판독된 현재 저장된 휘도 값에 추가하도록 구성할 수 있거나, 현재 저장된 휘도 값보다 크면, MPX 모듈(130)로의 출력 및 메모리(108) 내에 저장을 위해 현재 저장된 휘도 값을 대체할 수 있다. 현재의 휘도 값과 새로운 픽셀 휘도 값의 합이 31을 초과하면, 픽셀 휘도 값의 비트 5 내지 9에 의해 제어될 수 있는 다음 31 DMD 업데이트 사이클의 전체 조명에 대응하여, 값 '31'이 메모리(108) 내의 픽셀 저장소 내에 기록된다. 새롭게 수신된 픽셀 휘도 데이터가 이미지에 대한 필기체 업데이트 및 비디오 업데이트 양자 모두에 대한 휘도 값을 포함하면, 메모리(108) 내의 현재 저장된 픽셀 휘도 값에 추가되거나 이를 대체할 휘도 값을 결정할 때, 특히 필기 휘도 값이 픽셀에 대한 비디오 업데이트 휘도 값보다 크면, 가산 및 포화 함수(150)는 비디오 업데이트에 대한 휘도 값에 비해 필기체 업데이트에 대한 휘도 값에 우선 순위를 주도록 구성될 수 있다.
비트 5 내지 9에 의해 정의된 픽셀 휘도 레벨은 메모리(108)로부터 판독된 픽셀 휘도 값이 0이 아닌 한 픽셀이 조명되는(DMD 미러가 "켜짐"으로 전환되는) 도 2를 참조하여 전술한 방법을 사용하여 달성된다. 도 4에서 알 수 있는 바와 같이, 픽셀 휘도 값이 DMD 버퍼(140)로 각각의 비트 평면에서 MPX 모듈 (130)에 의해 전송하기 위해 메모리(108)로부터 판독될 때마다, 값은 전술한 방식에 따라 가산 및 포화 함수(150)에 의한 처리를 위해 또한 반환되어, 새롭게 수신된 데이터(100)와 결합되거나, MPX 모듈(130)로의 출력 및 다음 DMD 업데이트 사이클에서의 사용을 위해 메모리(108) 내의 저장 전에 0으로 차감 함수(155)에 의해 차감된다. 전송 제어 모듈(135)은 메모리의 내용물이 데이터의 비트 평면으로서 판독되고 DMD 버퍼(140)로 전송되는 동안 메모리(108, 112, 117, 122, 127) 내로 새로운 픽셀 데이터의 모든 플로팅을 금지하도록 구성된다.
각각 픽셀 휘도 값의 비트 4, 3, 2, 및 1을 처리하는 데 전용된 제 2 내지 제 5 처리 모듈(110-125)의 각각의 기능은 물론 위치 1 내지 4에 있는 비트 값은 단일 DMD 업데이트 사이클에만 각각 존재하고, 픽셀에 대한 새롭게 수신된 데이터에 기초하여 가산 및 포화 함수(150)에 의해 대체되지 않는 한, 0으로 차감 함수(155)는 픽셀에 대한 각각의 비트 값에 의해 단일 업데이트 사이클만이 영향을 받는 것을 허락하도록 평범하게 동작한다는 것을 제외하고 비트 5 내지 9에 대해 전술한 것과 일반적으로 유사하다. DMD 업데이트 사이클 31-34 각각에 대해, 전송 제어 모듈(135)은 분수 휘도 레벨을 위해 DMD 버퍼(140)로의 전송을 위해 데이터의 비트 평면을 어셈블링할 때 각각 메모리(112, 117, 122, 127)로부터 픽셀 값을 판독하도록 MPX 모듈(130)을 트리거한다. 비트 1 내지 4에 대해, 가산 및 포화 함수(150)는 당업자에게 자명할 바와 같이, 비트 5 내지 9에 대한 것과 동일한 방식이나, 수신된 이미지 데이터(100)에 기초하여 각각의 비트 1 내지 4의 분수 가산 또는 대체 및 설정 또는 재설정의 레벨에서 동작한다. 전송 제어 모듈(135)은 업데이트 사이클 31 내지 34 중 임의의 업데이트 사이클 동안 데이터의 최신 비트 평면이 어셈블링되고 DMB 버퍼(140)로 전송되는 동안에 메모리(112, 117, 122, 127) 내로 픽셀의 분수 휘도의 플로팅을 금지하도록 구성된다.
20ms 이미지 리프레시 기간 내의 35개의 DMD 업데이트 사이클에 기초한 DMD 구동 방식은 위에서 예로서 설명된 바와 같이, 물론, DMD 디바이스의 전환 속도 및 데이터 버스 및 그와 연관된 처리 모듈의 속도에 따라 달라질 수 있다. 예를 들어, 장래의 디바이스는 매 20ms의 '이미지 리프레시' 기간 내에서 약 78㎲의 256개의 DMD 업데이트 사이클의 사용을 지원할 수 있을 수 있다. 그러면, 0-255의 범위에 있는 수신된 픽셀 휘도 값은 픽셀이 조명될 78㎲ 업데이트 사이클의 수를 정의하는 타이머 값으로서 직접 사용되어, 분수 휘도 값이 더 이상 필요하지 않을 것이므로 도 4를 참조하여 전술한 처리 기능에서 단순화를 제공할 수 있다.
현재 이용 가능한 최상의 디바이스를 사용하는 본 발명의 예시적인 실시예에서 구현될 수 있는 일 대안적인 DMD 구동 방식은 전술한 바와 같은, 31개의 풀 조명의 사이클 및 4개의 분수 조명의 사이클 대신에, 20ms 기간마다 63개의 풀 픽셀 조명의 DMD 사이클 및 3개의 분수 사이클을 사용한다. 그러한 방식은 당업자에게 명백할 바와 같이 도 3 및 도 4를 참조하여 전술한 장치의 대응하는 구성을 사용하여 쉽게 구현될 수 있다. 유사하게, DMD 구동 방식은 이미지 리프레시 기간당 더 적은 수의 DMD 업데이트 사이클에 기초하여, 예를 들어 본 발명의 또 다른 예시적인 실시예에 따라 15개의 풀 픽셀 조명의 사이클 및 5개의 분수 조명의 사이클을 사용하여 구현될 수 있다.
본 발명의 또 다른 예시적인 실시예에서는, 픽셀이 '켜짐'으로 유지되는 기간을 제어하는 방법에 대해 상이한 접근법이 취해질 수 있다. 각각의 픽셀에 대한 카운트 다운 타이머 저장소를 사용하는 것에 대한 대안으로, 각각의 픽셀과 연관된 시프트 레지스터의 사용을 수반하는 구성이 구현될 수 있다. 시프트 레지스터의 사용은 카운트 다운 타이머 저장소보다 많은 메모리를 필요로 하나, 메모리 용량과 관련된 제약은 장래의 디스플레이 디바이스에서는 감소될 것으로 예상된다. 이 실시예에서, 시프트 레지스터는 각각의 픽셀에 대한 메모리에 구현될 수 있으며, 시프트 레지스터는 20ms 기간에서 DMD 업데이트 사이클의 수와 동일한 비트 길이를 갖는다. 주어진 수의 DMD 업데이트 사이클 동안 픽셀이 조명될 것이라면, 시프트 레지스터는 연속적인 스트링으로서 주어진 수의 1로 채워질 수 있고, 나머지 비트 위치는 0으로 설정되거나 유지된다. 시프트 레지스터 내의 비트는 각각의 업데이트 사이클의 시작에서 한 비트 위치를 따라 시프트되고 새롭게 나오는 값이 판독된다. 따라서, 하나 이상의 1이 기록되는 시프트 레지스터 내의 위치는 어느 DMD 업데이트 사이클에서 장래에 각각의 픽셀이 '켜짐'으로 전환될지를 결정한다. 해당 위치에서 시작하는 시프트 레지스터 내에 기록된 1의 수는 비트가 시프트될 때 1이 레지스터에서 나오고 픽셀이 조명되거나 조명이 유지되는 DMD 업데이트 사이클의 수를 결정한다.
장래에 임의의 선택된 DMD 업데이트 사이클에 영향을 미치도록 업데이트를 위한 시간에 시프트 레지스터가 업데이트되는 것을 가능하게 하기 위해, 병렬 로딩 시프트 레지스터가 각각의 픽셀에 대해 제공될 수 있어, 시프트 레지스터의 내용물에 대한 업데이트는 도 3 및 도 4를 참조하여 전술한 바와 같이 처리 기능의 제어 하에 (레지스터가 시프트될 때 이외에) 임의의 시간에 레지스터 내의 임의의 비트 위치에서 이루어질 수 있다. 특히, 시프트 레지스터에서의 1의 배열은 주어진 DMD 업데이트 사이클에서의 이미지에 대한 업데이트가 어떻게 픽셀의 조명에 영향을 줄 것인지를 결정하기 위해 위에서 설명되거나 언급된 예시적인 방법 중 임의의 것을 적용한 결과에 응답하여 업데이트될 수 있다.
본 발명의 예시적인 실시예는 DMD 디바이스의 맥락에서 위에서 설명되었으나, 동일한 기술은 적절한 변조의 패턴이 이미지 리프레시 기간 동안 디스플레이 디바이스에 적용되어 필요로 하는 픽셀 조명의 분배를 달성할 수 있는 것을 보장하는 디스플레이 드라이버 기능 및 전자기기의 적절한 수정으로, 다른 유형의 디지털 디스플레이 디바이스, 예를 들어 액정 디스플레이(LCD) 디바이스의 제어에 적용될 수 있다. 특히, LCD 디스플레이 디바이스에 대한 개념상 '풀' 픽셀 조명의 사이클은 이른바 '픽셀 밸런싱'에 대한 디바이스 요구 사항을 만족시키기 위해 픽셀이 조명되는 기간 및 뒤따르는 픽셀이 조명되지 않는 동일한 길이의 기간을 포함할 수 있으며, 액정 재료에 기초한 디스플레이 디바이스에 대해 통상적인 바와 같이, 이 기간 모두는 DMD 업데이트 사이클의 등가물 내에 있거나, 적어도 20ms '이미지 리프레시' 기간에 의해 정의되는 시간 기간 내에 있다. 그러나, 카운트 다운 타이머, 시프트 레지스터, 또는 다른 메모리 장치에 기초한 변조의 패턴의 전체적인 결정은, 전술한 본 발명의 예시적인 실시예에서와 같이, 디스플레이 디바이스에서 픽셀의 '풀' 또는 분수 조명의 최종 구현예에 대응하는 변조로 LCD 및 다른 디지털 디스플레이 디바이스 유형의 제어에 여전히 적용될 수 있다.

Claims (15)

  1. 이미지를 디스플레이하기 위해 디지털 디스플레이 디바이스를 제어하는 방법으로서,
    상기 방법에 의해, 디스플레이될 이미지 내의 픽셀에 대한 지각된 휘도 레벨은 각각의 이미지 리프레시 기간의 미리 결정된 부분 동안 상기 픽셀을 조명하도록 디스플레이 디바이스의 각각의 요소를 제어함으로써 달성되고, 상기 부분은 상기 픽셀에 대해 제공된 저장소의 내용물에 의해 표시되고,
    상기 내용물은, 상기 픽셀이 상기 이미지 리프레시 기간의 상기 부분 동안 조명되도록, 상기 픽셀이 조명될 상기 픽셀에 대한 상기 이미지 리프레시 기간 내의 미리 결정된 길이의 개별 디스플레이 디바이스 업데이트 기간의 수를 나타내고,
    각각의 업데이트 기간에서의 상기 저장소의 내용물은 각각의 픽셀이 해당 업데이트 기간 동안 조명될지 또는 조명되지 않을지 여부를 결정하고,
    상기 저장소의 내용물은 상기 픽셀이 조명되는 각각의 업데이트 기간에서 업데이트되어 상기 픽셀이 조명될 업데이트 기간의 수가 1만큼 감소됨을 표시하고, 상기 저장소의 내용물은 수신된 이미지 데이터에 응답하여 상기 픽셀에 대해 필요로 하는 휘도 레벨에 대한 업데이트를 구현하도록 임의의 업데이트 기간에 업데이트될 수 있는,
    이미지를 디스플레이하기 위해 디지털 디스플레이 디바이스를 제어하는 방법.
  2. 제1항에 있어서,
    픽셀은 업데이트 사이클의 부분 동안 조명될 수 있고, 상기 저장소의 내용물은 상기 픽셀에 대한 상기 이미지 리프레시 기간 동안의 하나 이상의 미리 결정된 디스플레이 업데이트 사이클 중 어느 것이 상기 업데이트 사이클의 각각의 부분 동안 상기 픽셀의 조명을 위해 지정되는지를 결정하여, 하나 이상의 분수 레벨의 픽셀 휘도의 지각을 가능하게 하는, 이미지를 디스플레이하기 위해 디지털 디스플레이 디바이스를 제어하는 방법.
  3. 제2항에 있어서,
    픽셀에 대한 이미지 리프레시 기간 동안의 4개의 미리 결정된 업데이트 사이클은 상기 업데이트 사이클의 상이한 각각의 부분 동안 상기 픽셀의 조명을 위해 예약되어, 15개까지의 분수 레벨의 픽셀 휘도를 제공하는, 이미지를 디스플레이하기 위해 디지털 디스플레이 디바이스를 제어하는 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 디스플레이 디바이스에 의해 디스플레이될 이미지의 픽셀에 대한 휘도 레벨을 정의하는 이미지 데이터를 수신하는 단계;
    상기 픽셀이 완전히 조명될 상기 업데이트 기간의 수의 표시를 각각의 픽셀에 대해 제공된 저장소에 저장하는 단계;
    주어진 업데이트 기간 동안 상기 이미지에서 업데이트될 각각의 픽셀에 대한 저장된 내용물을 검색하는 단계; 및
    상기 픽셀이 상기 주어진 업데이트 기간 동안 조명될 것임을 검색된 내용물이 표시하는 경우, 상기 업데이트 기간 동안 상기 픽셀을 조명하도록 상기 디스플레이 디바이스를 제어하고, 상기 픽셀이 조명될 상기 업데이트 기간의 수가 1만큼 감소됨을 표시하도록 상기 저장소의 내용물을 업데이트하는 단계를 포함하는, 이미지를 디스플레이하기 위해 디지털 디스플레이 디바이스를 제어하는 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 저장소는 상기 픽셀이 조명될 상기 업데이트 기간의 수를 정의하는 각각의 픽셀에 대한 카운트 다운 타이머 값 저장소를 포함하고,
    각각의 업데이트 기간에 상기 저장소를 업데이트하는 것은, 저장된 값이 0에 도달할 경우 상기 픽셀이 더 이상 조명되지 않도록, 상기 픽셀에 대한 저장된 시간 값을 차감하는 것을 포함하는, 이미지를 디스플레이하기 위해 디지털 디스플레이 디바이스를 제어하는 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 저장소는 상기 픽셀에 대한 상기 이미지 리프레시 기간 내의 상기 업데이트 기간의 수와 동일한 비트 길이의 각각의 픽셀에 대한 시프트 레지스터를 포함하고, 상기 픽셀이 조명될 상기 업데이트 기간의 수는 상기 시프트 레지스터에 설정된 비트 수로 표시되고,
    각각의 업데이트 기간에 상기 저장소를 업데이트하는 것은, 비트가 상기 시프트 레지스터로부터 판독되는 경우 상기 비트가 설정되어 있으면 각각의 픽셀이 조명되고, 그렇지 않으면 상기 픽셀이 더 이상 조명되지 않도록, 상기 시프트 레지스터 내의 상기 비트를 하나의 위치만큼 시프팅하는 것을 포함하는, 이미지를 디스플레이하기 위해 디지털 디스플레이 디바이스를 제어하는 방법.
  7. 제6항에 있어서,
    상기 시프트 레지스터의 임의의 비트는 수신된 이미지 데이터에 응답하여 임의의 업데이트 사이클에서 업데이트되어 각각의 픽셀에 대해 필요로 하는 휘도 레벨에 대한 업데이트를 야기할 수 있는, 이미지를 디스플레이하기 위해 디지털 디스플레이 디바이스를 제어하는 방법.
  8. 디지털 디스플레이 시스템으로서,
    이미지를 디스플레이하기 위한 디지털 디스플레이 디바이스;
    픽셀에 대한 이미지 리프레시 기간의 각각의 부분 동안 상기 픽셀을 조명하도록 디스플레이 디바이스의 각각의 영역을 제어함으로써 필요로 하는 레벨의 휘도에서 이미지 내의 픽셀을 디스플레이하도록 상기 디지털 디스플레이 디바이스를 제어하도록 구성된 디스플레이 제어기로서,
    디스플레이되거나 업데이트될 이미지 내의 하나 이상의 픽셀에 대한 휘도 레벨을 정의하는 이미지 데이터를 수신하기 위한 입력부; 및
    프로세서로서,
    픽셀에 대한 필요로 하는 휘도 레벨을 정의하는 이미지 데이터를 상기 입력부로부터 수신하고,
    상기 픽셀이 상기 픽셀에 대한 상기 필요로 하는 휘도 레벨에 대응하는 상기 이미지 리프레시 기간의 부분 동안 조명되도록, 상기 픽셀이 조명될 상기 픽셀에 대한 상기 이미지 리프레시 기간 내의 미리 결정된 길이의 개별 디스플레이 디바이스 업데이트 기간의 수의 표시를 상기 픽셀에 대해 제공된 저장소에 저장하고,
    각각의 업데이트 기간에서 각각의 픽셀에 대한 상기 저장소의 내용물을 판독하고, 각각의 픽셀 저장소의 상기 내용물에 따라 어느 픽셀이 상기 업데이트 기간 동안 조명되고 어느 픽셀이 조명되지 않을지를 표시하는 출력물을 생성하고,
    상기 픽셀이 조명될 업데이트 기간의 수가 1만큼 감소되는 것을 표시하도록 상기 픽셀이 조명될 것임을 상기 내용물이 표시하는 각각의 업데이트 기간에 각각의 픽셀에 대한 상기 저장소의 내용물을 업데이트하고,
    수신된 이미지 데이터에 응답하여 상기 픽셀에 대해 필요로 하는 상기 휘도 레벨에 대한 업데이트를 구현하도록 임의의 업데이트 기간에 상기 저장소의 내용물을 업데이트하기 위해, 각각의 픽셀에 제공된 상기 저장소에 대한 액세스를 갖도록 구성된 프로세서를 포함하는, 디스플레이 제어기; 및
    상기 프로세서로부터의 출력물을 수신하고, 상기 디스플레이 디바이스로 하여금 출력물 표시에 따라 주어진 디스플레이 업데이트 기간 동안 픽셀을 조명하게 하는 수단을 포함하는, 디지털 디스플레이 시스템.
  9. 제8항에 있어서,
    픽셀은 업데이트 사이클의 부분 동안 조명될 수 있고, 상기 저장소의 내용물은 상기 픽셀에 대한 상기 이미지 리프레시 기간 동안의 하나 이상의 미리 결정된 디스플레이 업데이트 사이클 중 어느 것이 상기 업데이트 사이클의 각각의 부분 동안 상기 픽셀의 조명을 위해 지정되는지를 결정하여, 하나 이상의 분수 레벨의 픽셀 휘도의 지각을 가능하게 하는, 디지털 디스플레이 시스템.
  10. 제9항에 있어서,
    픽셀에 대한 이미지 리프레시 기간 동안의 4개의 미리 결정된 업데이트 사이클은 상기 업데이트 사이클의 상이한 각각의 부분 동안 상기 픽셀의 조명을 위해 예약되어, 15개까지의 분수 레벨의 픽셀 휘도를 제공하는, 디지털 디스플레이 시스템.
  11. 제8항 내지 제10항 중 어느 한 항에 있어서,
    상기 저장소는 상기 픽셀이 조명될 상기 업데이트 기간의 수를 정의하는 각각의 픽셀에 대한 카운트 다운 타이머 값 저장소를 포함하고,
    각각의 업데이트 기간에 상기 저장소를 업데이트하는 것은, 저장된 값이 0에 도달할 경우 상기 픽셀이 더 이상 조명되지 않도록, 상기 픽셀에 대한 저장된 시간 값을 차감하는 것을 포함하는, 디지털 디스플레이 시스템.
  12. 제8항 내지 제10항 중 어느 한 항에 있어서,
    상기 저장소는 상기 픽셀에 대한 상기 이미지 리프레시 기간 내의 상기 업데이트 기간의 수와 동일한 비트 길이의 각각의 픽셀에 대한 시프트 레지스터를 포함하고, 상기 픽셀이 조명될 상기 업데이트 기간의 수는 상기 시프트 레지스터에 설정된 비트 수로 표시되고,
    각각의 업데이트 기간에 상기 저장소를 업데이트하는 것은, 비트가 상기 시프트 레지스터로부터 판독되는 경우 상기 비트가 설정되어 있으면 각각의 픽셀이 조명되고, 그렇지 않으면 상기 픽셀이 더 이상 조명되지 않도록, 상기 시프트 레지스터 내의 비트를 하나의 위치만큼 시프팅하는 것을 포함하는, 디지털 디스플레이 시스템.
  13. 제12항에 있어서,
    상기 프로세서는 수신된 이미지 데이터에 응답하여 임의의 업데이트 사이클에서 상기 시프트 레지스터의 임의의 비트를 업데이트하기 위한 액세스를 가져 각각의 픽셀에 대해 필요로 하는 휘도 레벨에 대한 업데이트를 야기하도록 구성되는, 디지털 디스플레이 시스템.
  14. 제1항 내지 제7항 중 어느 한 항에 따른 방법을 구현하도록 구성된 제어기를 포함하거나 연관되는 디지털 디스플레이 디바이스.
  15. 제1항 내지 제7항 중 어느 한 항에서 정의된 방법에 따라 제어 가능한 디지털 디스플레이 디바이스.
KR1020177030872A 2015-03-27 2016-03-22 디지털 디스플레이 KR102641159B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP15275089.9A EP3073479A1 (en) 2015-03-27 2015-03-27 Digital display
EP15275089.9 2015-03-27
PCT/GB2016/050803 WO2016156802A1 (en) 2015-03-27 2016-03-22 Digital display

Publications (2)

Publication Number Publication Date
KR20170130587A true KR20170130587A (ko) 2017-11-28
KR102641159B1 KR102641159B1 (ko) 2024-02-26

Family

ID=52785020

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020177030872A KR102641159B1 (ko) 2015-03-27 2016-03-22 디지털 디스플레이

Country Status (5)

Country Link
US (1) US10475400B2 (ko)
EP (2) EP3073479A1 (ko)
KR (1) KR102641159B1 (ko)
GB (1) GB2538605B (ko)
WO (1) WO2016156802A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3073479A1 (en) 2015-03-27 2016-09-28 BAE Systems PLC Digital display
US10839738B2 (en) 2017-09-25 2020-11-17 Apple Inc. Interlaced or interleaved variable persistence displays

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5798743A (en) * 1995-06-07 1998-08-25 Silicon Light Machines Clear-behind matrix addressing for display systems
KR20050080900A (ko) * 2004-02-11 2005-08-18 엘지전자 주식회사 이동 통신 단말기의 디스플레이 구동 장치 및 그 방법
KR20090116166A (ko) * 2008-05-06 2009-11-11 삼성에스디아이 주식회사 플라즈마 디스플레이 패널의 비디오 데이터 처리 방법 및장치
KR20140083188A (ko) * 2012-12-24 2014-07-04 엘지디스플레이 주식회사 유기 발광 디스플레이 장치와 이의 구동 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010043172A1 (en) * 1997-08-25 2001-11-22 Mcgrath James M. Field emission display
US6608630B1 (en) * 1998-11-09 2003-08-19 Broadcom Corporation Graphics display system with line buffer control scheme
US6441829B1 (en) * 1999-09-30 2002-08-27 Agilent Technologies, Inc. Pixel driver that generates, in response to a digital input value, a pixel drive signal having a duty cycle that determines the apparent brightness of the pixel
US6995756B2 (en) * 2003-03-31 2006-02-07 Intel Corporation Methods and apparatus for driving pixels in a microdisplay
GB2417360B (en) * 2003-05-20 2007-03-28 Kagutech Ltd Digital backplane
US7701519B2 (en) * 2003-06-19 2010-04-20 Texas Instruments Incorporated Display system and signal processing using diamond-shaped DMDs
US20080007576A1 (en) * 2003-11-01 2008-01-10 Fusao Ishii Image display device with gray scales controlled by oscillating and positioning states
CN101779234A (zh) * 2007-01-04 2010-07-14 米克罗恩技术公司 数字显示器
JP5305038B2 (ja) * 2010-03-11 2013-10-02 コニカミノルタ株式会社 伝送路終端回路およびこれを備えたデータ受信装置、画像形成装置
GB201205017D0 (en) 2012-03-22 2012-05-09 Bae Systems Plc Digital display plotter
EP3073479A1 (en) 2015-03-27 2016-09-28 BAE Systems PLC Digital display

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5798743A (en) * 1995-06-07 1998-08-25 Silicon Light Machines Clear-behind matrix addressing for display systems
KR20050080900A (ko) * 2004-02-11 2005-08-18 엘지전자 주식회사 이동 통신 단말기의 디스플레이 구동 장치 및 그 방법
KR20090116166A (ko) * 2008-05-06 2009-11-11 삼성에스디아이 주식회사 플라즈마 디스플레이 패널의 비디오 데이터 처리 방법 및장치
KR20140083188A (ko) * 2012-12-24 2014-07-04 엘지디스플레이 주식회사 유기 발광 디스플레이 장치와 이의 구동 방법

Also Published As

Publication number Publication date
GB2538605B (en) 2019-10-09
GB2538605A (en) 2016-11-23
EP3073479A1 (en) 2016-09-28
WO2016156802A1 (en) 2016-10-06
KR102641159B1 (ko) 2024-02-26
GB201604885D0 (en) 2016-05-04
US20180122308A1 (en) 2018-05-03
EP3274983A1 (en) 2018-01-31
US10475400B2 (en) 2019-11-12

Similar Documents

Publication Publication Date Title
US10223961B2 (en) Method for displaying images on a matrix screen
JP2008233898A (ja) 効率的空間変調器システム
US10798346B2 (en) Methods and apparatus for shallow gradient artifact reduction in image display systems
JP5446243B2 (ja) 電気光学装置、駆動方法および電子機器
JPWO2002056288A1 (ja) カラー画像表示装置
US9697801B2 (en) Plotter including a display control for generating and supplying image data for use by a digital display device to control a state of one or more pixels
KR102641159B1 (ko) 디지털 디스플레이
CN107305309B (zh) 用于在图像显示系统中衍射伪像减少的方法和装置
CN106935213B (zh) 低延迟显示系统及方法
KR100433749B1 (ko) 디스플레이장치및디스플레이장치작동방법
US8223171B2 (en) Image processing apparatus and image display apparatus
US20040189569A1 (en) Display apparatus
JP2007033522A (ja) 画像出力装置及び画像表示装置
US10679572B2 (en) Digital display apparatus
KR100943257B1 (ko) 이미지 디스플레이의 디지털 방법 및 디지털 디스플레이디바이스
JP2001337643A (ja) ディジタル画像表示装置
JP6933223B2 (ja) 表示装置
US20220351664A1 (en) System, method, and apparatus for pulse-width modulation sequence
JPS5834067B2 (ja) 電光テレビジヨン表示装置
JP2010271529A (ja) 電気光学装置、その駆動方法および電子機器
JP2005326701A (ja) 表示装置
US20120176418A1 (en) Electro-optical device, driving method of electro-optical device, and electronic equipment
JP2022136571A (ja) 表示システム
JP2008203564A (ja) メモリ制御回路、表示制御装置、および表示装置
JPS5834068B2 (ja) 電光表示装置

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant