KR20170112275A - Array substrate, panel, and display device including the same - Google Patents

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KR20170112275A KR1020160039104A KR20160039104A KR20170112275A KR 20170112275 A KR20170112275 A KR 20170112275A KR 1020160039104 A KR1020160039104 A KR 1020160039104A KR 20160039104 A KR20160039104 A KR 20160039104A KR 20170112275 A KR20170112275 A KR 20170112275A
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Abstract

실시 예는 복수 개의 픽셀 영역을 정의하는 복수 개의 공통배선 및 구동배선; 및 상기 복수 개의 픽셀 영역에 배치되는 제1 내지 제3픽셀전극을 포함하고, 상기 제1 내지 제3픽셀전극은 서로 전기적으로 절연된 제1리드전극 및 제2리드전극을 포함하고, 상기 각각의 공통배선은 제1방향으로 배치된 복수 개의 제1 내지 제3픽셀전극의 제1리드전극들을 전기적으로 연결하고, 상기 제1 내지 제3픽셀전극의 제2리드전극들은 상기 공통배선에서 이격 배치된 어레이 기판, 패널, 및 이를 포함하는 표시장치를 개시한다.An embodiment includes a plurality of common wirings and drive wirings defining a plurality of pixel regions; And first to third pixel electrodes disposed in the plurality of pixel regions, wherein the first to third pixel electrodes include a first lead electrode and a second lead electrode that are electrically insulated from each other, Wherein the common wiring electrically connects the first lead electrodes of the plurality of first to third pixel electrodes arranged in the first direction and the second lead electrodes of the first to third pixel electrodes are electrically connected to each other An array substrate, a panel, and a display device including the same are disclosed.

Description

어레이 기판, 패널, 및 이를 포함하는 표시장치{ARRAY SUBSTRATE, PANEL, AND DISPLAY DEVICE INCLUDING THE SAME}[0001] ARRAY SUBSTRATE, PANEL, AND DISPLAY DEVICE INCLUDING THE SAME [0002]

실시 예는 어레이 기판, 패널, 및 이를 포함하는 표시장치에 관한 것이다.An embodiment relates to an array substrate, a panel, and a display device including the same.

발광 다이오드(Light Emitting Diode: LED)는 전류가 인가되면 광을 방출하는 발광소자 중 하나이다. 발광 다이오드는 저 전압으로 고효율의 광을 방출할 수 있어 에너지 절감 효과가 뛰어나다. 최근, 발광 다이오드의 휘도 문제가 크게 개선되어, 액정표시장치의 백라이트 유닛(Backlight Unit), 전광판, 표시기, 가전 제품 등과 같은 각종 기기에 적용되고 있다.A light emitting diode (LED) is one of light emitting devices that emits light when current is applied. The light emitting diode is capable of emitting light with high efficiency at a low voltage, thus providing excellent energy saving effect. In recent years, the problem of luminance of a light emitting diode has been greatly improved, and it has been applied to various devices such as a backlight unit of a liquid crystal display device, a display board, a display device, and a home appliance.

일반적인 액정표시장치는 발광 다이오드로부터 방출된 광과 액정의 투과율을 제어하여 컬러필터를 통과하는 빛으로 이미지 또는 영상을 표시한다. 최근에는 HD 이상의 고화질 및 대 화면의 표시장치가 요구되고 있으나, 일반적으로 주로 사용되고 있는 복잡한 구성들을 갖는 액정표시장치 및 유기 전계 표시장치는 수율 및 비용에 의해 고화질의 대화면 표시장치를 구현하기에 어려움이 있다.A typical liquid crystal display device displays an image or an image with light passing through a color filter by controlling the light emitted from the light emitting diode and the transmittance of the liquid crystal. However, it is difficult to realize a high-quality large-screen display device due to the yield and cost of a liquid crystal display device and an organic field display device having complicated configurations, which are generally used in general. have.

실시 예는 회로 패턴이 단순화된 기판, 패널 및 표시장치를 제공할 수 있다.Embodiments can provide a substrate, a panel, and a display device in which a circuit pattern is simplified.

실시 예는 복수의 픽셀 영역 각각에 서로 다른 컬러를 발광하는 복수의 발광소자들이 배치되는 기판, 패널 및 표시장치를 제공할 수 있다.Embodiments can provide a substrate, a panel, and a display device in which a plurality of light emitting elements emitting different colors are disposed in each of a plurality of pixel regions.

실시 예는 생산성 및 수율을 개선할 수 있는 기판, 패널 및 표시장치를 제공할 수 있다.Embodiments can provide substrates, panels and display devices that can improve productivity and yield.

실시 예는 고해상도의 대형 표시장치를 구현할 수 있는 표시장치를 제공할 수 있다.The embodiment can provide a display device capable of realizing a large-sized display device of high resolution.

실시 예에 따른 어레이 기판은, 복수 개의 픽셀 영역을 정의하는 복수 개의 공통배선 및 구동배선; 및 상기 복수 개의 픽셀 영역에 배치되는 제1 내지 제3픽셀전극을 포함하고, 상기 제1 내지 제3픽셀전극은 서로 전기적으로 절연된 제1리드전극 및 제2리드전극을 포함하고, 상기 각각의 공통배선은 제1방향으로 배치된 복수 개의 제1 내지 제3픽셀전극의 제1리드전극들을 전기적으로 연결하고, 상기 제1 내지 제3픽셀전극의 제2리드전극들은 상기 공통배선에서 이격 배치된다.An array substrate according to an embodiment includes: a plurality of common wirings and drive wirings defining a plurality of pixel regions; And first to third pixel electrodes disposed in the plurality of pixel regions, wherein the first to third pixel electrodes include a first lead electrode and a second lead electrode that are electrically insulated from each other, The common wiring electrically connects the first lead electrodes of the plurality of first to third pixel electrodes arranged in the first direction and the second lead electrodes of the first to third pixel electrodes are spaced apart from the common wiring .

상기 제1 내지 제3픽셀전극 중 적어도 하나는, 상기 공통배선에 수직하고 상기 제1리드전극의 중심을 통과하는 가상선을 기준으로 대칭일 수 있다.At least one of the first to third pixel electrodes may be symmetrical with respect to a virtual line perpendicular to the common line and passing through the center of the first lead electrode.

상기 제1픽셀전극은, 상기 공통배선과 수직하고 상기 제1리드전극의 중심을 통과하는 제1가상선 및 상기 공통배선과 수평하고 상기 제1리드전극의 중심을 통과하는 제2가상선을 기준으로 대칭일 수 있다.The first pixel electrode includes a first virtual line which is perpendicular to the common line and passes through the center of the first lead electrode and a second virtual line which is parallel to the common line and passes through the center of the first lead electrode, Lt; / RTI >

상기 제1 내지 제3픽셀전극은, 중앙에 배치된 제1리드전극 및 상기 제1리드전극을 둘러싸는 제2리드전극을 포함할 수 있다.The first to third pixel electrodes may include a first lead electrode disposed at the center and a second lead electrode surrounding the first lead electrode.

상기 제1리드전극은 원 또는 다각 형상을 가질 수 있다.The first lead electrode may have a circular or polygonal shape.

상기 제1 내지 제3픽셀전극의 제1리드전극은 상기 공통배선 상에 배치될 수 있다.The first lead electrodes of the first to third pixel electrodes may be disposed on the common wiring.

상기 제1리드전극의 중심과 상기 공통배선의 제2방향 중심은 상기 제2방향으로 이격되고, 상기 제2방향은 상기 제1방향과 수직한 방향일 수 있다.The center of the first lead electrode and the center of the second direction of the common wiring may be spaced apart in the second direction and the second direction may be perpendicular to the first direction.

상기 제2리드전극은 상기 공통배선을 기준으로 일측에 배치된 제2-1리드전극 및 타측에 배치된 제2-2리드전극을 포함할 수 있다.The second lead electrode may include a second -1 lead electrode disposed on one side with respect to the common wiring and a second 2-2 lead electrode disposed on the other side.

상기 제2리드전극은 상기 공통배선을 기준으로 일측 또는 타측에 배치될 수 있다.The second lead electrode may be disposed on one side or the other side with respect to the common wiring.

상기 어레이 기판은 제1절연층; 상기 제1절연층상에 배치된 제1 내지 제3구동배선; 상기 제1 내지 제3구동배선을 덮는 제2절연층; 상기 제2절연층상에 배치된 상기 복수 개의 제1 내지 제3픽셀전극 및 공통배선; 및 상기 공통배선을 덮고 상기 복수 개의 제1 내지 제3픽셀전극을 노출시키는 제3절연층을 포함할 수 있다.The array substrate comprising: a first insulating layer; First to third driving wirings disposed on the first insulating layer; A second insulating layer covering the first to third driving wirings; The plurality of first to third pixel electrodes and the common wiring disposed on the second insulating layer; And a third insulating layer covering the common wiring and exposing the plurality of first to third pixel electrodes.

상기 제1구동배선은 상기 제1픽셀전극의 제2리드전극과 전기적으로 연결되고, 제2구동배선은 상기 제2픽셀전극의 제2리드전극과 전기적으로 연결되고, 제3구동배선은 상기 제3픽셀전극의 제2리드전극과 전기적으로 연결될 수 있다.Wherein the first driving wiring is electrically connected to the second lead electrode of the first pixel electrode, the second driving wiring is electrically connected to the second lead electrode of the second pixel electrode, And may be electrically connected to the second lead electrode of the three pixel electrode.

실시 예에 따른 패널은, 어레이 기판; 및 상기 어레이 기판에 배치되는 복수 개의 발광소자를 포함하고, 상기 어레이 기판은, 복수 개의 픽셀 영역을 정의하는 복수 개의 공통배선 및 구동배선; 및 상기 복수 개의 픽셀 영역에 배치되는 제1 내지 제3픽셀전극을 포함하고, 상기 제1 내지 제3픽셀전극은 서로 전기적으로 절연된 제1리드전극 및 제2리드전극을 포함하고, 상기 각각의 공통배선은 제1방향으로 배치된 복수 개의 제1 내지 제3픽셀전극의 제1리드전극들을 전기적으로 연결하고, 상기 제1 내지 제3픽셀전극의 제2리드전극들은 상기 공통배선에서 이격 배치된다.A panel according to an embodiment includes: an array substrate; And a plurality of light emitting devices arranged on the array substrate, wherein the array substrate includes: a plurality of common wirings and drive wirings defining a plurality of pixel regions; And first to third pixel electrodes disposed in the plurality of pixel regions, wherein the first to third pixel electrodes include a first lead electrode and a second lead electrode that are electrically insulated from each other, The common wiring electrically connects the first lead electrodes of the plurality of first to third pixel electrodes arranged in the first direction and the second lead electrodes of the first to third pixel electrodes are spaced apart from the common wiring .

상기 발광소자는, 제1도전형 반도체층, 활성층, 및 제2도전형 반도체층을 포함하는 발광구조물; 상기 발광 구조물을 지지하는 지지 부재; 상기 지지 부재를 관통하여 상기 제1리드전극과 전기적으로 연결되는 제1전극; 및 상기 지지 부재의 관통하여 상기 제2리드전극과 전기적으로 연결되는 제2전극을 포함할 수 있다.The light emitting device includes: a light emitting structure including a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer; A supporting member for supporting the light emitting structure; A first electrode penetrating through the support member and electrically connected to the first lead electrode; And a second electrode electrically connected to the second lead electrode through the support member.

상기 제1전극 또는 제2전극 중 적어도 어느 하나는 강자성 물질을 포함할 수 있다.At least one of the first electrode and the second electrode may include a ferromagnetic material.

상기 제1리드전극 또는 제2전극전극 중 적어도 어느 하나는 강자성 물질을 포함할 수 있다.At least one of the first lead electrode and the second electrode electrode may include a ferromagnetic material.

상기 발광소자는 서로 마주보는 제1면과 제2면, 및 서로 마주보는 제3면 및 제4면을 포함하는 바닥면을 포함하고, 상기 바닥면으로 노출된 제1전극 및 제2전극의 형상은 상기 바닥면의 중심을 통과하고 상기 제1면 또는 제3면 중 어느 하나의 면과 평행한 가상선을 기준으로 대칭일 수 있다. The light emitting device includes a first surface and a second surface facing each other, and a bottom surface including a third surface and a fourth surface facing each other, and the shape of the first electrode and the second electrode exposed to the bottom surface May be symmetrical with respect to an imaginary line passing through the center of the bottom surface and parallel to either the first surface or the third surface.

상기 바닥면으로 노출된 제1전극의 면적은 상기 제1리드전극의 면적보다 작을 수 있다.The area of the first electrode exposed to the bottom surface may be smaller than the area of the first lead electrode.

상기 바닥면으로 노출된 제2전극의 면적은 상기 제2리드전극의 면적보다 클 수 있다.The area of the second electrode exposed to the bottom surface may be larger than the area of the second lead electrode.

상기 복수 개의 발광소자는 청색 파장대의 광을 발광하는 제1발광소자, 녹색 파장대의 광을 발광하는 제2발광소자, 적색 파장대의 광을 발광하는 제3발광소자를 포함할 수 있다.The plurality of light emitting devices may include a first light emitting device emitting light of a blue wavelength band, a second light emitting device emitting light of a green wavelength band, and a third light emitting device emitting light of a red wavelength band.

실시 예에 따르면, 복수 개의 리드전극이 공통배선을 공유하여 회로 패턴을 단순화할 수 있다. According to the embodiment, the plurality of lead electrodes share the common wiring, so that the circuit pattern can be simplified.

실시 예에 따르면, 복수 개의 리드전극과 공통배선이 동일 평면상에 배치되어 기판을 박막으로 제작할 수 있다.According to the embodiment, the plurality of lead electrodes and the common wiring are arranged on the same plane, and the substrate can be formed into a thin film.

실시 예는 하나 또는 복수의 발광소자를 강자성(ferromagnetism)으로 기판 상에 배치할 수 있어, 발광소자의 배치 시간 및 본딩 시간을 단축할 수 있다.Embodiments can arrange one or a plurality of light emitting devices on a substrate by ferromagnetism, thereby shortening the arrangement time and bonding time of the light emitting devices.

실시 예는 서로 다른 컬러를 발광하는 발광소자들을 순차적으로 기판 상에 배치 및 본딩할 수 있어, 서로 다른 컬러를 발광하는 발광소자들의 배열 및 본딩 시간이 줄어들 수 있다.The embodiments can sequentially arrange and bond the light emitting devices emitting different colors on the substrate, so that the arrangement and bonding time of the light emitting devices emitting different colors can be reduced.

실시 예는 하나의 픽셀을 복수의 발광 다이오드로 풀 컬러를 구현할 수 있다.The embodiment can implement a full color with one pixel as a plurality of light emitting diodes.

실시 예는 하나의 픽셀에 서로 다른 컬러를 발광하는 발광 다이오드를 서브 픽셀로 배치하여, 고휘도 및 고재현성의 표시 장치를 구현할 수 있다.Embodiments can implement a display device of high luminance and high reproducibility by arranging light emitting diodes emitting different colors in one pixel as subpixels.

실시 예는 구성을 간소화할 수 있고, 슬림화에 유리한 장점을 갖는다.The embodiment can simplify the configuration and has advantages advantageous to slimming.

실시 예는 생산성을 향상시킬 수 있고, 수율을 향상시킬 수 있다.The embodiment can improve the productivity and improve the yield.

실시 예는 이미지 및 영상의 직진성이 우수한 대화면 표시장치를 구현할 수 있다.The embodiment can realize a large-screen display device having excellent image and image straightness.

실시 예는 색순도(color purity) 및 색재현성(color reproduction)이 우수한 표시장치를 구현할 수 있다.Embodiments can realize a display device having excellent color purity and color reproduction.

본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.The various and advantageous advantages and effects of the present invention are not limited to the above description, and can be more easily understood in the course of describing a specific embodiment of the present invention.

도 1은 본 발명의 일 실시 예에 따른 표시장치의 개념도이고,
도 2는 도 1의 픽셀 영역의 발광소자가 분할 구동되는 구조를 보여주는 회로도이고,
도 3은 픽셀 영역에 배치된 복수 개의 발광소자가 어레이 기판에 전기적으로 연결된 상태를 보여주는 도면이고,
도 4는 본 발명의 일 실시 예에 따른 발광소자의 개념도이고,
도 5는 발광소자의 전극 구조를 보여주는 도면이고,
도 6은 본 발명의 일 실시 예에 따른 어레이 기판을 보여주는 도면이고,
도 7a는 픽셀 영역에 복수 개의 리드전극이 배치된 상태를 보여주는 도면이고,
도 7b는 도 7a의 D부분 확대도이고,
도 8은 어레이 기판의 리드전극에 발광소자가 전기적으로 연결되는 상태를 보여주는 도면이고,
도 9는 공통배선과 리드전극의 배치 관계를 보여주는 도면이고,
도 10은 도 9의 A-A 방향 단면도이고,
도 11은 구동배선과 리드전극의 배치 관계를 보여주는 도면이고,
도 12는 도 11의 B-B 방향 단면도이고,
도 13은 본 발명의 일 실시 예에 따른 어레이 기판의 제1변형예이고,
도 14는 본 발명의 일 실시 예에 따른 어레이 기판의 제2변형예이고,
도 15는 본 발명의 일 실시 예에 따른 어레이 기판의 제3변형예이고,
도 16은 본 발명의 일 실시 예에 따른 어레이 기판의 제4변형예이고,
도 17은 본 발명의 일 실시 예에 따른 발광소자의 제1변형예이고,
도 18은 본 발명의 일 실시 예에 따른 어레이 기판의 제5변형예이고,
도 19는 본 발명의 일 실시 예에 따른 발광소자의 제2변형예이고,
도 20은 본 발명의 일 실시 예에 따른 어레이 기판의 제6변형예이고,
도 21은 본 발명의 다른 실시 예에 따른 발광소자의 도면이고,
도 22는 본 발명의 다른 실시 예에 따른 발광소자의 전극 구조를 보여주는 도면이고,
도 23은 공통배선과 제1리드전극의 전기적 연결을 보여주는 단면도이고,
도 24는 구동배선과 제2리드전극의 전기적 연결을 보여주는 단면도이다.1 is a conceptual diagram of a display device according to an embodiment of the present invention,
FIG. 2 is a circuit diagram showing a structure in which a light emitting element of the pixel region of FIG. 1 is driven in a divided manner,
3 is a view illustrating a state in which a plurality of light emitting devices arranged in a pixel region are electrically connected to an array substrate,
4 is a conceptual diagram of a light emitting device according to an embodiment of the present invention,
5 is a view showing an electrode structure of a light emitting device,
FIG. 6 is a view showing an array substrate according to an embodiment of the present invention,
7A is a view showing a state in which a plurality of lead electrodes are arranged in a pixel region,
Fig. 7B is an enlarged view of part D of Fig. 7A,
8 is a view showing a state in which a light emitting element is electrically connected to a lead electrode of an array substrate,
9 is a view showing the arrangement relationship of the common wiring and the lead electrodes,
Fig. 10 is a sectional view in the AA direction of Fig. 9,
11 is a view showing the arrangement relationship of the drive wiring and the lead electrode,
Fig. 12 is a sectional view in the BB direction of Fig. 11,
13 is a first modification of the array substrate according to an embodiment of the present invention,
14 is a second modification of the array substrate according to an embodiment of the present invention,
15 is a third modification of the array substrate according to the embodiment of the present invention,
16 is a fourth modification of the array substrate according to the embodiment of the present invention,
17 is a first modification of the light emitting device according to an embodiment of the present invention,
18 is a fifth modification of the array substrate according to an embodiment of the present invention,
19 is a second modification of the light emitting device according to an embodiment of the present invention,
20 is a sixth modification of the array substrate according to the embodiment of the present invention,
21 is a view of a light emitting device according to another embodiment of the present invention,
22 is a view illustrating an electrode structure of a light emitting device according to another embodiment of the present invention,
23 is a cross-sectional view showing the electrical connection between the common wiring and the first lead electrode,
24 is a cross-sectional view showing the electrical connection between the drive wiring and the second lead electrode.

본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시 예로 한정되는 것은 아니다. The embodiments may be modified in other forms or various embodiments may be combined with each other, and the scope of the present invention is not limited to each embodiment described below.

특정 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다. Although not described in the context of another embodiment, unless otherwise described or contradicted by the description in another embodiment, the description in relation to another embodiment may be understood.

예를 들어, 특정 실시 예에서 구성 A에 대한 특징을 설명하고 다른 실시 예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시 예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.For example, if the features of configuration A are described in a particular embodiment, and the features of configuration B are described in another embodiment, even if the embodiment in which configuration A and configuration B are combined is not explicitly described, It is to be understood that they fall within the scope of the present invention.

실시 예의 설명에 있어서, 어느 한 element가 다른 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.In the description of the embodiments, in the case where one element is described as being formed "on or under" another element, the upper (upper) or lower (lower) or under are all such that two elements are in direct contact with each other or one or more other elements are indirectly formed between the two elements. Also, when expressed as "on or under", it may include not only an upward direction but also a downward direction with respect to one element.

이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily carry out the present invention.

도 1은 본 발명의 일 실시 예에 따른 표시장치의 개념도이다.1 is a conceptual diagram of a display device according to an embodiment of the present invention.

도 1을 참고하면, 표시장치는 복수 개의 공통배선(241)과 구동배선(242)이 교차하는 패널(40), 픽셀영역(P)에 각각 배치되는 제1 내지 제3발광소자(100A, 100B, 100C), 공통배선(241)에 구동신호를 인가하는 제1드라이버(20), 구동배선(242)에 구동신호를 인가하는 제2드라이버(30), 및 제1드라이버(20)와 제2드라이버(30)를 제어하는 컨트롤러(50)를 포함할 수 있다.1, the display device includes a panel 40 in which a plurality of common wiring lines 241 and a driving wiring line 242 cross each other, a first to third light emitting devices 100A and 100B A first driver 20 for applying a driving signal to the common wiring 241; a second driver 30 for applying a driving signal to the driving wiring 242; And a controller 50 for controlling the driver 30.

픽셀영역(P)은 복수 개의 공통배선(241)과 구동배선(242)이 교차하는 영역으로 정의할 수 있으며, 픽셀영역(P)은 RGB 서브 픽셀을 포함하는 개념일 수 있다. 픽셀영역(P)에는 제1 내지 제3발광소자(100A, 100B, 100C)가 배치되어 RGB 서브 픽셀 역할을 수행할 수 있다. 이하에서는 3개의 발광소자가 RGB 서브 픽셀로 기능하는 것으로 설명하나, 필요에 따라 발광소자의 개수는 조절될 수 있다.The pixel region P may be defined as a region where a plurality of common lines 241 and the driving line 242 intersect and the pixel region P may be a concept including RGB subpixels. The first to third light emitting devices 100A, 100B, and 100C may be disposed in the pixel region P to serve as RGB sub-pixels. Hereinafter, three light emitting devices function as RGB subpixels, but the number of light emitting devices can be adjusted as needed.

제1발광소자(100A)는 청색 파장대의 광을 출력하는 제1서브픽셀의 역할을 수행할 수 있다. 제2발광소자(100B)는 녹색 파장대의 광을 출력하는 제2서브픽셀의 역할을 수행할 수 있다. 제3발광소자(100C)는 적색 파장대의 광을 출력하는 제3서브픽셀의 역할을 수행할 수 있다. The first light emitting device 100A may serve as a first subpixel for outputting light of a blue wavelength band. And the second light emitting device 100B may serve as a second subpixel for outputting light of a green wavelength band. And the third light emitting device 100C may serve as a third subpixel for outputting light of a red wavelength band.

제2발광소자(100B)와 제3발광소자(100C)는 청색 발광다이오드 칩에 파장변환층을 배치하여 녹색광 및 적생광으로 변환할 수도 있다. 파장변환층은 형광체 또는 양자점(QD) 등을 모두 포함할 수 있다.The second light emitting device 100B and the third light emitting device 100C may convert the green light and the red light into a blue light emitting diode chip by arranging a wavelength conversion layer. The wavelength conversion layer may include a phosphor or a quantum dot (QD).

공통배선(241)은 제1방향(X방향)으로 배치된 복수 개의 픽셀영역(P)에 배치된 발광소자들과 전기적으로 연결될 수 있다. The common wiring 241 may be electrically connected to the light emitting elements disposed in the plurality of pixel regions P arranged in the first direction (X direction).

공통배선(241)과 발광소자들(100A, 100B, 100C)의 전기적 연결 방법은 제한되지 않는다. 예시적으로, 관통전극을 이용하거나 기판의 리드전극을 이용하여 공통배선(241)과 발광소자를 전기적으로 연결할 수도 있다. The electrical connection method of the common wiring 241 and the light emitting elements 100A, 100B, and 100C is not limited. Illustratively, the common wiring 241 and the light emitting element may be electrically connected using a penetrating electrode or a lead electrode of the substrate.

제1 내지 제3구동배선(243, 244, 245)은 제2방향(Y방향)으로 배치된 복수 개의 픽셀영역(P)에 배치된 발광소자들과 전기적으로 연결될 수 있다. The first to third driving wirings 243, 244 and 245 may be electrically connected to the light emitting elements arranged in the plurality of pixel regions P arranged in the second direction (Y direction).

제1구동배선(243)은 제1발광소자(100A)와 전기적으로 연결되고, 제2구동배선(244)은 제2발광소자(100B)와 전기적으로 연결되고, 제3구동배선은 제3발광소자(100C)와 전기적으로 연결될 수 있다. The first driving wiring 243 is electrically connected to the first light emitting element 100A and the second driving wiring 244 is electrically connected to the second light emitting element 100B, And may be electrically connected to the device 100C.

구동배선(242)과 발광소자들(100A, 100B, 100C)의 전기적 연결 방법은 제한되지 않는다. 예시적으로, 관통전극을 이용하거나 기판의 리드전극을 이용하여 구동배선(242)과 발광소자를 전기적으로 연결할 수도 있다.The electrical connection method of the driving wiring 242 and the light emitting elements 100A, 100B, and 100C is not limited. Illustratively, the driving wiring 242 and the light emitting element may be electrically connected using a penetrating electrode or by using a lead electrode of the substrate.

컨트롤러(50)는 공통배선(241)과 제1 내지 제3구동배선(243, 244, 245)에 선택적으로 전원이 인가되도록 제1, 2드라이버(20, 30)에 제어신호를 출력함으로써 하나의 픽셀(P) 내의 제1 내지 제3발광소자(100A, 100B, 100C)를 개별적으로 제어할 수 있다.The controller 50 outputs control signals to the first and second drivers 20 and 30 so that power is selectively applied to the common wiring 241 and the first to third driving wirings 243, 244 and 245, The first to third light emitting devices 100A, 100B, and 100C in the pixel P can be individually controlled.

표시 장치는 SD(Standard Definition)급 해상도(760ⅹ480), HD(High definition)급 해상도(1180ⅹ720), FHD(Full HD)급 해상도(1920ⅹ1080), UH(Ultra HD)급 해상도(3480ⅹ2160), 또는 UHD급 이상의 해상도(예: 4K(K=1000), 8K 등)으로 구현될 수 있다. 이때, 실시 예에 따른 제1 내지 제3발광소자(100A, 100B, 100C)는 해상도에 맞게 복수로 배열되고 연결될 수 있다.The display device is equipped with a standard definition (760 × 480) resolution, HD (high definition) resolution (1180 × 720), FHD (Full HD) resolution (1920 × 1080), UH (Ultra HD) (E.g., 4K (K = 1000), 8K, etc.). At this time, the first to third light emitting devices 100A, 100B, and 100C according to the embodiment may be arranged and connected in plural according to the resolution.

표시 장치는 대각선 크기가 100인치 이상의 전광판이나 TV일 수 있으며, 픽셀을 발광다이오드(LED)로 구현할 수도 있다. 따라서, 전력 소비가 낮아지며 낮은 유지 비용으로 긴 수명으로 제공될 수 있고, 고휘도의 자발광 디스플레이로 제공될 수 있다.The display device may be a display panel or a TV having a diagonal size of 100 inches or more, and the pixel may be implemented by a light emitting diode (LED). Therefore, power consumption can be reduced, can be provided with a long lifetime at a low maintenance cost, and can be provided as a self-luminous display with high brightness.

어레이 기판(200)은 복수 개의 발광소자(100A, 100B, 100C)를 지지하는 지지 부재일 수 있다. 어레이 기판(200)은 단층 또는 다층의 리지드(rigid) 기판이거나 연성 기판일 수 있다. 어레이 기판(200)에는 복수 개의 리드전극이 공통배선(241)과 구동배선(242)에 전기적으로 연결될 수 있다.The array substrate 200 may be a supporting member for supporting the plurality of light emitting devices 100A, 100B, and 100C. The array substrate 200 may be a single-layer or multi-layer rigid substrate or a flexible substrate. A plurality of lead electrodes may be electrically connected to the common wiring 241 and the driving wiring 242 on the array substrate 200. [

도 2는 도 1의 픽셀 영역의 발광소자가 분할 구동되는 구조를 보여주는 회로도이고, 도 3은 픽셀 영역에 배치된 복수 개의 발광소자가 어레이 기판에 전기적으로 연결된 상태를 보여주는 도면이다.FIG. 2 is a circuit diagram showing a structure in which a light emitting element of the pixel region of FIG. 1 is dividedly driven, and FIG. 3 is a view illustrating a state where a plurality of light emitting elements arranged in a pixel region are electrically connected to an array substrate.

도 2를 참고하면, 제1 내지 제3발광소자(100A, 100B, 100C)의 일단은 하나의 공통배선(241)에 연결되고, 타단은 각 구동배선(243, 244, 245)에 연결될 수 있다. 여기서, 공통배선(241)은 애노드 또는 캐소드일 수 있으나 이에 대해 한정하지는 않는다. 제1 내지 제3발광소자(100A, 100B, 100C)는 각 구동배선(243, 244, 245)에 인가되는 신호에 따라 개별 구동될 수 있다.2, one end of each of the first to third light emitting devices 100A, 100B, and 100C may be connected to one common wiring 241 and the other end may be connected to each of the driving wirings 243, 244, and 245 . Here, the common wiring 241 may be an anode or a cathode, but is not limited thereto. The first to third light emitting devices 100A, 100B, and 100C may be individually driven according to signals applied to the respective driving wirings 243, 244, and 245.

도 3을 참고하면, 제1 내지 제3발광소자(100A, 100B, 100C)의 제1전극(140)은 어레이 기판(200)의 제1리드전극(211, 221, 231)과 대면하여 서로 연결되며, 제2전극(130)은 어레이 기판(200)의 제2리드전극(212, 222, 232)과 대면하여 서로 연결된다. 3, the first electrodes 140 of the first through third light emitting devices 100A, 100B, and 100C face the first lead electrodes 211, 221, and 231 of the array substrate 200, And the second electrode 130 is connected to the second lead electrodes 212, 222, 232 of the array substrate 200 facing each other.

제1 내지 제3발광소자(100A, 100B, 100C)의 제1전극(140) 및 제2전극(130)은 어레이 기판(200)의 제1리드전극(211, 221, 231) 및 제2리드전극(212, 222, 232)에 본딩될 수 있다. 본딩의 종류는 금속 본딩 또는 유테틱 본딩(Eutectic bonding)이 선택될 수 있으나 이에 한정하지 않는다.The first electrode 140 and the second electrode 130 of the first to third light emitting devices 100A, 100B and 100C are electrically connected to the first lead electrodes 211, 221 and 231 of the array substrate 200, And may be bonded to the electrodes 212, 222, and 232. The types of bonding may be selected, but not limited to, metal bonding or eutectic bonding.

제1 내지 제3발광소자(100A, 100B, 100C)의 제1전극(140) 및 제2전극(130) 중 적어도 하나 또는 모두는 강자성을 띄는 물질을 갖는 전극을 포함하며, 어레이 기판(200)은 강자성을 띄는 물질을 갖는 제1리드전극(211, 221, 231) 또는 제2리드전극(212, 222, 232)을 포함할 수 있다.At least one or both of the first electrode 140 and the second electrode 130 of the first to third light emitting devices 100A, 100B, and 100C include electrodes having a ferromagnetic material, 221, and 231 or second lead electrodes 212, 222, and 232 having a ferromagnetic material.

여기서, 강자성(ferromagnetism)을 띄는 물질은 자기장이 가해지면, 자기장의 방향으로 강하게 자화되는 물질로서, 니켈(Ni), 철(Fe) 및 코발트(Co)를 포함할 수 있다. Here, a material having ferromagnetism is a material strongly magnetized in the direction of a magnetic field when a magnetic field is applied, and may include nickel (Ni), iron (Fe), and cobalt (Co).

이러한 구성에 의하면 어레이 기판(200)상에 복수 개의 발광소자를 놓고 자기장을 인가하면 자력에 의하여 복수 개의 발광소자가 각 리드전극에 자가 정렬(self-align)될 수 있다. 실시 예에 따르면, 발광소자의 배치 시간 및 본딩 시간을 단축할 수 있다.According to this structure, when a plurality of light emitting devices are placed on the array substrate 200 and a magnetic field is applied, a plurality of light emitting devices can be self-aligned to the respective lead electrodes by the magnetic force. According to the embodiment, the arrangement time and the bonding time of the light emitting element can be shortened.

예시적으로 어레이 기판(200)상에 제1발광소자(100A)를 복수 개 놓고 제1발광소자(100A)가 배치되어야 할 리드전극 부분에만 자기장을 인가하여 정렬한 후 본딩시킬 수 있다. 이후, 제2발광소자(100B)와 제3발광소자(100C)도 동일한 방법으로 정렬 및 본딩시킬 수 있다.For example, a plurality of the first light emitting devices 100A may be disposed on the array substrate 200, and a magnetic field may be applied only to the lead electrode portions where the first light emitting device 100A is to be disposed, followed by alignment. Thereafter, the second light emitting device 100B and the third light emitting device 100C may be aligned and bonded in the same manner.

리드전극은 강자성 물질을 갖는 금속층을 단층으로 한 경우, 30nm 이상의 두께를 가질 수 있다. 리드전극 내에서 강자성 물질을 갖는 층(들)의 두께가 범위 이하이면 표면적 감소로 자력이 약해져 상호 끌어당기는 힘이 저하될 수 있고, 발광소자의 정렬 위치가 틀어질 수 있는 문제가 있다.The lead electrode may have a thickness of 30 nm or more when the metal layer having a ferromagnetic substance is a single layer. If the thickness of the layer (s) having a ferromagnetic material in the lead electrode is less than the range, the magnetic force is weakened due to the decrease of the surface area, the attracting force may be lowered, and the alignment position of the light emitting device may be distorted.

보호층(46)은 복수 개의 발광소자(100A, 100B, 100C) 사이에 배치될 수 있다. 보호층(46)은 복수 개의 발광소자(100A, 100B, 100C) 및 어레이 기판(200)의 회로 패턴을 보호할 수 있다. The protective layer 46 may be disposed between the plurality of light emitting devices 100A, 100B, and 100C. The protective layer 46 can protect the circuit patterns of the plurality of light emitting devices 100A, 100B, and 100C and the array substrate 200. [

보호층(46)은 솔더 레지스트와 같은 재질로 형성되거나 절연 재질로 형성될 수 있다. 보호층(46)은 SiO2, Si3N4, TiO2, Al2O3, 및 MgO 중 적어도 하나를 포함할 수 있다. The protective layer 46 may be formed of the same material as the solder resist, or may be formed of an insulating material. The protective layer 46 may include at least one of SiO 2 , Si 3 N 4 , TiO 2 , Al 2 O 3 , and MgO.

보호층(46)은 블랙 매트릭스 재질을 포함할 수 있다. 보호층(46)이 블랙 매트릭스 재질인 경우, 예컨대 카본 블랙(carbon black), 그라파이트(Graphite) 또는 폴리 피롤(poly pyrrole)로 구현될 수 있다. The protective layer 46 may comprise a black matrix material. When the protective layer 46 is made of a black matrix material, it may be implemented, for example, of carbon black, graphite, or poly pyrrole.

투광층(47)은 발광소자로부터 방출된 광을 투과시킬 수 있다. 투광층(47)은 상면 또는 상면 및 측면들로 광이 방출될 수 있다. 여기서, 발광소자의 둘레에는 광 추출을 위해 반사 부재 예컨대, 수지물 내에 금속 화합물이 첨가된 부재가 더 배치될 수 있으며, 이에 대해 한정하지는 않는다. The light-transmitting layer 47 can transmit the light emitted from the light-emitting element. The light-transmitting layer 47 may emit light to the upper surface or the upper surface and the side surfaces. Here, a reflective member, for example, a member in which a metal compound is added to the resin material may be disposed around the light emitting element, but the present invention is not limited thereto.

투광층(47)에는 확산제와 같은 불순물이 첨가될 수 있으며, 이에 대해 한정하지는 않는다. 투광층(47)은 수지 재질 예컨대, 실리콘 또는 에폭시와 같은 투명한 재질을 포함할 수 있다. 투광층(47)은 투명한 필름으로 구현될 수 있으며, 이에 대해 한정하지는 않는다.Impurities such as a diffusing agent may be added to the light-transmitting layer 47, but the invention is not limited thereto. The light-transmitting layer 47 may include a transparent material such as a resin material such as silicon or epoxy. The light-transmitting layer 47 may be formed of a transparent film, but is not limited thereto.

도 4는 본 발명의 일 실시 예에 따른 발광소자의 개념도이고, 도 5는 발광소자의 전극 구조를 보여주는 도면이다.4 is a conceptual diagram of a light emitting device according to an embodiment of the present invention, and FIG. 5 is a view illustrating an electrode structure of a light emitting device.

전술한 제1 내지 제3발광소자의 구조는 활성층의 조성을 제외하고는 모두 동일할 수 있다. 이하에서는 제1발광소자를 기준으로 대해 설명한다.The structures of the first to third light emitting devices described above may be the same except for the composition of the active layer. Hereinafter, the first light emitting device will be described as a reference.

제1발광소자(100A)는 제1도전형 반도체층(121), 활성층(122), 및 제2도전형 반도체층(123)을 포함하는 발광 구조물(120)과, 제1전극(140), 및 제2전극(130)을 포함한다.The first light emitting device 100A includes a light emitting structure 120 including a first conductivity type semiconductor layer 121, an active layer 122, and a second conductivity type semiconductor layer 123, a first electrode 140, And a second electrode (130).

투광성 기판(110)은 예를 들어, 투광성, 전도성 기판 또는 절연성 기판일 수 있다. 투광성 기판(110)의 상면 및/또는 하면에는 복수의 돌출부(미도시)가 형성될 수 있다. 돌출부는 광 추출 효율을 개선시켜 줄 수 있다. Transparent substrate 110 may be, for example, a translucent, conductive substrate or an insulating substrate. A plurality of protrusions (not shown) may be formed on the upper surface and / or the lower surface of the transparent substrate 110. The protrusions can improve the light extraction efficiency.

투광성 기판(110)과 제1도전형 반도체층(121) 사이에 다른 반도체층 예컨대, 버퍼층(미도시)이 배치될 수 있으며, 이에 대해 한정하지는 않는다. 필요에 따라 투광성 기판(110)은 제거될 수도 있다.A semiconductor layer such as a buffer layer (not shown) may be disposed between the transparent substrate 110 and the first conductivity type semiconductor layer 121, but the present invention is not limited thereto. If necessary, the transparent substrate 110 may be removed.

제1도전형 반도체층(121)은 투광성 기판(110)과 활성층(122) 사이에 배치될 수 있다. 제1도전형 반도체층(121)은 제1도전형의 도펀트가 도핑된 III족-V족 및 II족-VI족의 화합물 반도체 중 적어도 하나로 구현될 수 있다. The first conductive semiconductor layer 121 may be disposed between the transparent substrate 110 and the active layer 122. The first conductivity type semiconductor layer 121 may be formed of at least one of Group III-V and Group II-VI compound semiconductors doped with the first conductivity type dopant.

제1도전형 반도체층(121)은 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. The first conductivity type semiconductor layer 121 may be formed of a semiconductor material having a composition formula of InxAlyGa1-x-yN (0? X? 1, 0? Y? 1, 0? X + y?

제1도전형 반도체층(121)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 적어도 하나를 포함할 수 있다. The first conductive semiconductor layer 121 may include at least one of GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP and AlGaInP.

제1도전형 반도체층(121)은 Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층이 될 수 있다. 제1도전형 반도체층(121)은 단층 또는 다층으로 배치될 수 있다. The first conductive semiconductor layer 121 may be an n-type semiconductor layer doped with an n-type dopant such as Si, Ge, Sn, Se, or Te. The first conductivity type semiconductor layer 121 may be a single layer or a multilayer.

제1도전형 반도체층(121)은 서로 다른 적어도 두 층이 교대로 배치된 초격자 구조로 형성될 수 있다. 제1도전형 반도체층(121)은 전극 접촉층이 될 수 있다. The first conductive semiconductor layer 121 may have a superlattice structure in which at least two different layers are alternately arranged. The first conductive semiconductor layer 121 may be an electrode contact layer.

활성층(122)은 단일 우물, 단일 양자우물, 다중 우물, 다중 양자우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 하나로 형성될 수 있다. The active layer 122 may be formed of at least one of a single well, a single quantum well, a multiple well, a multi quantum well (MQW), a quantum-wire structure, or a quantum dot structure have.

활성층(122)은 제1도전형 반도체층(121)을 통해서 주입되는 전자(또는 정공)와 제2도전형 반도체층(123)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 활성층(122)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드 갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다. The active layer 122 is formed by the electron (or hole) injected through the first conductivity type semiconductor layer 121 and the hole (or electron) injected through the second conductivity type semiconductor layer 123, The light emitting layer is a layer that emits light due to a band gap difference of an energy band according to a forming material of the light emitting layer.

활성층(122)은 화합물 반도체로 구현될 수 있다. 활성층(122)은 예로서 II족-VI족 및 III족-V족 화합물 반도체 중에서 적어도 하나로 구현될 수 있다. The active layer 122 may be formed of a compound semiconductor. The active layer 122 may be implemented as at least one of Group II-VI and Group III-V compound semiconductors, for example.

활성층(122)은 교대로 배치된 복수의 우물층과 복수의 장벽층을 포함하며, 우물층/장벽층의 페어는 2~30주기로 형성될 수 있다. 우물층/장벽층의 주기는 예를 들어, InGaN/GaN, GaN/AlGaN, AlGaN/AlGaN, InGaN/AlGaN, InGaN/InGaN, AlGaAs/GaAs, InGaAs/GaAs, InGaP/GaP, AlInGaP/InGaP, 또는 InP/GaAs의 페어 중 적어도 하나를 포함한다. The active layer 122 includes a plurality of alternately arranged well layers and a plurality of barrier layers, and the pairs of well layers / barrier layers may be formed in 2 to 30 cycles. InGaN / AlGaN, InGaN / InGaN, InGaN / InGaN, AlGaAs / GaAs, InGaAs / GaAs, InGaP / GaP, AlInGaP / InGaP, or InP / GaAs. ≪ / RTI >

우물층은 예컨대, InxAlyGa1-x-yN (0<x≤1, 0≤y≤1, 0≤x+y<1)의 조성식을 갖는 반도체 재료로 배치될 수 있다. 장벽층은 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y<1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. The well layer may be disposed of a semiconductor material having a composition formula of InxAlyGa1-x-yN (0 < x < 1, 0 & The barrier layer may be formed of a semiconductor material having a composition formula of InxAlyGa1-x-yN (0? X? 1, 0? Y? 1, 0? X + y <1).

제2도전형 반도체층(123)은 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. The second conductivity type semiconductor layer 123 may be formed of a semiconductor material having a composition formula of InxAlyGa1-x-yN (0? X? 1, 0? Y? 1, 0? X + y?

제2도전형 반도체층(123)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, 또는 AlGaInP 중에서 적어도 하나를 포함할 수 있으며, p형 도펀트가 도핑된 p형 반도체층이 될 수 있다. The second conductive semiconductor layer 123 may include at least one of, for example, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, or AlGaInP, Doped p-type semiconductor layer.

제2도전형 반도체층(123)은 단층 또는 다층으로 배치될 수 있다. 제2도전형 반도체층(123)은 서로 다른 적어도 두 층이 교대로 배치된 초격자 구조로 형성될 수 있다. 제2도전형 반도체층(123)은 전극 접촉층이 될 수 있다. The second conductivity type semiconductor layer 123 may be a single layer or a multilayer. The second conductive semiconductor layer 123 may have a superlattice structure in which at least two different layers are alternately arranged. The second conductive type semiconductor layer 123 may be an electrode contact layer.

전극층(124)은 제2도전형 반도체층(123)과 전기적으로 연결될 수 있다. 전극층(124)은 70% 이상의 광을 반사하는 반사성 물질을 포함하며, 단층 또는 다층으로 형성될 수 있다. The electrode layer 124 may be electrically connected to the second conductive type semiconductor layer 123. The electrode layer 124 includes a reflective material that reflects light of 70% or more, and may be formed as a single layer or a multilayer.

전극층(124)은 Al, Ag, Pd, Rh, Pt, Ir 중 적어도 어느 하나가 선택적으로 형성될 수 있다. 전극층은 접촉층/반사층의 적층 구조를 포함할 수 있으며, 예컨대 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), ZnO, IrOx, RuOx, NiO 중 적어도 한 층과, Al, Ag, Pd, Rh, Pt, Ir 중 적어도 한 층의 적층 구조를 포함할 수 있다. At least one of Al, Ag, Pd, Rh, Pt, and Ir may be selectively formed in the electrode layer 124. The electrode layer may include a laminate structure of a contact layer and a reflective layer. The electrode layer may include a laminate structure of a contact layer / a reflective layer. For example, the electrode layer may be formed of a material selected from the group consisting of ITO (indium tin oxide), IZO (indium zinc oxide), IZTO (indium zinc tin oxide), IAZO at least one of zinc oxide (ZnO), indium gallium tin oxide (IGTO), aluminum zinc oxide (AZO), antimony tin oxide (ATO), gallium zinc oxide (GZO), ZnO, IrOx, RuOx, Pd, Rh, Pt, and Ir.

절연층(125)은 전극층(124)의 하면 및 발광 구조물(120)의 측면에 배치될 수 있다. 절연층(125)은 Al, Cr, Si, Ti, Zn, Zr 중 적어도 하나를 갖는 산화물, 질화물, 불화물, 및 황화물 중 적어도 하나로 형성된 절연물질 또는 절연성 수지를 포함한다. 절연층(125)은 예컨대, SiO2, Si3N4, Al2O3, TiO2 중에서 선택적으로 형성될 수 있다. 절연층(125)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.The insulating layer 125 may be disposed on the lower surface of the electrode layer 124 and on the side surface of the light emitting structure 120. The insulating layer 125 includes an insulating material or an insulating resin formed of at least one of an oxide, a nitride, a fluoride, and a sulfide having at least one of Al, Cr, Si, Ti, Zn, and Zr. The insulating layer 125 may be selectively formed, for example, of SiO 2 , Si 3 N 4 , Al 2 O 3 , and TiO 2 . The insulating layer 125 may be formed as a single layer or a multilayer, but is not limited thereto.

지지 부재(150)는 발광 구조물(120)의 하부를 지지할 수 있다. 지지 부재(150)는 절연성 재질로 형성되며, 예컨대, 실리콘 또는 에폭시와 같은 수지층일 수 있다. 다른 예로서, 절연성 재질은 페이스트 또는 절연성 잉크를 포함할 수 있다. The support member 150 may support the lower portion of the light emitting structure 120. The support member 150 is formed of an insulating material, and may be, for example, a resin layer such as silicon or epoxy. As another example, the insulating material may include a paste or an insulating ink.

제1전극(140)은 지지 부재(150)를 관통하여 전극층(124)과 전기적으로 연결될 수 있다. 제1전극(140)은 전극층(124)과 접촉하는 제1오믹전극(141) 및 지지부재(150)의 외측에 배치된 제1전극패드(143) 및 제1오믹전극(141)과 제1전극패드(143)를 연결하는 연결전극(142)을 포함할 수 있다.The first electrode 140 may be electrically connected to the electrode layer 124 through the support member 150. The first electrode 140 includes a first ohmic electrode 141 which is in contact with the electrode layer 124 and a first electrode pad 143 and a first ohmic electrode 141 which are arranged outside the support member 150, And a connection electrode 142 connecting the electrode pad 143.

제2전극(130)은 지지 부재(150)를 관통하여 제1도전형 반도체층(121)과 전기적으로 연결될 수 있다. 제2전극(130)은 제1도전형 반도체층(121)과 접촉하는 제2오믹전극(131) 및 지지부재(150)의 외측에 배치된 제2전극패드(133) 및 제2오믹전극(131)과 제2전극패드(133)를 연결하는 연결전극(132)을 포함할 수 있다.The second electrode 130 may be electrically connected to the first conductive semiconductor layer 121 through the support member 150. The second electrode 130 includes a second ohmic electrode 131 that is in contact with the first conductivity type semiconductor layer 121 and a second electrode pad 133 and a second ohmic electrode And a connection electrode 132 connecting the first electrode pad 131 and the second electrode pad 133 to each other.

도 5를 참고하면, 발광소자의 바닥면(bottom surface)은 서로 마주보는 제1면(S1)과 제2면(S2) 및 서로 마주보는 제3면(S3) 및 제4면(S4)을 갖는 정사각형 형상일 수 있다. 5, a bottom surface of the light emitting device has a first surface S1 and a second surface S2 facing each other, a third surface S3 and a fourth surface S4 facing each other, As shown in Fig.

바닥면상에 형성된 제1전극패드(143)와 제2전극패드(133)는 중심을 통과하는 제1가상선(A1)과 제2가상선(A2)을 기준으로 대칭인 형상을 가질 수 있다. 여기서 제1가상선(A1)은 제1면(S1)과 평행할 수 있고, 제2가상선(A2)은 제3면(S3)과 평행할 수 있다.The first electrode pad 143 and the second electrode pad 133 formed on the bottom surface may have a symmetrical shape with respect to the first imaginary line A1 and the second imaginary line A2 passing through the center. Here, the first imaginary line A1 may be parallel to the first surface S1 and the second imaginary line A2 may be parallel to the third surface S3.

이러한 구조에 의하면, 발광소자를 실장시 칩이 바닥면 중심(C)을 기준으로 90도 또는 180도 회전하여도 정상적인 전극 연결이 가능해진다. 이러한 무방향성 전극구조는 발광소자를 어레이 기판(200)에 자가 정렬(self-align)시키는 경우 유리할 수 있다.According to this structure, even when the chip is rotated 90 degrees or 180 degrees with respect to the center C of the bottom surface when the light emitting device is mounted, normal electrode connection becomes possible. Such a non-directional electrode structure may be advantageous if the light emitting device is self-aligned to the array substrate 200.

바닥면의 전체 면적 100을 기준으로, 제1전극패드(143)와 제2전극패드(133)의 면적은 60% 내지 90%, 또는 65% 내지 80%일 수 있다. 제1전극패드(143)와 제2전극패드(133)의 면적이 60%미만인 경우에는 패드의 면적이 작아져 자가 정렬을 위한 자력이 부족할 수 있으며, 90%를 초과하는 경우 제1전극패드(143)와 제2전극패드(133)의 이격 간격(d1)이 좁아져 전기적으로 분리가 어려울 수 있다.The area of the first electrode pad 143 and the second electrode pad 133 may be 60% to 90%, or 65% to 80%, based on the total area 100 of the bottom surface. If the areas of the first electrode pad 143 and the second electrode pad 133 are less than 60%, the area of the pad may become smaller and the magnetic force for self-alignment may be insufficient. If the area of the first electrode pad 143 and the second electrode pad 133 exceeds 90% 143 and the second electrode pad 133 is narrowed, so that it is difficult to electrically isolate the first electrode pad 133 and the second electrode pad 133 from each other.

바닥면의 전체 면적 100을 기준으로 제1전극패드(143)은 20% 내지 40%일 수 있고, 바닥면의 전체 면적 100을 기준으로 제1전극패드(143)은 50% 내지 70%일 수 있다.The first electrode pad 143 may be 20% to 40% based on the total area 100 of the bottom surface, and the first electrode pad 143 may be 50% to 70% have.

제1리드전극(143)의 반지름(1/2×W3)은 제2전극패드(133)의 대각선 폭(W4)의 30% 내지 60%일 수 있다. 또한, 제1전극패드(143)와 제2전극패드(133)의 이격 간격(d1)은 제2전극패드(133)의 대각선 폭(W4)의 60% 내지 80%일 수 있다.The radius (1/2 x W3) of the first lead electrode 143 may be 30% to 60% of the diagonal width W4 of the second electrode pad 133. [ The spacing distance d1 between the first electrode pad 143 and the second electrode pad 133 may be 60% to 80% of the diagonal width W4 of the second electrode pad 133. [

바닥면의 모서리에서 중심(C)을 연결한 가상선은 제2전극패드(133)의 대각선 폭(W4)과 이격 간격(d1) 및 제1리드전극(143)의 반지름(1/2×W3)의 합일 수 있다. 이때, 각 거리의 관계는 하기 관계식 1을 만족할 수 있다.The imaginary line connecting the center C at the edge of the bottom surface has a diagonal width W4 and a spacing d1 of the second electrode pad 133 and a radius of the first lead electrode 143 ). At this time, the relationship of each distance can satisfy the following relational expression (1).

[관계식 1][Relation 1]

제2전극패드(133)의 대각선 폭(W4) > 이격 간격(d1) ≥ 제1리드전극(143)의 반지름(1/2×W3)The diagonal width W4 of the second electrode pad 133> the separation distance d1? The radius of the first lead electrode 143 (1 / 2.times.W3)

이러한 조건을 만족하면 제1전극패드(143)와 제2전극패드(133)를 전기적으로 절연시키면서 자가 정렬이 가능한 전극 면적을 확보할 수 있다.When the above conditions are satisfied, an electrode area that can be self-aligned while ensuring electrical insulation between the first electrode pad 143 and the second electrode pad 133 can be ensured.

제2전극패드(133)의 대각선 폭(W4)을 기준으로 제2전극패드(133)의 수평 폭(W5)은 20% 내지 60%일 수 있다. 여기서, 대각선 폭은 바닥면의 모서리에서 바닥면의 중심(C)을 향하는 가상선의 길이일 수 있고, 수평 폭은 어느 하나의 면(W1, W2, W3, W4)을 이등분한 지점에서 바닥면의 중심(C)을 향하는 가상선의 길이일 수 있다. 이러한 조건을 만족하는 경우 제2전극패드(133)의 모서리 부분의 면적이 커져 기판에 실장시 위치 변형을 방지할 수 있다.The horizontal width W5 of the second electrode pad 133 may be 20% to 60% based on the diagonal width W4 of the second electrode pad 133. [ Here, the diagonal line width may be the length of an imaginary line extending from the edge of the bottom surface toward the center C of the bottom surface, and the horizontal width may be the width of one of the surfaces W1, W2, W3 and W4, May be the length of the imaginary line toward the center C. If this condition is satisfied, the area of the corner portion of the second electrode pad 133 becomes large, and the substrate can be prevented from being deformed during mounting.

예시적으로, 제1면(S1)의 폭(W1)과 제4면(S4)의 폭(W2)은 500㎛ 내지 700㎛이고, 제1전극패드(143)의 폭(W3)은 150㎛ 내지 200㎛이고, 제2전극패드(133)의 대각선 폭(W4)은 150㎛ 내지 200㎛이고 제1전극패드(143)와 제2전극패드(133)의 이격 간격(d1)은 100㎛ 내지 150㎛일 수 있다. Illustratively, the width W1 of the first surface S1 and the width W2 of the fourth surface S4 are 500 μm to 700 μm and the width W3 of the first electrode pad 143 is 150 μm And the diagonal line width W4 of the second electrode pad 133 is 150 to 200 mu m and the spacing d1 between the first electrode pad 143 and the second electrode pad 133 is 100 mu m to 200 mu m. Lt; / RTI &gt;

또한, 제1면(S1)의 폭(W1)과 제4면(S4)의 폭(W2)은 540㎛ 내지 620㎛이고, 제1전극패드(143)의 폭(W3)은 170㎛ 내지 180㎛이고, 제2전극패드(133)의 대각선 폭(W4)은 160㎛ 내지 180㎛이고 제1전극패드(143)와 제2전극패드(133)의 이격 간격(d1)은 120㎛ 내지 130㎛일 수 있다.The width W1 of the first surface S1 and the width W2 of the fourth surface S4 are 540 탆 to 620 탆 and the width W3 of the first electrode pad 143 is 170 탆 to 180 The diagonal line width W4 of the second electrode pad 133 is 160 to 180 mu m and the spacing d1 between the first electrode pad 143 and the second electrode pad 133 is 120 mu m to 130 mu m Lt; / RTI &gt;

도 6은 본 발명의 일 실시 예에 따른 어레이 기판을 보여주는 도면이고, 도 7a는 도 6의 픽셀영역에 리드 전극이 배치된 상태를 보여주는 도면이고, 도 7b는 도 7a의 D부분 확대도이고, 도 8은 어레이 기판의 리드전극에 발광소자가 전기적으로 연결되는 상태를 보여주는 도면이다.FIG. 6 is a view showing an array substrate according to an embodiment of the present invention, FIG. 7A is a view showing a state where lead electrodes are arranged in a pixel region of FIG. 6, FIG. 7B is an enlarged view of a portion D of FIG. 8 is a view showing a state in which a light emitting element is electrically connected to a lead electrode of an array substrate.

도 6을 참고하면, 실시 예에 따른 어레이 기판(200)은, 복수 개의 픽셀영역(P)을 정의하는 복수 개의 공통배선(241) 및 구동배선(242), 및 복수 개의 픽셀영역(P)에 배치되는 제1 내지 제3픽셀전극(210, 220, 230)을 포함한다. 6, the array substrate 200 according to the embodiment includes a plurality of common wirings 241 and drive wirings 242 defining a plurality of pixel regions P, And includes first to third pixel electrodes 210, 220, and 230 arranged.

어레이 기판(200)은 예컨대, 수지 계열의 인쇄회로기판(PCB: Printed Circuit Board), 메탈 코어(Metal Core) PCB, 연성(Flexible) PCB, 세라믹 PCB, FR-4 기판을 포함할 수 있다.The array substrate 200 may include, for example, a resin-based printed circuit board (PCB), a metal core PCB, a flexible PCB, a ceramic PCB, and an FR-4 substrate.

어레이 기판(200)은 전극 패턴을 갖는 필름을 포함할 수 있으며, 예컨대 PI(폴리 이미드) 필름, PET(폴리에틸렌텔레프탈레이트) 필름, EVA(에틸렌비닐아세테이트)필름, PEN(폴리에틸렌나프탈레이트) 필름, TAC(트라아세틸셀룰로오스)필름, PAI(폴리아마이드-이미드), PEEK(폴리에테리-에테르-케톤), 퍼플루오로알콕시(PFA), 폴리페닐렌 설파이드(PPS), 수지 필름(PE, PP, PET) 등을 포함할 수 있다.The array substrate 200 may include a film having an electrode pattern. For example, the array substrate 200 may be formed of a film such as a PI (polyimide) film, a PET (polyethylene terephthalate) film, an EVA (ethylene vinyl acetate) film, a PEN (PAC), polyphenylene sulfide (PPS), resin films (PE, PP), polyacetal-ether (PAC) , PET), and the like.

픽셀영역(P)은 복수 개의 공통배선(241)과 구동배선(242)이 교차하는 영역으로 정의할 수 있으며, 픽셀영역(P)은 RGB 서브 픽셀을 포함하는 개념일 수 있다. 픽셀영역(P)에는 복수 개의 발광소자가 배치되어 RGB 서브 픽셀 역할을 수행할 수 있다. 제1 내지 제3픽셀전극(210, 220, 230)은 각각 발광소자와 전기적으로 연결될 수 있다.The pixel region P may be defined as a region where a plurality of common lines 241 and the driving line 242 intersect and the pixel region P may be a concept including RGB subpixels. A plurality of light emitting devices may be disposed in the pixel region P to serve as RGB sub-pixels. The first to third pixel electrodes 210, 220 and 230 may be electrically connected to the light emitting element, respectively.

도 7a를 참고하면, 픽셀영역(P)은 RGB 서브 픽셀을 포함하고, 복수 개의 제1 내지 제3픽셀전극(210, 220, 230)은 RGB 서브 픽셀에 각각 배치될 수 있다. Referring to FIG. 7A, the pixel region P includes RGB subpixels, and the plurality of first to third pixel electrodes 210, 220, and 230 may be disposed in RGB subpixels, respectively.

예시적으로, 제1픽셀전극(210)은 제1서브픽셀 영역(SP1)에 배치되고, 제2픽셀전극(220)은 제2서브픽셀 영역(SP2)에 배치되고, 제3픽셀전극(230)은 제3서브픽셀 영역(SP3)에 배치될 수 있다. 픽셀영역(P) 및 서브픽셀의 크기는 표시장치의 해상도에 따라 결정될 수 있다. Illustratively, the first pixel electrode 210 is disposed in the first sub pixel area SP1, the second pixel electrode 220 is disposed in the second sub pixel area SP2, and the third pixel electrode 230 May be disposed in the third sub-pixel region SP3. The pixel region P and the size of the subpixel can be determined according to the resolution of the display device.

도면에서는 제3픽셀전극(230)은 제1, 제2픽셀전극(220)에 비해 하부에 배치된 것으로 도시되었으나 반드시 이에 한정하지 않는다. 예시적으로 제1픽셀전극(210)을 기준으로 제2, 제3픽셀전극(220, 230)이 하부에 배치될 수도 있고, 제1 내지 제3픽셀전극(210, 220, 230)은 일 방향으로 평행하게 배치될 수도 있다.Although the third pixel electrode 230 is shown as being disposed below the first and second pixel electrodes 220 in the drawing, the present invention is not limited thereto. The second and third pixel electrodes 220 and 230 may be disposed below the first pixel electrode 210 and the first to third pixel electrodes 210 and 220 and 230 may be disposed in one direction As shown in FIG.

제1 내지 제3픽셀전극(210, 220, 230)은, 공통배선(도 6의 241) 또는 구동배선(도 6의 242)과 평행하고 서브픽셀 영역(또는 제1리드전극)의 중심을 통과하는 가상선을 기준으로 대칭이 되게 형성될 수 있다. The first to third pixel electrodes 210, 220 and 230 are parallel to the common wiring (241 in Fig. 6) or the driving wiring (242 in Fig. 6) and pass through the center of the sub pixel region And may be symmetrical with respect to the imaginary line.

예시적으로, 제1픽셀전극(210)은 공통배선과 수직하고 제1서브픽셀(SP1)의 중심을 통과하는 제1가상선(A1), 및 공통배선과 평행하고 제1서브픽셀(SP1)의 중심을 통과하는 제2가상선(A2)을 기준으로 대칭되는 형상일 수 있다. 제2픽셀전극(220)은 제1픽셀전극(210)과 동일한 형상을 가질 수 있다.Illustratively, the first pixel electrode 210 includes a first virtual line A1 that is perpendicular to the common line and passes through the center of the first subpixel SP1, and a second subpixel SP1 parallel to the common line, The second virtual line A2 passing through the center of the first virtual line A2. The second pixel electrode 220 may have the same shape as the first pixel electrode 210.

제3픽셀전극(230)은 제1픽셀전극(210)은 공통배선과 수직하고 제3서브픽셀(SP3)의 중심을 통과하는 가상선(A1)을 기준으로 동일한 형상을 가질 수 있다. 그러나 반드시 이에 한정하는 것은 아니고 제3픽셀전극(230)은 제1가상선(A1)과 제2가상선(A2)에 모두 대칭이 되도록 형성될 수도 있다.The third pixel electrode 230 may have the same shape with respect to the imaginary line A1 perpendicular to the common line and passing through the center of the third subpixel SP3. However, the present invention is not limited thereto, and the third pixel electrode 230 may be formed to be symmetrical to the first imaginary line A1 and the second imaginary line A2.

제1 내지 제3픽셀전극(210, 220, 230)은 제1리드전극(211, 221, 231) 및 제2리드전극(212, 222, 232)을 포함한다. 제1리드전극(211, 221, 231)과 제2리드전극(212, 222, 232)은 서로 이격 배치되고 이격된 영역에 절연층(254)이 형성되어 전기적으로 분리될 수 있다. The first to third pixel electrodes 210, 220 and 230 include first lead electrodes 211, 221 and 231 and second lead electrodes 212, 222 and 232. The first lead electrodes 211, 221 and 231 and the second lead electrodes 212, 222 and 232 are spaced apart from each other and an insulating layer 254 is formed in the spaced apart regions to be electrically isolated.

복수 개의 제1리드전극(212, 222, 232)은 각 서브픽셀 영역(SP1, SP2, SP3)의 중앙에 형성되고, 복수 개의 제2리드전극(212, 222, 232)은 각각 복수 개의 제1리드전극(212, 222, 232)을 둘러싸는 형상일 수 있다. The plurality of first lead electrodes 212, 222 and 232 are formed at the center of each of the sub pixel regions SP1, SP2 and SP3 and the plurality of second lead electrodes 212, And may be a shape that surrounds the lead electrodes 212, 222, and 232.

그러나, 반드시 이에 한정되는 것은 아니고 제1리드전극(212, 222, 232)은 상대적으로 서브픽셀의 중앙에 형성되고 제2리드전극(212, 222, 232)은 상대적으로 서브픽셀의 외곽에 형성되는 구조이면 특별히 제한되지 않는다.However, the present invention is not limited thereto. The first lead electrodes 212, 222 and 232 may be formed at the center of the subpixel and the second lead electrodes 212, 222 and 232 may be formed at the periphery of the subpixel. The structure is not particularly limited.

예시적으로 제1리드전극(212, 222, 232)은 원 형상을 갖고, 제2리드전극(212, 222, 232)은 제1리드전극(212, 222, 232)과 이격 영역을 제외한 나머지 영역에 전체적으로 형성될 수 있다.The first lead electrodes 212, 222 and 232 have a circular shape and the second lead electrodes 212, 222 and 232 are connected to the first lead electrodes 212, 222 and 232, As shown in FIG.

이때, 제1 내지 제3픽셀전극(210, 220, 230)의 제2리드전극(212, 222, 232)은 모서리 영역의 면적이 나머지 면적보다 크게 형성될 수 있다. The second lead electrodes 212, 222, and 232 of the first to third pixel electrodes 210, 220, and 230 may have a larger edge area than the remaining area.

일반적으로 발광소자의 전극과 기판의 리드전극을 솔더링하는 경우 의도한 위치에서 어긋나게 되는 문제(얼라인 문제)가 발생할 수 있다. 이때, 제2리드전극(212, 222, 232)의 각 모서리 부분의 면적이 커지면 각 모서리 부분에서 칩의 위치가 고정되므로 얼라인 문제를 개선할 수 있다.In general, when the electrode of the light emitting element and the lead electrode of the substrate are soldered, a problem (alignment problem) that the electrode is shifted at an intended position may occur. At this time, if the area of the corner portions of the second lead electrodes 212, 222, and 232 is increased, the position of the chip is fixed at each corner portion, so that the alignment problem can be improved.

이하에서는 예시적으로 제1픽셀전극(210)의 제2-2리드전극(212b)을 기준으로 설명하나 나머지 제2리드전극에도 동일하게 적용될 수 있다. Hereinafter, the second-second lead electrode 212b of the first pixel electrode 210 will be described as an example, but the same can be applied to the remaining second lead electrodes.

도 7b를 참고하면, 제1픽셀전극(210)의 제2-2리드전극(212b)은 2개의 모서리 영역(P1)과 그 사이에 배치된 중심영역(P2)을 포함할 수 있다. 중심영역(P2)은 제1리드전극(211)과 마주보는 영역으로 정의할 수 있고, 모서리 영역(P1)은 나머지 영역일 수 있다.Referring to FIG. 7B, the second -2 lead electrode 212b of the first pixel electrode 210 may include two edge regions P1 and a central region P2 disposed therebetween. The center region P2 may be defined as a region facing the first lead electrode 211, and the edge region P1 may be defined as a remaining region.

실시 예에서는 중심영역(P2)상에 형성된 곡률(R1)을 조절하여 중심영역(P2)의 면적을 조절할 수 있다. 즉, 각 모서리 영역(P1)이 중심영역(P2)의 면적보다 커지도록 곡률(R1)을 조절할 수 있다. 따라서, 중심영역(P2)상에 형성된 곡률(R1)은 제1리드전극(211)의 곡률과 상이할 수 있다.In the embodiment, the area of the central region P2 can be adjusted by adjusting the curvature R1 formed on the central region P2. That is, the curvature R1 can be adjusted so that each edge area P1 is larger than the area of the center area P2. Therefore, the curvature R1 formed on the central region P2 may be different from the curvature of the first lead electrode 211. [

어느 하나의 모서리 영역(P1)의 면적을 100으로 할 때, 중심영역(P2)의 면적은 10% 내지 60%일 수 있다. 중심영역(P2)의 면적이 10% 미만인 경우에는 전체 리드전극의 면적이 작아져 자가 정렬(self-align)을 하기 위한 자력이 부족할 수 있으며, 면적이 60%를 초과하는 경우 모서리 영역과의 면적차이가 줄어들어 얼라인 문제가 발생할 수 있다. 이러한 조건을 만족하는 경우, 모서리 부분의 면적이 상대적으로 커지므로 발광소자의 전극 솔더링시 위치 변형을 방지할 수 있다.When the area of one of the corner areas P1 is 100, the area of the center area P2 may be 10% to 60%. If the area of the central region P2 is less than 10%, the area of the entire lead electrode becomes small, and the magnetic force for self-alignment may be insufficient. If the area exceeds 60% The difference may be reduced and an alignment problem may occur. When the above condition is satisfied, since the area of the corner portion is relatively large, positional deformation can be prevented when the light emitting device is soldered to the electrode.

도 8을 참고하면, 발광소자의 바닥면의 형상은 픽셀전극을 포함하는 서브픽셀 영역의 형상과 대응될 수 있다. 발광소자(110)의 제1전극패드(143)의 면적은 제1리드전극(211)의 면적보다 작을 수 있다. 제1전극패드(143)와 제2전극패드(133)의 이격 거리(d1)는 제1리드전극(211)와 제2리드전극(212)의 이격 거리(d2)보다 크거나 같을 수 있다. 예시적으로 제1전극패드(143)와 제2전극패드(133)의 이격 거리(d1)는 제1리드전극(211)와 제2리드전극(212)의 이격 거리(d2)의 100% 내지 140%일 수 있다. 따라서, 본딩시 공차에 의해 제1전극패드(143)와 제2리드전극(212)이 전기적으로 연결되는 위험을 감소시킬 수 있다.Referring to FIG. 8, the shape of the bottom surface of the light emitting device may correspond to the shape of the sub pixel region including the pixel electrode. The area of the first electrode pad 143 of the light emitting element 110 may be smaller than the area of the first lead electrode 211. The distance d1 between the first electrode pad 143 and the second electrode pad 133 may be equal to or greater than the distance d2 between the first lead electrode 211 and the second lead electrode 212. [ The distance d1 between the first electrode pad 143 and the second electrode pad 133 may be 100% to 100% of the distance d2 between the first lead electrode 211 and the second lead electrode 212. For example, 140%. &Lt; / RTI &gt; Therefore, the risk that the first electrode pad 143 and the second lead electrode 212 are electrically connected by the tolerance in bonding can be reduced.

제2전극패드(133)의 면적은 제2리드전극(212)의 면적보다 클 수 있다. 후술하는 바와 같이 제2리드전극(212)은 공통배선과 절연되도록 제2-1리드전극(212a)과 제2-2리드전극(212b)으로 분리되므로 발광소자의 제2전극패드(133)의 면적보다 작을 수 있다.The area of the second electrode pad 133 may be larger than the area of the second lead electrode 212. The second lead electrode 212 is separated into the second-1 lead electrode 212a and the second -2 lead electrode 212b so as to be insulated from the common wiring, Area.

도 9는 공통배선과 리드전극의 배치 관계를 보여주는 도면이고, 도 10은 도 9의 A-A 방향 단면도이고, 도 11은 구동배선과 리드전극의 배치 관계를 보여주는 도면이고, 도 12는 도 11의 B-B 방향 단면도이다.9 is a cross-sectional view of the common wiring and the lead electrodes, FIG. 10 is a sectional view in the AA direction in FIG. 9, FIG. 11 is a view showing the arrangement relationship between the driving wiring and the lead electrodes, Fig.

도 9를 참고하면, 공통배선(241)은 제1방향(X방향)으로 배치된 복수 개의 제1 내지 제3픽셀전극(210, 220, 230)의 제1리드전극들(211,221,231)을 전기적으로 연결할 수 있다. 제1리드전극(211,221,231)은 공통배선(241) 상에 배치되어 전기적으로 연결될 수 있다. 제1픽셀전극(210)과 제2픽셀전극(220)의 제2리드전극(212, 222)은 공통배선(241)을 기준으로 분리된 제2-1리드전극(212a, 222a)과 제2-2리드전극(212b, 222b)을 포함할 수 있다.9, the common line 241 electrically connects the first lead electrodes 211, 221 and 231 of the plurality of first to third pixel electrodes 210, 220 and 230 arranged in the first direction (X direction) You can connect. The first lead electrodes 211, 221, and 231 may be disposed on the common wiring 241 and electrically connected thereto. The second lead electrodes 212 and 222 of the first pixel electrode 210 and the second pixel electrode 220 are connected to the second-1 lead electrodes 212a and 222a separated from the common wiring 241, -2 lead electrodes 212b and 222b.

공통배선(241)은 제3픽셀전극(230)의 제1리드전극(231)과 연결되는 가지전극(241a)을 포함할 수 있다. 따라서, 제1픽셀전극(210)의 제2리드전극(212)과 제2픽셀전극(220)의 제2리드전극(222) 사이의 간격(d3)은 가지전극(241a)의 폭보다 크다. The common line 241 may include a branch electrode 241a connected to the first lead electrode 231 of the third pixel electrode 230. [ The distance d3 between the second lead electrode 212 of the first pixel electrode 210 and the second lead electrode 222 of the second pixel electrode 220 is larger than the width of the branch electrode 241a.

도 10을 참고하면, 어레이 기판(200)은 제1절연층(251), 제1절연층(251)상에 배치된 제1 내지 제3구동배선(243, 244, 245), 제1 내지 제3구동배선(243, 244, 245)을 덮는 제2절연층(252), 제2절연층(252)상에 배치된 복수 개의 제1 내지 제3픽셀전극(210, 220, 230)과 공통배선(241), 및 공통배선(241)을 덮고 복수 개의 제1 내지 제3픽셀전극(210, 220, 230)을 노출시키는 제3절연층(254)을 포함할 수 있다.10, the array substrate 200 includes a first insulating layer 251, first to third driving wirings 243, 244, and 245 disposed on the first insulating layer 251, A plurality of first to third pixel electrodes 210, 220, and 230 disposed on the second insulating layer 252 and the second insulating layer 252 covering the first to third driving wirings 243, 244, and 245, And a third insulating layer 254 covering the common wiring 241 and exposing the plurality of first to third pixel electrodes 210, 220 and 230.

이때, 공통배선(241)은 제3절연층(254)에 의해 커버되므로 외부로 노출되지 않는다. 따라서, 공통배선(241)가 발광소자와 전기적으로 절연될 수 있다.At this time, since the common wiring 241 is covered with the third insulating layer 254, the common wiring 241 is not exposed to the outside. Therefore, the common wiring 241 can be electrically insulated from the light emitting element.

제1 내지 제3절연층(251, 252, 254)은 세라믹, FR계 수지 재질(예: FR-4)로 형성되거나, 필름 재질로 형성될 수 있다. 제1 내지 제3절연층(251, 252, 254)이 세라믹 재질인 경우, 방열 특성이 개선될 수 있다.The first to third insulating layers 251, 252 and 254 may be formed of a ceramic or FR-based resin material (for example, FR-4) or may be formed of a film material. When the first to third insulating layers 251, 252, and 254 are made of a ceramic material, the heat radiation characteristics can be improved.

실시 예에 따르면, 제2절연층(252)에 공통배선(241), 제1리드전극(211, 221, 231), 및 제2리드전극(212, 222, 232)이 형성되므로 동일한 층에 2개의 회로패턴을 형성할 수 있으므로 박막의 기판을 제작할 수 있다. 또한, 별도의 비아홀 공정 및 관통전극을 생략할 수 있으므로 회로패턴이 단순화될 수 있다. 실시 예에 따르면 공통배선층과 리드전극층을 별도로 제작하는 종래 기술에 반해 한 개의 층을 생략할 수 있다.According to the embodiment, since the common wiring 241, the first lead electrodes 211, 221, and 231, and the second lead electrodes 212, 222, and 232 are formed in the second insulating layer 252, It is possible to form a thin film substrate. In addition, since the via hole process and the penetrating electrode can be omitted, the circuit pattern can be simplified. According to the embodiment, one layer can be omitted in contrast to the prior art in which the common wiring layer and the lead electrode layer are separately formed.

도 11 및 도 12를 참고하면, 제1 내지 제3구동배선(243, 244, 245)은 제1절연층(251)상에 배치되고 관통전극(243a, 243b, 244a, 245a, 245b)에 의해 제1 내지 제3픽셀전극(210, 220, 230)의 제2리드전극(212, 222, 232)과 전기적으로 연결될 수 있다. 11 and 12, the first to third driving wirings 243, 244 and 245 are arranged on the first insulating layer 251 and are electrically connected to the first insulating layer 251 by the penetrating electrodes 243a, 243b, 244a, 245a and 245b And may be electrically connected to the second lead electrodes 212, 222, 232 of the first to third pixel electrodes 210, 220, 230.

관통전극(243a, 243b, 244a, 245a, 245b)은 서브 절연층(253)을 관통하여 구동배선과 리드전극을 연결할 수 있다. 서브 절연층(253)은 제3절연층(254)과 동일한 층일 수도 있고 별개의 층일 수도 있다.The penetrating electrodes 243a, 243b, 244a, 245a, and 245b pass through the sub insulating layer 253 to connect the driving wiring and the lead electrodes. The sub-insulating layer 253 may be the same layer as the third insulating layer 254 or may be a separate layer.

예시적으로 제1구동배선(243)의 제1관통전극(243a)은 제1픽셀전극의 제2-1리드전극(212a)과 연결될 수 있고, 제1구동배선(243)의 제2관통전극(243b)은 제1픽셀전극의 제2-2리드전극(212b)과 연결될 수 있다.The first penetrating electrode 243a of the first driving wiring 243 may be connected to the second-1 lead electrode 212a of the first pixel electrode, and the second penetrating electrode 243a of the first driving wiring 243 may be connected to the second- And the second electrode 243b may be connected to the second -2 lead electrode 212b of the first pixel electrode.

공통배선과 제1 내지 제3구동배선(243, 244, 245)은 하나의 절연층 양면에 배치될 수도 있다. 즉, 공통배선은 절연층의 일면에 배치되고, 제1 내지 제3구동배선(243, 244, 245)은 절연층의 타면에 배치될 수 있다. 이 경우 박막의 어레이 기판(200)을 제작할 수 있다.The common wiring and the first to third driving wirings 243, 244, and 245 may be disposed on both sides of one insulating layer. That is, the common wiring may be disposed on one surface of the insulating layer, and the first to third driving wirings 243, 244, and 245 may be disposed on the other surface of the insulating layer. In this case, a thin film array substrate 200 can be manufactured.

도 13은 본 발명의 일 실시 예에 따른 어레이 기판의 제1변형예이고, 도 14는 본 발명의 일 실시 예에 따른 어레이 기판의 제2변형예이다.FIG. 13 is a first modification of the array substrate according to an embodiment of the present invention, and FIG. 14 is a second modification of the array substrate according to an embodiment of the present invention.

도 13을 참고하면, 제1리드전극(211, 221)의 중심과 공통배선(241)의 제2방향(Y방향) 중심은 제2방향(Y방향)으로 오프셋 배치되고, 제2리드전극(212a, 222a)은 공통배선(241)을 기준으로 일측 또는 타측 중 어느 하나의 위치에 배치될 수 있다. 제2방향은 공통배선(241)의 연장방향과 수직한 방향일 수 있다.13, the centers of the first lead electrodes 211 and 221 and the second direction (Y direction) of the common wiring 241 are offset in the second direction (Y direction), and the second lead electrodes 212a, and 222a may be disposed at either one side or the other side with respect to the common wiring 241. [ The second direction may be a direction perpendicular to the extending direction of the common wiring 241.

이러한 구성에 의하면, 제2리드전극(212a, 222a)과 공통배선(241)을 충분히 이격시킬 수 있다. 실시 예에 따르면, 제2리드전극(212a, 222a)과 공통배선(241)이 동일층에 형성되므로 너무 가까이 배치되면 전기적으로 간섭이 발생하는 문제가 있다. 제2리드전극(212a, 222a)과 공통배선(241)의 간격(d5)은 제1방향으로 약 100㎛ 내지 200㎛일 수 있다. 공통배선의 Y방향 폭은 100㎛ 내지 200㎛일 수 있다.With such a configuration, the second lead electrodes 212a and 222a and the common wiring 241 can be sufficiently separated from each other. According to the embodiment, since the second lead electrodes 212a and 222a and the common wiring 241 are formed on the same layer, there arises a problem that if they are disposed too close to each other, electrical interference occurs. The distance d5 between the second lead electrodes 212a and 222a and the common wiring 241 may be about 100 mu m to 200 mu m in the first direction. The width of the common wiring in the Y direction may be 100 mu m to 200 mu m.

전술한 바와 같이 제2리드전극(212a, 222a)은 공통배선(241)을 기준으로 일측 또는 타측에 배치될 수 있다. 따라서, 상기 간격(d5)을 유지하기 위해 공통배선(241)은 제1리드전극(211, 221)의 중심으로부터 오프셋 배치될 수 있다. As described above, the second lead electrodes 212a and 222a may be disposed on one side or the other side with respect to the common wiring 241. [ Therefore, the common wiring 241 may be offset from the center of the first lead electrodes 211 and 221 to maintain the interval d5.

예시적으로 제2리드전극(212a, 222a)이 공통배선(241)의 일측에 배치되면 공통배선(241)을 최대한 타측으로 오프셋 배치시킬 수 있다. 이때, 공통배선(241)의 최대 오프셋 위치는 제1리드전극(211)과의 중첩 영역이 50% 이상인 지점일 수 있다. 공통배선(241)과 제1리드전극(211)의 중첩 면적이 50%이하로 작아지면 저항이 커지는 문제가 있다.Illustratively, when the second lead electrodes 212a and 222a are disposed on one side of the common wiring 241, the common wiring 241 can be offset to the other side as much as possible. At this time, the maximum offset position of the common line 241 may be a point where the overlap area with the first lead electrode 211 is 50% or more. If the overlapping area of the common wiring 241 and the first lead electrode 211 is reduced to 50% or less, the resistance increases.

도 14를 참고하면, 제1 내지 제3픽셀전극(210, 220, 230)이 평행하게 배치될 수 있다. 따라서, 공통배선(241)과 제2리드전극(212a, 222a, 232a)의 간격을 더욱 이격시켜 디자인할 수 있다. 또한, 별도의 가지전극을 생략할 수 있다.Referring to FIG. 14, the first to third pixel electrodes 210, 220 and 230 may be arranged in parallel. Therefore, the gap between the common wiring 241 and the second lead electrodes 212a, 222a and 232a can be further separated. In addition, a separate branched electrode can be omitted.

도 15는 본 발명의 일 실시 예에 따른 어레이 기판의 제3변형예이고, 도 16은 본 발명의 일 실시 예에 따른 어레이 기판의 제4변형예이다.FIG. 15 is a third modification of the array substrate according to an embodiment of the present invention, and FIG. 16 is a fourth modification of the array substrate according to an embodiment of the present invention.

도 15를 참고하면, 제3픽셀전극(230)의 제2리드전극(232)은 가지전극(241a)를 기준으로 분리된 제3-1리드전극(232a) 및 제3-2리드전극(232b)을 포함할 수 있다. 따라서, 제3픽셀전극(230)도 제1가상선(A1) 및 제2가상선(A2)을 기준으로 대칭되는 형상을 가질 수도 있다. 15, the second lead electrode 232 of the third pixel electrode 230 is connected to the third-first lead electrode 232a and the third-second lead electrode 232b ). Accordingly, the third pixel electrode 230 may have a shape symmetrical with respect to the first imaginary line A1 and the second imaginary line A2.

실시 예에 따르면, 제1 내지 제3픽셀전극(210, 220, 230)이 모두 제1가상선(A1) 및 제2가상선(A2)을 기준으로 대칭되는 형상을 가질 수도 있다. 따라서, 발광소자의 위치를 고려하지 않아도 되므로 발광소자들의 배열 및 본딩 시간이 줄어들 수 있다.According to the embodiment, the first to third pixel electrodes 210, 220 and 230 may have a shape symmetrical with respect to the first virtual line A1 and the second virtual line A2. Therefore, since the position of the light emitting element is not considered, the arrangement and bonding time of the light emitting elements can be reduced.

도 16을 참고하면, 제1픽셀전극(210)의 제2리드전극(212)은 공통배선을 기준으로 분리되고, 제2픽셀전극(220)과 제3픽셀전극(230)의 제2리드전극(222, 232)은 제1, 제2가지전극(241a, 241b)을 기준으로 분리될 수 있다. 즉, 픽셀영역(P) 내에 제1 내지 제3픽셀전극(210, 220, 230) 배치는 특별히 제한되지 않는다.16, the second lead electrodes 212 of the first pixel electrode 210 are separated based on the common wiring, and the second lead electrodes 212 of the second pixel electrode 220 and the third lead electrode 212 of the third pixel electrode 230, The first and second branched electrodes 222 and 232 may be separated based on the first and second branched electrodes 241a and 241b. That is, the arrangement of the first to third pixel electrodes 210, 220 and 230 in the pixel region P is not particularly limited.

도 17은 본 발명의 일 실시 예에 따른 발광소자의 제1변형예이고, 도 18은 본 발명의 일 실시 예에 따른 어레이 기판의 제5변형예이고, 도 19는 본 발명의 일 실시 예에 따른 발광소자의 제2변형예이고, 도 20은 본 발명의 일 실시 예에 따른 어레이 기판의 제6변형예이다.FIG. 17 is a first modification of the light emitting device according to an embodiment of the present invention, FIG. 18 is a fifth modification of the array substrate according to an embodiment of the present invention, FIG. 19 is a cross- 20 is a sixth modification of the array substrate according to the embodiment of the present invention.

도 17 및 도 18을 참고하면, 제1 내지 제3픽셀전극(210, 220, 230)의 형상은 발광소자의 전극 형상에 의해 다양하게 변형될 수 있다.Referring to FIGS. 17 and 18, the shapes of the first to third pixel electrodes 210, 220 and 230 may be variously changed depending on the electrode shape of the light emitting device.

도 17을 참고하면, 발광소자의 제1전극패드(143a)는 중앙에 사각 형상으로 형성되고 제2전극패드(133a)는 제1전극패드(143a)를 둘러싸는 형상일 수 있다. Referring to FIG. 17, the first electrode pad 143a of the light emitting device may have a rectangular shape at the center, and the second electrode pad 133a may surround the first electrode pad 143a.

도 18을 참고하면, 제1 내지 제3픽셀전극(210A, 220A, 230A)은 사각 형상의 제1리드전극(211, 221, 231) 및 제1리드전극(211, 221, 231)을 둘러싸고 공통배선(241)을 기준으로 분리된 제2리드전극(212, 222, 232)을 포함할 수 있다. 도 18에 따른 픽셀전극은 도 13 내지 도 16과 같이 변형될 수도 있다.Referring to FIG. 18, the first to third pixel electrodes 210A, 220A and 230A surround the first lead electrodes 211, 221 and 231 and the first lead electrodes 211, 221 and 231, And second lead electrodes 212, 222 and 232 separated on the basis of the wiring 241. The pixel electrode according to Fig. 18 may be modified as shown in Figs. 13 to 16. Fig.

도 19를 참고하면, 발광소자의 제1전극패드(143b)는 중앙에 형성된 원 또는 다각 형상이고, 제2전극패드(133a)는 모서리에 형성된 분할전극(133b)일 수 있다. Referring to FIG. 19, the first electrode pad 143b of the light emitting device may have a circular or polygonal shape formed at the center, and the second electrode pad 133a may be a split electrode 133b formed at the corner.

도 20을 참고하면, 제1 내지 제3픽셀전극(210B, 220B, 230B)은 발광소자의 전극 구조에 따라 제1리드전극(211, 221, 231)은 원 또는 다각 형상이고, 제2리드전극(212, 222, 232)은 서브픽셀의 모서리에 복수 개로 분리될 수 있다.Referring to FIG. 20, the first to third pixel electrodes 210B, 220B and 230B have a first or a second lead electrode 211, 221 or 231 according to the electrode structure of the light emitting device, (212, 222, 232) may be separated into a plurality of portions at the corners of the subpixel.

도 21은 본 발명의 다른 실시 예에 따른 발광소자의 도면이고, 도 22는 본 발명의 다른 실시 예에 따른 발광소자의 전극 구조를 보여주는 도면이고, 도 23은 공통배선과 제1리드전극의 전기적 연결을 보여주는 단면도이고, 도 24는 구동배선과 제2리드전극의 전기적 연결을 보여주는 단면도이다.FIG. 21 is a view of a light emitting device according to another embodiment of the present invention, FIG. 22 is a view showing an electrode structure of a light emitting device according to another embodiment of the present invention, and FIG. And FIG. 24 is a cross-sectional view showing an electrical connection between the driving wiring and the second lead electrode.

도 21과 도 22를 참고하면, 발광소자는 1개의 제1전극패드(143)와 2개의 제2전극패드(133)를 포함할 수 있다. 발광소자는 직사각형 형상일 수 있다. 도 21의 발광소자의 각 구성은 도 4의 구성과 동일할 수 있다.Referring to FIGS. 21 and 22, the light emitting device may include one first electrode pad 143 and two second electrode pads 133. The light emitting element may have a rectangular shape. Each constitution of the light emitting element of Fig. 21 can be the same as that of Fig.

도 23를 참고하면, 어레이 기판은 제1 내지 제3발광소자(100A, 100B, 100C)의 제1전극패드와 대응되는 제1리드전극(212, 221, 231)과 2개의 제2리드전극(212, 222, 232)을 포함할 수 있다. 제1리드전극(212, 221, 231)은 공통배선(241)상에 배치될 수 있다.23, the array substrate includes first lead electrodes 212, 221, and 231 corresponding to the first electrode pads of the first through third light emitting devices 100A, 100B, and 100C, and two second lead electrodes 212, 222, 232, respectively. The first lead electrodes 212, 221, and 231 may be disposed on the common wiring 241.

도 24를 참고하면, 제1 내지 제3구동배선(243, 244, 245)은 관통전극(243a, 243b, 245a, 245b)을 이용하여 제2리드전극과 전기적으로 연결될 수 있다.24, the first to third drive wirings 243, 244, and 245 may be electrically connected to the second lead electrode using the penetrating electrodes 243a, 243b, 245a, and 245b.

20: 제1드라이버
30: 제2드라이버
40: 패널
50: 컨트롤러
100A: 제1발광소자
100B: 제2발광소자
100C: 제3발광소자
200: 어레이 기판
210: 제1픽셀전극
220: 제2픽셀전극
230: 제3픽셀전극20: First driver
30: second driver
40: Panel
50: Controller
100A: first light emitting element
100B: a second light emitting element
100C: Third light emitting element
200: array substrate
210: a first pixel electrode
220: second pixel electrode
230: third pixel electrode

Claims (20)

복수 개의 픽셀 영역을 정의하는 복수 개의 공통배선 및 구동배선; 및
상기 복수 개의 픽셀 영역에 배치되는 제1 내지 제3픽셀전극을 포함하고,
상기 제1 내지 제3픽셀전극은 서로 전기적으로 절연된 제1리드전극 및 제2리드전극을 포함하고,
상기 각각의 공통배선은 제1방향으로 배치된 복수 개의 제1 내지 제3픽셀전극의 제1리드전극들을 전기적으로 연결하고,
상기 제1방향은 상기 공통배선의 연장방향과 평행하고,
상기 제1 내지 제3픽셀전극의 제2리드전극들은 상기 공통배선에서 이격 배치된 어레이 기판.
A plurality of common wirings and drive wirings defining a plurality of pixel regions; And
And first to third pixel electrodes disposed in the plurality of pixel regions,
Wherein the first to third pixel electrodes include a first lead electrode and a second lead electrode that are electrically insulated from each other,
Wherein each of the common wirings electrically connects the first lead electrodes of the plurality of first to third pixel electrodes arranged in the first direction,
Wherein the first direction is parallel to the extending direction of the common wiring,
And the second lead electrodes of the first to third pixel electrodes are spaced apart from the common wiring.
제1항에 있어서,
상기 제1 내지 제3픽셀전극 중 적어도 하나는,
상기 공통배선에 수직하고 상기 제1리드전극의 중심을 통과하는 가상선을 기준으로 대칭인 어레이 기판.
The method according to claim 1,
Wherein at least one of the first, second,
Wherein the second substrate is symmetrical with respect to a virtual line perpendicular to the common wiring and passing through the center of the first lead electrode.
제2항에 있어서,
상기 제1픽셀전극은,
상기 공통배선과 수직하고 상기 제1리드전극의 중심을 통과하는 제1가상선 및
상기 공통배선과 수평하고 상기 제1리드전극의 중심을 통과하는 제2가상선을 기준으로 대칭인 어레이 기판.
3. The method of claim 2,
Wherein the first pixel electrode comprises:
A first imaginary line perpendicular to the common line and passing through the center of the first lead electrode,
And a second virtual line which is parallel to the common wiring and passes through the center of the first lead electrode.
제1항에 있어서,
상기 제1 내지 제3픽셀전극은,
중앙에 배치된 제1리드전극 및 상기 제1리드전극을 둘러싸는 제2리드전극을 포함하는 어레이 기판.
The method according to claim 1,
The first, second,
And a second lead electrode surrounding the first lead electrode and the first lead electrode disposed in the center.
제1항에 있어서,
상기 제1리드전극은 원 또는 다각 형상을 갖는 어레이 기판.
The method according to claim 1,
Wherein the first lead electrode has a circular or polygonal shape.
제1항에 있어서,
상기 제1 내지 제3픽셀전극의 제1리드전극은 상기 공통배선 상에 배치되는 어레이 기판.
The method according to claim 1,
And the first lead electrodes of the first to third pixel electrodes are disposed on the common wiring.
제6항에 있어서,
상기 제1리드전극의 중심과 상기 공통배선의 제2방향 중심은 상기 제2방향으로 이격되고, 상기 제2방향은 상기 제1방향과 수직한 방향인 어레이 기판.
The method according to claim 6,
The center of the first lead electrode and the center of the second direction of the common wiring are spaced apart in the second direction, and the second direction is perpendicular to the first direction.
제1항에 있어서,
상기 제2리드전극은 상기 공통배선을 기준으로 일측에 배치된 제2-1리드전극 및 타측에 배치된 제2-2리드전극을 포함하는 어레이 기판.
The method according to claim 1,
And the second lead electrode includes a second-one-lead electrode disposed on one side with respect to the common wiring and a second-twenty-second lead electrode disposed on the other side.
제1항에 있어서,
상기 제2리드전극은 상기 공통배선을 기준으로 일측 또는 타측에 배치되는 어레이 기판.
The method according to claim 1,
And the second lead electrode is disposed on one side or the other side with respect to the common wiring.
제1항에 있어서,
제1절연층;
상기 제1절연층상에 배치된 제1 내지 제3구동배선;
상기 제1 내지 제3구동배선을 덮는 제2절연층;
상기 제2절연층상에 배치된 상기 복수 개의 제1 내지 제3픽셀전극 및 공통배선; 및
상기 공통배선을 덮고 상기 복수 개의 제1 내지 제3픽셀전극을 노출시키는 제3절연층을 포함하는 어레이 기판.
The method according to claim 1,
A first insulating layer;
First to third driving wirings disposed on the first insulating layer;
A second insulating layer covering the first to third driving wirings;
The plurality of first to third pixel electrodes and the common wiring disposed on the second insulating layer; And
And a third insulating layer covering the common wiring and exposing the plurality of first to third pixel electrodes.
제10항에 있어서,
상기 제1구동배선은 상기 제1픽셀전극의 제2리드전극과 전기적으로 연결되고, 제2구동배선은 상기 제2픽셀전극의 제2리드전극과 전기적으로 연결되고, 제3구동배선은 상기 제3픽셀전극의 제2리드전극과 전기적으로 연결되는 어레이 기판.
11. The method of claim 10,
Wherein the first driving wiring is electrically connected to the second lead electrode of the first pixel electrode, the second driving wiring is electrically connected to the second lead electrode of the second pixel electrode, And electrically connected to the second lead electrode of the three-pixel electrode.
어레이 기판; 및
상기 어레이 기판에 배치되는 복수 개의 발광소자를 포함하고,
상기 어레이 기판은,
복수 개의 픽셀 영역을 정의하는 복수 개의 공통배선 및 구동배선; 및
상기 복수 개의 픽셀 영역에 배치되는 제1 내지 제3픽셀전극을 포함하고,
상기 제1 내지 제3픽셀전극은 서로 전기적으로 절연된 제1리드전극 및 제2리드전극을 포함하고,
상기 각각의 공통배선은 제1방향으로 배치된 복수 개의 제1 내지 제3픽셀전극의 제1리드전극들을 전기적으로 연결하고,
상기 제1 내지 제3픽셀전극의 제2리드전극들은 상기 공통배선에서 이격 배치된 패널.
An array substrate; And
And a plurality of light emitting elements arranged on the array substrate,
The array substrate includes:
A plurality of common wirings and drive wirings defining a plurality of pixel regions; And
And first to third pixel electrodes disposed in the plurality of pixel regions,
Wherein the first to third pixel electrodes include a first lead electrode and a second lead electrode that are electrically insulated from each other,
Wherein each of the common wirings electrically connects the first lead electrodes of the plurality of first to third pixel electrodes arranged in the first direction,
And the second lead electrodes of the first to third pixel electrodes are spaced apart from the common wiring.
제12항에 있어서,
상기 발광소자는,
제1도전형 반도체층, 활성층, 및 제2도전형 반도체층을 포함하는 발광구조물;
상기 발광 구조물을 지지하는 지지 부재;
상기 지지 부재를 관통하여 상기 제1리드전극과 전기적으로 연결되는 제1전극; 및
상기 지지 부재의 관통하여 상기 제2리드전극과 전기적으로 연결되는 제2전극을 포함하는 패널.
13. The method of claim 12,
The light-
A light emitting structure including a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer;
A supporting member for supporting the light emitting structure;
A first electrode penetrating through the support member and electrically connected to the first lead electrode; And
And a second electrode electrically connected to the second lead electrode through the support member.
제13항에 있어서,
상기 제1전극 또는 제2전극 중 적어도 어느 하나는 강자성 물질을 포함하는 패널.
14. The method of claim 13,
Wherein at least one of the first electrode and the second electrode comprises a ferromagnetic material.
제13항에 있어서,
상기 제1리드전극 또는 제2전극전극 중 적어도 어느 하나는 강자성 물질을 포함하는 패널.
14. The method of claim 13,
Wherein at least one of the first lead electrode and the second electrode electrode comprises a ferromagnetic material.
제13항에 있어서,
상기 발광소자는 서로 마주보는 제1면과 제2면, 및 서로 마주보는 제3면 및 제4면을 포함하는 바닥면을 포함하고,
상기 바닥면으로 노출된 제1전극 및 제2전극의 형상은 상기 바닥면의 중심을 통과하고 상기 제1면 또는 제3면 중 어느 하나의 면과 평행한 가상선을 기준으로 대칭인 패널.
14. The method of claim 13,
Wherein the light emitting element includes a first surface and a second surface facing each other, and a bottom surface including a third surface and a fourth surface facing each other,
Wherein the shape of the first electrode and the second electrode exposed to the bottom surface is symmetrical with respect to a virtual line passing through the center of the bottom surface and parallel to any one of the first surface and the third surface.
제16항에 있어서,
상기 바닥면으로 노출된 제1전극의 면적은 상기 제1리드전극의 면적보다 작은 패널.
17. The method of claim 16,
Wherein an area of the first electrode exposed to the bottom surface is smaller than an area of the first lead electrode.
제16항에 있어서,
상기 바닥면으로 노출된 제2전극의 면적은 상기 제2리드전극의 면적보다 큰 패널.
17. The method of claim 16,
Wherein an area of the second electrode exposed to the bottom surface is larger than an area of the second lead electrode.
제11항에 있어서,
상기 복수 개의 발광소자는
청색 파장대의 광을 발광하는 제1발광소자,
녹색 파장대의 광을 발광하는 제2발광소자,
적색 파장대의 광을 발광하는 제3발광소자를 포함하는 패널.
12. The method of claim 11,
The plurality of light emitting elements
A first light emitting element for emitting light of a blue wavelength band,
A second light emitting element for emitting light of a green wavelength band,
And a third light emitting element for emitting light of a red wavelength band.
제12항에 따른 패널;
상기 공통배선에 전기신호를 인가하는 제1드라이버;
상기 복수 개의 구동배선에 전기신호를 인가하는 제2드라이버; 및
상기 제1드라이버와 제2드라이버를 제어하는 컨트롤러를 포함하는 표시장치. A panel according to claim 12;
A first driver for applying an electric signal to the common wiring;
A second driver for applying an electric signal to the plurality of driving wirings; And
And a controller for controlling the first driver and the second driver.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112335054A (en) * 2018-06-26 2021-02-05 三星显示有限公司 Display device
WO2024080416A1 (en) * 2022-10-14 2024-04-18 엘지전자 주식회사 Semiconductor light emitting element and display device
WO2024090611A1 (en) * 2022-10-27 2024-05-02 엘지전자 주식회사 Semiconductor light-emitting element and display device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040025559A (en) * 2002-09-18 2004-03-24 세이코 엡슨 가부시키가이샤 Electrooptic apparatus, matrix substrate, and electronic instrument
KR20150097991A (en) * 2014-02-19 2015-08-27 엘지이노텍 주식회사 Light emitting device and fabricating method
KR20160018936A (en) * 2014-08-07 2016-02-18 엘지디스플레이 주식회사 Organic light emitting display panel

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040025559A (en) * 2002-09-18 2004-03-24 세이코 엡슨 가부시키가이샤 Electrooptic apparatus, matrix substrate, and electronic instrument
KR20150097991A (en) * 2014-02-19 2015-08-27 엘지이노텍 주식회사 Light emitting device and fabricating method
KR20160018936A (en) * 2014-08-07 2016-02-18 엘지디스플레이 주식회사 Organic light emitting display panel

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112335054A (en) * 2018-06-26 2021-02-05 三星显示有限公司 Display device
WO2024080416A1 (en) * 2022-10-14 2024-04-18 엘지전자 주식회사 Semiconductor light emitting element and display device
WO2024090611A1 (en) * 2022-10-27 2024-05-02 엘지전자 주식회사 Semiconductor light-emitting element and display device

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