KR20170108143A - 작은 간극 내의 상호접속 구조체의 국소화된 밀봉 - Google Patents

작은 간극 내의 상호접속 구조체의 국소화된 밀봉 Download PDF

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KR20170108143A
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    • H01L2224/13809—Indium [In] as principal constituent
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    • H01L2224/13811—Tin [Sn] as principal constituent
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    • H01L2224/13847—Copper [Cu] as principal constituent
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    • H01L2224/13855—Nickel [Ni] as principal constituent
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    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/81009—Pre-treatment of the bump connector or the bonding area
    • H01L2224/81048—Thermal treatments, e.g. annealing, controlled pre-heating or pre-cooling
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    • H01L2224/8112—Aligning
    • H01L2224/81143—Passive alignment, i.e. self alignment, e.g. using surface energy, chemical reactions, thermal equilibrium
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Abstract

장치는 일반적으로 마이크로전자 디바이스에 관한 것이다. 그러한 장치에서, 제1 기판이 제1 표면을 갖고, 제1 표면 상에 제1 상호접속부들이 위치되며, 제2 기판이 제1 표면으로부터 이격되는 제2 표면을 갖고, 제1 표면과 제2 표면 사이에 간극이 있다. 제2 상호접속부들이 제2 표면 상에 위치된다. 제1 상호접속부들의 하부 표면들과 제2 상호접속부들의 상부 표면들이 제1 기판과 제2 기판 사이의 전기 전도성을 위해 서로 결합된다. 전도성 칼라가 제1 및 제2 상호접속부들의 측벽들 주위에 있고, 유전체 층이 전도성 칼라 주위에 있다.

Description

작은 간극 내의 상호접속 구조체의 국소화된 밀봉
하기의 설명은 마이크로전자 디바이스(microelectronic device)에 관한 것이다. 보다 특정하게는, 하기의 설명은 패키지-온-패키지(package-on-package) 또는 다이-온-다이(die-on-die) 마이크로전자 디바이스를 위한 작은 간극(small gap) 내의 상호접속 구조체(interconnect structure)의 국소화된 밀봉에 관한 것이다.
마이크로전자 조립체는 일반적으로, 예를 들어 하나 이상의 패키징된 다이(packaged die)("칩(chip)") 또는 하나 이상의 다이와 같은 하나 이상의 IC를 포함한다. 그러한 IC들 중 하나 이상은, 예컨대 웨이퍼-레벨-패키징(wafer-level-packaging, "WLP") 내의 웨이퍼, 인쇄 보드(printed board, "PB"), 인쇄 배선 보드(printed wiring board, "PWB"), 인쇄 회로 보드(printed circuit board, "PCB"), 인쇄 배선 조립체(printed wiring assembly, "PWA"), 인쇄 회로 조립체(printed circuit assembly, "PCA"), 패키지 기판(package substrate), 인터포저(interposer), 또는 칩 캐리어(chip carrier)와 같은 회로 플랫폼(circuit platform) 상에 장착될 수 있다. 또한, 하나의 IC는 다른 IC 상에 장착될 수 있다. 인터포저는 IC일 수 있고, 인터포저는 수동형 또는 능동형 IC일 수 있으며, 여기서 후자는 예를 들어 트랜지스터(transistor)와 같은 하나 이상의 능동형 디바이스를 포함하고, 전자는 임의의 능동형 디바이스를 포함하지 않는다. 또한, 인터포저는 PWB와 유사하게, 즉 커패시터(capacitor), 저항기(resistor), 또는 능동형 디바이스와 같은 임의의 회로 요소 없이 형성될 수 있다. 또한, 인터포저는 적어도 하나의 기판 관통 비아(through-substrate-via)를 포함한다.
IC는, 예를 들어 회로 플랫폼과의 전기 상호접속을 형성하는 데 사용될 수 있는 경로, 트레이스(trace), 트랙(track), 비아, 접점, 접촉 패드(contact pad) 및 본드 패드(bond pad)와 같은 패드, 플러그(plug), 노드(node), 또는 단자와 같은 전도성 요소를 포함할 수 있다. 이들 배열은 IC의 기능성을 제공하는 데 사용되는 전기 접속을 용이하게 할 수 있다. IC는, 예를 들어 IC의 본드 패드 또는 핀(pin) 또는 포스트(post)의 노출된 단부 등에 회로 플랫폼의 트레이스 또는 단자를 접합하는 것과 같은 접합에 의해 그러한 회로 플랫폼에 결합될 수 있다. 또한, 재배선 층(redistribution layer, "RDL")이, 예를 들어 플립-칩(flip-chip) 구성, 다이 적층(die stacking), 또는 본드 패드의 더욱 편리한 또는 접근가능한 위치를 용이하게 하도록 IC의 일부일 수 있다.
다른 IC에 대한 또는 회로 플랫폼에 대한 IC의 통상적인 상호접속은 작은 간극 내의 상호접속 구조체를 언더필 층(underfill layer)으로 완전히 코팅하는 것에 관한 문제를 갖는다. 불완전한 보호 코팅이 그러한 상호접속 구조체의 노출된 표면의 부식과 관련될 수 있는 것과 같은 신뢰성 문제를 초래할 수 있다.
따라서, 작은 간극 내의 상호접속 구조체의 보호 코팅을 제공하는 것이 바람직하고 유용할 것이다.
장치는 일반적으로 마이크로전자 디바이스에 관한 것이다. 그러한 장치에서, 제1 기판이 제1 표면을 갖고, 제1 표면 상에 제1 상호접속부(interconnect)들이 위치되며, 제2 기판이 제1 표면으로부터 이격되는 제2 표면을 갖고, 제1 표면과 제2 표면 사이에 간극이 있다. 제2 상호접속부들이 제2 표면 상에 위치된다. 제1 상호접속부들의 하부 표면들과 제2 상호접속부들의 상부 표면들이 제1 기판과 제2 기판 사이의 전기 전도성을 위해 서로 결합된다. 전도성 칼라(conductive collar)가 제1 및 제2 상호접속부들의 측벽들 주위에 있고, 유전체 층(dielectric layer)이 전도성 칼라 주위에 있다.
방법은 일반적으로 마이크로전자 디바이스를 형성하는 것에 관한 것이다. 제1 전도성 입자들이 내부에 현탁되는 제1 자가-조립 매트릭스 재료(self-assembly matrix material)의 제1 층이 제1 상호접속부들의 제1 측벽들 및 하부 표면들 상에 적용된다. 제1 상호접속부들은 제1 기판의 제1 표면 상에 있다. 제2 전도성 입자들이 내부에 현탁되는 제2 자가-조립 매트릭스 재료의 제2 층이 제2 상호접속부들의 제2 측벽들 및 상부 표면들 상에 적용된다. 제2 상호접속부들은 제2 기판의 제2 표면 상에 있다. 제1 층의 일부분이 제1 상호접속부들의 하부 표면들을 일시적으로 노출시키기 위해 제거된다. 제2 층의 일부분이 제2 상호접속부들의 상부 표면들을 일시적으로 노출시키기 위해 제거된다. 전도성 칼라를 제1 및 제2 상호접속부들의 측벽들 주위에 그리고 유전체 층을 전도성 칼라 주위에 제공하기 위해, 제1 전도성 입자들이 제1 자가-조립 매트릭스 재료로부터 그리고 제2 전도성 입자들이 제2 자가-조립 매트릭스 재료로부터 상 분리(phase separating)된다. 제2 표면은 서로 확산 접합되는(diffusion bonded) 제1 상호접속부들과 제2 상호접속부들을 위해, 제2 표면과 제1 표면 사이에 대략 5 마이크로미터 이하의 간극을 갖고서, 제1 표면으로부터 이격된다.
다른 방법은 일반적으로 마이크로전자 디바이스를 형성하는 것에 관한 것이다. 그러한 방법에서, 제1 전도성 입자들이 내부에 현탁되는 제1 자가-조립 매트릭스 재료의 제1 층이 제1 상호접속부들의 제1 측벽들 및 하부 표면들 상에 적용된다. 제1 상호접속부들은 제1 기판의 제1 표면 상에 있다. 제2 전도성 입자들이 내부에 현탁되는 제2 자가-조립 매트릭스 재료의 제2 층이 제2 상호접속부들의 제2 측벽들 및 상부 표면들 상에 적용된다. 제2 상호접속부들은 제2 기판의 제2 표면 상에 있다. 하부 표면들 상의 제1 층과 상부 표면들 상의 제2 층이 서로 근접되거나 접촉된다. 전도성 칼라를 제1 및 제2 상호접속부들의 측벽들 주위에, 접합 층을 제1 상호접속부들의 하부 표면들과 제2 상호접속부들의 상부 표면들 사이에, 그리고 유전체 층을 전도성 칼라 주위에 제공하기 위해, 제1 전도성 입자들이 제1 자가-조립 매트릭스 재료로부터 그리고 제2 전도성 입자들이 제2 자가-조립 매트릭스 재료로부터 상 분리된다. 제2 표면은 서로 금속간 접합되는(intermetallic bonded) 제1 상호접속부들과 제2 상호접속부들을 위해, 제2 표면과 제1 표면 사이에 대략 5 마이크로미터 이하의 간극을 갖고서, 제1 표면으로부터 이격된다.
다른 특징이 하기의 상세한 설명 및 청구범위를 고려함으로써 인식될 것이다.
첨부 도면(들)은 예시적인 장치(들) 또는 방법(들)의 하나 이상의 태양에 따른 예시적인 실시예(들)를 도시한다. 그러나, 첨부 도면은 청구범위의 범주를 제한하도록 취해져야 하는 것이 아니라, 오직 설명 및 이해를 위한 것이다.
도 1은 예시적인 통상의 마이크로전자 디바이스를 도시하는 측면도의 블록 다이어그램.
도 2 내지 도 5는 예시적인 마이크로전자 디바이스를 도시하는 측단면도의 각각의 블록 다이어그램.
도 6-1 및 도 6-2는 도 2 내지 도 5의 마이크로전자 디바이스의 형성을 위한 예시적인 공정 흐름을 도시하는 하이브리드-흐름 블록 다이어그램(hybrid flow-block diagram).
도 6-3은, 도 6-1과 조합하여, 도 2 내지 도 5의 마이크로전자 디바이스의 형성을 위한 다른 예시적인 공정 흐름을 도시하는 하이브리드-흐름 블록 다이어그램.
도 7은 도 6-2 또는 도 6-3의 전도성 구조체의 A1-A2를 따른 단면도.
도 8-1 및 도 8-2는 도 2 내지 도 5의 마이크로전자 디바이스의 형성을 위한 또 다른 예시적인 공정 흐름을 도시하는 하이브리드-흐름 블록 다이어그램.
하기의 설명에서, 다수의 구체적인 상세 사항이 본 명세서에 기술된 구체적인 예의 보다 완전한 설명을 제공하기 위해 기재된다. 그러나, 하나 이상의 다른 예 또는 이들 예의 변형이 아래에 주어지는 모든 구체적인 상세 사항 없이 실시될 수 있는 것이 당업자에게 명백할 것이다. 다른 경우에, 잘 알려진 특징은 본 명세서의 예의 설명을 불명료하지 않게 하기 위해 상세히 기술되지는 않았다. 예시의 용이함을 위해, 동일한 도면 부호가 상이한 다이어그램에서 동일한 항목을 지칭하기 위해 사용되지만; 대안적인 예에서 항목은 상이할 수 있다.
도 1은 예시적인 통상의 마이크로전자 디바이스(10)를 도시하는 측면도의 블록 다이어그램이다. 마이크로전자 디바이스(10)는 제1 기판(20) 및 제2 기판(30)을 포함한다. 기판(20)은 후면 또는 전면 표면("상부 표면")(21)을 가질 수 있고, 기판(30)은 후면 또는 전면 표면("하부 표면")(31)을 가질 수 있다.
표면(21, 31)에 관한 그러한 상부 및 하부 명칭은 예시적으로 도시된 배향에 대한 것이다. 이러한 맥락에서, 본 명세서에 사용되는 바와 같은 그러한 상부 및 하부 명칭은 예시적으로 도시된 배향을 지칭함에 있어서 명확성을 위한 것이지만; 하기의 설명으로부터 명백할 바와 같이, 반대, 측면 또는 다른 배향이 사용될 수 있다.
표면(21, 31)은 서로 대면하여 그러한 표면들 사이에 간극(11)을 한정할 수 있다. 이러한 간극(11)은 작은데, 즉 간극(11)은 통상적으로 높이가 대략 5 마이크로미터 이하일 수 있다.
상호접속부(50)가 상부 표면(21) 상에 위치될 수 있고, 상호접속부(40)가 하부 표면(31) 상에 위치될 수 있다. 표면 "상에" 상호접속부를 갖는 것은 그러한 표면과의 직접적인 접촉 및/또는 간접적인 접촉 둘 모두를 포함하는 것을 의미하며, 여기서 후자는 상호접속부와 관련 표면 사이에 하나 이상의 개재 층을 포함할 수 있다.
기판(20, 30)은, 예컨대 웨이퍼-레벨-패키징("WLP") 내의 각각의 반도체 웨이퍼(semiconductor wafer), 집적 회로 다이(integrated circuit die), 인터포저 다이("인터포저"), 인쇄 보드("PB"), 인쇄 배선 보드("PWB"), 인쇄 회로 보드("PCB"), 인쇄 배선 조립체("PWA")/인쇄 회로 조립체("PCA"), 패키지 기판, 칩 캐리어, 및/또는 다른 형태의 기판을 포함할 수 있는 각각의 회로 플랫폼일 수 있다. 그러나, 일반적으로 기판(20, 30)은 다이-온-다이 또는 패키지-온-패키지 마이크로전자 디바이스(10)를 형성하기 위해 사용된다.
역시, 표면(21, 31)은 그러한 표면들 사이에 대략 5 마이크로미터 이하의 간극(11)을 갖고서 서로 이격될 수 있다. 일부 경우에, 그러한 간극(11)은 대략 2 마이크로미터 이하일 수 있다. 다른 경우에, 그러한 간극(11)은 대략 5 내지 20 마이크로미터일 수 있다.
통상적으로, 상호접속부(50)의 "하부" 표면(51)과 상호접속부(40)의 "상부" 표면(41)은 기판들(20, 30) 사이의 전기 전도성을 위해 직접적으로 또는 간접적으로 결합되는 것을 포함하여 서로 결합된다. 제한이 아닌 명확성의 목적을 위해, 명칭 상부 및 하부는 마이크로전자 디바이스(10)에 관한 전체 배향이 아닌 관련 상호접속부의 표면에 관한 것이다.
상부 표면(41)의 표면적이 선택적으로 대응하는 하부 표면(51)의 표면적보다 클 수 있다. 또한, 선택적으로, 하부 표면(51)의 표면적이 상부 표면(41)의 대응하는 표면적에 대해 대체로 중심에 놓일 수 있다. 이러한 맥락에서, 설계 공차 및/또는 공정 변동으로 인해, 그러한 표면적은 서로에 대해 중심에 놓이지 않을 수 있고, 대략 10 마이크로미터 이하만큼 서로 오프셋(offset)될 수 있다. 일 구현예에서, 선택적으로 상부 표면(41)의 주연부 부분(43)이 하부 표면(51)과 접촉하지 않을 수 있지만, 하부 표면(51)은 그러한 주연부 부분(43) 위에, 하지만 그것을 넘지 않고서 있을 수 있다. 상호접속부(50)의 직경 또는 폭이 상호접속부(40)의 직경 또는 폭보다 작은 것으로 예시적으로 도시되지만, 다른 구현예에서, 그러한 직경 또는 폭이 동일할 수 있거나, 상호접속부(50)의 직경 또는 폭이 상호접속부(40)의 직경 또는 폭보다 클 수 있다.
상호접속부(40, 50)는 예를 들어 하나 이상의 금속 도체와 같은 하나 이상의 전기 전도성 재료를 포함할 수 있다. 이러한 재료들 중 하나 이상이 환경 조건으로 인해 부식, 산화, 및/또는 그러한 전기 전도성 및/또는 신뢰성의 다른 형태의 열화를 겪을 수 있다. 상호접속부(40, 50)는 볼 제한 패드(ball limiting pad)(즉, 얕은 접시-유사 구조체), 전도성 기판 패드, 융기형 패드(raised pad), 리세스형 패드(recessed pad), 및/또는 이들의 조합을 포함하는 다양한 범프 하부 금속화(under bump metallization, "UBM") 구조체들 중 임의의 것일 수 있다. 구리, 알루미늄, 금, 은, 인듐, 갈륨, 니켈, 텅스텐, 이들 각각의 합금, 이들의 조합, 및/또는 다른 UBM 구조체와 같은 다양한 유형의 상호접속부가 상호접속부(40, 50)에 사용될 수 있다. 제한이 아닌 예로서 명확성의 목적을 위해, 상호접속부(40, 50)가 기판-대-기판 전도성 구조체(60)를 형성하도록 구리-대-구리 접합을 위한 각각의 구리 UBM 구조체인 것으로 가정될 것이다.
이들 구리-대-구리 직접 접합 전도성 구조체(60)는 예를 들어 대략 1.8 마이크로미터 높이의 간극(11)과 같은 짧은 범프 높이의 간극(11)을 생성할 수 있다. 그러나, 간극(11)은 상호접속부(40, 50)를 충분히 부동태화(passivating) 및/또는 봉지(encapsulating)하기 위한 언더필 층(70)의 주입을 방해할 정도로 좁을 수 있다.
이러한 맥락에서, 언더필 층(70)은 일부 경우에 구리-대-구리 접합부를 기밀 밀봉(hermetically sealing)하기 위한 충분한 공동 시일 링(cavity seal ring)을 제공하지 못할 수 있으며, 이는 마이크로전자 디바이스(10)의 신뢰성을 감소시킬 수 있다. 예를 들어, 상호접속부(40)의 측벽(42)의 일부 및/또는 상호접속부(50)의 측벽(52)의 일부가 언더필 층을 주입한 후에 환경 부식제(corroder)에 노출될 수 있다. 또한, 표면들(41, 51)의 서로에 대한 비-중첩 부분이 언더필 층(70)을 주입한 후에 환경 부식제에 노출될 수 있다. 그러나, 주입된 언더필 층(70)이 상호접속부(40, 50)로 형성되는 전도성 구조체(60) 주위의 공동 하우징을 기밀 밀봉하는 경우에도, 그러한 시일 링이 그러한 공동 내부에 습기, 공기, 및/또는 다른 부식제를 포집시킬 수 있으며, 이는 신뢰성 문제를 야기할 수 있다.
도 2 내지 도 5는 예시적인 마이크로전자 디바이스(100)를 도시하는 측단면도의 각각의 블록 다이어그램이다. 도 2 내지 도 5의 각각의 마이크로전자 디바이스(100)에서, 전도성 구조체(160)의 상호접속부(40, 50)의 측벽들(42, 52) 각각의 주위에 칼라(102)가 있고, 전도성 구조체(160)의 칼라(102) 주위에 수지 층(101)과 같은 유전체 층(101)이 있다. 전도성 구조체(160)는 서로, 즉 간극(11)의 폭보다 크거나 그와 동일하거나 그보다 작을 수 있는 피치(pitch)(161)를 갖고서, 이격될 수 있다. 도 1의 마이크로전자 디바이스(10)와 마이크로전자 디바이스(100) 간에 일부 동일한 요소가 있기 때문에, 제한이 아닌 명확성의 목적을 위해 그러한 동일한 요소의 설명이 일반적으로 반복되지 않는다.
도 2를 참조하면, 칼라(102)는 상호접속부(40, 50)에 접착될 수 있다. 보다 특정하게는, 칼라(102)는 상호접속부(40, 50)의 측벽 또는 측벽 표면(42, 52)에, 그리고 주연부 부분(43)에 접착될 수 있다. 선택적으로, 칼라(102)는 전도성 구조체(160)와 관련된 표면(21, 31)을 따른 다른 전도성 표면 구성요소(제한이 아닌 명확성의 목적을 위해 도시되지 않음)에 접착될 수 있다.
수지 층(101)은, 그의 수지 층(101)이 쌍을 이루는 각각의 칼라(102)의 외측 측벽 표면(106)에 접착될 수 있다. 수지 층(101)은 선택적으로 표면(21, 31)을 따른 표면 구성요소(제한이 아닌 명확성의 목적을 위해 도시되지 않음)에 그리고/또는 전도성 구조체(160)와 관련된 표면(21, 31)에 접착될 수 있다. 수지 층(101)의 접착은 대응하는 칼라(102)를 기밀 밀봉하기 위한 것, 및 표면들(21, 31) 사이의 전도성 구조체(160)의 상호접속부(40, 50)의 기밀 밀봉을 제공하기 위한 것일 수 있다.
따라서, 통상적인 밀봉된 공동에 언더필 층(70)을 제공하기보다는, 비록 그러한 통상적인 밀봉된 공동이 선택적으로 추가될 수 있지만, 전도성 구조체들(160) 각각이 대응하는 칼라(102)와 직접 접촉하는 대응하는 수지 층(101)으로 기밀 밀봉될 수 있다. 따라서, 통상적인 밀봉된 공동에서와 같은 습기, 공기, 및/또는 다른 부식제의 포집이 회피될 수 있다.
통상적인 밀봉된 공동이 선택적으로 마이크로전자 디바이스(100)와 함께 사용되는 경우에도, 전도성 구조체들(160) 각각이 대응하는 수지 층(101)에 의해 제공되는 개별 기밀 시일(hermetic seal)을 가질 수 있다. 따라서, 마이크로전자 디바이스(100)의 전도성 구조체(160)의 전체 기밀성(hermeticity)이 증가될 수 있다. 이는 부식의 가능성을 감소시킬 수 있고, 신뢰성을 증가시킬 수 있다.
칼라(102)는 저온 금속간 화합물(intermetallic compound, "IMC")을 포함할 수 있다. 사용될 수 있는 저온 IMC의 예는 특히 Cu-Sn, Pb-Sn, 및 Cu-Al-Ni를 포함한다. "저온" IMC는 일반적으로, 대체로 대략 섭씨 260도 이하에서와 같은, 솔더 조인트(solder joint)의 제공과 관련된 온도에서 유동하거나 리플로우(reflow)하는 IMC를 의미한다. 따라서, IMC의 액상선(liquidus) 온도보다 대체로 최대 대략 섭씨 40도 높은 온도가 그러한 리플로우에 사용될 수 있다.
칼라(102)는, 칼라(102)의 그러한 IMC가 그러한 상호접속부의 측벽(42, 52) 상에 형성될 수 있고 선택적으로 상호접속부(50)의 상부 표면(51)의 외측 주연부 부분(43) 상에 있을 수 있기 때문에, 상호접속부(40, 50)의 관련 쌍 사이의 전기 전도성을 유지하는 것을 용이하게 할 수 있다. 외측 주연부 부분(43)은 교차하는 측벽(52) 주위로 완전히 연장될 수 있으며, 따라서 칼라(102)가 상호접속부(50)의 상부 표면(51)의 외측 주연부 부분(43) 주위로 추가로 연장될 수 있다.
도 2 및 도 3의 마이크로전자 디바이스(100)는, 도 3의 마이크로전자 디바이스(100)에서 확산 접합 층(diffusion bonding layer)(103)이 전도성 구조체(160)를 위한 상호접속부들(40, 50) 사이에 형성될 수 있는 것을 제외하고는 동일할 수 있다. 상호접속부(50)의 하부 표면(51)과 상호접속부(40)의 상부 표면(41)은 확산 접합 층(103)과의 전기 전도성을 위해 서로 결합될 수 있다. 이러한 구현예에서, 상호접속부(40, 50)는 대체로 일체형 구조체로 보일 수 있다.
도 3 및 도 4의 마이크로전자 디바이스(100)는, 도 4의 마이크로전자 디바이스(100)에서 확산 장벽 층(diffusion barrier layer)(116)이 형성될 수 있는 것을 제외하고는 동일할 수 있다.
도 4를 참조하면, 칼라(102)는, 칼라(102)의 금속 또는 금속성 화합물이 그러한 상호접속부의 측벽(42, 52) 주위로 유동/리플로우하고 그에 접착될 수 있으며 선택적으로 상호접속부(50)의 상부 표면(51)의 외측 주연부 부분(43) 상에 있을 수 있기 때문에, 상호접속부(40, 50)의 관련 쌍 사이의 전기 전도성을 유지하는 것을 용이하게 할 수 있다. 그러나, 그러한 금속은 상호접속부들(40, 50) 중 어느 하나 또는 둘 모두의 재료 또는 조성에 대해 확산기(diffusor)일 수 있으며, 이러한 확산은 전도성 구조체(160)의 저항률(resistivity)을 변화시킬 수 있다.
상호접속부들(40, 50) 중 어느 하나 또는 둘 모두 내로의 칼라(102)의 금속의 그러한 확산을 완화시키기 위해, 확산 장벽 층(116)이 전도성 구조체(160)의 측벽(42, 52)을 따라, 그리고 주연부 표면(43) 상에 형성될 수 있다. 일반적으로, 확산 장벽 층(116)은 확산을 완화시키기 위해 상호접속부(40, 50)와 칼라(102) 사이에 있을 수 있다. 예를 들어, 칼라(102)는 주로 Sn일 수 있고, 주로 Ni의 확산 장벽 층(116)이 형성될 수 있다. 다른 구현예에서, 이러한 또는 다른 금속이 주로 칼라(102)에 사용될 수 있고, 이러한 또는 또 다른 재료가 주로 확산 장벽 층(116)에 사용될 수 있다. "주로"는 일반적으로 50% 이상을 의미한다.
도 3 및 도 5의 마이크로전자 디바이스(100)는, 도 5의 마이크로전자 디바이스(100)에서 도 3의 확산 접합 층(103)이 금속간 화합물 층(104)으로 대체된 것을 제외하고는 동일할 수 있다.
도 5를 참조하면, 칼라(102)는, 칼라(102)의 금속 또는 금속성 화합물이 그러한 상호접속부의 측벽(42, 52) 주위로 유동/리플로우하고 그에 접착될 수 있으며 선택적으로 상호접속부(50)의 상부 표면(51)의 외측 주연부 부분(43) 상에 있을 수 있기 때문에, 상호접속부(40, 50)의 관련 쌍 사이의 전기 전도성을 유지하는 것을 용이하게 할 수 있다. 또한, 칼라(102)의 형성 중에, 대응하는 금속간 화합물 층(104)의 형성이 이루어질 수 있다.
금속간 화합물 층(104)은 상호접속부(40, 50)의 하부 표면(51)과 상부 표면(41) 사이에 형성될 수 있다. 금속간 화합물 층(104)은 칼라(102)와 동일한 재료로 형성될 수 있다. 이러한 맥락에서, 금속간 화합물 층(104)과 대응하는 칼라(102)는 일체형 구조체일 수 있다. 금속간 화합물 층(104)은 기판들(20, 30) 사이의 전기 전도성을 위해 상호접속부(40, 50)의 하부 표면(51)과 대향하는 상부 표면(41)을 서로 결합시킬 수 있다.
도 6-1 및 도 6-2는 도 2 내지 도 5의 마이크로전자 디바이스(100)의 형성을 위한 예시적인 공정 흐름(140)을 도시하는 하이브리드-흐름 블록 다이어그램이다. 도 1 내지 도 6-2를 동시에 참조하여, 공정 흐름(140)이 추가로 기술된다. 공정 흐름(140)은 기판(20)을 포함하는 공정중 웨이퍼(in-process wafer)(120) 및 기판(30)을 포함하는 공정중 웨이퍼(130)를 사용하는 웨이퍼-레벨-패키징("WLP")을 위한 것일 수 있다.
이들 웨이퍼(120, 130)는 본 명세서에 기술된 바와 같이 서로 결합되어 패키지-온-패키지(package-on-package, "POP") 마이크로전자 디바이스(100)를 제공할 수 있다. 그러한 POP 마이크로전자 디바이스(100)의 패키지들 사이에, 본 명세서에 기술된 바와 같이, 그러한 공정중 웨이퍼(120, 130)의 기판(20, 30) 상의 이미 형성된 상호접속부들(50, 40) 각각을 사용하여, 기밀 밀봉된 상호접속 전도성 구조체(160)가 형성될 수 있다.
도면 부호 141에서, 제1 전도성 입자(122)가 내부에 현탁되는 제1 자가-조립 매트릭스 재료(125)의 제1 층(121)이 제1 상호접속부(50)의 제1 측벽(52) 및 "하부" 표면(51) 상에 적용될 수 있다. 도면 부호 142에서, 제2 전도성 입자(132)가 내부에 현탁되는 제2 자가-조립 매트릭스 재료(135)의 제2 층(131)이 제2 상호접속부(40)의 제2 측벽(42) 및 상부 표면(41) 상에 적용될 수 있다.
자가-조립 매트릭스 재료(125, 135)는 동일하거나 상이할 수 있는데, 예컨대 그러한 재료의 동일하거나 상이한 화학 조성물일 수 있다. 자가-조립 매트릭스 재료(125, 135)의 예는 솔더 조인트 봉지재 접착제, 예컨대 SMT256 또는 SMT266, 또는 다른 적합한 재료를 포함한다.
전도성 입자(122, 132)는 동일하거나 상이한 유형의 전도성 입자의 동일하거나 상이한 혼합물일 수 있다. 그러한 전도성 입자(122 및/또는 132)는 자가-조립을 위해 나노입자를 포함할 수 있다. 예를 들어, Sn 입자와 Cu, Ni, 및/또는 In 나노입자 또는 합금의 조합이 사용될 수 있다. 일반적으로, In 입자가 IMC의 일부로서 저온에서 강한 접합을 형성하기 위해 사용될 수 있고, 그러한 생성되는 IMC는 고융점을 가질 수 있다. 제한이 아닌 예로서 명확성의 목적을 위해, 다른 구현예에서 PbSn을 포함하는 다른 유형의 IMC가 형성될 수 있지만, CuSn, 특히 Cu3Sn IMC가 형성되는 것으로 가정될 것이다.
도면 부호 143에서, 제1 상호접속부(50)의 하부 표면(51)을 일시적으로 노출시키기 위해 제1 층(121)의 상부 부분이 제거될 수 있다. 도면 부호 144에서, 제2 상호접속부(40)의 상부 표면(41)을 일시적으로 노출시키기 위해 제2 층(131)의 상부 부분이 제거될 수 있다. 도면 부호 143 및 도면 부호 144에서의 그러한 상부 부분의 제거는 공정중 웨이퍼(120, 130)의 각각의 평탄화(planarizing) 작업(133)에 의해 수행될 수 있다. 이러한 구현예에서, 이러한 평탄화 또는 폴리싱(polishing)은 자가-조립 매트릭스 재료(125, 135)를 상호접속부(40, 50)의 측벽(42, 52)에 국한시킬 수 있으며, 이는 제한이 아닌 명확성의 목적을 위해 Cu 범프로 가정된다. 그러나, 다른 형태의 상호접속 구조체 및/또는 다른 재료가 상호접속부(40, 50)에 사용될 수 있다.
다른 구현예에서, 외측 층(121, 131)이 재료의 무전해 또는 전해 침착 층으로 구성될 수 있다. 일례에서, 상호접속부(40, 50)와 같은 구리 포스트가 니켈 또는 니켈 합금의 층으로 코팅될 수 있고, 그러한 니켈 또는 니켈 합금이 주석 또는 인듐 또는 이들의 합금으로 코팅될 수 있다. 상호접속부(40, 50)의 상부에 있는 원하지 않는 재료가 조립 전에 예를 들어 평탄화 또는 다른 폴리싱 기법에 의해 제거될 수 있다.
도면 부호 145에서, 기판(20)과 기판(30) 사이의 전기 전도성을 위해 제1 상호접속부(50)의 하부 표면(51)과 제2 상호접속부(40)의 상부 표면(41)이 선택적으로 서로 확산 접합될 수 있다. 이러한 확산 접합은 표면(41, 51)의 대응하는 표면적들 사이에 선택적인 확산 접합 층(103)을 형성할 수 있다. 이러한 예에서 Cu-대-Cu를 위한 것과 같은 그러한 확산 접합은 저온에서, 즉 Sn의 리플로우 온도보다 낮은 온도에서 수행될 수 있고, 이러한 확산 접합은 도면 부호 146에서의 상 분리 전에 이루어질 수 있다.
도면 부호 146에서, 제1 전도성 입자(122)가 제1 자가-조립 매트릭스 재료(125)로부터 상 분리될 수 있고, 제2 전도성 입자(132)가 제2 자가-조립 매트릭스 재료(135)로부터 상 분리될 수 있다. 자가-조립 매트릭스 재료(125, 135)의 이러한 상 분리는 칼라(102) 및 수지 층(101)을 생성할 수 있다. 이러한 맥락에서, 칼라(102)가 제1 및 제2 상호접속부(40, 50)의 측벽(42, 52) 주위로 외부에 형성될 수 있고, 수지 층(101)이 칼라(102) 주위로 외부에 형성될 수 있다.
도면 부호 146에서의 상 분리는 도면 부호 147에서의 가열 작업, 및 그러한 자가-조립 매트릭스 재료(125, 135)의 가열에 기인하는 도면 부호 148 및 도면 부호 149에서의 자가-조립 또는 자가-정렬(self-alignment) 작업을 포함할 수 있다. 제1 자가-조립 매트릭스 재료(125) 및 제2 자가-조립 매트릭스 재료(135)의 도면 부호 147에서의 가열은 IMC, 예컨대 이러한 예에서 Cu3Sn을 가진 칼라(102)를 형성할 수 있고, 여기서 칼라(102)는 그러한 IMC 내에 제1 자가-조립 매트릭스 재료(125)로부터의 제1 전도성 입자(122) 및 제2 자가-조립 매트릭스 재료(135)로부터의 제2 전도성 입자(132)를 포함한다. 도면 부호 148에서, 칼라(102)의 그러한 IMC가 상호접속부(40, 50)의 측벽(42, 52)에, 그리고 상부 표면(41)의 주연부 부분(43)에 접착될 수 있다. 일반적으로, Cu-Sn IMC의 얇고 안정한 층이 그러한 측벽(42, 52) 상에 형성되어 칼라(102)를 제공할 수 있다. 또한, 칼라(102)는 상호접속부들(40, 50) 사이의 그러한 IMC의 형성물(formation)을 포함할 수 있다. 이러한 맥락에서, 확산 접합 층(103)의 구리의 일부분이 그러한 IMC의 형성 시에 소모될 수 있다. 또한, 주연부 부분(43)과 관련된 구리의 일부분이 그러한 IMC의 형성 시에 소모될 수 있다. 일 구현예에서, 모든 Sn이 Cu3Sn IMC 칼라(102)의 그러한 형성 시에 소모될 수 있다. 그러나, 일반적으로 Cu3Sn IMC가 측벽(42, 52)에 접착되는 그리고 그로부터 멀어지게 외향으로, 예컨대 반경방향으로 연장되는 칼라(102)를 위해 형성될 수 있다.
칼라(102)의 형성은 도면 부호 149에서의 자가-정렬 또는 자가-조립 상 분리 또는 격리(segregation)를 촉진시킬 수 있다. 도면 부호 149에서, 전도성 입자를 현탁시키기 위해 사용되는 제1 자가-조립 매트릭스 재료(125)의 중합체 및 제2 자가-조립 매트릭스 재료(135)의 중합체가 예컨대 IMC 칼라(102)의 형성에 의해 칼라(102)로부터 격리될 수 있다. 효과적으로는, 칼라(102)가 측벽(42, 52)에 접착되고 IMC로서 형성됨에 따라, 자가-조립 매트릭스 재료(125, 135)의 중합체가 칼라(102)로부터 멀어지게 외향으로 밀린다. 이들 중합체는 3D 중합체 네트워크(polymer network)를 형성하도록 조합되어 칼라(102) 주위로 외부에 수지 층(101)을 제공할 수 있다.
수지 층(101)은 전도성 구조체(160)를 기밀 밀봉하기 위해, 칼라(102)에 접착되는 것에 더하여, 기판(20, 30)의 표면에 추가로 접착될 수 있다. 따라서, 기판(20, 30)의 표면이 전도성 구조체(160)로 인해 그들 사이에 대략 5 마이크로미터 미만의 간극을 갖고서 서로 이격될 수 있기 때문에, 언더필 층을 적용할 필요 없이 수지 층(101)이 전도성 구조체(160)를 위한 기밀 시일을 제공할 수 있다.
도 6-3은, 도 6-1과 조합하여, 도 2 내지 도 5의 마이크로전자 디바이스(100)의 형성을 위한 다른 예시적인 공정 흐름(140)을 도시하는 하이브리드-흐름 블록 다이어그램이다. 도 1 내지 도 6-3을 동시에 참조하여, 그러한 다른 공정 흐름(140)이 추가로 기술된다. 역시, 공정 흐름(140)은 기판(20)을 포함하는 공정중 웨이퍼(120) 및 기판(30)을 포함하는 공정중 웨이퍼(130)를 사용하는 WLP를 위한 것일 수 있다.
도 6-1 및 도 6-3에 대한 공정 흐름(140)의 설명의 많은 부분이 도 6-1 및 도 6-2의 공정 흐름(140)에 대해 동일하기 때문에, 제한이 아닌 명확성의 목적을 위해 일반적으로 단지 차이만이 아래에 기술된다. 이러한 맥락에서, 작업(141 내지 145)은 전술된 바와 같으며, 따라서 이의 설명이 반복되지 않는다. 그러나, 도 6-3의 공정 흐름(140)에서, 도면 부호 156에서의 상 분리는 장벽 층(116)의 형성을 포함한다. 그러한 장벽 층(116)은 칼라(102)의 하나 이상의 재료에 대한 확산 장벽 층(116)일 수 있다.
도면 부호 156에서, 제1 전도성 입자(122)가 제1 자가-조립 매트릭스 재료(125)로부터 상 분리될 수 있고, 제2 전도성 입자(132)가 제2 자가-조립 매트릭스 재료(135)로부터 상 분리될 수 있다. 자가-조립 매트릭스 재료(125, 135)의 이러한 상 분리는 장벽 층(116), 칼라(102) 및 수지 층(101)의 형성을 유발할 수 있다. 이러한 맥락에서, 장벽 층(116)이 제1 및 제2 상호접속부(40, 50)의 측벽(42, 52) 주위로 외부에 형성될 수 있다. 칼라(102)가 장벽 층(116) 주위로 외부에 형성될 수 있고, 수지 층(101)이 칼라(102) 주위로 외부에 형성될 수 있다.
도면 부호 156에서의 상 분리는 도면 부호 157에서의 가열 작업, 및 그러한 자가-조립 매트릭스 재료(125, 135)의 가열에 기인하는 도면 부호 158-1, 도면 부호 158-2 및 도면 부호 159에서의 자가-조립 또는 자가-정렬 작업을 포함할 수 있다. 제1 자가-조립 매트릭스 재료(125) 및 제2 자가-조립 매트릭스 재료(135)의 도면 부호 157에서의 가열은 장벽 층(116) 및 칼라(102)를 형성할 수 있다. 이러한 예에서, 장벽 층(116)은 Ni 장벽 층일 수 있지만; 다른 구현예에서, 예를 들어 구리 합금, 니켈 합금, 코발트 및 코발트 합금, Ti, Ta, Pd, TiN, TaN, 텅스텐 및 텅스텐 합금을 포함하는 다른 재료가 장벽 층(116)에 사용될 수 있다.
장벽 층(116)의 형성은 이전의 예의 Cu3Sn과 같은 IMC로서의 칼라(102)의 임의의 형성을 실질적으로 제한할 수 있다. 오히려, 이러한 예에서, 제1 자가-조립 매트릭스 재료(125)로부터의 제1 전도성 입자(122) 및 제2 자가-조립 매트릭스 재료(135)로부터의 제2 전도성 입자(132)는 Ni 및 Sn을 포함할 수 있다. 따라서, 일반적으로 Ni 전도성 입자가 장벽 층(116)을 형성할 수 있고, Sn이 일반적으로 확산 장벽 층(116)에 의해 상호접속부(40, 50)로부터의 Cu와 IMC를 형성하는 것이 방지될 수 있기 때문에, Sn 전도성 입자가 칼라(102)를 형성할 수 있다.
도면 부호 158-1에서, 그러한 확산 장벽 층(116)이 상호접속부(40, 50)의 측벽(42, 52)에, 그리고 상부 표면(41)의 주연부 부분(43)에 접착될 수 있다. 일반적으로, 이러한 예에서, Ni의 얇은 층이 그러한 측벽(42, 52) 상에 형성되어 확산 장벽 층(116)을 제공할 수 있다.
도면 부호 158-2에서, 칼라(102)가 자가-정렬되어 장벽 층(116)의 측부 표면에 접착될 수 있다. 일반적으로, 이러한 예에서, 도면 부호 158-2에서, Sn이 장벽 층(116)의 측부 표면 상에서 외부에 형성되어 장벽 층(116) 주위에 칼라(102)를 제공할 수 있다. 이러한 맥락에서, 상호접속부(40, 50)의 구리의 일부분이 장벽 층(116)의 형성의 완료 전에 소모될 수 있다. 선택적으로, 현탁된 전도성 입자는 장벽 층을 형성하기 위한 것, 및 IMC를 형성하기 위한 것 둘 모두일 수 있다. 또한, 주연부 부분(43)과 관련된 구리의 일부분이 그러한 IMC의 형성 시에 소모될 수 있다.
일 구현예에서, 일반적으로 칼라(102)는 장벽 층(116)의 측부 표면에 접착되는 그리고 그로부터 멀어지게, 예를 들어 반경방향으로와 같이 외향으로 연장되는 Sn으로 형성된다. 장벽 층(116)의 도면 부호 158-1에서의 자가-정렬 또는 자가-조립 상 분리 또는 격리는 마찬가지로 도면 부호 158-2에서의 칼라(102)의 자가-정렬 또는 자가-조립 상 분리 또는 격리를 촉진시킬 수 있다.
마찬가지로, 외향 후속 효과에서, 도면 부호 158-2에서의 칼라(102)의 자가-정렬 또는 자가-조립 상 분리 또는 격리 형성은 도면 부호 159에서의 자가-정렬 또는 자가-조립 상 분리 또는 격리를 촉진시킬 수 있다. 도면 부호 159에서, 전도성 입자를 현탁시키기 위해 사용되는 제1 자가-조립 매트릭스 재료(125)의 중합체 및 제2 자가-조립 매트릭스 재료(135)의 중합체가 칼라(102)의 형성에 의해 격리될 수 있다. 효과적으로는, 칼라(102)가 장벽 층(116)에 접착됨에 따라, 자가-조립 매트릭스 재료(125, 135)의 중합체가 칼라(102)로부터 멀어지게 외향으로 밀린다. 이들 중합체는 3D 중합체 네트워크를 형성하도록 조합되어 칼라(102) 주위로 외부에 수지 층(101)을 제공할 수 있다.
역시, 수지 층(101)은 전도성 구조체(160)를 기밀 밀봉하기 위해, 칼라(102)에 접착되는 것에 더하여, 기판(20, 30)의 표면에 추가로 접착될 수 있다. 따라서, 기판(20, 30)의 표면이 전도성 구조체(160)로 인해 그들 사이에 예를 들어 대략 5.0 마이크로미터 미만의 간극을 갖고서 서로 이격될 수 있기 때문에, 언더필 층을 적용할 필요 없이 수지 층(101)이 전도성 구조체(160)를 위한 기밀 시일을 제공할 수 있다.
도 7은 도 6-2 또는 도 6-3의 전도성 구조체(160)의 A1-A2를 따른 단면도이다. 기판(30)을 내려다보면, 파선의 둥근 모서리의 정사각형으로 표시된 바와 같이, 상호접속부(40)가 상호접속부(50)의 대응하는 표면적과 관련된 그의 상부 표면의 일부분을 가질 수 있다. 둥근 모서리의 정사각형이 예시적으로 도시되지만, 상호접속부(40 및/또는 50)는 이러한 또는 다른 형상, 예컨대 특히 직사각형, 원형, 및/또는 타원형을 사용할 수 있다.
상호접속부(40)의 측벽 주연부 주위로 외부에, 선택적으로 장벽 층(116)이 있을 수 있다. 상호접속부(40)의 측벽 주연부, 또는 선택적인 장벽 층(116) 주위로 외부에, 칼라(102)가 있을 수 있다. 마지막으로, 기밀 시일을 제공하기 위해, 칼라(102)의 측벽 주연부 주위로 외부에, 수지 층(101)이 있을 수 있다. 기밀 시일이 요구되지만, 그러한 기밀 시일이 모든 경우에 달성되지는 않을 수 있는 것이 이해되어야 한다. 그러나, 수지 층(101)에 의한 부분 시일도 신뢰성을 향상시킬 수 있다. 일부 구현예에서, 시일 또는 수지 층(101)은 내부식성 표면을 가진 전도성 재료를 포함할 수 있다.
도 8-1 및 도 8-2는 도 2 내지 도 5의 마이크로전자 디바이스(100)의 형성을 위한 또 다른 예시적인 공정 흐름(140)을 도시하는 하이브리드-흐름 블록 다이어그램이다. 도 1 내지 도 8-2를 동시에 참조하여, 그러한 또 다른 공정 흐름(140)이 추가로 기술된다. 역시, 공정 흐름(140)은 기판(20)을 포함하는 공정중 웨이퍼(120) 및 기판(30)을 포함하는 공정중 웨이퍼(130)를 사용하는 WLP를 위한 것일 수 있다.
도 8-1 및 도 8-2에 대한 공정 흐름(140)의 설명의 많은 부분이 도 6-1 및 도 6-2의 공정 흐름(140)에 대해 동일하기 때문에, 제한이 아닌 명확성의 목적을 위해 일반적으로 단지 차이만이 아래에 기술된다. 이러한 맥락에서, 작업(141, 142)은 전술된 바와 같으며, 따라서 이의 설명이 반복되지 않는다. 그러나, 도 8-1 및 도 8-2의 공정 흐름(140)에서는, 작업(143, 144)이 수행되지 않아, 층들(131, 121) 각각으로 덮인 상호접속부들(40, 50) 각각의 표면(41, 51)을 남긴다.
도면 부호 181에서, 하부 표면(51) 상의 제1 층(121)의 표면과 상부 표면(41) 상의 제2 층(131)의 표면이 서로 근접되거나 접촉된다.
도면 부호 182에서, 칼라(102)를 제1 및 제2 상호접속부의 측벽(42, 52) 주위에 그리고 접합 층(104)을 제1 상호접속부(50)의 하부 표면(51)과 제2 상호접속부(40)의 상부 표면(41) 사이에 제공하기 위해, 제1 자가-조립 매트릭스 재료(125)로부터의 제1 전도성 입자(122)와 제2 자가-조립 매트릭스 재료(135)로부터의 제2 전도성 입자(132)가 서로 상 분리될 수 있다. 도면 부호 182에서의 그러한 상 분리는 또한 전술된 바와 같이 칼라(102) 주위에 수지 층(101)을 제공하기 위한 것일 수 있다.
도면 부호 182에서의 상 분리는 도면 부호 183에서의 가압(pressing) 작업 및 도면 부호 184에서의 가열 작업, 및 전술된 바와 같이 그러한 자가-조립 매트릭스 재료(125, 135)의 가열에 기인하는 도면 부호 148 및 도면 부호 149에서의 자가-조립 또는 자가-정렬 작업을 포함할 수 있다. 도면 부호 183에서, 부분적으로 제1 상호접속부(50)의 하부 표면(51)과 관련된 제1 층(121)의 표면적 부분이 제2 상호접속부(40)의 상부 표면(41)과 관련된 제2 층(131)의 표면적 부분 상에 가압될 수 있다. 이러한 가압은 표면들(41, 51) 사이로부터 층(121, 131)의 일부 재료를 효과적으로 밀어낼 수 있다.
제1 자가-조립 매트릭스 재료(125) 및 제2 자가-조립 매트릭스 재료(135)의 도면 부호 184에서의 가열은 IMC, 예컨대 이러한 예에서 Cu3Sn을 가진 칼라(102)를 형성할 수 있고, 여기서 칼라(102)는 그러한 IMC 내에 제1 자가-조립 매트릭스 재료(125)로부터의 제1 전도성 입자(122)의 제1 부분 및 제2 자가-조립 매트릭스 재료(135)로부터의 제2 전도성 입자(132)의 제1 부분을 포함한다. 이러한 도면 부호 184에서의 가열은 리플로우-후(post-reflow) 작업일 수 있으며, 여기서 효과적으로는 제1 자가-조립 매트릭스 재료(125) 및 제2 자가-조립 매트릭스 재료(135)로부터의 솔더가 표면(41, 42, 51, 52, 및 선택적으로 43)을 습윤시킨다.
또한, 제1 자가-조립 매트릭스 재료(125) 및 제2 자가-조립 매트릭스 재료(135)의 도면 부호 184에서의 가열은 제1 자가-조립 매트릭스 재료(125)로부터의 제1 전도성 입자(122)의 제2 부분 및 제2 자가-조립 매트릭스 재료(135)로부터의 제2 전도성 입자(132)의 제2 부분을 포함하는 그러한 IMC를 가진 접합 층(104)을 형성할 수 있다. 이러한 구현예에서, 전술된 바와 같이 선택적인 Cu-대-Cu 확산 접합 층이 형성되지 않기 때문에, 표면(41)의 상부에 있는 얇은 Sn 캡(cap)(117)과의 리플로우 조인트가 형성될 수 있고, 여기서 대체로 모든 나머지 Sn이 Cu3Sn IMC 칼라(102)를 형성하는 데 소모된다.
도면 부호 148에서, 칼라(102)의 그러한 IMC가 상호접속부(40, 50)의 측벽(42, 52)에, 그리고 상부 표면(41)의 주연부 부분(43)에 접착될 수 있다. 일반적으로, Cu-Sn IMC의 얇고 안정한 층이 그러한 측벽(442, 52) 상에 형성되어 칼라(102)를 제공할 수 있다. 또한, 칼라(102)는 상호접속부들(40, 50) 사이의 그러한 IMC의 형성물을 포함할 수 있다. 이러한 맥락에서, 확산 접합 층(103)의 구리의 일부분이 그러한 IMC의 형성 시에 소모될 수 있다. 또한, 주연부 부분(43)과 관련된 구리의 일부분이 그러한 IMC의 형성 시에 소모될 수 있다. 일 구현예에서, 모든 Sn이 Cu3Sn IMC 칼라(102)의 그러한 형성 시에 소모될 수 있다. 그러나, 일반적으로 Cu3Sn IMC가 측벽(42, 52)에 접착되는 그리고 그로부터 멀어지게 외향으로, 예컨대 반경방향으로 연장되는 칼라(102)를 위해 형성될 수 있다.
역시, 수지 층(101)은 전도성 구조체(160)를 봉지하여 그러한 전도성 구조체(160)의 부식성 구성요소를 위한 보호 층을 제공하기 위해, 칼라(102)에 접착되는 것에 더하여, 기판(20, 30)의 표면에 추가로 접착될 수 있다. 따라서, 기판(20, 30)의 표면이 전도성 구조체(160)로 인해 그들 사이에 대략 5 마이크로미터 미만의 간극을 갖고서 서로 이격될 수 있기 때문에, 언더필 층을 적용할 필요 없이 수지 층(101)이 전도성 구조체(160)를 위한 기밀 시일을 제공할 수 있다. 일부 구현예에서, 기판(20, 30)의 표면들 사이의 이러한 간극은 상호접속부(40, 50)를 포함하도록 형성되는 적어도 2개의 인접한 전도성 구조체들(160) 사이의 피치와 동일하거나 그보다 작을 수 있다. 일부 다른 구현예에서, 기판(20, 30)의 그러한 표면들 사이의 그러한 간극은 상호접속부(40, 50)를 포함하도록 형성되는 적어도 2개의 인접한 전도성 구조체들(160) 사이의 피치와 동일하거나 그보다 클 수 있다.
전술한 사항이 본 발명의 하나 이상의 태양에 따른 예시적인 실시예(들)를 기술하지만, 본 발명의 하나 이상의 태양에 따른 다른 및 추가 실시예(들)가 하기의 청구항(들) 및 그의 등가물에 의해 결정되는 본 발명의 범주로부터 벗어남이 없이 안출될 수 있다. 단계를 나열하는 청구항(들)은 단계의 임의의 순서를 암시하지 않는다. 상표는 그들 각각의 소유주의 재산이다.

Claims (20)

  1. 마이크로전자 디바이스(microelectronic device)로서,
    제1 표면을 갖는 제1 기판(substrate);
    상기 제1 표면 상에 위치되는 제1 상호접속부(interconnect)들;
    상기 제1 표면으로부터 이격되는 제2 표면을 갖는 제2 기판으로서, 상기 제1 표면과 상기 제2 표면 사이에 간극(gap)이 있는, 상기 제2 기판;
    상기 제2 표면 상에 위치되는 제2 상호접속부들;
    상기 제1 기판과 상기 제2 기판 사이의 전기 전도성을 위해 서로 결합되는 상기 제1 상호접속부들의 하부 표면들과 상기 제2 상호접속부들의 상부 표면들;
    상기 제1 및 제2 상호접속부들의 측벽들 주위의 전도성 칼라(conductive collar); 및
    상기 전도성 칼라 주위의 유전체 층(dielectric layer)
    을 포함하는, 마이크로전자 디바이스.
  2. 제1항에 있어서,
    상기 제1 및 제2 상호접속부들은 각각 금속화 구조체(metalization structure)를 포함하고,
    상기 간극은 대략 5 마이크로미터 이하인, 마이크로전자 디바이스.
  3. 제1항에 있어서,
    상기 제1 및 제2 상호접속부들은 각각 금속화 구조체들을 포함하고,
    상기 간극은 상기 제1 기판과 상기 제2 기판 사이의 상기 전기 전도성을 위해 서로 결합되는 상기 제1 상호접속부들과 상기 제1 상호접속부들에 대응하는 상기 제2 상호접속부들을 갖는 적어도 2개의 인접한 전도성 구조체들 사이의 피치(pitch)와 동일하거나 그보다 작은, 마이크로전자 디바이스.
  4. 제1항에 있어서,
    상기 제1 및 제2 상호접속부들은 각각 금속화 구조체들을 포함하고,
    상기 간극은 상기 제1 기판과 상기 제2 기판 사이의 상기 전기 전도성을 위해 서로 결합되는 상기 제1 상호접속부들과 상기 제1 상호접속부들에 대응하는 상기 제2 상호접속부들을 갖는 적어도 2개의 인접한 전도성 구조체들 사이의 피치와 동일하거나 그보다 큰, 마이크로전자 디바이스.
  5. 제1항에 있어서, 상기 유전체 층은 상기 제1 표면과 상기 제2 표면 사이에서 상기 전도성 칼라, 상기 제1 상호접속부들 및 상기 제2 상호접속부들의 기밀 밀봉(hermetic sealing)을 위해 상기 제1 표면, 상기 제2 표면 및 상기 전도성 칼라에 접착되는, 마이크로전자 디바이스.
  6. 제1항에 있어서,
    상기 제1 상호접속부들과 제2 상호접속부들 사이의 확산 접합 층(diffusion bonding layer)을 추가로 포함하고,
    상기 제1 상호접속부들의 상기 하부 표면들과 상기 제2 상호접속부들의 상기 상부 표면들은 상기 확산 접합 층에 의해 전기 전도성을 위해 서로 결합되는, 마이크로전자 디바이스.
  7. 제1항에 있어서,
    상기 제1 상호접속부들과 제2 상호접속부들 사이의 금속간 화합물 층(intermetallic compound layer)을 추가로 포함하고,
    상기 제1 상호접속부들의 상기 하부 표면들과 상기 제2 상호접속부들의 상기 상부 표면들은 상기 금속간 화합물 층으로 전기 전도성을 위해 서로 결합되는, 마이크로전자 디바이스.
  8. 제1항에 있어서, 상기 전도성 칼라는 금속간 화합물을 포함하는, 마이크로전자 디바이스.
  9. 제7항에 있어서, 상기 전도성 칼라의 상기 금속간 화합물은 상기 제1 및 제2 상호접속부들의 상기 측벽들 주위에 있는, 마이크로전자 디바이스.
  10. 제1항에 있어서, 상기 제1 및 제2 상호접속부들의 상기 측벽들과 상기 전도성 칼라 사이의 확산 장벽 층(diffusion barrier layer)을 추가로 포함하는, 마이크로전자 디바이스.
  11. 제1항에 있어서, 각각의 상기 제1 기판 및 상기 제2 기판은 반도체 다이(semiconductor die) 및 인터포저(interposer) 또는 제1 반도체 다이 및 제2 반도체 다이를 각각 포함하는, 마이크로전자 디바이스.
  12. 마이크로전자 디바이스를 형성하기 위한 방법으로서,
    제1 전도성 입자들이 내부에 현탁되는 제1 자가-조립 매트릭스 재료(self-assembly matrix material)의 제1 층을, 제1 기판의 제1 표면 상에 있는 제1 상호접속부들의 제1 측벽들 및 하부 표면들 상에 적용하는 단계;
    제2 전도성 입자들이 내부에 현탁되는 제2 자가-조립 매트릭스 재료의 제2 층을, 제2 기판의 제2 표면 상에 있는 제2 상호접속부들의 제2 측벽들 및 상부 표면들 상에 적용하는 단계;
    상기 제1 상호접속부들의 상기 하부 표면들을 일시적으로 노출시키기 위해 상기 제1 층의 일부분을 제거하는 단계;
    상기 제2 상호접속부들의 상기 상부 표면들을 일시적으로 노출시키기 위해 상기 제2 층의 일부분을 제거하는 단계; 및
    전도성 칼라를 상기 제1 및 제2 상호접속부들의 측벽들 주위에 그리고 유전체 층을 상기 전도성 칼라 주위에 제공하기 위해, 상기 제1 전도성 입자들을 상기 제1 자가-조립 매트릭스 재료로부터 그리고 상기 제2 전도성 입자들을 상기 제2 자가-조립 매트릭스 재료로부터 상 분리(phase separating)시키는 단계
    를 포함하고,
    상기 제2 표면은 서로 확산 접합되는 상기 제1 상호접속부들과 제2 상호접속부들을 위해, 상기 제2 표면과 상기 제1 표면 사이에 대략 5 마이크로미터 이하의 간극을 갖고서, 상기 제1 표면으로부터 이격되는, 방법.
  13. 제12항에 있어서, 상기 상 분리시키는 단계 전에, 상기 제1 기판과 상기 제2 기판 사이의 전기 전도성을 위해 상기 제1 상호접속부들의 상기 하부 표면들과 상기 제2 상호접속부들의 상기 상부 표면들을 서로 확산 접합하는 단계를 추가로 포함하는, 방법.
  14. 제13항에 있어서, 상기 제1 상호접속부들의 상기 하부 표면들과 상기 제2 상호접속부들의 상기 상부 표면들을 서로 확산 접합하는 단계는 상기 하부 표면들과 상기 하부 표면들에 대응하는 상기 상부 표면들 사이에 확산 접합 층을 형성하는 단계를 포함하는, 방법.
  15. 제12항에 있어서, 상기 상 분리시키는 단계는,
    상기 제1 자가-조립 매트릭스 재료 및 상기 제2 자가-조립 매트릭스 재료를 가열하여, 상기 제1 자가-조립 매트릭스 재료로부터의 상기 제1 전도성 입자들 및 상기 제2 자가-조립 매트릭스 재료로부터의 상기 제2 전도성 입자들을 포함하는 금속간 화합물을 가진 상기 전도성 칼라를 형성하는 단계;
    상기 금속간 화합물을 상기 제1 및 제2 상호접속부들의 상기 측벽들에 자가-정렬 접착(self-aligned adhering)하는 단계; 및
    상기 제1 자가-조립 매트릭스 재료 및 상기 제2 자가-조립 매트릭스 재료를 상기 금속간 화합물로부터 중합체 네트워크(polymer network)로서 자가-정렬 격리(self-aligned segregating)시켜, 상기 전도성 칼라 주위에 상기 유전체 층을 제공하는 단계
    를 포함하는, 방법.
  16. 제12항에 있어서, 상기 상 분리시키는 단계는 장벽 층을 상기 제1 및 제2 상호접속부들의 측벽들 주위에, 상기 전도성 칼라를 상기 장벽 층 주위에, 그리고 상기 유전체 층을 상기 전도성 칼라 주위에 제공하기 위해, 상기 제1 전도성 입자들을 상기 제1 자가-조립 매트릭스 재료로부터 그리고 상기 제2 전도성 입자들을 상기 제2 자가-조립 매트릭스 재료로부터 분리시키는 단계를 포함하는, 방법.
  17. 제16항에 있어서, 상기 상 분리시키는 단계는,
    상기 제1 자가-조립 매트릭스 재료 및 상기 제2 자가-조립 매트릭스 재료를 가열하여 상기 장벽 층 및 상기 전도성 칼라를 형성하는 단계;
    상기 장벽 층을 상기 제1 및 제2 상호접속부들의 상기 측벽들에 자가-정렬 접착하는 단계;
    상기 전도성 칼라를 상기 장벽 층의 측부 표면들에 자가-정렬 접착하는 단계; 및
    상기 제1 자가-조립 매트릭스 재료 및 상기 제2 자가-조립 매트릭스 재료를 상기 전도성 칼라로부터 중합체 네트워크로서 자가-정렬 격리시켜, 상기 전도성 칼라 주위에 상기 유전체 층을 제공하는 단계
    를 포함하는, 방법.
  18. 제12항에 있어서,
    상기 제1 층의 상기 일부분을 제거하는 단계는 상기 하부 표면들의 상기 일시적인 노출을 위해 상기 하부 표면들을 평탄화(planarizing)하는 단계를 포함하고,
    상기 제2 층의 상기 일부분을 제거하는 단계는 상기 상부 표면들의 상기 일시적인 노출을 위해 상기 상부 표면들을 평탄화하는 단계를 포함하는, 방법.
  19. 마이크로전자 디바이스를 형성하기 위한 방법으로서,
    제1 전도성 입자들이 내부에 현탁되는 제1 자가-조립 매트릭스 재료의 제1 층을, 제1 기판의 제1 표면 상에 있는 제1 상호접속부들의 제1 측벽들 및 하부 표면들 상에 적용하는 단계;
    제2 전도성 입자들이 내부에 현탁되는 제2 자가-조립 매트릭스 재료의 제2 층을, 제2 기판의 제2 표면 상에 있는 제2 상호접속부들의 제2 측벽들 및 상부 표면들 상에 적용하는 단계;
    상기 하부 표면들 상의 상기 제1 층과 상기 상부 표면들 상의 상기 제2 층을 서로 근접시키거나 접촉시키는 단계; 및
    전도성 칼라를 상기 제1 및 제2 상호접속부들의 측벽들 주위에, 접합 층을 상기 제1 상호접속부들의 상기 하부 표면들과 상기 제2 상호접속부들의 상기 상부 표면들 사이에, 그리고 유전체 층을 상기 전도성 칼라 주위에 제공하기 위해, 상기 제1 전도성 입자들을 상기 제1 자가-조립 매트릭스 재료로부터 그리고 상기 제2 전도성 입자들을 상기 제2 자가-조립 매트릭스 재료로부터 상 분리시키는 단계
    를 포함하고,
    상기 제2 표면은 서로 금속간 접합되는 상기 제1 상호접속부들과 제2 상호접속부들을 위해, 상기 제2 표면과 상기 제1 표면 사이에 대략 5 마이크로미터 이하의 간극을 갖고서, 상기 제1 표면으로부터 이격되는, 방법.
  20. 제19항에 있어서, 상기 상 분리시키는 단계는,
    상기 제1 상호접속부들의 상기 하부 표면들과 관련된 상기 제1 층의 일부분을, 상기 제2 상호접속부들의 상부 표면들과 관련된 상기 제2 층의 일부분 상에 가압(pressing)하는 단계;
    상기 제1 자가-조립 매트릭스 재료 및 상기 제2 자가-조립 매트릭스 재료를 가열하여,
    상기 제1 자가-조립 매트릭스 재료로부터의 상기 제1 전도성 입자들의 제1 부분 및 상기 제2 자가-조립 매트릭스 재료로부터의 상기 제2 전도성 입자들의 제1 부분을 포함하는 금속간 화합물을 가진 상기 전도성 칼라; 및
    상기 제1 자가-조립 매트릭스 재료로부터의 상기 제1 전도성 입자들의 제2 부분 및 상기 제2 자가-조립 매트릭스 재료로부터의 상기 제2 전도성 입자들의 제2 부분을 포함하는 상기 금속간 화합물을 가진 상기 접합 층을 형성하는 단계;
    상기 금속간 화합물을 상기 제1 및 제2 상호접속부들의 상기 측벽들에 자가-정렬 접착하는 단계; 및
    상기 제1 자가-조립 매트릭스 재료 및 상기 제2 자가-조립 매트릭스 재료를 상기 금속간 화합물로부터 중합체 네트워크로서 자가-정렬 격리시켜, 상기 전도성 칼라 주위에 상기 유전체 층을 제공하는 단계
    를 포함하는, 방법.
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