KR20170106927A - 유전체 층들 내 피처들을 에칭하기 위한 방법 - Google Patents
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- 238000005530 etching Methods 0.000 title claims abstract description 75
- 238000000034 method Methods 0.000 title claims abstract description 33
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 36
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 36
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 16
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 16
- 239000010937 tungsten Substances 0.000 claims abstract description 16
- 239000007789 gas Substances 0.000 claims description 77
- 238000002161 passivation Methods 0.000 claims description 57
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 42
- 229910052799 carbon Inorganic materials 0.000 claims description 42
- 229910052736 halogen Inorganic materials 0.000 claims description 7
- 150000002367 halogens Chemical class 0.000 claims description 7
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 3
- 229930195733 hydrocarbon Natural products 0.000 claims description 3
- 150000002430 hydrocarbons Chemical class 0.000 claims description 3
- 229910052760 oxygen Inorganic materials 0.000 claims description 3
- 239000001301 oxygen Substances 0.000 claims description 3
- SKBLJQADGZYMKA-UHFFFAOYSA-N OPOP Chemical compound OPOP SKBLJQADGZYMKA-UHFFFAOYSA-N 0.000 claims description 2
- UAJUXJSXCLUTNU-UHFFFAOYSA-N pranlukast Chemical compound C=1C=C(OCCCCC=2C=CC=CC=2)C=CC=1C(=O)NC(C=1)=CC=C(C(C=2)=O)C=1OC=2C=1N=NNN=1 UAJUXJSXCLUTNU-UHFFFAOYSA-N 0.000 claims description 2
- 229960004583 pranlukast Drugs 0.000 claims description 2
- 150000001875 compounds Chemical class 0.000 claims 2
- 239000000758 substrate Substances 0.000 description 15
- 238000004891 communication Methods 0.000 description 8
- 230000008021 deposition Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 3
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000005284 excitation Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 239000004215 Carbon black (E152) Substances 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 238000009616 inductively coupled plasma Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000013307 optical fiber Substances 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
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- H01L21/67005—Apparatus not specifically provided for elsewhere
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- H01L21/67017—Apparatus for fluid treatment
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Abstract
챔버 내에서 패터닝된 마스크 아래에 배치된 실리콘 옥사이드 함유 에칭 층의 피처들을 에칭하기 위한 방법이 제공된다. 텅스텐 함유 가스를 포함하는 에칭 가스가 챔버 내로 흐른다. 텅스텐 함유 가스를 포함하는 에칭 가스는 플라즈마로 형성된다. 실리콘 옥사이드 에칭 층은 텅스텐 함유 가스를 포함하는 에칭 가스로부터 형성된 플라즈마에 노출된다. 텅스텐 함유 가스를 포함하는 에칭 가스로부터 형성된 플라즈마에 노출되는 동안 실리콘 옥사이드 에칭 층 내에 피처들이 에칭된다.
Description
본 개시는 반도체 웨이퍼 상에 반도체 디바이스들을 형성하는 방법에 관한 것이다. 보다 구체적으로, 본 개시는 메모리의 형성시 유전체 층을 에칭하는 것에 관한 것이다.
반도체 디바이스들의 형성시, 에칭 층들은 메모리 홀들 또는 라인들을 형성하도록 에칭될 수도 있다.
전술한 바를 달성하기 위해 그리고 본 개시의 목적에 따라, 챔버 내에서 패터닝된 마스크 아래에 배치된 실리콘 옥사이드 함유 에칭 층의 피처들을 에칭하기 위한 방법이 제공된다. 텅스텐 함유 가스를 포함하는 에칭 가스가 챔버 내로 흐른다. 텅스텐 함유 가스를 포함하는 에칭 가스는 플라즈마로 형성된다. 실리콘 옥사이드 에칭 층은 텅스텐 함유 가스를 포함하는 에칭 가스로부터 형성된 플라즈마에 노출된다. 텅스텐 함유 가스를 포함하는 에칭 가스로부터 형성된 플라즈마에 노출되는 동안 실리콘 옥사이드 에칭 층 내에 피처들이 에칭된다.
또 다른 현상에서, 챔버 내에서 패터닝된 마스크 아래에 배치된 실리콘 옥사이드 함유 에칭 층의 피처들을 에칭하기 위한 방법이 제공된다. WF6 및 탄소 함유 패시베이션 컴포넌트를 포함하는 에칭 가스가 챔버 내로 흐른다. WF6 및 탄소 함유 패시베이션 컴포넌트를 포함하는 에칭 가스가 플라즈마로 형성된다. 실리콘 옥사이드 에칭 층이 WF6 및 탄소 함유 패시베이션 컴포넌트를 포함하는 에칭 가스로부터 형성된 플라즈마에 노출된다. 텅스텐 및 탄소 함유 패시베이션 컴포넌트의 측벽 패시베이션 층을 형성하는 동안, WF6 및 탄소 함유 패시베이션 컴포넌트를 포함하는 에칭 가스로부터 형성된 플라즈마에 노출되는 동안 실리콘 옥사이드 에칭 층 내에 피처들이 에칭된다.
본 발명의 이들 및 다른 특징들은 이하의 도면들과 함께 본 발명의 상세한 개시에 이하에 보다 상세히 기술될 것이다.
본 발명은 유사한 참조 번호들이 유사한 엘리먼트들을 참조하는, 첨부된 도면들의 도면들에서, 제한이 아닌 예로서 예시된다.
도 1은 본 발명의 실시예의 고레벨 플로우 차트이다.
도 2a 및 도 2b는 본 발명의 실시예에 따라 프로세싱된 스택의 개략적인 단면도들이다.
도 3은 본 발명의 실시예에 사용될 수도 있는 에칭 챔버의 개략도이다.
도 4는 본 발명을 실시하는데 사용될 수도 있는 컴퓨터 시스템의 개략도이다.
도 5는 종래 기술에 따라 프로세싱된 스택의 개략 단면도이다.
도 6은 실시예에 따라 프로세싱된 스택의 개략 단면도이다.
도 1은 본 발명의 실시예의 고레벨 플로우 차트이다.
도 2a 및 도 2b는 본 발명의 실시예에 따라 프로세싱된 스택의 개략적인 단면도들이다.
도 3은 본 발명의 실시예에 사용될 수도 있는 에칭 챔버의 개략도이다.
도 4는 본 발명을 실시하는데 사용될 수도 있는 컴퓨터 시스템의 개략도이다.
도 5는 종래 기술에 따라 프로세싱된 스택의 개략 단면도이다.
도 6은 실시예에 따라 프로세싱된 스택의 개략 단면도이다.
본 발명은 이제 첨부된 도면들에 예시된 바와 같이, 몇몇 바람직한 실시예들을 참조하여 상세히 기술될 것이다. 이하의 기술에서, 본 발명의 전체적인 이해를 제공하기 위해 다수의 구체적인 상세들이 언급된다. 그러나, 본 발명은 이들 구체적인 상세들 일부 또는 전부가 없이 실시될 수도 있다는 것이 당업자에게 자명할 것이다. 다른 예들에서, 공지의 프로세스 단계들 및/또는 구조들은 본 발명들을 불필요하게 모호하게 하지 않도록 상세히 기술되지 않았다.
도 1은 본 발명의 실시예의 고레벨 플로우 차트이다. 이 실시예에서, 기판이 에칭 챔버 내에 배치된다 (단계 104). 바람직하게, 기판은 패터닝된 마스크 아래에 배치된 실리콘 옥사이드 함유 에칭 층을 갖는다. WF6를 포함하는 에칭 가스가 에칭 챔버 내로 흐른다 (단계 108). 에칭 가스가 에칭 플라즈마로 형성된다 (단계 112). 실리콘 옥사이드 함유 에칭 층이 에칭 플라즈마에 의해 에칭된다 (단계 116). 기판이 에칭 챔버로부터 제거된다 (단계 120).
예
본 발명의 바람직한 실시예에서, 패터닝된 마스크 아래에 배치된 실리콘 옥사이드 함유 에칭 층을 갖는 기판이 에칭 챔버 내에 배치된다 (단계 104). 도 2a는 패터닝된 마스크 (212) 아래에 배치된 실리콘 옥사이드 에칭 층 (208) 을 갖는 기판 (204) 을 갖는 스택 (200) 의 개략적인 단면도이다. 이 예에서, 하나 이상의 층들이 기판 (204) 과 실리콘 옥사이드 함유 에칭 층 (208) 사이, 또는 실리콘 함유 에칭 층 (208) 과 패터닝된 마스크 (212) 사이에 배치될 수도 있다. 이 예에서, 패터닝된 마스크 (212) 는 비정질 탄소 (DRAM 용으로 폴리 실리콘, VNAND 용으로 탄소) 이고 실리콘 옥사이드 함유 에칭 층 (208) 은 DRAM을 형성하는데 사용될 수도 있는 벌크 실리콘 옥사이드계 유전체이다. 이 예에서, 패터닝된 마스크 패턴은 고 종횡비 콘택트들을 위해 마스크 피처들 (216) 을 제공한다. 일부 실시예들에서, 마스크 피처들은 기판이 챔버 내에 배치되기 전에 형성된다. 다른 실시예들에서, 기판이 에칭 챔버 내에 있는 동안 마스크 피처들 (216) 이 형성된다.
도 3은 일 실시예에서 사용될 수도 있는 에칭 반응기의 개략도이다. 본 발명의 하나 이상의 실시예들에서, 에칭 반응기 (300) 는 챔버 벽 (350) 으로 둘러싸인 에칭 챔버 (349) 내에서, 가스 유입부를 제공하는 가스 분배 플레이트 (306) 및 정전 척 (ESC : electrostatic chuck) (308) 을 포함한다. 에칭 챔버 (349) 내에서, 기판 (204) 이 ESC (308) 상단부에 위치된다. ESC (308) 는 ESC 소스 (348) 로부터 바이어스를 제공할 수도 있다. 가스 소스 (310) 는 가스 분배 플레이트 (306) 를 통해 에칭 챔버 (349) 에 연결된다. 이 실시예에서, 에칭 가스 소스 (310) 는 산소 함유 가스 소스 (312), WF6 가스 소스 (316), 및 탄소 함유 가스 소스 (318) 를 포함한다. 가스 소스 각각은 복수의 가스 소스들을 포함할 수도 있다. 예를 들어, 탄소 함유 가스 소스 (318) 는 플루오로카본 가스 소스 및 플루오로하이드로카본 가스 소스를 포함할 수도 있다. 에칭 가스 소스 (310) 는 다른 가스 소스들을 더 포함할 수도 있다. ESC 온도 제어기 (350) 는 ESC (308) 에 연결되고, ESC (308) 의 온도 제어를 제공한다. 이 예에서, ESC (308) 의 내측 존을 가열하기 위한 내측 히터 (311) 에 전력을 제공하기 위한 제 1 연결부 (313) 및 ESC (308) 의 외측 존을 가열하기 위한 외측 히터 (312) 에 전력을 제공하기 위한 제 2 연결부 (314) 가 제공된다. RF 소스 (330) 는 하부 전극 (334) 및 이 실시예에서 가스 분배 플레이트 (306) 인 상부 전극으로 RF전력을 제공한다. 바람직한 실시예에서, 2 ㎒, 60 ㎒, 및 선택가능하게 27 ㎒ 전력 소스들이 RF 소스 (330) 및 ESC 소스 (348) 를 형성한다. 이 실시예에서, 일 생성기가 주파수 각각에 대해 제공된다. 다른 실시예들에서, 생성기들은 별도의 RF 소스들에 있을 수도 있고, 또는 별도의 RF 생성기들이 상이한 전극들에 연결될 수도 있다. 예를 들어, 상부 전극은 상이한 RF 소스들에 연결된 내측 전극들 및 외측 전극들을 가질 수도 있다. 다른 배열들의 RF 소스들 및 전극들이 다른 실시예들에서 사용될 수도 있다. 제어기 (335) 는 RF 소스 (330), ESC 소스 (348), 배기 펌프 (320), 및 에칭 가스 소스 (310) 에 제어가능하게 연결된다. 이러한 에칭 챔버의 예는 CA, Fremont 소재의 Lam Research Corporation에 의해 제작된 Exelan FlexTM 에칭 시스템이다. 프로세스 챔버는 CCP (capacitive coupled plasma) 반응기 또는 ICP (inductive coupled plasma) 반응기일 수 있다.
도 4는 본 발명의 실시예들에서 사용된 제어기 (335) 를 구현하기에 적합한 컴퓨터 시스템 (400) 을 도시하는 고레벨 블록도이다. 컴퓨터 시스템은 집적 회로, 인쇄 회로 기판, 및 소형 휴대용 디바이스로부터 대형 슈퍼 컴퓨터까지의 범위의 많은 물리적 형태들을 가질 수도 있다. 컴퓨터 시스템 (400) 은 하나 이상의 프로세서들 (402) 을 포함하고, (그래픽, 텍스트, 및 다른 데이터를 디스플레이하기 위한) 전자 디스플레이 디바이스 (402), 메인 메모리 (406) (예를 들어, RAM (random access memory)), 저장 디바이스 (408) (예를 들어, 하드 디스크 드라이브), 이동식 저장 디바이스 (410) (예를 들어, 광학 디스크 드라이브), 사용자 인터페이스 디바이스 (412) (예를 들어, 키보드, 터치 스크린, 키패드, 마우스 또는 다른 포인팅 디바이스들, 등), 및 통신 인터페이스 (414) (예를 들어, 무선 네트워크 인터페이스) 를 더 포함할 수 있다. 통신 인터페이스 (414) 는 소프트웨어 및 데이터로 하여금 링크를 통해 컴퓨터 시스템 (400) 과 외부 디바이스들 간에 이동되도록 한다. 시스템은 또한 전술한 디바이스들/모듈들이 접속된 통신 인프라스트럭처 (416) (예를 들어, 통신 버스, 크로스오버 바, 또는 네트워크) 를 포함할 수도 있다.
통신 인터페이스 (414) 를 통해 전달된 정보는 신호들을 반송하고, 유선 또는 케이블, 광 섬유, 전화선, 셀룰러 전화 링크, 무선 주파수 링크, 및/또는 다른 통신 채널들을 사용하여 구현될 수도 있는 통신 링크를 통해 통신 인터페이스 (414) 에 의해 수신될 수 있는 전자, 전자기, 광학 또는 다른 신호들과 같은 신호들의 형태일 수도 있다. 이러한 통신 인터페이스를 사용하여, 하나 이상의 프로세서들 (402) 이 네트워크로부터 정보를 수신할 수도 있고, 또는 상기 기술된 방법 단계들을 수행하는 동안 네트워크로 정보를 출력할 수도 있다. 게다가, 본 발명의 방법 실시예들은 프로세서들 상에서만 실행될 수도 있고 또는 프로세싱의 일부를 공유하는 원격 프로세서들과 함께 인터넷과 같은 네트워크 상에서 실행될 수도 있다.
용어 "비일시적인 컴퓨터 판독가능 매체 (non-transient computer readable medium)" 는 일반적으로 메인 메모리, 2차 메모리, 이동식 저장장치, 및 하드 디스크, 플래시 메모리, 디스크 드라이브 메모리, CD-ROM, 및 지속적인 메모리의 다른 형태들과 같은 저장 디바이스들과 같은 매체를 지칭하는데 사용되고, 반송파 또는 신호들과 같은 임시적인 소재를 커버하는 것으로 해석되지 않아야 한다. 컴퓨터 코드의 예들은 컴파일러에 의해 생성된 것과 같은 머신 코드, 및 인터프리터를 사용하여 컴퓨터에 의해 실행되는 보다 고 레벨 코드를 포함하는 파일들을 포함한다. 컴퓨터 판독가능 매체는 또한 반송파 내에 포함되고 프로세서에 의해 실행가능한 인스트럭션들의 시퀀스를 나타내는 컴퓨터 데이터 신호에 의해 송신된 컴퓨터 코드일 수도 있다.
기판 (204) 이 에칭 챔버 (349) 내로 배치된 후, WF6를 포함하는 에칭 가스가 에칭 챔버 내로 흐른다 (단계 108). 이 예에서, 실리콘 옥사이드 함유 에칭 층 (208) 은 벌크 실리콘 옥사이드계 유전체이고 패터닝된 마스크 (212) 는 폴리 실리콘 비정질 탄소이고, 에칭 가스는 0.1 내지 5 sccm WF6, 30 내지 100 sccm C4F6 및/또는 C4F8, 0 내지 25 sccm NF3, 그리고 30 내지 150 sccm O2를 포함한다. 이 예에서, 10 내지 60 mTorr의 압력이 제공된다. 에칭 가스는 플라즈마로 형성된다 (단계 112). 이는 200 내지 4000 W에서 60 ㎒ 주파수를 갖는 여기 RF를 제공함으로써 달성될 수도 있다. 고 종횡비 에칭들을 위해, 고 바이어스가 바람직하다. 이 실시예에서, 고 바이어스는 2000 내지 12,000 W에서 2 ㎒ 주파수를 갖는 여기 RF를 제공함으로써 제공된다. 10 내지 80 ℃의 기판 온도가 유지된다. WF6를 포함하는 에칭 가스로부터의 플라즈마로의 실리콘 옥사이드 함유 에칭 층 (208) 의 노출은 WF6를 포함하는 에칭 가스로부터의 플라즈마로 하여금 실리콘 옥사이드 함유 에칭 층 내로 콘택트들을 에칭하게 한다 (단계 116). 플라즈마는 180 내지 1800 초 동안 유지된다.
실리콘 옥사이드 에칭 층이 에칭된 후, 이 예에서, WF6를 포함하는 에칭 가스의 플로우를 정지함으로써 프로세스가 정지된다. 다른 프로세싱 단계들이 에칭 챔버 내에서 수행될 수도 있다. 그 후 기판이 에칭 챔버로부터 제거된다 (단계 120).
도 2b는 콘택트들 (220) 이 에칭된 후 스택 (200) 의 단면도이다. 콘택트들은 고 종횡비 콘택트들이다. 바람직하게, 고 종횡비 콘택트들은 20:1 내지 100:1의 높이 대 CD 폭 비를 갖는다. 보다 바람직하게, 콘택트들은 40:1 내지 100:1의 종횡비를 갖는다.
이론에 매이지 않고, WF6는 탄소계 패시베이션보다 낮은 부착 계수를 갖고 에칭 내성이 보다 크다고 여겨진다. 탄소계 패시베이션보다 낮은 부착 계수를 갖는 것은 WF6로 하여금 고 종횡비 피처들의 하단부들에 보다 가까운 패시베이션을 제공하게 한다. 이에 더하여, 탄소계 패시베이션보다 에칭 내성이 큰 것은 개선된 측벽 패시베이션을 제공한다.
일부 실시예들에서, 에칭 가스는 탄소 함유 패시베이션 컴포넌트를 더 포함한다. 일부 실시예들에서, 탄소 함유 패시베이션 컴포넌트는 플루오로하이드로카본, 플루오로카본, 또는 하이드로카본 중 적어도 하나를 포함한다. 바람직하게, 에칭 가스는 O2, 또는 COS와 같은 산소 함유 컴포넌트를 더 포함한다. 바람직하게, 에칭 가스는 탄소 함유 컴포넌트를 갖고, 에칭 가스 내 탄소의 몰량 대 에칭 가스의 WF6의 몰량의 비는 10,000:1 내지 5:1이다. 보다 바람직하게, 이 비는 1,000:1 내지 15:1이다. 가장 바람직하게, 이 비는 500:1 내지 20:1이다.
일부 실시예들에서, 에칭 동안 바이어스는 적어도 200 V이다. 보다 바람직하게, 에칭 동안 바이어스는 적어도 800 V이다. 가장 바람직하게, 에칭 동안 바이어스는 적어도 1600 V이다.
도 5는 에칭 가스에 WF6를 사용하지 않는 종래 기술 에칭 방법을 사용하여 에칭된 스택 (500) 의 개략적인 단면도이고, 패시베이션 도면은 패시베이션을 보다 명확하게 도시하기 위해 보다 큰 축척으로 예시되었다. 스택 (500) 은 패터닝된 마스크 (512) 아래에 배치된, 에칭 층 (508) 아래에 배치된, 기판 (504) 을 포함한다. 이러한 에칭에서, 탄소 패시베이션 (516) 은, 보다 많은 패시베이션 (516) 이 피처들 (520) 의 상단부 근방에 배치되도록 보다 큰 부착 계수를 갖는다. 이에 더하여, 탄소 패시베이션 (516) 은 에칭 내성이 보다 작아, 피처 (520) 의 하단부에 보다 가깝게 보다 박형의 패시베이션이 에칭된다. 고 종횡비 콘택트들을 형성하기 위해, 고 바이어스가 이온들을 가속화하도록 피처들의 하단부들에 인가된다. 이러한 고 바이어스는 탄소 패시베이션 (516) 의 제거를 상승시킨다. 그 결과, 피처 (520) 는 남아 있는 탄소 패시베이션 (516) 아래의 피처 (520) 의 측벽들에 보잉 (bowing) (524) 을 갖는다. 이러한 보잉은 디바이스 고장을 증가시킨다.
도 6은 탄소 패시베이션 컴포넌트와 함께 에칭 가스 내에 WF6를 사용하는 에칭 방법으로 에칭된 스택 (600) 의 개략적인 단면도이고, 패시베이션 도면은 패시베이션을 보다 명확하게 도시하기 위해 보다 큰 축척으로 예시되었다. 스택 (600) 은 패터닝된 마스크 (612) 아래에 배치된, 에칭 층 (608) 아래에 배치된, 기판 (604) 을 포함한다. 이러한 에칭은 탄소 패시베이션과 WF6 패시베이션의 조합인 패시베이션 (616) 을 갖는다. 탄소 패시베이션은, 보다 많은 패시베이션이 피처들 (620) 의 상단부 근방에 배치되도록 보다 높은 부착 계수를 갖는다. 이에 더하여, 탄소 패시베이션 (616) 은 에칭 내성이 보다 작다. WF6 패시베이션은 탄소 패시베이션보다 낮은 부착 계수를 갖고 에칭 내성이 보다 크다. 그 결과, 보다 많은 WF6 가 피처들 (620) 의 하단부에 보다 가깝게 배치되고, WF6 패시베이션은 보다 천천히 에칭되어, 보다 박형의 패시베이션으로 하여금 동일한 보호를 제공하게 한다. 고 종횡비 콘택트들을 형성하기 위해, 이온들을 가속하도록 피처들의 하단부들로 고 바이어스가 인가된다. 그 결과, WF6 또는 탄소 패시베이션 및 WF6 패시베이션의 조합에 의해 제공된 패시베이션 (616) 은 피처들 (620) 의 측벽들의 전체 길이를 따라 보다 많은 패시베이션을 제공한다. 그 결과, 보잉이 감소되어, 감소된 디바이스 고장을 발생시킨다. 이러한 조합은 하단 CD를 최대화하는 동안, 보잉 CD를 최소화할 수 있다는 것을 알게 되었다.
WF6 가스가 에칭 가스의 일부인 단일 단계 에칭을 제공함으로써, WF6이 에칭 페이즈 동안 에칭 가스의 일부 대신, 증착 페이즈 동안 증착 가스의 컴포넌트로서 사용되는 복수의 단계 프로세스들과 비교하여, 보다 신속한 에칭이 제공된다. 증착 단계 및 에칭 단계를 갖는 일부 복수 단계 에칭 프로세스들은 증착 및 에칭을 위한 별도의 챔버들을 필요로 할 수도 있고, 챔버들 간 이송 시간은 프로세싱 시간을 더 증가시킨다. 에칭 동안 탄소 패시베이션과 함께 에칭 동안 사용된 WF6이 에칭 단계 동안 보잉을 최소화하는 패시베이션을 제공할 것이라는 것이 예기치 않게 발견되었다.
또 다른 실시예에서, 실리콘 옥사이드 함유 에칭 층은 당업계에 ONON 층들로 공지된, 복수의 교번하는 실리콘 옥사이드 층 및 실리콘 나이트라이드 층을 포함하고, V-NAND 메모리와 같은 메모리 디바이스들에 사용될 수도 있다. 이러한 층들은 유전체 에칭 층을 형성한다. 이 예에서, 마스크는 비정질 탄소이다. 이 예에서, 에칭 가스는 CH2F2, WF6, 그리고 C4F6 또는 C4F8 중 적어도 하나를 포함할 것이다.
또 다른 실시예에서, 실리콘 옥사이드 함유 에칭 층은 당업계에 OPOP 층들로 공지된, 복수의 교번하는 실리콘 옥사이드 층 및 폴리 실리콘 층을 포함하고, 3D 메모리 디바이스들 용으로 사용될 수도 있다. 이 예에서, 마스크는 비정질 탄소이다. 이 예에서, 에칭 가스는 HBr, C4F8, CH3F, WF6, CH4, H2, COS, 및 NF3를 포함한다.
이에 더하여, 적어도 일부 실시예들은 탄소 패시베이션 층을 탄소 및 텅스텐 혼합물 패시베이션 층으로 대체하기 때문에, 패시베이션 층이 보다 도전성이다. 보다 도전성의 패시베이션 층은 전압 전위 축적을 감소시켜, 기판 (604) 및/또는 스택 (600) 내 아킹에 의해 유발된 문제들을 감소시킨다.
일부 실시예들에서, 다른 에칭 단계들이 WF6를 포함하는 에칭 가스를 사용하는 에칭 단계에 더하여 수행될 수도 있다. 예를 들어, WF6를 포함하는 에칭 가스는 실리콘 옥사이드 함유 에칭 층 (208) 을 완전히 에칭하기 위해 필요한 레시피 단계들의 전체 시퀀스의 일부를 위해 도입된다. 일부 이러한 예들에서, WF6는 복수 단계 에칭 시퀀스의 하나 이상의 단계들로 도입될 수도 있다. 다른 예들에서, WF6-포함 레시피 단계가 비-WF6 레시피 단계와 교번하는 순환적 레시피가 채용될 수도 있고, 전체 프로세스 시퀀스에서 적어도 2 번의 이러한 사이클들이 채용된다.
다른 실시예들에서, 다른 텅스텐 함유 가스들이 WF6 대신 사용될 수도 있다. 보다 바람직하게, 다른 텅스텐 및 할로겐 함유 가스들이 사용될 수도 있다. 예를 들어, WF5Cl, WBr6, W(CO)6, 또는 WCl6 가 WF6 대신 사용될 수도 있다.
본 발명이 몇몇 바람직한 실시예들로 기술되었지만, 본 발명의 범위 내의 대체, 수정, 치환, 및 다양한 대용 등가물들이 있다. 또한 본 발명의 방법들 및 장치들을 구현하는 많은 대안적인 방식들이 있다는 것을 주의해야 한다. 따라서 이하의 첨부된 청구항들이 본 발명의 진정한 정신 및 범위 내에 있는 모든 이러한 대체, 수정, 치환, 및 다양한 대용 등가물들을 포함하는 것으로 해석되도록 의도된다.
Claims (17)
- 챔버 내에서 패터닝된 마스크 아래에 배치된 실리콘 옥사이드 함유 에칭 층의 피처들을 에칭하기 위한 방법에 있어서,
텅스텐 함유 가스를 포함하는 에칭 가스를 상기 챔버 내로 흘리는 단계;
상기 텅스텐 함유 가스를 포함하는 상기 에칭 가스를 플라즈마로 형성하는 단계;
상기 실리콘 옥사이드 에칭 층을 상기 플라즈마에 노출하는 단계; 및
상기 텅스텐 함유 가스를 포함하는 상기 에칭 가스로부터 형성된 상기 플라즈마에 노출되는 동안 상기 실리콘 옥사이드 에칭 층 내에 피처들을 에칭하는 단계를 포함하는, 피처들을 에칭하기 위한 방법. - 제 1 항에 있어서,
상기 텅스텐 함유 가스는 WF6인, 피처들을 에칭하기 위한 방법. - 제 2 항에 있어서,
상기 에칭 가스는 탄소 함유 패시베이션 컴포넌트를 더 포함하는, 피처들을 에칭하기 위한 방법. - 제 3 항에 있어서,
상기 에칭 가스는 WF6에 더하여 할로겐 함유 컴포넌트를 더 포함하고, 상기 할로겐 함유 컴포넌트는 상기 탄소 함유 패시베이션 컴포넌트 또는 또 다른 할로겐 함유 화합물일 수도 있는, 피처들을 에칭하기 위한 방법. - 제 4 항에 있어서,
상기 에칭 가스는 산소 함유 컴포넌트를 더 포함하는, 피처들을 에칭하기 위한 방법. - 제 5 항에 있어서,
적어도 200 V의 바이어스를 제공하는 단계를 더 포함하는, 피처들을 에칭하기 위한 방법. - 제 5 항에 있어서,
상기 에칭 가스의 상기 탄소 함유 패시베이션 컴포넌트에 의해 제공된 탄소의 몰량 대 WF6의 몰량의 비는 10,000:1 및 10:1의 범위 내인, 피처들을 에칭하기 위한 방법. - 제 7 항에 있어서,
상기 탄소 함유 패시베이션 컴포넌트는 하이드로카본, 플루오로하이드로카본, 또는 플루오로카본 중 적어도 하나를 포함하는, 피처들을 에칭하기 위한 방법. - 제 8 항에 있어서,
상기 에칭 챔버 내로의 WF6를 포함하는 상기 에칭 가스의 플로우를 정지하는 단계;
WF6가 없는 에칭 가스를 상기 에칭 챔버 내로 흘리는 단계;
상기 WF6가 없는 에칭 가스를 상기 WF6가 없는 에칭 가스로부터 형성된 플라즈마로 형성하는 단계;
상기 WF6가 없는 에칭 가스로부터 형성된 상기 플라즈마에 상기 실리콘 옥사이드 에칭 층을 노출하는 단계; 및
상기 WF6가 없는 에칭 가스로부터 형성된 상기 플라즈마에 노출되는 동안 상기 실리콘 옥사이드 에칭 층 내의 피처들을 더 에칭하는 단계를 더 포함하는, 피처들을 에칭하기 위한 방법. - 제 9 항에 있어서,
상기 피처들을 에칭하는 단계는 상기 WF6를 포함하는 에칭 가스로부터 형성된 플라즈마로 에칭하는 단계 및 상기 WF6가 없는 에칭 가스로부터 형성된 상기 플라즈마로 에칭하는 단계가 교번하는 복수의 사이클들을 포함하는, 피처들을 에칭하기 위한 방법. - 제 3 항에 있어서,
상기 실리콘 옥사이드 함유 에칭 층은 벌크 실리콘 옥사이드 층, ONON 층, 또는 OPOP 층 중 적어도 하나를 포함하는, 피처들을 에칭하기 위한 방법. - 제 11 항에 있어서,
상기 패터닝된 마스크는 비정질 탄소 또는 폴리 실리콘 중 적어도 하나인, 피처들을 에칭하기 위한 방법. - 제 3 항에 있어서,
상기 에칭 가스의 상기 탄소 함유 패시베이션 컴포넌트에 의해 제공된 탄소의 몰량 대 WF6의 몰량의 비는 10,000:1 및 10:1의 범위 내인, 피처들을 에칭하기 위한 방법. - 제 3 항에 있어서,
상기 탄소 함유 패시베이션 컴포넌트는 하이드로카본, 플루오로하이드로카본, 또는 플루오로카본 중 적어도 하나를 포함하는, 피처들을 에칭하기 위한 방법. - 제 1 항에 있어서,
적어도 200 V의 바이어스를 제공하는 단계를 더 포함하는, 피처들을 에칭하기 위한 방법. - 챔버 내에서 패터닝된 마스크 아래에 배치된 실리콘 옥사이드 함유 에칭 층의 피처들을 에칭하기 위한 방법에 있어서,
WF6 및 탄소 함유 패시베이션 컴포넌트를 포함하는 에칭 가스를 상기 챔버 내로 흘리는 단계;
상기 WF6 및 탄소 함유 패시베이션 컴포넌트를 포함하는 상기 에칭 가스를 플라즈마로 형성하는 단계;
상기 실리콘 옥사이드 에칭 층을 상기 WF6 및 탄소 함유 패시베이션 컴포넌트를 포함하는 상기 에칭 가스로부터 형성된 상기 플라즈마에 노출하는 단계; 및
텅스텐 및 탄소 함유 패시베이션 컴포넌트의 측벽 패시베이션 층을 형성하는 동안, 상기 WF6 및 탄소 함유 패시베이션 컴포넌트를 포함하는 상기 에칭 가스로부터 형성된 상기 플라즈마에 노출되는 동안 상기 실리콘 옥사이드 에칭 층 내에 피처들을 에칭하는 단계를 포함하는, 피처들을 에칭하기 위한 방법. - 제 16 항에 있어서,
상기 에칭 가스는 WF6에 더하여 할로겐 함유 컴포넌트를 더 포함하고, 상기 할로겐 함유 컴포넌트는 상기 탄소 함유 패시베이션 컴포넌트 또는 또 다른 할로겐 함유 화합물일 수도 있는, 피처들을 에칭하기 위한 방법.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US15/069,022 US9673058B1 (en) | 2016-03-14 | 2016-03-14 | Method for etching features in dielectric layers |
US15/069,022 | 2016-03-14 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20170106927A true KR20170106927A (ko) | 2017-09-22 |
KR102178834B1 KR102178834B1 (ko) | 2020-11-16 |
Family
ID=58776573
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020170030641A KR102178834B1 (ko) | 2016-03-14 | 2017-03-10 | 유전체 층들 내 피처들을 에칭하기 위한 방법 |
Country Status (3)
Country | Link |
---|---|
US (1) | US9673058B1 (ko) |
KR (1) | KR102178834B1 (ko) |
TW (1) | TWI705498B (ko) |
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