KR20170106666A

KR20170106666A - 동박의 표면처리 방법 및 그 방법으로 표면처리된 동박과 동박 적층체

Info

Publication number: KR20170106666A
Application number: KR1020160030038A
Authority: KR
Inventors: 최명수
Original assignee: 단국대학교 산학협력단
Priority date: 2016-03-14
Filing date: 2016-03-14
Publication date: 2017-09-22

Abstract

본 발명은 동박 표면처리 방법으로서, a)동박 표면에 구리핵 생성단계; 및b)상기 생성된 구리핵 성장단계를 포함하되,상기 a), b)단계에서 사용하는 도금액의 성분은 동일한 도금액으로서 10~300g/L의 황산구리5수화물, 10~600g/L의 황산농도이며,상기 a)단계는 한계전류밀도로 도금처리 하며, 처리시간 1~30초이고,상기 b)단계는 한계전류밀도와및 한계전류밀도의 절반에 해당하는 전류밀도로 도금처리하며, 0.5~15초 간격으로 교차반복도금하는 동박 표면처리 방법에 관한 것이다.

Description

동박의 표면처리 방법 및 그 방법으로 표면처리된 동박과 동박 적층체{Surface treatment method of a copper foil, the copper foil surface-treated by the method and Laminate}

본 발명은 동박의 표면처리 방법 및 그 방법으로 표면처리된 동박에 관한 것으로 전해 또는 압연동박에 전해도금방식을 사용하여 표면에 노듈(nodule)을 생성하는 표면 조도제어기술에 관한 것이다.

산업이 발전함에 따라, 각 산업 영역에서 인쇄회로기판의 사용이 증가하고 있다. 특히, 최근에는 경성의 인쇄회로기판뿐만 아니라, 연성의 인쇄회로기판의 수요가 급증하고 있다. 이와 같은 인쇄회로기판은 일반적으로 동박 적층판(CCL: copper clad laminate)에 도금층을 형성한 후, 형성된 도금층에 회로를 패터닝하여 제조된다.

상기 동박 적층판에 사용되는 동박은 전해 동박 또는 압연 동박이 사용될 수 있다. 전해 동박은 드럼을 전해액에 담그고 전기 도금을 실시하여 동박을 준비한 후 이를 표면처리하여 제조되며, 압연 동박은 압연 롤러에 동괴를 압연하여 동박을 제조한 후 이를 표면처리하여 제조된다.

일반적으로 동박은 전해동박과 압연동박으로 나뉜다. 전해동박은 표면이 거친 Matte면(M면; Matte side)과, 표면이 비교적 매끄러운 Shiny면 (S면; Shiny side) 로 구분된다. 이는 전해동박의 제조공정에 있어서 드럼에서 박리되는 M면이 거친 형상을 하고 있기 때문이며, 상대적으로 반대 면은 매끄러운 면을 형성하기 때문이다.

이와 다르게 압연동박은 양면이 모두 매끄러운 s면 (Shiny side)으로 되어 있다. 압연동박은 전해동박에 비해 비교적 고가를 형성하고 있으며, 그동안 전자회로를 구성하는 PCB, FPCB의 주요 소재로 사용되어 왔으나, 최근에는 전해동박이 저가로 같은 역할을 조금씩 대체하여 오고 있는 실정이다.

연성동막적층필름 (FCCL : Flexible, Copper Clad Laminated )은 연성회로기판(FPCB)의 주요 재료이며, 최근 전자제품이 경박단소화 되면서 그 사용량은 더욱 늘어나고 있는 추세이다.

이러한 연성동막적측필름(FCCL)은 필름에 압연동박 또는 전해동박을 접착하여 주로 제조한다. 이중 M면과 S면이 구분되는 전해동박의 경우 M면은 표면적이 넓고 거칠어 필름과의 접착시 접착강도가 뛰어나 별도의 표면처리를 하지 않고 사용하는 경우가 많다. 그러나, 전해동박의 S면과 압연동박의 양면은 표면이 너무 곱기 때문에 그대로 사용하였을 경우 온전한 접착력을 확보하기가 매우 어렵다.

이러한 문제를 해결하기 위해 산업계는 다양한 방법으로 전해동박과 압연동박을 표면처리하여 접착강도를 높이려 하고 있다. 그중 대표적인 첫 번째 방법은 동박 표면을 샌드 블라스트(sand blast)처리를 하여 표면을 거칠게 하고 표면적을 더 넓게 만드는 것이다.

이 방식으로 표면적 확대를 통하여 원하는 접착력을 얻을 수 있으나, 원래 동박이 가지고 있던 두께가 일정부분 감소하고, 이로 인하여 전기적 특성이 달라지는 문제를 가지고 있었다. 또한 표면에 샌드 블라스트 처리로 인한 낙분이 존재하여 예기치 않은 불량을 야기시킨다.

두 번째 방법은 블랙 옥사이드 또는 브라운 옥사이드라 불리우는 표면 산화처리이다. 전해동박의 M면은 노듈(Nodule)이 형성되어 있기에 접합력에 문제가 없으나, S면이나 압연동박의 경우에는 별도로 접합력을 얻기 위해 black(brown)-Oxide라는 산화처리를 한다.

도 1은 Black-Oxide 방법으로 산화 처리된 동박 표면을 확대한 사진이다.

이러한 산화처리를 통해 접합력 증가 효과를 얻을 수 있지만, 반대로 소재 표면을 에칭하는 형식으로 표면처리를 하기 때문에 불규칙적으로 두께불량의 원인이 된다. 또한, 표면산화로 인한 전기전도율과 열전도율에 변화를 주며 이후 PCB 제조 공정에서 Pink-Ring 이라는 불량의 원인을 제공한다.

세 번째 방법으로는 도금방식으로 표면처리를 하는 것이다. 이 도금 방식은 동박의 표면처리 방식 중 유일하게 동박의 소실을 가져오지 않는 방식으로 균일한 동박의 두께를 유지할 수 있는 장점이 있다.

대한민국 특허 공개공보 제10-2014-0034698호에서 산화처리는 동박을 일부러 산화시켜 거칠게 만드는 공정인데. 도금에 있어서는 크롬이나 몰리브데늄을 사용하면서까지 산화를 방지하는 방청처리를 한다.

공정명	구리농도	황산농도	전해액온도
구리핵생성	Cu 10g/L	H2SO4 80g/L	25 ℃
구리핵성장	Cu 45g/L	H2SO4 80g/L	40 ℃

상기 표 1은 대한민국 특허 공개번호 제10-2014-0034698호에 따른 조화처리 공정의 전해액 조건표이다.

상기 조건표대로 전해동박의 S면이나 압연동박에 구리핵을 생성하고 성장시킬 경우 실제 합금도금을 실시하기 이전의 표면상태는 화장용 휴지로 표면을 문질렀을 때, 구리핵 노듈(nodule)이 부서지면서 휴지에 구리 부서진 잔 물질이 뭍어 나올 수 있다.

그러나 이렇게 조화처리가 된 도금의 표면에 내약품처리나 내열처리를 위한 습식 전기도금이 이루어지고 나면, 조화층의 부서짐이 현격히 줄어드는 것을 확인할 수 있다.

즉, 내약품처리나, 내열처리를 위한 습식전기도금은 연성동막적층필름(FCCL)의 제조에 있어서는 노광후 에칭성을 오히려 방해하는 처리임에도 불구하고 구리핵을 생성시키고 성장시키는 조화처리시에 조화처리된 구리핵이 쉽게 부서지는 것을 방지하는 것이 주된 목적이었던 것이다.

따라서, 조화처리된 도금층이 전해동박의 M면 만큼 튼튼하다면, 내약품처리를 위한 도금이나, 내열처리를 위한 도금 공정을 굳이 필요로 하지 않는다.

그러나, 종래 기술은 조화처리만으로는 노듈(nodule)층의 전해동박의 M면만큼 튼튼하게 구성되지 않는 문제점이 있어왔다.

이런한 문제점을 해결하기 위해 종래에는 다양한 합금도금층을 구비하였으나, 이러한 다양한 합금도금층은 회로구성시 에칭성등을 나쁘게 하는 문제점이 있어왔다.

1.대한민국 특허 공개번호 10-2015-0124388 표면처리 동박 및 적층판 2.대한민국 특허 공개번호 10-2014-0034698 동박의 표면처리 방법 및 그 방법으로 표면처리된 동박

본 발명은 상기한 문제점을 해결하기 위해 전해동박의 Shiny면 및 압연동박의 양면의 도금방식의 표면처리에 있어서, 전해동박의 Matte면에 버금가는 부착성이 있는 조화처리 도금공정을 제공하는 것을 목적으로 한다.

또한, 본 발명은 상기 방법으로 표면처리된 동박 및 상기 동박을 포함하는 동박 적층판을 제공하는 것도 목적으로 한다

상기와 같은 문제점을 해결하기 위해, 본 발명은 동박 표면처리 방법으로서, a)동박 표면에 구리핵 생성단계; 및b)상기 생성된 구리핵 성장단계를 포함하되,상기 a), b)단계에서 사용하는 도금액의 성분은 동일한 도금액으로서 10~300g/L의 황산구리5수화물, 10~600g/L의 황산농도이며,상기 a)단계는 한계전류밀도로 도금처리 하며, 처리시간 1~30초이고,상기 b)단계는 한계전류밀도와및 한계전류밀도의 절반에 해당하는 전류밀도로 도금처리하며, 0.5~15초 간격으로 교차반복도금하는 동박 표면처리 방법을 제공한다.

또한 본 발명은 상기 a), b)단계에서 한계전류밀도는 탄도금(BURNING PLATING)현상이 발생되지 아니하는 최대 전류밀도인 것에 특징이 있는 동박 표면처리 방법을 제공한다.

또한 본 발명은 상기 a), b)단계에서 한계전류밀도는 2A/dm²~15A/dm²인 것에 특징이 있는 동박 표면처리 방법을 제공한다.

또한 본 발명은 상기 a), b)단계에서 사용되는 도금액은 동일한 저장공간에서 사용될 수 있는 것에 특징이 있는 동박 표면처리 방법을 제공한다.

또한 본 발명은 상기 구리핵 생성단계에서 생성된 도금층의 두께는 0.1 내지 0.7 ㎛ 인 것에 특징이 있는 동박 표면처리 방법을 제공한다.

또한 본 발명은 상기 구리핵 성장단계에서 성장된 도금층의 두께는 0.1 내지 0.7 ㎛ 인 것에 특징이 있는 동박 표면처리 방법을 제공한다.

또한 본 발명은 상기 구리핵 성장은 도금시간과 전류에 비례하는 것에 특징이 있는 동박 표면처리 방법을 제공한다.

또한 본 발명은 상기 어느 한 항의 방법으로 표면처리된 동박을 제공한다.

또한 본 발명은 상기 동박은 압연동박 또는 전해동박인 것을 특징으로 하는 표면처리된 동박을 제공한다.

또한 본 발명은 상기 동박을 포함하는 동박 적층체를 제공한다.

또한 본 발명은 상기 동박 적층체는 FPCB(Flexible Printed Circuit Board), PCB(Printed Circuit Board)로 사용가능한 것에 특징이 있는 동박 적층체를 제공한다.

본 발명은 압연동박 및 전해동박의 Matte면에 노듈(Nodule)층을 형성하여 동박과의 부착력이 현저히 상승된 효과를 제공한다.

또한 본 발명은 상기 노듈(Nodule)이 형성된 압연동박 및 전해동박을 이용하여 연성동막적층필름(FCCL)의 소재 및 방열재료등 다양한 용도로 활용이 가능한 특징이 있다.

도 1은 Black - Oxide 방법으로 산화 처리된 동박 표면을 확대한 사진이다. 도 2는 본 발명의 구리핵 생성과 구리핵 성장을 설명하기 위한 간단한 공정도이다
도 3은 본 발명에 의한 구리핵을 생성시키고 성장시킨 동박의 표면 사진이다.

이하 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 우선, 본 발명을 설명함에 있어, 관련된 공지기능 혹은 구성에 대한 구체적인 설명은 본 발명의 요지를 모호하지 않게 하기 위하여 생략한다.

본 명세서에서 사용되는 정도의 용어 '약', '실질적으로' 등은 언급된 의미에 고유한 제조 및 물질 허용오차가 제시될 때 그 수치에서 또는 그 수치에 근접한 의미로 사용되고, 본 발명의 이해를 돕기 위해 정확하거나 절대적인 수치가 언급된 개시 내용을 비양심적인 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다.

본 발명은 동박 표면처리 방법으로서, a)동박 표면에 구리핵 생성단계; 및 b)상기 생성된 구리핵 성장단계를 포함하되, 상기 a), b)단계에서 사용하는 도금액의 성분은 동일한 도금액으로서 10~300g/L의 황산구리5수화물, 10~600g/L의 황산농도이며,

상기 a)단계는 전류밀도 2A/dm²~15A/dm², 처리시간 1~30초이고, 상기 b)단계는 전류밀도 한계전류밀도인 2A/dm²~15A/dm² 및 한계전류밀도의 절반인 1A/dm²~7.5A/dm²을 0.5~15초 간격으로 교차반복도금하는 동박 표면처리 방법에 관한 발명이다.

상기 한계전류밀도는 탄도금(BURNING PLATING)현상이 발생되지 아니하는 최대 전류밀도를 의미한다.

본 발명은 구리핵 생성용 도금액과 조화구리 도금액을 단일화한 구리도금액을 제공한다. 또한 본 발명은 또한 단일화된 구리도금액을 이용하여 구리핵을 생성하고, 생성된 구리도금액을 성장시키는 방법에 관한 것이다.

본 발명의 특징은 구리 도금액을 생성하는 도금액은 유기황화합물, 레벨링제, 계면활성제등의 유기물을 사용하지 않을 수 있다는 것이다. 왜냐하면, 유기물은 평활한 구리핵을 생성시킬 때 평활하게 생성시키기 때문에 노듈(Nodule) 형성에 도움이 되지 못하고, 한번 성장방향이 결정된 금속핵의 성장방향을 바꾸기 위해서는 또 다른 첨가제를 요구하기 때문이다.

따라서, 처음부터 노듈(Nodule) 형성을 목적으로 한다면, 종래의 황산구리도금액에서 사용하는 다양한 첨가제들은 오히려 공정에 방해가 될 수 있다. 또한 본 발명에서는 황산철7수화물 같은 첨가제를 사용하지 않을 수 있다. 황산철7수화물의 경우 노듈(Nodule)층의 경도를 상승시키고 산화성(에칭성)을 높이는 장점은 있지만, 표면 전도율을 떨어뜨리고, 산화성으로 인하여 동박의 장기간 보관을 어렵게 할 수 있기 때문이다.

공정명	황산구리 5수화물	황산	전류밀도	처리시간(SD)
구리핵 생 성	10~300g/L	10~600g/L	2A/dm²~15A/dm² (한계전류밀도이하)	1초~30초
구리핵 성 장	10~300g/L	10~600g/L	1A/dm²~7.5A/dm² (한계전류밀도1/2) 2A/dm²~15A/dm² (한계전류밀도)	교차 반복도금 0.5초~15초

표 2는 본 발명에서 사용할 도금액의 조성 및 전류밀도에 관한 것이다. 본 발명에 의하면 구리 도금액을 핵생성 도금액과 핵성장 도금액으로 구분하지 않고 일액형으로 사용함으로서 생산공정에서 도금액의 관리를 손쉽게 만들어준다.

구리핵 생성에 대해 보다 자세히 설명하면, 이는 구리도금액으로서 황산구리 및 황산을 주성분으로 하는 수용액을 사용할 수 있다. 바람직하게는 황산구리5수화물, 황산농도를 혼용하여 사용할 수 있다.

본원 발명의 구리핵 생성공정에 의하여 생성된 구리핵은 평활한 구리도금층을 형성하지 않고, 처음부터 도금층의 성장방향이 노듈(Nodule)을 형성하기 위한 뾰족한 형태의 구리핵을 생성시킨다.

처음부터 구리핵의 생성 방향이 노듈(Nodule)을 형성하기 적합한 형태로 생성되기 때문에 종래의 각종 유기물이 포함된 도금액을 사용할 수는 없다. 따라서, 본 원 발명에서는 유기황화합물 (예를 들면, SPC 등), 계면활성제, 레벨링제 등의 유기물을 사용하지 않을 수 있다.

상기 황산구리5수화물은 10~300g/L의 범위내에서 사용하는 것이 바람직하다. 더욱 바람직하게는 150~300g/L의 범위내에서 사용한다. 황산구리5수화물의 농도가 짙을수록 버닝도금 현상을 방지하는데 도움이 된다.

황산의 농도는 10~600g/L의 범위내에서 사용하는 것이 바람직하다. 더욱 바람직하게는 50~600g/L의 농도로 사용하는 것이 바람직하다.

그리고 구리 도금처리로서 구리 도금액중에서, 전해도금처리를 하여, 동박의 두 개의 면 중 어느 하나의 주면상에 소정의 두께, 예를 들면 0.1~0.7㎛인 구리 도금층을 형성한다.

상기 구리 도금층을 형성할 때의 전류밀도는 도금조건에 있어서의 한계전류밀도 미만의 밀도로 한다. 즉, 구리 도금액중에 금속립을 석출시키지 않는 전류밀도 미만, 다른 표현으로 하면 소위 버닝도금 (burning plating; 탄도금)을 발생시키는 전류밀도 미만으로 한다.

이에 따라 형성된 구리핵은 노듈(Nodule)층을 형성하기 좋은 거친 구리도금층을 형성할 수 있다. 한편 전류밀도를 높게 할수록 생산성을 향상시킬 수 있다. 따라서 전류밀도는 한계전류밀도의 미만의 범위내에서 가능한 높게 정하면 된다.

다음 공정인 구리핵 성장 공정을 살펴보면, 본원 발명에서 구리핵 성장 공정은 구리핵 생성 공정에서 사용하였던 도금액을 그대로 사용한다. 따라서 구리핵 생성공정과 구리핵 성장공정의 도금액이 동일하므로 도금액의 관리가 수월해진다.

보다 자세히 살펴보면, 거친 구리핵 생성 공정이 종료된 동박 기재를 굳이 수세할 필요가 없이 바로 구리핵 성장 도금공정에 투입하여, 구리 도금층상에 소정 두께, 예를 들면 0.1~0.7㎛로 구리핵을 성장시킨다.

도금액이 동일하기 때문에 굳이 수세 공정을 넣을 필요가 없다. 상기 구리핵 성장은 도금액이 동일한 조건에서는 도금시간과 전류밀도에 비례한다. 본 발명의 구리핵 성장층을 형성할 때의 전류밀도는 도금조건에 있어서의 한계전류밀도 이하로 하면 된다.

종래의 한계전류밀도 이상으로 구리핵을 성장시키는 이른바 조화구리 도금 공정은 앞서 말한 바와 같이 탄도금(BURNING PLATING)현상이 일어나기 때문에 구리핵과의 부착력이 매우 약한 단점이 있었지만, 본원 발명의 경우 이러한 단점이 없다.

생성된 구리핵을 성장시키는 전류밀도가 탄도금(BURNING PLATING)이 일어나는 한계전류밀도 이상으로 도금을 할 경우 종래의 표면처리 방식에서처럼 부착력이 심히 저하되기 때문이다.

다만, 이럴 경우 구리핵 성장 공정에서의 도금시간이 길어질 수 있기 때문에, 이러한 단점을 보완하기 위하여 구리핵 성장 단계에서 다수개의 정류기를 통하여 길어지는 시간만큼 공정 라인의 길이를 늘릴 필요가 있다.

도 2은 본원 발명의 구리핵 생성과 구리핵 성장을 설명하기 위한 간단한 공정도이다.

도 2에서 보는 바와 같이 구리핵 생성과 구리핵 성장은 같은 도금액을 사용함으로 도금액 저장 탱크 1개로 모든 구리 도금 공정을 처리하게 된다.

또한, 구리핵 생성이후, 구리핵의 성장을 한계전류밀도 이하에서 전류량을 다양하게 조절 예를들면, 한계전류밀도의 50%와 한계전류밀도를 반복하여 전기 공급량의 변화를 주는 방법을 통하여 성장시킨다.

이렇게 성장된 구리도금층은 노듈(Nodule)로서 원박과의 부착력이 매우 뛰어나 별도의 합금 도금 공정을 필요로 하지 않는다.

상기 설명에서는 표면처리 동박이 FPCB, PCB에 사용될 경우에 대해서 설명했지만, 이것에 한정되지 않는다.

본 실시형태에 관한 표면처리 동박은 리튬 이온 2차전지의 음극집진동박, 플라즈마 디스플레이용 전자파 실드, IC카드의 안테나 등에도 사용될 수 있다.

다만 전자파 실드 및 안테나 등의 용도로 사용하기 위하여 니켈도금 또는 니켈계 합금도금과 주석도금 또는 주석계 합금 도금을 추하여야 한다.

이러한 구리도금 이외의 도금은 필요에 따라 추가할 수 있다. 이때 사용하는 도금액은 설파민산니켈 도금, 와트욕니켈 도금, 황산주석도금등 통상적으로 사용하는 도금액을 사용할 수 있다.

본원 발명의 중요한 점은 이러한 합금도금을 하지 아니한 상태에서 더욱 튼튼한 노듈(Nodule)층을 형성하는 것이다.

이하 구체적인 비교예와 실시예를 통하여 본원 발명을 설명한다.

실시예

50㎛의 압연동박에 아래 표3과 같은 200g/L의 황산구리5수화물, 100g/L의 황산농도의 도금액과 도금 조건으로 도금을 실시하였다. 도금액에는 어떠한 첨가제도 넣지 아니하고, 한계전류밀도 이하에서 도금을 실시하였다.

공정명	황산구리 5수화물	황산	전해액 온도(℃)	전류밀도	처리시간
구리핵 생성	200g/L	100g/L	25	15A/dm² (한계전류밀도이하)	10초
구리핵 성장	200g/L	100g/L	25	8A/dm² 15A/dm² 8A/dm² 15A/dm² 8A/dm² 15A/dm²	10초 10초 10초 10초 10초 10초

도금액은 구리핵 생성에 사용된 도금액을 그대로 사용하였으며, 도금 시간은 종래 도금시간 대비 매우 길어졌다. 그러나 연속도금에 있어서, 처음 구리핵 생성에 소요된 10초의 범위를 벗어나지 않게, 도금횟수를 추가하였다.

즉, 롤투롤(Roll To Roll) 연속도금 공정에서 공정시간은 종전과 동일하다. 연속도금 공정에서 이전 공정의 도금시간이 10초이고 이후 공정의 도금시간이 2초인 경우 결국 10초를 모두 소비할 수밖에 없기 때문에 이러한 이전 도금 공정의 시간만큼을 충분히 활용하여 굳이 한계전류밀도 이상으로 도금하여 탄도금(BURNING PLATING)을 만들 필요가 없다.

따라서 도금라인의 전체길이가 길어질 뿐이지 공정 시간은 똑같기 때문이다. 전류밀도는 1회에 10초 도금할 때마다 한계전류밀도 이하에서 변화를 주어 도금층의 성장을 조절한다.

도 3은 본 발명에 의하여 구리핵을 생성시키고 성장시킨 동박의 표면 사진이다. 표면의 상측 약 1cm는 도금이 실시되지 않은 상태라 평평하고 도금된 부분은 매우 거친 표면을 가지고 있음을 알 수 있다.

본 실시예를 아래 표4와 같이 실시예 1~3로 구분하였다.

실시예	구리핵생성	구리핵성장	니켈도금	방청도금
1	15ASD 10초	8ASD 10초, 15ASD 10초 3회반복	미실시	미실시
2	15ASD 10초	상동	실시	미실시
3	15ASD 10초	상동	실시	실시

비교예

50㎛의의 두께를 가진 압연동박을 준비하고 상기 동박은 통상적인 전처리 수세공정을 거쳐 구리핵을 생성하고 성장하는 도금을 실시하였다. 도금에 사용된 양극은 전기동판을 사용하였다.

그리고 수세를 실시한 후 구리핵을 성장하는 도금을 실시하였다. 비교예의 도금액 및 도금 조건은 하기 표 5와 같다.

공정명	황산구리 5수화물	황산	전해액 온도(℃)	전류밀도	처리시간
구리핵 생 성	40g/L	100g/L	25	15A/dm² (한계전류밀도이하)	10초
구리핵 성 장	100g/L	100g/L	25	40A/dm² (한계전류밀도이상)	2초

도금결과 압연동박의 양면에 매우 붉은색의 탄도금 (BURNING PLATING)이 발생하였다.

비교예에서 아래 표6와 같이 비교예 1~3로 구분하였다.

비교예	구리핵생성	구리핵성장	니켈도금	방청도금
1	15ASD 10초	40ASD 2초	미실시	미실시
2	15ASD 10초	40ASD 2초	실시	미실시
3	15ASD 10초	40ASD 2초	실시	실시

상기 실시예 및 비교예에서 니켈도금은 WATT니켈 도금액으로 황산니켈 300g/L, 염화니켈 40g/L, 붕산 45g/L이며, pH는 4.5로 한다. 방청도금은 중크롬산소다 5g/L를 사용하였으며 미약한 전기를 흘려 방청처리를 하고 수세한다.

노듈 (Nodule) 붕괴실험

상기 실시예 및 비교예의 노듈(Nodule) 형성 부분을 미용용 화장지를 이용하여 좌우로 20회 왕복하여 노듈(Nodule)층 붕괴를 TEST 하였다.

구분	티슈에뭍어남	표면NODULE 층 붕괴
실시예1	X	X
실시예2	X	X
실시예3	X	X
비교예1	O	과량붕괴
비교예2	O	다소붕괴
비교예3	O	다소붕괴

표7의 시험 결과에서 보듯이 실시예인 노듈(Nodule)층을 생성하고 성장시킨 전류밀도가 한계전류밀도 미만일 경우 노듈(Nodule)은 붕괴되지 않고 매우 튼튼하게 형성됨을 알 수 있다. 반면, 비교예의 한계전류밀도 이상으로 노듈(Nodule)층을 성장시킨 경우 노듈(Nodule)층이 쉽게 붕괴되며, 합금 도금을 하여도 그 붕괴를 완전히 막을 수 없다.

동박 적층체의 제조 후 접착강도 및 내열성 실험

1.동박 적층체의 제조

상기 실시예 및 비교예의 각 표면처리 동박을 사용하여 적층판으로서 양면 연성동막적층필름(FCCL)을 제작한다. 수지로는 25μm의 폴리이미드 수지 필름을 사용하였으며, 가로 100mm, 세로 100mm의 크기로 절단한다.

절단한 각 소정의 시료는 표면처리 동박의 표면처리층이 형성된 측면이 수지와 접촉하도록 각 시료를 적층했으며 진공 프레스기를 사용하여 300℃, 5MPa, 10분의 조건으로 압착하여 양면 동박 적층체 (FCCL)을 제작하였다.

2.접착강도 시험

동박 적층체를 20mm² 으로 자르고 오븐에 180℃로 24시간 baking후 만능시험기(UTM)을 이용하여 90도 접착강도를 측정하였다.

3.내열성 시험

납(Pb)가 담긴 용기를 288℃로 맞추고 온도가 설정온도에 도달하면, 5Omm ×50mm 로 동박 적층체를 절단하여 시편을 만든 후 납조에 띄워서 시편이 부풀 때까지의 시간을 측정하였다. 20초 이상 측정될 때를 'OK'로 그 미만일 경우를 ‘NG’로 측정하였다.

구분	접착강도(kgf/㎝²)	내열성
실시예1	4.61	OK
실시예2	4.58	OK
실시예3	4.72	OK
비교예1	3.07	NG
비교예2	4.53	OK
비교예3	4.55	OK

표 8에서 보듯이 실시예 1~3은 한계전류밀도 미만에서 구리핵 생성 및 성장만 실시한 경우로 노듈(Nodule)을 성장시킨 특징이 있고, 특히 합금도금(니켈) 및 방청도금단계가 미실시된 경우인 실시예 1은 접착강도가 4.61(kgf/㎝²)로 합금도금 및 방청도금을 추가로 한 다른 실시예 2,3의 접착강도와 비교하더라도 거의 차이가 없다.

그러나 비교예 1은 구리핵 생성 및 성장만 실시한 것으로 한계전류밀도 이상으로 노듈(Nodule)을 성장시킨 것으로 이 경우 합금도금단계 있는 비교예 2,3과 달리

구리핵과 조화구리 도금층 사이의 부착력이 나쁘기 때문에 조화구리도금층이 쉽게 부서져서 접착강도는 3.07(kgf/㎝²) 정도로 상당히 나쁨을 알 수 있으며 또한 내열성도 떨어짐을 알 수 있다.

결론적으로 실시예 1은 합금도금 및 방청도금 단계없이 구리핵 생성 및 성장의 단계만으로도 접착강도와 내열성이 우수하고 이를 포함하여 추가단계를 진행한 실시예 2,3 또한 우수한 성질을 갖는다. 따라서 추가적인 합급도금 단계가 반드시 필요한 비교예 2,3에 비해 절차상 간단하면서도 동일 또는 이상의 효과를 얻을 수 있다는 점에서 본 발명의 특징이 있다.

또 앞서 본 바와 같이 노듈(Nodule)층이 부서지지 아니하고 매우 튼튼함을 알 수 있다. 또한, 필요에 따라, 상장된 노듈(Nodule) 층 위에 니켈, 코발트 등 강자성체 금속을 도금함으로써 방열, EMI, EMC의 소재료 활용이 가능하다. 특히 노듈(Nodule)층으로 인하여 확대된 표면적은 이뿐만이 아니라 다양한 용도로 활용이 가능하다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어서 명백할 것이다.

Claims

동박 표면처리 방법으로서,
a)동박 표면에 구리핵 생성단계; 및
b)상기 생성된 구리핵 성장단계를 포함하되,
상기 a), b)단계에서 사용하는 도금액의 성분은 동일한 도금액으로 10~300g/L의 황산구리5수화물, 10~600g/L의 황산농도이며,
상기 a)단계는 한계전류밀도로 도금처리 하며, 처리시간 1~30초이고,
상기 b)단계는 한계전류밀도와및 한계전류밀도의 절반에 해당하는 전류밀도로 도금처리하며, 0.5~15초 간격으로 교차반복도금하는 동박 표면처리 방법.
제1항에 있어서,
상기 a), b)단계에서 한계전류밀도는 탄도금(BURNING PLATING)현상이 발생되지 아니하는 최대 전류밀도인 것에 특징이 있는 동박 표면처리 방법.
제2항에 있어서,
상기 a), b)단계에서 한계전류밀도는 2A/dm²~15A/dm²인 것에 특징이 있는 동박 표면처리 방법.
제1항에 있어서,
상기 a), b)단계에서 사용되는 도금액은 동일한 저장공간에서 사용될 수 있는 것에 특징이 있는 동박 표면처리 방법.
제1항에 있어서,
상기 구리핵 생성단계에서 생성된 도금층의 두께는 0.1 내지 0.7 ㎛인 것에 특징이 있는 동박 표면처리 방법.
제1항에 있어서,
상기 구리핵 성장단계에서 성장된 도금층의 두께는 0.1 내지 0.7 ㎛인 것에 특징이 있는 동박 표면처리 방법.
제1항에 있어서,
상기 구리핵 성장은 도금시간과 전류에 비례하는 것에 특징이 있는 동박 표면처리 방법
제1항 내지 제7항 중 어느 한 항의 방법으로 표면처리된 동박.
제8항에 있어서,
상기 동박은 압연동박 또는 전해동박인 것을 특징으로 하는 표면처리된 동박.
제8항에 있어서,
상기 동박을 포함하는 동박 적층체.
제10항에 있어서,
상기 동박 적층체는 FPCB(Flexible Printed Circuit Board) 및 PCB(Printed Circuit Board)로 사용가능한 것에 특징이 있는 동박 적층체.