KR20170105767A - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

Info

Publication number
KR20170105767A
KR20170105767A KR1020160028822A KR20160028822A KR20170105767A KR 20170105767 A KR20170105767 A KR 20170105767A KR 1020160028822 A KR1020160028822 A KR 1020160028822A KR 20160028822 A KR20160028822 A KR 20160028822A KR 20170105767 A KR20170105767 A KR 20170105767A
Authority
KR
South Korea
Prior art keywords
film
trench
work function
side wall
gate electrode
Prior art date
Application number
KR1020160028822A
Other languages
English (en)
Other versions
KR102435622B1 (ko
Inventor
김주연
박기관
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020160028822A priority Critical patent/KR102435622B1/ko
Priority to US15/413,680 priority patent/US10068901B2/en
Priority to CN201710061181.2A priority patent/CN107068678A/zh
Publication of KR20170105767A publication Critical patent/KR20170105767A/ko
Priority to US16/117,065 priority patent/US11355492B2/en
Priority to US17/731,316 priority patent/US20220262793A1/en
Application granted granted Critical
Publication of KR102435622B1 publication Critical patent/KR102435622B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

반도체 장치는 제1 내지 제4 영역을 포함하는 기판; 상기 기판 상에 형성되고, 상기 제1 내지 제4 영역에 대응되어 형성된 제1 내지 제4 트렌치를 포함하는 층간 절연막; 상기 제1 트렌치의 측벽 및 바닥면을 따라 연장되는 제1 게이트 절연막; 상기 제2 트렌치의 측벽 및 바닥면을 따라 연장되는 제2 게이트 절연막; 상기 제3 트렌치의 측벽 및 바닥면을 따라 연장되는 제3 게이트 절연막; 상기 제4 트렌치의 측벽 및 바닥면을 따라 연장되는 제4 게이트 절연막; 상기 제1 게이트 절연막 상에 순차적으로 적층된 제1 일함수 조절막과 제1 상부 게이트 전극을 포함하고, 상기 제1 트렌치를 채우는 제1 게이트 전극으로, 상기 제1 일함수 조절막은 상기 제1 게이트 절연막과 접촉하고, 상기 제1 트렌치의 측벽 및 바닥면을 따라 연장되고, 제1 두께 갖는 제1 게이트 전극; 상기 제2 게이트 절연막 상에 순차적으로 적층된 제2 일함수 조절막과 제2 상부 게이트 전극을 포함하고, 상기 제2 트렌치를 채우는 제2 게이트 전극으로, 상기 제2 일함수 조절막은 상기 제2 게이트 절연막과 접촉하고, 상기 제2 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 제1 두께보다 큰 제2 두께 갖는 제2 게이트 전극; 상기 제3 게이트 절연막 상에 순차적으로 적층된 제3 일함수 조절막과 제3 상부 게이트 전극을 포함하고, 상기 제3 트렌치를 채우는 제3 게이트 전극으로, 상기 제3 일함수 조절막은 상기 제3 게이트 절연막과 접촉하고, 상기 제3 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 제2 두께보다 큰 제3 두께 갖는 제3 게이트 전극; 및 상기 제4 게이트 절연막 상에 순차적으로 적층된 제4 일함수 조절막과 제4 상부 게이트 전극을 포함하고, 상기 제4 트렌치를 채우는 제4 게이트 전극으로, 상기 제4 일함수 조절막은 상기 제4 게이트 절연막과 접촉하고, 상기 제4 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 제3 두께보다 큰 제4 두께 갖는 제4 게이트 전극을 포함하고, 상기 제1 내지 제4 일함수 조절막은 동일한 물질을 포함하고, 상기 제4 상부 게이트 전극은 상기 제4 일함수 조절막의 최상면을 덮는다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
반도체 장치는 서로 다른 문턱 전압(threshold voltage)을 가지는 트랜지스터들을 포함할 수 있다. 이렇게 문턱 전압이 다른 트랜지스터들의 예로는, 로직(Logic) 트랜지스터와, SRAM(Static Random Access Memory) 또는 DRAM(Dynamic Random Access Memory) 트랜지스터 등의 조합을 들 수 있다.
한편, 이렇게 반도체 장치에 포함되는 트랜지스터들의 문턱 전압을 조절하는 방법으로는 여러 가지가 연구되고 있다.
본 발명이 해결하려는 과제는, 금속 게이트 전극의 갭필 특성을 개선하면서, 서로 다른 문턱 전압을 갖는 복수의 트랜지스터를 포함하는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 금속 게이트 전극의 갭필 특성을 개선하면서, 복수의 트랜지스터의 문턱 전압을 다양하게 조절할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 제1 내지 제4 영역을 포함하는 기판; 상기 기판 상에 형성되고, 상기 제1 내지 제4 영역에 대응되어 형성된 제1 내지 제4 트렌치를 포함하는 층간 절연막; 상기 제1 트렌치의 측벽 및 바닥면을 따라 연장되는 제1 게이트 절연막; 상기 제2 트렌치의 측벽 및 바닥면을 따라 연장되는 제2 게이트 절연막; 상기 제3 트렌치의 측벽 및 바닥면을 따라 연장되는 제3 게이트 절연막; 상기 제4 트렌치의 측벽 및 바닥면을 따라 연장되는 제4 게이트 절연막; 상기 제1 게이트 절연막 상에 순차적으로 적층된 제1 일함수 조절막과 제1 상부 게이트 전극을 포함하고, 상기 제1 트렌치를 채우는 제1 게이트 전극으로, 상기 제1 일함수 조절막은 상기 제1 게이트 절연막과 접촉하고, 상기 제1 트렌치의 측벽 및 바닥면을 따라 연장되고, 제1 두께 갖는 제1 게이트 전극; 상기 제2 게이트 절연막 상에 순차적으로 적층된 제2 일함수 조절막과 제2 상부 게이트 전극을 포함하고, 상기 제2 트렌치를 채우는 제2 게이트 전극으로, 상기 제2 일함수 조절막은 상기 제2 게이트 절연막과 접촉하고, 상기 제2 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 제1 두께보다 큰 제2 두께 갖는 제2 게이트 전극; 상기 제3 게이트 절연막 상에 순차적으로 적층된 제3 일함수 조절막과 제3 상부 게이트 전극을 포함하고, 상기 제3 트렌치를 채우는 제3 게이트 전극으로, 상기 제3 일함수 조절막은 상기 제3 게이트 절연막과 접촉하고, 상기 제3 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 제2 두께보다 큰 제3 두께 갖는 제3 게이트 전극; 및 상기 제4 게이트 절연막 상에 순차적으로 적층된 제4 일함수 조절막과 제4 상부 게이트 전극을 포함하고, 상기 제4 트렌치를 채우는 제4 게이트 전극으로, 상기 제4 일함수 조절막은 상기 제4 게이트 절연막과 접촉하고, 상기 제4 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 제3 두께보다 큰 제4 두께 갖는 제4 게이트 전극을 포함하고, 상기 제1 내지 제4 일함수 조절막은 동일한 물질을 포함하고, 상기 제4 상부 게이트 전극은 상기 제4 일함수 조절막의 최상면을 덮는다.
본 발명의 몇몇 실시예에서, 상기 제4 일함수 조절막은 상기 제4 트렌치의 측벽에 대해서 예각을 갖는 경사면을 적어도 하나 포함한다.
본 발명의 몇몇 실시예에서, 상기 제3 상부 게이트 전극은 상기 제3 일함수 조절막의 최상면을 덮고, 상기 제3 일함수 조절막은 상기 제3 트렌치의 측벽에 대해서 예각을 갖는 경사면을 포함한다.
본 발명의 몇몇 실시예에서, 상기 층간 절연막의 상면에서 상기 제3 일함수 조절막까지의 깊이는, 상기 층간 절연막의 상면에서 상기 제4 일함수 조절막까지의 깊이보다 크다.
본 발명의 몇몇 실시예에서, 상기 층간 절연막의 상면에서 상기 제3 일함수 조절막까지의 깊이는, 상기 층간 절연막의 상면에서 상기 제4 일함수 조절막까지의 깊이와 실질적으로 동일하다.
본 발명의 몇몇 실시예에서, 상기 제1 상부 게이트 전극은 상기 제1 일함수 조절막의 최상면 상에 비형성되고, 상기 제2 상부 게이트 전극은 상기 제2 일함수 조절막의 최상면 상에 비형성된다.
본 발명의 몇몇 실시예에서, 상기 제1 내지 제4 영역에, 제1 내지 제4 게이트 전극을 포함하는 제1 내지 제4 트랜지스터가 각각 형성되고, 상기 제1 영역 및 제2 영역은 NMOS 형성 영역이고, 상기 제3 영역 및 상기 제4 영역은 PMOS 형성 영역이다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터의 문턱 전압은 상기 제2 트랜지스터의 문턱 전압보다 작고, 상기 제3 트랜지스터의 문턱 전압은 상기 제4 트랜지스터의 문턱 전압보다 크다.
본 발명의 몇몇 실시예에서, 상기 제1 내지 제4 트랜지스터는 각각 핀형 패턴을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 내지 제4 일함수 조절막은 각각 TiN막이다.
본 발명의 몇몇 실시예에서, 상기 제1 내지 제4 상부 게이트 전극은 각각 제1 내지 제4 삽입막을 포함하고, 상기 제1 내지 제4 삽입막은 동일한 물질을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 내지 제4 삽입막은 TiAl 또는 TiAlC를 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 두께는 상기 제1 트렌치의 바닥면 상의 상기 제1 일함수 조절막의 두께이고, 상기 제2 두께는 상기 제2 트렌치의 바닥면 상의 상기 제2 일함수 조절막의 두께이고, 상기 제3 두께는 상기 제3 트렌치의 바닥면 상의 상기 제3 일함수 조절막의 두께이고, 상기 제4 두께는 상기 제4 트렌치의 바닥면 상의 상기 제4 일함수 조절막의 두께이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 NMOS가 형성되는 제1 영역 및 제2 영역과, PMOS가 형성되는 제3 영역 및 제4 영역을 포함하는 기판; 상기 기판 상에 형성되고, 상기 제1 내지 제4 영역의 대응되어 형성된 제1 내지 제4 트렌치를 포함하는 층간 절연막; 상기 제1 트렌치의 측벽 및 바닥면을 따라 연장되는 제1 게이트 절연막; 상기 제2 트렌치의 측벽 및 바닥면을 따라 연장되는 제2 게이트 절연막; 상기 제3 트렌치의 측벽 및 바닥면을 따라 연장되는 제3 게이트 절연막; 상기 제4 트렌치의 측벽 및 바닥면을 따라 연장되는 제4 게이트 절연막; 상기 제1 게이트 절연막 상에 순차적으로 적층된 제1 TiN막과 제1 상부 게이트 전극을 포함하고, 상기 제1 트렌치를 채우는 제1 게이트 전극으로, 상기 제1 TiN막은 상기 제1 게이트 절연막과 접촉하고, 상기 제1 트렌치의 측벽 및 바닥면을 따라 연장되고, 제1 두께 갖는 제1 게이트 전극; 상기 제2 게이트 절연막 상에 순차적으로 적층된 제2 TiN막과 제2 상부 게이트 전극을 포함하고, 상기 제2 트렌치를 채우는 제2 게이트 전극으로, 상기 제2 TiN막은 상기 제2 게이트 절연막과 접촉하고, 상기 제2 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 제1 두께보다 큰 제2 두께 갖는 제2 게이트 전극; 상기 제3 게이트 절연막 상에 순차적으로 적층된 제3 TiN막과 제3 상부 게이트 전극을 포함하고, 상기 제3 트렌치를 채우는 제3 게이트 전극으로, 상기 제3 TiN막은 상기 제3 게이트 절연막과 접촉하고, 상기 제3 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 제2 두께보다 큰 제3 두께 갖는 제3 게이트 전극; 및 상기 제4 게이트 절연막 상에 순차적으로 적층된 제4 TiN막과 제4 상부 게이트 전극을 포함하고, 상기 제4 트렌치를 채우는 제4 게이트 전극으로, 상기 제4 TiN막은 상기 제4 게이트 절연막과 접촉하고, 상기 제4 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 제3 두께보다 큰 제4 두께 갖는 제4 게이트 전극을 포함하고, 상기 제4 트렌치의 측벽 상의 상기 제4 TiN막은 제1 부분과 상기 제1 부분보다 상기 기판의 상면에서 멀리 위치하는 제2 부분을 포함하고, 상기 제4 TiN막의 제1 부분의 폭은 상기 제4 TiN막의 제2 부분의 폭보다 크다.
본 발명의 몇몇 실시예에서, 상기 제4 TiN막의 제1 부분의 측벽과 상기 제4 TiN막의 제2 부분의 측벽은 제4 트렌치의 측벽에 대해서 예각을 갖는 경사면에 의해 연결된다.
본 발명의 몇몇 실시예에서, 상기 제4 TiN막은 상기 제4 트렌치의 측벽에 대해서 예각을 갖는 복수의 경사면을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제3 TiN막은 상기 제3 트렌치의 측벽에 대해서 예각을 갖는 적어도 하나의 경사면을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제3 트렌치의 측벽 상의 상기 제3 TiN막은 제3 부분과 상기 제3 부분보다 상기 기판의 상면에서 멀리 위치하는 제4 부분을 포함하고, 상기 제3 TiN막의 제3 부분의 폭은 상기 제3 TiN막의 제4 부분의 폭보다 크고, 상기 제3 TiN막의 제3 부분의 측벽과 상기 제3 TiN막의 제4 부분의 측벽은 제3 트렌치의 측벽에 대해서 예각을 갖는 경사면에 의해 연결된다.
본 발명의 몇몇 실시예에서, 상기 제3 TiN막은 상기 제3 트렌치의 측벽에 대해서 예각을 갖는 경사면을 비포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 상부 게이트 전극은 상기 제1 TiN막의 최상면 상에 비형성되고, 상기 제2 상부 게이트 전극은 상기 제2 TiN막의 최상면 상에 비형성된다.
본 발명의 몇몇 실시예에서, 상기 제2 TiN막은 상기 제2 트렌치의 측벽에 대해서 예각을 갖는 경사면을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 영역 및 상기 제2 영역에, 상기 제1 게이트 전극 및 상기 제2 게이트 전극을 포함하는 제1 트랜지스터 및 제2 트랜지스터가 각각 형성되고, 상기 제1 트랜지스터의 문턱 전압은 상기 제2 트랜지스터의 문턱 전압보다 작다.
본 발명의 몇몇 실시예에서, 상기 제3 영역 및 상기 제4 영역에, 상기 제3 게이트 전극 및 상기 제4 게이트 전극을 포함하는 제3 트랜지스터 및 제4 트랜지스터가 각각 형성되고, 상기 제3 트랜지스터의 문턱 전압은 상기 제4 트랜지스터의 문턱 전압보다 크다.
본 발명의 몇몇 실시예에서, 상기 제4 TiN막은 상기 제4 트렌치의 바닥면 상의 바닥부와, 상기 제4 TiN막의 바닥부로부터 돌출되고 상기 제4 트렌치의 측벽을 따라 연장되는 측벽부를 포함하고, 상기 제4 TiN막의 측벽부는 상기 제4 TiN막의 제1 부분과, 상기 제4 TiN막의 제2 부분을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 두께는 상기 제1 트렌치의 바닥면 상의 상기 제1 TiN막의 두께이고, 상기 제2 두께는 상기 제2 트렌치의 바닥면 상의 상기 제2 TiN막의 두께이고, 상기 제3 두께는 상기 제3 트렌치의 바닥면 상의 상기 제3 TiN막의 두께이고, 상기 제4 두께는 상기 제4 트렌치의 바닥면 상의 상기 제4 TiN막의 두께이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 NMOS가 형성되는 제1 영역 및 제2 영역과, PMOS가 형성되는 제3 영역 및 제4 영역을 포함하는 기판; 상기 기판 상에 형성되고, 상기 제1 내지 제4 영역의 대응되어 형성된 제1 내지 제4 트렌치를 포함하는 층간 절연막; 상기 제1 트렌치의 측벽 및 바닥면을 따라 연장되는 제1 게이트 절연막; 상기 제2 트렌치의 측벽 및 바닥면을 따라 연장되는 제2 게이트 절연막; 상기 제3 트렌치의 측벽 및 바닥면을 따라 연장되는 제3 게이트 절연막; 상기 제4 트렌치의 측벽 및 바닥면을 따라 연장되는 제4 게이트 절연막; 상기 제1 게이트 절연막 상에, 상기 제1 게이트 절연막과 접촉하는 제1 두께의 제1 TiN막; 상기 제2 게이트 절연막 상에, 상기 제2 게이트 절연막과 접촉하고, 상기 제1 두께보다 큰 제2 두께의 제2 TiN막; 상기 제3 게이트 절연막 상에, 상기 제3 게이트 절연막과 접촉하고, 상기 제2 두께보다 큰 제3 두께의 제3 TiN막; 및 상기 제4 게이트 절연막 상에, 상기 제4 게이트 절연막과 접촉하고, 상기 제3 두께보다 큰 제4 두께의 제4 TiN막을 포함하고, 상기 제3 TiN막은 상기 제3 트렌치의 측벽에 대해 예각을 갖는 제1 경사면을 포함하고, 상기 제4 TiN막은 상기 제4 트렌치의 측벽에 대해 예각을 갖는 제2 경사면을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 TiN막은 상기 제1 트렌치의 측벽에 대해 예각을 갖는 경사면을 비포함하고, 상기 제2 TiN막은 상기 제2 트렌치의 측벽에 대해 예각을 갖는 경사면을 비포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 TiN막은 상기 제1 트렌치의 측벽에 대해 예각을 갖는 경사면을 비포함하고, 상기 제2 TiN막은 상기 제2 트렌치의 측벽에 대해 예각을 갖는 제3 경사면을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 TiN막 상의 제1 TiAlC막과, 상기 제2 TiN막 상의 제2 TiAlC막과, 상기 제3 TiN막 상의 제3 TiAlC막과, 상기 제4 TiN막 상의 제4 TiAlC막을 더 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2는 도 1의 P 및 Q 부분을 확대한 도면이다.
도 3은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 4는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8는 도 7의 P 부분을 확대한 도면이다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10은 도 9의 P 부분 및 Q 부분을 확대한 도면이다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 12는 도 11의 P 부분 및 Q 부분을 확대한 도면이다.
도 13a는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 13b는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 14는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 16은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 17은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 19는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 20은 도 19의 A - A, B - B, C - C 및 D - D를 따라서 절단한 단면도이다.
도 21a 내지 도 21c는 도 19의 E - E를 따라서 절단한 단면도들이다.
도 22 내지 도 35는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 36은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 발명의 몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)을 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 나노 와이어를 포함하는 트랜지스터, 나노 시트(sheet)를 포함하는 트랜지스터, 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 또한, 본 발명의 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 2는 도 1의 P 및 Q 부분을 확대한 도면이다.
참고적으로, 도 2는 게이트 전극 구조체 중 삽입막 및 필링막을 제외한 일함수 조절막만을 도시하였다.
도 1을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(100) 상에 형성된 제1 내지 제4 트랜지스터(101, 201, 301, 401)를 포함할 수 있다.
기판(100)은 제1 내지 제4 영역(I, II, III, IV)을 포함할 수 있다. 제1 내지 제4 영역(I, II, III, IV)은 서로 분리된 영역일 수도 있고, 서로 연결된 영역일 수도 있다.
제1 내지 제4 영역(I, II, III, IV)은 서로 동일한 기능을 하는 부분 즉, 로직 영역, 또는 I/O 영역에 포함될 수 있다. 또는, 제1 내지 제4 영역(I, II, III, IV)는 각각 서로 다른 기능을 하는 부분, 즉, 로직 영역, SRAM 영역, 또는 I/O 영역 중의 하나의 영역에 포함될 수도 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 영역(I) 및 제2 영역(II)은 NMOS가 형성되는 영역이고, 제3 영역(III) 및 제4 영역(IV)은 PMOS가 형성되는 영역일 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
이 후의 설명에서, 설명의 편의성을 위해, 기판(100)은 실리콘을 포함하는 기판인 것으로 설명한다.
제1 트랜지스터(101)는 제1 영역(I)에 형성되고, 제2 트랜지스터(201)는 제2 영역(II)에 형성되고, 제3 트랜지스터(301)는 제3 영역(III)에 형성되고, 제4 트랜지스터(401)는 제4 영역(IV)에 형성될 수 있다.
제1 영역(I) 및 제2 영역(II)은 각각 NMOS가 형성되는 영역이므로, 제1 트랜지스터(101) 및 제2 트랜지스터(201)는 각각 n형 트랜지스터일 수 있다. 또한, 제3 영역(III) 및 제4 영역(IV)은 각각 PMOS가 형성되는 영역이므로, 제3 트랜지스터(301) 및 제4 트랜지스터(401)는 각각 p형 트랜지스터일 수 있다.
제1 트랜지스터(101)는 제1 게이트 절연막(130)과, 제1 게이트 전극(120)과, 제1 게이트 스페이서(140)와 제1 소오스/드레인(150)을 포함할 수 있다.
제2 트랜지스터(201)는 제2 게이트 절연막(230)과, 제2 게이트 전극(220)과, 제2 게이트 스페이서(240)와 제2 소오스/드레인(250)을 포함할 수 있다.
제3 트랜지스터(301)는 제3 게이트 절연막(330)과, 제3 게이트 전극(320)과, 제3 게이트 스페이서(340)와 제3 소오스/드레인(350)을 포함할 수 있다.
제4 트랜지스터(401)는 제4 게이트 절연막(430)과, 제4 게이트 전극(420)과, 제4 게이트 스페이서(440)와 제4 소오스/드레인(450)을 포함할 수 있다.
각각의 제1 내지 제4 트랜지스터(101, 201, 301, 401)에 포함된 구성 요소에 대한 설명은 이하에서 상술한다.
층간 절연막(190)은 제1 내지 제4 영역(I, II, III, IV)의 기판(100) 상에 형성될 수 있다. 층간 절연막(190)은 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)를 포함할 수 있다.
제1 내지 제4 트렌치(140t, 240t, 340t, 440t)는 제1 내지 제4 영역(I, II, III, IV)에 대응되어 형성될 수 있다. 즉, 제1 트렌치(140t)는 제1 영역(I)의 기판(100) 상에 형성되고, 제2 트렌치(240t)는 제2 영역(II)의 기판(100) 상에 형성되고, 제3 트렌치(340t)는 제3 영역(III)의 기판(100) 상에 형성되고, 제4 트렌치(440t)는 제4 영역(IV)의 기판(100) 상에 형성될 수 있다.
층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 게이트 스페이서(140)는 제1 영역(I)의 기판(100) 상에 형성될 수 있다. 제1 게이트 스페이서(140)는 제1 트렌치(140t)를 정의할 수 있다.
제1 트렌치(140t)는 예를 들어, 제1 게이트 스페이서(140)를 트렌치의 측벽으로 하고, 기판(100)의 상면을 트렌치의 바닥면으로 할 수 있다.
제2 트렌치(240t)를 정의하는 제2 게이트 스페이서(240)는 제2 영역(II)의 기판(100) 상에 형성될 수 있다. 제3 트렌치(340t)를 정의하는 제3 게이트 스페이서(340)는 제3 영역(III)의 기판(100) 상에 형성될 수 있다. 제4 트렌치(440t)를 정의하는 제4 게이트 스페이서(440)는 제4 영역(IV)의 기판(100) 상에 형성될 수 있다.
각각의 제1 내지 제4 게이트 스페이서(140, 240, 340, 440)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
각각의 제1 내지 제4 게이트 스페이서(140, 240, 340, 440)는 각각 단일막인 것으로 도시되었지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 제1 내지 제4 게이트 스페이서(140, 240, 340, 440)가 복수의 막일 경우, 각각의 제1 내지 제4 게이트 스페이서(140, 240, 340, 440)에 포함된 막 중 적어도 하나의 막은 실리콘 산탄질화물(SiOCN)과 같은 저유전율 물질을 포함할 수 있다.
또한, 제1 내지 제4 게이트 스페이서(140, 240, 340, 440)가 복수의 막일 경우, 각각의 제1 내지 제4 게이트 스페이서(140, 240, 340, 440)에 포함된 막 중 적어도 하나의 막은 L자 모양의 형상을 가질 수 있다.
경우에 따라, 제1 내지 제4 게이트 스페이서(140, 240, 340, 440)는 자기 정렬 컨택(Self Aligned Contact)을 형성하기 위한 가이드 역할을 할 수 있다. 이에, 제1 내지 제4 게이트 스페이서(140, 240, 340, 440)는 층간 절연막(190)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
제1 게이트 절연막(130)은 제1 영역(I)의 기판(100) 상에 형성될 수 있다. 제1 트렌치(140t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제1 게이트 절연막(130)은 제1 계면막(interfacial layer)(131)과 제1 고유전율 절연막(132)을 포함할 수 있다.
제1 계면막(131)은 기판(100) 상에 형성될 수 있다. 제1 계면막(131)은 제1 트렌치(140t)의 바닥면에 형성될 수 있다.
제1 고유전율 절연막(132)은 제1 계면막(131) 상에 형성될 수 있다. 제1 고유전율 절연막(132)은 제1 트렌치(140t)의 바닥면 및 측벽을 따라서 형성될 수 있다.
제2 게이트 절연막(230)은 제2 영역(II)의 기판(100) 상에 형성될 수 있다. 제2 트렌치(240t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제2 게이트 절연막(230)은 제2 계면막(231)과 제2 고유전율 절연막(232)을 포함할 수 있다.
제2 계면막(231)은 기판(100) 상에 형성될 수 있다. 제2 계면막(231)은 제2 트렌치(240t)의 바닥면에 형성될 수 있다.
제2 고유전율 절연막(232)은 제2 계면막(231) 상에 형성될 수 있다. 제2 고유전율 절연막(232)은 제2 트렌치(240t)의 바닥면 및 측벽을 따라서 형성될 수 있다.
제3 게이트 절연막(330)은 제3 영역(III)의 기판(100) 상에 형성될 수 있다. 제3 트렌치(340t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제3 게이트 절연막(330)은 제3 계면막(331)과 제3 고유전율 절연막(332)을 포함할 수 있다.
제3 계면막(331)은 기판(100) 상에 형성될 수 있다. 제3 계면막(331)은 제3 트렌치(340t)의 바닥면에 형성될 수 있다.
제3 고유전율 절연막(332)은 제3 계면막(331) 상에 형성될 수 있다. 제3 고유전율 절연막(332)은 제3 트렌치(340t)의 바닥면 및 측벽을 따라서 형성될 수 있다.
제4 게이트 절연막(430)은 제4 영역(IV)의 기판(100) 상에 형성될 수 있다. 제4 트렌치(440t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제4 게이트 절연막(430)은 제4 계면막(431)과 제4 고유전율 절연막(432)을 포함할 수 있다.
제4 계면막(431)은 기판(100) 상에 형성될 수 있다. 제4 계면막(431)은 제4 트렌치(440t)의 바닥면에 형성될 수 있다.
제4 고유전율 절연막(432)은 제4 계면막(431) 상에 형성될 수 있다. 제4 고유전율 절연막(432)은 제4 트렌치(440t)의 바닥면 및 측벽을 따라서 형성될 수 있다.
제1 내지 제4 계면막(131, 231, 331, 431)은 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)의 측벽 상에 형성되지 않는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 제1 내지 제4 계면막(131, 231, 331, 431)을 형성하는 방법에 따라, 제1 내지 제4 계면막(131, 231, 331, 431)은 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)의 측벽 상에도 형성될 수 있다.
각각의 제1 내지 제4 계면막(131, 231, 331, 431)은 예를 들어, 실리콘 산화물을 포함할 수 있지만, 이에 제한되는 것은 아니다. 즉, 기판(100)의 종류 또는 제1 내지 제4 고유전율 절연막(132, 232, 332, 432)의 종류 등에 따라, 제1 내지 제4 계면막(131, 231, 331, 431)은 다른 물질을 포함할 수 있음은 물론이다.
제1 내지 제4 고유전율 절연막(132, 232, 332, 432)은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
또한, 상술한 제1 내지 제4 고유전율 절연막(132, 232, 332, 432)은 산화물을 중심으로 설명하였지만, 이와 달이, 제1 내지 제4 고유전율 절연막(132, 232, 332, 432)은 상술한 금속성 물질의 질화물(일 예로, 하프늄 질화물(hafnium nitride)) 또는 산질화물(일 예로, 하프늄 산질화물(hafnium oxynitride) 중 하나 이상을 포함할 수도 있지만, 이에 제한되는 것은 아니다.
제1 게이트 전극(120)은 제1 게이트 절연막(130) 상에 형성될 수 있다. 제1 게이트 전극(120)은 제1 트렌치(140t)를 채울 수 있다.
제1 게이트 전극(120)은 제1 일함수 조절막(121)과, 제1 상부 게이트 전극(125)을 포함할 수 있다. 제1 상부 게이트 전극(125)은 제1 삽입막(122)과, 제1 필링막(123)을 포함할 수 있다.
제1 일함수 조절막(121)은 제1 게이트 절연막(130) 상에 형성될 수 있다. 제1 일함수 조절막(121)은 제1 게이트 절연막(130)과 접촉할 수 있다.
제1 일함수 조절막(121)은 제1 트렌치(140t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제1 일함수 조절막(121)은 제1 게이트 절연막(130)의 프로파일을 따라 형성될 수 있다.
제1 삽입막(122)은 제1 일함수 조절막(121) 상에 형성될 수 있다. 제1 삽입막(122)은 제1 트렌치(140t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제1 삽입막(122)은 제1 일함수 조절막(121)의 프로파일을 따라 형성될 수 있다.
제1 필링막(123)은 제1 삽입막(122) 상에 형성될 수 있다. 제1 필링막(123)은 제1 일함수 조절막(121) 및 제1 삽입막(122)이 형성되고 남은 제1 트렌치(140t)를 채울 수 있다.
제1 일함수 조절막(121)의 최상면의 높이는 제1 일함수 조절막(121) 상의 제1 삽입막(122)의 최상면의 높이 및 제1 필링막(123)의 최상면의 높이와 실질적으로 동일할 수 있다. 제1 일함수 조절막(121)은 제1 트렌치(140t)의 측벽의 최상부까지 연장될 수 있다.
여기서, 제1 일함수 조절막(121)의 최상면은 제1 트렌치(140t)의 측벽 및 바닥면을 따라 연장된 제1 일함수 조절막(121)의 양단일 수 있다.
따라서, 제1 상부 게이트 전극(125)는 제1 일함수 조절막(121)의 최상면을 덮지 않는다.
제2 게이트 전극(220)은 제1 게이트 절연막(230) 상에 형성될 수 있다. 제2 게이트 전극(220)은 제1 트렌치(240t)를 채울 수 있다.
제2 게이트 전극(220)은 제2 일함수 조절막(221)과, 제2 상부 게이트 전극(225)을 포함할 수 있다. 제2 상부 게이트 전극(225)은 제2 삽입막(222)과, 제2 필링막(223)을 포함할 수 있다.
제1 일함수 조절막(221)은 제2 게이트 절연막(230) 상에 형성될 수 있다. 제1 일함수 조절막(221)은 제2 게이트 절연막(230)과 접촉할 수 있다.
제2 일함수 조절막(221)은 제2 트렌치(240t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제2 일함수 조절막(221)은 제2 게이트 절연막(230)의 프로파일을 따라 형성될 수 있다.
제2 삽입막(222)은 제2 일함수 조절막(221) 상에 형성될 수 있다. 제2 삽입막(222)은 제2 트렌치(240t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제2 삽입막(222)은 제2 일함수 조절막(221)의 프로파일을 따라 형성될 수 있다.
제2 필링막(223)은 제2 삽입막(222) 상에 형성될 수 있다. 제2 필링막(223)은 제2 일함수 조절막(221) 및 제2 삽입막(222)이 형성되고 남은 제2 트렌치(240t)를 채울 수 있다.
제2 일함수 조절막(221)의 최상면의 높이는 제2 일함수 조절막(221) 상의 제2 삽입막(222)의 최상면의 높이 및 제2 필링막(223)의 최상면의 높이와 실질적으로 동일할 수 있다. 제2 일함수 조절막(221)은 제2 트렌치(140t)의 측벽의 최상부까지 연장될 수 있다.
따라서, 제2 상부 게이트 전극(225)는 제2 일함수 조절막(221)의 최상면을 덮지 않는다.
제3 게이트 전극(320)은 제3 게이트 절연막(330) 상에 형성될 수 있다. 제3 게이트 전극(320)은 제3 트렌치(340t)를 채울 수 있다.
제3 게이트 전극(320)은 제3 일함수 조절막(321)과, 제3 상부 게이트 전극(325)을 포함할 수 있다. 제3 상부 게이트 전극(325)은 제3 삽입막(322)과, 제3 필링막(323)을 포함할 수 있다.
제3 일함수 조절막(321)은 제3 게이트 절연막(330) 상에 형성될 수 있다. 제3 일함수 조절막(321)은 제3 게이트 절연막(330)과 접촉할 수 있다.
제3 일함수 조절막(321)은 제3 트렌치(340t)의 측벽의 일부 및 바닥면을 따라 연장될 수 있다. 제3 일함수 조절막(321)은 제3 트렌치(340t)의 측벽의 최상부까지 연장되지 않을 수 있다.
즉, 제3 일함수 조절막(321)은 제3 트렌치(340t)의 측벽 상에 형성된 제3 게이트 절연막(330)의 일부 상에는 형성되지 않을 수 있다. 제3 일함수 조절막(321)은 제3 게이트 절연막(330)의 프로파일을 따라 형성될 수 있다.
제3 삽입막(322)은 제3 일함수 조절막(321) 상에 형성될 수 있다. 제3 삽입막(322)은 제3 트렌치(340t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제3 일함수 조절막(321)은 제3 트렌치(340t)의 측벽의 일부 상에는 형성되지 않으므로, 제3 삽입막(322)은 제3 일함수 조절막(321)의 프로파일 및 제3 게이트 절연막(330)의 프로파일을 따라 형성될 수 있다.
제3 일함수 조절막(321)이 연장되지 않는 제3 트렌치(340t)의 측벽 상에서, 제3 삽입막(322)과 제3 게이트 절연막(330)은 서로 접촉할 수 있지만, 이에 제한되는 것은 아니다.
제3 필링막(323)은 제3 삽입막(322) 상에 형성될 수 있다. 제3 필링막(323)은 제3 일함수 조절막(321) 및 제3 삽입막(322)이 형성되고 남은 제3 트렌치(340t)를 채울 수 있다.
제3 일함수 조절막(321)의 최상면은 제3 일함수 조절막(321) 상의 제3 삽입막(322)의 최상면 및 제3 필링막(323)의 최상면보다 낮을 수 있다.
따라서, 제3 상부 게이트 전극(325)는 제3 일함수 조절막(321)의 최상면을 덮는다. 좀 더 구체적으로, 제3 삽입막(322) 및 제3 필링막(323)은 제3 일함수 조절막(321)의 최상면을 덮는다.
제4 게이트 전극(420)은 제4 게이트 절연막(430) 상에 형성될 수 있다. 제4 게이트 전극(320)은 제4 트렌치(440t)를 채울 수 있다.
제4 게이트 전극(420)은 제4 일함수 조절막(421)과, 제4 상부 게이트 전극(425)을 포함할 수 있다. 제4 상부 게이트 전극(425)은 제4 삽입막(422)과, 제4 필링막(423)을 포함할 수 있다.
제4 일함수 조절막(421)은 제4 게이트 절연막(430) 상에 형성될 수 있다. 제4 일함수 조절막(421)은 제4 게이트 절연막(430)과 접촉할 수 있다.
제4 일함수 조절막(421)은 제4 트렌치(440t)의 측벽의 일부 및 바닥면을 따라 연장될 수 있다. 제4 일함수 조절막(421)은 제4 트렌치(440t)의 측벽의 최상부까지 연장되지 않을 수 있다.
즉, 제4 일함수 조절막(421)은 제4 트렌치(440t)의 측벽 상에 형성된 제4 게이트 절연막(430)의 일부 상에는 형성되지 않을 수 있다. 제4 일함수 조절막(421)은 제4 게이트 절연막(430)의 프로파일을 따라 형성될 수 있다.
제4 삽입막(422)은 제4 일함수 조절막(421) 상에 형성될 수 있다. 제4 삽입막(422)은 제4 트렌치(440t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제4 일함수 조절막(421)은 제4 트렌치(440t)의 측벽의 일부 상에는 형성되지 않으므로, 제4 삽입막(422)은 제4 일함수 조절막(421)의 프로파일 및 제4 게이트 절연막(430)의 프로파일을 따라 형성될 수 있다.
제4 일함수 조절막(423)이 연장되지 않는 제4 트렌치(440t)의 측벽 상에서, 제4 삽입막(322)과 제4 게이트 절연막(430)은 서로 접촉할 수 있지만, 이에 제한되는 것은 아니다.
제4 필링막(423)은 제4 삽입막(422) 상에 형성될 수 있다. 제4 필링막(423)은 제4 일함수 조절막(421) 및 제4 삽입막(422)이 형성되고 남은 제4 트렌치(440t)를 채울 수 있다.
제4 일함수 조절막(421)의 최상면은 제4 일함수 조절막(421) 상의 제4 삽입막(422)의 최상면 및 제4 필링막(322)의 최상면보다 낮을 수 있다.
따라서, 제4 상부 게이트 전극(425)는 제4 일함수 조절막(421)의 최상면을 덮는다. 좀 더 구체적으로, 제4 삽입막(422) 및 제4 필링막(423)은 제4 일함수 조절막(421)의 최상면을 덮는다.
제3 일함수 조절막(321) 및 제4 일함수 조절막(421)은 모따기된(chamfered)된 형상을 가질 수 있다. 제3 일함수 조절막(321) 및 제4 일함수 조절막(421)에 대한 형상은 뒤에서 상술한다.
도 1에서, 층간 절연막(190)의 상면에서 제3 일함수 조절막(321)까지의 깊이(d3)는 층간 절연막(190)의 상면에서, 제4 일함수 조절막(421)까지의 깊이(d4)는 실질적으로 동일할 수 있다.
제1 내지 제4 일함수 조절막(121, 221, 321, 421)은 동일한 물질을 포함할 수 있다. 좀 더 구체적으로, 제1 내지 제4 일함수 조절막(121, 221, 321, 421)은 동일한 물질로 형성된 막일 수 있다.
제1 내지 제4 일함수 조절막(121, 221, 321, 421)은 예를 들어, TiN를 포함할 수 있다.
제1 내지 제4 삽입막(122, 222, 322, 422)은 동일한 물질을 포함할 수 있다. 좀 더 구체적으로, 제1 내지 제4 삽입막(122, 222, 322, 422)은 동일한 물질로 형성된 막일 수 있다.
여기서, 동일한 물질로 형성된 막은 다음과 같이 정의할 수 있다. 먼저, 삽입막이 단일막이면, 제1 내지 제4 삽입막(122, 222, 322, 422)은 모두 동일한 물질로 이루어진 단일막일 수 있다.
다음으로, 삽입막이 복수의 막, 예를 들어, 2개의 막을 포함하면, 제1 내지 제4 삽입막(122, 222, 322, 422)은 M이라는 물질로 이루어진 제1 막과, N이라는 물질로 이루어진 제2 막이 순차적으로 적층된 복수의 막일 수 있다.
제1 내지 제4 삽입막(122, 222, 322, 422)은 예를 들어, Ti, TiAl, TiAlN, TiAlC, TiAlCN 중 하나를 포함할 수 있다. 제1 내지 제4 삽입막(122, 222, 322, 422)은 동일 레벨에서 형성될 수 있다. 여기서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미하는 것이다.
예를 들어, 각각의 제1 내지 제4 삽입막(122, 222, 322, 422)의 두께는 실질적으로 동일할 수 있지만, 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 내지 제4 삽입막(122, 222, 322, 422)은 TiAl를 포함하는 막으로 설명한다.
제1 내지 제4 필링막(123, 223, 323, 423)은 동일한 물질을 포함할 수 있다. 제1 내지 제4 필링막(123, 223, 323, 423)은 예를 들어, W, Al, Co, Cu, Ru, Ni, Pt, Ni-Pt, TiN 중 적어도 하나를 포함할 수 있다.
각각의 제1 내지 4 게이트 전극(120, 220, 320, 420)은 층간 절연막(190)의 상면과 동일 평면 상에 놓일 수 있다.
제1 내지 제4 소오스/드레인(150, 250, 350, 450)은 제1 내지 제4 게이트 전극(120, 220, 320, 420)에 인접하여 형성될 수 있다.
각각의 제1 내지 제4 소오스/드레인(150, 250, 350, 450)은 기판(100) 내에 형성된 에피택셜층을 포함하는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 각각의 제1 내지 제4 소오스/드레인(150, 250, 350, 450)은 기판(100)에 불순물을 주입하여 형성된 불순물 영역일 수도 있다.
또한, 각각의 제1 내지 제4 소오스/드레인(150, 250, 350, 450)은 기판(100)의 상면보다 위로 돌출된 상면을 포함하는 상승된 소오스/드레인일 수도 있다.
도 1에서, 제1 일함수 조절막(121)의 두께(t11), 제1 일함수 조절막(221)의 두께(t21), 제3 일함수 조절막(321)의 두께(t31) 및 제4 일함수 조절막(421)의 두께(t41)은 서로 다를 수 있다.
좀 더 구체적으로, 제1 일함수 조절막(221)의 두께(t21)는 제1 일함수 조절막(121)의 두께(t11)보다 크고, 제4 일함수 조절막(421)의 두께(t41)보다 작을 수 있다. 제3 일함수 조절막(321)의 두께(t31)는 제4 일함수 조절막(421)의 두께(t41)보다 클 수 있다. 즉, 제1 내지 제4 일함수 조절막(121, 221, 321, 421) 중 제3 일함수 조절막(321)이 가장 두꺼울 수 있다.
이하의 설명에서, 특별한 언급이 없는 이상, 각각의 제1 내지 제4 일함수 조절막(121, 221, 321, 421)의 두께는 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)의 바닥면에서의 두께인 것으로 정의한다.
즉, 제1 일함수 조절막(121)의 두께(t11)는 제1 트렌치(140t)의 바닥면에 형성된 제1 일함수 조절막(121)의 두께이고, 제1 일함수 조절막(221)의 두께(t21)는 제2 트렌치(240t)의 바닥면에 형성된 제1 일함수 조절막(221)의 두께를 의미한다. 또한, 제3 일함수 조절막(321)의 두께(t31)는 제3 트렌치(340t)의 바닥면에 형성된 제3 일함수 조절막(321)의 두께이고, 제4 일함수 조절막(421)의 두께(t41)는 제4 트렌치(440t)의 바닥면에 형성된 제4 일함수 조절막(421)의 두께를 의미한다.
본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 트랜지스터(101)의 문턱 전압은 제2 트랜지스터(201)의 문턱 전압보다 작을 수 있다.
즉, n형 트랜지스터에서, 제1 일함수 조절막(121)보다 두께가 두꺼운 제1 일함수 조절막(221)을 포함하는 제2 트랜지스터(201)의 문턱 전압은 제1 일함수 조절막(121)을 포함하는 제1 트랜지스터(101)의 문턱 전압보다 클 수 있다.
또한, 제3 트랜지스터(301)의 문턱 전압은 제4 트랜지스터(401)의 문턱 전압보다 작을 수 있다.
즉, p형 트랜지스터에서, 제4 일함수 조절막(421)보다 두께가 두꺼운 제3 일함수 조절막(321)을 포함하는 제3 트랜지스터(301)의 문턱 전압은 제4 일함수 조절막(421)을 포함하는 제4 트랜지스터(401)의 문턱 전압보다 작을 수 있다.
도 2에서, 제3 일함수 조절막(321)은 제3 트렌치(340t)의 측벽에 대해서 예각(θ1)을 갖는 제3 경사면(321i)을 포함한다. 좀 더 구체적으로, 제3 트렌치(340t)의 측벽을 따라 연장된 제3 일함수 조절막(321)은 제3 트렌치(340t)의 측벽에 대해서 예각(θ1)을 갖는 제3 경사면(321i)을 포함한다.
또한, 제4 일함수 조절막(421)은 제4 트렌치(440t)의 측벽에 대해서 예각(θ2)을 갖는 제4 경사면(421i)을 포함한다.
여기서, 예각(θ1, θ2)은 제3 및 제4 트렌치(340t, 440t)의 측벽을 기준으로 시계방향으로 잰 각이 90도를 넘지 않음을 의미한다.
하지만, 제1 일함수 조절막(121) 및 제1 일함수 조절막(221)은 제1 트렌치(140t)의 측벽 및 제2 트렌치(240t)의 측벽에 대해서 예각을 갖는 경사면을 포함하지 않을 수 있다.
제3 경사면(321i)의 예각(θ1)과, 제4 경사면(421i)의 예각(θ2)이 실질적으로 동일한 것으로 도시하였으나, 이에 한정되는 것은 아니다. 즉, 제3 경사면(321i)의 예각(θ1)과 제4 경사면(421i)의 예각(θ2)은 서로 달라도 무방하다. 예를 들어, 제4 경사면(421i)의 예각(θ2)이 제3 경사면(321i)의 예각(θ1)보다 크거나, 제4 경사면(421i)의 예각(θ2)이 제3 경사면(321i)의 예각(θ1)보다 작을 수 있다.
도 2에서, 제3 일함수 조절막(321)의 제3 경사면(321i)은 제3 일함수 조절막(321)의 최상면일 수 있고, 제4 일함수 조절막(421)의 제4 경사면(421i)은 제4 일함수 조절막(421)의 최상면일 수 있다.
제3 일함수 조절막(321)의 제3 경사면(321i) 및 제4 일함수 조절막(421)의 제4 경사면(421i)은 각각 층간 절연막(190)의 상면보다 기판(100)의 상면에 더 가깝다.
이와 같은 제3 일함수 조절막(321) 및 제4 일함수 조절막(421)의 형상으로 인해, 제3 상부 게이트 전극(325) 및 제4 상부 게이트 전극(425)의 갭필(gap fill) 특성이 향상될 수 있다.
좀 더 구체적으로, 반도체 장치의 크기가 날로 소형화됨에 따라, 그에 포함된 각종 소자(예를 들어, 트랜지스터)들의 크기도 작아지게 된다. 이에 따라, 트랜지스터를 구성하는데 필요한 복수의 기능막 패턴이 형성되는, 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)의 폭도 좁아지게 된다.
이 때, 만약, 두께가 두꺼운 제3 및 제4 일함수 조절막(321, 421)의 양단이 도시된 것과 달리 제3 및 제4 트렌치(340t, 440t)의 측벽의 최상부까지 연장된다면, 후속 공정에서 제3 및 제4 상부 게이트 전극(325, 425)이 형성될 제3 및 제4 트렌치(340t, 440t)의 입구가 더욱 좁아지게 된다.
이와 같을 경우, 제3 및 제4 상부 게이트 전극(325, 425)의 메탈-필 특성이 열화되는 문제가 발생할 수 있다.
도 1과 같이, 제3 및 제4 일함수 조절막(321, 421)의 최상면을 제3 및 제4 트렌치(340t, 440t)의 측벽의 최상부까지 연장시키지 않음으로써, 후속 공정에서 제3 및 제4 상부 게이트 전극(325, 425)이 신뢰성 있게 형성되기에 충분한 제3 및 제4 상부 게이트 전극(325, 425)의 입구 영역을 확보할 수 있다
도 2에서, 제3 일함수 조절막(321)은 제3 트렌치(340t)의 바닥면에 형성된 바닥부(321b)와 제3 트렌치(340t)의 측벽에 형성된 측벽부(321s)를 포함할 수 있다.
제3 일함수 조절막의 측벽부(321s)는 제3 일함수 조절막의 바닥부(321b)로부터 돌출되어 있을 수 있다.
마찬가지로, 제4 일함수 조절막(421)은 제4 트렌치(440t)의 바닥면에 형성된 바닥부(421b)와 제4 트렌치(440t)의 측벽에 형성된 측벽부(421s)를 포함할 수 있다.
제4 일함수 조절막의 측벽부(421s)는 제4 일함수 조절막의 바닥부(421b)로부터 돌출되어 있을 수 있다.
제3 일함수 조절막의 측벽부(321s)는 제3 일함수 조절막(321)의 최상면을 포함하고, 제4 일함수 조절막의 측벽부(421s)는 제4 일함수 조절막(421)의 최상면을 포함할 수 있다.
제3 일함수 조절막의 측벽부(321s)는 예각(θ1)을 갖는 제3 경사면(321i)을 포함하고, 제4 일함수 조절막의 측벽부(421s)는 예각(θ2)을 갖는 제4 경사면(421i)을 포함할 수 있다.
제3 일함수 조절막(321)의 두께(t31)는 제3 일함수 조절막의 바닥부(321b)의 두께이고, 제4 일함수 조절막(421)의 두께(t41)는 제4 일함수 조절막의 바닥부(421b)의 두께일 수 있다.
도 1에서, 제3 일함수 조절막(321) 및 제4 일함수 조절막(421)은 모두 모따진 형상을 가진 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제3 일함수 조절막(321) 및 제4 일함수 조절막(421) 중 하나는 모따기 형상을 가지고, 다른 하나는 제1 및 제2 일함수 조절막(121, 221)과 같이 트렌치의 측벽의 최상부까지 연장될 수 있다.
예를 들어, 제4 일함수 조절막(421)보다 두께가 두꺼운 제3 일함수 조절막(321)은 모따기 형상을 가지고, 제4 일함수 조절막(421)은 제4 트렌치(440t)의 측벽의 최상부까지 연장될 수 있다.
도 3은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 및 도 2를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 3을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 층간 절연막(190)의 상면에서 제3 일함수 조절막(321)까지의 깊이(d3)는 층간 절연막(190)의 상면에서, 제4 일함수 조절막(421)까지의 깊이(d4)와 다를 수 있다.
예를 들어, 층간 절연막(190)의 상면에서 제3 일함수 조절막(321)까지의 깊이(d3)는 층간 절연막(190)의 상면에서, 제4 일함수 조절막(421)까지의 깊이(d4)보다 작을 수 있다.
제3 게이트 스페이서(340) 사이의 거리가 제4 게이트 스페이서(440) 사이의 거리가 동일하다고 가정한다.
이때, 제3 일함수 조절막(321)의 두께는 제4 일함수 조절막(421)의 두께보다 크므로, 제3 트렌치(340t)의 측벽 상에 형성된 제3 일함수 조절막(321) 사이의 거리는 제4 트렌치(440t)의 측벽 상에 형성된 제4 일함수 조절막(421) 사이의 거리보다 작을 수 있다.
일함수 조절막을 모따기하는 공정에서, 트렌치의 측벽 상에 형성된 일함수 조절막 사이의 거리는 모따기된 일함수 조절막의 최상면의 위치에 영향을 줄 수 있다.
도 4는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 및 도 2를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 4를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제3 일함수 조절막(321)의 최상면은 제3 트렌치(340t)의 측벽에 대해서 예각을 갖는 경사면을 포함하지 않을 수 있다.
또한, 제4 일함수 조절막(421)의 최상면은 제4 트렌치(440t)의 측벽에 대해서 예각을 갖는 경사면을 포함하지 않을 수 있다.
제3 일함수 조절막(321)의 최상면은 제3 트렌치(340t)의 측벽에 대해 직각을 갖는 평면일 수 있다. 마찬가지로, 제4 일함수 조절막(421)의 최상면은 제4 트렌치(440t)의 측벽에 대해 직각을 갖는 평면일 수 있다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 및 도 2를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 5를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 일함수 조절막(121) 및 제1 일함수 조절막(221)은 모따기된 형상일 수 있다.
제1 일함수 조절막(121)은 제1 트렌치(140t)의 측벽의 일부 및 바닥면을 따라 연장될 수 있다. 제1 일함수 조절막(121)은 제1 트렌치(140t)의 측벽의 최상부까지 연장되지 않을 수 있다.
즉, 제1 일함수 조절막(121)은 제1 트렌치(140t)의 측벽 상에 형성된 제1 게이트 절연막(130)의 일부 상에는 형성되지 않을 수 있다.
제1 일함수 조절막(121)은 제1 트렌치(140t)의 측벽의 일부 상에는 형성되지 않으므로, 제1 삽입막(122)은 제1 일함수 조절막(121)의 프로파일 및 제1 게이트 절연막(130)의 프로파일을 따라 형성될 수 있다.
제1 일함수 조절막(121)이 연장되지 않는 제1 트렌치(140t)의 측벽 상에서, 제1 삽입막(122)과 제1 게이트 절연막(130)은 서로 접촉할 수 있지만, 이에 제한되는 것은 아니다.
제1 일함수 조절막(121)의 최상면은 제1 일함수 조절막(121) 상의 제1 삽입막(122)의 최상면 및 제1 필링막(123)의 최상면보다 낮을 수 있다.
따라서, 제1 상부 게이트 전극(125)는 제1 일함수 조절막(121)의 최상면을 덮는다. 제1 삽입막(122) 및 제1 필링막(123)은 제1 일함수 조절막(121)의 최상면을 덮는다.
제2 일함수 조절막(221)은 제2 트렌치(240t)의 측벽의 일부 및 바닥면을 따라 연장될 수 있다. 제2 일함수 조절막(221)은 제2 트렌치(240t)의 측벽의 최상부까지 연장되지 않을 수 있다.
즉, 제2 일함수 조절막(221)은 제2 트렌치(240t)의 측벽 상에 형성된 제2 게이트 절연막(230)의 일부 상에는 형성되지 않을 수 있다.
제1 일함수 조절막(221)은 제1 트렌치(140t)의 측벽의 일부 상에는 형성되지 않으므로, 제2 삽입막(222)은 제2 일함수 조절막(221)의 프로파일 및 제2 게이트 절연막(230)의 프로파일을 따라 형성될 수 있다.
제2 일함수 조절막(221)이 연장되지 않는 제2 트렌치(240t)의 측벽 상에서, 제2 삽입막(222)과 제2 게이트 절연막(230)은 서로 접촉할 수 있지만, 이에 제한되는 것은 아니다.
제2 일함수 조절막(221)의 최상면은 제2 일함수 조절막(221) 상의 제2 삽입막(222)의 최상면 및 제2 필링막(223)의 최상면보다 낮을 수 있다.
따라서, 제2 상부 게이트 전극(225)는 제2 일함수 조절막(221)의 최상면을 덮는다. 제2 삽입막(222) 및 제2 필링막(223)은 제2 일함수 조절막(221)의 최상면을 덮는다.
다르게 설명하면, 제1 일함수 조절막(121)은 제1 트렌치(140t)의 측벽에 대해서 예각을 갖는 제1 경사면(121i)을 포함할 수 있다. 또한, 제1 일함수 조절막(221)은 제2 트렌치(240t)의 측벽에 대해서 예각을 갖는 제2 경사면(221i)을 포함할 수 있다.
좀 더 구체적으로, 제1 트렌치(140t)의 측벽을 따라 연장된 제1 일함수 조절막(121)은 제1 트렌치(140t)의 측벽에 대해서 예각을 갖는 제1 경사면(121i)을 포함하고, 제2 트렌치(240t)의 측벽을 따라 연장된 제1 일함수 조절막(221)은 제2 트렌치(240t)의 측벽에 대해서 예각을 갖는 제2 경사면(221i)을 포함할 수 있다.
제1 일함수 조절막(121)의 제1 경사면(121i)은 제1 일함수 조절막(121)의 최상면일 수 있고, 제1 일함수 조절막(221)의 제2 경사면(221i)은 제1 일함수 조절막(221)의 최상면일 수 있다.
제1 일함수 조절막(121)의 제1 경사면(121i) 및 제1 일함수 조절막(221)의 제2 경사면(221i)은 각각 층간 절연막(190)의 상면보다 기판(100)의 상면에 더 가깝다.
또, 다른 측면에서, 제1 일함수 조절막(121)은 제1 트렌치(140t)의 바닥면에 형성된 바닥부(121b)와 제1 트렌치(140t)의 측벽에 형성된 측벽부(121s)를 포함할 수 있다. 제1 일함수 조절막(221)은 제2 트렌치(240t)의 바닥면에 형성된 바닥부(221b)와 제2 트렌치(240t)의 측벽에 형성된 측벽부(221s)를 포함할 수 있다.
제1 일함수 조절막의 측벽부(121s)는 제1 일함수 조절막의 바닥부(121b)로부터 돌출되어 있을 수 있다. 제2 일함수 조절막의 측벽부(221s)는 제2 일함수 조절막의 바닥부(221b)로부터 돌출되어 있을 수 있다.
제1 일함수 조절막의 측벽부(121s)는 제1 일함수 조절막(121)의 최상면을 포함하고, 제2 일함수 조절막의 측벽부(221s)는 제1 일함수 조절막(221)의 최상면을 포함할 수 있다.
제1 일함수 조절막의 측벽부(121s)는 예각을 갖는 제1 경사면(121i)을 포함하고, 제2 일함수 조절막의 측벽부(221s)는 예각을 갖는 제2 경사면(221i)을 포함할 수 있다.
도 5에서, 제1 일함수 조절막(121) 및 제1 일함수 조절막(221)은 모두 모따진 형상을 가진 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 일함수 조절막(121) 및 제1 일함수 조절막(221) 중 하나는 모따기 형상을 가지고, 다른 하나는 트렌치의 측벽의 최상부까지 연장될 수 있다.
도 5에서, 층간 절연막(190)의 상면에서 제1 일함수 조절막(221)까지의 깊이(d2)는 층간 절연막(190)의 상면에서 제1 일함수 조절막(121)까지의 깊이(d1)보다 작고, 층간 절연막(190)의 상면에서 제4 일함수 조절막(421)까지의 깊이(d4)보다 큰 것으로 도시되었지만, 이에 제한되는 것은 아니다. 또한, 층간 절연막(190)의 상면에서 제3 일함수 조절막(321)까지의 깊이(d3)는 층간 절연막(190)의 상면에서, 제4 일함수 조절막(421)까지의 깊이(d4)보다 작은 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도시된 것과 달리, 층간 절연막(190)의 상면에서 제1 일함수 조절막(221)까지의 깊이(d2)는 층간 절연막(190)의 상면에서 제1 일함수 조절막(121)까지의 깊이(d1)와 실질적으로 동일하고, 층간 절연막(190)의 상면에서 제3 일함수 조절막(321)까지의 깊이(d3)는 층간 절연막(190)의 상면에서 제4 일함수 조절막(421)까지의 깊이(d4)와 실질적으로 동일할 수 있다. 또한, 층간 절연막(190)의 상면에서 제1 일함수 조절막(221)까지의 깊이(d2)는 층간 절연막(190)의 상면에서 제4 일함수 조절막(421)까지의 깊이(d4)와 실질적으로 동일할 수 있다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 및 도 2를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 6을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 내지 제4 캡핑 패턴(160, 260, 360, 460)을 더 포함할 수 있다.
제1 게이트 전극(120)은 제1 트렌치(140t)의 일부를 채울 수 있다. 제1 게이트 전극(120)의 상면은 층간 절연막(190)의 상면보다 기판(100)에 인접할 수 있다.
제1 캡핑 패턴(160)은 제1 게이트 전극(120) 상에 형성될 수 있다. 다시 말하면, 제1 캡핑 패턴(160)은 제1 상부 게이트(125) 상에 형성될 수 있다. 제1 캡핑 패턴(160)은 제1 게이트 전극(120)이 채우고 남은 제1 트렌치(140t)의 일부를 채울 수 있다.
제2 게이트 전극(220)은 제2 트렌치(240t)의 일부를 채울 수 있다. 제2 게이트 전극(220)의 상면은 층간 절연막(190)의 상면보다 기판(100)에 인접할 수 있다.
제2 캡핑 패턴(260)은 제2 게이트 전극(220) 상에 형성될 수 있다. 제2 캡핑 패턴(260)은 제2 상부 게이트 전극(225) 상에 형성될 수 있다. 제2 캡핑 패턴(260)은 제2 게이트 전극(220)이 채우고 남은 제2 트렌치(240t)의 일부를 채울 수 있다.
제3 게이트 전극(320)은 제3 트렌치(340t)의 일부를 채울 수 있다. 제3 게이트 전극(320)의 상면은 층간 절연막(190)의 상면보다 기판(100)에 인접할 수 있다.
제3 캡핑 패턴(360)은 제3 게이트 전극(320) 상에 형성될 수 있다. 제3 캡핑 패턴(360)은 제3 상부 게이트 전극(325) 상에 형성될 수 있다. 제3 캡핑 패턴(360)은 제3 게이트 전극(320)이 채우고 남은 제3 트렌치(340t)의 일부를 채울 수 있다.
제4 게이트 전극(420)은 제4 트렌치(440t)의 일부를 채울 수 있다. 제4 게이트 전극(420)의 상면은 층간 절연막(190)의 상면보다 기판(100)에 인접할 수 있다.
제4 캡핑 패턴(460)은 제4 게이트 전극(420) 상에 형성될 수 있다. 다시 말하면, 제4 캡핑 패턴(460)은 제4 상부 게이트 전극(425) 상에 형성될 수 있다. 제4 캡핑 패턴(460)은 제4 게이트 전극(420)이 채우고 남은 제4 트렌치(440t)의 일부를 채울 수 있다.
각각의 제1 내지 제4 캡핑 패턴(160, 260, 360, 460)은 각각의 제1 내지 트렌치(140t, 240t, 340t, 440t)의 일부를 채워서 형성되므로, 각각의 제1 내지 제4 캡핑 패턴(160, 260, 360, 460)의 상면은 제1 내지 제4 게이트 스페이서(140, 240, 340, 440)의 상면 및 층간 절연막(190)의 상면과 동일 평면에 놓여있을 수 있다.
각각의 제1 내지 제4 캡핑 패턴(160, 260, 360, 460)은 자기 정렬 컨택(Self Aligned Contact)을 형성하기 위한 가이드 역할을 할 수 있으므로, 층간 절연막(190)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
각각의 제1 내지 제4 캡핑 패턴(160, 260, 360, 460)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 탄화 산질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도시된 것과 달리, 제1 게이트 절연막(130)은 제1 게이트 스페이서(140) 및 제1 캡핑 패턴(160) 사이로 연장될 수도 있다. 즉, 서로 마주보는 제1 게이트 스페이서(140)의 내측벽 및 제1 캡핑 패턴(160)의 측벽 사이에, 제1 게이트 절연막(130)의 일부가 연장되어 있을 수 있다.
각각의 제2 내지 제4 게이트 절연막(230, 330, 430)이 연장되는 정도는 상술한 제1 게이트 절연막(130)과 유사할 수 있다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 8는 도 7의 P 부분을 확대한 도면이다. 설명의 편의상, 도 1 및 도 2를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 7 및 도 8을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제3 일함수 조절막의 측벽부(321s)는 제3 일함수 조절막의 바닥부(321b) 상의 제1 부분(321sa)과, 제2 부분(321sb)을 포함할 수 있다.
제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)은 제3 일함수 조절막의 측벽부(321s)의 제1 부분(321sa)보다 기판(100)의 상면에서 멀리 위치한다.
제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)의 폭(t322)은 제3 일함수 조절막의 측벽부(321s)의 제1 부분(321sa)의 폭(t321)과 다를 수 있다.
예를 들어, 제3 일함수 조절막의 측벽부(321s)의 제1 부분(321sa)의 폭(t321)은 제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)의 폭(t322)보다 크다.
또한, 제3 일함수 조절막의 측벽부(321s)의 제1 부분(321sa)의 폭(t321)은 제3 일함수 조절막(321)의 두께(t31)와 실질적으로 동일할 수 있다. 즉, 제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)의 폭(t322)은 제3 일함수 조절막(321)의 두께(t31)보다 작을 수 있다.
제3 일함수 조절막(321)은 제3 트렌치(340t)의 측벽에 대해서 예각을 갖는 복수의 제3 경사면(321i)을 포함할 수 있다. 좀 더 구체적으로, 제3 트렌치(340t)의 일측벽을 따라 연장된 제3 일함수 조절막(321)은 제3 트렌치(340t)의 측벽에 대해서 예각을 갖는 복수의 제3 경사면(321i)을 포함할 수 있다.
제3 일함수 조절막(321)과 달리, 제4 트렌치(440t)의 일측벽을 따라 연장된 제4 일함수 조절막(421)은 제4 트렌치(440t)의 측벽에 대해서 예각을 갖는 하나의 제3 경사면(421i)을 포함할 수 있다.
즉, 제3 트렌치(340t)의 일측벽을 따라 연장된 제3 일함수 조절막(321)이 포함하는 경사면의 개수는 제4 트렌치(440t)의 일측벽을 따라 연장된 제4 일함수 조절막(421)이 포함하는 경사면의 개수와 다를 수 있다.
예를 들어, 제3 일함수 조절막(321)에 적용된 모따기 공정(chamfering process)의 횟수가 제4 일함수 조절막(421)에 적용된 모따기 공정의 횟수가 다를 경우, 제3 일함수 조절막(321)의 형상 및 제4 일함수 조절막(421)의 형상 사이에 차이가 발생할 수 있다.
도 8에서, 제3 일함수 조절막의 측벽부(321s)의 제1 부분(321sa)과 제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)는 제3 트렌치(340t)의 측벽에 대해서 예각(θ11)을 갖는 제3 경사면(321i)에 의해 연결될 수 있다.
좀 더 구체적으로, 제3 일함수 조절막의 측벽부(321s)의 제1 부분(321sa)은 제3 게이트 절연막(330)과 접하는 제1 측벽과, 제3 삽입막(322)과 마주하는 제2 측벽을 포함할 수 있다. 제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)은 제3 게이트 절연막(330)과 접하는 제3 측벽과, 제3 삽입막(322)과 마주하는 제4 측벽을 포함할 수 있다.
이 때, 제3 일함수 조절막의 측벽부(321s)의 제1 부분(321sa)의 제2 측벽과 제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)의 제4 측벽은 제3 트렌치(340t)의 측벽에 대해서 예각(θ11)을 갖는 제3 경사면(321i)에 의해 연결될 수 있다.
제3 일함수 조절막(321)의 제3 경사면(321i)은 제3 일함수 조절막(321)의 최상면일 수 있고, 제4 일함수 조절막(421)의 제4 경사면(421i)은 제4 일함수 조절막(421)의 최상면일 수 있다.
도 8에서, 제3 일함수 조절막(321)의 최상면인 제3 경사면(321i)의 예각(θ1)은, 제3 일함수 조절막의 측벽부(321s)의 제1 부분(321sa)과 제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)을 연결하는 제3 경사면(321i)의 예각(θ11)은 동일할 수도 있고, 서로 다를 수도 있다.
덧붙여, 도 8에서 도시된 것과 달리, 제3 일함수 조절막의 측벽부(321s)의 제1 부분(321sa)의 제2 측벽과 예각(θ11)을 갖는 제3 경사면(321i)의 연결부는 라운딩될 수 있다. 또한, 제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)의 제4 측벽과 예각(θ11)을 갖는 제3 경사면(321i)의 연결부는 라운딩될 수 있다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 10은 도 9의 P 부분 및 Q 부분을 확대한 도면이다. 설명의 편의상, 도 7 및 도 8을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 9 및 도 10을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제3 일함수 조절막의 측벽부(321s)는 제3 일함수 조절막의 바닥부(321b) 상의 제1 부분(321sa)과, 제2 부분(321sb)과, 제3 부분(321sc)을 포함할 수 있다.
제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)은 제3 일함수 조절막의 측벽부(321s)의 제1 부분(321sa)보다 기판(100)의 상면에서 멀리 위치한다. 또한, 제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)은 제3 일함수 조절막의 측벽부(321s)의 제3 부분(321sc)보다 기판(100)의 상면에서 가깝게 위치한다.
제3 일함수 조절막의 측벽부(321s)의 제1 부분(321sa)의 폭(t321)은 제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)의 폭(t322)보다 크다. 제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)의 폭(t322)은 제3 일함수 조절막의 측벽부(321s)의 제3 부분(321sc)의 폭(t323)보다 크다.
제4 일함수 조절막의 측벽부(421s)는 제4 일함수 조절막의 바닥부(421b) 상의 제1 부분(421sa)과, 제2 부분(421sb)을 포함할 수 있다.
제4 일함수 조절막의 측벽부(421s)의 제2 부분(421sb)은 제4 일함수 조절막의 측벽부(421s)의 제1 부분(421sa)보다 기판(100)의 상면에서 멀리 위치한다.
제4 일함수 조절막의 측벽부(421s)의 제1 부분(421sa)의 폭(t421)은 제4 일함수 조절막의 측벽부(421s)의 제2 부분(421sb)의 폭(t422)보다 클 수 있다.
또한, 제4 일함수 조절막의 측벽부(421s)의 제1 부분(421sa)의 폭(t421)은 제4 일함수 조절막(421)의 두께(t41)와 실질적으로 동일할 수 있다. 즉, 제4 일함수 조절막의 측벽부(421s)의 제2 부분(421sb)의 폭(t422)은 제4 일함수 조절막(421)의 두께(t41)보다 작을 수 있다.
제3 트렌치(340t)의 일측벽을 따라 연장된 제3 일함수 조절막(321)은 제3 트렌치(340t)의 측벽에 대해서 예각을 갖는 복수의 제3 경사면(321i)을 포함할 수 있다. 또한, 제4 트렌치(440t)의 일측벽을 따라 연장된 제4 일함수 조절막(421)은 제4 트렌치(440t)의 측벽에 대해서 예각을 갖는 복수의 제4 경사면(421i)을 포함할 수 있다.
한편, 도 10에서, 제3 트렌치(340t)의 일측벽을 따라 연장된 제3 일함수 조절막(321)이 포함하는 경사면의 개수는 제4 트렌치(440t)의 일측벽을 따라 연장된 제4 일함수 조절막(421)이 포함하는 경사면의 개수와 다를 수 있다.
제3 삽입막(322)과 마주하는 제3 일함수 조절막의 측벽부(321s)의 제1 부분(321sa)의 측벽 및 제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)의 측벽은 제3 트렌치(340t)의 측벽에 대해서 예각을 갖는 제3 경사면(321i)에 의해 연결될 수 있다.
덧붙여, 제3 삽입막(322)과 마주하는 제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)의 측벽 및 제3 일함수 조절막의 측벽부(321s)의 제3 부분(321sc)의 측벽은 제3 트렌치(340t)의 측벽에 대해서 예각을 갖는 제3 경사면(321i)에 의해 연결될 수 있다.
도 10에서, 제4 일함수 조절막의 측벽부(421s)의 제1 부분(421sa)과 제4 일함수 조절막의 측벽부(421s)의 제2 부분(421sb)는 제4 트렌치(440t)의 측벽에 대해서 예각(θ21)을 갖는 제4 경사면(421i)에 의해 연결될 수 있다.
좀 더 구체적으로, 제4 일함수 조절막의 측벽부(421s)의 제1 부분(421sa)은 제4 게이트 절연막(430)과 접촉하는 제5 측벽과, 제4 삽입막(422)과 마주하는 제6 측벽을 포함할 수 있다. 제4 일함수 조절막의 측벽부(421s)의 제2 부분(421sb)은 제4 게이트 절연막(430)과 접촉하는 제7 측벽과, 제4 삽입막(422)과 마주하는 제8 측벽을 포함할 수 있다.
이 때, 제4 일함수 조절막의 측벽부(421s)의 제1 부분(421sa)의 제6 측벽과 제4 일함수 조절막의 측벽부(421s)의 제2 부분(421sb)의 제8 측벽은 제4 트렌치(440t)의 측벽에 대해서 예각(θ21)을 갖는 제4 경사면(421i)에 의해 연결될 수 있다.
도 10에서, 제4 일함수 조절막(421)의 최상면인 제4 경사면(421i)의 예각(θ2)은, 제4 일함수 조절막의 측벽부(421s)의 제1 부분(421sa)과 제4 일함수 조절막의 측벽부(421s)의 제2 부분(421sb)을 연결하는 제4 경사면(421i)의 예각(θ21)은 동일할 수도 있고, 서로 다를 수도 있다.
덧붙여, 도 10에서 도시된 것과 달리, 제4 일함수 조절막의 측벽부(421s)의 제1 부분(421sa)의 제6 측벽과 예각(θ21)을 갖는 제4 경사면(421i)의 연결부는 라운딩될 수 있다. 또한, 제4 일함수 조절막의 측벽부(421s)의 제2 부분(421sb)의 제8 측벽과 예각(θ21)을 갖는 제4 경사면(421i)의 연결부는 라운딩될 수 있다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 12는 도 11의 P 부분 및 Q 부분을 확대한 도면이다. 설명의 편의상, 도 7 및 도 8을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 11 및 도 12를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제4 일함수 조절막의 측벽부(421s)는 제4 일함수 조절막의 바닥부(421b) 상의 제1 부분(421sa)과, 제2 부분(421sb)을 포함할 수 있다.
제4 일함수 조절막의 측벽부(421s)의 제2 부분(421sb)은 제4 일함수 조절막의 측벽부(421s)의 제1 부분(421sa)보다 기판(100)의 상면에서 멀리 위치한다.
제4 일함수 조절막의 측벽부(421s)의 제1 부분(421sa)의 폭(t421)은 제4 일함수 조절막의 측벽부(421s)의 제2 부분(421sb)의 폭(t422)보다 크다. 제4 일함수 조절막의 측벽부(421s)의 제1 부분(421sa)의 폭(t421)은 제4 일함수 조절막(421)의 두께(t41)와 실질적으로 동일할 수 있다.
제4 일함수 조절막(421)은 제4 트렌치(440t)의 측벽에 대해서 예각을 갖는 복수의 제4 경사면(421i)을 포함할 수 있다. 좀 더 구체적으로, 제4 트렌치(440t)의 일측벽을 따라 연장된 제4 일함수 조절막(421)은 제4 트렌치(440t)의 측벽에 대해서 예각을 갖는 복수의 제4 경사면(421i)을 포함할 수 있다.
제3 트렌치(340t)의 일측벽을 따라 연장된 제3 일함수 조절막(321)이 포함하는 경사면의 개수는 제4 트렌치(440t)의 일측벽을 따라 연장된 제4 일함수 조절막(421)이 포함하는 경사면의 개수와 동일할 수 있다.
예를 들어, 제3 일함수 조절막(321)에 적용된 모따기 공정(chamfering process)의 횟수가 제4 일함수 조절막(421)에 적용된 모따기 공정의 횟수와 동일할 경우, 제3 일함수 조절막(321)이 포함하는 경사면의 개수는 제4 일함수 조절막(421)이 포함하는 경사면의 개수와 동일할 수 있다.
도 13a는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 7 및 도 8을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 13a를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 일함수 조절막(121) 및 제1 일함수 조절막(221)은 모따기된 형상일 수 있다.
제1 일함수 조절막(121)은 제1 트렌치(140t)의 측벽의 최상부까지 연장되지 않을 수 있다. 제1 일함수 조절막(121)은 제1 트렌치(140t)의 측벽 상에 형성된 제1 게이트 절연막(130)의 일부 상에는 형성되지 않을 수 있다.
제1 일함수 조절막(121)이 연장되지 않는 제1 트렌치(140t)의 측벽 상에서, 제1 삽입막(122)과 제1 게이트 절연막(130)은 서로 접촉할 수 있지만, 이에 제한되는 것은 아니다.
제1 일함수 조절막(121)은 제1 트렌치(140t)의 측벽에 대해서 예각을 갖는 제1 경사면(121i)을 포함할 수 있다.
제2 일함수 조절막(221)은 제2 트렌치(240t)의 측벽의 최상부까지 연장되지 않을 수 있다. 제2 일함수 조절막(221)은 제2 트렌치(240t)의 측벽 상에 형성된 제2 게이트 절연막(230)의 일부 상에는 형성되지 않을 수 있다.
제2 일함수 조절막(221)이 연장되지 않는 제2 트렌치(240t)의 측벽 상에서, 제2 삽입막(222)과 제2 게이트 절연막(230)은 서로 접촉할 수 있지만, 이에 제한되는 것은 아니다.
제1 일함수 조절막(221)은 제2 트렌치(240t)의 측벽에 대해서 예각을 갖는 제2 경사면(221i)을 포함할 수 있다.
제1 일함수 조절막(121)의 제1 경사면(121i)은 제1 일함수 조절막(121)의 최상면일 수 있고, 제1 일함수 조절막(221)의 제2 경사면(221i)은 제1 일함수 조절막(221)의 최상면일 수 있다.
제1 일함수 조절막(121)은 제1 트렌치(140t)의 바닥면에 형성된 바닥부(121b)와 제1 트렌치(140t)의 측벽에 형성된 측벽부(121s)를 포함할 수 있다. 제1 일함수 조절막(221)은 제2 트렌치(240t)의 바닥면에 형성된 바닥부(221b)와 제2 트렌치(240t)의 측벽에 형성된 측벽부(221s)를 포함할 수 있다.
제1 일함수 조절막의 측벽부(121s)는 예각을 갖는 제1 경사면(121i)을 포함하고, 제2 일함수 조절막의 측벽부(221s)는 예각을 갖는 제2 경사면(221i)을 포함할 수 있다.
제1 트렌치(140t)의 일측벽을 따라 연장된 제1 일함수 조절막(121)은 제1 트렌치(140t)의 측벽에 대해서 예각을 갖는 하나의 제1 경사면(121i)을 포함할 수 있다. 또한, 제2 트렌치(240t)의 일측벽을 따라 연장된 제1 일함수 조절막(221)은 제2 트렌치(240t)의 측벽에 대해서 예각을 갖는 하나의 제2 경사면(221i)을 포함할 수 있다.
제3 트렌치(340t)의 일측벽을 따라 연장된 제3 일함수 조절막(321)이 포함하는 경사면의 개수는 제1 트렌치(140t)의 일측벽을 따라 연장된 제1 일함수 조절막(121)이 포함하는 경사면의 개수 및 제2 트렌치(240t)의 일측벽을 따라 연장된 제1 일함수 조절막(221)이 포함하는 경사면의 개수와 다를 수 있다.
도 13b는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 9 및 도 10을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 13b를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 일함수 조절막(121)은 제1 경사면(121i)을 포함하고, 제2 일함수 조절막(221)은 제2 경사면(221i)을 포함할 수 있다.
제1 일함수 조절막(121)의 제1 경사면(121i)는 제1 일함수 조절막(121)의 최상면이고, 제1 일함수 조절막(221)의 제2 경사면(221i)는 제1 일함수 조절막(221)의 최상면일 수 있다.
제1 상부 게이트 전극(125)은 제1 일함수 조절막(121)의 최상면을 덮고, 제2 상부 게이트 전극(225)은 제1 일함수 조절막(221)의 최상면을 덮을 수 있다.
제1 일함수 조절막(121)은 제1 트렌치(140t)의 바닥면에 형성된 바닥부(121b)와 제1 트렌치(140t)의 측벽에 형성된 측벽부(121s)를 포함할 수 있다. 제1 일함수 조절막(221)은 제2 트렌치(240t)의 바닥면에 형성된 바닥부(221b)와 제2 트렌치(240t)의 측벽에 형성된 측벽부(221s)를 포함할 수 있다.
제2 일함수 조절막의 측벽부(221s)는 제2 일함수 조절막의 바닥부(221b) 상의 제1 부분(221sa)과, 제2 부분(221sb)을 포함할 수 있다.
제2 일함수 조절막의 측벽부(221s)의 제2 부분(221sb)은 제2 일함수 조절막의 측벽부(221s)의 제1 부분(221sa)보다 기판(100)의 상면에서 멀리 위치한다.
제2 일함수 조절막의 측벽부(221s)의 제1 부분(221sa)의 폭은 제2 일함수 조절막의 측벽부(221s)의 제2 부분(221sb)의 폭보다 클 수 있다.
제2 트렌치(240t)의 일측벽을 따라 연장된 제1 일함수 조절막(221)은 제2 트렌치(240t)의 측벽에 대해서 예각을 갖는 복수의 제2 경사면(221i)을 포함할 수 있다.
제2 삽입막(222)과 마주보는 제2 일함수 조절막의 측벽부(221s)의 제1 부분(221sa)의 측벽 및 제2 일함수 조절막의 측벽부(221s)의 제2 부분(221sb)의 측벽은 제2 트렌치(240t)의 측벽에 대해서 예각을 갖는 제2 경사면(221i)에 의해 연결될 수 있다.
도 13b에서, 제4 트렌치(440t)의 일측벽을 따라 연장된 제4 일함수 조절막(421)이 포함하는 경사면의 개수는 제2 트렌치(240t)의 일측벽을 따라 연장된 제1 일함수 조절막(221)이 포함하는 경사면의 개수와 동일할 수 있다.
또한, 제4 트렌치(440t)의 일측벽을 따라 연장된 제4 일함수 조절막(421)이 포함하는 경사면의 개수는 제3 트렌치(340t)의 일측벽을 따라 연장된 제3 일함수 조절막(321)이 포함하는 경사면의 개수보다 작을 수 있다.
덧붙여, 제2 트렌치(240t)의 일측벽을 따라 연장된 제1 일함수 조절막(221)이 포함하는 경사면의 개수는 제1 트렌치(140t)의 일측벽을 따라 연장된 제1 일함수 조절막(121)이 포함하는 경사면의 개수보다 많을 수 있다.
도 14는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 및 도 2를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 14를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제3 상부 게이트 전극(325)은 제3 일함수 조절막(321)의 최상면을 덮지 않을 수 있다. 제4 상부 게이트 전극(425)은 제4 일함수 조절막(421)의 최상면을 덮지 않을 수 있다.
제3 일함수 조절막(321)의 최상면의 높이는 제3 일함수 조절막(321) 상의 제3 삽입막(322)의 최상면 및 제3 필링막(323)의 최상면의 높이와 실질적으로 동일할 수 있다. 제3 일함수 조절막(321)은 제3 트렌치(340t)의 측벽의 최상부까지 연장될 수 있다.
제3 일함수 조절막(321)은 제3 트렌치(340t)의 측벽에 대해서 예각을 갖는 제3 경사면(321i)을 포함할 수 있다. 다만, 제3 일함수 조절막(321)의 최상면은 제3 트렌치(340t)의 측벽에 대해서 예각을 갖는 경사면이 아니다.
제3 일함수 조절막의 측벽부(321s)는 제3 일함수 조절막의 바닥부(도 2의 321b를 참조) 상의 제1 부분(321sa)과, 제2 부분(321sb)을 포함할 수 있다. 제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)은 제3 일함수 조절막의 측벽부(321s)의 제1 부분(321sa)보다 기판(100)의 상면에서 멀리 위치한다.
제3 일함수 조절막의 측벽부(321s)의 제1 부분(321sa)의 폭은 제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)의 폭보다 클 수 있다.
제3 삽입막(322)과 마주보는 제3 일함수 조절막의 측벽부(321s)의 제1 부분(321sa)의 측벽 및 제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)의 측벽은 제3 트렌치(340t)의 측벽에 대해서 예각을 갖는 제3 경사면(321i)에 의해 연결될 수 있다.
제4 일함수 조절막(421)의 최상면의 높이는 제4 일함수 조절막(421) 상의 제4 삽입막(422)의 최상면 및 제4 필링막(423)의 최상면의 높이와 실질적으로 동일할 수 있다. 제4 일함수 조절막(421)은 제4 트렌치(440t)의 측벽의 최상부까지 연장될 수 있다.
제4 일함수 조절막(421)은 제4 트렌치(440t)의 측벽에 대해서 예각을 갖는 경사면을 포함하지 않는다.
따라서, 제3 일함수 조절막(321)은 제3 트렌치(340t)의 측벽에 대해서 예각을 갖는 제3 경사면(321i)을 포함하지만, 제1 일함수 조절막(121), 제1 일함수 조절막(221) 및 제4 일함수 조절막(421)은 트렌치의 측벽에 대해서 예각을 갖는 경사면을 포함하지 않는다.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 14를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 15를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제3 일함수 조절막의 측벽부(321s)는 제1 부분(321sa)과, 제2 부분(321sb)과, 제3 부분(321sc)을 포함할 수 있다.
제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)은 제3 일함수 조절막의 측벽부(321s)의 제1 부분(321sa)보다 기판(100)의 상면에서 멀리 위치한다. 또한, 제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)은 제3 일함수 조절막의 측벽부(321s)의 제3 부분(321sc)보다 기판(100)의 상면에서 가깝게 위치한다.
제3 일함수 조절막의 측벽부(321s)의 제1 부분(321sa)의 폭은 제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)의 폭보다 크다. 제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)의 폭은 제3 일함수 조절막의 측벽부(321s)의 제3 부분(321sc)의 폭보다 크다.
제4 일함수 조절막의 측벽부(421s)는 제4 일함수 조절막의 바닥부(도 2의 421b 참조) 상의 제1 부분(421sa)과, 제2 부분(421sb)을 포함할 수 있다.
제4 일함수 조절막의 측벽부(421s)의 제2 부분(421sb)은 제4 일함수 조절막의 측벽부(421s)의 제1 부분(421sa)보다 기판(100)의 상면에서 멀리 위치한다.
제4 일함수 조절막의 측벽부(421s)의 제1 부분(421sa)의 폭(t421)은 제4 일함수 조절막의 측벽부(421s)의 제2 부분(421sb)의 폭(t422)보다 클 수 있다.
제4 일함수 조절막(421)은 제4 트렌치(440t)의 측벽에 대해서 예각을 갖는 제4 경사면(421i)을 포함할 수 있다. 다만, 제4 일함수 조절막(421)의 최상면은 제4 트렌치(440t)의 측벽에 대해서 예각을 갖는 경사면이 아니다.
제3 삽입막(322)과 마주보는 제3 일함수 조절막의 측벽부(321s)의 제1 부분(321sa)의 측벽 및 제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)의 측벽은 제3 트렌치(340t)의 측벽에 대해서 예각을 갖는 제3 경사면(321i)에 의해 연결될 수 있다.
또한, 제3 삽입막(322)과 마주보는 제3 일함수 조절막의 측벽부(321s)의 제2 부분(321sb)의 측벽 및 제3 일함수 조절막의 측벽부(321s)의 제3 부분(321sc)의 측벽은 제3 트렌치(340t)의 측벽에 대해서 예각을 갖는 제3 경사면(321i)에 의해 연결될 수 있다.
덧붙여, 제4 삽입막(422)과 마주보는 제4 일함수 조절막의 측벽부(421s)의 제1 부분(421sa)의 측벽 및 제4 일함수 조절막의 측벽부(421s)의 제2 부분(421sb)의 측벽은 제4 트렌치(440t)의 측벽에 대해서 예각을 갖는 제4 경사면(421i)에 의해 연결될 수 있다.
제3 트렌치(340t)의 일측벽을 따라 연장된 제3 일함수 조절막(321)이 포함하는 경사면의 개수는 제4 트렌치(440t)의 일측벽을 따라 연장된 제4 일함수 조절막(421)이 포함하는 경사면의 개수보다 클 수 있다.
도 16은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 15를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 16을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제2 일함수 조절막의 측벽부(221s)는 제2 트렌치(240t)의 바닥면에 형성된 제1 일함수 조절막(221)보다 위의 제1 부분(221sa)과, 제2 부분(221sb)을 포함할 수 있다.
제2 일함수 조절막의 측벽부(221s)의 제2 부분(221sb)은 제2 일함수 조절막의 측벽부(221s)의 제1 부분(221sa)보다 기판(100)의 상면에서 멀리 위치한다.
제2 일함수 조절막의 측벽부(221s)의 제1 부분(221sa)의 폭은 제2 일함수 조절막의 측벽부(221s)의 제2 부분(221sb)의 폭보다 클 수 있다.
제1 일함수 조절막(221)은 제2 트렌치(240t)의 측벽에 대해서 예각을 갖는 제2 경사면(221i)을 포함할 수 있다. 다만, 제1 일함수 조절막(221)의 최상면은 제2 트렌치(240t)의 측벽에 대해서 예각을 갖는 경사면이 아니다.
제2 삽입막(222)과 마주보는 제2 일함수 조절막의 측벽부(221s)의 제1 부분(221sa)의 측벽 및 제2 일함수 조절막의 측벽부(221s)의 제2 부분(221sb)의 측벽은 제2 트렌치(240t)의 측벽에 대해서 예각을 갖는 제2 경사면(221i)에 의해 연결될 수 있다.
제2 트렌치(240t)의 일측벽을 따라 연장된 제1 일함수 조절막(221)이 포함하는 경사면의 개수는 제4 트렌치(440t)의 일측벽을 따라 연장된 제4 일함수 조절막(421)이 포함하는 경사면의 개수와 동일할 수 있다.
도 17은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 14를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 17을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제4 일함수 조절막의 측벽부(421s)는 제4 일함수 조절막의 바닥부(도 2의 421b 참조) 상의 제1 부분(421sa)과, 제2 부분(421sb)을 포함할 수 있다.
제4 일함수 조절막의 측벽부(421s)의 제2 부분(421sb)은 제4 일함수 조절막의 측벽부(421s)의 제1 부분(421sa)보다 기판(100)의 상면에서 멀리 위치한다.
제4 일함수 조절막의 측벽부(421s)의 제1 부분(421sa)의 폭은 제4 일함수 조절막의 측벽부(421s)의 제2 부분(421sb)의 폭보다 크다.
제4 트렌치(440t)의 일측벽을 따라 연장된 제4 일함수 조절막(421)은 제4 트렌치(440t)의 측벽에 대해서 예각을 갖는 제4 경사면(421i)을 포함할 수 있다. 다만, 제4 일함수 조절막(421)의 최상면은 제4 트렌치(440t)의 측벽에 대해서 예각을 갖는 경사면이 아니다.
제3 트렌치(340t)의 일측벽을 따라 연장된 제3 일함수 조절막(321)이 포함하는 경사면의 개수는 제4 트렌치(440t)의 일측벽을 따라 연장된 제4 일함수 조절막(421)이 포함하는 경사면의 개수와 동일할 수 있다.
도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 17을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 18을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제2 일함수 조절막의 측벽부(221s)는 제2 트렌치(240t)의 바닥면에 형성된 제1 일함수 조절막(221)보다 위의 제1 부분(221sa)과, 제2 부분(221sb)을 포함할 수 있다.
제1 일함수 조절막(221)은 제2 트렌치(240t)의 측벽에 대해서 예각을 갖는 제2 경사면(221i)을 포함할 수 있다. 다만, 제1 일함수 조절막(221)의 최상면은 제2 트렌치(240t)의 측벽에 대해서 예각을 갖는 경사면이 아니다.
제2 삽입막(222)과 마주보는 제2 일함수 조절막의 측벽부(221s)의 제1 부분(221sa)의 측벽 및 제2 일함수 조절막의 측벽부(221s)의 제2 부분(221sb)의 측벽은 제2 트렌치(240t)의 측벽에 대해서 예각을 갖는 제2 경사면(221i)에 의해 연결될 수 있다.
제2 트렌치(240t)의 일측벽을 따라 연장된 제1 일함수 조절막(221)이 포함하는 경사면의 개수는 제3 트렌치(340t)의 일측벽을 따라 연장된 제3 일함수 조절막(321)이 포함하는 경사면의 개수와 동일하고, 제4 트렌치(440t)의 일측벽을 따라 연장된 제4 일함수 조절막(421)이 포함하는 경사면의 개수와 동일할 수 있다.
도 19는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 20은 도 19의 A - A, B - B, C - C 및 D - D를 따라서 절단한 단면도이다. 도 21a 내지 도 21c는 도 19의 E - E를 따라서 절단한 단면도들이다. 설명의 편의를 위해, 도 1 및 도 2를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
참고적으로, 도 20은 핀형 패턴에 관한 내용을 제외하고 도 1과 실질적으로 유사할 수 있으므로, 중복되는 사항은 생략하거나 간략히 설명한다.
또한, 도 20은 도 1, 도 3 내지 도 7, 도 9, 도 13a 내지 도 18에서 도시된 도면 중 예시적으로 도 1과 유사하게 도시한 것뿐이다. 따라서, 핀형 패턴에 관한 내용을 제외하면, 도 20은 도 3 내지 도 7, 도 9, 도 13a 내지 도 18 중 어느 하나와 실질적으로 유사할 수 있음은 물론이다.
또한, 도 21a 내지 도 21c는 제1 영역(I)의 게이트 방향(Y1) 단면도만을 도시하였지만, 제2 내지 제4 영역(II, III, IV)의 게이트 방향 단면도들이 도 21a 내지 도 21c와 유사할 수 있음을 통상의 기술자는 알 수 있다.
도 19 내지 도 21c를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 각각의 제1 트랜지스터(101) 및 제2 트랜지스터(201)는 n형의 핀형 트랜지스터이고, 각각의 제3 트랜지스터(301) 및 제4 트랜지스터(401)는 p형의 핀형 트랜지스터일 수 있다.
제1 내지 제4 트랜지스터(101, 201, 301, 401)는 각각 제1 내지 제4 핀형 패턴(110, 210, 310, 410)을 포함할 수 있다.
제1 핀형 패턴(110)은 제1 영역(I)에 형성되고, 제2 핀형 패턴(210)은 제2 영역(II)에 형성되고, 제3 핀형 패턴(310)은 제3 영역(III)에 형성되고, 제4 핀형 패턴(410)은 제4 영역(IV)에 형성될 수 있다.
각각의 제1 내지 제4 핀형 패턴(110, 210, 310, 410)은 기판(100)으로부터 돌출되어 있을 수 있다.
제1 핀형 패턴(110)은 제1 방향(X1)을 따라서 길게 연장될 수 있다. 제2 핀형 패턴(210)은 제2 방향(X2)을 따라서 길게 연장될 수 있다. 제3 핀형 패턴(310)은 제3 방향(X3)을 따라서 길게 연장될 수 있다. 제4 핀형 패턴(410)은 제4 방향(X4)을 따라서 길게 연장될 수 있다.
제1 내지 제4 핀형 패턴(110, 210, 310, 410)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
각각의 제1 내지 제4 핀형 패턴(110, 210, 310, 410)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 각각의 제1 내지 제4 핀형 패턴(110, 210, 310, 410)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
구체적으로, IV-IV족 화합물 반도체를 예로 들면, 각각의 제1 내지 제4 핀형 패턴(110, 210, 310, 410)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 각각의 제1 내지 제4 핀형 패턴(110, 210, 310, 410)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 내지 제4 핀형 패턴(110, 210, 310, 410)은 각각 실리콘 핀형 패턴인 것으로 설명한다.
예를 들어, 필드 절연막(105)은 제1 핀형 패턴(110)의 측면 일부를 덮고 있기 때문에, 제1 핀형 패턴(110)은 기판(100) 상에 형성된 필드 절연막(105) 위로 돌출되어 있을 수 있다.
필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다.
도 21a와 달리 도 21b에서, 필드 절연막(105)은 필드 라이너(105b)와 필드 필링막(105a)를 포함할 수 있다.
필드 라이너(105b)는 필드 필링막(105a)과 제1 핀형 패턴(110) 사이 및 필드 필링막(105a)과 기판(100) 사이에 형성될 수 있다.
필드 라이너(105b)는 예를 들어, 폴리 실리콘, 비정질 실리콘, 실리콘 산질화물, 실리콘 질화물, 실리콘 산화물 중 적어도 하나를 포함할 수 있다.
또한, 도 21c에서, 필드 라이너(105b)는 제1 라이너막(105b2)와 제2 라이너막(105b1)을 포함할 수 있다.
제1 라이너막(105b2)은 제1 핀형 패턴(110)의 하부와 기판(100)의 상면을 따라 형성될 수 있다.
제2 라이너막(105b1)은 제1 라이너막(105b2) 상에 형성될 수 있다. 제2 라이너막(105b1)은 제1 라이너막(105b2)을 따라 형성될 수 있다.
제1 라이너막(105b2)는 예를 들어, 폴리 실리콘 또는 비정질 실리콘을 포함할 수 있다. 제2 라이너막(105b1)는 예를 들어, 실리콘 산화물을 포함할 수 있다.
제1 게이트 스페이서(140)는 필드 절연막(105) 상으로 돌출된 제1 핀형 패턴(110) 상에 형성될 수 있다. 제1 게이트 스페이서(140)는 제5 방향(Y1)을 따라서 길게 연장될 수 있고, 제1 핀형 패턴(110)과 교차할 수 있다.
제1 트렌치(140t)는 제1 게이트 스페이서(140)에 의해 정의되므로, 제1 트렌치(140t)는 제5 방향(Y1)을 따라 길게 연장될 수 있다.
마찬가지로, 제2 게이트 스페이서(240)는 제2 핀형 패턴(210) 상에 형성되고, 제6 방향(Y2)으로 연장될 수 있다. 제3 게이트 스페이서(340)는 제3 핀형 패턴(310) 상에 형성되고, 제7 방향(Y3)으로 연장될 수 있다. 제4 게이트 스페이서(440)는 제4 핀형 패턴(410) 상에 형성되고, 제8 방향(Y4)으로 연장될 수 있다.
제1 게이트 절연막(130)은 필드 절연막(105) 및 제1 핀형 패턴(110) 상에 형성될 수 있다. 제1 게이트 절연막(130)은 필드 절연막(105)의 상면 및 제1 핀형 패턴(110)의 프로파일을 따라서 형성될 수 있다.
제1 계면막(131)은 제1 핀형 패턴(110) 상에 형성될 수 있다. 제1 계면막(131)은 필드 절연막(105)의 상면보다 위로 돌출된 제1 핀형 패턴(110)의 프로파일을 따라서 형성될 수 있다.
제1 계면막(131)은 필드 절연막(105)의 상면 상에 형성되지 않는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 제1 계면막(131)을 형성하는 방법에 따라, 제1 계면막(131)은 필드 절연막(105)의 상면을 따라 형성될 수도 있다.
제1 고유전율 절연막(132)은 제1 계면막(131) 상에 형성되고, 제1 핀형 패턴(110)의 프로파일 및 필드 절연막(105)의 상면을 따라서 형성될 수 있다.
제2 내지 제4 게이트 절연막(230, 330, 430)에 대한 설명은 제1 게이트 절연막(130)에 관한 설명과 실질적으로 동일하므로, 생략한다.
제1 게이트 전극(120)은 제1 게이트 절연막(130) 상에 형성되고, 제1 핀형 패턴(110)과 교차할 수 있다. 제1 게이트 전극(120)은 제1 트렌치(140t) 내에 형성되므로, 제1 게이트 전극(120)은 제5 방향(Y1)으로 연장될 수 있다.
제1 일함수 조절막(121) 및 제1 삽입막(122)은 제1 게이트 절연막(130)의 프로파일을 따라서 형성될 수 있다.
제2 게이트 전극(220)은 제2 게이트 절연막(230) 상에 형성되고, 제2 핀형 패턴(210)과 교차할 수 있다. 제2 게이트 전극(220)은 제2 트렌치(240t) 내에 형성되므로, 제2 게이트 전극(220)은 제6 방향(Y2)으로 연장될 수 있다.
제3 게이트 전극(320)은 제3 게이트 절연막(330) 상에 형성되고, 제3 핀형 패턴(310)과 교차할 수 있다. 제3 게이트 전극(320)은 제3 트렌치(340t) 내에 형성되므로, 제3 게이트 전극(320)은 제7 방향(Y3)으로 연장될 수 있다.
제4 게이트 전극(420)은 제4 게이트 절연막(430) 상에 형성되고, 제4 핀형 패턴(410)과 교차할 수 있다. 제4 게이트 전극(420)은 제4 트렌치(440t) 내에 형성되므로, 제4 게이트 전극(420)은 제8 방향(Y4)으로 연장될 수 있다.
제2 내지 제4 게이트 전극(220, 320, 420)에 포함된 일함수 조절막 및 삽입막에 대한 설명은 제1 일함수 조절막(121) 및 제1 삽입막(122)에 관한 설명과 실질적으로 유사할 수 있다.
제1 소오스/드레인(150)은 제1 핀형 패턴(110) 내에 형성되고, 제2 소오스/드레인(250)은 제2 핀형 패턴(210) 내에 형성되고, 제3 소오스/드레인(350)은 제3 핀형 패턴(310) 내에 형성되고, 제4 소오스/드레인(450)은 제4 핀형 패턴(410) 내에 형성될 수 있다.
도 20에서, 제1 일함수 조절막(121)의 두께(t11), 제1 일함수 조절막(221)의 두께(t21), 제3 일함수 조절막(321)의 두께(t31) 및 제4 일함수 조절막(421)의 두께(t41)은 서로 다를 수 있다.
좀 더 구체적으로, 제1 일함수 조절막(221)의 두께(t21)는 제1 일함수 조절막(121)의 두께(t11)보다 크고, 제4 일함수 조절막(421)의 두께(t41)보다 작을 수 있다. 제3 일함수 조절막(321)의 두께(t31)는 제4 일함수 조절막(421)의 두께(t41)보다 클 수 있다. 즉, 제1 내지 제4 일함수 조절막(121, 221, 321, 421) 중 제3 일함수 조절막(321)이 가장 두꺼울 수 있다.
n형의 핀형 트랜지스터에서, 제1 일함수 조절막(121)보다 두께가 두꺼운 제1 일함수 조절막(221)을 포함하는 제2 트랜지스터(201)의 문턱 전압은 제1 일함수 조절막(121)을 포함하는 제1 트랜지스터(101)의 문턱 전압보다 클 수 있다.
p형의 핀형 트랜지스터에서, 제4 일함수 조절막(421)보다 두께가 두꺼운 제3 일함수 조절막(321)을 포함하는 제3 트랜지스터(301)의 문턱 전압은 제4 일함수 조절막(421)을 포함하는 제4 트랜지스터(401)의 문턱 전압보다 작을 수 있다.
제3 트렌치(340t)의 측벽을 따라 연장된 제3 일함수 조절막(321)은 제3 트렌치(340t)의 측벽에 대해서 예각을 갖는 제3 경사면(321i)을 포함한다.
또한, 제4 일함수 조절막(421)은 제4 트렌치(440t)의 측벽에 대해서 예각을 갖는 제4 경사면(421i)을 포함한다.
도 13b, 도 22 내지 도 35를 이용하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다.
도 22 내지 도 35는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 22를 참고하면, 제1 영역(I)의 기판(100)에 순차적으로 적층된 제1 더미 게이트 절연막(130p) 및 제1 더미 게이트 전극(120p)이 형성될 수 있다. 제2 영역(II)의 기판(100)에 순차적으로 적층된 제2 더미 게이트 절연막(230p) 및 제2 더미 게이트 전극(220p)이 형성될 수 있다.
또한, 제3 영역(III)의 기판(100)에 순차적으로 적층된 제3 더미 게이트 절연막(330p) 및 제3 더미 게이트 전극(320p)이 형성될 수 있다. 제4 영역(IV)의 기판(100)에 순차적으로 적층된 제4 더미 게이트 절연막(430p) 및 제4 더미 게이트 전극(420p)이 형성될 수 있다.
제1 내지 제4 더미 게이트 절연막(130p, 230p, 330p, 430p)은 실리콘 산화물, 실리콘 산질화물 및 이들의 조합을 포함할 수 있다. 제1 내지 제4 더미 게이트 전극(120p, 220p, 320p, 420p)은 각각 예를 들어, 실리콘일 수 있고, 구체적으로, 다결정 실리콘(poly Si), 비정질 실리콘(a-Si) 및 이들의 조합 중 하나를 포함할 수 있다. 제1 내지 제4 더미 게이트 전극(120p, 220p, 320p, 420p)은 불순물이 도핑되지 않을 수도 있고, 또는 불순물로 도핑될 수도 있다.
이어서, 각각의 제1 내지 제4 더미 게이트 전극(120p, 220p, 320p, 420p)의 측벽에 제1 내지 제4 게이트 스페이서(140, 240, 340, 440)이 형성될 수 있다.
제1 내지 제4 게이트 스페이서(140, 240, 340, 440)를 형성한 후, 각각의 제1 내지 제4 더미 게이트 전극(120p, 220p, 320p, 420p)에 인접하는 제1 내지 제4 소오스/드레인(150, 250, 350, 450)이 형성될 수 있다.
이어서, 기판(100) 상에, 제1 내지 제4 더미 게이트 전극(120p, 220p, 320p, 420p)을 덮는 층간 절연막(190)이 형성될 수 있다.
이어서, 층간 절연막(190)을 평탄화하여, 제1 내지 제4 더미 게이트 전극(120p, 220p, 320p, 420p)의 상면이 노출되도록 할 수 있다.
도 23을 참고하면, 제1 내지 제4 더미 게이트 전극(120p, 220p, 320p, 420p)이 제거될 수 있다.
제1 내지 제4 더미 게이트 전극(120p, 220p, 320p, 420p)을 제거한 후, 제1 내지 제4 더미 게이트 절연막(130p, 230p, 330p, 430p)을 제거할 수 있다. 이를 통해, 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)가 형성될 수 있다.
제1 내지 제4 더미 게이트 전극(120p, 220p, 320p, 420p)은 습식 공정 또는 건식 공정을 이용하여 제거될 수 있다. 습식 식각을 예로 설명하면, 수산화물 소스를 포함하는 수용액에 충분한 시간 동안 충분한 온도에 노출시켜 제1 내지 제4 더미 게이트 전극(120p, 220p, 320p, 420p)을 실질적으로 제거할 수 있다. 수산화물 소스는 수산화 암모늄 또는 테트라아킬 수산화 암모늄, 예를 들어, 테트라메틸 수산화 암모늄(TMAH)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 내지 제4 더미 게이트 절연막(130p, 230p, 330p, 430p)은 습식 식각, 건식 식각 및 이들의 조합으로 제거할 수 있다. 제1 내지 제4 더미 게이트 절연막(130p, 230p, 330p, 430p)의 물질에 따라, 식각액 또는 식각 가스가 달라질 수 있음은 자명하다.
도 24를 참고하면, 기판(100) 상에, 제1 내지 제4 계면막(131, 231, 331, 431)이 형성될 수 있다.
제1 내지 제4 계면막(131, 231, 331, 431)은 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)의 바닥면에 형성될 수 있다.
이어서, 제1 내지 제4 계면막(131, 231, 331, 431) 상에, 제1 내지 제4 프리(pre) 고유전율 절연막(132p, 232p, 332p, 432p)가 형성될 수 있다.
예를 들어, 제1 프리 고유전율 절연막(132p)는 제1 트렌치(140t)의 측벽 및 바닥면과, 층간 절연막(190)의 상면을 따라 연장될 수 있다.
도 25를 참고하면, 제1 내지 제4 프리 고유전율 절연막(132p, 232p, 332p, 432p) 상에, 제1 도전막(51)이 형성될 수 있다.
예를 들어, 제1 도전막(51)은 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)의 측벽 및 바닥면과, 층간 절연막(190)의 상면을 따라 연장될 수 있다.
제1 도전막(51)은 제1 내지 제4 프리 고유전율 절연막(132p, 232p, 332p, 432p)과 접촉할 수 있다.
제1 도전막(51)은 예를 들어, TiN를 포함할 수 있다.
도 26을 참고하면, 제1 도전막(51) 상에, 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)의 일부를 채우는 제1 희생 패턴(60)이 형성될 수 있다.
좀 더 구체적으로, 제1 도전막(51) 상에, 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)를 채우는 제1 희생막이 형성될 수 있다. 제1 희생막은 층간 절연막(190)의 상면 상에도 형성될 수 있다. 층간 절연막(190)의 상면 상의 제1 희생막과, 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)를 채우는 제1 희생막의 일부를 제거하여, 제1 희생 패턴(60)이 형성될 수 있다.
제1 희생 패턴(60)에 의해, 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)의 측벽 상에 형성된 제1 도전막(51)의 일부가 노출될 수 있다.
이어서, 제1 희생 패턴(60)을 마스크로 이용하여, 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)의 측벽 상에 형성된 제1 도전막(51)의 일부가 제거될 수 있다.
이를 통해, 각각의 제1 내지 제4 트렌치(140t, 240t, 340t, 440t) 내에 모따기된 제1 도전막(51c)이 형성될 수 있다.
이어서, 제1 내지 제4 트렌치(140t, 240t, 340t, 440t) 내의 제1 희생 패턴(60)은 제거될 수 있다.
도 27을 참고하면, 모따기된 제1 도전막(51c) 상에, 제1 마스크 패턴(70)이 형성될 수 있다.
제1 마스크 패턴(70)은 제1 내지 제3 영역(I, II, III)의 기판(100) 상에 형성되고, 제4 영역(IV)의 기판(100) 상에 형성되지 않는다.
제1 마스크 패턴(70)은 제1 내지 제3 프리 고유전율 절연막(132p, 232p, 332p) 및 제1 내지 제3 트렌치(140t, 240t, 340t) 내에 형성된 모따기된 제1 도전막(51c)을 덮는다. 하지만, 제1 마스크 패턴(70)에 의해, 제4 프리 고유전율 절연막(432p) 및 제4 트렌치(440t) 내에 형성된 모따기된 제1 도전막(51c)은 노출될 수 있다.
이어서, 제1 마스크 패턴(70)을 마스크로 이용하여, 제4 트렌치(440t) 내에 형성된 모따기된 제1 도전막(51c)이 제거될 수 있다.
이어서, 제1 마스크 패턴(70)은 제거될 수 있다.
한편, 도 26 및 도 27에서 설명된 것과 달리, 제1 도전막(51)에 대한 모따기 공정을 진행하지 않고, 제1 마스크 패턴(70)을 마스크로 이용하여, 제4 영역(IV)에 형성된 제1 도전막(51)이 제거될 수도 있다.
도 28을 참고하면, 제1 내지 제4 프리 고유전율 절연막(132p, 232p, 332p, 432p) 및 모따기된 제1 도전막(51c) 상에, 제2 도전막(52)이 형성될 수 있다.
예를 들어, 제2 도전막(52)은 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)의 측벽 및 바닥면과, 층간 절연막(190)의 상면을 따라 연장될 수 있다.
제2 도전막(52)은 제1 내지 제4 프리 고유전율 절연막(132p, 232p, 332p, 432p) 및 모따기된 제1 도전막(51c)과 접촉할 수 있다.
제2 도전막(52)은 예를 들어, TiN를 포함할 수 있다.
도 29를 참고하면, 제2 도전막(52) 상에, 제2 마스크 패턴(71)이 형성될 수 있다.
제2 마스크 패턴(71)은 제1 영역(I), 제3 영역(III) 및 제4 영역(IV)의 기판(100) 상에 형성되고, 제2 영역(II)의 기판(100) 상에 형성되지 않는다.
제2 마스크 패턴(71)은 제1 영역(I), 제3 영역(III) 및 제4 영역(IV)에 형성된 제2 도전막(52)을 덮는다. 하지만, 제2 마스크 패턴(71)에 의해, 제2 영역(II)에 형성된 제2 도전막(52)은 노출될 수 있다.
이어서, 제2 마스크 패턴(71)을 마스크로 이용하여, 제2 트렌치(440t) 내에 형성된 모따기된 제1 도전막(51c)과, 제2 트렌치(240t)의 측벽 및 바닥면을 따라 연장된 제2 도전막(52)이 제거될 수 있다.
이어서, 제2 마스크 패턴(71)은 제거될 수 있다.
도 30을 참고하면, 제1 영역(I), 제3 영역(III) 및 제4 영역(IV)에 형성된 제2 도전막(52)의 프로파일 및 제2 트렌치(240t)의 측벽 및 바닥면을 따라 연장되는 제3 도전막(53)이 형성될 수 있다.
제3 도전막(53)은 제1 영역(I), 제3 영역(III) 및 제4 영역(IV)에 형성된 제2 도전막(52) 및 제2 프리 고유전율 절연막(232p)과 접촉할 수 있다.
제3 도전막(53)은 예를 들어, TiN를 포함할 수 있다.
도 31을 참고하면, 제3 도전막(53) 상에, 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)의 일부를 채우는 제2 희생 패턴(61)이 형성될 수 있다.
좀 더 구체적으로, 제3 도전막(53) 상에, 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)를 채우는 제2 희생막이 형성될 수 있다. 제2 희생막은 층간 절연막(190)의 상면 상에도 형성될 수 있다. 층간 절연막(190)의 상면 상의 제2 희생막과, 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)를 채우는 제2 희생막의 일부를 제거하여, 제2 희생 패턴(61)이 형성될 수 있다.
제2 희생 패턴(61)에 의해, 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)의 측벽 상에 형성된 제3 도전막(53)의 일부가 노출될 수 있다.
도 31에서, 제1 영역(I) 및 제3 영역(III)에 형성된 제2 희생 패턴(61)의 상면은 제1 트렌치(140t) 및 제3 트렌치(340t) 내에 형성된 모따기된 제1 도전막(51c)의 최상부보다 높은 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
이어서, 제2 희생 패턴(61)을 마스크로 이용하여, 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)의 측벽 상에 형성된 제2 도전막(52)의 일부 및 제3 도전막(53)의 일부가 제거될 수 있다.
이를 통해, 제1 트렌치(140t), 제3 트렌치(340t) 및 제4 트렌치(140t, 340t, 440t) 내에 모따기된 제2 도전막(52c) 및 모따기된 제3 도전막(53c)이 형성될 수 있다. 또한, 제2 트렌치(240t) 내에 모따기된 제3 도전막(53c)이 형성될 수 있다.
제1 트렌치(140t) 및 제3 트렌치(340t) 내에, 기판(100) 상에 순차적으로 형성된 모따기된 제1 내지 제3 도전막(51c, 52c, 53c)이 형성될 수 있다. 제4 트렌치(440t) 내에, 기판(100) 상에 순차적으로 형성된 제2 및 제3 도전막(52c, 53c)이 형성될 수 있다.
이어서, 제1 트렌치(140t) 내지 제4 트렌치(140t, 240t, 340t, 440t) 내의 제2 희생 패턴(61)은 제거될 수 있다.
도 32를 참고하면, 모따기된 제3 도전막(53c) 상에, 제3 마스크 패턴(72)이 형성될 수 있다.
제3 마스크 패턴(72)은 제2 내지 제4 영역(II, III, IV)의 기판(100) 상에 형성되고, 제1 영역(I)의 기판(100) 상에 형성되지 않는다.
제3 마스크 패턴(72)은 제2 내지 제4 프리 고유전율 절연막(232p, 332p, 432p) 및 제2 내지 제4 트렌치(140t, 240t, 340t) 내에 형성된 모따기된 제3 도전막(53c)을 덮는다. 하지만, 제3 마스크 패턴(72)에 의해, 제1 프리 고유전율 절연막(132p) 및 제1 트렌치(140t) 내에 형성된 모따기된 제1 내지 제3 도전막(51c, 52c, 53c)은 노출될 수 있다.
이어서, 제3 마스크 패턴(72)을 마스크로 이용하여, 제1 트렌치(140t) 내에 형성된 모따기된 제1 내지 제3 도전막(51c, 52c, 53c)이 제거될 수 있다.
이어서, 제3 마스크 패턴(72)은 제거될 수 있다.
한편, 도 31 및 도 32에서 설명된 것과 달리, 제2 도전막(52) 및 제3 도전막(53)에 대한 모따기 공정을 진행하지 않고, 제3 마스크 패턴(72)을 마스크로 이용하여, 제1 영역(I)에 형성된 모따기된 제1 도전막(51c)과 제2 및 제3 도전막(52, 53)이 제거될 수도 있다.
도 33을 참고하면, 제1 내지 제4 프리 고유전율 절연막(132p, 232p, 332p, 432p) 및 모따기된 제1 내지 제3 도전막(51c, 52c, 53c) 상에, 제4 도전막(54)이 형성될 수 있다.
예를 들어, 제4 도전막(54)은 노출된 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)의 측벽과, 모따기된 제3 도전막(53c)의 프로파일과, 층간 절연막(190)의 상면을 따라 연장될 수 있다.
제4 도전막(52)은 제1 내지 제4 프리 고유전율 절연막(132p, 232p, 332p, 432p) 및 모따기된 제2 및 제3 도전막(52c, 53c)과 접촉할 수 있다.
제4 도전막(54)은 예를 들어, TiN를 포함할 수 있다.
도 34를 참고하면, 제4 도전막(54) 상에, 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)의 일부를 채우는 제3 희생 패턴(62)이 형성될 수 있다.
좀 더 구체적으로, 제4 도전막(54) 상에, 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)를 채우는 제3 희생막이 형성될 수 있다. 제3 희생막은 층간 절연막(190)의 상면 상에도 형성될 수 있다. 층간 절연막(190)의 상면 상의 제3 희생막과, 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)를 채우는 제3 희생막의 일부를 제거하여, 제3 희생 패턴(62)이 형성될 수 있다.
제3 희생 패턴(62)에 의해, 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)의 측벽 상에 형성된 제4 도전막(54)의 일부가 노출될 수 있다.
도 34에서, 제2 내지 제4 영역(II, III, IV)에 형성된 제3 희생 패턴(62)의 상면은 제2 트렌치(240t) 내지 제4 트렌치(440t) 내에 형성된 모따기된 제2 도전막(52c)의 최상부 및/또는 모따기된 제3 도전막(53c)의 최상부보다 높은 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
이어서, 제3 희생 패턴(62)을 마스크로 이용하여, 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)의 측벽 상에 형성된 제4 도전막(54)의 일부가 제거될 수 있다.
이를 통해, 제1 내지 제4 트렌치(140t, 240t, 340t, 440t) 내에 모따기된 제4 도전막(54c)이 형성될 수 있다.
결과적으로, 제1 트렌치(140t) 내에 모따기된 제4 도전막(54c)을 포함하는 제1 프리 일함수 조절막(121p)이 형성될 수 있다. 제2 트렌치(240t)내에 기판(100) 상에 순차적으로 형성된 모따기된 제3 및 제4 도전막(53c, 54c)를 포함하는 제2 프리 일함수 조절막(221p)이 형성될 수 있다. 제3 트렌치(340t) 내에, 기판(100) 상에 순차적으로 형성된 제1 내지 제4 도전막(51c, 52c, 53c, 54c)을 포함하는 제3 프리 일함수 조절막(321p)이 형성될 수 있다. 제4 트렌치(440t) 내에, 기판(100) 상에 순차적으로 형성된 제2 내지 제4 도전막(52c, 53c, 54c)을 포함하는 제4 프리 일함수 조절막(421p)이 형성될 수 있다.
도 35를 참고하면, 제1 내지 제4 프리 일함수 조절막(121p, 221p, 321p, 421p) 상에, 제1 내지 제4 프리 삽입막(122p, 222p, 322p, 422p)이 형성될 수 있다.
예를 들어, 제1 프리 삽입막(122p)은 제1 트렌치(140t)의 측벽 및 바닥면과, 층간 절연막(190)의 상면을 따라 연장될 수 있다. 제1 프리 삽입막(122p)은 제1 프리 일함수 조절막(121p)의 프로파일을 따라 형성될 수 있다. 제2 내지 제4 프리 삽입막(222p, 322p, 422p)도 제1 프리 삽입막(122p)과 유사하게 형성될 수 있다.
이어서, 제1 내지 제4 프리 삽입막(122p, 222p, 322p, 422p) 상에, 제1 내지 제4 트렌치(140t, 240t, 340t, 440t)를 채우는 제1 내지 제4 프리 필링막(123p, 223p, 323p, 423p)이 형성될 수 있다.
한편, 도 34 및 도 35에서, 설명한 것과 달리, 제4 도전막(54)에 대한 모따기 공정을 진행하지 않고, 제1 내지 제4 프리 삽입막(122p, 222p, 322p, 422p) 및 제1 내지 제4 프리 필링막(123p, 223p, 323p, 423p)이 형성될 수 있다.
이어서, 도 13b를 참고하면, 층간 절연막(190)의 상면 상에 형성된 제1 내지 제4 프리 필링막(123p, 223p, 323p, 423p), 제1 내지 제4 프리 삽입막(122p, 222p, 322p, 422p) 및 제1 내지 제4 고유전율 절연막(132p, 232p, 332p, 432p)을 제거하여, 제1 내지 제4 게이트 전극(120, 220, 320, 420) 및 제1 내지 제4 게이트 절연막(130, 230, 330, 430)이 형성될 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에서, 제1 내지 제4 프리 일함수 조절막(121p, 221p, 321p, 421p)이 형성되는 동안 적어도 한번의 모따기 공정이 진행될 수 있다.
도 36은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 36을 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
110, 210, 310, 410: 핀형 패턴 120, 220, 320: 게이트 전극
121, 221, 321, 421: 일함수 조절막 122, 222, 322, 422: 삽입막
123, 223, 323, 423: 필링막 121i, 221i, 321i, 421i: 경사면

Claims (20)

  1. 제1 내지 제4 영역을 포함하는 기판;
    상기 기판 상에 형성되고, 상기 제1 내지 제4 영역에 대응되어 형성된 제1 내지 제4 트렌치를 포함하는 층간 절연막;
    상기 제1 트렌치의 측벽 및 바닥면을 따라 연장되는 제1 게이트 절연막;
    상기 제2 트렌치의 측벽 및 바닥면을 따라 연장되는 제2 게이트 절연막;
    상기 제3 트렌치의 측벽 및 바닥면을 따라 연장되는 제3 게이트 절연막;
    상기 제4 트렌치의 측벽 및 바닥면을 따라 연장되는 제4 게이트 절연막;
    상기 제1 게이트 절연막 상에 순차적으로 적층된 제1 일함수 조절막과 제1 상부 게이트 전극을 포함하고, 상기 제1 트렌치를 채우는 제1 게이트 전극으로, 상기 제1 일함수 조절막은 상기 제1 게이트 절연막과 접촉하고, 상기 제1 트렌치의 측벽 및 바닥면을 따라 연장되고, 제1 두께 갖는 제1 게이트 전극;
    상기 제2 게이트 절연막 상에 순차적으로 적층된 제2 일함수 조절막과 제2 상부 게이트 전극을 포함하고, 상기 제2 트렌치를 채우는 제2 게이트 전극으로, 상기 제2 일함수 조절막은 상기 제2 게이트 절연막과 접촉하고, 상기 제2 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 제1 두께보다 큰 제2 두께 갖는 제2 게이트 전극;
    상기 제3 게이트 절연막 상에 순차적으로 적층된 제3 일함수 조절막과 제3 상부 게이트 전극을 포함하고, 상기 제3 트렌치를 채우는 제3 게이트 전극으로, 상기 제3 일함수 조절막은 상기 제3 게이트 절연막과 접촉하고, 상기 제3 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 제2 두께보다 큰 제3 두께 갖는 제3 게이트 전극; 및
    상기 제4 게이트 절연막 상에 순차적으로 적층된 제4 일함수 조절막과 제4 상부 게이트 전극을 포함하고, 상기 제4 트렌치를 채우는 제4 게이트 전극으로, 상기 제4 일함수 조절막은 상기 제4 게이트 절연막과 접촉하고, 상기 제4 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 제3 두께보다 큰 제4 두께 갖는 제4 게이트 전극을 포함하고,
    상기 제1 내지 제4 일함수 조절막은 동일한 물질을 포함하고,
    상기 제4 상부 게이트 전극은 상기 제4 일함수 조절막의 최상면을 덮는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제4 일함수 조절막은 상기 제4 트렌치의 측벽에 대해서 예각을 갖는 경사면을 적어도 하나 포함하는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제3 상부 게이트 전극은 상기 제3 일함수 조절막의 최상면을 덮고,
    상기 제3 일함수 조절막은 상기 제3 트렌치의 측벽에 대해서 예각을 갖는 경사면을 포함하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 상부 게이트 전극은 상기 제1 일함수 조절막의 최상면 상에 비형성되고, 상기 제2 상부 게이트 전극은 상기 제2 일함수 조절막의 최상면 상에 비형성되는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 내지 제4 영역에, 제1 내지 제4 게이트 전극을 포함하는 제1 내지 제4 트랜지스터가 각각 형성되고,
    상기 제1 영역 및 제2 영역은 NMOS 형성 영역이고, 상기 제3 영역 및 상기 제4 영역은 PMOS 형성 영역인 반도체 장치.
  6. 제5 항에 있어서,
    상기 제1 트랜지스터의 문턱 전압은 상기 제2 트랜지스터의 문턱 전압보다 작고,
    상기 제3 트랜지스터의 문턱 전압은 상기 제4 트랜지스터의 문턱 전압보다 큰 반도체 장치.
  7. 제5 항에 있어서,
    상기 제1 내지 제4 트랜지스터는 각각 핀형 패턴을 포함하는 반도체 장치.
  8. 제1 항에 있어서,
    상기 제1 내지 제4 일함수 조절막은 각각 TiN막인 반도체 장치.
  9. 제1 항에 있어서,
    상기 제1 내지 제4 상부 게이트 전극은 각각 제1 내지 제4 삽입막을 포함하고,
    상기 제1 내지 제4 삽입막은 동일한 물질을 포함하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 제1 내지 제4 삽입막은 TiAl 또는 TiAlC를 포함하는 반도체 장치.
  11. 제1 항에 있어서,
    상기 제1 두께는 상기 제1 트렌치의 바닥면 상의 상기 제1 일함수 조절막의 두께이고, 상기 제2 두께는 상기 제2 트렌치의 바닥면 상의 상기 제2 일함수 조절막의 두께이고, 상기 제3 두께는 상기 제3 트렌치의 바닥면 상의 상기 제3 일함수 조절막의 두께이고, 상기 제4 두께는 상기 제4 트렌치의 바닥면 상의 상기 제4 일함수 조절막의 두께인 반도체 장치.
  12. NMOS가 형성되는 제1 영역 및 제2 영역과, PMOS가 형성되는 제3 영역 및 제4 영역을 포함하는 기판;
    상기 기판 상에 형성되고, 상기 제1 내지 제4 영역의 대응되어 형성된 제1 내지 제4 트렌치를 포함하는 층간 절연막;
    상기 제1 트렌치의 측벽 및 바닥면을 따라 연장되는 제1 게이트 절연막;
    상기 제2 트렌치의 측벽 및 바닥면을 따라 연장되는 제2 게이트 절연막;
    상기 제3 트렌치의 측벽 및 바닥면을 따라 연장되는 제3 게이트 절연막;
    상기 제4 트렌치의 측벽 및 바닥면을 따라 연장되는 제4 게이트 절연막;
    상기 제1 게이트 절연막 상에 순차적으로 적층된 제1 TiN막과 제1 상부 게이트 전극을 포함하고, 상기 제1 트렌치를 채우는 제1 게이트 전극으로, 상기 제1 TiN막은 상기 제1 게이트 절연막과 접촉하고, 상기 제1 트렌치의 측벽 및 바닥면을 따라 연장되고, 제1 두께 갖는 제1 게이트 전극;
    상기 제2 게이트 절연막 상에 순차적으로 적층된 제2 TiN막과 제2 상부 게이트 전극을 포함하고, 상기 제2 트렌치를 채우는 제2 게이트 전극으로, 상기 제2 TiN막은 상기 제2 게이트 절연막과 접촉하고, 상기 제2 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 제1 두께보다 큰 제2 두께 갖는 제2 게이트 전극;
    상기 제3 게이트 절연막 상에 순차적으로 적층된 제3 TiN막과 제3 상부 게이트 전극을 포함하고, 상기 제3 트렌치를 채우는 제3 게이트 전극으로, 상기 제3 TiN막은 상기 제3 게이트 절연막과 접촉하고, 상기 제3 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 제2 두께보다 큰 제3 두께 갖는 제3 게이트 전극; 및
    상기 제4 게이트 절연막 상에 순차적으로 적층된 제4 TiN막과 제4 상부 게이트 전극을 포함하고, 상기 제4 트렌치를 채우는 제4 게이트 전극으로, 상기 제4 TiN막은 상기 제4 게이트 절연막과 접촉하고, 상기 제4 트렌치의 측벽 및 바닥면을 따라 연장되고, 상기 제3 두께보다 큰 제4 두께 갖는 제4 게이트 전극을 포함하고,
    상기 제4 트렌치의 측벽 상의 상기 제4 TiN막은 제1 부분과 상기 제1 부분보다 상기 기판의 상면에서 멀리 위치하는 제2 부분을 포함하고,
    상기 제4 TiN막의 제1 부분의 폭은 상기 제4 TiN막의 제2 부분의 폭보다 큰 반도체 장치.
  13. 제12 항에 있어서,
    상기 제4 TiN막의 제1 부분의 측벽과 상기 제4 TiN막의 제2 부분의 측벽은 제4 트렌치의 측벽에 대해서 예각을 갖는 경사면에 의해 연결되는 반도체 장치.
  14. 제12 항에 있어서,
    상기 제4 TiN막은 상기 제4 트렌치의 측벽에 대해서 예각을 갖는 복수의 경사면을 포함하는 반도체 장치.
  15. 제12 항에 있어서,
    상기 제3 TiN막은 상기 제3 트렌치의 측벽에 대해서 예각을 갖는 적어도 하나의 경사면을 포함하는 반도체 장치.
  16. 제12 항에 있어서,
    상기 제3 트렌치의 측벽 상의 상기 제3 TiN막은 제3 부분과 상기 제3 부분보다 상기 기판의 상면에서 멀리 위치하는 제4 부분을 포함하고,
    상기 제3 TiN막의 제3 부분의 폭은 상기 제3 TiN막의 제4 부분의 폭보다 크고,
    상기 제3 TiN막의 제3 부분의 측벽과 상기 제3 TiN막의 제4 부분의 측벽은 제3 트렌치의 측벽에 대해서 예각을 갖는 경사면에 의해 연결되는 반도체 장치.
  17. 제12 항에 있어서,
    상기 제3 TiN막은 상기 제3 트렌치의 측벽에 대해서 예각을 갖는 경사면을 비포함하는 반도체 장치.
  18. 제12 항에 있어서,
    상기 제1 상부 게이트 전극은 상기 제1 TiN막의 최상면 상에 비형성되고, 상기 제2 상부 게이트 전극은 상기 제2 TiN막의 최상면 상에 비형성되는 반도체 장치.
  19. 제12 항에 있어서,
    상기 제4 TiN막은 상기 제4 트렌치의 바닥면 상의 바닥부와, 상기 제4 TiN막의 바닥부로부터 돌출되고 상기 제4 트렌치의 측벽을 따라 연장되는 측벽부를 포함하고,
    상기 제4 TiN막의 측벽부는 상기 제4 TiN막의 제1 부분과, 상기 제4 TiN막의 제2 부분을 포함하는 반도체 장치.
  20. NMOS가 형성되는 제1 영역 및 제2 영역과, PMOS가 형성되는 제3 영역 및 제4 영역을 포함하는 기판;
    상기 기판 상에 형성되고, 상기 제1 내지 제4 영역의 대응되어 형성된 제1 내지 제4 트렌치를 포함하는 층간 절연막;
    상기 제1 트렌치의 측벽 및 바닥면을 따라 연장되는 제1 게이트 절연막;
    상기 제2 트렌치의 측벽 및 바닥면을 따라 연장되는 제2 게이트 절연막;
    상기 제3 트렌치의 측벽 및 바닥면을 따라 연장되는 제3 게이트 절연막;
    상기 제4 트렌치의 측벽 및 바닥면을 따라 연장되는 제4 게이트 절연막;
    상기 제1 게이트 절연막 상에, 상기 제1 게이트 절연막과 접촉하는 제1 두께의 제1 TiN막;
    상기 제2 게이트 절연막 상에, 상기 제2 게이트 절연막과 접촉하고, 상기 제1 두께보다 큰 제2 두께의 제2 TiN막;
    상기 제3 게이트 절연막 상에, 상기 제3 게이트 절연막과 접촉하고, 상기 제2 두께보다 큰 제3 두께의 제3 TiN막; 및
    상기 제4 게이트 절연막 상에, 상기 제4 게이트 절연막과 접촉하고, 상기 제3 두께보다 큰 제4 두께의 제4 TiN막을 포함하고,
    상기 제3 TiN막은 상기 제3 트렌치의 측벽에 대해 예각을 갖는 제1 경사면을 포함하고,
    상기 제4 TiN막은 상기 제4 트렌치의 측벽에 대해 예각을 갖는 제2 경사면을 포함하는 반도체 장치.
KR1020160028822A 2016-01-25 2016-03-10 반도체 장치 및 이의 제조 방법 KR102435622B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020160028822A KR102435622B1 (ko) 2016-03-10 2016-03-10 반도체 장치 및 이의 제조 방법
US15/413,680 US10068901B2 (en) 2016-01-25 2017-01-24 Semiconductor device including transistors with different threshold voltages
CN201710061181.2A CN107068678A (zh) 2016-01-25 2017-01-25 半导体器件及其制造方法
US16/117,065 US11355492B2 (en) 2016-01-25 2018-08-30 Semiconductor device with chamfered upper portions of work function layer
US17/731,316 US20220262793A1 (en) 2016-01-25 2022-04-28 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160028822A KR102435622B1 (ko) 2016-03-10 2016-03-10 반도체 장치 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20170105767A true KR20170105767A (ko) 2017-09-20
KR102435622B1 KR102435622B1 (ko) 2022-08-23

Family

ID=60034036

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160028822A KR102435622B1 (ko) 2016-01-25 2016-03-10 반도체 장치 및 이의 제조 방법

Country Status (1)

Country Link
KR (1) KR102435622B1 (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190056715A (ko) * 2017-11-17 2019-05-27 삼성전자주식회사 반도체 소자
KR20190059665A (ko) * 2017-11-23 2019-05-31 삼성전자주식회사 트랜지스터들을 포함하는 반도체 소자
KR20190118269A (ko) * 2018-04-10 2019-10-18 삼성전자주식회사 반도체 장치의 제조 방법
CN110649020A (zh) * 2018-06-27 2020-01-03 三星电子株式会社 半导体器件
US10847362B2 (en) 2018-04-02 2020-11-24 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100140717A1 (en) * 2006-12-28 2010-06-10 Lavoie Adrien R Tunable gate electrode work function material for transistor applications
US20100308418A1 (en) * 2009-06-09 2010-12-09 Knut Stahrenberg Semiconductor Devices and Methods of Manufacture Thereof
US20130299918A1 (en) * 2012-05-11 2013-11-14 Samsung Electronics Co., Ltd. Semiconductor Device and Fabricating Method Thereof
US20150243563A1 (en) * 2014-02-25 2015-08-27 Globalfoundries Inc. Integrated circuit having multiple threshold voltages

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100140717A1 (en) * 2006-12-28 2010-06-10 Lavoie Adrien R Tunable gate electrode work function material for transistor applications
US20100308418A1 (en) * 2009-06-09 2010-12-09 Knut Stahrenberg Semiconductor Devices and Methods of Manufacture Thereof
US20130299918A1 (en) * 2012-05-11 2013-11-14 Samsung Electronics Co., Ltd. Semiconductor Device and Fabricating Method Thereof
US20150243563A1 (en) * 2014-02-25 2015-08-27 Globalfoundries Inc. Integrated circuit having multiple threshold voltages

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190056715A (ko) * 2017-11-17 2019-05-27 삼성전자주식회사 반도체 소자
KR20190059665A (ko) * 2017-11-23 2019-05-31 삼성전자주식회사 트랜지스터들을 포함하는 반도체 소자
US10847362B2 (en) 2018-04-02 2020-11-24 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device
KR20190118269A (ko) * 2018-04-10 2019-10-18 삼성전자주식회사 반도체 장치의 제조 방법
CN110649020A (zh) * 2018-06-27 2020-01-03 三星电子株式会社 半导体器件
CN110649020B (zh) * 2018-06-27 2024-05-03 三星电子株式会社 半导体器件

Also Published As

Publication number Publication date
KR102435622B1 (ko) 2022-08-23

Similar Documents

Publication Publication Date Title
US20220262793A1 (en) Semiconductor device
US10734380B2 (en) Semiconductor device and method for fabricating the same
US10522616B2 (en) Semiconductor device
US9911851B2 (en) Integrated circuit devices having air-gap spacers above gate electrodes
KR102422430B1 (ko) 반도체 장치 및 그 제조 방법
CN104752508B (zh) 包括具有多倾角的沟槽壁的半导体器件
US20170236821A1 (en) Semiconductor device including transistors with adjusted threshold voltages
US9941283B2 (en) Semiconductor device having fin-type pattern
KR102197402B1 (ko) 반도체 장치 제조 방법
US20190326284A1 (en) Semiconductor device including transistors with adjusted threshold voltages
KR102392991B1 (ko) 반도체 장치 및 이의 제조 방법
US10714473B2 (en) Semiconductor device
KR102435622B1 (ko) 반도체 장치 및 이의 제조 방법
KR20170050411A (ko) 반도체 장치 및 이의 제조 방법
US9972544B2 (en) Semiconductor device with conductive pattern on insulating line pattern on spacer on field insulating film in trench between fin patterns
US20160172357A1 (en) Semiconductor device and method of fabricating the same
KR20170102662A (ko) 반도체 장치 및 그 제조 방법
US20170018623A1 (en) Semiconductor device and method of fabricating the same
KR20170000134A (ko) 반도체 장치 및 이의 제조 방법
KR20180115416A (ko) 반도체 장치
KR20170093672A (ko) 반도체 장치
KR102419864B1 (ko) 반도체 장치
KR20190084695A (ko) 반도체 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant