KR20170104110A - 동기 혹은 비동기 메모리 장치들을 위한 적응 메커니즘 - Google Patents
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- 230000001360 synchronised effect Effects 0.000 title description 10
- 230000007246 mechanism Effects 0.000 title description 5
- 230000003044 adaptive effect Effects 0.000 title description 3
- 230000015654 memory Effects 0.000 claims abstract description 139
- 238000013507 mapping Methods 0.000 claims abstract description 17
- 239000000872 buffer Substances 0.000 claims abstract description 15
- 238000012545 processing Methods 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims description 32
- 230000004044 response Effects 0.000 claims description 9
- 238000012546 transfer Methods 0.000 claims description 3
- 230000008569 process Effects 0.000 description 9
- 238000004891 communication Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 101100498818 Arabidopsis thaliana DDR4 gene Proteins 0.000 description 3
- 230000004913 activation Effects 0.000 description 3
- 238000004590 computer program Methods 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
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- G06F13/1668—Details of memory controller
- G06F13/1673—Details of memory controller using buffers
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- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
- G06F3/061—Improving I/O performance
- G06F3/0613—Improving I/O performance in relation to throughput
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
- G06F3/061—Improving I/O performance
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
- G06F13/37—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a physical-position-dependent priority, e.g. daisy chain, round robin or token passing
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0629—Configuration or reconfiguration of storage systems
- G06F3/0632—Configuration or reconfiguration of storage systems by initialisation or re-initialisation of storage systems
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- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
- G06F3/0647—Migration mechanisms
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
- G06F3/0656—Data buffering arrangements
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
- G06F3/0658—Controller construction arrangements
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- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
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- G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
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- G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
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Abstract
본 발명의 하이브리드 메모리 제어기는, 하이브리드 메모리 그룹으로부터 쓰기 혹은 읽기 위한 제 1 및 제2 CPU 요청들을 수신하는 것, 상기 제 1 및 제 2 CPU 요청들의 디코딩 및 어드레스 맵핑에 의해 상기 제 1 및 제 2 CPU 요청의 제 1 및 제 2 타겟들로써 상기 휘발성 메모리 장치 및 상기 비휘발성 메모리 장치를 식별하는 것, 제 1 및 제 2 버퍼들에 상기 제 1 및 제 2 CPU 요청들을 큐잉하는 것, 중재 정책에 근거로 하여 상기 제 1 및 제 2 타겟들 중에서 관련된 하나로 상기 제 1 및 제 2 CPU 요청들 중 하나에 대응하는 제 1 커맨드를 발생하는 것과, 상기 제 1 및 제 2 타겟들 중에서 관련된 다른 하나로 상기 제 1 및 제 2 CPU 요청들 중 다른 하나에 대응하는 제 2 커맨드를 발생하는 것; 및 상기 휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의 각각에 상기 제 1 및 제 2 커맨드들을 전송하는 것을 수행할 수 있다.
Description
본 발명은 메모리 장치들 및 그것을 제어하는 메커니즘에 관한 것이다.
컴퓨터 시스템들은, 시스템 정지/재부팅/충돌에 손실되는 임시적인 데이터를 저장하기 위한 빠른(fast) 바이트 어드레서블 메모리(byte-addressable memory, 예, 휘발성 메모리) 및 시스템 부트/크래쉬에도 생존하는 영구적인 데이터를 저장하기 위한 느린 블록 어드레서블 저장 장치(block-addressable storage device, 예, 비휘발성 메모리 장치)를 갖는 투-타이어(two-tier) 저장 모델을 역사적으로 채용하였다.
휘발성 메모리 장치들(혹은, 동기식 메모리 장치들로 언급됨) 및 비휘발성 메모리 장치들(혹은, 비동기식 메모리 장치들로 언급됨)은 서로 다른 타이밍 파라미터들을 갖고, 및 서로 다른 통신 프로토콜들을 채용하고 있다. 이에 싱글 제어기에 의해 제어되는 하나의 메모리 스페이스에서 두 종류의 메모리들을 결합하기가 어렵다. 예를 들어, 휘발성 메모리 장치들(예, DRAM(dynamic random access memory)는 그것의 각각의 동작들(예, 쓰기/읽기)을 수행하기 위하여 고정된 타이밍을 이용한다. 반면에, 비휘발성 메모리 장치(예, 플래시 메모리 칩들)은 다양한 동작들을 수행하기 위하여 가변하는 타이밍들을 이용한다. 또한, 비휘발성 메모리 장치들은 제어기와 메모리 장치 사이에 빈번한 핸드 쉐이크들을 갖는 트랜잭션 기반 시스템에 사용된다. 하지만, 이러한 환경에서 휘발성 메모리 장치를 사용하는 것은, 빈번한 핸드 쉐이크들이 대역폭의 감소를 이끄는 만큼 일반적으로 효율적이지 않다.
상술한 배경 섹션에서 개시된 내용은 단지 본 발명의 이해의 향상을 위한 것이며, 따라서, 이미 당업자에게 공지된 종래 기술을 형성하지 않는 정보를 포함할 수 있다.
본 발명의 목적은 휘발성 메모리 장치 및 비휘발성 메모리 장치를 모두 제어하는 하이브리드 메모리 제어기 및 그것의 방법을 제공하는 데 있다.
본 발명의 실시 예들은 동기 및 비동기 장치들을 위한 멀티플렉스 제어 로직의 적응 매커니즘에 관한 것이다.
본 발명의 실시 예들은 적어도 하나의 휘발성 메모리 장치 및 적어도 하나의 비휘발성 메모리 장치를 갖는 하이브리드 메모리 어레이를 제어하기 위한 하이브리드 제어기 및 그것의 방법에 관한 것이다. 상기 휘발성 및 비휘발성 메모리 장치들은, 동일 제어 채널에 존재하거나 채널의 동일 메모리 랭크을 점유할 수 있다.
본 발명의 실시 예에 따른 휘발성 메모리 장치 및 비휘발성 메모리 장치를 포함하는 하이브리드 메모리 그룹을 제어하는 하이브리드 메모리 제어기는: 프로세서; 및 상기 프로세서를 연결되고, 상기 프로세서에 의해 실행되는 인스트럭션들을 저장하는 프로세서 메모리를 포함하고, 상기 인스트럭션들은, 상기 하이브리드 메모리 그룹으로/로부터 쓰거나 읽는 제 1 CPU(central processing unit) 요청을 수신하는 것; 상기 제 1 CPU 요청의 디코딩 및 어드레스 맵핑에 의해 상기 제 1 CPU 요청의 제 1 타겟으로써 상기 휘발성 메모리 장치를 식별하는 것; 제 1 버퍼에 상기 제 1 CPU 요청을 큐잉하는 것; 상기 하이브리드 메모리 그룹으로부터 쓰거나 읽기 위한 제 2 CPU 요청을 수신하는 것; 상기 제 2 CPU 요청의 디코딩 및 어드레스 맵핑에 의해 상기 제 2 CPU 요청의 제 2 타겟으로 상기 비휘발성 메모리 장치를 식별하는 것; 제 2 버퍼에 상기 제 2 CPU 요청을 큐잉하는 것; 중재 정책에 근거로 하여 상기 제 1 및 제 2 타겟들 중에서 관련된 하나로 상기 제 1 및 제 2 CPU 요청들 중 하나에 대응하는 제 1 커맨드를 발생하는 것과, 상기 제 1 커맨드를 발생하는 것에 응답하여, 상기 제 1 및 제 2 타겟들 중에서 관련된 다른 하나로 상기 제 1 및 제 2 CPU 요청들 중 다른 하나에 대응하는 제 2 커맨드를 발생하는 것; 및 상기 휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의 각각에 상기 제 1 및 제 2 커맨드들을 전송하는 것을, 수행하도록 상기 프로세서를 제어할 수 있다.
본 발명의 실시 예에 따른 저장 노드는, 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치에 연결된 휘발성 메모리 장치를 포함하는 하이브리드 메모리 그룹; 및 동일 채널을 통하여 상기 휘발성 및 비휘발성 메모리 장치들로/로부터 데이터 전송을 수행하도록 구현된 하이브리드 메모리 제어기를 포함하고, 상기 하이브리드 메모리 제어기는, 프로세서; 및 상기 프로세서에 연결된 프로세서 메모리를 포함하고, 상기 프로세서 메모리는 상기 프로세서에 의해 실행되는 인스트럭션들을 저장하고, 상기 인스트럭션들은, 상기 휘발성 및 비휘발성 메모리 장치들의 각각에 저장된 SPD(serial presence detect)을 검출함으로써 상기 휘발성 및 비휘발성 메모리 장치들을 식별하는 것; 상기 하이브리드 메모리 그룹으로부터 쓰거나 읽기 위하여 제 1 CPU(central processing unit) 요청을 수신하는 것; 상기 제 1 CPU 요청의 디코딩 및 어드레스 맵핑에 의해 상기 제 1 CPU 요청의 제 1 타겟으로써 상기 휘발성 메모리 장치를 식별하는 것; 제 1 버퍼에 상기 제 1 CPU 요청을 큐잉하는 것; 상기 하이브리드 메모리 그룹으로/로부터 쓰거나 읽는 제 2 CPU 요청을 수신하는 것; 상기 제 2 CPU 요청의 디코딩 및 어드레스 맵핑에 의해 상기 제 2 CPU 요청의 제 2 타겟으로써 상기 비휘발성 메모리 장치를 식별하는 것; 제 2 버퍼에 상기 제 2 CPU 요청을 큐잉하는 것; 상기 휘발성 및 비휘발성 메모리 장치들에 연관된 상기 SPD 데이터에 근거로 하여 중재 정책을 판별하는 것; 상기 중재 정책에 근거로 하여 상기 제 1 및 제 2 타겟들의 어느 하나에 상기 제 1 및 제 2 CPU 요청들 중 어느 하나에 대응하는 제 1 커맨드를 발생하는 것과 상기 제 1 커맨드를 발생하는 것에 응답하여, 상기 제 1 및 제 2 타겟들의 다른 하나에 상기 제 1 및 제 2 CPU 요청들 중 다른 하나에 대응하는 제 2 커맨드를 발생하는 것; 및 상기 휘발성 및 비휘발성 메모리 장치들의 각각에 상기 제 1 및 제 2 커맨드들을 전송하는 것을 수행하도록, 상기 프로세서를 제어할 수 있다.
본 발명의 실시 예에 따른 휘발성 메모리 장치 및 비휘발성 메모리 장치를 갖는 하이브리드 메모리 그룹을 제어하는 방법은: 프로세서에 의해, 상기 하이브리드 메모리 그룹으로/로부터 쓰거나 읽기 위한 제 1 CPU(central processing unit) 요청을 수신하는 단계; 상기 프로세서에 의해, 상기 제 1 CPU 요청의 디코딩 및 어드레스 맵핑에 의해 상기 제 1 CPU 요청의 제 1 타겟으로써 상기 휘발성 메모리 장치를 식별하는 단계; 상기 프로세서에 의해, 제 1 버퍼에 상기 제 1 CPU 요청을 큐잉하는 단계; 상기 프로세서에 의해, 상기 하이브리드 메모리 그룹으로/로부터 쓰거나 읽기 위한 제 2 CPU 요청을 수신하는 단계; 상기 프로세서에 의해, 상기 제 2 CPU 요청의 디코딩 및 어드레스 맵핑에 의해 상기 제 2 CPU 요청의 제 2 타겟으로써 상기 비휘발성 메모리 장치를 식별하는 단계; 상기 프로세서에 의해, 제 2 버퍼에 상기 제 2 CPU 요청을 큐잉하는 단계; 상기 프로세서에 의해, 중재 정책에 근거로 하여 상기 제 1 및 제 2 타겟들 중 어느 하나에 상기 제 1 및 제 2 CPU 요청들 중 어느 하나에 대응하는 제 1 커맨드를 발생하는 단계와, 상기 제 1 커맨드를 발생하는 것에 응답하여, 상기 제 1 및 제 2 타겟들 중 다른 하나에 상기 제 1 및 제 2 CPU 요청들 중 다른 하나에 대응하는 제 2 커맨드를 발생하는 단계; 및 상기 프로세서에 의해, 상기 휘발성 및 비휘발성 메모리 장치들의 각각에 상기 제 1 및 제 2 커맨드들을 전송하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 휘발성 메모리 장치 및 비휘발성 메모리 장치를 포함하는 하이브리드 메모리 그룹을 제어하는 하이브리드 메모리 제어기는: 상기 하이브리드 메모리 그룹으로/로부터 쓰거나 읽기 위한 제 1 및 제 2 CPU(central processing unit) 요청들을 수신하고, 상기 제 1 CPU 요청의 디코딩 및 어드레스 맵핑에 의해 상기 제 1 CPU 요청의 제 1 타겟으로써 상기 휘발성 메모리 장치를 식별하고, 및 상기 제 2 CPU 요청의 디코딩 및 어드레스 맵핑에 의해 상기 제 2 CPU 요청의 제 2 타겟으로써 상기 비휘발성 메모리 장치를 식별하도록 구현된 어드레스 맵퍼/디코더; 상기 수신된 제 1 CPU 요청을 큐잉하도록 구현된 제 1 트랜잭션 큐; 상기 수신된 제 2 CPU 요청을 큐잉하도록 구현된 제 2 트랜잭션 큐; 상기 휘발성 메모리 장치 및 상기 비휘발성 메모리 장치에 연관된 SPD(serial presence detect) 데이터에 근거로 하여 중재 정책을 판별하도록 구현된 중재기; 및 상기 중재 정책에 근거로 하여, 상기 제 1 및 제 2 타겟들 중 어느 하나에 상기 제 1 및 제 2 CPU 요청들 중 어느 하나에 대응하는 제 1 커맨드를 발생하고, 상기 제 1 및 제 2 타겟들 중 다른 하나에 상기 제 1 및 제 2 CPU 요청들 중 다른 하나에 대응하는 제 2 커맨드를 발생하고, 및 상기 휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의 각각에 상기 제 1 및 제 2 커맨드들을 전송하도록 구현된 스케쥴러를 포함할 수 있다.
본 발명의 실시 예에 따른 하이브리드 메모리 제어기 및 그것의 동작 방법은, SPD(serial present detect) 정보에 근거로 하여 중재 정책에 따라 휘발성 메모리 장치 및 비휘발성 메모리 장치에 대응하는 커맨드들을 발생 및 전송함으로써, 서로 다른 타이밍/통신 프로토콜 환경에서 최적의 성능을 기대할 수 있다.
명세와 함께 첨부된 도면들은, 본 발명의 원리들을 설명하기 위하여 예시적인 실시 예들이다.
도 1은 본 발명의 일부 실시 예들에 따른 하이브리드 메모리 시스템의 블록 다이어그램을 보여준다.
도 2a는 본 발명의 일부 실시 예들에 따른 휘발성/비휘발성 메모리 장치와 통신하는 하이브리드 메모리 제어기의 상세화된 블록 다이어그램을 보여준다.
도 2b는 본 발명의 일부 실시 예들에 따른 하이브리드 메모리 제어기의 상세화된 블록 다이어그램을 보여준다.
도 3은 본 발명의 일부 실시 예들에 따른 하이브리드 메모리 제어기를 이용하여 휘발성 및 비휘발성 메모리 장치들을 갖는 하이브리드 메모리 어레이를 제어하는 과정을 보여준다.
도 1은 본 발명의 일부 실시 예들에 따른 하이브리드 메모리 시스템의 블록 다이어그램을 보여준다.
도 2a는 본 발명의 일부 실시 예들에 따른 휘발성/비휘발성 메모리 장치와 통신하는 하이브리드 메모리 제어기의 상세화된 블록 다이어그램을 보여준다.
도 2b는 본 발명의 일부 실시 예들에 따른 하이브리드 메모리 제어기의 상세화된 블록 다이어그램을 보여준다.
도 3은 본 발명의 일부 실시 예들에 따른 하이브리드 메모리 제어기를 이용하여 휘발성 및 비휘발성 메모리 장치들을 갖는 하이브리드 메모리 어레이를 제어하는 과정을 보여준다.
아래의 상세한 설명에서, 본 발명의 특정 예시적인 실시 예는 도시되고 예시하여 설명될 것이다. 당업자가 인식한 바와 같이, 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예들에 제한되는 것은 아니다. 각 실시 예들 내의 특징들 혹은 양태들의 설명은 일반적으로, 다른 예시적인 실시 예들에서, 다른 유사한 특징들 혹은 양태들에 사용할 수 있는 것으로 이해 되어야 할 할 것이다. 참조 부호는 유사한 구성 요소를 지칭한다.
도 1은 본 발명의 일부 실시 예들에 따른 하이브리드 메모리 시스템(100)의 블록 다이어 그램을 보여준다.
도 1을 참조하면, 하이브리드 메모리 시스템(100)은 하나 이상의 메모리 통신 채널들(이후, "채널들"로 언급함)을 갖는 하이브리드 메모리 제어기(110), 및 동일 채널(111)을 통하여 하이브리드 메모리 제어기(110)에 연결/제어되거나 혹은 동일한 어드레스러블 메모리 랭크에 존재하는 휘발성 메모리(VM) 장치(132) 및 비휘발성 메모리(NVM) 장치(134)를 포함하는 메모리 그룹(예, 하이브리드 메모리 그룹)(130)을 포함할 수 있다. 도 1에서는 설명의 편의를 위하여 싱글 휘발성 메모리(VM) 장치(132) 및 싱글 비휘발성 메모리(NVM) 장치(134)가 도시되지만, 본 발명의 실시 예들이 여기에 제한되지 않을 것이다. 예를 들어, 하이브리드 메모리 시스템(100)은, 휘발성 메모리(VM) 장치(132) 및 비휘발성 메모리(NVM) 장치(134)처럼 동일 채널(111) 및/혹은 서로 다른 채널들을 통해 하이브리드 메모리 제어기(110)에 연결된 복수의 휘발성 메모리들 및 복수의 비휘발성 메모리들을 포함할 수 있다.
일부 실시 예들에 있어서, 휘발성 메모리 장치(132)(여기서, 동기 메모리 장치로 언급됨)는 고정된 레이턴시(예, 고정된 읽기/쓰기 타이밍)를 나타낼 수 있고, 및 DRAM(dynamic random access memory), SRAM(static RAM), 및/혹은 그와 같은 것의 RAM(random access memory)을 포함할 수 있다. 일부 실시 예들에서, 비휘발성 메모리 장치(134)(여기서, 비동기 메모리 장치로 언급됨)는 가변 레이턴시(예, 가변 읽기/쓰기 타이밍)를 나타낼 수 있고, 및 NAND 메모리, NOR 메모리, 수직형 NAND 메모리, 저항성 메모리, 상변화 메모리, 강유전체 메모리, 스핀 전달 토크 메모리, 및/혹은 그와 같은 것을 포함할 수 있다.
일부 실시 예들에 따라, 하이브리드 메모리 제어기(110)는 동기 및 비동기 메모리 장치들을 제어하기 위한 멀티플렉스 제어 로직의 적응 매커니즘을 채용할 수 있다. 그렇게 해서, 하이브리드 메모리 제어기(110)는, 초기 부트 업 과정에서 SPD(serial presence detect)을 통하여 메모리 그룹(130)을 구성하는 하나 이상의 VM 장치들(132) 및 하나 이상의 NVM 장치들(134)을 식별하는 것으로써 하이브리드 메모리 제어기(110)에 연결된 메모리를 맵핑할 수 있다. 메모리 장치들의 각각으로부터 꺼내진(예, 읽혀진) SPD 데이터는 메모리 장치의 종류 및 용량을 식별할 수 있고, 및 특정 메모리 장치에 접근하기 위하여 어떤 타이밍들을 사용할지(예, 데이터의 바이트를 읽거나 쓰는 시간(tCL/tWL), 및/혹은 그와 같은 것)에 관한 정보를 제공할 수 있다. 하이브리드 메모리 제어기(110)는 대응하는 SPD 리드아웃들(readouts)에 따라 서로 다르게 VM 장치들(132) 및 NVM 장치들(134)을 동작할 수 있다.
일부 실시 예들에 있어서, 하이브리드 메모리 제어기(110)는 동기식 타이밍 프로토콜(즉, 동기식 DRAM 타이밍 프로토콜), 혹은 비동기식 통신 프로토콜을 이용하여 각 휘발성 메모리 장치(132)의 랭크 및/혹은 채널을 관리할 수 있고, 및 비동기식 통신 프로토콜을 이용하여 각 비휘발성 메모리 장치(134)의 랭크 및/혹은 채널을 관리할 수 있다.
일부 실시 예들에 있어서, 하이브리드 메모리 제어기(110)는 휘발성 메모리 장치들(132)의 각각에 인스트럭션들을 통신하기 위하여 표준 커맨드 셋(예, 표준 DRAM 커맨드 셋)을 이용할 수 있고, 및, 비휘발성 메모리 장치들(134)의 각각에 인스트럭션들을 통신하기 위하여 변형된(혹은 용도 변경된) 표준 커맨드 셋 혹은 새로운 커맨드 셋을 사용할 수 있다.
도 2a는 본 발명의 일부 실시 예들에 따른 휘발성/비휘발성 메모리 장치(132/134)와 통신하는 하이브리드 메모리 제어기(110)의 상세화된 블록 다이어그램을 보여준다.
도 2a을 참조하면, 하이브리드 메모리 제어기(110)는 SPD 인터페이스(112), 어드레스 맵퍼/디코더(114), 휘발성 메모리(VM) 트랜잭션 큐(116a), 비휘발성 메모리(NVM) 트랜잭션 큐(116b), 중재기(118), 커맨드 큐(120), 스케쥴러(122), 및 리스판스 큐(124)를 포함할 수 있다.
부트-업 과정 동안에, SPD 인터페이스(112)는 VM/NWM 장치들(간단하게 메모리 장치로 언급)(132/134)로부터 SPD 데이터를 꺼내올 수 있다. 여기서 SPD 데이터는 메모리 장치(132/134)의 SPD EEPROM(electrically-erasable programmable read-only memory, 136)에 저장되어 있다.
일부 실시 예들에 따라, 어드레스 맵퍼/디코더(114)는 메모리 장치(132/134)의 종류를 식별할 수 있다. 즉, 어드레스 맵퍼/디코더(114)는 메모리 장치(132/134)가 휘발성(예, 동기) 메모리 장치 혹은 비휘발성(예, 비동기) 메모리 장치 인지를 식별할 수 있다. 어드레스 맵퍼/디코더(114)는 SPD 데이터의 내부에 포함된 메모리 어드레스를, 예를 들어, 랭크, 뱅크, 로우, 및 컬럼 IDs (예, 인덱스들)으로 디코딩 할 수 있다. 이는 메모리 어드레스를 슬라이싱(slicing, 예, 메모리 어드레스의 일부를 취하고(picking) 나머지를 버림(discarding))으로써 이루어질 수 있다. 랭크 마다 하나의 메모리 장치의 예에서, 어드레스 맵퍼/디코더(114)는 장치 종류를 식별하기 위해 랭크 ID를 사용할 수 있다. 동일 랭크에 하이브리드 장치들(예, NM 및 NVM 장치들 모두)의 실시 예에서, 어드레스 맵퍼/디코더(114)는 장치 종류를 식별하기 위하여 랭크 ID 및 뱅크 ID를 사용할 수 있다.
일부 실시 예들에 있어서, 하이브리드 메모리 제어기(110)가 CPU(central processing unit)으로부터 요청(예, 쓰기 혹은 읽기 요청)을 수신할 때, 어드레스 맵퍼/디코더(114)는 CPU 요청이 VM 장치(132) 혹은 NVM(1340에 대응하는 어드레스로 맵핑하는 지는 판별하기 위하여 CPU 요청을 디코딩할 수 있고, 및 디코딩된 CPU 요청을 VM 및 NVM 트랜잭션 큐들(116a, 116b)의 대응하는 어느 하나에 포워딩 할 수 있다.
일부 실시 예들에서, 하이브리드 메모리 제어기(110)는 VM 장치(132)의 위치에 관련된 메모리 어드레스에 대응하는(directed to) CPU 요청들(예, VM 트랜잭션/요청들)을 저장하기 위한 데디케이티드(dedicated) VM 트랜잭션 큐(116a)를 이용할 수 있고, 및 NVM 장치(134)의 위치에 관련된 메모리 어드레스에 대응하는 CPU 요청들(예, NVM 트랜잭션/요청들)을 저장하기 위한 데디케이티드 NVM 트랜잭션 큐(116b)을 이용할 수 있다. 나중에 자세하게 설명하겠지만, VM 및 NVM 트랜잭션 큐들을 분리하는 것은 중재기(118)에 중재 선택을 제공할 수 있고, 및 하이브리드 메모리 제어기(110)의 성능을 향상시킬 수 있다. 일부 실시 예들에 따라, VM 트랜잭션 큐(116a)는 자체적으로 복수의 VM 트랜잭션 큐들을 포함할(즉, 나누어 질) 수 있다. 각 VM 트랜잭션 큐들 각각은 메모리 장치들(132)의 서로 다른 VM 랭크들에 연관될 수 있다. 유사하게, NVM 트랜잭션 큐(116b)는 자체적으로 복수의 NVM 트랜잭션 큐들을 포함할(즉, 나누어 질) 수 있다. 각 NVM 트랜잭션 큐는 메모리 그룹(130)의 서로 다른 NVM 랭크에 연관될 수 있다.
중재기(118)는 중재 정책에 따라 VM 및 NVM 트랜잭션 큐들(116a, 116b)들의 각각에 포함된 VM 및 NVM CPU 요청들의 프로세싱/페치 순서(예, 우선권을 부여하다)를 판별할 수 있고, 및 판별된 처리 순서에 따라 커맨드 큐(120)에 페치된 VM 및 NVM CPU 요청들을 큐잉 할 수 있다.
중재 정책은, 시스템 부트-업 구간 동안에 BIOS(basic input/output system) 및/혹은 SPD 데이터에 의해 정의되거나 업데이트될 수 있다. 예를 들어, 중재 정책은 라운드-로빈 프로토콜(round-robin protocol)을 따를 수 있다(여기서, 중재기(118)는 VM CPU 요청, NVM CPU 요청, 뒤따르는 VM CPU 요청, 기타 등등을 처리한다.). 일부 실시 예들에서, 중재 정책은, VM 장치들이 종종 NVM 장치들보다 더 짧은 접근 레이턴시를 갖는 바, VM 트랜잭션 큐(116a)로부터의 엔트리들을 우선시할 수 있다. 일부 다른 실시 예들에 따라, 가중 라운드-로빈(weighted round-robin) 중재 정책은 VM 및 NVM 트랜잭션들의 불균형적인 발행(unbalanced issue) 비율을 고려할 수 있다. 중재기(118)는 SPD 인터페이스(112)로부터 NVM 및 VM 타이밍 파라미터들을 얻을 수 있고, 및 NV 및 NVM 트랜잭션 큐들(116a, 116b) 사이의 페칭 비율을 판별할 수 있다. 예를 들어, NVM 장치들의 레이턴시가 VM 장치들의 그것들 보다 20 배보다 크다고 가정하면, 하나의 NVM 장치 활성화 동안에, 20개의 VM CPU 요청들이 처리될 수 있다. 즉, 페칭 비율은 20:1로 설정될 수 있다.
일부 실시 예들에 따라, 중재 정책은 메모리 장치(132/134)로부터 수신된 상태 피드백 신호(119)에 근거로 하여 판별될 수 있다. 상태 피드백 신호(119)는, 메모리 장치(132/134)가 이용 가능하고, 바쁘고, 기타 등등인지를 나타낼 수 있다. 상태 피드백 신호(119)는 NVM 장치들(134)의 경우에는, 장치에서 수행되는 동작 상태(예, 가비지 컬렉션 혹은 그와 같은 것), 언제 동작이 끝날 수 있는지에 관한 추정, 쓰기 크레딧(예를 들어, NVM 트랜잭션 큐(116b)의 점유되지 않는 엔트리들의 개수), NVM 장치(134)내 캐쉬가 존재할 때 캐쉬 히트/미쓰의 비율, 및/혹은 그와 같은 것을 나타낼 수 있다. 일부 실시 예들에서, 상태 피드백 신호(119)가 NVM 활성화가 계류(pending)중 이라고 지시할 때, 중재기(118)는 NVM 트랜잭션 큐(116b)으로부터 패치 속도를 줄일 수 있다. 추가로, NVM 장치(134)가 바쁘면, 중재기(118)는, 피드백 신호(119)가 NVM 장치가 다시 자유로울 때를 지시할 때까지 VM 요청들만 발행할 수 있다. 일부 실시 예들에서, 쓰기 크레딧이 크다면, 중재기(118)는 NVM 요청을 발행하는 속도를 증가시킬 수 있고(예, NVM 요청들과 VM 요청들의 발행 비율을 증가시킨다). 만일, 쓰기 크레딧이 작다면, 중재기(118)는 이에 따라, NVM 요청의 발행 속도를 감소시킬 수 있다(예, NVM 요청들과 VM 요청들의 발행 비율을 감소시킨다).
스케쥴러(112)는 예를 들면, FIFO(first-in-first-out)기반으로 커맨드 큐(120)에 큐잉된 트랜잭션들을 페치할 수 있다. 그러면, 스케쥴러(112)는 적절한 커맨드를 발생하기 위하여 페치된 트랜잭션에 대응하는(예, 페치된 트랜잭션에 의해 타겟팅 되는 VM 혹은 NVM 장치(132/134)에 대응하는) SPD 데이터(예, 랭크 및/혹은 채널 ID)를 이용할 수 있다. 여기서 적절한 커맨드는 페치된 트랜잭션에 대응한다. 일부 실시 예들에 따라, 페치된 트랜잭션이 VM CPU 요청일 때, VM 타이밍(예, DDR4 타이밍)은 대응하는 커맨드를 발생하는데 이용될 수 있다. 그리고 페치된 트랜잭션이 NVM CPU 요청일 때, 로우 어드레스 스토로브(strobe) 대 컬럼 어드레스 스토로브(RAS-CAS) 혹은 그와 같은 것처럼 통신 프로토콜에 기반한 트랜잭션, 및 SPD 인터페이스(112)로부터 수신된 특정 NVM 타이밍 파라미터들은 대응하는 커맨드를 발생하기 위하여 채용될 수 있다.
일부 실시 예들에 따라, 스케쥴러(122)는 적합한 타이밍을 갖는 NVM 커맨드들을 스케쥴링 하기 위하여 메모리 장치(132/134)로부터 상태 피드백 신호(119)를 이용할 수 있다. 일부 실시 예들에서, 스케쥴러(122)는, VM 장치들(132)이 동기식 장치들이고 고정되거나 혹은 미리 설정된 타이밍을 갖는 바 VM 커맨드들을 발행하는 것에 피드백 신호(119)를 이용하지 않을 수 있다. 예를 들어, 메모리 로우를 활성화 시킨 후에, 하이브리드 메모리 제어기(110)는 데이터를 쓰거나/읽기 위하여 쓰기 혹은 읽기 커맨드를 발행하기 전에 타이밍의 고정된 구간을 기다릴 수 있다. 하지만, NVM 장치들(134)이 비동기 장치이고 고정되지 않는 타이밍을 갖는 바, 스케쥴러(122)는 NVM 커맨드들 타이밍을 위하여 피드백 신호(119)를 이용할 수 있다. 예를 들어, NVM 장치(134)을 활성화시킨 후에, 하이브리드 메모리 제어기(110)는 자신이 피드백 신호(119)를 수신할 때까지는 언제 후속의 커맨드를 발행해야 할지를 알 수 없다.
일부 실시 예들에 따라, 스케쥴러(122)는 표준 VM 커맨드 셋(예, DRAM 커맨드 셋)을 재사용함으로써 NVM 장치들(1340에 커맨드들을 발행할 수 있다. 예를 들어, 스케쥴러(122)는 동일한 활성, 읽기, 및 쓰기(ACT, RD, 및 WR) 커맨드들을 VM 및 NVM 장치들(132, 134)에 전송할 수 있다. 그리고 메모리 장치(132/134) 내부의 레지스터 클록 드라이버(RCD, 138)는 그것의 장치 특성들에 따라 수신된 커맨드를 해석할 수 있고, 및 연관된 액션을 수행할 수 있다(예, 활성화, 메모리 셀들(140)으로/로부터 쓰기 혹은 읽기).
일부 실시 예들에서, 스케쥴러(122)는 VM 장치들(132)와 함께 사용되는 것과는 다른 커맨드 셋을 이용함으로써 NVM 장치들(134)에 커맨드들을 발행할 수 있다. 예를 들어, 스케쥴러(122)는 VM 장치들(132)에 표준 DDR ACT, RD, 및 WR 커맨드들을 전송할 수 있고, 및 NVM 장치들(134)에 새롭게 정의된 ACT_new, RD_new, 및 WR_new 커맨드들을 전송할 수 있다. 예를 들어, 표준 커맨드 셋(예, DDR4 커맨드 셋)에 의해 이미 사용되지 않은 메모리 장치(132/134)에서 커맨드 핀들(예, /CS, BG, BA, ..., A9-0)의 로우-하이 조합들은 NVM 장치들(134)과 함께 사용하기 위한 새로운 커맨드 셋으로 정의하는데 이용될 수 있다. 이러한 실시 예들에서, NVM 장치들(134)은 새로운 커맨드 셋을 해석할 수 있도록 따라서 변형될 수 있다. 일부 실시 예들에 따라, 새로운 커맨드 셋은 표준 VM 커맨드 셋처럼 동일한 메모리 버스(예, DDR 메모리 버스)를 따라 전송될 수 있다.
CPU 읽기 요청에 응답하여 하이브리드 메모리 제어기(110)에 의해 메모리 장치(132/134)로부터 읽혀진 데이터는 시스템 CPU에 전송되기 전에 리스판스 큐(124)에 저장될 수 있다.
도 2b는 본 발명의 일부 실시 예들에 따른 하이브리드 메모리 제어기(110-1)의 상세화된 블록 다이어그램을 보여준다. 하이브리드 메모리 제어기(110-1)는 도 2와 비교하여, 하이브리드 트랜잭션 큐(116-1)을 제외하고 상술된 하이브리드 메모리 제어기(110)와 동일하거나 실질적으로 동일할 수 있다.
도 2b를 참조하면, VM 및 NVM CPU 요청들을 큐잉하기 위하여 분리된 트랜잭션 큐들을 사용하기 보다는, 하이브리드 메모리 제어기(110-1)는 트랜잭션들의 두 유형 모두를 저장하기 위한 하이브리드 트랜잭션 큐(116-1)을 이용할 수 잇다.
일부 실시 예들에서, 하이브리드 메모리 제어기(110-1)가 CPU 요청(예, 쓰기 혹은 읽기 요청)을 수신할 때, 어드레스 맵퍼/디코더(114-1)는 CPU 요청이 VM 장치(132) 혹은 NVM 장치(134)에대응하는 어드레스에 맵핑되는 지를 판별하기 위하여 CPU 요청을 디코딩하고, 대응하는 VM 혹은 NVM 장치들(132, 134)을 식별하기 위하여, VM 혹은 NVM CPU 요청으로써, 디코딩된 CPU 요청을 태깅(tag)하고, 및 하이브리드 트랜잭션 큐(116-1)에 태그된 요청을 포워딩 할 수 있다.
일부 실시 예들에 따라, 중재기(118-1)는 CPU 요청의 종류에 상관없이 FIFO 기반으로 하이브리드 트랜잭션 큐(116-1)에 큐잉된 VM 및 NVM CPU 요청들을 처리하고/페치할 수 있다. 일부 실시 예들에서, 중재기(118-1)는 큐잉된 트랜잭션들을 통하여 콤브(comb)할 수 있고, 및 VM 및 NVM 요청들을 식별하기 위하여 태그들을 이용할 수 있다. 중재기(118-1)는 도 2a에서 설명된 중재 정책에 따라 VM 및 NVM CPU 요청들의 프로세싱/페치 순서를 판별할 수 있고(예, 우선시하다), 판별된 프로세싱 순서에 따라 커맨드 큐(120)에서 페치된 VM 및 NVM CPU 요청들을 큐잉 할 수 있다. 그 후에, 하이브리드 메모리 제어기(110-1)는 도 2a에 설명된 바와 같이 커맨드 큐(120)에서 큐잉된 트랜잭션들을 처리할 수 있다.
도 3은 본 발명의 일부 실시 예들에 따른 하이브리드 메모리 제어기(110/110-1)를 이용하여 휘발성 및 비휘발성 메모리 장치들(132 혹은 134)을 갖는 하이브리드 메모리 그룹(130)를 제어하는 과정(300)을 보여준다.
S302 단계에서, SPD 인터페이스(112)는 VM 및 NVM 장치들의 각각에 저장된(예, 대응하는 SPD EEPROMs(136)에 저장된) 연관된 SPD 데이터를 검출함으로써, 하이브리드 메모리 그룹(130)에서 VM 및 NVM 장치들(132, 134)을 식별할 수 있다. 일부 실시 예들에서, VM 및 NVM 장치들(132, 134)의 식별은 메모리 장치들(132 및 134)의 어드레스들(예, 채널, 랭크, 및 뱅크 IDs를 결정) 과 그것들 각각의 타이밍 파라미터들(예, 활성화, 쓰기, 및 읽기 시간들)을 맵핑하는 것을 포함할 수 있다. 이러한 과정은 시스템 부트-업 시간에 발생될 수 있다.
S304 단계에서, 어드레스 맵퍼/디코더(114/114-1)는 하이브리드 메모리 그룹(130)로/로부터 쓰거나 읽기 위해 제 1 CPU 요청 및 제 2 CPU 요청을 수신할 수 있다.
S306 단계에서, 어드레스 맵퍼/디코더(114/114-1)는, 제 1 및 제 2 CPU 요청들의 어드레스 맵핑을 디코딩함으로써 제 1 CPU 요청의 제 1 타겟으로써 VM 장치를 식별할 수 있고, 및 제 2 CPU 요청의 제 2 타겟으로써 NVM 장치를 식별할 수 있다. 일부 실시 예들에서, VM 및 NVM 장치들(132, 134)은 동일한 메모리 채널(111)의 서로 다른 메모리 랭크들에 존재할 수 있다. 또한, VM 및 NVM 장치들(132, 134)은 동일한 메모리 랭크의 서로 다른 메모리 뱅크들에 존재할 수 있다.
S308 단계에서, 어드레스 맵퍼/디코더(114/114-1)는 제 1 버퍼(예, VM 트랜잭션 큐(116a))에 제 1 CPU 요청을 큐잉 할 수 있고, 제 2 버퍼(예, NVM 트랜잭션 큐(116b)에 제 2 CPU 요청을 큐잉 할 수 있다. 일부 실시 예들에서, 제 1 큐는 VM 트랜잭션들/CPU 요청들에 전용될(dedicated) 수 있고, 및 제 2 큐는 NVM 트랜잭션들/CPU 요청들에 전용될 수 있다. 일부 실시 예들에서, 데디케이디드 제 1 및 제 2 큐들은 서로 분리 될 수 있다(예, 논리 어드레스 오버랩이 없음). 다른 실시 예들에서, 제 1 및 제 2 큐들은 동일 큐(예, 하이브리드 메모리 큐(116-1))에 만들어질 수 있다.
S310 단계에서, 하이브리드 메모리 제어기(110/110-1)(예, 중재기(118/118-1) 및 스케쥴러(122))는 중재 정책에 근거로 하여, 제 1 및 제 1 타겟들 중 어느 하나에 연관된 제 1 및 제 2 CPU 요청들의 어느 하나에 대응하는 제 1 커맨드를 발생할 수 있고, 그 후에, 제 1 및 제 1 타겟들 중 다른 하나에 연관된 제 1 및 제 2 CPU 요청들의 다른 하나에 대응하는 제 2 커맨드를 발생할 수 있다. 일부 실시 예들에 따라, 중재 정책은 제 1 및 제 2 큐들의 언발랜스드 이슈(unbalanced issue) 속도에 근거로 하여 라운드-로빈(round-robin) 중재 정책 혹은 웨이티드 라운드-로빈(weighted round-robin) 중재 정책을 포함할 수 있다. 일부 실시 예들에서, 중재기(118)는 메모리 장치들(132, 134)로부터 타이밍 파라미터들 및/혹은 상태 피드백 신호들(119)에 근거로 중재 정책을 판별할 수 있다. 일부 실시 예들에 따라, 제 1 및 제 2 커맨드들은 동일한 표준 휘발성 메모리 커맨드 셋(예, DDR4 커맨드 셋)에 따라 발생될 수 있다. 다른 실시 예들에서, 제 2 타겟에 대응하는 제 1 및 제 2 커맨드들은 표준 휘발성 메모리 커맨드 셋과 다른 커맨드 셋에 따라 발생될 수 있다.
S312 단계에서, 스케쥴러(122)는 VM 및 NVM 장치들(132, 134)의 각각으로 제 1 및 제 2 커맨드들을 전송할 수 있다.
따라서, 본 발명의 실시 예들은 동기식 혹은 비동기식 메모리 장치들을 위한 멀티플렉스 제어 로직의 적응 매커니즘을 제시할 수 있다.
SPD 인터페이스(112), 어드레스 맵퍼/디코더(114/114-1), 트랜잭션 및 커맨드 큐들, 중재기(118/118-1), 및 스케쥴러(122)는, 일반적으로 통칭하는 하이브리드 메모리 제어기(100/100-1)는 적절한 하드웨어(예, ASIS(application-specific integrated circuit), 펌웨어 소프트웨어, 혹은 적절한 소프트웨어, 펌웨어 및 하드웨어의 조합을 이용함으로써 구현될 수 있다. 예를 들어, 하이브리드 메모리 제어기(110/110-1)의 다양한 구성들, 예를 들어, SPD 인터페이스(112), 어드레스 맵퍼/디코더(114/114-1), 중재기(118/118-1), 및 스케쥴러(122)는 IC(integrated circuit) 칩 혹은 분리된 IC 칩들에 형성될 수 있다. 추가로, 하이브리드 메모리 제어기(100/100-1)의 다양한 구성들은, 하나 이상의 컴퓨팅 장치들에서 하나 이상의 프로세서들을 구동하고, 컴퓨터 프로그램 인스트럭션들을 실행하고, 및 여기에 설명된 다양한 기능들을 수행하기 위하여 다른 시스템의 구성들과 상호 교환하는 프로세스 혹은 트레드(process or thread)일 수 있다. 컴퓨터 프로그램 인스트럭션들은 RAM(random access memory)과 같은 표준 메모리 장치를 이용하는 컴퓨터 장치에 구현될 수 있는 메모리에 저장될 수 있다.
아래의 청구항들에서, 프로세서 및 프로세서 메모리는 SPD 인터페이스(112), 어드레스 맵퍼/디코더(114/114-1), 중재기(118/118-1), 스케쥴러(122), 및 트랜잭션 및 커맨드 큐의 통합을 표현할 수 있다.
도면들에서, 구성 요소, 층 및 영역들의 상대적인 크기는 과장되고 및/혹은 명확성을 위해 단순화 된 것이다. "제 1", "제 2", "제 3" 등의 용어들이 다양한 구성 요소, 성분, 영역, 층 및/혹은 섹션들을 설명하기 위해 사용될 수 있는 용어이지만, 이러한 구성 요소, 성분, 영역, 층 및/혹은 섹션들은 이들 용어들에 의해 제한되어서는 안 된다. 이들 용어는 다른 구성 요소, 성분, 영역, 층 또는 섹션에서 하나의 구성 요소, 성분, 영역, 층 또는 섹션과 구별하기 위해 사용된다. 따라서, 후술하는 제 1 구성 요소, 성분, 영역, 층 또는 섹션은 본 발명의 사상 및 범위를 벗어나지 않고, 제 2 구성 요소, 성분, 영역, 층 또는 섹션을 지칭 할 수 있다.
본원에 사용된 용어는 특정 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 본원에 사용된 바와 같이, 단수 형태 "a"와 "an"는 문맥상 명백하게 다르게 뜻하지 않는 복수형도 포함하는 것으로 의도된다. 또한 명세서에 사용된 "구성한다"(comprise), "구성하는"(comprising) "포함한다"(include),"포함하는"(including) 용어들은, 언급된 특징들, 숫자들, 단계들, 동작들, 구성 요소들, 및/혹은 성분들의 존재를 상세하게 하고, 이들의 하나 이상의 다른 특징들, 숫자들, 단계들, 동작들, 구성 요소들, 및/혹은 성분들의 추가를 배제하지 않는다고 이해되어야 할 것이다. 본원에서 사 된 용어 "및/혹은"는 관련된 열거 항목의 하나 이상의 임의의 모든 조합을 포함한다. 구성 요소들을 진행할 때 "적어도 하나의" 같은 표현들은 구성 요소들의 전체 목록을 변조하고, 목록의 개별적인 구성 요소들을 변조하지 않는다.
본원에서 사용된 용어 "실질적으로", "대략", "정보" 및 유사한 용어들은 근사도의 용어로 사용되지 정도의 용어로 사용되지 않으며, 당업자에게 있어서 인식될 수 있는 측정된 혹은 계산된 값들로 고유한 변동을 고려하기 위해 의도될 것이다. 추가로, 본 실시 예들에서 설명하는 "할 수 있다"(may)의 사용은 "본 발명의 하나 이상의 실시 예들"로 언급한다. 여기서 사용된, "사용하다"(use), "사용하는"(using), 및 "사용된"(used) 이라는 용어들은, 각각 "이용하다"(utilize), "이용하는"(utilizing), 및 "이용된"(utilized) 용어들로 동의어로 간주될 것이다. 또한, "예시적인"(exemplary)이라는 용어는 예시(example) 혹은 도면(illustration)으로 간주된다.
다르게 정의되지 않는 한, 본원에서 사용된 기술적이거나 과학적인 용어를 포함하는 모든 용어는 일반적으로 본 발명이 속하는 당업자에 의해 이해되는 동일한 의미를 갖는다. 이는 일반적으로 사용되는 사전에 정의되어 있는 용어들은 관련 기술 및/ 혹은 본 명세서의 문맥에서 그들의 의미와 일치하는 의미를 가지는 것으로 해석되도록 이해되며, 본 출원에서 명백하게 정의하지 않는 한, 이상화된 혹은 지나치게 형식적인 감각으로 해석되지 말아야 한다.
본 발명은 예시적인 실시 예들을 참조하여 설명하였지만, 당업자라면 본 발명의 사상 및 범위를 벗어나지 않고 실시 예에 다양한 변화 및 변형이 수행될 수 있다는 것을 인식할 것이다. 또한, 다양한 기술 분야의 당업자는 본 명세서에 설명 된 본 발명은 다른 응용 프로그램에 대한 다른 작업과 응용에 대한 해결책을 제안 할 것을 인식할 것이다. 또한, 출원인의 의도는 여기에 첨부된 청구항들에 의해 커버될 것이다.
100, 100-1: 하이브리드 메모리 제어기
112: SPD 인터페이스
114, 114-1: 어드레스 맵퍼/디코더
118, 118-1: 중개기
122: 스케쥴러
132: 휘발성 메모리 장치
134: 비휘발성 메모리 장치
112: SPD 인터페이스
114, 114-1: 어드레스 맵퍼/디코더
118, 118-1: 중개기
122: 스케쥴러
132: 휘발성 메모리 장치
134: 비휘발성 메모리 장치
Claims (20)
- 휘발성 메모리 장치 및 비휘발성 메모리 장치를 포함하는 하이브리드 메모리 그룹을 제어하는 하이브리드 메모리 제어기에 있어서:
프로세서; 및
상기 프로세서에 연결되고, 상기 프로세서에 의해 실행되는 인스트럭션들을 저장하는 프로세서 메모리를 포함하고,
상기 인스트럭션들은,
상기 하이브리드 메모리 그룹으로/로부터 쓰거나 읽는 제 1 CPU(centrol processing unit) 요청을 수신하는 것;
상기 제 1 CPU 요청의 디코딩 및 어드레스 맵핑에 의해 상기 제 1 CPU 요청의 제 1 타겟으로써 상기 휘발성 메모리 장치를 식별하는 것;
제 1 버퍼에 상기 제 1 CPU 요청을 큐잉하는 것;
상기 하이브리드 메모리 그룹으로부터 쓰거나 읽기 위한 제 2 CPU 요청을 수신하는 것;
상기 제 2 CPU 요청의 디코딩 및 어드레스 맵핑에 의해 상기 제 2 CPU 요청의 제 2 타겟으로 상기 비휘발성 메모리 장치를 식별하는 것;
제 2 버퍼에 상기 제 2 CPU 요청을 큐잉하는 것;
중재 정책에 근거로 하여 상기 제 1 및 제 2 타겟들 중에서 관련된 하나로 상기 제 1 및 제 2 CPU 요청들 중 하나에 대응하는 제 1 커맨드를 발생하는 것과, 상기 제 1 커맨드를 발생하는 것에 응답하여, 상기 제 1 및 제 2 타겟들 중에서 관련된 다른 하나로 상기 제 1 및 제 2 CPU 요청들 중 다른 하나에 대응하는 제 2 커맨드를 발생하는 것; 및
상기 휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의 각각에 상기 제 1 및 제 2 커맨드들을 전송하는 것을, 수행하도록 상기 프로세서를 제어하는 하이브리드 메모리 제어기. - 제 1 항에 있어서,
상기 인스트럭션들은,
상기 휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의 각각에 저장된 SPD(serial presence detect) 데이터를 검출함으로써 상기 휘발성 메모리 장치 및 상기 비휘발성 메모리 장치를 식별하는 것을, 수행하도록 상기 프로세서를 더 제어하는 하이브리드 메모리 제어기. - 제 2 항에 있어서,
상기 휘발성 메모리 장치 및 상기 비휘발성 메모리 장치를 식별하는 것은 부트-업 시간에 발생하는 하이브리드 메모리 제어기 - 제 2 항에 있어서,
상기 휘발성 메모리 장치 및 상기 비휘발성 메모리 장치를 식별하는 것은 상기 휘발성 메모리 장치 및 상기 비휘발성 메모리 장치를 어드레스 맵핑하는 것을 포함하는 하이브리드 메모리 제어기. - 제 2 항에 있어서,
상기 인스트럭션들은,
상기 SPD 데이터에 근거로 하여 상기 휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의 타이밍 파라미터들을 식별하는 것; 및
상기 타이밍 파라미터들을 근거로 하여 상기 중재 정책을 판별하는 것을 수행하도록, 상기 프로세서를 더 제어하는 하이브리드 메모리 제어기. - 제 2 항에 있어서,
상기 인스트럭션들은,
상기 비휘발성 메모리 장치로부터 상태 피드백 신호(status feedback signal)을 수신하는 것; 및
상기 상태 피드백 신호에 근거로 하여 상기 중재 정책을 판별하는 것을, 수행하도록 상기 프로세서를 더 제어하는 하이브리드 메모리 제어기. - 제 1 항에 있어서,
상기 중재 정책은 상기 제 1 및 제 2 큐들의 언밸랜스드 이슈(unbalance issue) 속도들에 근거로 하여 라운드-로빈(round-robin) 중재 정책 혹은 웨이티드 라운드-로빈(weighted round-robin) 중재 정책을 포함하는 하이브리드 메모리 제어기. - 제 1 항에 있어서,
상기 휘발성 메모리 장치 및 상기 비휘발성 메모리 장치는 동일한 메모리 채널의 서로 다른 메모리 랭크들을 갖는 하이브리드 메모리 제어기. - 제 1 항에 있어서,
상기 휘발성 메모리 장치 및 상기 비휘발성 메모리 장치는 동일한 메모리 랭크의 서로 다른 메모리 뱅크들을 갖는 하이브리드 메모리 제어기. - 제 1 항에 있어서,
상기 제 1 및 제 2 큐들은 동일한 큐인 하이브리드 메모리 제어기. - 제 1 항에 있어서,
상기 제 1 및 제 2 커맨드들은 동일한 표준 휘발성 메모리 커맨드 셋에 따라 발생되는 하이브리드 메모리 제어기. - 제 1 항에 있어서,
상기 제 2 타겟에 대응하는 상기 제 1 및 제 2 커맨드들 중 하나는 표준 휘발성 메모리 커맨드 셋과 다른 커맨드 셋에 따라 발생되는 하이브리드 메모리 제어기. - 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치에 연결된 휘발성 메모리 장치를 포함하는 하이브리드 메모리 그룹; 및
동일 채널을 통하여 상기 휘발성 및 비휘발성 메모리 장치들로/로부터 데이터 전송을 수행하도록 구현된 하이브리드 메모리 제어기를 포함하고,
상기 하이브리드 메모리 제어기는,
프로세서; 및
상기 프로세서에 연결된 프로세서 메모리를 포함하고,
상기 프로세서 메모리는 상기 프로세서에 의해 실행되는 인스트럭션들을 저장하고,
상기 인스트럭션들은,
상기 휘발성 및 비휘발성 메모리 장치들의 각각에 저장된 SPD(serial presence detect)을 검출함으로써 상기 휘발성 및 비휘발성 메모리 장치들을 식별하는 것;
상기 하이브리드 메모리 그룹으로부터 쓰거나 읽기 위하여 제 1 CPU(central processing unit) 요청을 수신하는 것;
상기 제 1 CPU 요청의 디코딩 및 어드레스 맵핑에 의해 상기 제 1 CPU 요청의 제 1 타겟으로써 상기 휘발성 메모리 장치를 식별하는 것;
제 1 버퍼에 상기 제 1 CPU 요청을 큐잉하는 것;
상기 하이브리드 메모리 그룹으로/로부터 쓰거나 읽는 제 2 CPU 요청을 수신하는 것;
상기 제 2 CPU 요청의 디코딩 및 어드레스 맵핑에 의해 상기 제 2 CPU 요청의 제 2 타겟으로써 상기 비휘발성 메모리 장치를 식별하는 것;
제 2 버퍼에 상기 제 2 CPU 요청을 큐잉하는 것;
상기 휘발성 및 비휘발성 메모리 장치들에 연관된 상기 SPD 데이터에 근거로 하여 중재 정책을 판별하는 것;
상기 중재 정책에 근거로 하여 상기 제 1 및 제 2 타겟들의 어느 하나에 상기 제 1 및 제 2 CPU 요청들 중 어느 하나에 대응하는 제 1 커맨드를 발생하는 것과 상기 제 1 커맨드를 발생하는 것에 응답하여, 상기 제 1 및 제 2 타겟들의 다른 하나에 상기 제 1 및 제 2 CPU 요청들 중 다른 하나에 대응하는 제 2 커맨드를 발생하는 것; 및
상기 휘발성 및 비휘발성 메모리 장치들의 각각에 상기 제 1 및 제 2 커맨드들을 전송하는 것을 수행하도록, 상기 프로세서를 제어하는 저장 노드. - 휘발성 메모리 장치 및 비휘발성 메모리 장치를 갖는 하이브리드 메모리 그룹을 제어하는 방법에 있어서:
프로세서에 의해, 상기 하이브리드 메모리 그룹으로/로부터 쓰거나 읽기 위한 제 1 CPU(central processing unit) 요청을 수신하는 단계;
상기 프로세서에 의해, 상기 제 1 CPU 요청의 디코딩 및 어드레스 맵핑에 의해 상기 제 1 CPU 요청의 제 1 타겟으로써 상기 휘발성 메모리 장치를 식별하는 단계;
상기 프로세서에 의해, 제 1 버퍼에 상기 제 1 CPU 요청을 큐잉하는 단계;
상기 프로세서에 의해, 상기 하이브리드 메모리 그룹으로/로부터 쓰거나 읽기 위한 제 2 CPU 요청을 수신하는 단계;
상기 프로세서에 의해, 상기 제 2 CPU 요청의 디코딩 및 어드레스 맵핑에 의해 상기 제 2 CPU 요청의 제 2 타겟으로써 상기 비휘발성 메모리 장치를 식별하는 단계;
상기 프로세서에 의해, 제 2 버퍼에 상기 제 2 CPU 요청을 큐잉하는 단계;
상기 프로세서에 의해, 중재 정책에 근거로 하여 상기 제 1 및 제 2 타겟들 중 어느 하나에 상기 제 1 및 제 2 CPU 요청들 중 어느 하나에 대응하는 제 1 커맨드를 발생하는 단계와, 상기 제 1 커맨드를 발생하는 것에 응답하여, 상기 제 1 및 제 2 타겟들 중 다른 하나에 상기 제 1 및 제 2 CPU 요청들 중 다른 하나에 대응하는 제 2 커맨드를 발생하는 단계; 및
상기 프로세서에 의해, 상기 휘발성 및 비휘발성 메모리 장치들의 각각에 상기 제 1 및 제 2 커맨드들을 전송하는 단계를 포함하는 방법. - 제 14 항에 있어서,
상기 프로세서에 의해, 상기 휘발성 및 비휘발성 메모리 장치들의 각각에 저장된 SPD(serial presence detect) 데이터를 검출함으로써 상기 휘발성 및 비휘발성 메모리 장치들을 식별하는 단계;
상기 프로세서에 의해, 상기 SPD 데이터에 근거로 하여 상기 휘발성 및 비휘발성 메모리 장치들의 타이밍 파라미터들을 식별하는 단계; 및
상기 프로세서에 의해, 상기 타이밍 파라미터들에 근거로 하여 상기 중재 정책을 판별하는 단계를 더 포함하는 방법. - 제 14 항에 있어서,
상기 프로세서에 의해, 상기 비휘발성 메모리 장치로부터 상태 피드백 신호를 수신하는 단계; 및
상기 프로세서에 의해, 상기 상태 피드백 신호에 근거로 하여 상기 중재 정책을 판별하는 단계를 더 포함하는 방법. - 제 14 항에 있어서,
상기 비휘발성 메모리 장치 및 상기 휘발성 메모리 장치는 동일 메모리 채널의 서로 다른 메모리 랭크들을 갖는 방법. - 제 14 항에 있어서,
상기 비휘발성 메모리 장치 및 상기 휘발성 메모리 장치는 동일 메모리 랭크의 서로 다른 메모리 뱅크들을 갖는 방법. - 제 14 항에 있어서,
상기 제 1 및 제 2 커맨드들은 동일한 표준 휘발성 메모리 커맨드 셋에 따라 발생되는 방법. - 제 14 항에 있어서,
상기 제 2 타겟에 대응하는 상기 제 1 및 제 2 커맨들 중 어느 하나는 표준 휘발성 메모리 커맨드 셋과 다른 커맨드 셋에 따라 발생되는 방법.
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201662303347P | 2016-03-03 | 2016-03-03 | |
| US62/303,347 | 2016-03-03 | ||
| US15/174,761 US9830086B2 (en) | 2016-03-03 | 2016-06-06 | Hybrid memory controller for arbitrating access to volatile and non-volatile memories in a hybrid memory group |
| US15/174,761 | 2016-06-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20170104110A true KR20170104110A (ko) | 2017-09-14 |
Family
ID=59723587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020160157448A KR20170104110A (ko) | 2016-03-03 | 2016-11-24 | 동기 혹은 비동기 메모리 장치들을 위한 적응 메커니즘 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US9830086B2 (ko) |
| JP (1) | JP6788517B2 (ko) |
| KR (1) | KR20170104110A (ko) |
| CN (2) | CN107153511B (ko) |
| TW (1) | TWI710910B (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US9971511B2 (en) * | 2016-01-06 | 2018-05-15 | Samsung Electronics Co., Ltd. | Hybrid memory module and transaction-based memory interface |
| US9830086B2 (en) * | 2016-03-03 | 2017-11-28 | Samsung Electronics Co., Ltd. | Hybrid memory controller for arbitrating access to volatile and non-volatile memories in a hybrid memory group |
-
2016
- 2016-06-06 US US15/174,761 patent/US9830086B2/en active Active
- 2016-11-24 KR KR1020160157448A patent/KR20170104110A/ko not_active Application Discontinuation
- 2016-12-29 TW TW105143743A patent/TWI710910B/zh active
-
2017
- 2017-02-10 JP JP2017023105A patent/JP6788517B2/ja active Active
- 2017-02-24 CN CN201710102539.1A patent/CN107153511B/zh active Active
- 2017-02-24 CN CN202010211606.5A patent/CN111580749B/zh active Active
- 2017-10-19 US US15/788,501 patent/US10114560B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN107153511B (zh) | 2020-04-17 |
| CN107153511A (zh) | 2017-09-12 |
| US10114560B2 (en) | 2018-10-30 |
| CN111580749A (zh) | 2020-08-25 |
| TW201732612A (zh) | 2017-09-16 |
| CN111580749B (zh) | 2023-06-23 |
| JP2017157206A (ja) | 2017-09-07 |
| US9830086B2 (en) | 2017-11-28 |
| TWI710910B (zh) | 2020-11-21 |
| US20170255398A1 (en) | 2017-09-07 |
| US20180046388A1 (en) | 2018-02-15 |
| JP6788517B2 (ja) | 2020-11-25 |
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Legal Events
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|---|---|---|---|
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