CN107153511A - 存储节点、混合存储器控制器及控制混合存储器组的方法 - Google Patents

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Abstract

一种混合存储器控制器，执行：接收第一中央处理单元(CPU)请求和第二CPU请求以向混合存储器组写入/从混合存储器组读取，通过译码和地址映射所述第一CPU请求和第二CPU请求而分别将易失性存储器件和非易失性存储器件识别为所述第一CPU请求和第二CPU请求的第一目标和第二目标，分别在第一缓冲器和第二缓冲器中对所述第一CPU请求和第二CPU请求排队，基于仲裁策略而对所述第一目标和第二目标中的相关联的一个生成与所述第一CPU请求和第二CPU请求中的一个对应的第一命令，并且对所述第一目标和第二目标中的相关联的另一个生成与所述第一CPU请求和第二CPU请求中的另一个对应的第二命令，并且向易失性存储器件和非易失性存储器件中的相应的一个发送第一和第二命令。

Description

存储节点、混合存储器控制器及控制混合存储器组的方法
相关申请的交叉引用
本申请要求于2016年3月3日提交的美国临时申请第62/303,347号(“An AdaptiveMechanism for Synchronized or Asynchronized Memory Devices”)的优先权和权益，其全部内容在此通过引用并入。
技术领域
本发明各方面涉及存储器件和用于控制该存储器件的机制的领域。
背景技术
计算机系统历史上采用两层(two-tier)存储模型，其中所述两层存储模型包括：存储在系统停止/重引导/崩溃时丢失的临时数据的快速的、字节可寻址的存储器(即，易失性存储器)设备，以及永久存储可以跨越系统引导/崩溃而存活的持久数据的缓慢的、块可寻址的存储设备(即，非易失性存储器件)。
易失性存储器件(也称为同步存储器件)和非易失性存储器件(也称为异步存储器件)具有不同的定时参数并且采用不同的通信协议，这使得难以组合在由单个控制器控制的一个存储空间中的两种类型的存储器件。例如，易失性存储器件(诸如动态随机存取存储器或DRAM)使用用于执行它们各自的操作(例如，读/写)的固定定时，而非易失性存储器件(诸如闪存芯片)使用用于执行各种操作的可变定时。非易失性存储器件还用在涉及在控制器与存储器件之间的频繁握手的基于事务的系统中。然而，因为频繁握手导致减小的带宽，所以在这样的环境中使用易失性存储器件一般没有效率。
在背景技术部分中公开的以上信息仅仅用于增强对本发明的理解，并且因此其可包含不形成对本领域普通技术人员来说已知的现有技术的信息。
发明内容
本发明的实施例的各方面涉及一种用于同步存储器件或异步存储器件的复用控制逻辑的自适应机制。
本发明的实施例的各方面涉及用于控制包括至少一个易失性存储器件和至少一个非易失性存储器件的混合存储器阵列的混合存储器控制器及方法。所述易失性存储器件和非易失性存储器件可在相同的控制通道处或者甚至占用通道的相同存储器列。
根据本发明的一些实施例，提供一种用于控制包括易失性存储器件和非易失性存储器件的混合存储器阵列的混合存储器控制器，该混合存储器控制器包括：处理器；以及在所述处理器本地的处理器存储器，其中，该处理器存储器具有存储在其上的指令，该指令在由该处理器执行时使该处理器执行：接收第一中央处理单元(CPU)请求以向所述混合存储器阵列写入/从所述混合存储器阵列读取；通过对所述第一CPU请求的译码和地址映射，将所述易失性存储器件识别为所述第一CPU请求的第一目标；在第一缓冲器中对所述第一CPU请求排队；接收第二CPU请求以向混合存储器存储体写入/从混合存储器存储体读取；通过对所述第二CPU请求的译码和地址映射，将所述非易失性存储器件识别为所述第二CPU请求的第二目标；在第二缓冲器中对所述第二CPU请求排队；基于仲裁策略，对所述第一目标和所述第二目标中的相关联的一个生成与所述第一CPU请求和第二CPU请求中的一个对应的第一命令，并且响应于生成所述第一命令，对所述第一目标和第二目标中的相关联的另一个生成与所述第一CPU请求和第二CPU请求中的另一个对应的第二命令；以及向所述易失性存储器件和非易失性存储器件中的相应的存储器件发送所述第一命令和第二命令。
根据本发明的一些实施例，提供一种存储节点，包括：混合存储器阵列，包括：非易失性存储器件；以及耦合到所述非易失性存储器件的易失性存储器件；以及混合存储器控制器，被配置成通过相同的通道执行到/自所述易失性存储器件和非易失性存储器件的数据传送，该混合存储器控制器包括：处理器；以及在所述处理器本地的处理器存储器，其中，该处理器存储器具有存储在其上的指令，该指令在由所述处理器执行时使所述处理器执行：通过检测存储在所述易失性存储器件和非易失性存储器件的每一个中的相关联的串行存在检测(SPD)数据，识别所述易失性存储器件和非易失性存储器件；接收第一中央处理单元(CPU)请求以向所述混合存储器阵列写入/从所述混合存储器阵列读取；通过对所述第一CPU请求的译码和地址映射，将所述易失性存储器件识别为所述第一CPU请求的第一目标；在第一缓冲器中对所述第一CPU请求排队；接收第二CPU请求以向所述混合存储器阵列写入/从混合存储器阵列读取；通过对所述第二CPU请求的译码和地址映射，将所述非易失性存储器件识别为所述第二CPU请求的第二目标；在第二缓冲器中对所述第二CPU请求排队；基于与所述易失性存储器件和非易失性存储器件相关联的SPD数据，确定仲裁策略；基于所述仲裁策略，对所述第一目标和第二目标中的相关联的一个生成与所述第一CPU请求和第二CPU请求中的一个对应的第一命令，并且作为响应，对所述第一目标和第二目标中的相关联的另一个生成与所述第一CPU请求和第二CPU请求中的另一个对应的第二命令；以及向所述易失性存储器件和非易失性存储器件中的相应的存储器件发送所述第一命令和第二命令。
根据本发明的一些实施例，提供一种控制包括易失性存储器件和非易失性存储器件的混合存储器阵列的方法，该方法包括：由处理器接收第一中央处理单元(CPU)请求以向混合存储器阵列写入/从混合存储器阵列读取；通过对第一CPU请求的译码和地址映射，由所述处理器将所述易失性存储器件识别为第一CPU请求的第一目标；由所述处理器在第一缓冲器中对所述第一CPU请求排队；由所述处理器接收第二CPU请求以向所述混合存储器阵列写入/从所述混合存储器阵列读取；通过对所述第二CPU请求的译码和地址映射，由所述处理器将所述非易失性存储器件识别为所述第二CPU请求的第二目标；由所述处理器在第二缓冲器中对所述第二CPU请求排队；基于仲裁策略，由所述处理器对第一目标和第二目标中的相关联的一个生成与所述第一CPU请求和第二CPU请求中的一个对应的第一命令，并且作为响应，对所述第一目标和第二目标中的相关联的另一个生成与所述第一CPU请求和第二CPU请求中的另一个对应的第二命令；以及由所述处理器向所述易失性存储器件和非易失性存储器件中的相应的存储器件发送所述第一命令和第二命令。
根据本发明的一些实施例，提供一种用于控制包括易失性存储器件和非易失性存储器件的混合存储器阵列的混合存储器控制器，该混合存储器控制器包括：地址映射器/译码器，被配置成：接收第一中央处理单元(CPU)请求和第二CPU请求以向混合存储器阵列写入/从混合存储器阵列读取，通过对所述第一CPU请求的译码和地址映射而将所述易失性存储器件识别为所述第一CPU请求的第一目标，并且通过对所述第二CPU请求的译码和地址映射而将所述非易失性存储器件识别为所述第二CPU请求的第二目标；第一事务队列，被配置成对所接收的第一CPU请求排队；第二事务队列，被配置成对所接收的第二CPU请求排队；仲裁器，被配置成基于与所述易失性存储器件和非易失性存储器件相关联的SPD数据而确定仲裁策略；以及调度器，被配置成：基于所述仲裁策略，对所述第一目标和第二目标中的相关联的一个生成与所述第一CPU请求和第二CPU请求中的一个对应的第一命令，并且对所述第一目标和第二目标中的相关联的另一个生成与所述第一CPU请求和第二CPU请求中的另一个对应的第二命令，并且向所述易失性存储器件和非易失性存储器件中的相应的存储器件发送所述第一命令和第二命令。
附图说明
附图与说明书一起图示本发明的示例性实施例，并且与描述一起用于解释本发明的原理。
图1图示根据本发明的一些实施例的混合存储器系统的框图。
图2A图示根据本发明的一些实施例的与易失性存储器件/非易失性存储器件通信的混合存储器控制器的详细框图。
图2B图示根据本发明的一些其它实施例的混合存储器控制器的详细框图。
图3图示根据本发明的一些实施例的使用混合存储器控制器控制包括易失性存储器件和非易失性存储器件的混合存储器阵列的过程。
具体实施方式
在下面的详细描述中，仅仅通过说明的方式示出和描述本发明的某些示例性实施例。如本领域技术人员将认识到的，本发明可以以许多不同的形式来体现，并且不应当被解释为限于在此阐述的实施例。在每个示例性实施例内的特征或方面的描述一般应当被认为对于其它示例性实施例中的其它类似特征或方面可用。贯穿说明书，相同的附图标记指代相同的元件。
图1图示根据本发明的一些实施例的混合存储器系统100的框图。
参考图1，混合存储器系统100包括：具有一个或多个存储器通信通道(下文中被称为“通道”)的混合存储器控制器110，以及包括易失性存储(VM)器件132和非易失性存储(NVM)器件134的存储器组(例如，混合存储器组)130，该易失性存储(VM)器件132和非易失性存储(NVM)器件134通过相同的通道111耦合到混合存储器控制器110并由混合存储器控制器110控制，或者存在于相同的可寻址的存储器组(rank)处。虽然图1仅仅示出单个VM器件132和单个NVM器件134，但是这仅仅是为了便于说明，并且本发明的实施例不限于此。例如，混合存储器系统100可包括通过与VM器件132和NVM器件134相同的通道111和/或通过不同的通道连接到混合存储器控制器110的多个易失性存储器和/或非易失性存储器。
在一些示例中，易失性存储器件132(也被称为同步存储器件)可展现固定的等待时间(例如，固定的读取/写入定时)，并且可包括随机存取存储器(RAM)，例如动态RAM(DRAM)、静态RAM等等。在一些示例中，非易失性存储器件134(也被称为异步存储器件)可展现可变的等待时间(例如，可变的读取/写入定时)，并且可包括NAND存储器、NOR存储器、垂直NAND存储器、电阻性存储器、相变存储器、铁电存储器、自旋转移扭矩存储器等等。
根据一些实施例，混合存储器控制器110采用用于控制同步存储器件和异步存储器件的复用控制逻辑的自适应机制。在这样做时，通过在初始引导过程期间通过串行存在检测(SPD)识别组成存储器组130的一个或多个VM器件132和一个或多个NVM器件134，混合存储器控制器110映射耦合到它的存储器。从存储器件中的每一个检索(例如，读取)的SPD数据标识存储器件的类型和容量，并且提供关于使用什么定时(例如，读取或写入一字节的数据的时间tCL/tWL等等)访问特定存储器件的信息。混合存储器控制器110根据对应的SPD读出而不同地操作VM器件132和NVM器件134。
在一些实施例中，混合存储器控制器110使用同步定时协议(例如，同步DRAM定时协议)或异步通信协议来管理每个易失性存储器件132的组和/或通道，并且使用异步通信协议来管理每个非易失性存储器件134的组和/或信道。
根据一些实施例，混合存储器控制器110可使用标准命令集(例如，标准DRAM命令集)来向VM器件132中的每一个传送指令，并且使用修改的(或重新设计的)标准命令集或新命令集来向NVM器件134中的每一个传送指令。
图2A图示根据本发明的一些实施例的与VM/NVM设备132/134通信的混合存储器控制器110的详细框图。
参考2A，混合存储器控制器110包括SPD接口112、地址映射器/译码器114、易失性存储器(VM)事务队列116a、非易失性存储器(NVM)事务队列116b、仲裁器118、命令队列120、调度器122和响应队列124。
在引导过程期间，SPD接口112可从VM/NVM器件(也被简称为存储器件)132/134检索SPD数据，其中该SPD数据可被存储在存储器件132/134的SPD电可擦除可编程只读存储器(EEPROM)136中。
根据一些实施例，地址映射器/译码器114识别存储器件132/134的类型，即，确定存储器件132/134是易失性(例如，同步)存储器件还是非易失性(例如，异步)存储器件。地址映射器/译码器114将包含在SPD数据内的存储器地址译码为例如组、存储体、行和列ID(例如，索引)。这可通过将存储器地址切片(例如，拾取存储器地址的一部分并丢弃其余部分)来完成。在每组单个存储器件的示例中，地址映射器/译码器114可使用组ID来识别器件类型。在相同组的混合器件(例如，VM和NVM器件两者)的示例中，地址映射器/译码器114可使用组ID和存储体ID来识别器件类型。
在一些实施例中，当混合存储器控制器110从中央处理单元(CPU)接收请求(例如，写入或读取请求)时，地址映射器/译码器114译码CPU请求以确定CPU请求映射到是与VM器件132对应还是与NVM器件134对应的地址，并且将译码的CPU请求转发到VM事务队列116a和NVM事务队列116b中的对应的一个。
在一些实施例中，混合存储器控制器110使用用于存储CPU请求(例如，VM事务/请求)的涉及与VM器件132的位置相关联的存储器地址的专用VM事务队列116a，并且使用用于存储CPU请求(例如，NVM事务/请求)的涉及与NVM器件134的位置相关联的存储器地址的专用NVM事务队列116b。如稍后进一步详细描述的，具有分离的VM事务队列和NVM事务队列向仲裁器118提供仲裁选择，并且可增强混合存储器控制器110的性能。根据一些示例，VM事务队列116a本身可包括(例如，被划分成)多个VM事务队列，每个VM事务队列与存储器件132的不同VM列相关联。类似地，NVM事务队列116b本身可包括(例如，被划分成)多个NVM事务队列，每个事件队列与存储器组130的不同NVM列相关联。
仲裁器118根据仲裁策略确定在VM和NVM事务队列116a和116b的相应的事务队列中保持的VM和NVM CPU请求的处理/获取次序(例如，优先级)，并且根据确定的处理次序而在命令队列120中对获取的VM和NVM CPU请求排队。
仲裁策略在系统引导时段期间可通过基本输入/输出系统(BIOS)和/或SPD数据定义和更新。例如，仲裁策略可遵循轮询协议(round-robin protocol，其中，例如，仲裁器118处理VM CPU请求、NVM CPU请求，随后是VM CPU请求，等等)。在一些实施例中，仲裁策略可对来自VM事务队列116a的条目排列优先级，因为VM器件往往具有比NVM器件低的访问等待时间。根据一些其它实施例，加权轮询仲裁策略考虑VM和NVM事务之间的不平衡发出比率。仲裁器118可从SPD接口112获得NVM和VM定时参数，并且确定VM事务队列116a和NVM事务队列116b之间的获取比率。例如，假设NVM器件具有比VM器件大20倍的等待时间，则可在1个NVM器件激活期间处理20个VM CPU请求，因此获取比率可被设置成20：1。
根据一些实施例，可基于从存储器件132/134接收的状态反馈信号119来确定仲裁策略。状态反馈信号119可指示存储器件132/134是否可用、忙碌等，并且在NVM器件134的情况下甚至可指示正由该器件执行的操作(例如，垃圾收集等等)，关于何时操作可结束的估计，写入信用(例如，NVM事务队列116b中未占用条目的数量)，当在NVM器件134内存在高速缓存时的高速缓存命中/未命中率，等等。在一些示例中，当状态反馈信号119指示NVM激活待定(pending)时，仲裁器118可减少来自NVM事务队列116b的获取速度。此外，当NVM器件134忙碌时，仲裁器118可仅仅发出VM请求，直到反馈信号119指示NVM设备再次空闲。在一些示例中，当写入信用大时，仲裁器118可增加发出NVM请求的速度(例如，增加NVM请求与VM请求的发出比率)，而如果写入信用小，则仲裁器118可相应地降低发出NVM请求的速度(例如，降低NVM请求与VM请求的发出比率)。
调度器122例如可基于先进先出(FIFO)获取在命令队列120中排队的事务。然后，调度器122使用对应于获取的事务(例如，对应于由获取的事务所针对的VM或NVM器件132/134)的SPD数据(例如，组和/或通道ID)，以生成对应于获取的事务的适当的命令。根据一些实施例，当获取的事务是VM CPU请求时，可在生成对应的命令时使用VM定时(例如，DDR4定时)，而当获取的事务是NVM CPU请求时，诸如行地址选通到列地址选通(RAS-CAS)等等之类的基于事务的通信协议、以及从SPD接口112接收的特定NVM定时参数可用于生成对应的命令。
根据一些实施例，调度器122使用来自存储器件132/134的状态反馈信号119，以用合适的定时调度NVM命令。在一些实施例中，调度器122可在发出VM命令时不使用反馈信号119，因为VM器件132是同步器件并且展现固定或预设的定时。例如，在激活存储器行之后，混合存储器控制器110可在发出写入/读取数据的写入/读取命令之前等待固定的时间段。然而，因为NVM器件134是异步的并且展现不固定的定时，所以调度器122使用用于定时NVM命令的反馈信号119。例如，在激活NVM器件134之后，混合存储器控制器110可能不知道何时发出随后的命令，直到其接收到反馈信号119。
根据一些实施例，调度器122通过重新使用标准VM命令集(例如，DRAM命令集)来向NVM器件134发出命令。例如，调度器122向VM器件132和NVM器件134发送相同的激活、读取和写入(ACT、RD和WR)命令，并且在存储器件132/134内的寄存器时钟驱动器(RCD)138根据其器件特性解析接收的命令，并且执行相关联的动作(例如，激活、从存储单元140读取或向存储单元140写入)。
在一些实施例中，调度器122通过使用不同于与VM器件132一起使用的命令集来向NVM器件134发出命令。例如，调度器122可向VM器件132发送标准DDR ACT、RD和WR命令，而可向NVM器件134发送新定义的ACT_new、RD_new和WR_new命令。例如，在存储器件132/134处的还未由标准命令集(例如，DDR4命令集)使用的命令管脚(例如，/CS，BG，BA，...，A9-0)的低-高组合可用于定义新命令集以与NVM器件134一起使用。在这样的实施例中，相应地修改NVM器件134以能够解析新命令集。根据一些实施例，可沿着与标准VM命令集(例如，DDR存储器总线)相同的存储器总线发送新命令集。
由混合存储器控制器110响应于CPU读取请求而从存储器件132/134读取的数据在被发送到系统CPU之前存储在响应队列124中。
图2B图示根据本发明的一些实施例的混合存储器控制器110-1的详细框图。除了混合事务队列116-1之外，混合存储器控制器110-1可与以上关于图2所述的混合存储器控制器110相同或基本相同。
参考图2B，混合存储器控制器110-1不是使用用于对VM和NVM CPU请求排队的分离的事务队列，而是使用用于存储两种类型的事务的混合事务队列116-1。
在一些实施例中，当混合存储器控制器110-1接收CPU请求(例如，写入或读取请求)时，地址映射器/译码器114-1译码CPU请求以确定CPU请求映射到是对应于VM器件132还是NVM器件134的地址，将译码的CPU请求标记为或者VM CPU请求或者NVM CPU请求以识别对应的VM器件132或NVM器件134，并且将标记的请求转发到混合事务队列116-1。
根据一些实施例，仲裁器118-1基于FIFO处理/获取在混合事务队列116-1处排队的VM CPU请求和NVM CPU请求，而不考虑CPU请求的类型。在一些其它实施例中，仲裁器118-1梳理排队的事务，并使用标签来识别VM请求和NVM请求。仲裁器118-1根据关于图2所述的仲裁策略来确定VM CPU请求和NVM CPU请求的处理/获取次序(例如，优先级)，并根据确定的处理次序来在命令队列120中对获取的VM CPU请求和NVM CPU请求排队。混合存储器控制器110-1然后可处理在命令队列120中排队的事务，如以上关于图2A所述。
图3图示根据本发明的一些实施例的使用混合存储器控制器110/110-1控制包括易失性存储器件132和非易失性存储器件134的混合存储器组130的过程300。
在动作S302，通过检测存储在VM器件和NVM器件中(例如，存储在对应的SPDEEPROM 136中)的每一个中的相关联的SPD数据，SPD接口112识别混合存储器组130中的VM器件132和NVM器件134。在一些示例中，VM器件132和NVM器件134的识别可包括映射存储器件132和134的地址(例如，确定通道、组和存储体ID)及其各自的定时参数(例如，激活、写入和读取时间)。该过程可在系统引导时发生。
在动作S304，地址映射器/译码器114/114-1接收第一中央处理单元(CPU)请求和第二CPU请求，以向混合存储器组130写入/从混合存储器组130读取。
在动作S306，通过对第一CPU请求和第二CPU请求的译码和地址映射，地址映射器/译码器114/114-1将VM器件识别为第一CPU请求的第一目标，而将NVM器件识别为第二CPU请求的第二目标。在一些示例中，VM器件132和NVM器件134可在相同存储器通道111的不同存储器组处。VM器件132和NVM器件134也可在相同存储器组的不同存储器存储体处。
在动作S308，地址映射器/译码器114/114-1在第一缓冲器(例如，VM事务队列116a)中对第一CPU请求排队，而在第二缓冲器(例如，NVM事务队列116b)中对第二CPU请求排队。在一些示例中，第一队列可专用于VM事务/CPU请求，而第二队列可专用于NVM事务/CPU请求。在一些示例中，专用的第一队列和第二队列可彼此分离(即，没有逻辑地址重叠)。在其它实施例中，第一队列和第二队列可组成相同的队列(例如，混合存储器队列116-1)。
在动作S310，混合存储器控制器110/110-1(例如，仲裁器118/118-1和调度器122)基于仲裁策略而对第一目标和第二目标中的相关联的一个生成与第一CPU请求和第二CPU请求中的一个对应的第一命令，并且然后对所述第一目标和第二目标中的相关联的另一个生成与所述第一CPU请求和第二CPU请求中的另一个对应的第二命令。根据一些示例，仲裁策略可包括基于第一队列和第二队列的不平衡发出速度的轮询仲裁策略或加权轮询仲裁策略。在一些示例中，基于来自存储器件132和134的定时参数和/或状态反馈信号119，仲裁器118可确定仲裁策略。根据一些实施例，第一命令和第二命令可根据相同的标准易失性存储器命令集(例如，DDR4命令集)来生成。在其它实施例中，对应于第二目标的第一命令和第二命令根据与标准易失性存储器命令集不同的命令集来生成。
在动作S312，调度器122向VM器件132和NVM器件134的相应器件发送第一命令和第二命令。
相应地，本发明的实施例提出一种用于同步或异步的存储器件的复用控制逻辑的自适应机制。
SPD接口112、地址映射器/译码器114/114-1、事务和命令队列、仲裁器118/118-1和调度器122，以及一般地，混合存储器控制器100/100-1可使用任何合适的硬件(例如，专用集成电路)、固件、软件或者软件、固件和硬件的合适组合来实现。例如，可在一个集成电路(IC)芯片上或在分离的IC芯片上形成混合存储器控制器100/100-1的各种组件，诸如SPD接口112、地址映射器/译码器114/114-1、仲裁器118/118-1和调度器122。此外，混合存储器控制器100/100-1的各种组件可以是一个或多个计算设备中的在执行计算机程序指令并与用于执行在此所述的各种功能的其它系统组件交互的一个或多个处理器上运行的进程或线程。计算机程序指令可被存储在存储器中，该存储器可在使用标准存储器件(诸如例如随机存取存储器(RAM))的计算设备中来实现。
在所附权利要求中，处理器和处理器存储器表示SPD接口112、地址映射器/译码器114/114-1、仲裁器118/118-1、调度器122以及事务和命令队列的合并。
应当理解：虽然术语“第一”、“第二”、“第三”等在本文中可用于描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应当受这些术语限制。这些术语用于将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开。从而，以下讨论的第一元件、组件、区域、层或部分可能被称为第二元件、组件、区域、层或部分，而不会脱离本发明构思的精神和范围。
在此使用的术语是为了描述特定实施例的目的，并不意欲限制本发明构思。如在此使用的，单数形式“一”和“一个”也旨在包括复数形式，除非上下文另有明确指示。将进一步理解：当在本说明书中使用时，术语“包括”、“正包括”、“包含”和“正包含”指定存在所述特征、整数、步骤、操作、元件和/组件，但不排除存在或增加一个或多个其它特征、整数、步骤、操作、元件、组件和/或它们的组。如在此使用的，术语“和/或”包括相关联的所列项中的一个或多个的任何和所有组合。当在元素的列表之前时，诸如“……中的至少一个”的表达修饰元素的整个列表，而不修饰列表的个别元素。此外，在描述本发明构思的实施例时使用“可”指代“本发明构思的一个或多个实施例”。
将理解：当元件被称为“连接到”或“耦合到”另一个元件时，其可以直接连接到或耦合到其它元件，或者可存在一个或多个中间元件。当元件被称为“直接连接到”或“直接耦合到”另一个元件时，不存在中间元件。
如在此使用的，术语“使用”、“正使用”和“已使用”可被认为分别与术语“利用”、“正利用”和“已利用”同义。
虽然已经特别参照本发明的说明性实施例详细描述了本发明，但是在此所述的实施例并不旨在是穷举的或将本发明的范围限于公开的确切形式。本发明所属技术领域的技术人员将理解：组装和操作的所述结构和方法的变化和改变可被实施而没有有意地脱离本发明的原理、精神和范围，如在下列权利要求及其等同物中所阐述的。

Claims (21)

1.一种用于控制包括易失性存储器件和非易失性存储器件的混合存储器组的混合存储器控制器，所述混合存储器控制器包括：
处理器；和
在所述处理器本地的处理器存储器，其中，所述处理器存储器具有存储在其上的指令，其中所述指令在由所述处理器执行时使所述处理器执行：
接收第一中央处理单元(CPU)请求以向所述混合存储器组写入/从所述混合存储器组读取；
通过对所述第一CPU请求译码和地址映射，将所述易失性存储器件识别为所述第一CPU请求的第一目标；
在第一缓冲器中对所述第一CPU请求排队；
接收第二CPU请求以向所述混合存储器组写入/从所述混合存储器组读取；
通过对所述第二CPU请求译码和地址映射，将所述非易失性存储器件识别为所述第二CPU请求的第二目标；
在第二缓冲器中对所述第二CPU请求排队；
基于仲裁策略，对第一目标和第二目标中的相关联的一个生成与第一CPU请求和第二CPU请求中的一个对应的第一命令，并且响应于生成所述第一命令，对所述第一目标和第二目标中的相关联的另一个生成与所述第一CPU请求和所述第二CPU请求中的另一个对应的第二命令；以及
向所述易失性存储器件和所述非易失性存储器件中的相应的存储器件发送所述第一命令和第二命令。
2.根据权利要求1所述的混合存储器控制器，其中，所述指令进一步使所述处理器执行：
通过检测存储在所述易失性存储器件和所述非易失性存储器件的每一个中的相关联的串行存在检测(SPD)数据，识别所述易失性存储器件和非易失性存储器件。
3.根据权利要求2所述的混合存储器控制器，其中，所述易失性存储器件和非易失性存储器件的识别在引导时发生。
4.根据权利要求2所述的混合存储器控制器，其中，识别所述易失性存储器件和所述非易失性存储器件包括：地址映射所述易失性存储器件和非易失性存储器件。
5.根据权利要求2所述的混合存储器控制器，其中，所述指令进一步使所述处理器执行：
基于所述相关联的SPD数据，识别所述易失性存储器件和所述非易失性存储器件的定时参数；以及
基于所述定时参数，确定所述仲裁策略。
6.根据权利要求2所述的混合存储器控制器，其中，所述指令进一步使所述处理器执行：
从所述非易失性存储器件接收状态反馈信号；以及
基于所述状态反馈信号，确定所述仲裁策略。
7.根据权利要求1所述的混合存储器控制器，其中，所述仲裁策略包括基于所述第一队列和所述第二队列的不平衡发出速度的轮询仲裁策略或加权轮询仲裁策略。
8.根据权利要求1所述的混合存储器控制器，其中，所述非易失性存储器件和所述易失性存储器件处于相同存储器通道的不同存储器组。
9.根据权利要求1所述的混合存储器控制器，其中，所述非易失性存储器件和所述易失性存储器件处于相同存储器组的不同存储器存储体。
10.根据权利要求1所述的混合存储器控制器，其中，所述第一队列和所述第二队列是相同的队列。
11.根据权利要求1所述的混合存储器控制器，其中，所述第一命令和所述第二命令根据相同的标准易失性存储器命令集来生成。
12.根据权利要求1所述的混合存储器控制器，其中，与所述第二目标对应的所述第一命令和第二命令中的一个根据不同于标准易失性存储器命令集的命令集来生成。
13.一种存储节点，包括：
混合存储器组，包括：
非易失性存储器件；以及
易失性存储器件，耦合到所述非易失性存储器件；以及
混合存储器控制器，被配置成通过相同的通道执行到/自易失性存储器件和非易失性存储器件的数据传送，所述混合存储器控制器包括：
处理器；以及
在所述处理器本地的处理器存储器，其中，所述处理器存储器具有存储在其上的指令，其中所述指令在由所述处理器执行时使所述处理器执行：
通过检测存储在所述易失性存储器件和非易失性存储器件的每一个中的相关联的串行存在检测(SPD)数据，识别所述易失性存储器件和非易失性存储器件；
接收第一中央处理单元(CPU)请求以向所述混合存储器组写入/从所述混合存储器组读取；
通过对所述第一CPU请求的译码和地址映射，将所述易失性存储器件识别为所述第一CPU请求的第一目标；
在第一缓冲器中对所述第一CPU请求排队；
接收第二CPU请求以向所述混合存储器组写入/从所述混合存储器组读取；
通过对所述第二CPU请求的译码和地址映射，将所述非易失性存储器件识别为所述第二CPU请求的第二目标；
在第二缓冲器中对所述第二CPU请求排队；
基于与所述易失性存储器件和非易失性存储器件相关联的SPD数据，确定仲裁策略；
基于所述仲裁策略，对所述第一目标和第二目标中的相关联的一个生成与所述第一CPU请求和第二CPU请求中的一个对应的第一命令，并且响应于生成所述第一命令，对所述第一目标和第二目标中的相关联的另一个生成与所述第一CPU请求和所述第二CPU请求中的另一个对应的第二命令；以及
向所述易失性存储器件和非易失性存储器件中的相应的存储器件发送所述第一命令和第二命令。
14.一种控制包括易失性存储器件和非易失性存储器件的混合存储器组的方法，所述方法包括：
由处理器接收第一中央处理单元(CPU)请求以向所述混合存储器组写入/从所述混合存储器组读取；
通过对所述第一CPU请求的译码和地址映射，由所述处理器将所述易失性存储器件识别为所述第一CPU请求的第一目标；
由所述处理器在第一缓冲器中对所述第一CPU请求排队；
由所述处理器接收第二CPU请求以向所述混合存储器组写入/从所述混合存储器组读取；
通过对第二CPU请求的译码和地址映射，由所述处理器将所述非易失性存储器件识别为所述第二CPU请求的第二目标；
由所述处理器在第二缓冲器中对所述第二CPU请求排队；
基于仲裁策略，由所述处理器对所述第一目标和第二目标中的相关联的一个生成与所述第一CPU请求和第二CPU请求中的一个对应的第一命令，并且响应于生成所述第一命令，对所述第一目标和第二目标中的相关联的另一个生成与所述第一CPU请求和第二CPU请求中的另一个对应的第二命令；以及
由所述处理器向所述易失性存储器件和所述非易失性存储器件中的相应的存储器件发送所述第一命令和第二命令。
15.根据权利要求14所述的方法，进一步包括：
通过检测存储在易失性存储器件和非易失性存储器件的每一个中的相关联的串行存在检测(SPD)数据，由所述处理器识别所述易失性存储器件和非易失性存储器件；
基于所述相关联的SPD数据，由所述处理器识别所述易失性存储器件和非易失性存储器件的定时参数；以及
基于所述定时参数，由所述处理器确定所述仲裁策略。
16.根据权利要求14所述的方法，进一步包括：
由所述处理器从所述非易失性存储器件接收状态反馈信号；以及
基于所述状态反馈信号，由所述处理器确定所述仲裁策略。
17.根据权利要求14所述的方法，其中，所述非易失性存储器件和易失性存储器件在相同存储器通道的不同存储器组处。
18.根据权利要求14所述的方法，其中，所述非易失性存储器件和易失性存储器件在相同存储器组的不同存储器存储体中。
19.根据权利要求14所述的方法，其中，所述第一命令和第二命令根据相同的标准易失性存储器命令集来生成。
20.根据权利要求14所述的方法，其中，与所述第二目标对应的第一命令和第二命令中的一个根据不同于标准易失性存储器命令集的命令集来生成。
21.一种用于控制包括易失性存储器件和非易失性存储器件的混合存储器组的混合存储器控制器，所述混合存储器控制器包括：
地址映射器/译码器，被配置成：接收第一中央处理单元(CPU)请求和第二CPU请求以向混合存储器组写入/从混合存储器组读取，通过对所述第一CPU请求的译码和地址映射而将所述易失性存储器件识别为所述第一CPU请求的第一目标，以及通过对所述第二CPU请求的译码和地址映射而将所述非易失性存储器件识别为所述第二CPU请求的第二目标；
第一事务队列，被配置成：对所接收的第一CPU请求排队；
第二事务队列，被配置成：对所接收的第二CPU请求排队；
仲裁器，被配置成：基于与所述易失性存储器件和非易失性存储器件相关联的SPD数据，确定仲裁策略；以及
调度器，被配置成：基于所述仲裁策略，对所述第一目标和第二目标中的相关联的一个生成与所述第一CPU请求和第二CPU请求中的一个对应的第一命令，并且对所述第一目标和第二目标中的相关联的另一个生成与第一CPU请求和第二CPU请求中的另一个对应的第二命令，并且向所述易失性存储器件和非易失性存储器件中的相应的存储器件发送所述第一命令和第二命令。
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