KR20170097251A - 표시 장치 및 이의 제조 방법 - Google Patents

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KR20170097251A
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Abstract

본 발명은 공정을 단순화할 수 있고 제조비용을 줄일 수 있는 표시 장치 및 이의 제조 방법에 관한 것으로, 기판; 기판 상에 위치한 게이트 라인 및 데이터 라인; 게이트 라인 및 데이터 라인에 연결된 스위칭 소자; 및 스위칭 소자에 연결된 제 1 화소 전극을 포함하며; 스위칭 소자의 소스 전극 및 드레인 전극 중 적어도 하나는 제 1 화소 전극과 실질적으로 동일한 물질로 이루어진다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 표시 장치에 관한 것으로, 특히 공정을 단순화할 수 있고 제조비용을 줄일 수 있는 표시 장치 및 이의 제조 방법에 관한 것이다.
액정 표시 장치(liquid crystal display, LCD)는 현재 가장 널리 사용되고 있는 평판 표시 장치(flat panel display, FPD) 중 하나로서 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어진다.
액정 표시 장치는 두 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
본 발명은 표시 장치의 제조에 사용되는 마스크의 수를 줄여 공정을 단순화하고 제조비용을 줄일 수 있는 표시 장치 및 이의 제조 방법을 제공하는데 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 표시 장치는, 기판; 기판 상에 위치한 게이트 라인 및 데이터 라인; 게이트 라인 및 데이터 라인에 연결된 스위칭 소자; 및 스위칭 소자에 연결된 제 1 화소 전극을 포함하며; 스위칭 소자의 소스 전극 및 드레인 전극 중 적어도 하나는 제 1 화소 전극과 실질적으로 동일한 물질로 이루어진다.
스위칭 소자의 반도체층, 소스 전극, 드레인 전극 및 제 1 화소 전극은 동일한 반도체 물질을 포함한다.
소스 전극, 드레인 전극 및 제 1 화소 전극은 각각 반도체층보다 더 많은 양의 불순물을 포함한다.
반도체 물질은 IGZO(Indium-Gallium-Zinc-Oxide) 및 비정질 IGZO(amorphous Indium-Gallium-Zinc-Oxide) 중 하나를 포함한다.
소스 전극 및 드레인 전극 중 적어도 하나는 제 1 화소 전극과 일체로 이루어진다.
스위칭 소자의 반도체층은 소스 전극 및 드레인 전극 중 적어도 하나와 일체로 이루어진다.
소스 전극 및 드레인 전극 중 적어도 하나는 제 1 화소 전극과 실질적으로 동일한 두께를 갖는다.
스위칭 소자의 반도체층은 제 1 화소 전극과 실질적으로 동일한 두께를 갖는 다.
데이터 라인 상에 위치하며, 제 1 화소 전극과 실질적으로 동일한 물질인 차광 전극을 더 포함한다.
본 발명의 표시 장치는 스위칭 소자의 반도체층 상에 위치한 층간 절연막; 및 층간 절연막 상에 위치하며, 상기 게이트 라인에 연결된 게이트 전극을 더 포함한다.
층간 절연막은 게이트 라인 및 게이트 전극과 실질적으로 동일한 형상을 갖는다.
본 발명의 표시 장치는 게이트 전극, 게이트 라인 및 제 1 화소 전극 상에 위치한 보호막; 보호막 상에 위치하며, 보호막의 드레인 콘택홀을 통해 드레인 전극에 연결된 제 2 화소 전극; 및 보호막 상에 위치하며, 다른 도전체와 물리적으로 접촉하지 않는 제 3 화소 전극; 데이터 라인과 상기 보호막 사이에 위치한 데이터 절연막; 보호막의 소스 콘택홀과 보호막 및 데이터 절연막의 데이터 콘택홀을 통해 소스 전극과 데이터 라인을 서로 연결하는 연결 전극을 더 포함한다.
본 발명의 표시 장치는 기판과 스위칭 소자의 반도체층 사이에 위치하며, 게이트 라인에 연결된 게이트 전극; 게이트 전극과 반도체층 사이, 기판과 소스 전극 사이, 기판과 드레인 전극 사이, 기판과 제 1 화소 전극 사이, 기판과 데이터 라인 사이에 위치한 게이트 절연막; 및 반도체층 상에 위치한 마스킹 패턴을 더 포함한다.
본 발명의 표시 장치는 소스 전극, 드레인 전극, 반도체층, 제 1 화소 전극, 데이터 라인 및 마스킹 패턴 상에 위치한 보호막; 보호막 상에 위치하며, 보호막의 드레인 콘택홀을 통해 드레인 전극에 연결된 제 2 화소 전극; 보호막 상에 위치하며, 다른 도전체와 물리적으로 접촉하지 않는 제 3 화소 전극; 및 보호막의 데이터 콘택홀 및 보호막의 소스 콘택홀을 통해 데이터 라인과 소스 전극을 서로 연결하는 연결 전극을 더 포함한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 표시 장치의 제조 방법은, 기판 상에 데이터 라인을 형성하는 단계; 기판 및 데이터 라인 상에 데이터 절연막을 형성하는 단계; 데이터 절연막 상에 제 1 반도체 패턴을 형성하는 단계; 제 1 반도체 패턴 상에 이의 일부를 중첩하는 층간 절연막 및 게이트 전극을 형성하는 단계; 및 게이트 전극 및 층간 절연막을 마스크로 제 1 반도체 패턴에 선택적으로 불순물을 주입하여 소스 전극, 드레인 전극, 반도체층 및 제 1 화소 전극을 형성하는 단계를 포함한다.
본 발명에 따른 표시 장치의 제조 방법은 데이터 절연막 상에 데이터 라인을 중첩하는 제 2 반도체 패턴을 형성하는 단계; 및 게이트 전극 및 게이트 절연막을 마스크로 제 2 반도체 패턴에 불순물을 주입하여 차광 전극을 형성하는 단계를 더 포함한다.
제 1 반도체 패턴과 제 2 반도체 패턴은 동일 물질로 이루어진다.
본 발명에 따른 표시 장치의 제조 방법은 게이트 전극 및 상기 제 1 화소 전극 상에 보호막을 형성하는 단계; 보호막에 소스 콘택홀 및 드레인 콘택홀을 형성하고, 보호막 및 데이터 절연막에 데이터 콘택홀을 형성하는 단계; 및 보호막 상에, 드레인 콘택홀을 통해 드레인 전극에 연결되는 제 2 화소 전극, 다른 도전체와 물리적으로 접촉하지 않는 제 3 화소 전극, 소스 콘택홀과 데이터 콘택홀을 통해 소스 전극과 데이터 라인을 서로 연결하는 연결 전극을 형성하는 단계를 더 포함한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 표시 장치의 제조 방법은, 기판 상에 게이트 전극을 형성하는 단계; 게이트 전극 상에 게이트 절연막을 형성하는 단계; 게이트 절연막 상에 반도체 패턴을 형성하는 단계; 게이트 절연막 상에 데이터 라인을 형성하고, 반도체 패턴 상에 이의 일부를 중첩하는 마스킹 패턴을 형성하는 단계; 및 마스킹 패턴을 마스크로 상기 반도체 패턴을 선택적으로 플라즈마 처리하여 소스 전극, 드레인 전극, 반도체층 및 제 1 화소 전극을 형성하는 단계를 포함한다.
본 발명에 따른 표시 장치의 제조 방법은 소스 전극, 드레인 전극, 반도체층, 제 1 화소 전극, 데이터 라인 및 마스킹 패턴 상에 보호막을 형성하는 단계; 보호막에 소스 콘택홀, 드레인 콘택홀 및 데이터 콘택홀을 형성하는 단계: 및 보호막 상에, 드레인 콘택홀을 통해 드레인 전극에 연결된 제 2 화소 전극, 다른 도전체와 물리적으로 접촉하지 않는 제 3 화소 전극, 데이터 콘택홀 및 소스 콘택홀을 통해 데이터 라인과 소스 전극을 서로 연결하는 연결 전극을 형성하는 단계를 더 포함한다.
본 발명에 따르면, 소스 전극, 반도체층, 드레인 전극 및 화소 전극이 하나의 마스크로 제조될 수 있다. 따라서, 표시 장치의 제조 공정이 단순화되며, 제조비용이 저감될 수 있다.
또한, 제 2 화소 전극 및 제 3 화소 전극과 차광 전극이 서로 다른 층에 위치하므로, 제 2 화소 전극 및 제 3 화소 전극의 면적이 더 증가될 수 있다. 따라서, 화소의 개구율이 증가될 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1의 I-I`의 선을 따라 자른 단면도이다.
도 3은 도 1의 II-II`의 선을 따라 자른 단면도이다.
도 4는 도 1에서 소스 전극, 반도체층, 드레인 전극 및 제 1 화소 전극만을 따로 나타낸 도면이다.
도 5는 도 1에서 제 2 화소 전극 및 제 3 화소 전극만을 따라 나타낸 도면이다.
도 6은 도 5에서 제 2 화소 전극만을 따로 나타낸 도면이다.
도 7은 도 5에서 제 3 화소 전극만을 따로 나타낸 도면이다.
도 8a 내지 도 9h는 도 1 내지 도 3의 표시 장치에 대한 공정 단면도이다.
도 10은 도 1의 I-I'의 선을 따라 자른 다른 단면도이다.
도 11은 본 발명의 다른 실시예에 따른 표시 장치의 평면도이다.
도 12는 도 11의 I-I`의 선을 따라 자른 단면도이다.
도 13은 도 11의 II-II`의 선을 따라 자른 단면도이다.
도 14a 내지 도 15g는 도 11 내지 도 13의 표시 장치에 대한 공정 단면도이다.
도 16은 본 발명의 또 다른 실시예에 따른 표시 장치의 평면도이다.
도 17은 본 발명의 표시 장치에 인가된 데이터 전압에 따른 화소의 투과율을 설명하기 위한 도면이다.
도 18은 본 발명에 따른 표시 장치의 정면 투과율을 나타낸 그래프이다.
도 19는 본 발명에 따른 표시 장치의 측면 투과율을 나타낸 그래프이다.
도 20은 본 발명에 따른 표시 장치의 감마 곡선을 나타낸 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 때, 이는 다른 부분 "바로 아래에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 아래에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 그에 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 제 1, 제 2, 제 3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소들로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제 1 구성 요소가 제 2 또는 제 3 구성 요소 등으로 명명될 수 있으며, 유사하게 제 2 또는 제 3 구성 요소도 교호적으로 명명될 수 있다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 내지 도 20을 참조로 본 발명에 따른 표시 장치 및 이의 제조 방법을 상세히 설명하면 다음과 같다.
도 1은 본 발명의 한 실시예에 따른 표시 장치의 평면도이고, 도 2는 도 1의 I-I`의 선을 따라 자른 단면도이고, 도 3은 도 1의 II-II`의 선을 따라 자른 단면도이다.
표시 장치는, 도 1 내지 도 3에 도시된 바와 같이, 제 1 기판(301), 제 2 기판(302), 박막 트랜지스터(TFT), 제 1 화소 전극(PE1), 제 2 화소 전극(PE2), 제 3 화소 전극(PE3), 차광 전극(346), 데이터 절연막(321), 층간 절연막(391), 보호막(323), 차광층(376), 컬러 필터(354), 오버 코트층(722), 공통 전극(330) 및 액정층(333)을 포함한다. 여기서, 오버 코트층(722)은 생략될 수도 있다.
박막 트랜지스터(TFT)는, 도 1 및 도 2에 도시된 바와 같이, 게이트 전극(GE), 반도체층(313), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다.
한편, 도시되지 않았지만, 표시 장치는 제 1 편광판 및 제 2 편광판을 더 포함할 수 있다. 제 1 기판(301)과 제 2 기판(302)의 마주보는 면들을 각각 해당 기판의 상부면으로 정의하고, 상부면들의 반대편에 위치한 면들을 각각 해당 기판의 하부면으로 정의할 때, 전술된 제 1 편광판은 제 1 기판(301)의 하부면 상에 위치하며, 제 2 편광판은 제 2 기판(302)의 하부면 상에 위치한다.
제 1 편광판의 투과축과 제 2 편광판의 투과축은 직교하는 바, 이들 중 하나의 투과축은 게이트 라인(GL)에 평행하게 배열된다. 한편, 액정 표시 장치는 제 1 편광판 및 제 2 편광판 중 어느 하나만을 포함할 수도 있다.
제 1 기판(301) 및 제 2 기판(302)은 유리 또는 플라스틱 등으로 이루어진 절연 기판이다.
데이터 라인(DL)은 제 1 기판(301) 상에 위치한다. 데이터 라인(DL)의 끝 부분은 다른 층 또는 외부 구동회로와 접속될 수 있다. 데이터 라인(DL)의 끝 부분은 이 데이터 라인(DL)의 다른 부분보다 더 큰 면적을 가질 수 있다. 도시되지 않았지만, 표시 장치의 최대 투과율 확보를 위해, 데이터 라인(DL)의 중간 부분은 V자 형태로 구부러진 형태를 가질 수 있다.
데이터 라인(DL)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어질 수 있다. 또한, 데이터 라인(DL)은 내화성 금속막과 저저항 도전막을 포함하는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 크롬 또는 몰리브덴(또는 몰리브덴 합금) 하부막과 알루미늄 (또는 알루미늄 합금) 상부막의 이중막, 몰리브덴 (또는 몰리브덴 합금) 하부막과 알루미늄 (또는 알루미늄 합금) 중간막과 몰리브덴 (또는 몰리브덴 합금) 상부막의 삼중막을 들 수 있다. 한편, 데이터 라인(DL)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
데이터 절연막(321)은, 도 2 및 도 3에 도시된 바와 같이, 데이터 라인(DL) 및 제 1 기판(301) 상에 위치한다. 데이터 절연막(321)은 데이터 라인(DL)을 포함한 제 1 기판(301)의 전면(全面)에 위치할 수 있다. 데이터 절연막(321)은 데이터 콘택홀(901)을 갖는 바, 이 데이터 콘택홀(901)은 데이터 라인(DL) 상에 위치한다.
데이터 절연막(321)은 질화 규소(SiNx) 또는 산화 규소(SiOx) 등으로 만들어질 수 있다. 데이터 절연막(321)은 물리적 성질이 다른 적어도 두 개의 절연층들을 포함하는 다중막 구조를 가질 수 있다.
차광 전극(346), 소스 전극(SE), 반도체층(313), 드레인 전극(DE) 및 제 1 화소 전극(PE1)은 데이터 절연막(321) 상에 위치한다.
도 1 및 도 2에 도시된 바와 같이, 평면적인 관점에서 반도체층(313)은 소스 전극(SE)과 드레인 전극(DE) 사이에 위치한다.
차광 전극(346), 소스 전극(SE), 반도체층(313) 및 드레인 전극(DE) 중 적어도 하나는 제 1 화소 전극(PE1)과 동일한 층상에 위치한다. 예를 들어, 도 2에 도시된 바와 같이, 차광 전극(346), 소스 전극(SE), 반도체층(313), 드레인 전극(DE) 및 제 1 화소 전극(PE1)은 데이터 절연막(321) 상에 위치한다.
소스 전극(SE), 반도체층(313), 드레인 전극(DE) 및 제 1 화소 전극(PE1)은 일체로 이루어진다. 다시 말하여, 소스 전극(SE), 반도체층(313), 드레인 전극(DE) 및 제 1 화소 전극(PE1)은 서로 간의 계면 없이 일체로 구성된다. 다시 말하여, 소스 전극(SE)과 반도체층(313) 사이의 물리적인 계면, 반도체층(313)과 드레인 전극(DE) 간의 물리적인 계면, 그리고 드레인 전극(DE)과 제 1 화소 전극(PE1) 간의 물리적인 계면은 존재하지 않는다.
차광 전극(346), 소스 전극(SE), 반도체층(313), 드레인 전극(DE) 및 제 1 화소 전극(PE1)은 실질적으로 동일한 두께(T)를 갖는다. 이는 차광 전극(346), 소스 전극(SE), 반도체층(313), 드레인 전극(DE) 및 제 1 화소 전극(PE1)이 동일한 반도체 물질(예를 들어, IGZO 또는 비정질 IGZO)로부터 제조되기 때문이다.
차광 전극(346), 소스 전극(SE) 및 드레인 전극(DE) 중 적어도 하나는 제 1 화소 전극(PE1)과 동일한 동일 물질로 이루어진다. 예를 들어, 차광 전극(346), 소스 전극(SE), 드레인 전극(DE) 및 제 1 화소 전극(PE1)은 동일한 도전성 물질로 이루어질 수 있다.
더욱 구체적인 예로서, 차광 전극(346), 소스 전극(SE), 드레인 전극(DE) 및 제 1 화소 전극(PE1)은 동일한 반도체 물질 및 동일한 불순물을 포함할 수 있다. 차광 전극(346)에 포함된 불순물의 양, 소스 전극(SE)에 포함된 불순물의 양, 드레인 전극(DE)에 포함된 불순물의 양 및 제 1 화소 전극(PE1)에 포함된 불순물의 양은 실질적으로 동일하다. 여기서, 불순물의 양은 단위 면적당 불순물의 양을 의미한다.
전술된 반도체 물질은 인듐-갈륨-아연-산화물(IGZO; Indium-Gallium-Zinc-Oxide) 또는 비정질 인듐-갈륨-아연-산화물(a-IGZO; amorphous Indium-Gallium-Zinc-Oxide)일 수 있다. 그리고, 불순물은 수소(H2)일 수 있다. 인듐-갈륨-아연-산화물은 높은 투명성을 가지며, 수소와 같은 불순물의 주입에 의해 높은 전기 전도도 특성을 나타낸다. 즉, 인듐-갈륨-아연-산화물에 수소가 주입되면 이의 전기 전도도를 증가시키는 전자의 밀도가 증가한다. 게다가, 수소와 같은 불순물의 주입되더라도 인듐-갈륨-아연-산화물의 본래의 투명성은 저하되지 않는다.
차광 전극(346), 소스 전극(SE), 드레인 전극(DE) 및 제 1 화소 전극(PE1)은 각각 반도체층(313)보다 더 많은 양의 불순물을 포함한다. 다시 말하여, 차광 전극(346)에 포함된 불순물의 양, 소스 전극(SE)에 포함된 불순물의 양, 드레인 전극(DE)에 포함된 불순물의 양 및 제 1 화소 전극(PE1)에 포함된 불순물의 양은 각각 반도체층(313)에 포함된 불순물의 양보다 더 많다. 여기서, 불순물의 양은 전술된 바와 같이 단위 면적당 불순물의 양을 의미한다.
한편, 반도체층(313)은 불순물을 포함하지 않을 수 있다. 다시 말하여, 반도체층(313)의 불순물의 양은 실질적으로 0일 수 있다. 이와 같은 불순물의 양의 차로 인해 반도체층(313)은 차광 전극(346), 소스 전극(SE), 드레인 전극(DE) 및 제 1 화소 전극(PE1)과 다른 전기적 특성을 갖는다. 예를 들어, 차광 전극(346), 소스 전극(SE), 드레인 전극(DE) 및 제 1 화소 전극(PE1)은 각각 반도체층(313)보다 더 높은 도전성을 갖는다. 차광 전극(346), 소스 전극(SE), 드레인 전극(DE) 및 제 1 화소 전극(PE1)은 실질적으로 도전체의 특성을 가지며, 반도체층(313)은 반도체 특성을 갖는다.
차광 전극(346)은, 도 1 및 도 3에 도시된 바와 같이, 데이터 라인(DL)을 중첩한다. 차광 전극(346)은 공통 전압을 공급받는다. 차광 전극(346)은 데이터 라인(DL)과 화소 전극(제 1 내지 제 3 화소 전극(PE1, PE2, PE3)) 간에 전계가 형성되는 것을 방지한다. 또한, 차광 전극(346)과 공통 전극(330) 간에 등전위가 형성되므로, 차광 전극(346)과 공통 전극(330) 사이에 위치한 액정층(333)을 통과한 광은 제 2 편광판에 의해 차단된다. 따라서, 데이터 라인(DL)에 대응되는 부분에서의 빛샘이 방지된다. 게다가, 차광 전극(346)이 데이터 라인(DL) 상의 차광층(376) 부분을 대신할 수 있으므로, 표시 장치에 차광 전극(346)이 사용될 경우 데이터 라인(DL) 상의 차광층(376) 부분은 제거될 수 있다. 그러므로, 차광 전극(346)이 사용될 경우 화소의 개구율이 증가할 수 있다.
도 1에 도시된 바와 같이, 게이트 라인(GL)을 사이에 두고 서로 마주보는 차광 전극(346)들은 연결 전극(855)에 의해 서로 연결된다. 연결 전극(855)은 후술될 제 2 화소 전극(PE2)과 동일한 물질로 이루어진다.
층간 절연막(391)은 반도체층(313) 상에 위치한다. 한편, 도시되지 않았지만, 층간 절연막(391)은 데이터 절연막(321) 상에도 위치한다.
층간 절연막(391)은 질화 규소(SiNx) 또는 산화 규소(SiOx) 등으로 만들어질 수 있다. 층간 절연막(391)은 물리적 성질이 다른 적어도 두 개의 절연층들을 포함하는 다중막 구조를 가질 수 있다.
게이트 라인(GL) 및 게이트 전극(GE)은 층간 절연막(391) 상에 위치한다. 이때, 게이트 전극(GE)은 반도체층(313)과 중첩한다. 하나로 이루어진 소스 전극(SE), 반도체층(313), 드레인 전극(DE) 및 제 1 화소 전극(PE1)을 다기능막으로 정의할 때, 게이트 전극(GE)에 의해 중첩된 다기능막 부분이 전술된 반도체층(313)으로 정의된다.
층간 절연막(391)은 게이트 라인(GL) 및 게이트 전극(GE)과 동일한 형상을 가질 수 있다. 예를 들어, 게이트 라인(GL) 및 게이트 전극(GE)을 포함하는 구성 요소를 게이트 전송부로 정의할 때, 층간 절연막(391)은 게이트 전송부와 동일한 형상을 가질 수 있다.
게이트 라인(GL) 및 게이트 전극(GE)은 일체로 구성된다. 예를 들어, 게이트 전극(GE)은, 도 1에 도시된 바와 같이, 게이트 라인(GL)으로부터 제 3 화소 전극(PE3)을 향해 돌출된 형상을 가질 수 있다.
게이트 라인(GL)의 끝 부분은 다른 층 또는 외부 구동회로와 접속될 수 있는 바, 이 때문에 이 게이트 라인(GL)의 끝 부분은 이 게이트 라인(GL)의 다른 부분보다 더 큰 면적을 가질 수 있다.
게이트 라인(GL) 및 게이트 전극(GE) 중 적어도 하나는 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 또는 은(Ag)이나 은 합금과 같은 은 계열의 금속, 또는 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 또는 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속으로 만들어질 수 있다. 이와 달리, 게이트 라인(GL) 및 게이트 전극(GE) 중 적어도 하나는, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 중 어느 하나로 만들어질 수 있다. 한편, 게이트 전극(GE) 및 게이트 라인(GL) 중 적어도 하나는 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다중막 구조를 가질 수도 있다.
보호막(323)은, 도 2 및 도 3에 도시된 바와 같이, 데이터 절연막(321), 차광 전극(346), 소스 전극(SE), 드레인 전극(DE), 제 1 화소 전극(PE1) 및 게이트 전극(GE) 상에 위치한다. 도시되지 않았지만, 보호막(323)은 게이트 라인(GL) 상에도 위치한다. 보호막(323)은 데이터 절연막(321), 차광 전극(346), 소스 전극(SE), 드레인 전극(DE), 제 1 화소 전극(PE1), 게이트 전극(GE) 및 게이트 라인(GL)을 포함한 제 1 기판의 전면(全面)에 위치한다.
보호막(323)은 데이터 콘택홀(901), 소스 콘택홀(902) 및 드레인 콘택홀(903)을 갖는다. 보호막(323)의 데이터 콘택홀(901)은 전술된 데이터 절연막(321)의 데이터 콘택홀(901) 상에 위치하며, 소스 콘택홀(902)은 소스 전극(SE) 상에 위치하며, 그리고 드레인 콘택홀(903)을 드레인 전극(DE) 상에 위치한다.
보호막(323)은 질화 규소(SiNx) 또는 산화 규소(SiOx)와 같은 무기 절연물로 만들어질 수 있다. 한편, 보호막(323)은 무기 절연물로 만들어질 수도 있는 바, 이와 같은 경우 그 무기 절연물로서 감광성(photosensitivity)을 가지며 유전 상수(dielectric constant)가 약 4.0인 것이 사용될 수 있다. 또한, 보호막(323)은 하부 무기막 및 상부 유기막의 이중막 구조를 가질 수도 있다. 보호막(323)의 두께는 약 5000Å 이상일 수 있고, 약 6000 Å 내지 약 8000 Å 일 수 있다.
연결 전극(814), 제 2 화소 전극(PE2) 및 제 3 화소 전극(PE3)은 보호막(323) 상에 위치한다.
연결 전극(814)은 보호막(323)의 데이터 콘택홀(901), 데이터 절연막(321)의 데이터 콘택홀(901) 및 보호막(323)의 소스 콘택홀(902)을 통해 데이터 라인(DL)과 소스 전극(SE)을 연결한다.
제 2 화소 전극(PE2)은 보호막(323)의 드레인 콘택홀(903)을 통해 드레인 전극(DE)에 연결된다. 제 2 화소 전극(PE2)은 제 1 화소 전극(PE1)과 중첩한다.
제 3 화소 전극(PE3)은 다른 도전체와 물리적으로 접촉하지 않는다. 예를 들어, 제 3 화소 전극(PE3)은 보호막(323) 상에 플로팅 상태로 위치한다. 제 3 화소 전극(PE3)은 제 2 화소 전극(PE2)과 동일한 층에 위치한다. 제 3 화소 전극(PE3)은 제 1 화소 전극(PE1)과 중첩한다.
한편, 제 2 화소 전극(PE2) 및 제 3 화소 전극(PE3)은 차광 전극(346)과 다른 층에 위치한다. 따라서, 제 2 화소 전극(PE2) 및 제 3 화소 전극(PE3)은 데이터 라인(DL) 상으로 더 연장될 수 있다. 이와 같은 경우 제 2 화소 전극(PE2) 및 제 3 화소 전극(PE3)의 면적이 더 증가되어, 결국 화소의 개구율이 증가될 수 있다.
여기서, 전술된 제 1 화소 전극(PE1), 제 2 화소 전극(PE2) 및 제 3 화소 전극(PE3)에 대하여 구체적으로 설명하면 다음과 같다.
도 4는 도 1에서 소스 전극(SE), 반도체층(313), 드레인 전극(DE) 및 제 1 화소 전극(PE1)만을 따로 나타낸 도면이다.
제 1 화소 전극(PE1)은 화소 영역(P)에 위치한다. 예를 들어, 제 1 화소 전극은 화소 영역(P)의 중심부에 위치할 수 있다.
제 1 화소 전극(PE1)은, 예를 들어 도 4에 도시된 바와 같이, 6각형의 형상을 가질 수 있다.
도 5는 도 1에서 제 2 화소 전극(PE2) 및 제 3 화소 전극(PE3)만을 따라 나타낸 도면이고, 도 6은 도 5에서 제 2 화소 전극(PE2)만을 따로 나타낸 도면이고, 그리고 도 7은 도 5에서 제 3 화소 전극(PE3)만을 따로 나타낸 도면이다.
제 2 화소 전극(PE)은 화소 영역(P)에 위치한다. 예를 들어, 제 2 화소 전극은 화소 영역(P)의 중심부에 위치할 수 있다. 제 2 화소 전극(PE2)의 일부는 제 1 화소 전극(PE1)의 일부와 중첩한다.
제 2 화소 전극(PE2)은, 예를 들어 도 5 및 도 6에 도시된 바와 같이, 십자 형상을 가질 수 있다.
제 2 화소 전극(PE2)은 수평부(611) 및 수직부(612)를 포함할 수 있다. 수평부(611)는 화소 영역(P)의 중심부에 위치하며, 수직부(612)는 수평부(611)의 중심부로부터 화소 영역(P)의 하측 방향으로 연장된다.
제 3 화소 전극(PE3)은 화소 영역(P)에 위치한다. 예를 들어, 제 3 화소 전극(PE3)은 화소 영역(P)의 가장자리에 위치할 수 있다. 제 3 화소 전극(PE3)의 일부는 제 1 화소 전극(PE1)의 일부와 중첩한다.
제 3 화소 전극(PE3)은, 도 5 및 도 7에 도시된 바와 같이, 서로 분리된 복수의 플로팅 전극들(701, 702, 703)을 포함한다. 예를 들어, 제 3 화소 전극(PE3)은 제 1 내지 제 3 플로팅 전극들(701, 702, 703)을 포함할 수 있다.
제 1 플로팅 전극(701)은 화소 영역(P)의 상측에 위치한다.
제 1 플로팅 전극(701)은 줄기 전극(711) 및 가지 전극들(701a, 701b)을 포함한다.
제 1 플로팅 전극(701)의 줄기 전극(711)은 역 U자 형상을 가질 수 있다.
제 1 플로팅 전극(701)의 가지 전극들(701a, 701b)은 줄기 전극(701)에서 서로 다른 방향으로 연장된 적어도 하나의 제 1 가지 전극(701a) 및 적어도 하나의 제 2 가지 전극(701b)을 포함한다.
제 1 플로팅 전극(701)에 포함된 제 1 가지 전극(701a)들 중 적어도 하나와 제 2 가지 전극(701b)들 중 적어도 하나는 서로 연결될 수 있다.
제 1 플로팅 전극(701)의 제 1 가지 전극(701a) 및 제 2 가지 전극(701b)은 제 1 화소 전극(PE1)과 중첩된다.
제 2 플로팅 전극(702)은 화소 영역(P)의 하측 중 좌측에 위치한다.
제 2 플로팅 전극(702)은 줄기 전극(712) 및 적어도 하나의 가지 전극(701c)을 포함한다.
제 2 플로팅 전극(702)의 줄기 전극(712)은 L자 형상을 가질 수 있다.
제 2 플로팅 전극(702)의 가지 전극(701c)은 제 1 화소 전극(PE1)과 중첩된다.
제 3 플로팅 전극(703)은 화소 영역(P)의 하측 중 우측에 위치한다.
제 3 플로팅 전극(703)은 줄기 전극(713) 및 적어도 하나의 가지 전극(701d)을 포함한다.
줄기 전극(713)은, 제 2 화소 전극(PE2)의 수직부(612)에 대하여 제 2 플로팅 전극(702)의 줄기 전극(712)과 대칭된 형상을 가질 수 있다.
제 3 플로팅 전극(703)의 가지 전극(701d)은 제 1 화소 전극(PE1)과 중첩된다.
차광층(376)은 제 2 기판(302) 상에 위치한다. 차광층(376)은 화소 영역(P) 및 데이터 라인(DL)에 대응되는 부분에 개구부를 갖는다.
컬러 필터(354)는 제 2 기판(302) 상에 위치한다. 이때, 컬러 필터(354)는 차광층(376)의 개구부 중 화소 영역(P)에 대응되는 부분에 위치한다. 또한, 컬러 필터(354)의 가장자리는 차광층(376) 상에 위치한다.
오버 코트층(722)은 차광층(376) 및 컬러 필터(354) 상에 위치한다. 오버 코트층(722)은 차광층(376)을 포함한 제 2 기판(302)의 전면(全面)에 위치할 수 있다. 오버 코트층(722)은, 그 오버 코트층(722)과 제 2 기판(302) 사이에 위치한 구성 요소들, 예를 들어 전술된 차광층(376) 및 컬러 필터(354)와 같은 제 2 기판(302)의 구성 요소들 간의 높낮이차를 최소화하는 역할을 한다. 오버 코트층(722)은 표시 장치에 포함되지 않을 수 있다.
공통 전극(330)은 오버 코트층(722) 상에 위치한다. 공통 전극(330)은 오버 코트층(722)을 포함한 제 2 기판(302)의 전면(全面)에 위치할 수 있다. 공통 전극(330)은 공통 전압을 인가받는다.
제 1 기판(301)과 제 2 기판(302) 사이에 위치한 액정층(333)은 액정 분자들을 포함하는 바, 이 액정 분자들은 음의 유전율을 가지며 수직 배향된 액정 분자일 수 있다.
도 8a 내지 도 9h는 도 1 내지 도 3의 표시 장치에 대한 공정 단면도이다. 여기서, 도 8a 내지 도 8i는 도 1 및 도 2에 대한 공정 단면도이고, 도 9a 내지 도 9h는 도 1 및 도 3에 대한 공정 단면도이다.
먼저, 도시되지 않았지만, 제 1 기판(301)의 전면(全面)에 제 1 도전층이 증착된다. 제 1 도전층은 스퍼터링(sputtering)과 같은 물리 기상 증착(physical vapor deposition: PVD) 방식으로 증착될 수 있다. 제 1 도전층은 전술된 데이터 라인의 제조에 사용되는 물질로 이루어질 수 있다.
이후 포토리쏘그라피(photolithography) 공정 및 식각 공정에 의해 전술된 제 1 도전층이 패터닝됨으로써, 도 8a 및 도 9a에 도시된 바와 같이, 데이터 라인(DL)이 제 1 기판(301) 상에 형성된다. 제 1 도전층은 식각액(etchant)을 이용한 습식 식각(wet-etch) 방식으로 제거될 수 있다.
이이서, 도 8b 및 도 9b에 도시된 바와 같이, 데이터 라인(DL)을 포함한 제 1 기판(301)의 전면에 데이터 절연막(321)이 증착된다. 데이터 절연막(321)은 화학 기상 증착(chemical vapor deposition: CVD) 방식으로 증착될 수 있다. 데이터 절연막(321)은 전술된 데이터 절연막(321)의 제조에 사용되는 물질로 이루어질 수 있다.
다음으로, 도시되지 않았지만, 데이터 절연막(321)을 포함한 제 1 기판(301)의 전면에 반도체 물질이 증착된다. 반도체 물질은 화학 기상 증착(chemical vapor depostion: CVD) 방식으로 증착될 수 있다. 반도체 물질은 인듐-갈륨-아연-산화물 또는 비정질 인듐-갈륨-아연-산화물일 수 있다.
이후, 포토리쏘그라피 공정 및 식각 공정에 의해 반도체 물질이 패터닝됨으로써, 도 8c 및 도 9c에 도시된 바와 같이, 서로 분리된 제 1 반도체 패턴(313a) 및 제 2 반도체 패턴(346a)이 형성된다. 제 1 반도체 패턴(313a)은 데이터 절연막(321) 상에 위치하며, 제 2 반도체 패턴(346a)은 데이터 라인(DL)을 중첩하게 데이터 절연막(321) 상에 위치한다. 반도체 물질은 식각 가스를 이용한 건식 식각(dry-etch) 방식으로 제거될 수 있다.
다음으로, 도 8d 및 도 9d에 도시된 바와 같이, 제 1 및 제 2 반도체 패턴들(313a, 346a)을 포함한 제 1 기판(301)의 전면(全面)에 절연층(391a)이 증착된다. 이어서, 그 절연층(391a)을 포함한 제 1 기판(301)의 전면(全面)에 제 2 도전층(388a)이 증착된다.
이후, 포토리쏘그라피 공정 및 식각 공정에 의해 제 2 도전층(388a) 및 절연층(391a)이 차례로 패터닝됨으로써, 도 8e 및 도 9e에 도시된 바와 같이, 층간 절연막(391) 및 게이트 전극(GE)이 형성된다. 제 2 도전층(388a)과 절연층(391a)은 동일한 마스크에 의해 패터닝된다.
층간 절연막(391)은 제 1 반도체 패턴(313a) 상에 위치하며, 게이트 전극(GE)은 그 층간 절연막(391)과 동일한 형상으로 그 층간 절연막(391) 상에 위치한다. 제 2 도전층(388a)은 전술된 습식 식각 방식으로 제거되고, 절연층(391a)은 전술된 건식 식각 방식으로 제거될 수 있다.
한편, 도시되지 않았지만, 전술된 제 2 도전층(388a) 및 절연층(391a)의 패터닝 공정에 의해, 데이터 절연막(321) 상에 다른 층간 절연막(이하, 제 2 층간 절연막)이 더 형성되며, 그 제 2 층간 절연막 상에 그 제 2 층간 절연막과 동일한 형상으로 게이트 라인(GL)이 형성된다.
이어서, 도 8f 및 도 9f에 도시된 바와 같이, 게이트 전극(GE) 및 층간 절연막(391)이 마스크로 사용된 상태에서, 제 1 반도체 패턴(313a) 및 제 2 반도체 패턴(346a)에 불순물(또는 불순물 이온)이 주입(또는 도핑)된다. 불순물은 플라즈마 방식으로 제 1 반도체 패턴(313a) 및 제 2 반도체 패턴(346a)에 주입될 수 있다. 불순물로서 수소(H2)가 사용될 수 있다. 이때, 게이트 전극(GE) 및 층간 절연막(391)으로 인해 제 1 반도체 패턴(313a)에 선택적으로(또는 부분적으로) 불순물이 주입된다. 반면, 불순물은 제 2 반도체 패턴(346a)의 전면에 주입된다.
이러한 불순물 주입 공정에 의해 소스 전극(SE), 반도체층(313), 드레인 전극(DE), 제 1 화소 전극(PE1) 및 차광 전극(346)이 형성된다. 즉, 제 1 반도체 패턴(313a) 중 게이트 전극(GE) 및 층간 절연막(391)에 의해 중첩되어 불순물이 주입되지 않은 부분은 반도체층(313)으로 기능하며, 불순물이 주입된 나머지 부분은 금속화되어 소스 전극(SE), 드레인 전극(DE) 및 제 1 화소 전극(PE1)으로 기능한다. 한편, 위 불순물 주입 공정에 의해 제 2 반도체 패턴(346a)은 금속화되어 차광 전극(346)으로 기능한다. 이와 같이, 하나의 마스크 공정 및 불순물 주입 공정만으로 차광 전극(346), 소스 전극(SE), 반도체층(313), 드레인 전극(DE) 및 제 1 화소 전극(PE1)이 동시에 형성될 수 있다.
다음으로, 도 8g 및 도 9g에 도시된 바와 같이, 소스 전극(SE), 반도체층(313), 드레인 전극(DE), 제 1 화소 전극(PE1) 및 차광 전극(346)을 포함한 제 1 기판(301)의 전면에 보호막(323)이 증착된다. 보호막(323)은 전술된 보호막(323)의 제조에 사용되는 물질로 이루어질 수 있다.
이어서, 포토리쏘그라피 공정 및 식각 공정에 의해 보호막(323) 및 데이터 절연막(321)이 선택적으로 제거됨으로써, 도 8h에 도시된 바와 같이, 데이터 콘택홀(901), 소스 콘택홀(902) 및 드레인 콘택홀(903)이 형성된다. 데이터 콘택홀(901)은 보호막(323) 및 데이터 절연막(321)에 각각 형성되며, 소스 콘택홀(902) 및 드레인 콘택홀(903)은 보호막(323)에 형성된다. 데이터 콘택홀(901)에 의해 데이터 라인(DL)이 노출되며, 소스 콘택홀(902)에 의해 소스 전극(SE)이 노출되며, 드레인 콘택홀(903)에 의해 드레인 전극(DE)이 노출된다.
이후, 도시되지 않았지만, 데이터 콘택홀(901), 소스 콘택홀(902), 드레인 콘택홀(903) 및 보호막(323)을 포함한 제 1 기판(301)의 전면에 투명 금속층이 증착된다. 투명 금속층은 전술된 제 2 화소 전극(PE2)의 제조에 사용되는 물질로 이루어질 수 있다.
다음으로, 포토리쏘그라피 공정 및 식각 공정에 의해 투명 금속층이 패터닝됨으로써, 도 8i 및 도 9h에 도시된 바와 같이, 제 2 화소 전극(PE2), 제 3 화소 전극(PE3) 및 연결 전극(814)이 형성된다. 연결 전극(814)은 데이터 콘택홀(901) 및 소스 콘택홀(902)을 통해 데이터 라인(DL)과 소스 전극(SE)을 전기적으로 연결한다. 제 2 화소 전극(PE2)은 드레인 콘택홀(903)을 통해 드레인 전극(DE)에 전기적으로 연결된다.
도 10은 도 1의 I-I'의 선을 따라 자른 다른 단면도이다.
도 1의 표시 장치는, 도 10에 도시된 바와 같이, 광차단막(150)을 더 포함할 수 있다. 광차단막(150)은 제 1 기판(301)과 반도체층(313) 사이에 위치한다.
표시 장치가 백라이트를 포함하는 액정 표시 장치일 경우, 백라이트로부터의 광은 제 1 기판(301)을 통해 반도체층(313)으로 인가될 수 있다. 그러면, 반도체층(313)이 활성화되어 광 누설 전류(photo leakage)가 발생할 수 있다.
광차단막(150)은 백라이트로부터의 광이 반도체층(313)으로 인가되는 것을 방지함으로써 전술된 광 누설 전류의 발생을 억제한다. 광차단막(150)은 데이터 라인(DL)과 동일한 물질로 제조될 수 있다.
도 11은 본 발명의 다른 실시예에 따른 표시 장치의 평면도이고, 도 12는 도 11의 I-I`의 선을 따라 자른 단면도이고, 도 13은 도 11의 II-II`의 선을 따라 자른 단면도이다.
표시 장치는, 도 11 내지 도 13에 도시된 바와 같이, 제 1 기판(301), 제 2 기판(302), 박막 트랜지스터(TFT), 유지 전극(326), 제 1 화소 전극(PE1), 제 2 화소 전극(PE2), 제 3 화소 전극(PE3), 차광 전극(346), 게이트 절연막(311), 보호막(323), 차광층(376), 컬러 필터(354), 오버 코트층(722), 공통 전극(330) 및 액정층(333)을 포함한다. 여기서, 오버 코트층(722)은 표시 장치에 포함되지 않을 수 있다.
박막 트랜지스터(TFT)는, 도 11 및 도 12에 도시된 바와 같이, 게이트 전극(GE), 반도체층(313), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다.
한편, 도시되지 않았지만, 표시 장치는 전술된 제 1 편광판 및 제 2 편광판 중 적어도 하나를 더 포함할 수 있다.
게이트 전극(GE), 게이트 라인(GL), 유지 전극(326)은 제 1 기판(301) 상에 위치한다.
게이트 전극(GE) 및 게이트 라인(GL)은 일체로 구성된다. 게이트 전극(GE)은, 도 11에 도시된 바와 같이, 게이트 라인(GL)으로부터 유지 전극(326)을 향해 돌출된 형상을 가질 수 있다.
게이트 라인(GL)의 끝 부분은 다른 층 또는 외부 구동회로와 접속될 수 있다. 게이트 라인(GL)의 끝 부분은 이 데이터 라인(DL)의 다른 부분보다 더 큰 면적을 가질 수 있다. 도 11의 게이트 라인(GL) 및 게이트 전극(GE)은 도 1에서의 게이트 라인(GL) 및 게이트 전극(GE)과 동일한 물질로 제조될 수 있다.
유지 전극(326)은 제 1 화소 전극(PE1), 제 2 화소 전극(PE2) 및 제 3 화소 전극(PE3) 중 적어도 하나와 중첩한다. 서로 중첩된 유지 전극(326)과 화소 전극(PE1 내지 PE3 중 적어도 하나) 사이에 보조 용량 커패시터가 형성된다. 유지 전극(326)은 게이트 라인(GL)과 동일한 물질로 제조될 수 있다.
게이트 절연막(311)은, 도 12에 도시된 바와 같이, 게이트 전극(GE), 게이트 라인(GL) 및 유지 전극(326) 상에 위치한다. 게이트 절연막(311)은 게이트 전극(GE), 게이트 라인(GL) 및 유지 전극(326)을 포함한 제 1 기판(301)의 전면(全面)에 위치할 수 있다.
게이트 절연막(311)은 질화 규소(SiNx) 또는 산화 규소(SiOx) 등으로 만들어질 수 있다. 게이트 절연막(311)은 물리적 성질이 다른 적어도 두 개의 절연층들을 포함하는 다중막 구조를 가질 수 있다.
소스 전극(SE), 반도체층(313), 드레인 전극(DE), 제 1 화소 전극(PE1) 및 데이터 라인(DL)은 게이트 절연막(311) 상에 위치한다. 이때, 반도체층(313)은 게이트 전극(GE)과 중첩한다.
도 11 및 도 12에 도시된 바와 같이, 평면적인 관점에서 반도체층(313)은 소스 전극(SE)과 드레인 전극(DE) 사이에 위치한다.
소스 전극(SE), 반도체층(313) 및 드레인 전극(DE) 중 적어도 하나는 제 1 화소 전극(PE1)과 동일한 층상에 위치한다. 예를 들어, 도 12에 도시된 바와 같이, 소스 전극(SE), 반도체층(313), 드레인 전극(DE) 및 제 1 화소 전극(PE1)은 게이트 절연막(311) 상에 위치한다.
소스 전극(SE), 반도체층(313), 드레인 전극(DE) 및 제 1 화소 전극(PE1)은 일체로 이루어진다. 다시 말하여, 소스 전극(SE), 반도체층(313), 드레인 전극(DE) 및 제 1 화소 전극(PE1)은 서로 간의 계면 없이 일체로 구성된다. 다시 말하여, 소스 전극(SE)과 반도체층(313) 사이의 물리적인 계면, 반도체층(313)과 드레인 전극(DE) 간의 물리적인 계면, 그리고 드레인 전극(DE)과 제 1 화소 전극(PE1) 간의 물리적인 계면은 존재하지 않는다.
소스 전극(SE), 반도체층(313), 드레인 전극(DE) 및 제 1 화소 전극(PE1)은 실질적으로 동일한 두께를 갖는다. 이는 소스 전극(SE), 반도체층(313), 드레인 전극(DE) 및 제 1 화소 전극(PE1)이 동일한 반도체 물질(예를 들어, IGZO)로부터 제조되기 때문이다.
소스 전극(SE) 및 드레인 전극(DE) 중 적어도 하나는 제 1 화소 전극(PE)과 동일한 동일 물질로 이루어진다. 예를 들어, 소스 전극(SE), 드레인 전극(DE) 및 제 1 화소 전극(PE1)은 동일한 도전성 물질로 이루어질 수 있다.
더욱 구체적인 예로서, 소스 전극(SE), 드레인 전극(DE) 및 제 1 화소 전극(PE1)은 동일한 반도체 물질 및 동일한 불순물을 포함할 수 있다. 소스 전극(SE)에 포함된 불순물의 양, 드레인 전극(DE)에 포함된 불순물의 양 및 제 1 화소 전극(PE1)에 포함된 불순물의 양은 실질적으로 동일하다. 여기서, 불순물의 양은 단위 면적당 불순물의 양을 의미한다. 반도체 물질은 인듐-갈륨-아연-산화물 또는 비정질 인듐-갈륨-아연-산화물일 수 있다. 그리고 불순물은 수소일 수 있다.
소스 전극(SE), 드레인 전극(DE) 및 제 1 화소 전극(PE1)은 각각 반도체층(313)보다 더 많은 양의 불순물을 포함한다. 다시 말하여, 소스 전극(SE)에 포함된 불순물의 양, 드레인 전극(DE)에 포함된 불순물의 양 및 제 1 화소 전극(PE1)에 포함된 불순물의 양은 각각 반도체층(313)에 포함된 불순물의 양보다 더 많다. 여기서, 불순물의 양은 전술된 바와 같이 단위 면적당 불순물의 양을 의미한다.
한편, 반도체층(313)은 불순물을 포함하지 않을 수 있다. 다시 말하여, 반도체층(313)의 불순물의 양은 실질적으로 0일 수 있다. 이와 같은 불순물의 양의 차로 인해 반도체층(313)은 소스 전극(SE), 드레인 전극(DE) 및 제 1 화소 전극(PE1)과 다른 전기적 특성을 갖는다. 예를 들어, 소스 전극(SE), 드레인 전극(DE) 및 제 1 화소 전극(PE1)은 각각 반도체층(313)보다 더 높은 도전성을 갖는다. 소스 전극(SE), 드레인 전극(DE) 및 제 1 화소 전극(PE1)은 실질적으로 도전체의 특성을 가지며, 반도체층(313)은 반도체 특성을 갖는다.
도 11의 데이터 라인(DL)은 전술된 도 1의 데이터 라인(DL)과 동일한 물질로 제조될 수 있다.
마스킹 패턴(222)은, 도 12에 도시된 바와 같이, 반도체층(313) 상에 위치한다. 하나로 이루어진 소스 전극(SE), 반도체층(313), 드레인 전극(DE) 및 제 1 화소 전극(PE1)을 다기능막으로 정의할 때, 마스킹 패턴(222)에 의해 중첩된 다기능막 부분이 전술된 반도체층(313)으로 정의된다.
마스킹 패턴(222)은 데이터 라인(DL)과 동일한 물질로 제조될 수 있다. 이와 달리, 마스킹 패턴(222)은 게이트 절연막(311), 데이터 절연막(321) 및 보호막(323) 중 어느 하나와 동일한 물질로 제조될 수도 있다.
보호막(323)은, 도 12 및 도 13에 도시된 바와 같이, 게이트 절연막(311), 소스 전극(SE), 드레인 전극(DE), 제 1 화소 전극(PE1), 데이터 라인(DL) 및 마스킹 패턴(222) 상에 위치한다. 보호막(323)은 게이트 절연막(311), 소스 전극(SE), 드레인 전극(DE), 제 1 화소 전극(PE1), 데이터 라인(DL) 및 마스킹 패턴(222)을 포함한 제 1 기판(301)의 전면(全面)에 위치한다.
보호막(323)은 데이터 콘택홀(901), 소스 콘택홀(902) 및 드레인 콘택홀(903)을 갖는다. 보호막(323)의 데이터 콘택홀(901)은 데이터 라인(DL) 상에 위치하며, 소스 콘택홀(902)은 소스 전극(SE) 상에 위치하며, 그리고 드레인 콘택홀(903)은 드레인 전극(DE) 상에 위치한다.
도 12의 보호막(323)은 전술된 도 2의 보호막(323)과 동일한 물질로 제조될 수 있다.
차광 전극(346), 연결 전극(814), 제 2 화소 전극(PE2), 제 3 화소 전극(PE3)은 보호막(323) 상에 위치한다.
차광 전극(346)은, 도 11 및 도 13에 도시된 바와 같이, 데이터 라인(DL)을 중첩한다. 차광 전극(346)은 공통 전압을 공급받는다. 차광 전극(346)은 전술된 바와 같이 데이터 라인(DL)과 화소 전극(제 1 내지 제 3 화소 전극) 간에 전계가 형성되는 것을 방지하며, 또한 데이터 라인(DL)에 대응되는 부분에서의 빛샘을 방지한다.
연결 전극(814)은 데이터 콘택홀(901) 및 소스 콘택홀(902)을 통해 데이터 라인(DL)과 소스 전극(SE)을 연결한다.
제 2 화소 전극(PE2)은 드레인 콘택홀(903)을 통해 드레인 전극(DE)에 연결된다. 제 2 화소 전극(PE2)은 제 1 화소 전극(PE1)과 중첩한다.
제 3 화소 전극(PE3)은 다른 도전체와 물리적으로 접촉하지 않는다. 예를 들어, 제 3 화소 전극(PE3)은 보호막(323) 상에 플로팅 상태로 위치한다. 제 3 화소 전극(PE3)은 제 2 화소 전극(PE2)과 동일한 층에 위치한다. 제 3 화소 전극(PE3)은 제 1 화소 전극(PE1)과 중첩한다.
여기서, 도 11의 제 1 화소 전극(PE1), 제 2 화소 전극(PE2) 및 제 3 화소 전극(PE3)은 전술된 도 1의 제 1 화소 전극(PE1), 제 2 화소 전극(PE2) 및 제 3 화소 전극(PE3)과 동일하므로 이들에 대한 설명은 도 1, 도 4, 도 5, 도 6, 도 7 및 관련 기재를 참조한다.
도 14a 내지 도 15g는 도 11 내지 도 13의 표시 장치에 대한 공정 단면도이다. 여기서, 도 14a 내지 도 14h는 도 11 및 도 12에 대한 공정 단면도이고, 도 15a 내지 도 15g는 도 11 및 도 13에 대한 공정 단면도이다.
먼저, 도시되지 않았지만, 제 1 기판(301)의 전면(全面)에 제 1 도전층이 증착된다. 제 1 도전층은 스퍼터링과 같은 물리 기상 증착 방식으로 증착될 수 있다. 제 1 도전층은 전술된 게이트 라인(GL)의 제조에 사용되는 물질로 이루어질 수 있다.
이후 포토리쏘그라피 공정 및 식각 공정에 의해 전술된 제 1 도전층이 패터닝됨으로써, 도 14a 및 도 15a에 도시된 바와 같이, 게이트 라인(GL) 및 유지 전극(326)이 제 1 기판(301) 상에 형성된다. 제 1 도전층은 전술된 습식 식각 방식으로 제거될 수 있다.
이이서, 도 14b 및 도 15b에 도시된 바와 같이, 게이트 라인(GL) 및 유지 전극(326)을 포함한 제 1 기판(301)의 전면에 게이트 절연막(311)이 증착된다. 게이트 절연막(311)은 화학 기상 증착 방식으로 증착될 수 있다. 게이트 절연막(311)은 전술된 게이트 절연막(311)의 제조에 사용되는 물질로 이루어질 수 있다.
다음으로, 도시되지 않았지만, 게이트 절연막(311)을 포함한 제 1 기판(301)의 전면에 반도체 물질이 증착된다. 반도체 물질은 화학 기상 증착 방식으로 증착될 수 있다. 반도체 물질은 인듐-갈륨-아연-산화물 또는 비정질 인듐-갈륨-아연-산화물일 수 있다.
이후, 포토리쏘그라피 공정 및 식각 공정에 의해 반도체 물질이 패터닝됨으로써, 도 14c 및 도 15c에 도시된 바와 같이, 반도체 패턴(313a)이 형성된다. 반도체 패턴(313a)은 게이트 전극(GE)을 중첩하며 게이트 절연막(311) 상에 위치한다. 반도체 물질은 전술된 건식 식각 방식으로 제거될 수 있다.
다음으로, 도면에 도시되지 않았지만, 반도체 패턴을 포함한 제 1 기판(301)의 전면에 제 2 도전층이 증착된다. 제 2 도전층은 전술된 데이터 라인(DL)의 제조에 사용되는 물질로 이루어질 수 있다.
이후, 포토리쏘그라피 공정 및 식각 공정에 의해 전술된 제 2 도전층이 패터닝됨으로써, 도 14d 및 도 15d에 도시된 바와 같이, 데이터 라인(DL) 및 마스킹 패턴(222)이 게이트 절연막(311) 및 반도체 패턴(313a) 상에 각각 형성된다. 제 2 도전층은 전술된 습식 식각 방식으로 제거될 수 있다.
이어서, 도 14e 및 도 15e에 도시된 바와 같이, 마스킹 패턴(222)이 마스크로 사용된 상태에서, 반도체 패턴(313a)에 불순물(또는 불순물 이온)이 주입(또는 도핑)된다. 불순물은 플라즈마 방식으로 반도체 패턴(313a)에 주입될 수 있다. 불순물로서 수소(H2)가 사용될 수 있다. 이때, 마스킹 패턴(222)으로 인해 반도체 패턴(313a)에 선택적으로(또는 부분적으로) 불순물이 주입된다.
이러한 불순물 주입 공정에 의해 소스 전극(SE), 반도체층(313), 드레인 전극(DE) 및 제 1 화소 전극(PE1)이 형성된다. 즉, 반도체 패턴(313a) 중 마스킹 패턴(222)에 의해 중첩되어 불순물이 주입되지 않은 부분은 반도체층(313)으로 기능하며, 불순물이 주입된 나머지 부분은 금속화되어 소스 전극(SE), 드레인 전극(DE) 및 제 1 화소 전극(PE1)으로 기능한다.
다음으로, 도 14f 및 도 15f에 도시된 바와 같이, 데이터 라인(DL), 마스킹 패턴(222), 소스 전극(SE), 드레인 전극(DE) 및 제 1 화소 전극(PE1)을 포함한 제 1 기판(301)의 전면(全面)에 보호막(323)이 증착된다. 보호막(323)은 전술된 보호막(323)의 제조에 사용되는 물질로 이루어질 수 있다.
이어서, 포토리쏘그라피 공정 및 식각 공정에 의해 보호막(323)이 선택적으로 제거됨으로써, 도 14g에 도시된 바와 같이, 데이터 콘택홀(901), 소스 콘택홀(902) 및 드레인 콘택홀(903)이 형성된다. 데이터 콘택홀(901)에 의해 데이터 라인(DL)이 노출되며, 소스 콘택홀(902)에 의해 소스 전극(SE)이 노출되며, 드레인 콘택홀(903)에 의해 드레인 전극(DE)이 노출된다.
이후, 도시되지 않았지만, 데이터 콘택홀(901), 소스 콘택홀(902), 드레인 콘택홀(903) 및 보호막(323)을 포함한 제 1 기판(301)의 전면(全面)에 투명 금속층이 증착된다. 투명 금속층은 전술된 제 2 화소 전극(PE2)의 제조에 사용되는 물질로 이루어질 수 있다.
다음으로, 포토리쏘그라피 공정 및 식각 공정에 의해 투명 금속층이 패터닝됨으로써, 도 14h 및 도 15h에 도시된 바와 같이, 차광 전극(346), 제 2 화소 전극(PE2), 제 3 화소 전극(PE3) 및 연결 전극(814)이 보호막(323) 상에 형성된다. 차광 전극(346)은 데이터 라인(DL)과 중첩한다. 연결 전극(814)은 데이터 콘택홀(901) 및 소스 콘택홀(902)을 통해 데이터 라인(DL)과 소스 전극(SE)을 전기적으로 연결한다. 제 2 화소 전극(PE2)은 드레인 콘택홀(903)을 통해 드레인 전극(DE)에 전기적으로 연결된다.
한편, 도 12의 데이터 라인(DL)은 연결 전극(814) 없이 소스 전극(SE)과 직접 접촉할 수도 있다. 이와 같은 경우, 데이터 라인(DL)은 소스 전극(SE) 상에 위치한다. 구체적으로, 마스킹 패턴(222)의 제조 공정 및 불순물 주입 공정 이후에 데이터 라인(DL)이 형성되는 바, 이때 이 데이터 라인(DL)은 소스 전극(SE)과 직접 접촉한다. 이를 위해, 예를 들어, 도 12에서의 소스 전극(SE)은 게이트 절연막(311)과 데이터 라인(DL) 사이로 더 연장되어 그 데이터 라인과 직접 접촉할 수 있다.
또 한편, 도 1의 표시 장치는 도 11에 도시된 유지 전극(326)을 더 포함할 수 있다. 이와 같은 경우, 유지 전극(326)은 도 1의 데이터 라인(DL)과 동일한 물질로 제조될 수 있다. 즉, 도 1의 표시 장치가 유지 전극(326)을 더 포함할 경우, 그 유지 전극(326)은 도 1의 데이터 라인(DL)과 동일한 층에 위치한다. 이때, 데이터 라인(DL)을 사이에 두고 위치한 유지 전극(326)들은 별도의 연결 전극에 의해 서로 연결된다. 이 연결 전극은 제 2 화소 전극(PE2)과 동일한 물질로 제조될 수 있다.
도 16은 본 발명의 또 다른 실시예에 따른 표시 장치의 평면도이다.
표시 장치는, 도 16에 도시된 바와 같이, 연장 전극(166)을 더 포함할 수 있다. 연장 전극(166)은 제 1 화소 전극(PE1)으로부터 연장된다. 연장 전극(166)은 제 1 화소 전극(PE1)과 일체로 이루어진다. 연장 전극(166)은 제 1 플로팅 전극(701)의 중심부와 중첩한다.
연장 전극(166)에 의해 제 1 플로팅 전극(701)의 중심부에서의 투과율이 증가할 수 있다.
도 16의 표시 장치에 포함된 나머지 구성 요소들은 전술된 도 1에 도시된 표시 장치의 구성 요소들과 동일하므로, 이들에 대한 설명은 도 1 및 관련 기재를 참조한다.
한편, 도시되지 않았지만, 도 11의 표시 장치 역시 전술된 연장 전극(166)을 더 포함할 수 있다.
도 17은 본 발명의 표시 장치에 인가된 데이터 전압에 따른 화소의 투과율을 설명하기 위한 도면이다. 도 17에서 상대적으로 밝은 부분이 광이 발생되는 부분이다.
도 17의 (a)에 도시된 바와 같이, 약 3[V]의 데이터 전압이 제 1 화소 전극(PE1) 및 제 2 화소 전극(PE2)에 인가될 때, 화소 영역의 중심부로부터 약하게 광이 발생된다. 데이터 전압이 증가할수록 화소의 투과율이 증가한다. 예를 들어, 도 17의 (d)에 도시된 바와 같이, 8[V]의 데이터 전압이 인가될 경우, 화소 영역의 대부분으로부터 많은 양의 광이 발생된다. 이와 같이 데이터 전압이 증가할수록 화소 영역의 광 투과율이 증가한다.
도 18은 본 발명에 따른 표시 장치의 정면 투과율을 나타낸 그래프이고, 도 19는 본 발명에 따른 표시 장치의 측면 투과율을 나타낸 그래프이다.
도 18 및 도 19의 X축은 데이터 전압을, Y축은 투과율을 나타낸다. 정면 투과율은 표시 장치의 표시면에 대하여 수직하게 발생되는 광의 투과율을 의미하며, 측면 투과율은 표시면의 법선에 대하여 좌측(또는 우측)으로 60도 방향으로 발생되는 광의 투과율을 의미한다.
도 20은 본 발명에 따른 표시 장치의 감마 곡선을 나타낸 도면으로서, 곡선 A는 감마 2.2의 표준 감마 곡선(또는 기본 감마 곡선)을 의미하며, 곡선 B는 본 발명의 감마 곡선을 의미한다. 도 20에서 X축은 계조 레벨(gray level)을 나타내며, Y축은 정규화된(normalized) 투과율을 나타낸다.
도 20에서 알 수 있듯이, 본 발명의 감마 곡선은 표준 감마 곡선에 비하여 중간 계조 레벨에서 더욱 세분화된 투과율을 보여준다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
PE1: 제 1 화소 전극 PE2: 제 2 화소 전극
PE3: 제 3 화소 전극 P: 화소 영역
DL: 데이터 라인 GL: 게이트 라인
GE: 게이트 전극 SE: 소스 전극
DE: 드레인 전극 313: 반도체층
346: 차광 전극 814, 855: 연결 전극
901: 데이터 콘택홀 902: 소스 콘택홀
903: 드레인 콘택홀 TFT: 박막 트랜지스터(스위칭 소자)

Claims (20)

  1. 기판;
    상기 기판 상에 위치한 게이트 라인 및 데이터 라인;
    상기 게이트 라인 및 상기 데이터 라인에 연결된 스위칭 소자; 및
    상기 스위칭 소자에 연결된 제 1 화소 전극을 포함하며;
    상기 스위칭 소자의 소스 전극 및 드레인 전극 중 적어도 하나는 상기 제 1 화소 전극과 실질적으로 동일한 물질로 이루어진 표시 장치.
  2. 제 1 항에 있어서,
    상기 스위칭 소자의 반도체층, 상기 소스 전극, 상기 드레인 전극 및 상기 제 1 화소 전극은 동일한 반도체 물질을 포함하는 표시 장치.
  3. 제 2 항에 있어서,
    상기 소스 전극, 상기 드레인 전극 및 상기 제 1 화소 전극은 각각 상기 반도체층보다 더 많은 양의 불순물을 포함하는 표시 장치.
  4. 제 2 항에 있어서,
    상기 반도체 물질은 IGZO(Indium-Gallium-Zinc-Oxide) 및 비정질 IGZO(amorphous Indium-Gallium-Zinc-Oxide) 중 하나를 포함하는 표시 장치.
  5. 제 1 항에 있어서,
    상기 소스 전극 및 드레인 전극 중 적어도 하나는 상기 제 1 화소 전극과 일체로 이루어진 표시 장치.
  6. 제 5 항에 있어서,
    상기 스위칭 소자의 반도체층은 상기 소스 전극 및 드레인 전극 중 적어도 하나와 일체로 이루어진 표시 장치.
  7. 제 1 항에 있어서,
    상기 소스 전극 및 드레인 전극 중 적어도 하나는 상기 제 1 화소 전극과 실질적으로 동일한 두께를 갖는 표시 장치.
  8. 제 7 항에 있어서,
    상기 스위칭 소자의 반도체층은 상기 제 1 화소 전극과 실질적으로 동일한 두께를 갖는 표시 장치.
  9. 제 1 항에 있어서,
    상기 데이터 라인 상에 위치하며, 상기 제 1 화소 전극과 실질적으로 동일한 물질인 차광 전극을 더 포함하는 표시 장치.
  10. 제 1 항에 있어서,
    상기 스위칭 소자의 반도체층 상에 위치한 층간 절연막; 및
    상기 층간 절연막 상에 위치하며, 상기 게이트 라인에 연결된 게이트 전극을 더 포함하는 표시 장치.
  11. 제 10 항에 있어서,
    상기 층간 절연막은 상기 게이트 라인 및 상기 게이트 전극과 실질적으로 동일한 형상을 갖는 표시 장치.
  12. 제 10 항에 있어서,
    상기 게이트 전극, 상기 게이트 라인 및 상기 제 1 화소 전극 상에 위치한 보호막;
    상기 보호막 상에 위치하며, 상기 보호막의 드레인 콘택홀을 통해 상기 드레인 전극에 연결된 제 2 화소 전극; 및
    상기 보호막 상에 위치하며, 다른 도전체와 물리적으로 접촉하지 않는 제 3 화소 전극;
    상기 데이터 라인과 상기 보호막 사이에 위치한 데이터 절연막;
    상기 보호막의 소스 콘택홀과 상기 보호막 및 상기 데이터 절연막의 데이터 콘택홀을 통해 상기 소스 전극과 상기 데이터 라인을 서로 연결하는 연결 전극을 더 포함하는 표시 장치.
  13. 제 1 항에 있어서,
    상기 기판과 상기 스위칭 소자의 반도체층 사이에 위치하며, 상기 게이트 라인에 연결된 게이트 전극;
    상기 게이트 전극과 반도체층 사이, 상기 기판과 상기 소스 전극 사이, 상기 기판과 상기 드레인 전극 사이, 상기 기판과 상기 제 1 화소 전극 사이, 상기 기판과 상기 데이터 라인 사이에 위치한 게이트 절연막; 및
    상기 반도체층 상에 위치한 마스킹 패턴을 더 포함하는 표시 장치.
  14. 제 13 항에 있어서,
    상기 소스 전극, 상기 드레인 전극, 상기 반도체층, 상기 제 1 화소 전극, 상기 데이터 라인 및 상기 마스킹 패턴 상에 위치한 보호막;
    상기 보호막 상에 위치하며, 상기 보호막의 드레인 콘택홀을 통해 상기 드레인 전극에 연결된 제 2 화소 전극;
    상기 보호막 상에 위치하며, 다른 도전체와 물리적으로 접촉하지 않는 제 3 화소 전극; 및
    상기 보호막의 데이터 콘택홀 및 상기 보호막의 소스 콘택홀을 통해 상기 데이터 라인과 상기 소스 전극을 서로 연결하는 연결 전극을 더 포함하는 표시 장치.
  15. 기판 상에 데이터 라인을 형성하는 단계;
    상기 기판 및 상기 데이터 라인 상에 데이터 절연막을 형성하는 단계;
    상기 데이터 절연막 상에 제 1 반도체 패턴을 형성하는 단계;
    상기 제 1 반도체 패턴 상에 이의 일부를 중첩하는 층간 절연막 및 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극 및 층간 절연막을 마스크로 상기 제 1 반도체 패턴에 선택적으로 불순물을 주입하여 소스 전극, 드레인 전극, 반도체층 및 제 1 화소 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 데이터 절연막 상에 상기 데이터 라인을 중첩하는 제 2 반도체 패턴을 형성하는 단계; 및
    상기 게이트 전극 및 게이트 절연막을 마스크로 상기 제 2 반도체 패턴에 상기 불순물을 주입하여 차광 전극을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
  17. 제 16 항에 있어서,
    상기 제 1 반도체 패턴과 제 2 반도체 패턴은 동일 물질로 이루어진 표시 장치의 제조 방법.
  18. 제 15 항에 있어서,
    상기 게이트 전극 및 상기 제 1 화소 전극 상에 보호막을 형성하는 단계;
    상기 보호막에 소스 콘택홀 및 드레인 콘택홀을 형성하고, 상기 보호막 및 데이터 절연막에 데이터 콘택홀을 형성하는 단계; 및
    상기 보호막 상에, 상기 드레인 콘택홀을 통해 상기 드레인 전극에 연결되는 제 2 화소 전극, 다른 도전체와 물리적으로 접촉하지 않는 제 3 화소 전극, 상기 소스 콘택홀과 상기 데이터 콘택홀을 통해 상기 소스 전극과 상기 데이터 라인을 서로 연결하는 연결 전극을 형성하는 단계를 더 포함하는 표시 장치.
  19. 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 반도체 패턴을 형성하는 단계;
    상기 게이트 절연막 상에 데이터 라인을 형성하고, 상기 반도체 패턴 상에 이의 일부를 중첩하는 마스킹 패턴을 형성하는 단계; 및
    상기 마스킹 패턴을 마스크로 상기 반도체 패턴을 선택적으로 플라즈마 처리하여 소스 전극, 드레인 전극, 반도체층 및 제 1 화소 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  20. 제 19 항에 있어서,
    상기 소스 전극, 상기 드레인 전극, 상기 반도체층, 상기 제 1 화소 전극, 상기 데이터 라인 및 상기 마스킹 패턴 상에 보호막을 형성하는 단계;
    상기 보호막에 소스 콘택홀, 드레인 콘택홀 및 데이터 콘택홀을 형성하는 단계: 및
    상기 보호막 상에, 상기 드레인 콘택홀을 통해 상기 드레인 전극에 연결된 제 2 화소 전극, 다른 도전체와 물리적으로 접촉하지 않는 제 3 화소 전극, 상기 데이터 콘택홀 및 상기 소스 콘택홀을 통해 상기 데이터 라인과 상기 소스 전극을 서로 연결하는 연결 전극을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
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WO2020059026A1 (ja) * 2018-09-18 2020-03-26 シャープ株式会社 表示装置、および表示装置の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000041018A (ko) * 1998-12-21 2000-07-15 구본준 액정표시장치의 제조방법
KR20070103129A (ko) * 2006-04-18 2007-10-23 엘지.필립스 엘시디 주식회사 횡전계 방식 액정표시장치용 어레이 기판과 그 제조방법
US20160027818A1 (en) * 2013-12-27 2016-01-28 Boe Technology Co., Ltd. Manufacturing method of thin film transistor, manufacturing method of array substrate and array substrate

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3277548B2 (ja) * 1991-05-08 2002-04-22 セイコーエプソン株式会社 ディスプレイ基板
JP2003207794A (ja) * 2002-01-11 2003-07-25 Sanyo Electric Co Ltd アクティブマトリクス型表示装置
KR20080049984A (ko) 2006-12-01 2008-06-05 삼성전자주식회사 박막 트랜지스터 표시판
KR100938897B1 (ko) 2008-02-11 2010-01-27 삼성모바일디스플레이주식회사 액정표시장치 및 그 구동방법
KR101791201B1 (ko) 2010-12-28 2017-10-30 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
KR20130100600A (ko) 2012-03-02 2013-09-11 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
US9048326B2 (en) 2012-03-02 2015-06-02 Samsung Display Co., Ltd. Thin film transistor substrate and method of manufacturing the same
KR101952935B1 (ko) 2012-03-05 2019-02-28 삼성디스플레이 주식회사 액정 표시 장치
DE102013101329A1 (de) 2013-02-11 2014-08-14 Bürener Maschinenfabrik GmbH Vorrichtung zum Reinigen eines Kühlschmierstoffes
JP6244802B2 (ja) * 2013-10-11 2017-12-13 セイコーエプソン株式会社 電気光学装置および電子機器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000041018A (ko) * 1998-12-21 2000-07-15 구본준 액정표시장치의 제조방법
KR20070103129A (ko) * 2006-04-18 2007-10-23 엘지.필립스 엘시디 주식회사 횡전계 방식 액정표시장치용 어레이 기판과 그 제조방법
US20160027818A1 (en) * 2013-12-27 2016-01-28 Boe Technology Co., Ltd. Manufacturing method of thin film transistor, manufacturing method of array substrate and array substrate

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