KR20170096073A

KR20170096073A - 클럭 데이터 복구 회로, 클럭 데이터 복구 방법 및 그를 포함하는 집적 회로

Info

Publication number: KR20170096073A
Application number: KR1020160017027A
Authority: KR
Inventors: 신우열; 박명재; 김규영; 지한규; 이성은; 김경훈
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2016-02-15
Filing date: 2016-02-15
Publication date: 2017-08-23
Also published as: CN107086866A; US9887831B2; CN107086866B; KR102501200B1; US20170237550A1

Abstract

본 발명은 클럭 데이터 복구 회로, 클럭 데이터 복구 방법 및 그를 포함하는 집적 회로에 관한 것으로, 본 발명의 실시예에 따른 클럭 데이터 복구 회로는, 입력 데이터과 다중 위상 클럭의 위상을 비교하여 위상 천이 정보에 해당하는 업/다운 신호를 생성하는 위상 비교부; 상위 임계값과 하위 임계값을 기준으로 상기 업/다운 신호를 카운팅하는 카운팅부를 포함하며, 오버 플로우 발생시 상기 하위 임계값을 상기 카운팅부의 초기값으로 설정하고, 언더 플로우 발생시 상기 상위 임계값을 상기 카운팅부의 초기값으로 설정하는 필터링부; 및 상기 필터링부으로부터 출력되는 제어 코드에 응답하여 상기 다중 위상 클럭의 위상을 조절하는 위상 회전부를 포함할 수 있다.

Description

클럭 데이터 복구 회로, 클럭 데이터 복구 방법 및 그를 포함하는 집적 회로{CLOCK DATA RECOVERY CIRCUIT AND INTEGRATED CIRCUIT INCLUDING THE SAME}

본 특허문헌은 반도체 설계 기술에 관한 것으로, 구체적으로는 클럭 데이터 복구(Clock Data Recovery, CDR) 회로에 관한 것이다.

일반적으로 적은 개수의 데이터 버스를 통해 직렬 데이터 통신을 하는 시스템은 클럭 데이터 복구 방식을 사용한다. 상기 클럭 데이터 복구 방식은 직렬 데이터로부터 기준이 되는 클럭 신호를 생성하고, 생성된 클럭 신호를 데이터를 수신하기 위한 스트로브 신호로 사용한다. 따라서, 전송 장치는 상기 클럭 신호와 관련된 정보를 갖는 데이터를 전송할 수 있고, 수신 장치는 상기 데이터로부터 클럭 신호를 생성한 후 생성된 클럭 신호에 동기되어 전송 장치로부터 전송된 데이터를 수신할 수 있도록 클럭 데이터 복구(CLOCK DATA RECOVERY, CDR) 회로를 내부에 구비할 수 있다.

따라서, 수신 장치 내의 CDR 회로는, 노이즈와 지터 등에 의해 신호 왜곡을 최소화하고 데이터 유효 윈도우를 증가시키기 위해, 입력 데이터로부터 생성된 클럭 신호의 위상과 입력 데이터의 천이 시점을 비교하여 클럭 신호의 위상을 조절할 수 있다.

도 1 은 일반적인 클럭 데이터 복구(CLOCK DATA RECOVERY, CDR) 회로를 설명하기 위한 블록도 이다.

도 1 을 참조하면, CDR 회로(10)는, 샘플러(SAMPLER, 12), 위상 검출부(PHASE DETECTOR, 14), 디지털 루프 필터(DIGITAL LOOP FILTER, DLF)(16) 및 위상 회전부(PHASE ROTATOR, 18)를 포함한다.

샘플러(12)는, 위상 회전부(18)에서 제공되는 다중 위상 클럭(R_CLK<0:15>)을 이용하여 입력 데이터(DIN)를 샘플링하여 위상 천이 정보를 출력한다. 또한, 샘플러(12)는, 다중 위상 클럭(R_CLK<0:15>)에 따라 입력 데이터(DIN)를 샘플링하여 출력 데이터(DOUT)를 발생한다. 위상 검출부(14)는, 샘플러(12)로부터 출력되는 위상 천이 정보를 입력받아, 데이터 천이가 일어난 구간에 해당하는 업/다운 신호(UP/DN)를 출력한다. 디지털 루프 필터(16)는, 위상 검출부(14)로부터 출력되는 업/다운 신호(UP/DN)를 입력받아 위상 회전부(18)의 동작 제어를 위한 제어 코드(CTRL<0:m>)를 출력한다. 위상 회전부(18)는, PLL 등의 클럭 생성부(미도시)로부터 클럭(CLK<0:15>)을 입력받아 다중 위상 클럭(R_CLK<0:15>)을 생성하되, 디지털 루프 필터(16)로부터 출력되는 제어 코드(CTRL<0:m>)에 응답하여 다중 위상 클럭(R_CLK<0:15>)의 위상을 조절한다.

상기와 같이, CDR 회로(10)는 입력 데이터(DIN)를 수신하여, 입력 데이터(DIN)의 위상에 따라 조절된 위상을 가지는 다중 위상 클럭(R_CLK<0:15>)을 이용하여 출력 데이터(DOUT)을 출력할 수 있다.

한편, CDR 회로(10)에서 디지털 루프 필터(16)가 디지털 필터링을 수행하기 위해 필요한 수 싸이클의 지연 시간을 루프 레이턴시(loop latency)라 한다. 이러한 루프 레이턴시에 의해 리미트-싸이클(limit-cycle) 현상, 즉, 뱅뱅 에러가 심화되고, 이에 따라 CDR 회로(10)의 지터가 증가하게 된다. 디지털 루프 필터(16)에서는 이러한 리미트-싸이클(limit-cycle) 현상을 축소시키기 위해 업/다운 신호(UP/DN)를 여러 개 모아서 일정 개수 이상이 되었을 때만, 위상 회전부(18)로 제어 코드(CTRL<0:m>)를 제공한다. 즉, 디지털 루프 필터(16)는, 업/다운 신호(UP/DN)를 카운팅하여 오버 플로우(OVERFLOW) 혹은 언더 플로우(UNDERFLOW)가 발생할 시에만 제어 코드(CTRL<0:m>)를 제공할 수 있다. 이후, 디지털 루프 필터(16)는 내부에 구비된 카운터를 초기화하여 다음 업/다운 신호(UP/DN)를 카운팅하게 된다.

하지만, 이렇게 디지털 루프 필터(16) 내부에 구비된 카운터가 초기화된 상태에서, 입력 데이터(DIN)에 의한 노이즈, 혹은 위상 회전부(18) 자체에서 생성된 랜덤 노이즈에 의해 CDR 회로(10)의 다중 위상 클럭(R_CLK<0:15>)의 위상이 흔들리게 될 때, 이를 원래 상태로 회복하는데 많은 싸이클이 소모되어 동작 시간이 많이 소요된다.

본 발명의 실시예가 해결하고자 하는 기술적 과제는 디지털 루프 필터 내부에 구비된 카운터를 하위 임계값 및 상위 임계값을 이용하여 초기화시킴으로써 노이즈 발생 시 빠르게 원래 상태로 복구될 수 있는 클럭 데이터 복구(CDR) 회로, 클럭 데이터 복구(CDR) 방법 및 그를 포함하는 집적 회로를 제공하는 데 있다.

또한, 본 발명의 실시예가 해결하고자 하는 기술적 과제는 기존 회로에 비해 1/2 깊이(DEPTH)를 가지는 카운터를 이용하면서도 기존 회로와 동일한 CDR 대역폭(BW)을 구현 가능한 클럭 데이터 복구(CDR) 회로, 클럭 데이터 복구(CDR) 방법 및 그를 포함하는 집적 회로를 제공하는 데 있다.

본 발명의 일 실시예에 따르면, 클럭 데이터 복구 회로는, 입력 데이터과 다중 위상 클럭의 위상을 비교하여 위상 천이 정보에 해당하는 업/다운 신호를 생성하는 위상 비교부; 상위 임계값과 하위 임계값을 기준으로 상기 업/다운 신호를 카운팅하는 카운팅부를 포함하며, 오버 플로우 발생시 상기 하위 임계값을 상기 카운팅부의 초기값으로 설정하고, 언더 플로우 발생시 상기 상위 임계값을 상기 카운팅부의 초기값으로 설정하는 필터링부; 및 상기 필터링부으로부터 출력되는 제어 코드에 응답하여 상기 다중 위상 클럭의 위상을 조절하는 위상 회전부를 포함할 수 있다.

본 발명의 다른 실시예에 따르면, 집적 회로는, 기준 신호와 피드백 신호를 비교해 위상 천이 정보를 포함하는 업/다운 신호를 생성하는 업/다운 신호 생성부; 상기 업/다운 신호와 합산 신호를 토대로, 오버/언더 플로우를 예측하여 제어 코드를 생성하며, 상기 오버 플로우 발생시 상기 하위 임계값을 선택하고, 상기 언더 플로우 발생시 상기 상위 임계값을 선택하기 위한 선택 신호를 출력하는 오버/언더 플로우 예측부; 상위 임계값과 하위 임계값을 기준으로 상기 업/다운 신호를 카운팅하여 상기 합산 신호를 출력하며, 오버 플로우 혹은 언더 플로우 발생 시 상기 선택 신호에 응답하여 상기 합산 신호의 초기값을 설정하는 카운팅부; 및 상기 제어 코드에 응답하여 상기 피드백 신호를 생성하는 피드백부를 포함할 수 있다.

본 발명의 또 다른 실시예에 따르면, 클럭 데이터 복구 방법은, 입력 데이터과 다중 위상 클럭의 위상을 비교하여 위상 천이 정보에 해당하는 업/다운 신호를 생성하는 단계; 상위 임계값과 하위 임계값을 기준으로 상기 업/다운 신호를 카운팅하여 합산 신호를 출력하는 단계; 상기 업/다운 신호와 상기 합산 신호를 토대로, 오버/언더 플로우를 예측하여 제어 코드를 생성하는 단계; 및 상기 제어 코드에 응답하여 상기 다중 위상 클럭의 위상을 조절하는 단계를 포함하며, 상기 오버 플로우 발생시 상기 하위 임계값을 상기 합산 신호의 초기값으로 설정하고, 상기 언더 플로우 발생시 상기 상위 임계값을 상기 합산 신호의 초기값으로 설정할 수 있다.

제안된 실시예에 따른 클럭 데이터 복구(CDR) 회로는 디지털 루프 필터의 내부 카운터의 오버 플로우/언더 플로우 처리 알고리즘 개선을 통해 동작 속도를 개선하면서도 지터 감소 및 비트 에러율(BIT ERROR RATE, BER)을 감소시킬 수 있다는 효과가 있다.

또한, 클럭 데이터 복구(CDR) 회로는 기존 회로에 비해 1/2 깊이(DEPTH)를 가지는 카운터를 이용하면서도 기존 회로와 동일한 CDR 대역폭(BW)을 구현 가능하여 전체 CDR 회로의 면적 감소를 도모할 수 있다는 효과가 있다.

도 1 은 일반적인 클럭 데이터 복구(CLOCK DATA RECOVERY, CDR) 회로(10)를 설명하기 위한 블록도 이다.
도 2 는 본 발명의 일 실시예에 따른 디지털 루프 필터(DLF, 100)를 설명하기 위한 회로도 이다.
도 3 은 도 2 에 도시된 디지털 루프 필터(DLF, 100)의 알고리즘을 설명하기 위한 플로우 차트 이다.
도 4 는 본 발명의 일 실시예에 따른 위상 회전부(200)를 설명하기 위한 블록도 이다.
도 5a 내지 도 5b 은 제 1 조건 상황에서 종래의 디지털 루프 필터의 동작과 본 발명의 일 실시예에 따른 디지털 루프 필터(DLF, 100)의 동작을 설명하기 위한 파형도 이다.
도 6a 내지 도 6b 은 제 2 조건 상황에서 종래의 디지털 루프 필터의 동작과 본 발명의 일 실시예에 따른 디지털 루프 필터(DLF, 100)의 동작을 설명하기 위한 파형도 이다.
도 7a 내지 도 7b 은 제 3 조건 상황에서 종래의 디지털 루프 필터의 동작과 본 발명의 일 실시예에 따른 디지털 루프 필터(DLF, 100)의 동작을 설명하기 위한 파형도 이다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부 도면을 참조하여 설명하고자 한다.

도 2 는 본 발명의 일 실시예에 따른 디지털 루프 필터(DLF, 100)를 설명하기 위한 회로도 이다.

도 2 를 참조하면, 디지털 루프 필터(100)는, 카운팅부(120), 오버/언더 플로우 예측부(140) 및 제어 코드 생성부(160)를 포함할 수 있다.

오버/언더 플로우 예측부(140)는, 업/다운 신호(UP/DN)와 합산 신호(SUM)를 토대로, 오버/언더 플로우를 예측하여 루프 출력 신호(DLF_OUT<0:1>)를 생성할 수 있다. 또한, 오버/언더 플로우 예측부(140)는, 오버 플로우 발생시 하위 임계값(MIN)을 선택하고, 언더 플로우 발생시 상위 임계값(MAX)을 선택하기 위한 선택 신호(SEL)를 출력할 수 있다. 보다 상세하게, 오버/언더 플로우 예측부(140)는, 합산 신호(SUM)가 상위 임계값(MAX)에 도달한 상태에서 업 상태를 알리는 업/다운 신호(UP/DN)가 입력되면, 오버 플로우 발생을 알리는 루프 출력 신호(DLF_OUT<0:1>)를 생성하고, 하위 임계값(MIN)을 선택하기 위한 선택 신호(SEL)를 출력할 수 있다. 또한, 오버/언더 플로우 예측부(140)는, 합산 신호(SUM)가 하위 임계값(MIN)에 도달한 상태에서 다운 상태를 알리는 업/다운 신호(UP/DN)가 입력되면, 언더 플로우 발생을 알리는 루프 출력 신호(DLF_OUT<0:1>)를 생성하고, 상위 임계값(MAX)을 선택하기 위한 선택 신호(SEL)를 출력할 수 있다.

카운팅부(120)는, 상위 임계값(MAX)과 하위 임계값(MIN)을 기준으로 업/다운 신호(UP/DN)를 카운팅하여 합산 신호(SUM)를 출력할 수 있다. 또한, 카운팅부(120)는, 오버 플로우 혹은 언더 플로우 발생 시에 선택 신호(SEL)에 응답하여 합산 신호(SUM)의 초기값을 설정할 수 있다. 참고로, 업/다운 신호(UP/DN)는, 위상 검출부(도 1 의 14)로부터 출력되어 디지털 루프 필터(100)로 입력되는 신호로서 입력 데이터(DIN)의 위상 천이 정보를 포함할 수 있다.

보다 상세하게, 카운팅부(120)는, 합산기(122), 멀티플렉서(124) 및 복수 개의 플립플롭들(126_1~126_N)을 포함할 수 있다.

합산기(122)는, 업/다운 신호(UP/DN)와 합산 신호(SUM)를 합산하여 예비 합산 신호(P_SUM)로 출력할 수 있다. 멀티플렉서(124)는, 오버/언더 플로우 예측부(140)로부터 출력되는 선택 신호(SEL)에 응답하여, 예비 합산 신호(P_SUM), 하위 임계값(MIN) 및 상위 임계값(MAX) 중 하나를 선택하여 출력할 수 있다. 복수 개의 플립플롭들(126_1~126_N)은 디지털 동작 클럭(CLK_DIG)에 동기되어 멀티플렉서(124)의 출력 신호를 래치하여 합산 신호(SUM)로 출력할 수 있다. 실시예에서, 예비 합산 신호(P_SUM) 및 합산 신호(SUM)가 8 비트로 구성된 신호인 경우를 예로 들어 설명하고 있으며, 이에 따라 8 개의 플립플롭들(126_1~126_8)이 구비될 수 있다. (즉, N=8)

상기와 같이, 본 발명의 실시예에 따른 카운팅부(120)는, 업/다운 신호(UP/DN)가 입력되면, 업/다운 신호(UP/DN)와 이전에 계산된 예비 합산 신호(P_SUM)를 합산하여 합산 신호(SUM)를 출력할 수 있다. 이 때, 오버/언더 플로우 예측부(140)로부터 오버 플로우 발생을 알리는 선택 신호(SEL)가 입력되면, 하위 임계값(MIN)을 합산 신호(SUM)의 초기값으로 출력하고, 오버/언더 플로우 예측부(140)로부터 언더 플로우 발생을 알리는 선택 신호(SEL)가 입력되면, 상위 임계값(MAX)을 합산 신호(SUM)의 초기값으로 출력할 수 있다.

한편, 제어 코드 생성부(160)는, 루프 출력 신호(DLF_OUT<0:1>)를 토대로 제어 코드(CTRL<0:m>)를 출력할 수 있다.

제어 코드 생성부(160)는, 누적부(ACCOMULATOR, 162), 디코더(164) 및 출력부(166)를 포함할 수 있다.

누적부(162)는, 디지털 동작 클럭(CLK_DIG)에 동기되어, 루프 출력 신호(DLF_OUT<0:1>)를 누적 합산하여 누적 신호(ACCM<0:k>)를 출력할 수 있다. 실시예에서, 누적부(162)는, 디지털 동작 클럭(CLK_DIG)에 동기되어, 2 비트 루프 출력 신호(DLF_OUT<0:1>)의 이전 누적값과 2 비트 루프 출력 신호(DLF_OUT<0:1>)의 현재 값을 합산하여 5 비트 누적 신호(ACCM<0:5>)(즉, k=5)를 생성할 수 있다. 디코더(164)는, 누적 신호(ACCM<0:k>)를 디코딩하여 디코딩 신호(DEC<0:m>)를 생성할 수 있다. 출력부(166)는, 디코딩 신호(DEC<0:m>)를 디지털 동작 클럭(CLK_DIG)에 동기시켜 제어 코드(CTRL<0:m>)로 출력할 수 있다.

도 3 은 도 2 에 도시된 디지털 루프 필터(DLF, 100)의 알고리즘을 설명하기 위한 플로우 차트 이다.

도 3 을 참조하면, 우선, 각 신호들의 초기값이 설정된다(S100). 예를 들어, 예비 합산 신호(P_SUM)는 '0'으로, 합산 신호(SUM)는 '0'으로, 상위 임계값(MAX)은 '+2'로, 하위 임계값(MIN)은 '-2'로 각각 설정될 수 있다. 이 때, 상위 임계값(MAX) 및 하위 임계값(MIN)는 설계 옵션(DESIGN OPTION)에 따라 설정될 수 있다.

참고로, 업/다운 신호(UP/DN)는 2 비트 신호로 구성될 수 있으며, 다음과 같이 설정될 수 있다.

DN	UP	OUTPUT VALUE	STATE
0	0	0	NOP
0	1	+1	UP
1	0	-1	DOWN
1	1	X	-

마찬가지로, 2 비트의 루프 출력 신호(DLF_OUT<0:1>)도 다음과 같이 설정될 수 있다.

DLF_OUT<1>	DLF_OUT<0>	OUTPUT VALUE	STATE
0	0	0	NO FLOW
0	1	+1	OVERFLOW
1	0	-1	UNDERFLOW
1	1	X	-

카운팅부(120)는, 업/다운 신호(UP/DN)와 합산 신호(SUM)를 합산하여 예비 합산 신호(P_SUM)로 출력할 수 있다(S110).

오버/언더 플로우 예측부(140)는, 업/다운 신호(UP/DN)와 합산 신호(SUM)를 토대로, 오버/언더 플로우를 예측하여 루프 출력 신호(DLF_OUT<0:1>)를 생성할 수 있다.

이 때, 합산 신호(SUM)가 상위 임계값(MAX)에 도달한 상태에서 업 상태(즉, '+1')를 알리는 업/다운 신호(UP/DN)가 입력되면(S120), 오버/언더 플로우 예측부(140)는, 오버 플로우 발생(즉, '+1')을 알리는 루프 출력 신호(DLF_OUT<0:1>)를 생성하고, 하위 임계값(MIN)을 선택하기 위한 선택 신호(SEL)를 출력하고, 카운팅부(120)는 선택 신호(SEL)에 응답하여 합산 신호(SUM)를 하위 임계값(MIN)으로 초기화할 수 있도록 한다(S130).

반면, 합산 신호(SUM)가 하위 임계값(MIN)에 도달한 상태에서 다운 상태(즉, '-1')를 알리는 업/다운 신호(UP/DN)가 입력되면(S140), 오버/언더 플로우 예측부(140)는, 언더 플로우 발생(즉, '-1')을 알리는 루프 출력 신호(DLF_OUT<0:1>)를 생성하고, 상위 임계값(MAX)을 선택하기 위한 선택 신호(SEL)를 출력하고, 카운팅부(120)는 선택 신호(SEL)에 응답하여 합산 신호(SUM)를 하위 임계값(MIN)으로 초기화할 수 있도록 한다(S150).

한편, 합산 신호(SUM)가 상위 임계값(MAX) 혹은 하위 임계값(MIN)에 도달한 상태가 아니라면, 오버/언더 플로우 예측부(140)는, 노 플로우 발생(즉, '0')를 알리는 루프 출력 신호(DLF_OUT<0:1>)를 생성하고, 예비 합산 신호(P_SUM)를 선택하기 위한 선택 신호(SEL)를 출력하고, 카운팅부(120)는 선택 신호(SEL)에 응답하여 예비 합산 신호(P_SUM)를 합산 신호(SUM)로 출력할 수 있도록 한다(S160).

상기의 동작들(S110~S160)은 계속하여 되풀이 될 수 있다.

제어 코드 생성부(160)는, 오버/언더 플로우 예측부(140)로부터 출력되는 루프 출력 신호(DLF_OUT<0:1>)를 토대로 제어 코드(CTRL<0:m>)를 출력할 수 있다.

종래의 디지털 루프 필터는, 상위 임계값(MAX)과 하위 임계값(MIN)을 기준으로 업/다운 신호(UP/DN)를 카운팅하여 합산 신호(SUM)를 출력하되, 오버/언더 플로우 발생 시에 합산 신호(SUM)를 센터 값, 즉 '0'의 값으로 초기화하였다. 반면, 본 발명의 실시예에 따른 디지털 루프 필터(100)는, 상위 임계값(MAX)과 하위 임계값(MIN)을 기준으로 업/다운 신호(UP/DN)를 카운팅하여 합산 신호(SUM)를 출력하되, 오버 플로우 발생 시에는, 합산 신호(SUM)를 하위 임계값(MIN)으로 초기화하고, 언더 플로우 발생 시에는 합산 신호(SUM)를 상위 임계값(MAX)으로 초기화할 수 있다. 따라서, 디지털 루프 필터(100) 내부 카운터의 오버 플로우/언더 플로우 처리 알고리즘 개선을 통해 동작 속도를 개선하면서도 지터 감소 및 비트 에러율(BIT ERROR RATE, BER)을 감소시킬 수 있다. 또한, 기존 회로에 비해 1/2 깊이(DEPTH)를 가지는 카운터를 이용하면서도 기존 회로와 동일한 CDR 대역폭(BW)을 구현 가능하여 전체 CDR 회로의 면적을 감소 시킬 수 있다.

도 4 는 본 발명의 일 실시예에 따른 위상 회전부(200)를 설명하기 위한 블록도 이다.

도 4 를 참조하면, 위상 회전부(200)는, 클럭(CLK<0:15>)을 입력받아 다중 위상 클럭(R_CLK<0:15>)을 생성하되, 다중 위상 클럭(R_CLK<0:15>)이 입력 데이터(DIN)의 최적 샘플링 위치로 천이될 수 있도록 제어 코드(CTRL<0:m>)에 응답하여 다중 위상 클럭(R_CLK<0:15>)의 위상을 조절할 수 있다.

위상 회전부(200)는, 클럭 선택부(710) 및 위상 보간부(730)를 포함할 수 있다.

클럭 선택부(710)는, 제어 코드(CTRL<0:m>)의 일부 비트들(CTRL<0:k>)(k는 0보다 크고 m 보다 작은 정수)에 응답하여, 입력 클럭들(CLK0~CLK15) 중 2개의 클럭들을 선택하여 제 1 및 제 2 선택 클럭들(SEL_CLK0, SEL_CLK1)로 출력할 수 있다. 클럭 선택부(710)는 제 1 먹스(712) 및 제 2 먹스(714)를 포함할 수 있다.

위상 보간부(730)는 제 1 및 제 2 선택 클럭들(SEL_CLK0, SEL_CLK1)을 합성해 다중 위상 클럭(R_CLK<0:15>)을 생성할 수 있다. 위상 보간부(730)는 제어 코드(CTRL<0:m>)의 나머지 비트들(CTRL<k+1:m>)에 의해 결정된 합성비로 제 1 및 제 2 선택 클럭들(SEL_CLK0, SEL_CLK1)을 합성할 수 있다. 다중 위상 클럭(R_CLK<0:15>)은 제 1 선택 클럭(SEL_CLK0)과 제 2 선택 클럭(SEL_CLK1) 사이의 위상을 가지게 되며, 그 위상은 합성비에 따라 결정될 수 있다.

이하, 도 5a 내지 도 7b 를 참조하여, 도 1 내지 도 4 에서 설명된 디지털 루프 필터(DLF, 100)의 동작을 설명하고자 한다.

도 5a 내지 도 5b 은 제 1 조건 상황에서 종래의 디지털 루프 필터의 동작과 본 발명의 일 실시예에 따른 디지털 루프 필터(DLF, 100)의 동작을 설명하기 위한 파형도 이다. 참고로, 제 1 조건은 루프 레이턴시가 '0'인 상태에서 노이즈가 유입되지 않은 조건을 나타낸다. 각 도면에서 'CDR PAHSE'는 CDR 회로(10)의 다중 위상 클럭(R_CLK<0:15>)의 위상(이하, 'CDR 위상'이라고 한다)이 타겟 락킹 포인트(즉, 입력 데이터(DIN)의 위상)로부터 벗어나 있는 정도를 의미한다.

먼저, 도 5a 를 참조하면, 제 1 조건에서 종래의 디지털 루프 필터의 동작이 도시되어 있다. 우선, CDR 위상이 타겟 락킹 포인트 보다 뒤쳐지는 경우, 업 상태를 알리는 업/다운 신호(UP/DN)가 입력되고, 이를 카운팅하여 합산 신호(SUM)가 생성된다. ① 시점에서, 합산 신호(SUM)가 상위 임계값(MAX)에 도달한 상태에서 업 상태를 알리는 업/다운 신호(UP/DN)가 입력되면, 오버 플로우 발생을 알리는 루프 출력 신호(DLF_OUT<0:1>)가 생성된다. 이에 따라, 합산 신호(SUM)가 ‘0’으로 초기화되고, CDR 위상이 조절된다.

이 후, CDR 위상이 타겟 락킹 포인트 보다 앞선 경우, 다운 상태를 알리는 업/다운 신호(UP/DN)가 입력되고, 이를 카운팅하여 합산 신호(SUM)가 생성된다. ② 시점에서, 합산 신호(SUM)가 하위 임계값(MIN)에 도달한 상태에서 다운 상태를 알리는 업/다운 신호(UP/DN)가 입력되면, 언더 플로우 발생을 알리는 루프 출력 신호(DLF_OUT<0:1>)가 생성된다. 이에 따라, 합산 신호(SUM)가 ‘0’으로 초기화되고, CDR 위상이 조절된다.

도 5b 를 참조하면, 제 1 조건에서 본 발명의 실시예에 따른 디지털 루프 필터(100)의 동작이 도시되어 있다. 우선, CDR 위상이 타겟 락킹 포인트 보다 뒤쳐지는 경우, 업 상태를 알리는 업/다운 신호(UP/DN)가 입력되고, 이를 카운팅하여 합산 신호(SUM)가 생성된다. ③ 시점에서, 합산 신호(SUM)가 상위 임계값(MAX)에 도달한 상태에서 업 상태를 알리는 업/다운 신호(UP/DN)가 입력되면, 오버 플로우 발생을 알리는 루프 출력 신호(DLF_OUT<0:1>)가 생성된다. 이에 따라, 합산 신호(SUM)가 하위 임계값(MIN)으로 초기화되고, CDR 위상이 조절된다. 이 후, ④ 시점에서, 합산 신호(SUM)가 하위 임계값(MIN)로 초기화된 상태에서 다운 상태를 알리는 업/다운 신호(UP/DN)가 입력되면, 언더 플로우 발생을 알리는 루프 출력 신호(DLF_OUT<0:1>)가 생성된다. 이에 따라, 합산 신호(SUM)가 상위 임계값(MAX)으로 초기화되고, CDR 위상이 조절된다.

상기와 같이, 도 5b 에 도시된 본 발명의 실시예에 따른 디지털 루프 필터(100)는 도 5a 에 도시된 종래의 디지털 루프 필터에 비해 업/다운 신호(UP/DN)의 반복 주기가 짧으므로 CDR 위상이 타겟 락킹 포인트에서 벗어난 경우에도 빠르게 원래 상태로 복구될 수 있다. 또한, 도 5a 에 도시된 종래의 디지털 루프 필터는 오버 플로우 혹은 언더 플로우 발생 시 합산 신호(SUM)가 '0'으로 초기화되어 다시 추적(TRACKING)을 시작한다. 따라서, CDR 대역폭(BW) 4를 가지는 카운터를 구현하기 위해서는 상위 임계값(MAX) 및 하위 임계값(MIN)이 각각 +/- 4 설정되어야 한다. 반면, 도 5b 에 도시된 본 발명의 실시예에 따른 디지털 루프 필터(100)는 오버 플로우 혹은 언더 플로우 발생 시 합산 신호(SUM)가 각각 하위 임계값(MIN) 혹은 상위 임계값(MAX)으로 초기화된다. 따라서, 똑같은 CDR 대역폭(BW) 4를 가지는 카운터를 구현하기 위해서는 상위 임계값(MAX) 및 하위 임계값(MIN)이 각각 +/- 2 로 설정되어도 된다. 결과적으로, 본 발명의 실시예에 따른 디지털 루프 필터(100)는 기존 회로에 비해 1/2 깊이(DEPTH)를 가지는 카운터를 이용하면서도 기존 회로와 동일한 CDR 대역폭(BW)을 구현 가능하다.

도 6a 내지 도 6b 은 제 2 조건 상황에서 종래의 디지털 루프 필터의 동작과 본 발명의 일 실시예에 따른 디지털 루프 필터(DLF, 100)의 동작을 설명하기 위한 파형도 이다. 참고로, 제 2 조건은 루프 레이턴시가 '1'인 상태에서 노이즈가 유입되지 않은 조건을 나타낸다. 도 6a 및 도 6b 에서, 루프 레이턴시 '1'에 의해 루프 출력 신호(DLF_OUT<0:1>)가 출력된 후 1 싸이클 이후에 CDR 위상이 조절되는 점이 도시되어 있다.

먼저, 도 6a 를 참조하면, 제 2 조건에서 종래의 디지털 루프 필터의 동작이 도시되어 있다. 우선, CDR 위상이 타겟 락킹 포인트 보다 뒤쳐지는 경우, 업 상태를 알리는 업/다운 신호(UP/DN)가 입력되고, 이를 카운팅하여 합산 신호(SUM)가 생성된다. ① 시점에서, 합산 신호(SUM)가 상위 임계값(MAX)에 도달한 상태에서 업 상태를 알리는 업/다운 신호(UP/DN)가 입력되면, 오버 플로우 발생을 알리는 루프 출력 신호(DLF_OUT<0:1>)가 생성되고, 이에 따라, 합산 신호(SUM)가 ‘0’으로 초기화된다. 루프 레이턴시 '1'에 의해 루프 출력 신호(DLF_OUT<0:1>)가 출력된 후 1 싸이클 이후에, CDR 위상이 조절된다.

이 후, CDR 위상이 타겟 락킹 포인트 보다 앞선 경우, 다운 상태를 알리는 업/다운 신호(UP/DN)가 입력되고, 이를 카운팅하여 합산 신호(SUM)가 생성된다. ② 시점에서, 합산 신호(SUM)가 하위 임계값(MIN)에 도달한 상태에서 다운 상태를 알리는 업/다운 신호(UP/DN)가 입력되면, 언더 플로우 발생을 알리는 루프 출력 신호(DLF_OUT<0:1>)가 생성되고, 이에 따라, 합산 신호(SUM)가 ‘0’으로 초기화된다. 루프 레이턴시 '1'에 의해 루프 출력 신호(DLF_OUT<0:1>)가 출력된 후 1 싸이클 이후에, CDR 위상이 조절된다.

도 6b 를 참조하면, 제 2 조건에서 본 발명의 실시예에 따른 디지털 루프 필터(100)의 동작이 도시되어 있다. 우선, CDR 위상이 타겟 락킹 포인트 보다 뒤쳐지는 경우, 업 상태를 알리는 업/다운 신호(UP/DN)가 입력되고, 이를 카운팅하여 합산 신호(SUM)가 생성된다. ③ 시점에서, 합산 신호(SUM)가 상위 임계값(MAX)에 도달한 상태에서 업 상태를 알리는 업/다운 신호(UP/DN)가 입력되면, 오버 플로우 발생을 알리는 루프 출력 신호(DLF_OUT<0:1>)가 생성되고, 이에 따라, 합산 신호(SUM)가 하위 임계값(MIN)으로 초기화된다. 루프 레이턴시 '1'에 의해 루프 출력 신호(DLF_OUT<0:1>)가 출력된 후 1 싸이클 이후에, CDR 위상이 조절된다. 이 후, ④ 시점에서, 합산 신호(SUM)가 하위 임계값(MIN)로 초기화된 상태에서 다운 상태를 알리는 업/다운 신호(UP/DN)가 입력되면, 언더 플로우 발생을 알리는 루프 출력 신호(DLF_OUT<0:1>)가 생성되고, 이에 따라, 합산 신호(SUM)가 상위 임계값(MAX)으로 초기화된다. 루프 레이턴시 '1'에 의해 루프 출력 신호(DLF_OUT<0:1>)가 출력된 후 1 싸이클 이후에, CDR 위상이 조절된다.

상기와 같이, 도 6b 에 도시된 본 발명의 실시예에 따른 디지털 루프 필터(100)는 도 6a 에 도시된 종래의 디지털 루프 필터에 비해, 루프 레이턴시가 존재하는 조건에서도 업/다운 신호(UP/DN)의 반복 주기가 짧으므로 CDR 위상이 타겟 락킹 포인트에서 벗어난 경우에도 빠르게 원래 상태로 복구될 수 있다. 또한, 도 6b 에 도시된 본 발명의 실시예에 따른 디지털 루프 필터(100)는 도 6a 에 도시된 종래의 디지털 루프 필터에 비해, 루프 레이턴시가 존재하는 조건에서도 1/2 깊이(DEPTH)를 가지는 카운터를 이용하면서도 기존 회로와 동일한 CDR 대역폭(BW)을 구현 가능하다.

도 7a 내지 도 7b 은 제 3 조건 상황에서 종래의 디지털 루프 필터의 동작과 본 발명의 일 실시예에 따른 디지털 루프 필터(DLF, 100)의 동작을 설명하기 위한 파형도 이다. 참고로, 제 3 조건은 루프 레이턴시가 '1'인 상태에서 노이즈가 유입된 조건을 나타낸다. 도 7a 및 도 7b 에서, 루프 레이턴시 '1'에 의해 루프 출력 신호(DLF_OUT<0:1>)가 출력된 후 1 싸이클 이후에 CDR 위상이 조절되며, 노이즈 유입에 의해 CDR 위상이 타겟 락킹 포인트로부터 기존에 비해 더 벗어난 점이 도시되어 있다.

먼저, 도 7a 를 참조하면, 제 3 조건에서 종래의 디지털 루프 필터의 동작이 도시되어 있다. 우선, CDR 위상이 타겟 락킹 포인트 보다 뒤쳐지는 경우, 업 상태를 알리는 업/다운 신호(UP/DN)가 입력되고, 이를 카운팅하여 합산 신호(SUM)가 생성된다. ① 시점에서, 합산 신호(SUM)가 상위 임계값(MAX)에 도달한 상태에서 업 상태를 알리는 업/다운 신호(UP/DN)가 입력되면, 오버 플로우 발생을 알리는 루프 출력 신호(DLF_OUT<0:1>)가 생성되고, 이에 따라, 합산 신호(SUM)가 ‘0’으로 초기화된다. 루프 레이턴시 '1'에 의해 루프 출력 신호(DLF_OUT<0:1>)가 출력된 후 1 싸이클 이후에, CDR 위상이 조절된다.

이 후, CDR 위상이 타겟 락킹 포인트 보다 앞선 경우, 다운 상태를 알리는 업/다운 신호(UP/DN)가 입력되고, 이를 카운팅하여 합산 신호(SUM)가 생성된다. 이 때, 노이즈 유입에 의해 CDR 위상이 타겟 락킹 포인트로부터 기존에 비해 더 벗어나게 되면, 타겟 락킹 포인트로 복구하는 데 걸리는 시간이 더 소요된다. 즉, ② 시점에서, 합산 신호(SUM)가 하위 임계값(MIN)에 도달한 상태에서 다운 상태를 알리는 업/다운 신호(UP/DN)가 입력되면, 언더 플로우가 발생하여 합산 신호(SUM)가 ‘0’으로 초기화되고, 1 싸이클 이후에, CDR 위상이 조절된다. 이후, ②' 시점에서, 언더 플로우 발생이 다시 한번 발생하여 합산 신호(SUM)가 ‘0’으로 초기화되고, 1 싸이클 이후에, CDR 위상이 조절된다.

도 7b 를 참조하면, 제 3 조건에서 본 발명의 실시예에 따른 디지털 루프 필터(100)의 동작이 도시되어 있다. 우선, CDR 위상이 타겟 락킹 포인트 보다 뒤쳐지는 경우, 업 상태를 알리는 업/다운 신호(UP/DN)가 입력되고, 이를 카운팅하여 합산 신호(SUM)가 생성된다. ③ 시점에서, 합산 신호(SUM)가 상위 임계값(MAX)에 도달한 상태에서 업 상태를 알리는 업/다운 신호(UP/DN)가 입력되면, 오버 플로우 발생을 알리는 루프 출력 신호(DLF_OUT<0:1>)가 생성되고, 이에 따라, 합산 신호(SUM)가 하위 임계값(MIN)으로 초기화된다. 루프 레이턴시 '1'에 의해 루프 출력 신호(DLF_OUT<0:1>)가 출력된 후 1 싸이클 이후에, CDR 위상이 조절된다.

이 후, CDR 위상이 타겟 락킹 포인트 보다 앞선 경우, 다운 상태를 알리는 업/다운 신호(UP/DN)가 입력되고, 이를 카운팅하여 합산 신호(SUM)가 생성된다. 이 때, 노이즈 유입에 의해 CDR 위상이 타겟 락킹 포인트로부터 기존에 비해 더 벗어나게 되면, 타겟 락킹 포인트로 복구하는 데 걸리는 시간이 더 소요된다. 즉, ④ 시점에서, 합산 신호(SUM)가 하위 임계값(MIN)로 초기화된 상태에서 다운 상태를 알리는 업/다운 신호(UP/DN)가 입력되면, 언더 플로우가 발생하여 합산 신호(SUM)가 상위 임계값(MAX)으로 초기화되고, 1 싸이클 이후에, CDR 위상이 조절된다. 이후, ④' 시점에서, 언더 플로우 발생이 다시 한번 발생하여 합산 신호(SUM)가 상위 임계값(MAX)으로 초기화되고, 1 싸이클 이후에, CDR 위상이 조절된다.

상기와 같이, 도 7b 에 도시된 본 발명의 실시예에 따른 디지털 루프 필터(100)는 도 7a 에 도시된 종래의 디지털 루프 필터에 비해, 루프 레이턴시가 존재하는 상태에서 노이즈가 유입되는 조건에서도 업/다운 신호(UP/DN)의 반복 주기가 짧으므로 CDR 위상이 타겟 락킹 포인트에서 벗어난 경우에도 빠르게 원래 상태로 복구될 수 있다. 따라서, 동작 속도를 개선하면서도 지터 감소 및 비트 에러율(BIT ERROR RATE, BER)을 감소시킬 수 있다는 효과가 있다.

또한, 도 7b 에 도시된 본 발명의 실시예에 따른 디지털 루프 필터(100)는 도 7a 에 도시된 종래의 디지털 루프 필터에 비해, 루프 레이턴시가 존재하는 상태에서 노이즈가 유입되는 조건에서도 1/2 깊이(DEPTH)를 가지는 카운터를 이용하면서도 기존 회로와 동일한 CDR 대역폭(BW)을 구현 가능하다. 따라서, 전체 CDR 회로의 면적 감소를 도모할 수 있다는 효과가 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

100: 디지털 루프 필터 120: 카운팅부
122: 합산기 124: 멀티플렉서
126_1~126_N: 플립플롭들 140: 오버/언더 플로우 예측부
160: 제어 코드 생성부 162: 누적부
164: 디코더 166: 출력부

Claims

입력 데이터과 다중 위상 클럭의 위상을 비교하여 위상 천이 정보에 해당하는 업/다운 신호를 생성하는 위상 비교부;
상위 임계값과 하위 임계값을 기준으로 상기 업/다운 신호를 카운팅하는 카운팅부를 포함하며, 오버 플로우 발생시 상기 하위 임계값을 상기 카운팅부의 초기값으로 설정하고, 언더 플로우 발생시 상기 상위 임계값을 상기 카운팅부의 초기값으로 설정하는 필터링부; 및
상기 필터링부으로부터 출력되는 제어 코드에 응답하여 상기 다중 위상 클럭의 위상을 조절하는 위상 회전부
를 포함하는 클럭 데이터 복구 회로.
제 1 항에 있어서,
상기 필터링부는,
상기 업/다운 신호와 합산 신호를 토대로, 오버/언더 플로우를 예측하여 루프 출력 신호를 생성하며, 상기 오버 플로우 발생시 상기 하위 임계값을 선택하고, 상기 언더 플로우 발생시 상기 상위 임계값을 선택하기 위한 선택 신호를 출력하는 오버/언더 플로우 예측부;
상기 상위 임계값과 상기 하위 임계값을 기준으로 상기 업/다운 신호를 카운팅하여 상기 합산 신호를 출력하며, 오버 플로우 혹은 언더 플로우 발생 시 상기 선택 신호에 응답하여 상기 합산 신호의 초기값을 설정하는 카운팅부; 및
상기 루프 출력 신호를 토대로, 상기 제어 코드를 출력하는 제어 코드 생성부
를 포함하는 것을 특징으로 하는 클럭 데이터 복구 회로.
제 2 항에 있어서,
상기 오버/언더 플로우 예측부는,
상기 합산 신호가 상기 상위 임계값에 도달한 상태에서 업 상태를 알리는 상기 업/다운 신호가 입력되면, 오버 플로우 발생을 알리는 상기 루프 출력 신호를 생성하고, 상기 하위 임계값을 선택하기 위한 선택 신호를 출력하는 것
을 특징으로 하는 클럭 데이터 복구 회로.
제 2 항에 있어서,
상기 오버/언더 플로우 예측부는,
상기 합산 신호가 상기 하위 임계값에 도달한 상태에서 다운 상태를 알리는 상기 업/다운 신호가 입력되면, 언더 플로우 발생을 알리는 상기 루프 출력 신호를 생성하고, 상기 상위 임계값을 선택하기 위한 선택 신호를 출력하는 것
을 특징으로 하는 클럭 데이터 복구 회로.
제 2 항에 있어서,
상기 카운팅부는,
상기 업/다운 신호와 상기 합산 신호를 합산하여 예비 합산 신호를 출력하기 위한 합산기;
상기 선택 신호에 응답하여 상기 예비 합산 신호, 상기 하위 임계값 및 상기 상위 임계값 중 하나를 선택하여 출력하기 위한 멀티플렉서; 및
디지털 동작 클럭에 동기하여 상기 멀티플렉서의 출력 신호를 래치하여 상기 합산 신호로 출력하기 위한 복수 개의 플립플롭들
을 포함하는 것을 특징으로 하는 클럭 데이터 복구 회로.
제 2 항에 있어서,
상기 제어 코드 생성부는,
디지털 동작 클럭에 동기되어, 상기 루프 출력 신호를 누적 합산하여 누적 신호를 출력하기 위한 누적부;
상기 누적 신호를 디코딩하여 디코딩 신호를 생성하기 위한 디코더; 및
상기 디코딩 신호를 상기 디지털 동작 클럭에 동기시켜 상기 제어 코드로 출력하기 위한 출력부
를 포함하는 것을 특징으로 하는 클럭 데이터 복구 회로.
제 1 항에 있어서,
상기 위상 회전부는,
상기 제어 코드의 일부 비트들에 응답하여 입력 클럭들 중 2개의 클럭들을 선택하여 제 1 및 제 2 선택 클럭들로 출력하기 위한 클럭 선택부; 및
상기 제어 코드의 나머지 비트들에 응답하여 제 1 및 제 2 선택 클럭들을 합성하여 상기 다중 위상 클럭을 생성하기 위한 위상 보간부
를 포함하는 것을 특징으로 하는 클럭 데이터 복구 회로.
제 1 항에 있어서,
상기 위상 비교부는,
상기 다중 위상 클럭을 이용하여 상기 입력 데이터를 샘플링하여 위상 천이 정보를 출력하는 샘플러; 및
상기 위상 천이 정보를 입력받아, 데이터 천이가 일어난 구간에 해당하는 업/다운 신호를 생성하는 위상 검출부
를 포함하는 것을 특징으로 하는 클럭 데이터 복구 회로.
기준 신호와 피드백 신호를 비교해 위상 천이 정보를 포함하는 업/다운 신호를 생성하는 업/다운 신호 생성부;
상기 업/다운 신호와 합산 신호를 토대로, 오버/언더 플로우를 예측하여 제어 코드를 생성하며, 상기 오버 플로우 발생시 상기 하위 임계값을 선택하고, 상기 언더 플로우 발생시 상기 상위 임계값을 선택하기 위한 선택 신호를 출력하는 오버/언더 플로우 예측부;
상위 임계값과 하위 임계값을 기준으로 상기 업/다운 신호를 카운팅하여 상기 합산 신호를 출력하며, 오버 플로우 혹은 언더 플로우 발생 시 상기 선택 신호에 응답하여 상기 합산 신호의 초기값을 설정하는 카운팅부; 및
상기 제어 코드에 응답하여 상기 피드백 신호를 생성하는 피드백부
를 포함하는 집적 회로.
제 9 항에 있어서,
상기 오버/언더 플로우 예측부는,
상기 합산 신호가 상기 상위 임계값에 도달한 상태에서 업 상태를 알리는 업/다운 신호가 입력되면, 오버 플로우 발생을 알리는 상기 제어 코드를 생성하고, 상기 하위 임계값을 선택하기 위한 상기 선택 신호를 출력하는 것
을 특징으로 하는 집적 회로.
제 9 항에 있어서,
상기 오버/언더 플로우 예측부는,
상기 합산 신호가 상기 하위 임계값에 도달한 상태에서 다운 상태를 알리는 업/다운 신호가 입력되면, 언더 플로우 발생을 알리는 상기 제어 코드를 생성하고, 상기 상위 임계값을 선택하기 위한 상기 선택 신호를 출력하는 것
를 포함하는 것을 특징으로 하는 집적 회로.
제 9 항에 있어서,
상기 카운팅부는,
상기 업/다운 신호와 상기 합산 신호를 합산하여 예비 합산 신호를 출력하기 위한 합산기;
상기 선택 신호에 응답하여 상기 예비 합산 신호, 상기 하위 임계값 및 상기 상위 임계값 중 하나를 선택하여 출력하기 위한 멀티플렉서; 및
디지털 동작 클럭에 동기하여 상기 멀티플렉서의 출력 신호를 래치하여 상기 합산 신호로 출력하기 위한 복수 개의 플립플롭들
를 포함하는 것을 특징으로 하는 집적 회로.
제 9 항에 있어서,
상기 피드백부는,
상기 제어 코드의 일부 비트들에 응답하여 입력 클럭들 중 2개의 클럭들을 선택하여 제 1 및 제 2 선택 클럭들로 출력하기 위한 클럭 선택부; 및
상기 제어 코드의 나머지 비트들에 응답하여 상기 제 1 및 제 2 선택 클럭들을 합성하여 상기 피드백 신호를 생성하기 위한 위상 보간부
를 포함하는 것을 특징으로 하는 집적 회로.
입력 데이터과 다중 위상 클럭의 위상을 비교하여 위상 천이 정보에 해당하는 업/다운 신호를 생성하는 단계;
상위 임계값과 하위 임계값을 기준으로 상기 업/다운 신호를 카운팅하여 합산 신호를 출력하는 단계;
상기 업/다운 신호와 상기 합산 신호를 토대로, 오버/언더 플로우를 예측하여 제어 코드를 생성하는 단계; 및
상기 제어 코드에 응답하여 상기 다중 위상 클럭의 위상을 조절하는 단계
를 포함하며, 상기 오버 플로우 발생시 상기 하위 임계값을 상기 합산 신호의 초기값으로 설정하고, 상기 언더 플로우 발생시 상기 상위 임계값을 상기 합산 신호의 초기값으로 설정하는 클럭 데이터 복구 방법.
제 14 항에 있어서,
상기 합산 신호가 상기 상위 임계값에 도달한 상태에서 업 상태를 알리는 상기 업/다운 신호가 입력되면, 오버 플로우 발생을 알리는 상기 제어 코드를 생성하고, 상기 하위 임계값을 상기 합산 신호의 초기값으로 설정하는 것
을 특징으로 하는 클럭 데이터 복구 방법.
제 14 항에 있어서,
상기 합산 신호가 상기 하위 임계값에 도달한 상태에서 다운 상태를 알리는 상기 업/다운 신호가 입력되면, 언더 플로우 발생을 알리는 상기 제어 코드를 생성하고, 상기 상위 임계값을 상기 합산 신호의 초기값으로 설정하는 것
을 특징으로 하는 클럭 데이터 복구 방법.
제 14 항에 있어서,
상기 입력 데이터과 다중 위상 클럭의 위상을 비교하여 위상 천이 정보에 해당하는 업/다운 신호를 생성하는 단계는,
상기 다중 위상 클럭을 이용하여 상기 입력 데이터를 샘플링하여 상기 위상 천이 정보를 출력하는 단계; 및
상기 위상 천이 정보를 입력받아, 데이터 천이가 일어난 구간에 해당하는 상기 업/다운 신호를 생성하는 단계
를 포함하는 것을 특징으로 하는 클럭 데이터 복구 방법.