KR20170083822A - Semiconductor device and fabricated method thereof - Google Patents

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Abstract

게이트 올 어라운드 구조를 갖는 트랜지스터의 문턱전압을 다양하게 조절함으로써, 소자 성능을 개선할 수 있는 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역의 상기 기판 상에, 상기 기판과 이격되는 제1 와이어 패턴; 상기 제2 영역의 상기 기판 상에, 상기 기판과 이격되는 제2 와이어 패턴; 상기 제1 와이어 패턴의 둘레를 감싸는 제1 게이트 절연막; 상기 제2 와이어 패턴의 둘레를 감싸는 제2 게이트 절연막; 상기 제1 게이트 절연막 상에, 상기 제1 와이어 패턴과 교차하고, 내부에 제1 금속 산화물막을 포함하는 제1 게이트 전극; 상기 제2 게이트 절연막 상에, 상기 제2 와이어 패턴과 교차하는 제2 게이트 전극; 상기 제1 게이트 전극의 측벽 상의 제1 게이트 스페이서; 및 상기 제2 게이트 전극의 측벽 상의 제2 게이트 스페이서를 포함한다.A semiconductor device capable of improving device performance by variously adjusting a threshold voltage of a transistor having a gate all around structure. The semiconductor device comprising: a substrate including a first region and a second region; A first wire pattern spaced apart from the substrate on the substrate in the first region; A second wire pattern spaced apart from the substrate on the substrate in the second region; A first gate insulating layer surrounding a periphery of the first wire pattern; A second gate insulating film surrounding a periphery of the second wire pattern; A first gate electrode on the first gate insulating film, the first gate electrode intersecting the first wire pattern and including a first metal oxide film therein; A second gate electrode crossing the second wire pattern on the second gate insulating film; A first gate spacer on a sidewall of the first gate electrode; And a second gate spacer on a sidewall of the second gate electrode.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and fabricated method thereof}[0001] DESCRIPTION [0002] Semiconductor device and fabricated method [

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 더 구체적으로 게이트 올 어라운드(gate all around) 구조를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.More particularly, the present invention relates to a semiconductor device having a gate all around structure and a method of manufacturing the same.

반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 나노와이어(nanowire) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디를 둘러싸도록 게이트를 형성하는 게이트 올 어라운드 구조가 제안되었다. As one of scaling techniques for increasing the density of semiconductor devices, a gate allround structure has been proposed in which a silicon body in the shape of a nanowire is formed on a substrate and a gate is formed to surround the silicon body .

이러한 게이트 올 어라운드 구조는 3차원의 채널을 이용하기 때문에, 스케일링이 용이하다. 또한, 게이트의 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.Since the gate all-around structure uses a three-dimensional channel, scaling is easy. Also, the current control capability can be improved without increasing the length of the gate. In addition, the short channel effect (SCE) in which the potential of the channel region is affected by the drain voltage can be effectively suppressed.

본 발명이 해결하려는 과제는, 게이트 올 어라운드 구조를 갖는 트랜지스터의 문턱전압을 다양하게 조절함으로써, 소자 성능을 개선할 수 있는 반도체 장치를 제공하는 것이다. SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor device capable of improving the device performance by variously adjusting the threshold voltage of a transistor having a gate all around structure.

본 발명이 해결하려는 다른 과제는, 게이트 올 어라운드 구조를 갖는 트랜지스터의 문턱전압을 다양하게 조절함으로써, 소자 성능을 개선할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.Another problem to be solved by the present invention is to provide a semiconductor device manufacturing method capable of improving device performance by variously adjusting threshold voltages of a transistor having a gate all around structure.

본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다. The problems to be solved by the present invention are not limited to the above-mentioned problems, and other matters not mentioned can be clearly understood by those skilled in the art from the following description.

상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역의 상기 기판 상에, 상기 기판과 이격되는 제1 와이어 패턴; 상기 제2 영역의 상기 기판 상에, 상기 기판과 이격되는 제2 와이어 패턴; 상기 제1 와이어 패턴의 둘레를 감싸는 제1 게이트 절연막; 상기 제2 와이어 패턴의 둘레를 감싸는 제2 게이트 절연막; 상기 제1 게이트 절연막 상에, 상기 제1 와이어 패턴과 교차하고, 내부에 제1 금속 산화물막을 포함하는 제1 게이트 전극; 상기 제2 게이트 절연막 상에, 상기 제2 와이어 패턴과 교차하는 제2 게이트 전극; 상기 제1 게이트 전극의 측벽 상의 제1 게이트 스페이서; 및 상기 제2 게이트 전극의 측벽 상의 제2 게이트 스페이서를 포함한다.According to an aspect of the present invention, there is provided a semiconductor device comprising: a substrate including a first region and a second region; A first wire pattern spaced apart from the substrate on the substrate in the first region; A second wire pattern spaced apart from the substrate on the substrate in the second region; A first gate insulating layer surrounding a periphery of the first wire pattern; A second gate insulating film surrounding a periphery of the second wire pattern; A first gate electrode on the first gate insulating film, the first gate electrode intersecting the first wire pattern and including a first metal oxide film therein; A second gate electrode crossing the second wire pattern on the second gate insulating film; A first gate spacer on a sidewall of the first gate electrode; And a second gate spacer on a sidewall of the second gate electrode.

본 발명의 몇몇 실시예에서, 상기 제1 게이트 스페이서는 제1 트렌치를 정의하고, 상기 제1 게이트 전극은 상기 제1 게이트 절연막을 감싸고 상기 제1 트렌치의 측벽을 따라 연장되는 제1 하부 게이트 전극과, 상기 제1 하부 게이트 전극 상에 상기 제1 트렌치를 채우는 제1 상부 게이트 전극을 포함한다.In some embodiments of the present invention, the first gate spacer defines a first trench, and the first gate electrode surrounds the first gate insulating film and includes a first bottom gate electrode extending along a sidewall of the first trench, And a first top gate electrode filling the first trench on the first bottom gate electrode.

본 발명의 몇몇 실시예에서, 상기 제1 금속 산화물막은 상기 제1 하부 게이트 전극과 상기 제1 상부 게이트 전극의 경계에 위치한다.In some embodiments of the present invention, the first metal oxide film is located at a boundary between the first bottom gate electrode and the first top gate electrode.

본 발명의 몇몇 실시예에서, 상기 제1 금속 산화물막은 상기 제1 하부 게이트 전극 내부에 위치하고, 상기 제1 금속 산화물막은 상기 제1 상부 게이트 전극 및 상기 제1 게이트 절연막과 이격된다.In some embodiments of the present invention, the first metal oxide film is located inside the first bottom gate electrode, and the first metal oxide film is spaced apart from the first top gate electrode and the first gate insulating film.

본 발명의 몇몇 실시예에서, 상기 제1 금속 산화물막은 서로 이격되는 제1 상부 금속 산화물막과 제1 하부 금속 산화물막을 포함하고, 상기 제1 하부 금속 산화물막은 상기 제1 하부 게이트 전극과 상기 제1 게이트 절연막의 경계에 위치한다.In some embodiments of the present invention, the first metal oxide film includes a first upper metal oxide film and a first lower metal oxide film that are spaced apart from each other, and the first lower metal oxide film includes a first lower metal oxide film, And is located at the boundary of the gate insulating film.

본 발명의 몇몇 실시예에서, 상기 제1 게이트 절연막에 포함된 금속은 상기 제1 하부 금속 산화물막에 포함된 금속과 다르다.In some embodiments of the present invention, the metal contained in the first gate insulating film is different from the metal contained in the first lower metal oxide film.

본 발명의 몇몇 실시예에서, 상기 제2 게이트 스페이서는 제2 트렌치를 정의하고, 상기 제2 게이트 전극은 상기 제2 게이트 절연막을 감싸고 상기 제2 트렌치의 측벽을 따라 연장되는 제2 하부 게이트 전극과, 상기 제2 하부 게이트 전극 상의 제2 상부 게이트 전극을 포함하고, 상기 제2 게이트 전극의 내부에 위치하는 금속 산화물막을 비포함한다.In some embodiments of the present invention, the second gate spacer defines a second trench, and the second gate electrode surrounds the second gate insulating film and extends along a sidewall of the second trench, A second upper gate electrode on the second lower gate electrode, and a metal oxide film located inside the second gate electrode.

본 발명의 몇몇 실시예에서, 상기 제2 게이트 스페이서는 제2 트렌치를 정의하고, 상기 제2 게이트 전극은 상기 제2 게이트 절연막을 감싸고 상기 제2 트렌치의 측벽을 따라 연장되는 제2 하부 게이트 전극과, 상기 제2 하부 게이트 전극 상의 제2 상부 게이트 전극을 포함하고, 상기 제2 게이트 전극은 제2 금속 산화물막을 더 포함한다.In some embodiments of the present invention, the second gate spacer defines a second trench, and the second gate electrode surrounds the second gate insulating film and extends along a sidewall of the second trench, A second upper gate electrode on the second bottom gate electrode, and the second gate electrode further comprises a second metal oxide film.

본 발명의 몇몇 실시예에서, 상기 제2 금속 산화물막은 상기 제2 하부 게이트 전극과 상기 제2 상부 게이트 전극의 경계에 위치한다.In some embodiments of the present invention, the second metal oxide film is located at a boundary between the second bottom gate electrode and the second top gate electrode.

본 발명의 몇몇 실시예에서, 상기 제2 금속 산화물막은 상기 제2 하부 게이트 전극 내부에 위치하고, 상기 제2 금속 산화물막은 상기 제2 상부 게이트 전극 및 상기 제2 게이트 절연막과 이격된다.In some embodiments of the present invention, the second metal oxide film is located inside the second bottom gate electrode, and the second metal oxide film is spaced apart from the second top gate electrode and the second gate insulating film.

본 발명의 몇몇 실시예에서, 상기 제1 금속 산화물막 및 상기 제2 금속 산화물막은 서로 동일한 물질이고, 상기 제1 금속 산화물막의 두께와 상기 제2 금속 산화물막의 두께는 서로 다르다.In some embodiments of the present invention, the first metal oxide film and the second metal oxide film are the same material, and the thickness of the first metal oxide film and the thickness of the second metal oxide film are different from each other.

본 발명의 몇몇 실시예에서, 상기 제1 금속 산화물막 및 상기 제2 금속 산화물막은 서로 다른 물질이다. In some embodiments of the present invention, the first metal oxide film and the second metal oxide film are different materials.

본 발명의 몇몇 실시예에서, 상기 기판은 반도체 기판과 상기 반도체 기판 상에 형성된 절연막 기판을 포함한다.In some embodiments of the present invention, the substrate includes a semiconductor substrate and an insulating film substrate formed on the semiconductor substrate.

본 발명의 몇몇 실시예에서, 상기 기판의 상면으로부터 돌출된 제1 핀형 돌출부 및 제2 핀형 돌출부를 더 포함하고, 상기 제1 와이어 패턴은 상기 제1 핀형 돌출부와 수직적으로 중첩되고, 상기 제2 와이어 패턴은 상기 제2 핀형 돌출부와 수직적으로 중첩된다.In some embodiments of the present invention, the apparatus further comprises a first pin-shaped protrusion and a second pin-shaped protrusion protruding from an upper surface of the substrate, wherein the first wire pattern is vertically overlapped with the first pin-shaped protrusion, The pattern overlaps vertically with the second pin-shaped protrusion.

본 발명의 몇몇 실시예에서, 상기 제1 게이트 절연막은 상부와 하부를 포함하고, 상기 제1 게이트 절연막은 금속 산화물을 포함하고, 상기 제1 게이트 절연막의 상부에서 금속에 대한 산소의 비율은, 상기 제1 게이트 절연막의 하부에서 금속에 대한 산소의 비율과 다르다.In some embodiments of the present invention, the first gate insulating film includes an upper portion and a lower portion, the first gate insulating film includes a metal oxide, and the ratio of oxygen to metal at an upper portion of the first gate insulating film is Is different from the ratio of oxygen to metal in the lower portion of the first gate insulating film.

본 발명의 몇몇 실시예에서, 상기 제1 게이트 절연막은 상기 제2 게이트 절연막과 다른 물질을 포함한다.In some embodiments of the present invention, the first gate insulating film includes a material different from the second gate insulating film.

본 발명의 몇몇 실시예에서, 상기 제1 와이어 패턴의 횡단면은 직선의 조합으로 이루어진 도형, 직선 및 곡선의 조합으로 이루어진 도형 및 곡선의 조합으로 이루어진 도형 중 하나이다.In some embodiments of the present invention, the cross section of the first wire pattern is one of a figure composed of a combination of straight lines, a figure composed of a combination of straight lines and curves, and a figure composed of a combination of curves.

본 발명의 몇몇 실시예에서, 상기 제1 와이어 패턴의 종단면에서, 상기 제1 게이트 스페이서에서 멀어짐에 따라 상기 제1 와이어 패턴의 두께는 일정하다.In some embodiments of the present invention, in the longitudinal section of the first wire pattern, the thickness of the first wire pattern is constant along the distance from the first gate spacer.

본 발명의 몇몇 실시예에서, 상기 제1 와이어 패턴의 종단면에서, 상기 제1 게이트 스페이서에서 멀어짐에 따라 상기 제1 와이어 패턴의 두께는 감소한다.In some embodiments of the present invention, in the longitudinal section of the first wire pattern, the thickness of the first wire pattern decreases with distance from the first gate spacer.

본 발명의 몇몇 실시예에서, 상기 제1 영역의 상기 기판 상에, 상기 제1 게이트 전극과 교차하는 제3 와이어 패턴과, 상기 제2 영역의 상기 기판 상에, 상기 제2 게이트 전극과 교차하는 제4 와이어 패턴을 더 포함한다.In some embodiments of the present invention, a third wire pattern is formed on the substrate of the first region, the third wire pattern intersecting the first gate electrode, and on the substrate of the second region, And further includes a fourth wire pattern.

본 발명의 몇몇 실시예에서, 상기 제1 와이어 패턴 및 상기 제3 와이어 패턴은 서로 수직으로 중첩되고, 상기 제2 와이어 패턴 및 상기 제4 와이어 패턴은 서로 수직으로 중첩된다.In some embodiments of the present invention, the first wire pattern and the third wire pattern are vertically overlapped with each other, and the second wire pattern and the fourth wire pattern are vertically overlapped with each other.

상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 기판 상에, 상기 기판과 이격되는 제1 와이어 패턴; 상기 제1 와이어 패턴 상에, 상기 제1 와이어 패턴과 이격되는 제2 와이어 패턴; 상기 기판 상에, 상기 제1 와이어 패턴 및 상기 제2 와이어 패턴의 양측에 배치되고, 트렌치를 정의하는 게이트 스페이서; 상기 제1 와이어 패턴 및 상기 제2 와이어 패턴의 둘레를 감싸고, 상기 트렌치의 측벽을 따라 연장되는 제1 게이트 절연막; 상기 제1 게이트 절연막 상에, 상기 제1 와이어 패턴 및 상기 제2 와이어 패턴을 감싸는 제1 하부 게이트 전극; 상기 제1 게이트 절연막 상에, 상기 제1 게이트 절연막의 프로파일의 적어도 일부를 따라 연장되는 금속 산화물막; 및 상기 제1 하부 게이트 전극 및 상기 금속 산화물막 상에, 상기 트렌치를 채우는 제1 상부 게이트 전극을 포함한다.According to another aspect of the present invention, there is provided a semiconductor device comprising: a first wire pattern spaced apart from a substrate; A second wire pattern spaced apart from the first wire pattern on the first wire pattern; A gate spacer disposed on both sides of the first wire pattern and the second wire pattern on the substrate, the gate spacer defining a trench; A first gate insulating film surrounding the first wire pattern and the second wire pattern and extending along a sidewall of the trench; A first bottom gate electrode surrounding the first wire pattern and the second wire pattern on the first gate insulating film; A metal oxide film extending on at least a part of the profile of the first gate insulating film on the first gate insulating film; And a first top gate electrode filling the trench, on the first bottom gate electrode and the metal oxide film.

본 발명의 몇몇 실시예에서, 상기 제1 와이어 패턴을 감싸는 상기 제1 하부 게이트 전극과, 상기 제2 와이어 패턴을 감싸는 상기 제1 하부 게이트 전극은 서로 이격된다.In some embodiments of the present invention, the first bottom gate electrode surrounding the first wire pattern and the first bottom gate electrode surrounding the second wire pattern are spaced from each other.

본 발명의 몇몇 실시예에서, 상기 금속 산화물막은 상기 제1 게이트 절연막의 전체적인 프로파일을 따라 연장된다.In some embodiments of the present invention, the metal oxide film extends along the entire profile of the first gate insulating film.

본 발명의 몇몇 실시예에서, 상기 제1 상부 게이트 전극은 상기 제1 와이어 패턴과 상기 제2 와이어 패턴 사이에 개재된다.In some embodiments of the present invention, the first upper gate electrode is interposed between the first wire pattern and the second wire pattern.

본 발명의 몇몇 실시예에서, 상기 금속 산화물막은 상기 제1 하부 게이트 전극과 상기 제1 상부 게이트 전극의 경계에 위치한다.In some embodiments of the present invention, the metal oxide film is located at a boundary between the first bottom gate electrode and the first top gate electrode.

본 발명의 몇몇 실시예에서, 상기 금속 산화물막은 상기 제1 하부 게이트 전극 내부에 위치하고, 상기 제1 상부 게이트 전극과 이격된다.In some embodiments of the present invention, the metal oxide film is located within the first bottom gate electrode and is spaced from the first top gate electrode.

본 발명의 몇몇 실시예에서, 상기 제1 와이어 패턴 및 상기 제2 와이어 패턴 사이에 개재되는 에어갭을 더 포함한다.In some embodiments of the present invention, it further comprises an air gap interposed between the first wire pattern and the second wire pattern.

본 발명의 몇몇 실시예에서, 상기 제1 상부 게이트 전극은 상기 제1 와이어 패턴 및 상기 제2 와이어 패턴 사이에 비개재된다.In some embodiments of the present invention, the first upper gate electrode is interposed between the first wire pattern and the second wire pattern.

본 발명의 몇몇 실시예에서, 상기 금속 산화물막은 상기 제1 하부 게이트 전극 내부에 위치하고, 상기 에어갭과 비접촉한다.In some embodiments of the present invention, the metal oxide film is located inside the first bottom gate electrode and is in non-contact with the air gap.

본 발명의 몇몇 실시예에서, 상기 에어갭은 상기 금속 산화물막 및 상기 제1 상부 게이트 전극에 의해 정의된다.In some embodiments of the present invention, the air gap is defined by the metal oxide film and the first top gate electrode.

본 발명의 몇몇 실시예에서, 상기 제1 하부 게이트 전극은 상기 제1 와이어 패턴 및 상기 제2 와이어 패턴을 감싸고, 상기 제1 상부 게이트 전극은 상기 제1 와이어 패턴 및 상기 제2 와이어 패턴 사이에 비개재된다.In some embodiments of the present invention, the first bottom gate electrode surrounds the first wire pattern and the second wire pattern, and the first top gate electrode has a ratio between the first wire pattern and the second wire pattern .

본 발명의 몇몇 실시예에서, 상기 금속 산화물막은 상기 제1 게이트 절연막의 전체적인 프로파일을 따라 연장된다.In some embodiments of the present invention, the metal oxide film extends along the entire profile of the first gate insulating film.

본 발명의 몇몇 실시예에서, 상기 금속 산화물막은 상기 제1 하부 게이트 전극과 상기 제1 상부 게이트 전극의 경계에 위치한다.In some embodiments of the present invention, the metal oxide film is located at a boundary between the first bottom gate electrode and the first top gate electrode.

본 발명의 몇몇 실시예에서, 상기 금속 산화물막은 상기 제1 와이어 패턴 및 상기 제2 와이어 패턴 사이에 비개재된다.In some embodiments of the present invention, the metal oxide film is interposed between the first wire pattern and the second wire pattern.

본 발명의 몇몇 실시예에서, 상기 기판은 제1 영역 및 제2 영역을 포함하고, 상기 제1 와이어 패턴 및 상기 제2 와이어 패턴은 상기 제1 영역에 형성되고, 상기 제2 영역의 상기 기판 상에, 상기 기판과 이격되는 제3 와이어 패턴과, 상기 제3 와이어 패턴의 둘레를 감싸는 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에, 상기 제3 와이어 패턴과 교차하는 게이트 전극을 더 포함하고, 상기 게이트 전극은 상기 게이트 전극의 내부에 위치하면서 상기 제2 게이트 절연막과 비접촉하는 금속 산화물막을 비포함한다.In some embodiments of the present invention, the substrate includes a first region and a second region, wherein the first wire pattern and the second wire pattern are formed in the first region, A third wire pattern spaced apart from the substrate; a second gate insulating film surrounding the third wire pattern; and a gate electrode crossing the third wire pattern on the second gate insulating film And the gate electrode does not include a metal oxide film which is located inside the gate electrode and does not contact the second gate insulating film.

상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역의 상기 기판 상에, 상기 기판과 이격되는 제1 와이어 패턴; 상기 제2 영역의 상기 기판 상에, 상기 기판과 이격되는 제2 와이어 패턴; 상기 제1 와이어 패턴의 둘레를 감싸는 제1 게이트 절연막; 상기 제2 와이어 패턴의 둘레를 감싸는 제2 게이트 절연막; 상기 제1 게이트 절연막 상에, 상기 제1 와이어 패턴과 교차하고, 제1 일함수 조절막을 포함하는 제1 게이트 전극; 및 상기 제2 게이트 절연막 상에, 상기 제2 와이어 패턴과 교차하는, 상기 제1 일함수 조절막과 다른 물질을 포함하는 제2 일함수 조절막을 포함하는 제2 게이트 전극을 포함한다.According to another aspect of the present invention, there is provided a semiconductor device comprising: a substrate including a first region and a second region; A first wire pattern spaced apart from the substrate on the substrate in the first region; A second wire pattern spaced apart from the substrate on the substrate in the second region; A first gate insulating layer surrounding a periphery of the first wire pattern; A second gate insulating film surrounding a periphery of the second wire pattern; A first gate electrode on the first gate insulating film, the first gate electrode intersecting the first wire pattern and including a first work function control film; And a second gate electrode on the second gate insulating film, the second gate electrode including a second work function control film including a material different from the first work function control film, the second work function control film intersecting the second wire pattern.

상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양은 제1 영역 및 제2 영역을 포함하는 기판을 제공하고, 상기 제1 영역의 상기 기판 상에, 제1 와이어 패턴을 형성하고, 상기 제2 영역의 상기 기판 상에, 제2 와이어 패턴을 형성하고, 상기 제1 와이어 패턴의 둘레를 따라 제1 게이트 절연막을 형성하고, 상기 제2 와이어 패턴의 둘레를 따라 제2 게이트 절연막을 형성하고, 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막 상에, 제1 와이어 패턴 및 제2 와이어 패턴을 감싸는 하부 도전막을 형성하고, 상기 제2 영역의 상기 기판 상에, 상기 하부 도전막을 덮는 마스크 패턴을 형성하고, 상기 마스크 패턴을 이용하여, 상기 제1 영역을 산소 처리하여 제1 하부 게이트 전극 및 상기 제1 하부 게이트 전극 상에 금속 산화물막을 형성하고, 상기 마스크 패턴을 제거하여, 상기 제2 영역에 제2 하부 게이트 전극을 형성하고, 상기 제1 하부 게이트 전극 및 상기 제2 하부 게이트 전극 상에, 제1 상부 게이트 전극 및 제2 상부 게이트 전극을 각각 형성하는 것을 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: providing a substrate including a first region and a second region; forming a first wire pattern on the substrate of the first region A second wire pattern is formed on the substrate in the second region, a first gate insulating film is formed along the periphery of the first wire pattern, and a second gate insulating film is formed along the periphery of the second wire pattern Forming a lower conductive film which surrounds the first wire pattern and the second wire pattern on the first gate insulating film and the second gate insulating film; Forming a metal oxide film on the first bottom gate electrode and the first bottom gate electrode by oxygen treatment of the first region using the mask pattern, The mask pattern is removed to form a second bottom gate electrode in the second region, and a first top gate electrode and a second top gate electrode are formed on the first bottom gate electrode and the second bottom gate electrode, respectively .

본 발명의 몇몇 실시예에서, 상기 산소 처리는 플라즈마 처리, 열처리 및 자외선 처리 중 하나를 이용한다.In some embodiments of the present invention, the oxygen treatment uses one of plasma treatment, heat treatment, and ultraviolet treatment.

본 발명의 몇몇 실시예에서, 상기 산소 처리는 산소를 상기 제1 게이트 절연막에 인입시키는 과정이다.In some embodiments of the present invention, the oxygen treatment is a process of drawing oxygen into the first gate insulating film.

본 발명의 몇몇 실시예에서, 상기 금속 산화물막은 상기 하부 도전막의 일부가 산화되어 형성된다.In some embodiments of the present invention, the metal oxide film is formed by oxidizing a part of the lower conductive film.

본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. Other specific details of the invention are included in the detailed description and drawings.

도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다.
도 2는 도 1의 A - A 및 C - C를 따라서 절단한 단면도이다.
도 3은 도 1의 B - B 및 D - D를 따라서 절단한 단면도이다.
도 4는 도 2의 O 부분을 확대한 도면이다.
도 5는 도 1의 제1 와이어 패턴을 B - B 방향으로 절단한 다양한 단면도들이다.
도 6은 도 1의 제1 와이어 패턴을 A - A 방향으로 절단한 다양한 단면도들이다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10 및 도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 12 및 도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 14는 도 12의 O 부분 및 P 부분을 확대한 도면이다.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 16은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 17 및 도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 19 및 도 20은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 21은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 22는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다.
도 23은 도 22의 A - A 및 C - C를 따라서 절단한 단면도이다.
도 24는 도 22의 B - B 및 D - D를 따라서 절단한 단면도이다.
도 25는 도 24의 Q 부분을 확대한 도면이다.
도 26은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 27 및 도 28은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 29는 도 28의 Q 부분을 확대한 도면이다.
도 30은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 31 및 도 32는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 33은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 34는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 35a 내지 도 35c는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 36 내지 도 42b은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 43는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.1 is a schematic plan view for explaining a semiconductor device according to some embodiments of the present invention.
2 is a cross-sectional view taken along line A-A and C-C in Fig.
3 is a cross-sectional view taken along B-B and D-D in Fig.
4 is an enlarged view of the O portion in Fig.
Fig. 5 is various cross-sectional views of the first wire pattern of Fig. 1 taken along the line B-B.
Fig. 6 is various cross-sectional views of the first wire pattern of Fig. 1 taken along the line A-A.
7 is a view for explaining a semiconductor device according to some embodiments of the present invention.
8 is a view for explaining a semiconductor device according to some embodiments of the present invention.
9 is a view for explaining a semiconductor device according to some embodiments of the present invention.
10 and 11 are views for explaining a semiconductor device according to some embodiments of the present invention.
12 and 13 are views for explaining a semiconductor device according to some embodiments of the present invention.
14 is an enlarged view of the O portion and the P portion in Fig.
15 is a view for explaining a semiconductor device according to some embodiments of the present invention.
16 is a view for explaining a semiconductor device according to some embodiments of the present invention.
17 and 18 are views for explaining a semiconductor device according to some embodiments of the present invention.
19 and 20 are views for explaining a semiconductor device according to some embodiments of the present invention.
21 is a view for explaining a semiconductor device according to some embodiments of the present invention.
22 is a schematic plan view for explaining a semiconductor device according to some embodiments of the present invention.
23 is a cross-sectional view taken along line A-A and C-C in Fig.
24 is a cross-sectional view taken along B-B and D-D in Fig. 22;
25 is an enlarged view of a portion Q in Fig.
26 is a view for explaining a semiconductor device according to some embodiments of the present invention.
27 and 28 are views for explaining a semiconductor device according to some embodiments of the present invention.
29 is an enlarged view of the portion Q in Fig.
30 is a view for explaining a semiconductor device according to some embodiments of the present invention.
31 and 32 are views for explaining a semiconductor device according to some embodiments of the present invention.
33 is a view for explaining a semiconductor device according to some embodiments of the present invention.
34 is a view for explaining a semiconductor device according to some embodiments of the present invention.
35A to 35C are views for explaining a semiconductor device according to some embodiments of the present invention.
FIGS. 36 to 42B are intermediate diagrams for explaining a semiconductor device manufacturing method according to some embodiments of the present invention. FIG.
43 is a block diagram of a SoC system including a semiconductor device according to embodiments of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. BRIEF DESCRIPTION OF THE DRAWINGS The advantages and features of the present invention and the manner of achieving them will become apparent with reference to the embodiments described in detail below with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as being limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. Is provided to fully convey the scope of the invention to those skilled in the art, and the invention is only defined by the scope of the claims. The relative sizes of layers and regions in the figures may be exaggerated for clarity of illustration. Like reference numerals refer to like elements throughout the specification.

하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. One element is referred to as being "connected to " or" coupled to "another element, either directly connected or coupled to another element, One case. On the other hand, when one element is referred to as being "directly connected to" or "directly coupled to " another element, it does not intervene another element in the middle. Like reference numerals refer to like elements throughout the specification. "And / or" include each and every combination of one or more of the mentioned items.

소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. It is to be understood that when an element or layer is referred to as being "on" or " on "of another element or layer, All included. On the other hand, a device being referred to as "directly on" or "directly above" indicates that no other device or layer is interposed in between.

비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다. Although the first, second, etc. are used to describe various elements, components and / or sections, it is needless to say that these elements, components and / or sections are not limited by these terms. These terms are only used to distinguish one element, element or section from another element, element or section. Therefore, it goes without saying that the first element, the first element or the first section mentioned below may be the second element, the second element or the second section within the technical spirit of the present invention.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. The terminology used herein is for the purpose of illustrating embodiments and is not intended to be limiting of the present invention. In the present specification, the singular form includes plural forms unless otherwise specified in the specification. It is noted that the terms "comprises" and / or "comprising" used in the specification are intended to be inclusive in a manner similar to the components, steps, operations, and / Or additions.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다. Unless defined otherwise, all terms (including technical and scientific terms) used herein may be used in a sense commonly understood by one of ordinary skill in the art to which this invention belongs. Also, commonly used predefined terms are not ideally or excessively interpreted unless explicitly defined otherwise.

본 발명의 몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 나노 와이어 형상 또는 나노 시트 형상의 채널 영역을 포함하는 게이트 올 어라운드 트랜지스터(GAA FET)을 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다. In the drawings relating to the semiconductor device according to some embodiments of the present invention, a gate allround transistor (GAA FET) including a channel region in the form of a nanowire or a nanosheet is illustratively shown, but the present invention is not limited thereto. A semiconductor device according to some embodiments of the present invention may include a tunneling FET, a bipolar junction transistor, a lateral double diffusion transistor (LDMOS), and the like.

도 1 내지 도 6c를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해 설명한다. 1 to 6C, a semiconductor device according to some embodiments of the present invention will be described.

도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다. 도 2는 도 1의 A - A 및 C - C를 따라서 절단한 단면도이다. 도 3은 도 1의 B - B 및 D - D를 따라서 절단한 단면도이다. 도 4는 도 2의 O 부분을 확대한 도면이다. 도 5는 도 1의 제1 와이어 패턴을 B - B 방향으로 절단한 다양한 단면도들이다. 도 6은 도 1의 제1 와이어 패턴을 A - A 방향으로 절단한 다양한 단면도들이다. 설명의 편의상, 도 1에서 층간 절연막(190) 등은 도시하지 않았다. 1 is a schematic plan view for explaining a semiconductor device according to some embodiments of the present invention. 2 is a cross-sectional view taken along line A-A and C-C in Fig. 3 is a cross-sectional view taken along B-B and D-D in Fig. 4 is an enlarged view of the O portion in Fig. Fig. 5 is various cross-sectional views of the first wire pattern of Fig. 1 taken along the line B-B. Fig. 6 is various cross-sectional views of the first wire pattern of Fig. 1 taken along the line A-A. For convenience of explanation, the interlayer insulating film 190 and the like are not shown in Fig.

도 1 내지 도 4를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(100)과, 제1 와이어 패턴(110)과, 제2 와이어 패턴(210)과, 제1 게이트 절연막(130)과, 제2 게이트 절연막(230)과, 제1 게이트 전극(120)과, 제2 게이트 전극(220)을 포함할 수 있다. 1 to 4, a semiconductor device according to some embodiments of the present invention includes a substrate 100, a first wire pattern 110, a second wire pattern 210, a first gate insulating film 130 A second gate insulating film 230, a first gate electrode 120, and a second gate electrode 220.

기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 제1 영역(I)과 제2 영역(II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다. 제1 영역(I) 및 제2 영역(II)에는, 서로 다른 형의 트랜지스터가 형성될 수도 있고, 서로 동일한 형의 트랜지스터가 형성될 수도 있다. The substrate 100 may include a first region I and a second region II. The first region I and the second region II may be spaced apart from each other or may be connected to each other. In the first region I and the second region II, transistors of different types may be formed, or transistors of the same type may be formed.

또한, 제1 영역 및 제2 영역(II)은 각각 예를 들어, 로직 영역, SRAM 영역, 입출력(IO) 영역 중 하나일 수 있다. 즉, 제1 영역(I) 및 제2 영역(II)은 동일한 기능을 하는 영역일 수도 있고, 서로 다른 기능을 하는 영역일 수도 있다. In addition, the first area and the second area II may each be, for example, one of a logic area, an SRAM area, and an input / output (IO) area. That is, the first region I and the second region II may be regions having the same function or regions having different functions.

기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다. The substrate 100 may be a silicon substrate or may include other materials, such as silicon germanium, indium antimonide, lead tellurium compound, indium arsenide, indium phosphide, gallium arsenide, or gallium antimonide. Alternatively, the substrate 100 may have an epilayer formed on the base substrate.

제1 핀형 돌출부(100P)는 제1 영역(I)에 형성되고, 제2 핀형 돌출부(200P)는 제2 영역(II)에 형성될 수 있다. 제1 핀형 돌출부(100P) 및 제2 핀형 돌출부(200P)는 기판(100)의 상면으로부터 돌출되어 있을 수 있다. The first pin-shaped protrusion 100P may be formed in the first region I, and the second pin-shaped protrusion 200P may be formed in the second region II. The first pin-shaped protrusion 100P and the second pin-shaped protrusion 200P may protrude from the upper surface of the substrate 100.

필드 절연막(105)은 제1 핀형 돌출부(100P)의 측벽의 적어도 일부 및 제2 핀형 돌출부(200P)의 측벽의 적어도 일부를 감쌀 수 있다. 제1 핀형 돌출부(100P) 및 제2 핀형 돌출부(200P)는 필드 절연막(105)에 의해 정의될 수 있다. 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합 중 하나를 포함할 수 있다.The field insulating film 105 may cover at least a part of the side wall of the first pin-shaped protrusion 100P and at least a part of the side wall of the second pin-shaped protrusion 200P. The first pin-shaped protrusion 100P and the second pin-shaped protrusion 200P can be defined by the field insulating film 105. [ The field insulating film 105 may include, for example, an oxide film, a nitride film, an oxynitride film, or a combination thereof.

도 3에서, 제1 핀형 돌출부(100P) 및 제2 핀형 돌출부(200P)의 측벽은 전체적으로 필드 절연막(105)에 의해 둘러싸인 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 3, the sidewalls of the first fin-shaped protrusion 100P and the second fin-shaped protrusion 200P are shown as being surrounded by the field insulating film 105 as a whole, but the present invention is not limited thereto.

제1 핀형 돌출부(100P)은 제1 방향(X1)으로 길게 연장될 수 있고, 제2 핀형 돌출부(200P)는 제2 방향(X2)으로 길게 연장될 수 있다.The first pin-shaped protrusion 100P may be elongated in the first direction X1 and the second pin-shaped protrusion 200P may be elongated in the second direction X2.

제1 핀형 돌출부(100P) 및 제2 핀형 돌출부(200P)는 각각 기판(100)의 일부의 식각하여 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. The first pin-shaped protrusion 100P and the second pin-shaped protrusion 200P may be formed by etching a portion of the substrate 100 and may include an epitaxial layer grown from the substrate 100, respectively.

제1 핀형 돌출부(100P) 및 제2 핀형 돌출부(200P)는 각각 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀형 돌출부(100P) 및 제2 핀형 돌출부(200P)는 각각 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. The first fin-shaped protrusion 100P and the second fin-shaped protrusion 200P may each include silicon or germanium, which is an element semiconductor material. Further, the first pin-shaped protrusion 100P and the second pin-shaped protrusion 200P may each include a compound semiconductor, for example, a compound semiconductor of Group IV-IV or a group III-V compound semiconductor.

IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. IV-IV compound semiconductors may be binary compounds including at least two of carbon (C), silicon (Si), germanium (Ge), tin (Sn), ternary compounds compound, or a compound doped with a Group IV element thereon.

III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다. Group III-V compound semiconductors are, for example, Group III elements which include at least one of aluminum (Al), gallium (Ga) and indium (In) and at least one element of group V (P), arsenic (As) Sb) may be bonded to form a binary compound, a ternary compound, or a siliceous compound.

제1 와이어 패턴(110)은 제1 영역(I)의 기판(100) 상에 형성될 수 있다. 제2 와이어 패턴(210)은 제2 영역(II)의 기판(100) 상에 형성될 수 있다. 제1 와이어 패턴(110) 및 제2 와이어 패턴(210)은 각각 기판(100)과 이격되어 형성될 수 있다. The first wire pattern 110 may be formed on the substrate 100 of the first region I. The second wire pattern 210 may be formed on the substrate 100 of the second region II. The first wire pattern 110 and the second wire pattern 210 may be spaced apart from the substrate 100, respectively.

제1 와이어 패턴(110)은 제1 핀형 돌출부(100P)처럼 제1 방향(X1)으로 연장되어 형성될 수 있다. 제2 와이어 패턴(210)은 제2 핀형 돌출부(200P)처럼 제2 방향(X2)으로 연장되어 형성될 수 있다. The first wire pattern 110 may extend in the first direction X1 like the first pin-shaped protrusion 100P. The second wire pattern 210 may extend in the second direction X2 like the second pin-shaped protrusion 200P.

제1 와이어 패턴(110)은 제1 핀형 돌출부(100P) 상에, 제1 핀형 돌출부(100P)와 이격되어 형성될 수 있다. 제1 와이어 패턴(110)은 제1 핀형 돌출부(100P)와 수직으로 중첩될 수 있다. 제1 와이어 패턴(110)은 필드 절연막(105) 상에 형성되는 것이 아니라, 제1 핀형 돌출부(100P) 상에 형성될 수 있다.The first wire pattern 110 may be formed on the first pin-shaped protrusion 100P and spaced apart from the first pin-shaped protrusion 100P. The first wire pattern 110 may be vertically overlapped with the first pin-shaped protrusion 100P. The first wire pattern 110 is not formed on the field insulating film 105 but may be formed on the first pin-shaped protrusion 100P.

제2 와이어 패턴(210)은 제2 핀형 돌출부(200P) 상에, 제2 핀형 돌출부(200P)와 이격되어 형성될 수 있다. 제2 와이어 패턴(210)은 제2 핀형 돌출부(200P)와 수직으로 중첩될 수 있다. 제2 와이어 패턴(210)은 필드 절연막(105) 상에 형성되는 것이 아니라, 제2 핀형 돌출부(200P) 상에 형성될 수 있다.The second wire pattern 210 may be formed on the second pin-shaped protrusion 200P and spaced apart from the second pin-shaped protrusion 200P. The second wire pattern 210 may be vertically overlapped with the second fin-shaped protrusion 200P. The second wire pattern 210 is not formed on the field insulating film 105 but may be formed on the second pin-shaped protrusion 200P.

제1 와이어 패턴(110) 및 제2 와이어 패턴(210)은 각각 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 와이어 패턴(110) 및 제2 와이어 패턴(210)는 각각 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.The first wire pattern 110 and the second wire pattern 210 may include silicon or germanium, which are element semiconductor materials, respectively. The first wire pattern 110 and the second wire pattern 210 may each include a compound semiconductor, for example, a compound semiconductor of Group IV-IV or a group III-V compound semiconductor.

제1 와이어 패턴(110) 및 제2 와이어 패턴(210)은 각각 트랜지스터의 채널 영역으로 사용될 수 있다. 제1 와이어 패턴(110) 및 제2 와이어 패턴(210)를 포함하는 반도체 장치가 PMOS 인지 NMOS인지 여부 또는 어떤 기능을 하는 트랜지스터인지에 따라서, 제1 와이어 패턴(110) 및 제2 와이어 패턴(210)은 동일한 물질을 포함할 수도 있고, 서로 다른 물질을 포함할 수도 있다. The first wire pattern 110 and the second wire pattern 210 may be used as a channel region of a transistor, respectively. The first wire pattern 110 and the second wire pattern 210 are electrically connected to each other depending on whether the semiconductor device including the first wire pattern 110 and the second wire pattern 210 is a PMOS transistor or an NMOS transistor, ) May comprise the same material or may comprise different materials.

또한, 제1 와이어 패턴(110)은 제1 핀형 돌출부(100P)와 동일한 물질을 포함할 수도 있고, 제1 핀형 돌출부(100P)와 다른 물질을 포함할 수도 있다. 마찬가지로, 제2 와이어 패턴(210)은 제2 핀형 돌출부(200P)와 동일한 물질을 포함할 수도 있고, 제2 핀형 돌출부(200P)와 다른 물질을 포함할 수도 있다.In addition, the first wire pattern 110 may include the same material as the first pin-shaped protrusion 100P, and may include a material different from the first pin-shaped protrusion 100P. Similarly, the second wire pattern 210 may include the same material as the second fin-shaped protrusion 200P, and may include a material different from the second fin-shaped protrusion 200P.

제1 게이트 전극(120)은 제1 영역(I)의 기판(100) 상에 형성될 수 있다. 제2 게이트 전극(220)은 제2 영역(II)의 기판(100) 상에 형성될 수 있다. 제1 게이트 전극(120)은 제3 방향(Y1)으로 연장될 수 있다. 제2 게이트 전극(220)은 제4 방향(Y2)으로 연장될 수 있다. The first gate electrode 120 may be formed on the substrate 100 of the first region I. The second gate electrode 220 may be formed on the substrate 100 of the second region II. The first gate electrode 120 may extend in the third direction Y1. And the second gate electrode 220 may extend in the fourth direction Y2.

제1 게이트 전극(120)은 기판(100) 및 제1 핀형 돌출부(100P)와 이격되어 형성되는 제1 와이어 패턴(110)과 교차할 수 있다. 제1 게이트 전극(120)은 제1 와이어 패턴(110)의 둘레를 감싸도록 형성될 수 있다. 제1 게이트 전극(120)은 제1 와이어 패턴(110) 및 제1 핀형 돌출부(100P) 사이의 이격된 공간에도 형성될 수 있다. The first gate electrode 120 may intersect the first wire pattern 110 formed apart from the substrate 100 and the first fin-shaped protrusion 100P. The first gate electrode 120 may be formed to surround the first wire pattern 110. The first gate electrode 120 may also be formed in a spaced space between the first wire pattern 110 and the first pinned protrusion 100P.

제2 게이트 전극(220)은 기판(100) 및 제2 핀형 돌출부(200P)와 이격되어 형성되는 제2 와이어 패턴(210)과 교차할 수 있다. 제2 게이트 전극(220)은 제2 와이어 패턴(210)의 둘레를 감싸도록 형성될 수 있다. 제2 게이트 전극(220)은 제2 와이어 패턴(210) 및 제2 핀형 돌출부(200P) 사이의 이격된 공간에도 형성될 수 있다.The second gate electrode 220 may intersect the second wire pattern 210 spaced apart from the substrate 100 and the second fin-shaped protrusion 200P. The second gate electrode 220 may be formed to surround the second wire pattern 210. The second gate electrode 220 may also be formed in a spaced space between the second wire pattern 210 and the second fin-shaped protrusion 200P.

제1 게이트 전극(120) 및 제2 게이트 전극(220)의 구조 등에 대해서는 이후에 상술한다.The structure of the first gate electrode 120 and the second gate electrode 220 will be described in detail later.

제1 게이트 스페이서(140)는 제3 방향(Y1)으로 연장된 제1 게이트 전극(120)의 양 측벽 상에 형성될 수 있다. 제1 게이트 스페이서(140)는 제1 와이어 패턴(110)의 양측에서, 서로 마주보며 형성될 수 있다. 제1 게이트 스페이서(140)는 제1 와이어 패턴(110)과 교차하는 제1 트렌치(140t)를 정의할 수 있다. The first gate spacer 140 may be formed on both sidewalls of the first gate electrode 120 extending in the third direction Y1. The first gate spacers 140 may be formed on opposite sides of the first wire pattern 110, facing each other. The first gate spacer 140 may define a first trench 140t that intersects the first wire pattern 110. [

제1 게이트 스페이서(140)는 제1 와이어 패턴(110)의 양 종단에 배치될 수 있다. 제1 게이트 스페이서(140)는 제1 와이어 패턴(110)이 통과하는 관통부를 포함할 수 있다. The first gate spacers 140 may be disposed at both ends of the first wire pattern 110. The first gate spacer 140 may include a penetration through which the first wire pattern 110 passes.

제1 와이어 패턴(110)은 제1 게이트 스페이서(140)를 통과할 수 있다. 제1 게이트 스페이서(140)는 제1 와이어 패턴(110)의 종단의 둘레와 전체적으로 접촉할 수 있다. The first wire pattern 110 may pass through the first gate spacer 140. The first gate spacer 140 may be in full contact with the periphery of the termination of the first wire pattern 110.

제1 게이트 스페이서(140)는 제1 외측 스페이서(141)과 제1 내측 스페이서(142)를 포함할 수 있다. 제1 내측 스페이서(142)는 제1 핀형 돌출부(100P)와 제1 와이어 패턴(110) 사이에 배치될 수 있다. 도시되지 않았지만, 제1 내측 스페이서(142)의 제3 방향(Y1)으로의 폭은 제1 와이어 패턴(110)의 제3 방향(Y1)으로의 폭과 실질적으로 동일할 수 있다. The first gate spacer 140 may include a first outer spacer 141 and a first inner spacer 142. The first inner spacer 142 may be disposed between the first pin protrusion 100P and the first wire pattern 110. Although not shown, the width of the first inner spacer 142 in the third direction Y1 may be substantially the same as the width of the first wire pattern 110 in the third direction Y1.

또한, 제1 와이어 패턴(110) 상에는 제1 내측 스페이서(142)와 제1 외측 스페이서(141)가 위치하는 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 제1 와이어 패턴(110)을 형성하기 위한 적층체의 구조에 따라, 제1 와이어 패턴(110) 상에는 제1 외측 스페이서(141)만이 위치할 수도 있다. Although the first inner spacer 142 and the first outer spacer 141 are shown on the first wire pattern 110, the first inner spacer 142 and the first outer spacer 141 are shown as being positioned for convenience of explanation. That is, depending on the structure of the laminate for forming the first wire pattern 110, only the first outer spacers 141 may be located on the first wire pattern 110.

제1 외측 스페이서(141) 및 제1 내측 스페이서(142)에 관한 내용은 도 39a를 통한 제조 방법을 통해 쉽게 이해될 수 있다. The contents of the first outer spacer 141 and the first inner spacer 142 can be easily understood through the manufacturing method through FIG. 39A.

제2 게이트 스페이서(240)는 제4 방향(Y2)으로 연장된 제2 게이트 전극(220)의 양 측벽 상에 형성될 수 있다. 제2 게이트 스페이서(240)는 제2 와이어 패턴(210)의 양측에서, 서로 마주보며 형성될 수 있다. 제2 게이트 스페이서(240)는 제2 와이어 패턴(210)과 교차하는 제2 트렌치(240t)를 정의할 수 있다. The second gate spacers 240 may be formed on both sidewalls of the second gate electrode 220 extending in the fourth direction Y2. The second gate spacers 240 may be formed on opposite sides of the second wire pattern 210, facing each other. The second gate spacers 240 may define a second trench 240t that intersects the second wire pattern 210. [

제2 게이트 스페이서(240)는 제2 와이어 패턴(210)의 양 종단에 배치될 수 있다. 제2 게이트 스페이서(240)는 제2 와이어 패턴(210)이 통과하는 관통부를 포함할 수 있다. The second gate spacers 240 may be disposed at both ends of the second wire pattern 210. The second gate spacer 240 may include a penetration through which the second wire pattern 210 passes.

제2 와이어 패턴(210)은 제2 게이트 스페이서(240)를 통과할 수 있다. 제2 게이트 스페이서(240)는 제2 와이어 패턴(210)의 종단의 둘레와 전체적으로 접촉할 수 있다.The second wire pattern 210 may pass through the second gate spacer 240. The second gate spacers 240 may be in full contact with the perimeter of the termination of the second wire pattern 210.

제2 게이트 스페이서(240)는 제2 외측 스페이서(241)과 제2 내측 스페이서(242)를 포함할 수 있다. 제2 내측 스페이서(242)는 제2 핀형 돌출부(200P)와 제2 와이어 패턴(210) 사이에 배치될 수 있다. 도시되지 않았지만, 제2 내측 스페이서(242)의 제4 방향(Y2)으로의 폭은 제2 와이어 패턴(210)의 제4 방향(Y2)으로의 폭과 실질적으로 동일할 수 있다. The second gate spacer 240 may include a second outer spacer 241 and a second inner spacer 242. The second inner spacer 242 may be disposed between the second pin protrusion 200P and the second wire pattern 210. Although not shown, the width of the second inner spacer 242 in the fourth direction Y2 may be substantially the same as the width of the second wire pattern 210 in the fourth direction Y2.

또한, 제2 와이어 패턴(210) 상에는 제2 내측 스페이서(242)와 제2 외측 스페이서(241)가 위치하는 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 제2 와이어 패턴(210)을 형성하기 위한 적층체의 구조에 따라, 제2 와이어 패턴(210) 상에는 제2 외측 스페이서(241)만이 위치할 수도 있다. In addition, although the second inner spacer 242 and the second outer spacer 241 are shown on the second wire pattern 210, the present invention is not limited thereto. That is, depending on the structure of the laminate for forming the second wire pattern 210, only the second outer spacers 241 may be positioned on the second wire pattern 210.

제2 외측 스페이서(241) 및 제2 내측 스페이서(242)에 관한 내용은 도 39a를 통한 제조 방법을 통해 쉽게 이해될 수 있다.The contents of the second outer spacer 241 and the second inner spacer 242 can be easily understood by a manufacturing method through FIG. 39A.

제1 외측 스페이서(141) 및 제2 외측 스페이서(241)는 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 내측 스페이서(142) 및 제2 내측 스페이서(242)는 각각 예를 들어, 저유전율 유전 물질, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 저유전율 유전 물질은 실리콘 산화물보다 유전 상수가 작은 물질일 수 있다. A first outer spacer 141 and a second outer spacer 241 are each, for example, silicon nitride (SiN), silicon oxynitride (SiON), silicon oxide (SiO 2), silicon shot nitride (SiOCN) and their And combinations thereof. First inner spacer 142 and a second inner spacer 242 are each, for example, low-k dielectric materials, silicon nitride (SiN), silicon oxynitride (SiON), silicon oxide (SiO 2), silicon shot nitride ( SiOCN), and combinations thereof. The low dielectric constant dielectric material may be a material having a lower dielectric constant than the silicon oxide.

제1 외측 스페이서(141) 및 제1 내측 스페이서(142)는 서로 동일한 물질일 수도 있고, 서로 다른 물질일 수도 있다. 또한, 제1 외측 스페이서(141) 및 제1 내측 스페이서(142)는 서로 동일한 유전율을 갖는 물질일 수도 있고, 서로 다른 유전율을 갖는 물질일 수도 있다. The first outer spacer 141 and the first inner spacer 142 may be the same material or different materials. The first outer spacer 141 and the first inner spacer 142 may be materials having the same permittivity or materials having different permittivities.

제2 외측 스페이서(241) 및 제2 내측 스페이서(242)에 관한 내용은 제1 외측 스페이서(141) 및 제1 내측 스페이서(142)에 관한 설명과 실질적으로 유사할 수 있다. The content of the second outer spacer 241 and the second inner spacer 242 may be substantially similar to the description of the first outer spacer 141 and the first inner spacer 142. [

제1 게이트 절연막(130)은 제1 와이어 패턴(110)의 둘레를 따라 형성될 수 있다. 즉, 제1 게이트 절연막(130)은 제1 와이어 패턴(110)을 감쌀 수 있다. 또한, 제1 게이트 절연막(130)은 필드 절연막(105)의 상면 및 제1 핀형 돌출부(100P) 상에도 형성될 수 있다. 제1 게이트 절연막(130)은 제1 게이트 스페이서(140)의 내측벽을 따라서 연장될 수 있다. The first gate insulating layer 130 may be formed around the first wire pattern 110. That is, the first gate insulating layer 130 may cover the first wire pattern 110. Also, the first gate insulating film 130 may be formed on the upper surface of the field insulating film 105 and on the first fin-shaped protrusion 100P. The first gate insulating film 130 may extend along the inner wall of the first gate spacer 140.

다시 말하면, 제1 게이트 절연막(130)은 제1 트렌치(140t)의 측벽 및 바닥면과, 제1 와이어 패턴(110)의 둘레를 따라 연장될 수 있다. In other words, the first gate insulating film 130 may extend along the circumference of the first wire pattern 110 and the sidewalls and the bottom surface of the first trench 140t.

도시되지 않았지만, 제1 게이트 절연막(130)과 제1 와이어 패턴(110) 사이, 제1 게이트 절연막(130)과 제1 핀형 돌출부(100P) 사이에 계면막이 형성될 수도 있다. 덧붙여, 계면막의 형성방법에 따라, 계면막은 제1 게이트 절연막(130)의 프로파일과 동일하게 형성될 수도 있다. Although not shown, an interface film may be formed between the first gate insulating film 130 and the first wire pattern 110, and between the first gate insulating film 130 and the first pinned protrusion 100P. In addition, depending on the method of forming the interface film, the interface film may be formed in the same manner as the profile of the first gate insulating film 130.

제2 게이트 절연막(230)은 제2 와이어 패턴(210)의 둘레를 따라 형성될 수 있다. 즉, 제2 게이트 절연막(230)은 제2 와이어 패턴(210)을 감쌀 수 있다. 또한, 제2 게이트 절연막(230)은 필드 절연막(105)의 상면 및 제2 핀형 돌출부(200P) 상에도 형성될 수 있다. 제2 게이트 절연막(230)은 제2 게이트 스페이서(240)의 내측벽을 따라서 연장될 수 있다. The second gate insulating layer 230 may be formed around the second wire pattern 210. That is, the second gate insulating layer 230 may cover the second wire pattern 210. Also, the second gate insulating film 230 may be formed on the upper surface of the field insulating film 105 and on the second fin-shaped protrusion 200P. The second gate insulating film 230 may extend along the inner wall of the second gate spacer 240.

다시 말하면, 제2 게이트 절연막(230)은 제2 트렌치(240t)의 측벽 및 바닥면과, 제2 와이어 패턴(210)의 둘레를 따라 연장될 수 있다. In other words, the second gate insulating film 230 may extend along the circumference of the second wire pattern 210 and the side wall and the bottom surface of the second trench 240t.

도시되지 않았지만, 제2 게이트 절연막(230)과 제2 와이어 패턴(210) 사이, 제2 게이트 절연막(230)과 제2 핀형 돌출부(200P) 사이에 계면막이 형성될 수도 있다. 덧붙여, 계면막의 형성방법에 따라, 계면막은 제2 게이트 절연막(230)의 프로파일과 동일하게 형성될 수도 있다. Although not shown, an interfacial film may be formed between the second gate insulating film 230 and the second wire pattern 210, and between the second gate insulating film 230 and the second fin-shaped protrusion 200P. In addition, depending on the method of forming the interface film, the interface film may be formed in the same manner as the profile of the second gate insulating film 230.

제1 게이트 절연막(130) 및 제2 게이트 절연막(230)은 각각 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. The first gate insulating layer 130 and the second gate insulating layer 230 may each include at least one of silicon oxide, silicon oxynitride, silicon nitride, and high permittivity material having a dielectric constant larger than that of silicon oxide.

고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.The high permittivity material may include, for example, hafnium oxide, hafnium silicon oxide, hafnium aluminum oxide, lanthanum oxide, lanthanum aluminum oxide, zirconium oxide, A barium titanate oxide, a zirconium oxide, a zirconium silicon oxide, a tantalum oxide, a titanium oxide, a barium strontium titanium oxide, a barium titanium oxide, And may include one or more of strontium titanium oxide, yttrium oxide, aluminum oxide, lead scandium tantalum oxide, or lead zinc niobate. have.

제1 게이트 절연막(130) 및 제2 게이트 절연막(230)은 동일한 물질을 포함할 수도 있고, 서로 다른 물질을 포함할 수도 있다. The first gate insulating film 130 and the second gate insulating film 230 may include the same material or may include different materials.

제1 게이트 전극(120)은 제1 게이트 절연막(130) 상에 형성될 수 있다. 제1 게이트 전극(120)은 제1 트렌치(140t)를 채울 수 있다. The first gate electrode 120 may be formed on the first gate insulating layer 130. The first gate electrode 120 may fill the first trench 140t.

제1 게이트 전극(120)는 제1 하부 게이트 전극(122)과, 제1 금속 산화물막(125)과, 제1 상부 게이트 전극(124)을 포함할 수 있다. The first gate electrode 120 may include a first bottom gate electrode 122, a first metal oxide film 125, and a first top gate electrode 124.

제1 하부 게이트 전극(122)은 제1 게이트 절연막(130) 상에 형성될 수 있다. 제1 하부 게이트 전극(122)은 제1 게이트 절연막(130)의 프로파일을 따라 형성될 수 있다. The first bottom gate electrode 122 may be formed on the first gate insulating layer 130. The first bottom gate electrode 122 may be formed along the profile of the first gate insulating layer 130.

제1 하부 게이트 전극(122)은 제1 와이어 패턴(110)의 둘레를 따라 형성될 수 있다. 제1 하부 게이트 전극(122)은 제1 게이트 절연막(130)을 감쌀 수 있다. 또한, 제1 하부 게이트 전극(122)은 필드 절연막(105)의 상면 및 제1 핀형 돌출부(100P) 상에도 형성될 수 있다. 제1 하부 게이트 전극(122)은 제1 게이트 스페이서(140)의 내측벽을 따라서 연장될 수 있다.The first bottom gate electrode 122 may be formed around the first wire pattern 110. The first bottom gate electrode 122 may cover the first gate insulating layer 130. Also, the first bottom gate electrode 122 may be formed on the top surface of the field insulating film 105 and on the first fin-shaped protrusion 100P. The first bottom gate electrode 122 may extend along the inner wall of the first gate spacer 140.

다시 말하면, 제1 하부 게이트 전극(122)은 제1 트렌치(140t)의 측벽 및 바닥면과, 제1 와이어 패턴(110)의 둘레를 따라 연장될 수 있다. In other words, the first bottom gate electrode 122 may extend along the periphery of the first wire pattern 110, with the sidewalls and the bottom surface of the first trench 140t.

제1 금속 산화물막(125)은 제1 하부 게이트 전극(122) 상에 형성될 수 있다. 제1 금속 산화물막(125)은 제1 하부 게이트 전극(122)의 프로파일을 따라서 형성될 수 있다. 즉, 제1 금속 산화물막(125)은 제1 게이트 절연막(130)의 프로파일을 따라서 형성될 수 있다. The first metal oxide film 125 may be formed on the first bottom gate electrode 122. The first metal oxide film 125 may be formed along the profile of the first bottom gate electrode 122. That is, the first metal oxide film 125 may be formed along the profile of the first gate insulating film 130.

제1 상부 게이트 전극(124)은 제1 금속 산화물막(125) 상에 형성될 수 있다. 제1 상부 게이트 전극(124)은 제1 하부 게이트 전극(122) 및 제1 금속 산화물막(125)이 형성된 제1 트렌치(140t)를 채울 수 있다. The first upper gate electrode 124 may be formed on the first metal oxide film 125. The first upper gate electrode 124 may fill the first trench 140t having the first bottom gate electrode 122 and the first metal oxide film 125 formed thereon.

도 4에서, 제1 와이어 패턴(110) 상에, 제1 게이트 절연막(130)과, 제1 하부 게이트 전극(122)과, 제1 금속 산화물막(125)과, 제1 상부 게이트 전극(124)이 순차적으로 형성될 수 있다. 제1 금속 산화물막(125)은 예를 들어, 제1 하부 게이트 전극(122)과 제1 상부 게이트 전극(124)의 경계에 위치할 수 있다. 4, a first gate insulating film 130, a first bottom gate electrode 122, a first metal oxide film 125, a first top gate electrode 124 ) May be sequentially formed. The first metal oxide film 125 may be located at the boundary between the first bottom gate electrode 122 and the first top gate electrode 124, for example.

제1 하부 게이트 전극(122)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 탄탈륨 탄질화물(TaCN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 탄화물(TiC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. The first bottom gate electrode 122 may be formed of, for example, titanium nitride (TiN), tantalum carbide (TaC), tantalum nitride (TaN), tantalum carbonitride (TaCN), titanium silicon nitride (TiSiN), tantalum silicon nitride ), Tantalum titanium nitride (TaTiN), titanium aluminum nitride (TiAlN), tantalum aluminum nitride (TaAlN), tungsten nitride (WN), ruthenium (Ru), titanium aluminum (TiAl), titanium aluminum carbide Cargo (TiAlC-N), titanium carbide (TiC), and combinations thereof.

제1 하부 게이트 전극(122)은 단일막으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.Although the first lower gate electrode 122 is shown as a single film, it is for convenience of explanation, but is not limited thereto.

제1 금속 산화물막(125)은 제1 하부 게이트 전극(122)의 산화물 형태를 포함할 수 있다. 제1 하부 게이트 전극(122)이 다층막일 경우, 제1 금속 산화물막(125)은 다층막 중 제1 상부 게이트 전극(124)과 가장 인접한 막의 산화물 형태를 포함할 수 있다.The first metal oxide film 125 may include the oxide form of the first bottom gate electrode 122. When the first lower gate electrode 122 is a multilayer film, the first metal oxide film 125 may include an oxide form of the film closest to the first upper gate electrode 124 of the multilayer film.

제1 상부 게이트 전극(124)은 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈-백금(Ni-Pt), poly-Si, SiGe 또는 금속 합금 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.The first upper gate electrode 124 may be formed of a material such as tungsten (W), aluminum (Al), copper (Cu), cobalt (Co), titanium (Ti), tantalum (Ta), nickel (Ni) Pt, Ni-Pt, poly-Si, SiGe, or a metal alloy.

본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 금속 산화물막(125)은 제1 게이트 전극(120)의 내부에 형성될 수 있다. 제1 금속 산화물막(125)은 제1 게이트 전극(120)과 제1 게이트 절연막(130)의 경계에 형성되지 않을 수 있다. In the semiconductor device according to some embodiments of the present invention, the first metal oxide film 125 may be formed inside the first gate electrode 120. The first metal oxide film 125 may not be formed at the interface between the first gate electrode 120 and the first gate insulating film 130.

제2 게이트 전극(220)은 제2 게이트 절연막(230) 상에 형성될 수 있다. 제2 게이트 전극(220)은 제2 트렌치(240t)를 채울 수 있다. The second gate electrode 220 may be formed on the second gate insulating film 230. The second gate electrode 220 may fill the second trench 240t.

제2 게이트 전극(220)는 제2 하부 게이트 전극(222)과, 제2 상부 게이트 전극(224)을 포함할 수 있다. The second gate electrode 220 may include a second bottom gate electrode 222 and a second top gate electrode 224. [

제2 하부 게이트 전극(222)은 제2 게이트 절연막(230) 상에 형성될 수 있다. 제2 하부 게이트 전극(222)은 제2 게이트 절연막(230)의 프로파일을 따라 형성될 수 있다. The second lower gate electrode 222 may be formed on the second gate insulating film 230. The second bottom gate electrode 222 may be formed along the profile of the second gate insulating film 230.

제2 하부 게이트 전극(222)은 제2 와이어 패턴(210)의 둘레를 따라 형성될 수 있다. 제2 하부 게이트 전극(222)은 제2 게이트 절연막(230)을 감쌀 수 있다. 또한, 제2 하부 게이트 전극(222)은 필드 절연막(105)의 상면 및 제2 핀형 돌출부(200P) 상에도 형성될 수 있다. 제2 하부 게이트 전극(222)은 제2 게이트 스페이서(240)의 내측벽을 따라서 연장될 수 있다.The second bottom gate electrode 222 may be formed around the second wire pattern 210. The second lower gate electrode 222 may cover the second gate insulating layer 230. The second bottom gate electrode 222 may also be formed on the top surface of the field insulating film 105 and on the second fin-shaped protrusion 200P. The second bottom gate electrode 222 may extend along the inner wall of the second gate spacer 240.

다시 말하면, 제2 하부 게이트 전극(222)은 제2 트렌치(240t)의 측벽 및 바닥면과, 제2 와이어 패턴(210)의 둘레를 따라 연장될 수 있다. In other words, the second bottom gate electrode 222 may extend around the sidewall and bottom surface of the second trench 240t and around the second wire pattern 210.

제2 상부 게이트 전극(224)은 제2 하부 게이트 전극(222) 상에 형성될 수 있다. 제2 상부 게이트 전극(224)은 제2 하부 게이트 전극(222)이 형성된 제2 트렌치(240t)를 채울 수 있다.The second upper gate electrode 224 may be formed on the second lower gate electrode 222. The second upper gate electrode 224 may fill the second trench 240t formed with the second lower gate electrode 222.

제2 게이트 전극(220)은 제2 게이트 전극(220)의 내부에 금속 산화물막을 포함하지 않을 수 있다. 제2 게이트 전극(220)과 제2 게이트 절연막(230)의 경계가 아닌 영역에서, 제2 게이트 전극(220)은 금속 산화물막을 포함하지 않을 수 있다.The second gate electrode 220 may not include a metal oxide film in the second gate electrode 220. The second gate electrode 220 may not include the metal oxide film in a region other than the boundary between the second gate electrode 220 and the second gate insulating film 230. [

제2 하부 게이트 전극(222)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 탄탈륨 탄질화물(TaCN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 탄화물(TiC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. The second bottom gate electrode 222 may be formed of, for example, titanium nitride (TiN), tantalum carbide (TaC), tantalum nitride (TaN), tantalum carbonitride (TaCN), titanium silicon nitride (TiSiN), tantalum silicon nitride ), Tantalum titanium nitride (TaTiN), titanium aluminum nitride (TiAlN), tantalum aluminum nitride (TaAlN), tungsten nitride (WN), ruthenium (Ru), titanium aluminum (TiAl), titanium aluminum carbide Cargo (TiAlC-N), titanium carbide (TiC), and combinations thereof.

제2 하부 게이트 전극(222)은 단일막으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.Although the second lower gate electrode 222 is shown as a single film, it is only for convenience of explanation, but is not limited thereto.

제2 상부 게이트 전극(224)은 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈-백금(Ni-Pt), poly-Si, SiGe 또는 금속 합금 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.The second upper gate electrode 224 may be formed of, for example, tungsten (W), aluminum (Al), copper (Cu), cobalt (Co), titanium (Ti), tantalum (Ta), nickel (Ni) Pt, Ni-Pt, poly-Si, SiGe, or a metal alloy.

제1 하부 게이트 전극(122)과 제2 하부 게이트 전극(222)은 서로 동일한 물질 또는 서로 동일한 적층 구조를 가질 수도 있고, 아닐 수도 있다. 또한, 제1 상부 게이트 전극(124)과 제2 상부 게이트 전극(224)은 서로 동일한 물질을 포함할 수도 있고, 아닐 수도 있다. The first bottom gate electrode 122 and the second bottom gate electrode 222 may or may not have the same material or have the same lamination structure. In addition, the first upper gate electrode 124 and the second upper gate electrode 224 may or may not include the same material.

예를 들어, 제1 하부 게이트 전극(122)과 제2 하부 게이트 전극(222)은 각각 일함수를 조절하는 일함수 조절막을 포함할 수 있다. 제1 상부 게이트 전극(124)과 제2 상부 게이트 전극(224)은 각각 제1 하부 게이트 전극(122)과 제2 하부 게이트 전극(222)에 의해 형성된 공간을 채우는 역할을 한다. For example, the first bottom gate electrode 122 and the second bottom gate electrode 222 may each include a work function control film that controls the work function. The first upper gate electrode 124 and the second upper gate electrode 224 function to fill a space formed by the first bottom gate electrode 122 and the second bottom gate electrode 222, respectively.

제1 소오스/드레인 영역(150)은 제1 게이트 전극(120)의 양측에 형성될 수 있다. 제2 소오스/드레인 영역(250)은 제2 게이트 전극(220)의 양측에 형성될 수 있다. 제1 소오스/드레인 영역(150) 및 제2 소오스/드레인 영역(250)은 각각 제1 핀형 돌출부(100P) 및 제2 핀형 돌출부(200P) 상에 형성된 에피택셜층을 포함할 수 있다. The first source / drain regions 150 may be formed on both sides of the first gate electrode 120. The second source / drain region 250 may be formed on both sides of the second gate electrode 220. The first source / drain region 150 and the second source / drain region 250 may include an epitaxial layer formed on the first pinned protrusion 100P and the second pinned protrusion 200P, respectively.

층간 절연막(190)은 기판(100) 상에 형성될 수 있다. 층간 절연막(190)은 제1 트렌치(140t)를 정의하는 제1 게이트 스페이서(140)의 외측벽 및 제2 트렌치(240t)를 정의하는 제2 게이트 스페이서(240)의 외측벽을 둘러싸고 있을 수 있다. An interlayer insulating film 190 may be formed on the substrate 100. The interlayer insulating film 190 may surround the outer wall of the first gate spacer 140 defining the first trench 140t and the outer wall of the second gate spacer 240 defining the second trench 240t.

층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.The interlayer insulating film 190 may include at least one of, for example, silicon oxide, silicon nitride, silicon oxynitride, and a low dielectric constant material. Low dielectric constant materials include, for example, FOX (Flowable Oxide), TOSZ (Torene SilaZene), USG (Undoped Silica Glass), BSG (Borosilica Glass), PSG (PhosphoSilica Glass), BPSG (BoroPhosphoSilica Glass), PETEOS Ethyl Ortho Silicate, Fluoride Silicate Glass, CDO, Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG, Parylene, Bis-benzocyclobutenes, material, or a combination thereof.

도 5a 내지 도 5d를 이용하여, 제1 와이어 패턴(110)의 횡단면에 대해서 설명한다. 제1 와이어 패턴(110)에 대한 설명은 제2 와이어 패턴(210)에도 적용될 수 있음은 물론이다.5A to 5D, a cross section of the first wire pattern 110 will be described. It goes without saying that the description of the first wire pattern 110 may be applied to the second wire pattern 210 as well.

도 5a에서, 제1 와이어 패턴(110)의 횡단면(110s)는 직선(110m)의 조합으로 이루어진 도형일 수 있다. 제1 와이어 패턴(110)의 횡단면(110s)는 예를 들어, 사각형일 수 있다. 제1 와이어 패턴(110)의 횡단면(110s)에서, 제1 와이어 패턴(110)의 폭(D1)과 제1 와이어 패턴(110)의 높이(D2)는 서로 동일할 수 있다. 좀 더 구체적으로, 제1 와이어 패턴(110)의 횡단면(110s)은 정사각형일 수 있지만, 이에 제한되는 것은 아니다. In Fig. 5A, the cross-section 110s of the first wire pattern 110 may be a figure composed of a combination of straight lines 110m. The cross-section 110s of the first wire pattern 110 may be, for example, a square. The width D1 of the first wire pattern 110 and the height D2 of the first wire pattern 110 may be equal to each other in the cross section 110s of the first wire pattern 110. [ More specifically, the cross-section 110s of the first wire pattern 110 may be square, but is not limited thereto.

도 5a와 달리 도 5b에서, 제1 와이어 패턴(110)의 횡단면(110s)에서, 제1 와이어 패턴(110)의 폭(D1)과 제1 와이어 패턴(110)의 높이(D2)는 서로 다를 수 있다. 좀 더 구체적으로, 제1 와이어 패턴(110)의 횡단면(110s)은 직사각형일 수 있지만, 이에 제한되는 것은 아니다. 5B, in the cross section 110s of the first wire pattern 110, the width D1 of the first wire pattern 110 and the height D2 of the first wire pattern 110 are different from each other . More specifically, the cross-section 110s of the first wire pattern 110 may be rectangular, but is not limited thereto.

도 5a와 달리 도 5c에서, 제1 와이어 패턴(110)의 횡단면(110s)는 직선(110m)과 곡선(110n)의 조합으로 이루어진 도형일 수 있다. 제1 와이어 패턴(110)의 횡단면(110s)는 예를 들어, 모서리가 둥근 사각형일 수 있다. 5C, the cross-section 110s of the first wire pattern 110 may be a figure composed of a combination of a straight line 110m and a curve 110n. The cross-section 110s of the first wire pattern 110 may be, for example, a square with rounded corners.

도 5a와 달리 도 5d에서, 제1 와이어 패턴(110)의 횡단면(110s)는 곡선(110n)의 조합으로 이루어진 도형일 수 있다. 5D, the cross-section 110s of the first wire pattern 110 may be a figure composed of a combination of the curve 110n.

도 5a 내지 도 5d에서, 제1 와이어 패턴(110)의 횡단면(110s)은 직선의 조합으로 이루어진 도형, 직선 및 곡선의 조합으로 이루어진 도형 및 곡선의 조합으로 이루어진 도형 중의 하나일 수 있다. 5A to 5D, the cross section 110s of the first wire pattern 110 may be one of a figure composed of a combination of straight lines, a figure composed of a combination of straight lines and curves, and a figure composed of a combination of curves.

도 6a 내지 도 6c를 이용하여, 제1 와이어 패턴(110)의 종단면에 대해서 설명한다. 제1 와이어 패턴(110)에 대한 설명은 제2 와이어 패턴(210)에도 적용될 수 있음은 물론이다.6A to 6C, a longitudinal section of the first wire pattern 110 will be described. It goes without saying that the description of the first wire pattern 110 may be applied to the second wire pattern 210 as well.

도 6a에서, 제1 소오스/드레인 영역(150) 및 제1 게이트 스페이서(140)에서 멀어짐에 따라, 제1 와이어 패턴(110)의 두께는 실질적으로 동일할 수 있다. 예를 들어, 제1 소오스/드레인 영역(150)과 인접한 제1 와이어 패턴(110)의 종단 부분의 두께(t1)는 제1 와이어 패턴(110)의 가운데 부분의 두께(t2)와 실질적으로 동일할 수 있다. In FIG. 6A, as the first source / drain region 150 and the first gate spacer 140 move away from each other, the thickness of the first wire pattern 110 may be substantially the same. For example, the thickness t1 of the end portion of the first wire pattern 110 adjacent to the first source / drain region 150 is substantially equal to the thickness t2 of the center portion of the first wire pattern 110 can do.

도 6b에서, 제1 소오스/드레인 영역(150) 및 제1 게이트 스페이서(140)에서 멀어짐에 따라, 제1 와이어 패턴(110)의 두께는 감소할 수 있다. 예를 들어, 제1 소오스/드레인 영역(150)과 인접한 제1 와이어 패턴(110)의 종단 부분의 두께(t1)는 제1 와이어 패턴(110)의 가운데 부분의 두께(t2)보다 두꺼울 수 있다.In FIG. 6B, as the first source / drain region 150 and the first gate spacer 140 move away from each other, the thickness of the first wire pattern 110 may decrease. For example, the thickness t1 of the end portion of the first wire pattern 110 adjacent to the first source / drain region 150 may be greater than the thickness t2 of the center portion of the first wire pattern 110 .

도 6c에서, 제1 소오스/드레인 영역(150) 및 제1 게이트 스페이서(140)에서 멀어짐에 따라, 제1 와이어 패턴(110)의 두께는 증가할 수 있다. 예를 들어, 제1 소오스/드레인 영역(150)과 인접한 제1 와이어 패턴(110)의 종단 부분의 두께(t1)는 제1 와이어 패턴(110)의 가운데 부분의 두께(t2)보다 얇을 수 있다.In FIG. 6C, as the first source / drain region 150 and the first gate spacer 140 move away from each other, the thickness of the first wire pattern 110 may increase. For example, the thickness t1 of the end portion of the first wire pattern 110 adjacent to the first source / drain region 150 may be thinner than the thickness t2 of the center portion of the first wire pattern 110 .

도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6c를 이용하여 설명한 것과 다른 점을 위주로 설명한다.7 is a view for explaining a semiconductor device according to some embodiments of the present invention. 8 is a view for explaining a semiconductor device according to some embodiments of the present invention. 9 is a view for explaining a semiconductor device according to some embodiments of the present invention. For the sake of convenience of explanation, the differences from those described with reference to Figs. 1 to 6C will be mainly described.

참고적으로, 도 7 내지 도 9는 각각 도 2의 O부분을 확대한 도면들이다. 덧붙여, 도 7 내지 도 9에서 도시된 형상을 이용하여, 본 발명의 기술 분야에 속하는 통상의 기술자는 도 2 및 도 3과 같은 단면도를 쉽게 유추할 수 있음은 물론이다. For reference, Figs. 7 to 9 are enlarged views of the O portion in Fig. 2, respectively. Incidentally, it is needless to say that, by using the shapes shown in FIGS. 7 to 9, a person skilled in the art can easily refer to the sectional views as in FIGS. 2 and 3. FIG.

도 7을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 금속 산화물막(125)은 서로 이격되는 제1 하부 금속 산화물막(125a)과, 제1 상부 금속 산화물막(125b)을 포함할 수 있다. Referring to FIG. 7, in the semiconductor device according to some embodiments of the present invention, the first metal oxide film 125 includes a first lower metal oxide film 125a spaced apart from the first lower metal oxide film 125b, . ≪ / RTI >

제1 하부 금속 산화물막(125a)은 제1 하부 게이트 전극(122)과 제1 게이트 절연막(130)의 경계에 위치할 수 있다. 제1 하부 금속 산화물막(125a)은 제1 게이트 절연막(130)과 접할 수 있다. The first lower metal oxide film 125a may be located at a boundary between the first lower gate electrode 122 and the first gate insulating film 130. [ The first lower metal oxide film 125a may be in contact with the first gate insulating layer 130.

제1 하부 금속 산화물막(125a)은 제1 하부 게이트 전극(122)의 산화물 형태를 포함할 수 있다. 제1 하부 게이트 전극(122)이 다층막일 경우, 제1 하부 금속 산화물막(125a)은 다층막 중 제1 게이트 절연막(130)과 가장 인접한 막의 산화물 형태를 포함할 수 있다.The first lower metal oxide film 125a may include the oxide form of the first bottom gate electrode 122. [ When the first lower gate electrode 122 is a multilayer film, the first lower metal oxide film 125a may include an oxide form of the film closest to the first gate insulating film 130 of the multilayer film.

예를 들어, 제1 하부 금속 산화물막(125a)에 포함된 금속은 제1 게이트 절연막(130)에 포함된 금속과 다를 수 있다. 좀 더 구체적으로, 제1 하부 금속 산화물막(125a)에 포함된 금속은, 제1 게이트 절연막(130) 중 제1 하부 금속 산화물막(125a)과 접하는 부분에 포함된 금속과 다를 수 있다. For example, the metal included in the first lower metal oxide film 125a may be different from the metal included in the first gate insulating film 130. [ More specifically, the metal included in the first lower metal oxide film 125a may be different from the metal included in the first gate insulating film 130 in contact with the first lower metal oxide film 125a.

제1 상부 금속 산화물막(125b)은 예를 들어, 제1 하부 게이트 전극(122)과 제1 상부 게이트 전극(124)의 경계에 위치할 수 있다. 제1 상부 금속 산화물막(125b)은 제1 하부 게이트 전극(122)의 산화물 형태를 포함할 수 있다. The first upper metal oxide film 125b may be located at the boundary between the first bottom gate electrode 122 and the first top gate electrode 124, for example. The first upper metal oxide film 125b may include the oxide form of the first bottom gate electrode 122. [

제1 하부 게이트 전극(122)이 다층막일 경우, 제1 상부 금속 산화물막(125b)은 다층막 중 제1 상부 게이트 전극(124)과 가장 인접한 막의 산화물 형태를 포함할 수 있다. When the first lower gate electrode 122 is a multilayer film, the first upper metal oxide film 125b may include an oxide form of the film closest to the first upper gate electrode 124 of the multilayer film.

제1 하부 게이트 전극(122)은 제1 하부 금속 산화물막(125a)과 제1 상부 금속 산화물막(125b) 사이에 위치할 수 있다. The first lower gate electrode 122 may be positioned between the first lower metal oxide film 125a and the first upper metal oxide film 125b.

도 7에서, 제1 금속 산화물막(125) 중 일부는 제1 게이트 전극(120)의 내부에 위치하지 않을 수 있다. 즉, 제1 하부 금속 산화물막(125a)은 제1 게이트 전극(120)의 내부에 위치하지 않을 수 있다. In FIG. 7, some of the first metal oxide films 125 may not be located inside the first gate electrode 120. That is, the first lower metal oxide film 125a may not be located inside the first gate electrode 120. [

도 8을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 금속 산화물막(125)은 제1 하부 게이트 전극(122) 내부에 위치할 수 있다. Referring to FIG. 8, in the semiconductor device according to some embodiments of the present invention, the first metal oxide film 125 may be located inside the first bottom gate electrode 122.

좀 더 구체적으로, 제1 금속 산화물막(125)에 의해, 제1 하부 게이트 전극(122)은 제1 하부 게이트 전극의 제1 부분(122a)와 제1 하부 게이트 전극의 제2 부분(122b)로 나뉠 수 있다. More specifically, by the first metal oxide film 125, the first bottom gate electrode 122 is electrically connected to the first portion 122a of the first bottom gate electrode and the second portion 122b of the first bottom gate electrode, ≪ / RTI >

제1 금속 산화물막(125)과 제1 게이트 절연막(130) 사이에 제1 하부 게이트 전극의 제1 부분(122a)이 위치하므로, 제1 금속 산화물막(125)과 제1 게이트 절연막(130)은 서로 이격될 수 있다. Since the first portion 122a of the first bottom gate electrode is located between the first metal oxide film 125 and the first gate insulating film 130, the first metal oxide film 125 and the first gate insulating film 130 are formed, Can be spaced apart from one another.

또한, 제1 금속 산화물막(125)과 제1 상부 게이트 전극(124) 사이에 제1 하부 게이트 전극의 제2 부분(122b)이 위치하므로, 제1 금속 산화물막(125)과 제1 상부 게이트 전극(124)은 서로 이격될 수 있다. Since the second portion 122b of the first bottom gate electrode is located between the first metal oxide film 125 and the first top gate electrode 124, the first metal oxide film 125, The electrodes 124 may be spaced apart from one another.

예를 들어, 제1 금속 산화물막(125)은 제1 하부 게이트 전극의 제1 부분(122a)의 산화물 형태를 포함할 수 있다. For example, the first metal oxide film 125 may comprise an oxide form of the first portion 122a of the first bottom gate electrode.

제1 하부 게이트 전극의 제1 부분(122a)과 제1 하부 게이트 전극의 제2 부분(122b)은 서로 동일한 물질을 포함할 수도 있고, 서로 다른 물질을 포함할 수도 있다. The first portion 122a of the first bottom gate electrode and the second portion 122b of the first bottom gate electrode may comprise the same material or may comprise different materials.

도 9를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 게이트 절연막(130)은 하부(130a)와 상부(130b)를 포함할 수 있다. Referring to FIG. 9, in a semiconductor device according to some embodiments of the present invention, the first gate insulating layer 130 may include a lower portion 130a and a top portion 130b.

제1 게이트 절연막(130)은 금속 산화물을 포함할 수 있다. 즉, 제1 게이트 절연막(130)은 금속의 산화물 형태를 포함할 수 있다. The first gate insulating layer 130 may include a metal oxide. That is, the first gate insulating layer 130 may include an oxide form of a metal.

제1 게이트 절연막의 하부(130a)와 제1 게이트 절연막의 상부(130b)는 동일한 금속을 포함할 수 있다. The lower portion 130a of the first gate insulating film and the upper portion 130b of the first gate insulating film may include the same metal.

한편, 제1 게이트 절연막의 하부(130a)에 포함된 산소의 분율은 제1 게이트 절연막의 상부(130b)에 포함된 산소의 분율과 다를 수 있다. 다시 말하면, 제1 게이트 절연막의 하부(130a)에서 금속에 대한 산소의 비율은, 제1 게이트 절연막의 상부(130b)에서 금속에 대한 산소의 비율과 다를 수 있다. On the other hand, the fraction of oxygen contained in the lower portion 130a of the first gate insulating film may be different from the fraction of oxygen contained in the upper portion 130b of the first gate insulating film. In other words, the ratio of oxygen to metal in the lower portion 130a of the first gate insulating film may be different from the ratio of oxygen to metal in the upper portion 130b of the first gate insulating film.

도 10 및 도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 6c를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.10 and 11 are views for explaining a semiconductor device according to some embodiments of the present invention. For convenience of explanation, a description will be given centering on differences from those described with reference to Figs. 1 to 6C.

참고적으로, 도 10은 도 1의 A - A 및 C - C를 따라서 절단한 단면도이고, 도 11은 도 1의 B - B 및 D - D를 따라서 절단한 단면도이다. For reference, FIG. 10 is a sectional view cut along A - A and C - C in FIG. 1, and FIG. 11 is a sectional view taken along B - B and D - D in FIG.

도 10 및 도 11을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제2 게이트 전극(220)은 제2 금속 산화물막(225)을 더 포함할 수 있다.10 and 11, in a semiconductor device according to some embodiments of the present invention, the second gate electrode 220 may further include a second metal oxide film 225.

제2 금속 산화물막(225)은 제2 하부 게이트 전극(222)과 제2 게이트 절연막(230)의 경계에 위치할 수 있다. 제2 금속 산화물막(225)은 제2 게이트 절연막(230)과 접할 수 있다. The second metal oxide film 225 may be located at a boundary between the second lower gate electrode 222 and the second gate insulating film 230. The second metal oxide film 225 can be in contact with the second gate insulating film 230.

제2 금속 산화물막(225) 상에, 제2 하부 게이트 전극(222) 및 제2 상부 게이트 전극(224)이 형성될 수 있다.On the second metal oxide film 225, a second bottom gate electrode 222 and a second top gate electrode 224 may be formed.

제2 금속 산화물막(225)은 제2 하부 게이트 전극(222)의 산화물 형태를 포함할 수 있다. 제2 하부 게이트 전극(222)이 다층막일 경우, 제2 금속 산화물막(225)은 다층막 중 제2 게이트 절연막(230)과 가장 인접한 막의 산화물 형태를 포함할 수 있다.The second metal oxide film 225 may include the oxide form of the second bottom gate electrode 222. When the second lower gate electrode 222 is a multilayer film, the second metal oxide film 225 may include an oxide form of the film closest to the second gate insulating film 230 of the multilayer film.

예를 들어, 제2 금속 산화물막(225)에 포함된 금속은 제2 게이트 절연막(230)에 포함된 금속과 다를 수 있다. 좀 더 구체적으로, 제2 금속 산화물막(225)에 포함된 금속은, 제2 게이트 절연막(230) 중 제2 금속 산화물막(225)과 접하는 부분에 포함된 금속과 다를 수 있다.For example, the metal included in the second metal oxide film 225 may be different from the metal included in the second gate insulating film 230. More specifically, the metal included in the second metal oxide film 225 may be different from the metal included in the portion of the second gate insulating film 230 that is in contact with the second metal oxide film 225.

도 11에서, 제2 금속 산화물막(225)은 제2 게이트 전극(220)의 내부에 위치하지 않을 수 있다. 제2 금속 산화물막(225)은 제2 게이트 전극(220)과 제2 게이트 절연막(230)의 경계에 위치할 수 있다. In FIG. 11, the second metal oxide film 225 may not be located inside the second gate electrode 220. The second metal oxide film 225 may be located at a boundary between the second gate electrode 220 and the second gate insulating film 230.

도 12 및 도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 도 14는 도 12의 O 부분 및 P 부분을 확대한 도면이다. 설명의 편의상, 도 1 내지 도 6c를 이용하여 설명한 것과 다른 점을 위주로 설명한다. 12 and 13 are views for explaining a semiconductor device according to some embodiments of the present invention. 14 is an enlarged view of the O portion and the P portion in Fig. For the sake of convenience of explanation, the differences from those described with reference to Figs. 1 to 6C will be mainly described.

참고적으로, 도 12는 도 1의 A - A 및 C - C를 따라서 절단한 단면도이고, 도 13은 도 1의 B - B 및 D - D를 따라서 절단한 단면도이다. For reference, FIG. 12 is a sectional view taken along line A - A and C - C in FIG. 1, and FIG. 13 is a sectional view taken along line B - B and D - D in FIG.

덧붙여, 도 12 및 도 13의 제1 영역에 해당되는 도면은 도 1 내지 도 4를 이용하여 설명한 도면과 실질적으로 동일하지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 도 12 및 도 13의 제1 영역에 해당되는 도면은 도 7 내지 도 9를 이용하여 설명한 도면일 수 있음은 물론이다. Incidentally, the drawings corresponding to the first areas in Figs. 12 and 13 are substantially the same as the drawings described with reference to Figs. 1 to 4, but are for convenience of description only, and are not limited thereto. That is, it is needless to say that the diagram corresponding to the first area of FIG. 12 and FIG. 13 may be the diagram described with reference to FIG. 7 to FIG.

도 12 내지 도 14를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제2 게이트 전극(220)은 제2 게이트 전극(220)의 내부에 형성된 제2 금속 산화물막(225)을 포함할 수 있다. Referring to FIGS. 12 to 14, in the semiconductor device according to some embodiments of the present invention, the second gate electrode 220 includes a second metal oxide film 225 formed inside the second gate electrode 220 can do.

제2 금속 산화물막(225)은 제2 하부 게이트 전극(222) 상에 형성될 수 있다. 제2 금속 산화물막(225)은 제2 하부 게이트 전극(222)의 프로파일을 따라서 형성될 수 있다. 즉, 제2 금속 산화물막(225)은 제2 게이트 절연막(230)의 프로파일을 따라서 형성될 수 있다. A second metal oxide film 225 may be formed on the second bottom gate electrode 222. The second metal oxide film 225 may be formed along the profile of the second bottom gate electrode 222. That is, the second metal oxide film 225 may be formed along the profile of the second gate insulating film 230.

제2 상부 게이트 전극(224)은 제2 금속 산화물막(225) 상에 형성될 수 있다. 제2 상부 게이트 전극(224)은 제2 하부 게이트 전극(222) 및 제2 금속 산화물막(225)이 형성된 제2 트렌치(240t)를 채울 수 있다. The second upper gate electrode 224 may be formed on the second metal oxide film 225. The second upper gate electrode 224 may fill the second trench 240t with the second lower gate electrode 222 and the second metal oxide film 225 formed thereon.

도 14에서, 제2 와이어 패턴(210) 상에, 제2 게이트 절연막(230)과, 제2 하부 게이트 전극(222)과, 제2 금속 산화물막(225)과, 제2 상부 게이트 전극(224)이 순차적으로 형성될 수 있다. 제2 금속 산화물막(225)은 예를 들어, 제2 하부 게이트 전극(222)과 제2 상부 게이트 전극(224)의 경계에 위치할 수 있다. 14, a second gate insulating film 230, a second bottom gate electrode 222, a second metal oxide film 225, a second top gate electrode 224 ) May be sequentially formed. The second metal oxide film 225 may, for example, be located at the boundary between the second bottom gate electrode 222 and the second top gate electrode 224. [

제2 금속 산화물막(225)은 제2 하부 게이트 전극(222)의 산화물 형태를 포함할 수 있다. 제2 하부 게이트 전극(222)이 다층막일 경우, 제2 금속 산화물막(225)은 다층막 중 제2 상부 게이트 전극(224)과 가장 인접한 막의 산화물 형태를 포함할 수 있다.The second metal oxide film 225 may include the oxide form of the second bottom gate electrode 222. When the second bottom gate electrode 222 is a multilayer film, the second metal oxide film 225 may include an oxide form of the film closest to the second top gate electrode 224 of the multilayer film.

도 14에서, 제1 금속 산화물막(125)의 두께는 제1 두께(h1)이고, 제2 금속 산화물막(225)의 두께는 제2 두께(h2)일 수 있다. 14, the thickness of the first metal oxide film 125 may be a first thickness h1, and the thickness of the second metal oxide film 225 may be a second thickness h2.

먼저, 일함수 조절막을 포함하는 제1 하부 게이트 전극(122) 및 제2 하부 게이트 전극(222)이 동일한 물질을 포함하거나, 동일한 물질의 적층 구조를 가질 경우, 제1 금속 산화물막(125)의 두께(h1)는 제2 금속 산화물막(225)의 두께(h2)와 다를 수 있다. 제1 금속 산화물막(125)의 두께(h1)와 제2 금속 산화물막(225)의 두께(h2)를 서로 다르게 하여, 제1 게이트 전극(120) 및 제2 게이트 전극(220)을 포함하는 각각의 반도체 장치의 문턱 전압을 달리할 수 있다. When the first lower gate electrode 122 and the second lower gate electrode 222 including the work function adjusting film include the same material or have a stacked structure of the same material, the first metal oxide film 125 The thickness h1 may be different from the thickness h2 of the second metal oxide film 225. The thickness h1 of the first metal oxide film 125 and the thickness h2 of the second metal oxide film 225 may be different from each other so that the first gate electrode 120 and the second gate electrode 220, The threshold voltages of the respective semiconductor devices may be different.

다음으로, 일함수 조절막을 포함하는 제1 하부 게이트 전극(122) 및 제2 하부 게이트 전극(222)이 다른 물질을 포함하거나, 서로 다른 물질의 적층 구조를 가질 경우, 제1 금속 산화물막(125)의 두께(h1)는 제2 금속 산화물막(225)의 두께(h2)와 같을 수도 있고, 다를 수도 있다. 서로 다른 물질은 서로 다른 크기의 일함수 조절을 하기 때문이다. Next, when the first and second lower gate electrodes 122 and 222 including the work function adjusting film include different materials or have a stacked structure of different materials, the first metal oxide film 125 ) May be equal to or different from the thickness h2 of the second metal oxide film 225. In this case, This is because different materials have different work function controls.

또한, 제1 금속 산화물막(125)은 제1 하부 게이트 전극(122)의 산화물 형태를 포함하고, 제2 금속 산화물막(225)은 제2 하부 게이트 전극(222)의 산화물 형태를 포함하므로, 제1 금속 산화물막(125)은 제2 금속 산화물막(225)과 동일한 물질을 포함할 수도 있고, 서로 다른 물질을 포함할 수도 있다. In addition, since the first metal oxide film 125 includes the oxide form of the first bottom gate electrode 122 and the second metal oxide film 225 includes the oxide form of the second bottom gate electrode 222, The first metal oxide film 125 may include the same material as the second metal oxide film 225, or may include different materials.

도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 16은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 12 내지 도 14를 이용하여 설명한 것과 다른 점을 위주로 설명한다.15 is a view for explaining a semiconductor device according to some embodiments of the present invention. 16 is a view for explaining a semiconductor device according to some embodiments of the present invention. For convenience of explanation, differences from those described with reference to Figs. 12 to 14 will be mainly described.

참고적으로, 도 15 및 도 16은 각각 도 12의 O부분 및 P부분을 확대한 도면들이다. 덧붙여, 도 15 및 도 16에서 도시된 형상을 이용하여, 본 발명의 기술 분야에 속하는 통상의 기술자는 도 12 및 도 13과 같은 단면도를 쉽게 유추할 수 있음은 물론이다. For reference, Figs. 15 and 16 are enlarged views of the O portion and the P portion in Fig. 12, respectively. Incidentally, it is needless to say that, by using the shapes shown in FIGS. 15 and 16, a person skilled in the art can easily refer to the sectional views as shown in FIG. 12 and FIG.

도 15를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제2 금속 산화물막(225)은 서로 이격되는 제2 하부 금속 산화물막(225a)과, 제2 상부 금속 산화물막(225b)을 포함할 수 있다. Referring to FIG. 15, in a semiconductor device according to some embodiments of the present invention, the second metal oxide film 225 includes a second lower metal oxide film 225a and a second upper metal oxide film 225b, . ≪ / RTI >

제2 하부 금속 산화물막(225a)은 제2 하부 게이트 전극(222)과 제2 게이트 절연막(230)의 경계에 위치할 수 있다. 제2 하부 금속 산화물막(225a)은 제2 게이트 절연막(230)과 접할 수 있다. The second lower metal oxide film 225a may be located at a boundary between the second lower gate electrode 222 and the second gate insulating film 230. [ The second lower metal oxide film 225a may be in contact with the second gate insulating film 230.

제2 하부 금속 산화물막(225a)은 제2 하부 게이트 전극(222)의 산화물 형태를 포함할 수 있다. 제2 하부 게이트 전극(222)이 다층막일 경우, 제2 하부 금속 산화물막(225a)은 다층막 중 제2 게이트 절연막(230)과 가장 인접한 막의 산화물 형태를 포함할 수 있다.The second lower metal oxide film 225a may include the oxide form of the second bottom gate electrode 222. [ When the second lower gate electrode 222 is a multilayer film, the second lower metal oxide film 225a may include an oxide form of the film closest to the second gate insulating film 230 of the multilayer film.

예를 들어, 제2 하부 금속 산화물막(225a)에 포함된 금속은 제2 게이트 절연막(230)에 포함된 금속과 다를 수 있다. 좀 더 구체적으로, 제2 하부 금속 산화물막(225a)에 포함된 금속은, 제2 게이트 절연막(230) 중 제2 하부 금속 산화물막(225a)과 접하는 부분에 포함된 금속과 다를 수 있다. For example, the metal included in the second lower metal oxide film 225a may be different from the metal included in the second gate insulating film 230. [ More specifically, the metal included in the second lower metal oxide film 225a may be different from the metal included in the second gate insulating film 230 in contact with the second lower metal oxide film 225a.

제2 상부 금속 산화물막(225b)은 예를 들어, 제2 하부 게이트 전극(222)과 제2 상부 게이트 전극(224)의 경계에 위치할 수 있다. 제2 상부 금속 산화물막(225b)은 제2 하부 게이트 전극(222)의 산화물 형태를 포함할 수 있다. The second upper metal oxide film 225b may be located, for example, at the boundary between the second bottom gate electrode 222 and the second top gate electrode 224. [ The second upper metal oxide film 225b may include the oxide form of the second bottom gate electrode 222. [

제2 하부 게이트 전극(222)이 다층막일 경우, 제2 상부 금속 산화물막(225b)은 다층막 중 제2 상부 게이트 전극(224)과 가장 인접한 막의 산화물 형태를 포함할 수 있다. When the second lower gate electrode 222 is a multilayer film, the second upper metal oxide film 225b may include an oxide form of the film closest to the second upper gate electrode 224 of the multilayer film.

제2 하부 게이트 전극(222)은 제2 하부 금속 산화물막(225a)과 제2 상부 금속 산화물막(225b) 사이에 위치할 수 있다. And the second lower gate electrode 222 may be positioned between the second lower metal oxide film 225a and the second upper metal oxide film 225b.

도 15에서, 제2 금속 산화물막(225) 중 일부는 제2 게이트 전극(220)의 내부에 위치하지 않을 수 있다. 즉, 제2 하부 금속 산화물막(225a)은 제2 게이트 전극(220)의 내부에 위치하지 않을 수 있다.In FIG. 15, some of the second metal oxide film 225 may not be located inside the second gate electrode 220. That is, the second lower metal oxide film 225a may not be located inside the second gate electrode 220. [

도 16을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제2 금속 산화물막(225)은 제2 하부 게이트 전극(222) 내부에 위치할 수 있다. Referring to FIG. 16, in the semiconductor device according to some embodiments of the present invention, the second metal oxide film 225 may be located inside the second bottom gate electrode 222.

좀 더 구체적으로, 제2 금속 산화물막(225)에 의해, 제2 하부 게이트 전극(222)은 제2 하부 게이트 전극의 제1 부분(222a)와 제2 하부 게이트 전극의 제2 부분(222b)로 나뉠 수 있다. The second bottom gate electrode 222 is electrically connected to the first portion 222a of the second bottom gate electrode 222 and the second portion 222b of the second bottom gate electrode 222 by a second metal oxide film 225. More specifically, ≪ / RTI >

제2 금속 산화물막(225)과 제2 게이트 절연막(230) 사이에 제2 하부 게이트 전극의 제1 부분(222a)이 위치하므로, 제2 금속 산화물막(225)과 제2 게이트 절연막(230)은 서로 이격될 수 있다. Since the first portion 222a of the second bottom gate electrode is located between the second metal oxide film 225 and the second gate insulating film 230, the second metal oxide film 225 and the second gate insulating film 230, Can be spaced apart from one another.

또한, 제2 금속 산화물막(225)과 제2 상부 게이트 전극(224) 사이에 제2 하부 게이트 전극의 제2 부분(222b)이 위치하므로, 제2 금속 산화물막(225)과 제2 상부 게이트 전극(224)은 서로 이격될 수 있다. Since the second portion 222b of the second bottom gate electrode is located between the second metal oxide film 225 and the second top gate electrode 224, the second metal oxide film 225, The electrodes 224 may be spaced apart from one another.

예를 들어, 제2 금속 산화물막(225)은 제2 하부 게이트 전극의 제1 부분(222a)의 산화물 형태를 포함할 수 있다. For example, the second metal oxide film 225 may comprise an oxide form of the first portion 222a of the second bottom gate electrode.

제2 하부 게이트 전극의 제1 부분(222a)과 제2 하부 게이트 전극의 제2 부분(222b)은 서로 동일한 물질을 포함할 수도 있고, 서로 다른 물질을 포함할 수도 있다. The first portion 222a of the second bottom gate electrode and the second portion 222b of the second bottom gate electrode may comprise the same material or may comprise different materials.

도 17 및 도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 6c를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 17 and 18 are views for explaining a semiconductor device according to some embodiments of the present invention. For convenience of explanation, a description will be given centering on differences from those described with reference to Figs. 1 to 6C.

참고적으로, 도 17은 도 1의 A - A 및 C - C를 따라서 절단한 단면도이고, 도 18은 도 1의 B - B 및 D - D를 따라서 절단한 단면도이다. 17 is a cross-sectional view taken along line A-A and C-C in Fig. 1, and Fig. 18 is a cross-sectional view taken along line B-B and D-D in Fig.

도 17 및 도 18을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 핀형 돌출부(100P) 상에 형성된 제1 절연 패턴(100pi)과, 제2 핀형 돌출부(200P) 상에 형성된 제2 절연 패턴(200pi)를 더 포함할 수 있다. 17 and 18, the semiconductor device according to some embodiments of the present invention includes a first insulation pattern 100pi formed on the first fin-shaped protrusion 100P, a second insulation pattern 100P formed on the second fin- 2 insulation pattern (200 pi).

제1 절연 패턴(100pi)은 제1 핀형 돌출부(100P)의 상면 상에 형성될 수 있다. 제1 절연 패턴(100pi)은 제1 핀형 돌출부(100P)와 접할 수 있다. 제1 절연 패턴(100pi)은 필드 절연막(105)의 상면 상에는 형성되지 않을 수 있다. The first insulation pattern 100pi may be formed on the upper surface of the first fin-shaped protrusion 100P. The first insulation pattern 100pi can be in contact with the first fin-shaped protrusion 100P. The first insulation pattern 100pi may not be formed on the upper surface of the field insulating film 105. [

제1 절연 패턴(100pi)의 폭은 제1 절연 패턴(100pi) 하부의 제1 핀형 돌출부(100P)의 폭에 대응될 수 있다. The width of the first insulation pattern 100pi may correspond to the width of the first fin-shaped protrusion 100P under the first insulation pattern 100pi.

제2 절연 패턴(200pi)은 제2 핀형 돌출부(200P)의 상면 상에 형성될 수 있다. 제2 절연 패턴(200pi)은 제2 핀형 돌출부(200P)와 접할 수 있다. 제2 절연 패턴(200pi)은 필드 절연막(105)의 상면 상에는 형성되지 않을 수 있다. The second insulation pattern 200pi may be formed on the upper surface of the second fin-shaped protrusion 200P. The second insulation pattern 200pi can be in contact with the second fin-shaped protrusion 200P. The second insulating pattern 200pi may not be formed on the upper surface of the field insulating film 105. [

제2 절연 패턴(200pi)의 폭은 제2 절연 패턴(200pi) 하부의 제2 핀형 돌출부(200P)의 폭에 대응될 수 있다.The width of the second insulation pattern 200pi may correspond to the width of the second fin-shaped protrusion 200P under the second insulation pattern 200pi.

제1 절연 패턴(100pi) 및 제2 절연 패턴(200pi)는 절연 물질을 포함할 수 있다. The first insulating pattern 100pi and the second insulating pattern 200pi may include an insulating material.

도 18에서, 제1 절연 패턴(100pi)의 상면 및 제2 절연 패턴(200pi)은 필드 절연막(105)의 상면과 동일 평면에 놓이는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 18, the upper surface of the first insulating pattern 100pi and the second insulating pattern 200pi are shown as being flush with the upper surface of the field insulating film 105. However, the present invention is not limited thereto no.

도 18에서, 제1 절연 패턴(100pi)는 제1 핀형 돌출부(100P)의 상면을 따라서 전체적으로 형성되고, 제2 절연 패턴(200pi)는 제2 핀형 돌출부(200P)의 상면을 따라서 전체적으로 형성되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 18, the first insulation pattern 100pi is formed entirely along the upper surface of the first pin-shaped protrusion 100P, and the second insulation pattern 200pi is formed entirely along the upper surface of the second pin-shaped protrusion 200P However, the present invention is not limited thereto.

예를 들어, 제1 절연 패턴(100pi)은 제1 게이트 전극(120)과 중첩되는 부분에 형성되고, 제1 소오스/드레인 영역(150)과 중첩되는 부분에는 형성되지 않을 수 있다. 반대로, 제1 절연 패턴(100pi)은 제1 게이트 전극(120)과 중첩되는 부분에 형성되지 않고, 제1 소오스/드레인 영역(150)과 중첩되는 부분에는 형성될 수 있다. For example, the first insulation pattern 100pi may be formed at a portion overlapping the first gate electrode 120, and may not be formed at a portion overlapping the first source / drain region 150. Conversely, the first insulation pattern 100pi may not be formed in a portion overlapping the first gate electrode 120, but may be formed in a portion overlapping the first source / drain region 150. [

다르게 설명하면, 제1 절연 패턴(100pi)은 제1 핀형 돌출부(100P)의 상면 중 일부 상에 형성되고, 나머지에는 형성되지 않을 수 있다. In other words, the first insulation pattern 100pi may be formed on a part of the upper surface of the first pin-shaped protrusion 100P, but not the rest.

제2 절연 패턴(200pi)에 대한 설명은 제1 절연 패턴(100pi)에 대한 설명과 실질적으로 유사하므로, 생략한다. The description of the second insulation pattern (200pi) is substantially similar to the description of the first insulation pattern (100pi), and therefore is omitted.

도 19 및 도 20은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 6c를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 19 and 20 are views for explaining a semiconductor device according to some embodiments of the present invention. For convenience of explanation, a description will be given centering on differences from those described with reference to Figs. 1 to 6C.

참고적으로, 도 19는 도 1의 A - A 및 C - C를 따라서 절단한 단면도이고, 도 20은 도 1의 B - B 및 D - D를 따라서 절단한 단면도이다. For reference, FIG. 19 is a sectional view cut along A - A and C - C in FIG. 1, and FIG. 20 is a sectional view taken along B - B and D - D in FIG.

도 19 및 도 20을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 기판(100)은 하부 기판(101)과 하부 기판(101)의 일면 상에 형성된 상부 기판(103)을 포함할 수 있다. 19 and 20, in a semiconductor device according to some embodiments of the present invention, a substrate 100 includes a lower substrate 101 and an upper substrate 103 formed on one surface of the lower substrate 101 .

예를 들어, 하부 기판(101)은 반도체 기판일 수 있고, 상부 기판(103)은 절연막 기판일 수 있다. For example, the lower substrate 101 may be a semiconductor substrate, and the upper substrate 103 may be an insulating film substrate.

기판(100)은 반도체 기판과, 반도체 기판의 일면 상에 형성된 절연막 기판을 포함할 수 있고, 예를 들어, SOI(silicon on insulator), SGOI(silicon-germanium on insulator)일 수 있지만, 이에 제한되는 것은 아니다. The substrate 100 may include a semiconductor substrate and an insulating film substrate formed on one side of the semiconductor substrate and may be, for example, a silicon on insulator (SOI), a silicon-germanium on insulator (SGOI) It is not.

도 21은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6c를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.21 is a view for explaining a semiconductor device according to some embodiments of the present invention. For convenience of explanation, a description will be given centering on differences from those described with reference to Figs. 1 to 6C.

참고적으로, 도 21은 도 1의 A - A 및 C - C를 따라서 절단한 단면도이다. 21 is a cross-sectional view taken along the line A-A and C-C in Fig.

도 21은 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 게이트 전극(120)은 제1 게이트 전극(120) 내부에 형성된 금속 산화물막을 포함하지 않을 수 있다. Referring to FIG. 21, in a semiconductor device according to some embodiments of the present invention, the first gate electrode 120 may not include a metal oxide film formed inside the first gate electrode 120.

제1 게이트 전극(120)은 제1 하부 게이트 전극(122)과 제1 상부 게이트 전극(124)을 포함할 수 있고, 제2 게이트 전극(220)은 제2 하부 게이트 전극(222)과 제2 상부 게이트 전극(224)을 포함할 수 있다.The first gate electrode 120 may include a first bottom gate electrode 122 and a first top gate electrode 124 and the second gate electrode 220 may include a second bottom gate electrode 222 and a second And may include an upper gate electrode 224.

제1 하부 게이트 전극(122)은 제1 일함수 조절막을 포함할 수 있고, 제2 하부 게이트 전극(222)은 제2 일함수 조절막을 포함할 수 있다. The first bottom gate electrode 122 may comprise a first work function control film and the second bottom gate electrode 222 may comprise a second work function control film.

이 때, 제1 하부 게이트 전극(122)에 포함된 제1 일함수 조절막은 제2 하부 게이트 전극(222)에 포함된 제2 일함수 조절막과 다른 물질을 포함할 수 있다. 즉, 제1 영역(I)과 제2 영역(II)에 서로 다른 일함수 조절막을 사용하여 제1 영역(I)에 형성된 반도체 장치 및 제2 영역(II)에 형성된 반도체 장치의 문턱 전압을 다르게 조절할 수 있다. At this time, the first work function adjusting film included in the first bottom gate electrode 122 may include a material different from the second work function adjusting film included in the second bottom gate electrode 222. That is, the threshold voltage of the semiconductor device formed in the first region I and the semiconductor device formed in the second region II are different from each other by using different work function control films in the first region I and the second region II Can be adjusted.

한편, 제1 게이트 절연막(130)은 제2 게이트 절연막(230)과 다른 물질을 포함할 수 있다. 예를 들어, 제1 게이트 절연막(130)은 제1 금속의 산화물을 포함하고, 제2 게이트 절연막(230)은 제1 금속과 다른 제2 금속의 산화물을 포함할 수 있다. Meanwhile, the first gate insulating layer 130 may include a material different from the second gate insulating layer 230. For example, the first gate insulating layer 130 may include an oxide of a first metal, and the second gate insulating layer 230 may include an oxide of a second metal different from the first metal.

제1 영역(I)에 형성된 제1 게이트 절연막(130)이 제2 영역(II)에 형성된 제2 게이트 절연막(230)과 다른 물질을 포함함으로써, 제1 게이트 절연막(130)을 포함하는 제1 영역(I)의 반도체 장치는 제2 게이트 절연막(230)을 포함하는 제2 영역(II)의 반도체 장치와 서로 다른 문턱 전압을 가질 수 있다. The first gate insulating film 130 formed in the first region I includes a material different from the second gate insulating film 230 formed in the second region II so that the first gate insulating film 130 including the first gate insulating film 130 The semiconductor device of the region I may have a different threshold voltage from the semiconductor device of the second region II including the second gate insulating film 230. [

도 22는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다. 도 23은 도 22의 A - A 및 C - C를 따라서 절단한 단면도이다. 도 24는 도 22의 B - B 및 D - D를 따라서 절단한 단면도이다. 도 25는 도 24의 Q 부분을 확대한 도면이다. 설명의 편의상, 도 1 내지 도 6c를 이용하여 설명한 것과 다른 점을 위주로 설명한다.22 is a schematic plan view for explaining a semiconductor device according to some embodiments of the present invention. 23 is a cross-sectional view taken along line A-A and C-C in Fig. 24 is a cross-sectional view taken along B-B and D-D in Fig. 22; 25 is an enlarged view of a portion Q in Fig. For the sake of convenience of explanation, the differences from those described with reference to Figs. 1 to 6C will be mainly described.

도 22 내지 도 25를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 영역(I)에 형성된 제3 와이어 패턴(310)과, 제2 영역(II)에 형성된 제4 와이어 패턴(410)을 더 포함할 수 있다. 22 to 25, a semiconductor device according to some embodiments of the present invention includes a third wire pattern 310 formed in a first region I, a fourth wire pattern 310 formed in a second region II, 410).

제3 와이어 패턴(310)은 제1 와이어 패턴(110) 상에 형성될 수 있다. 제3 와이어 패턴(310)은 제1 와이어 패턴(110)과 이격되어 형성될 수 있다. 제3 와이어 패턴(310)은 제1 방향(X1)으로 연장되어 형성될 수 있다. 제3 와이어 패턴(310)은 제1 와이어 패턴(110)과 수직으로 중첩될 수 있다. The third wire pattern 310 may be formed on the first wire pattern 110. The third wire pattern 310 may be spaced apart from the first wire pattern 110. The third wire pattern 310 may extend in the first direction X1. The third wire pattern 310 may be vertically overlapped with the first wire pattern 110.

제4 와이어 패턴(410)은 제2 와이어 패턴(210) 상에 형성될 수 있다. 제4 와이어 패턴(410)은 제2 와이어 패턴(210)과 이격되어 형성될 수 있다. 제4 와이어 패턴(410)은 제2 방향(X2)으로 연장되어 형성될 수 있다. 제4 와이어 패턴(410)은 제2 와이어 패턴(210)과 수직으로 중첩될 수 있다.The fourth wire pattern 410 may be formed on the second wire pattern 210. The fourth wire pattern 410 may be spaced apart from the second wire pattern 210. The fourth wire pattern 410 may extend in the second direction X2. The fourth wire pattern 410 may be vertically overlapped with the second wire pattern 210.

제1 트렌치(140t)를 정의하는 제1 게이트 스페이서(140)는 제1 와이어 패턴(110) 및 제3 와이어 패턴(310)의 양측에 형성될 수 있다. 제1 와이어 패턴(110) 및 제3 와이어 패턴(310)은 제1 게이트 스페이서(140)를 통과할 수 있다. 제1 게이트 스페이서(140)는 제1 와이어 패턴(110)의 종단 및 제3 와이어 패턴(310)의 종단의 둘레와 전체적으로 접촉할 수 있다.The first gate spacer 140 defining the first trench 140t may be formed on both sides of the first wire pattern 110 and the third wire pattern 310. [ The first wire pattern 110 and the third wire pattern 310 may pass through the first gate spacer 140. The first gate spacer 140 may be in contact with the end of the first wire pattern 110 and the end of the third wire pattern 310 as a whole.

제1 내측 스페이서(142)는 제1 핀형 돌출부(100P)와 제1 와이어 패턴(110) 사이 및 제1 와이어 패턴(110)과 제3 와이어 패턴(310) 사이에 배치될 수 있다. The first inner spacer 142 may be disposed between the first pin protrusion 100P and the first wire pattern 110 and between the first wire pattern 110 and the third wire pattern 310.

제2 트렌치(240t)를 정의하는 제2 게이트 스페이서(240)는 제2 와이어 패턴(210) 및 제4 와이어 패턴(410)의 양측에 형성될 수 있다. 제2 와이어 패턴(210) 및 제4 와이어 패턴(410)은 제2 게이트 스페이서(240)를 통과할 수 있다. 제2 게이트 스페이서(240)는 제2 와이어 패턴(210)의 종단 및 제4 와이어 패턴(410)의 종단의 둘레와 전체적으로 접촉할 수 있다.The second gate spacer 240 defining the second trench 240t may be formed on both sides of the second wire pattern 210 and the fourth wire pattern 410. [ The second wire pattern 210 and the fourth wire pattern 410 may pass through the second gate spacer 240. The second gate spacer 240 may be in contact with the end of the second wire pattern 210 and the end of the fourth wire pattern 410 as a whole.

제2 내측 스페이서(242)는 제2 핀형 돌출부(200P)와 제2 와이어 패턴(210) 사이 및 제2 와이어 패턴(210)과 제4 와이어 패턴(410) 사이에 배치될 수 있다. The second inner spacer 242 may be disposed between the second pin protrusion 200P and the second wire pattern 210 and between the second wire pattern 210 and the fourth wire pattern 410.

제1 게이트 절연막(130)은 제1 와이어 패턴(110)의 둘레 및 제3 와이어 패턴(310)의 둘레를 따라 형성될 수 있다. 제1 게이트 절연막(130)은 제1 와이어 패턴(110) 및 제3 와이어 패턴(310)을 각각 감쌀 수 있다. The first gate insulating layer 130 may be formed around the periphery of the first wire pattern 110 and the third wire pattern 310. The first gate insulating layer 130 may cover the first wire pattern 110 and the third wire pattern 310, respectively.

즉, 제1 와이어 패턴(110)의 둘레를 따라 형성된 제1 게이트 절연막(130) 부분과 제3 와이어 패턴(310)의 둘레를 따라 형성된 제1 게이트 절연막(130) 부분은 서로 수직적으로 이격될 수 있다. That is, the portions of the first gate insulating layer 130 formed along the periphery of the first wire pattern 110 and the portions of the first gate insulating layer 130 formed around the periphery of the third wire pattern 310 may be vertically spaced from each other have.

제1 게이트 절연막(130)은 제1 트렌치(140t)의 측벽 및 바닥면과, 제1 와이어 패턴(110)의 둘레와, 제3 와이어 패턴(310)의 둘레를 따라 연장될 수 있다.The first gate insulating layer 130 may extend around the sidewalls and the bottom surface of the first trench 140t and the periphery of the first wire pattern 110 and around the third wire pattern 310. [

제2 게이트 절연막(230)은 제2 와이어 패턴(210)의 둘레 및 제4 와이어 패턴(410)의 둘레를 따라 형성될 수 있다. 제2 게이트 절연막(230)은 제2 와이어 패턴(210) 및 제4 와이어 패턴(410)을 각각 감쌀 수 있다. The second gate insulating layer 230 may be formed around the second wire pattern 210 and around the fourth wire pattern 410. The second gate insulating layer 230 may cover the second wire pattern 210 and the fourth wire pattern 410, respectively.

즉, 제2 와이어 패턴(210)의 둘레를 따라 형성된 제2 게이트 절연막(230) 부분과 제4 와이어 패턴(410)의 둘레를 따라 형성된 제2 게이트 절연막(230) 부분은 서로 수직적으로 이격될 수 있다. That is, the portion of the second gate insulating layer 230 formed along the periphery of the second wire pattern 210 and the portion of the second gate insulating layer 230 formed along the periphery of the fourth wire pattern 410 may be vertically spaced from each other have.

제2 게이트 절연막(230)은 제2 트렌치(240t)의 측벽 및 바닥면과, 제2 와이어 패턴(210)의 둘레와, 제4 와이어 패턴(410)의 둘레를 따라 연장될 수 있다.The second gate insulating layer 230 may extend around the sidewalls and the bottom surface of the second trench 240t, the second wire pattern 210, and the fourth wire pattern 410.

제1 게이트 전극(120)은 제1 게이트 절연막(130) 상에 형성될 수 있다. 제1 게이트 전극(120)은 제1 와이어 패턴(110) 및 제3 와이어 패턴(310)을 감쌀 수 있다. 제1 게이트 전극(120)은 제1 와이어 패턴(110) 및 제3 와이어 패턴(310)과 교차할 수 있다. The first gate electrode 120 may be formed on the first gate insulating layer 130. The first gate electrode 120 may cover the first wire pattern 110 and the third wire pattern 310. The first gate electrode 120 may intersect the first wire pattern 110 and the third wire pattern 310.

제1 하부 게이트 전극(122)은 제1 게이트 절연막(130) 상에 형성될 수 있다. 제1 하부 게이트 전극(122)은 제1 게이트 절연막(130)의 프로파일을 따라서 형성될 수 있다. The first bottom gate electrode 122 may be formed on the first gate insulating layer 130. The first bottom gate electrode 122 may be formed along the profile of the first gate insulating layer 130.

제1 하부 게이트 전극(122)은 제1 와이어 패턴(110)의 둘레 및 제3 와이어 패턴(310)의 둘레를 따라 형성될 수 있다. 제1 하부 게이트 전극(122)은 제1 와이어 패턴(110) 및 제3 와이어 패턴(310)을 외주면을 따라 형성된 제1 게이트 절연막(130)을 감쌀 수 있다.The first bottom gate electrode 122 may be formed around the periphery of the first wire pattern 110 and around the third wire pattern 310. The first lower gate electrode 122 may cover the first gate insulating layer 130 formed along the outer circumference of the first wire pattern 110 and the third wire pattern 310.

도 24 및 도 25에서, 제1 와이어 패턴(110)을 감싸는 제1 하부 게이트 전극(122)의 부분 및 제3 와이어 패턴(310)을 감싸는 제1 하부 게이트 전극(122)의 부분은 서로 이격되어 있을 수 있다. 24 and 25, a portion of the first bottom gate electrode 122 surrounding the first wire pattern 110 and a portion of the first bottom gate electrode 122 surrounding the third wire pattern 310 are spaced apart from each other Can be.

제1 금속 산화물막(125)은 제1 게이트 절연막(130) 및 제1 하부 게이트 전극(122) 상에 형성될 수 있다. 제1 금속 산화물막(125)은 제1 하부 게이트 전극(122)의 프로파일을 따라 형성될 수 있다.The first metal oxide film 125 may be formed on the first gate insulating film 130 and the first lower gate electrode 122. The first metal oxide film 125 may be formed along the profile of the first bottom gate electrode 122.

또한, 제1 금속 산화물막(125)은 제1 게이트 절연막(130)의 프로파일의 적어도 일부를 따라 형성될 수 있다. 도 23 및 24에서, 제1 금속 산화물막(125)은 제1 게이트 절연막(130)의 전체적인 프로파일을 따라 연장될 수 있다. In addition, the first metal oxide film 125 may be formed along at least a part of the profile of the first gate insulating film 130. 23 and 24, the first metal oxide film 125 may extend along the entire profile of the first gate insulating film 130. [

제1 상부 게이트 전극(124)은 제1 금속 산화물막(125) 상에 형성될 수 있다. 제1 상부 게이트 전극(124)은 제1 하부 게이트 전극(122) 및 제1 금속 산화물막(125)이 형성된 제1 트렌치(140t)를 채울 수 있다.The first upper gate electrode 124 may be formed on the first metal oxide film 125. The first upper gate electrode 124 may fill the first trench 140t having the first bottom gate electrode 122 and the first metal oxide film 125 formed thereon.

제1 와이어 패턴(110) 및 제3 와이어 패턴(310) 사이와, 제1 와이어 패턴(110) 및 제1 핀형 돌출부(100P) 사이에, 제1 상부 게이트 전극(124)은 개재될 수 있다. The first upper gate electrode 124 may be interposed between the first wire pattern 110 and the third wire pattern 310 and between the first wire pattern 110 and the first pinned protrusion 100P.

즉, 제1 와이어 패턴(110) 및 제3 와이어 패턴(310)을 각각 중심으로, 제1 게이트 절연막(130)과, 제1 하부 게이트 전극(122)과, 제1 금속 산화물막(125)이 순차적으로 배치될 수 있다. 또한, 제1 상부 게이트 전극(124)은 제1 게이트 절연막(130)과, 제1 하부 게이트 전극(122)과, 제1 금속 산화물막(125)이 순차적으로 배치된 각각의 제1 와이어 패턴 및 제3 와이어 패턴(310)을 감쌀 수 있다. That is, the first gate insulating film 130, the first lower gate electrode 122, and the first metal oxide film 125 are formed around the first wire pattern 110 and the third wire pattern 310, Can be arranged sequentially. The first upper gate electrode 124 is formed of a first wire pattern in which the first gate insulating film 130, the first lower gate electrode 122 and the first metal oxide film 125 are sequentially arranged, The third wire pattern 310 can be covered.

제1 금속 산화물막(125)은 예를 들어, 제1 하부 게이트 전극(122)과 제1 상부 게이트 전극(124)의 경계에 위치할 수 있다. 또한, 제1 와이어 패턴(110) 및 제3 와이어 패턴(310) 사이에서도, 제1 금속 산화물막(125)은 제1 하부 게이트 전극(122)과 제1 상부 게이트 전극(124)의 경계에 위치할 수 있다. The first metal oxide film 125 may be located at the boundary between the first bottom gate electrode 122 and the first top gate electrode 124, for example. Also between the first wire pattern 110 and the third wire pattern 310, the first metal oxide film 125 is located at the boundary between the first bottom gate electrode 122 and the first top gate electrode 124 can do.

제2 게이트 전극(220)은 제2 게이트 절연막(230) 상에 형성될 수 있다. 제2 게이트 전극(220)은 제2 와이어 패턴(210) 및 제4 와이어 패턴(410)을 감쌀 수 있다. 제2 게이트 전극(220)은 제2 와이어 패턴(210) 및 제4 와이어 패턴(410)과 교차할 수 있다. The second gate electrode 220 may be formed on the second gate insulating film 230. The second gate electrode 220 may cover the second wire pattern 210 and the fourth wire pattern 410. The second gate electrode 220 may intersect the second wire pattern 210 and the fourth wire pattern 410.

제2 하부 게이트 전극(222)은 제2 게이트 절연막(230) 상에 형성될 수 있다. 제2 하부 게이트 전극(222)은 제2 게이트 절연막(230)의 프로파일을 따라서 형성될 수 있다. The second lower gate electrode 222 may be formed on the second gate insulating film 230. The second bottom gate electrode 222 may be formed along the profile of the second gate insulating film 230.

제2 하부 게이트 전극(222)은 제2 와이어 패턴(210)의 둘레 및 제4 와이어 패턴(410)의 둘레를 따라 형성될 수 있다. 제2 하부 게이트 전극(222)은 제2 와이어 패턴(210) 및 제4 와이어 패턴(410)을 외주면을 따라 형성된 제2 게이트 절연막(230)을 감쌀 수 있다. The second bottom gate electrode 222 may be formed around the periphery of the second wire pattern 210 and around the fourth wire pattern 410. The second lower gate electrode 222 may cover the second gate insulating layer 230 formed along the outer circumferential surface of the second wire pattern 210 and the fourth wire pattern 410.

도 24 및 도 25에서, 제2 와이어 패턴(210)을 감싸는 제2 하부 게이트 전극(222)의 부분 및 제4 와이어 패턴(410)을 감싸는 제2 하부 게이트 전극(222)의 부분은 서로 이격되어 있을 수 있다.24 and 25, the portion of the second bottom gate electrode 222 surrounding the second wire pattern 210 and the portion of the second bottom gate electrode 222 surrounding the fourth wire pattern 410 are spaced apart from each other Can be.

제2 상부 게이트 전극(224)은 제2 하부 게이트 전극(222) 상에 형성될 수 있다. 제2 상부 게이트 전극(224)은 제2 하부 게이트 전극(222)이 형성된 제2 트렌치(240t)를 채울 수 있다. The second upper gate electrode 224 may be formed on the second lower gate electrode 222. The second upper gate electrode 224 may fill the second trench 240t formed with the second lower gate electrode 222.

제2 와이어 패턴(210) 및 제4 와이어 패턴(410) 사이와, 제2 와이어 패턴(210) 및 제2 핀형 돌출부(200P) 사이에, 제2 상부 게이트 전극(224)은 개재될 수 있다.The second upper gate electrode 224 may be interposed between the second wire pattern 210 and the fourth wire pattern 410 and between the second wire pattern 210 and the second pin protrusion 200P.

제2 게이트 전극(220)은 제2 게이트 전극(220) 내부에 위치하고, 제2 게이트 절연막(230)과 접촉하지 않는 금속 산화물을 포함하지 않을 수 있다. The second gate electrode 220 may be located within the second gate electrode 220 and may not include a metal oxide that does not contact the second gate insulating layer 230.

도 26은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 22 내지 도 25를 이용하여 설명한 것과 다른 점을 위주로 설명한다.26 is a view for explaining a semiconductor device according to some embodiments of the present invention. For convenience of explanation, differences from those described with reference to Figs. 22 to 25 will be mainly described.

참고적으로, 도 26은 도 24의 Q 부분을 확대한 도면이다. 덧붙여, 도 26에 도시된 형상을 이용하여, 본 발명의 기술 분야에 속하는 통산의 기술자는 도 23 및 도 24와 같은 단면도를 쉽게 유추할 수 있음은 물론이다.For reference, FIG. 26 is an enlarged view of a portion Q in FIG. Incidentally, it is needless to say that, by using the shape shown in FIG. 26, a person skilled in the technical field of the present invention can readily refer to the sectional views as shown in FIG. 23 and FIG.

도 26을 참고하면, 제1 금속 산화물막(125)은 제1 하부 게이트 전극(122) 내부에 위치할 수 있다. Referring to FIG. 26, the first metal oxide film 125 may be located inside the first bottom gate electrode 122.

좀 더 구체적으로, 제1 금속 산화물막(125)에 의해, 제1 하부 게이트 전극(122)은 제1 하부 게이트 전극의 제1 부분(122a)와 제1 하부 게이트 전극의 제2 부분(122b)로 나뉠 수 있다. More specifically, by the first metal oxide film 125, the first bottom gate electrode 122 is electrically connected to the first portion 122a of the first bottom gate electrode and the second portion 122b of the first bottom gate electrode, ≪ / RTI >

제1 금속 산화물막(125)과 제1 게이트 절연막(130) 사이에 제1 하부 게이트 전극의 제1 부분(122a)이 위치하므로, 제1 금속 산화물막(125)과 제1 게이트 절연막(130)은 서로 이격될 수 있다.Since the first portion 122a of the first bottom gate electrode is located between the first metal oxide film 125 and the first gate insulating film 130, the first metal oxide film 125 and the first gate insulating film 130 are formed, Can be spaced apart from one another.

또한, 제1 금속 산화물막(125)과 제1 상부 게이트 전극(124) 사이에 제1 하부 게이트 전극의 제2 부분(122b)이 위치하므로, 제1 금속 산화물막(125)과 제1 상부 게이트 전극(124)은 서로 이격될 수 있다.Since the second portion 122b of the first bottom gate electrode is located between the first metal oxide film 125 and the first top gate electrode 124, the first metal oxide film 125, The electrodes 124 may be spaced apart from one another.

제1 와이어 패턴(110) 및 제3 와이어 패턴(310)을 각각 중심으로, 제1 하부 게이트 전극의 제1 부분(122a)과, 제1 금속 산화물막(125)과, 제1 하부 게이트 전극의 제2 부분(122b)이 순차적으로 배치될 수 있다. The first portion 122a of the first lower gate electrode, the first metal oxide film 125, and the second portion of the first lower gate electrode 110, which are the first wire pattern 110 and the third wire pattern 310, And the second portion 122b may be arranged sequentially.

제1 와이어 패턴(110)의 둘레에 형성된 제1 하부 게이트 전극의 제2 부분(122b)과, 제3 와이어 패턴(310)의 둘레에 형성된 제1 하부 게이트 전극의 제2 부분(122b)은 서로 간에 이격되어 있을 수 있다. The second portion 122b of the first bottom gate electrode formed around the first wire pattern 110 and the second portion 122b of the first bottom gate electrode formed around the third wire pattern 310 are connected to each other May be spaced apart.

또한, 제1 와이어 패턴(110)의 둘레에 형성된 제1 하부 게이트 전극의 제2 부분(122b)과, 제3 와이어 패턴(310)의 둘레에 형성된 제1 하부 게이트 전극의 제2 부분(122b) 사이에, 제1 상부 게이트 전극(124)이 개재될 수 있다. A second portion 122b of the first bottom gate electrode formed around the first wire pattern 110 and a second portion 122b of the first bottom gate electrode formed around the third wire pattern 310 The first upper gate electrode 124 may be interposed.

도 27 및 도 28은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 도 29는 도 28의 Q 부분을 확대한 도면이다. 설명의 편의상, 도 22 내지 도 25를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 27 and 28 are views for explaining a semiconductor device according to some embodiments of the present invention. 29 is an enlarged view of the portion Q in Fig. For the sake of convenience of explanation, the differences from those described with reference to Figs. 22 to 25 will be mainly described.

도 27 내지 도 29를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 게이트 전극(120)은 제1 와이어 패턴(110) 및 제3 와이어 패턴(310) 사이와, 제1 와이어 패턴(110)과 제1 핀형 돌출부(100P) 사이에 형성되는 제1 에어갭(160)을 더 포함할 수 있다. 27 to 29, in the semiconductor device according to some embodiments of the present invention, the first gate electrode 120 is formed between the first wire pattern 110 and the third wire pattern 310, And a first air gap 160 formed between the pattern 110 and the first pin-shaped protrusion 100P.

제1 에어갭(160)은 제1 금속 산화물막(125) 및 제1 상부 게이트 전극(124)에 의해 정의될 수 있다. 즉, 제1 금속 산화물막(125)은 제1 에어갭(160)과 접촉할 수 있다. The first air gap 160 may be defined by the first metal oxide film 125 and the first upper gate electrode 124. That is, the first metal oxide film 125 may contact the first air gap 160.

또한, 제2 게이트 전극(220)은 제2 와이어 패턴(210) 및 제4 와이어 패턴(410) 사이와, 제2 와이어 패턴(210)과 제2 핀형 돌출부(200P) 사이에 형성되는 제2 에어갭(260)을 더 포함할 수 있다. The second gate electrode 220 is disposed between the second wire pattern 210 and the fourth wire pattern 410 and between the second wire pattern 210 and the second pin protrusion 200P. And may further include a gap 260.

제2 에어갭(260)은 제2 하부 게이트 전극(222) 및 제2 상부 게이트 전극(224)에 의해 정의될 수 있다.The second air gap 260 may be defined by a second bottom gate electrode 222 and a second top gate electrode 224. [

다르게 설명하면, 제1 상부 게이트 전극(124)은 제1 와이어 패턴(110) 및 제3 와이어 패턴(310) 사이와, 제1 와이어 패턴(110)과 제1 핀형 돌출부(100P) 사이에 개재되지 않을 수 있다.In other words, the first upper gate electrode 124 is interposed between the first wire pattern 110 and the third wire pattern 310, and between the first wire pattern 110 and the first pin-shaped protrusion 100P .

덧붙여, 제2 상부 게이트 전극(224)은 제2 와이어 패턴(210) 및 제4 와이어 패턴(410) 사이와, 제2 와이어 패턴(210)과 제2 핀형 돌출부(200P) 사이에 개재되지 않을 수 있다. In addition, the second upper gate electrode 224 may not be interposed between the second wire pattern 210 and the fourth wire pattern 410, and between the second wire pattern 210 and the second pin-shaped protrusion 200P have.

도 30은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 27 내지 도 29를 이용하여 설명한 것과 다른 점을 위주로 설명한다.30 is a view for explaining a semiconductor device according to some embodiments of the present invention. For convenience of description, differences from those described with reference to Figs. 27 to 29 will be mainly described.

참고적으로, 도 30은 도 28의 Q 부분을 확대한 도면이다. 덧붙여, 도 30에 도시된 형상을 이용하여, 본 발명의 기술 분야에 속하는 통산의 기술자는 도 27 및 도 28과 같은 단면도를 쉽게 유추할 수 있음은 물론이다.For reference, FIG. 30 is an enlarged view of a portion Q in FIG. Incidentally, it is needless to say that, by using the shape shown in FIG. 30, a person skilled in the technical field of the present invention can easily deduce the sectional view as shown in FIG. 27 and FIG.

도 30을 참고하면, 제1 금속 산화물막(125)은 제1 하부 게이트 전극(122) 내부에 위치할 수 있다. 제1 금속 산화물막(125)에 의해, 제1 하부 게이트 전극(122)은 제1 하부 게이트 전극의 제1 부분(122a)와 제1 하부 게이트 전극의 제2 부분(122b)로 나뉠 수 있다.Referring to FIG. 30, the first metal oxide film 125 may be located inside the first bottom gate electrode 122. With the first metal oxide film 125, the first bottom gate electrode 122 can be divided into a first portion 122a of the first bottom gate electrode and a second portion 122b of the first bottom gate electrode.

또한, 제1 게이트 전극(120)은 제1 와이어 패턴(110) 및 제3 와이어 패턴(310) 사이와, 제1 와이어 패턴(110)과 제1 핀형 돌출부(100P) 사이에 형성되는 제1 에어갭(160)을 더 포함할 수 있다. The first gate electrode 120 is formed between the first wire pattern 110 and the third wire pattern 310 and between the first wire pattern 110 and the first pin-shaped protrusion 100P. Gaps < RTI ID = 0.0 > 160 < / RTI >

제1 에어갭(160)은 제1 하부 게이트 전극의 제2 부분(122b) 및 제1 상부 게이트 전극(124)에 의해 정의될 수 있다. 이에 따라, 제1 금속 산화물막(125)은 제1 에어갭(160)과 접촉하지 않을 수 있다. The first air gap 160 may be defined by the second portion 122b of the first bottom gate electrode and the first top gate electrode 124. [ Accordingly, the first metal oxide film 125 may not contact the first air gap 160.

도 31 및 도 32는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 22 내지 도 25를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 31 and 32 are views for explaining a semiconductor device according to some embodiments of the present invention. For the sake of convenience of explanation, the differences from those described with reference to Figs. 22 to 25 will be mainly described.

참고적으로, 도 31은 도 22의 A - A 및 C - C를 따라서 절단한 단면도이다. 도 32는 도 22의 B - B 및 D - D를 따라서 절단한 단면도이다. 31 is a cross-sectional view taken along line A-A and C-C in Fig. 22. 32 is a cross-sectional view taken along B-B and D-D in Fig. 22;

도 31 및 도 32를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 와이어 패턴(110)을 감싸는 제1 하부 게이트 전극(122)의 부분 및 제3 와이어 패턴(310)을 감싸는 제1 하부 게이트 전극(122)의 부분은 서로 접촉할 수 있다. 제1 하부 게이트 전극(122)은 제1 와이어 패턴(110) 및 제3 와이어 패턴(310)을 전체적으로 감쌀 수 있다. 31 and 32, in a semiconductor device according to some embodiments of the present invention, a portion of the first bottom gate electrode 122 surrounding the first wire pattern 110 and a portion of the first bottom gate electrode 122 surrounding the third wire pattern 310 Portions of the first bottom gate electrode 122 may be in contact with each other. The first lower gate electrode 122 may cover the first wire pattern 110 and the third wire pattern 310 as a whole.

이에 따라, 제1 상부 게이트 전극(124)은 제1 와이어 패턴(110) 및 제3 와이어 패턴(310) 사이와, 제1 와이어 패턴(110)과 제1 핀형 돌출부(100P) 사이에 개재되지 않을 수 있다. Accordingly, the first upper gate electrode 124 is not formed between the first wire pattern 110 and the third wire pattern 310, and between the first wire pattern 110 and the first pin-shaped protrusion 100P .

제1 금속 산화물막(125)은 제1 상부 게이트 전극(124)과 제1 하부 게이트 전극(122) 사이의 경계에 위치할 수 있다. 제1 금속 산화물막(125)은 제1 게이트 절연막(130)의 전체적인 프로파일을 따라 형성되지 않는다. The first metal oxide film 125 may be located at a boundary between the first upper gate electrode 124 and the first lower gate electrode 122. The first metal oxide film 125 is not formed along the entire profile of the first gate insulating film 130.

또한, 제1 금속 산화물막(125)은 제1 와이어 패턴(110) 및 제3 와이어 패턴(310) 사이와, 제1 와이어 패턴(110)과 제1 핀형 돌출부(100P) 사이에도 위치하지 않을 수 있다. The first metal oxide film 125 may not be located between the first wire pattern 110 and the third wire pattern 310 and between the first wire pattern 110 and the first pinned protrusion 100P have.

덧붙여, 제2 와이어 패턴(210)을 감싸는 제2 하부 게이트 전극(222)의 부분 및 제4 와이어 패턴(410)을 감싸는 제2 하부 게이트 전극(222)의 부분은 서로 접촉할 수 있다.In addition, portions of the second bottom gate electrode 222 surrounding the second wire pattern 210 and portions of the second bottom gate electrode 222 surrounding the fourth wire pattern 410 may contact each other.

이에 따라, 제2 상부 게이트 전극(224)은 제2 와이어 패턴(210) 및 제4 와이어 패턴(410) 사이와, 제2 와이어 패턴(210)과 제2 핀형 돌출부(200P) 사이에 개재되지 않을 수 있다. Accordingly, the second upper gate electrode 224 is not interposed between the second wire pattern 210 and the fourth wire pattern 410, and between the second wire pattern 210 and the second pin-shaped protrusion 200P .

도 33은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 31 및 도 32를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 33 is a view for explaining a semiconductor device according to some embodiments of the present invention. For convenience of explanation, the description will be focused on differences from those described with reference to FIGS. 31 and 32. FIG.

참고적으로, 도 33은 도 22의 B - B 및 D - D를 따라서 절단한 단면도이다.33 is a cross-sectional view taken along line B-B and D-D in Fig. 22.

도 33을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 게이트 전극(120)은 제1 하부 게이트 전극(122)에 의해 정의되는 제1 에어갭(160)을 포함할 수 있다. 33, in a semiconductor device according to some embodiments of the present invention, the first gate electrode 120 may include a first air gap 160 defined by a first bottom gate electrode 122 .

제1 에어갭(160)은 제1 금속 산화물막(125)과 접촉하지 않을 수 있다. The first air gap 160 may not be in contact with the first metal oxide film 125.

또한, 제2 게이트 전극(220)은 제2 하부 게이트 전극(222)에 의해 정의되는 제2 에어갭(260)을 포함할 수 있다.In addition, the second gate electrode 220 may include a second air gap 260 defined by a second bottom gate electrode 222.

도 34는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 31 및 도 32를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 34 is a view for explaining a semiconductor device according to some embodiments of the present invention. For convenience of explanation, the description will be focused on differences from those described with reference to FIGS. 31 and 32. FIG.

참고적으로, 도 34는 도 22의 B - B 및 D - D를 따라서 절단한 단면도이다.34 is a cross-sectional view taken along line B-B and D-D in Fig. 22.

도 34를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 하부 게이트 전극(122)은 제1 금속 산화물막(125)에 의해 나뉘는 제1 하부 게이트 전극의 제1 부분(122a)과, 제1 하부 게이트 전극의 제2 부분(122b)를 포함할 수 있다.34, in a semiconductor device according to some embodiments of the present invention, the first bottom gate electrode 122 includes a first portion 122a of a first bottom gate electrode divided by a first metal oxide film 125, And a second portion 122b of the first bottom gate electrode.

제1 와이어 패턴(110) 및 제3 와이어 패턴(310)을 각각 중심으로, 제1 게이트 절연막(130)과, 제1 하부 게이트 전극의 제1 부분(122a)과, 제1 금속 산화물막(125)이 순차적으로 형성될 수 있다. The first gate insulating film 130 and the first portion 122a of the first bottom gate electrode and the first metal oxide film 125 ) May be sequentially formed.

제1 하부 게이트 전극의 제2 부분(122b)은 제1 금속 산화물막(125)이 주변에 형성된 제1 와이어 패턴(110) 및 제3 와이어 패턴(310)을 전체적으로 감쌀 수 있다. The second portion 122b of the first bottom gate electrode may entirely cover the first wire pattern 110 and the third wire pattern 310 in which the first metal oxide film 125 is formed.

제1 와이어 패턴(110) 및 제3 와이어 패턴(310)을 각각 중심으로 제1 금속 산화물막(125)이 형성되므로, 제1 금속 산화물막(125)은 제1 게이트 절연막(130)의 전체적인 프로파일을 따라서 형성될 수 있다. The first metal oxide film 125 is formed around the first wire pattern 110 and the third wire pattern 310 so that the entire first profile of the first gate insulating film 130 As shown in FIG.

도 35a 내지 도 35c는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 35a 및 도 35b는 도 22 내지 도 25를 이용하여 설명한 것과 다른 점을 위주로 설명하고, 도 35c는 도 35a를 이용하여 설명한 것과 다른 점을 위주로 설명한다.35A to 35C are views for explaining a semiconductor device according to some embodiments of the present invention. For convenience of explanation, Figs. 35A and 35B mainly focus on differences from those described with reference to Figs. 22 to 25, and Fig. 35C mainly focuses on differences from those described with reference to Fig. 35A.

도 35a를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 와이어 패턴(110)의 두께(h11)는 제3 와이어 패턴(310)의 두께(h12)와 다르고, 제2 와이어 패턴(210)의 두께(h21)는 제4 와이어 패턴(410)의 두께(h22)와 다를 수 있다.35A, in a semiconductor device according to some embodiments of the present invention, the thickness h11 of the first wire pattern 110 is different from the thickness h12 of the third wire pattern 310, The thickness h21 of the fourth wire pattern 410 may be different from the thickness h22 of the fourth wire pattern 410. [

제1 영역(I)의 기판(100) 상에 적층된 제1 와이어 패턴(110) 및 제3 와이어 패턴(310)의 두께는 서로 다르고, 제2 영역(II)의 기판(100) 상에 적층된 제2 와이어 패턴(210) 및 제4 와이어 패턴(410)의 두께는 서로 다를 수 있다.The thicknesses of the first wire pattern 110 and the third wire pattern 310 stacked on the substrate 100 of the first region I are different from each other, The thickness of the second wire pattern 210 and the thickness of the fourth wire pattern 410 may be different from each other.

예를 들어, 제1 와이어 패턴(110)의 두께(h11)는 제3 와이어 패턴(310)의 두께(h12)보다 두껍고, 제2 와이어 패턴(210)의 두께(h21)는 제4 와이어 패턴(410)의 두께(h22)보다 두꺼울 수 있다.For example, the thickness h11 of the first wire pattern 110 is greater than the thickness h12 of the third wire pattern 310, and the thickness h21 of the second wire pattern 210 is greater than the thickness h11 of the fourth wire pattern 310 410). ≪ / RTI >

다시 말하면, 기판(100)의 상면으로부터 멀어짐에 따라, 적층된 와이어 패턴 각각의 두께는 감소할 수 있다. In other words, as the distance from the upper surface of the substrate 100 is increased, the thickness of each of the stacked wire patterns can be reduced.

도 35b를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 와이어 패턴(110)의 폭(w11)은 제3 와이어 패턴(310)의 폭(w12)과 다르고, 제2 와이어 패턴(210)의 폭(w21)은 제4 와이어 패턴(410)의 폭(w22)과 다를 수 있다.35B, in the semiconductor device according to some embodiments of the present invention, the width w11 of the first wire pattern 110 is different from the width w12 of the third wire pattern 310, The width w21 of the fourth wire pattern 410 may be different from the width w22 of the fourth wire pattern 410. [

제1 영역(I)의 기판(100) 상에 적층된 제1 와이어 패턴(110) 및 제3 와이어 패턴(310)의 폭은 서로 다르고, 제2 영역(II)의 기판(100) 상에 적층된 제2 와이어 패턴(210) 및 제4 와이어 패턴(410)의 폭은 서로 다를 수 있다.The widths of the first wire pattern 110 and the third wire pattern 310 stacked on the substrate 100 of the first region I are different from each other, The width of the second wire pattern 210 and the width of the fourth wire pattern 410 may be different from each other.

예를 들어, 제1 와이어 패턴(110)의 폭(w11)은 제3 와이어 패턴(310)의 폭(w12)보다 크고, 제2 와이어 패턴(210)의 폭(w21)은 제4 와이어 패턴(410)의 폭(w22)보다 클 수 있다.For example, the width w11 of the first wire pattern 110 is greater than the width w12 of the third wire pattern 310 and the width w21 of the second wire pattern 210 is greater than the width w11 of the fourth wire pattern 310 410). ≪ / RTI >

다시 말하면, 기판(100)의 상면으로부터 멀어짐에 따라, 적층된 와이어 패턴의 각각의 폭은 감소할 수 있다.In other words, as the distance from the upper surface of the substrate 100 is increased, the width of each of the stacked wire patterns can be reduced.

도 35c를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 기판(100) 및 제1 와이어 패턴(110) 사이에 위치하는 제1 내측 스페이서(142)의 폭(d11)은 제1 와이어 패턴(110) 및 제3 와이어 패턴(310) 사이에 위치하는 제1 내측 스페이서(142)의 폭(d12)보다 작을 수 있다. 35C, in a semiconductor device according to some embodiments of the present invention, the width d11 of the first inner spacer 142 positioned between the substrate 100 and the first wire pattern 110 is greater than the width d11 of the first inner spacer 142, May be less than the width d12 of the first inner spacer 142 located between the pattern 110 and the third wire pattern 310. [

또한, 제1 와이어 패턴(110) 및 제3 와이어 패턴(310) 사이에 위치하는 제1 내측 스페이서(142)의 폭(d12)은 제3 와이어 패턴(310) 및 제1 외측 스페이서(141) 사이에 위치하는 제1 내측 스페이서(142)의 폭(d13)보다 작을 수 있다. The width d12 of the first inner spacer 142 located between the first wire pattern 110 and the third wire pattern 310 is greater than the width d12 between the third wire pattern 310 and the first outer spacers 141 May be smaller than the width d13 of the first inner spacer 142 located at the first inner spacer 142.

반면, 기판(100) 및 제1 와이어 패턴(110) 사이에 위치하는 제1 내측 스페이서(142)의 높이(t11)는 제1 와이어 패턴(110) 및 제3 와이어 패턴(310) 사이에 위치하는 제1 내측 스페이서(142)의 높이(t12)보다 클 수 있다. On the other hand, the height t11 of the first inner spacer 142 located between the substrate 100 and the first wire pattern 110 is located between the first wire pattern 110 and the third wire pattern 310 May be greater than the height t12 of the first inner spacer 142.

또한, 제1 와이어 패턴(110) 및 제3 와이어 패턴(310) 사이에 위치하는 제1 내측 스페이서(142)의 높이(t12)는 제3 와이어 패턴(310) 및 제1 외측 스페이서(141) 사이에 위치하는 제1 내측 스페이서(142)의 높이(t13)보다 클 수 있다.The height t12 of the first inner spacer 142 located between the first wire pattern 110 and the third wire pattern 310 is greater than the height t12 between the third wire pattern 310 and the first outer spacers 141 (T13) of the first inner spacer 142 located at the center of the first inner spacer 142.

다르게 설명하면, 기판(100)으로부터 멀어짐에 따라, 제1 내측 스페이서(142)의 폭은 증가하고, 제1 내측 스페이서(142)의 높이는 감소할 수 있다. In other words, as the distance from the substrate 100 increases, the width of the first inner spacers 142 increases, and the height of the first inner spacers 142 decreases.

덧붙여, 제1 내측 스페이서(142) 사이에 배치되는 제1 게이트 전극(120)의 폭은 제1 내측 스페이서(142)의 폭에 영향을 받을 수 있다.In addition, the width of the first gate electrode 120 disposed between the first inner spacers 142 may be influenced by the width of the first inner spacers 142.

따라서, 제1 와이어 패턴(110) 및 제3 와이어 패턴(310) 사이에 위치하는 제1 게이트 전극(120)의 폭은 기판(100)과 제1 와이어 패턴(110) 사이에 위치하는 제1 게이트 전극(120)의 폭보다 작지만, 제3 와이어 패턴(310) 상에 위치하는 제1 게이트 전극(120)의 폭보다 클 수 있다. The width of the first gate electrode 120 located between the first wire pattern 110 and the third wire pattern 310 is greater than the width of the first gate electrode 120 located between the substrate 100 and the first wire pattern 110. [ May be larger than the width of the electrode 120 but larger than the width of the first gate electrode 120 located on the third wire pattern 310. [

또한, 제1 내측 스페이서(142) 사이에 배치되는 제1 게이트 전극(120)의 높이는 제1 내측 스페이서(142)의 높이에 영향을 받을 수 있다.In addition, the height of the first gate electrode 120 disposed between the first inner spacers 142 can be influenced by the height of the first inner spacer 142.

따라서, 제1 와이어 패턴(110) 및 제3 와이어 패턴(310) 사이에 위치하는 제1 게이트 전극(120)의 높이는 기판(100)과 제1 와이어 패턴(110) 사이에 위치하는 제1 게이트 전극(120)의 높이보다 작을 수 있다. The height of the first gate electrode 120 located between the first wire pattern 110 and the third wire pattern 310 is greater than the height of the first gate electrode 120 located between the substrate 100 and the first wire pattern 110. [ (120).

기판(100) 및 제2 와이어 패턴(210) 사이에 위치하는 제2 내측 스페이서(242)의 폭(d21)은 제2 와이어 패턴(210) 및 제4 와이어 패턴(410) 사이에 위치하는 제2 내측 스페이서(242)의 폭(d22)보다 작을 수 있다. The width d21 of the second inner spacer 242 located between the substrate 100 and the second wire pattern 210 is greater than the width d21 of the second wire pattern 210 located between the second wire pattern 210 and the fourth wire pattern 410 May be smaller than the width d22 of the inner spacer 242. [

또한, 제2 와이어 패턴(210) 및 제4 와이어 패턴(410) 사이에 위치하는 제2 내측 스페이서(242)의 폭(d22)은 제4 와이어 패턴(410) 및 제2 외측 스페이서(241) 사이에 위치하는 제2 내측 스페이서(242)의 폭(d23)보다 작을 수 있다. The width d22 of the second inner spacer 242 located between the second wire pattern 210 and the fourth wire pattern 410 is greater than the width d22 between the fourth wire pattern 410 and the second outer spacer 241 May be smaller than the width d23 of the second inner spacer 242 located in the second inner spacer 242.

반면, 기판(100) 및 제2 와이어 패턴(210) 사이에 위치하는 제2 내측 스페이서(242)의 높이(t21)는 제2 와이어 패턴(210) 및 제4 와이어 패턴(410) 사이에 위치하는 제2 내측 스페이서(242)의 높이(t22)보다 클 수 있다. On the other hand, the height t21 of the second inner spacer 242 located between the substrate 100 and the second wire pattern 210 is located between the second wire pattern 210 and the fourth wire pattern 410 May be greater than the height t22 of the second inner spacer 242. [

또한, 제2 와이어 패턴(210) 및 제4 와이어 패턴(410) 사이에 위치하는 제2 내측 스페이서(242)의 높이(t22)는 제4 와이어 패턴(410) 및 제2 외측 스페이서(241) 사이에 위치하는 제2 내측 스페이서(242)의 높이(t23)보다 클 수 있다.The height t22 of the second inner spacer 242 located between the second wire pattern 210 and the fourth wire pattern 410 is greater than the height t22 between the fourth wire pattern 410 and the second outer spacer 241 Of the second inner spacer 242 located at the second inner spacer 242.

다르게 설명하면, 기판(100)으로부터 멀어짐에 따라, 제2 내측 스페이서(242)의 폭은 증가하고, 제2 내측 스페이서(242)의 높이는 감소할 수 있다. In other words, as the distance from the substrate 100 increases, the width of the second inner spacers 242 increases and the height of the second inner spacers 242 decreases.

덧붙여, 기판(100)에서 멀어짐에 따른 제2 게이트 전극(220)의 폭 및 높이의 변화는 제1 게이트 전극(120)과 실질적으로 유사할 수 있으므로, 이하 설명은 생략한다.In addition, a change in width and height of the second gate electrode 220 due to the distance from the substrate 100 can be substantially similar to that of the first gate electrode 120, and thus the description thereof will be omitted.

도 36 내지 도 42b은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. FIGS. 36 to 42B are intermediate diagrams for explaining a semiconductor device manufacturing method according to some embodiments of the present invention. FIG.

참고적으로, 도 37a, 도 38a, 도 39a, 도 40a, 도 41a 및 도 42a는 도 36의 E - E 및 G - G를 따라 절단한 단면도이다. 도 37b, 도 38b, 도 39b, 도 40b, 도 41b 및 도 42b는 도 36의 F - F 및 H - H를 따라 절단한 단면도이다. For reference, FIGS. 37A, 38A, 39A, 40A, 41A and 42A are sectional views taken along E - E and G - G in FIG. Fig. 37B, Fig. 38B, Fig. 39B, Fig. 40B, Fig. 41B, and Fig. 42B are sectional views taken along F-F and H-H in Fig.

도 36 내지 도 37b를 참고하면, 제1 영역(I) 및 제2 영역(II)을 포함하는 기판(100)이 제공될 수 있다. 36 to 37B, a substrate 100 including a first region I and a second region II may be provided.

이어서, 기판(100) 상에, 희생막(2001)과, 액티브막(2002)을 순차적으로 형성할 수 있다. 희생막(2001) 및 액티브막(2002)은 예를 들어, 에피택셜 성장 방법을 이용하여 형성할 수 있다. Then, a sacrifice film 2001 and an active film 2002 can be sequentially formed on the substrate 100. [ The sacrificial film 2001 and the active film 2002 can be formed using, for example, an epitaxial growth method.

액티브막(2002)은 희생막(2001)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. The active film 2002 may comprise a material having an etch selectivity to the sacrificial film 2001.

도 36에서, 액티브막(2002)은 하나인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 또한, 희생막(2001)이 최상부에 위치하는 것으로 도시하였지만, 이에 제한되는 것은 아니다. In Fig. 36, although the active film 2002 is shown as being one, it is for convenience of explanation only, and the present invention is not limited thereto. Further, although the sacrificial film 2001 is shown as being located at the top, it is not limited thereto.

이어서, 제1 영역(I) 및 제2 영역(II)의 희생막(2001) 상에, 제1 마스크 패턴(2101)이 각각 형성될 수 있다. Subsequently, a first mask pattern 2101 may be formed on the sacrificial layer 2001 of the first region I and the second region II, respectively.

제1 영역(I)에서, 제1 마스크 패턴(2101)은 제1 방향(X1)으로 길게 연장될 수 있다. 제2 영역(II)에서, 제1 마스크 패턴(2101)은 제2 방향(X2)으로 길게 연장될 수 있다. In the first region I, the first mask pattern 2101 may be elongated in the first direction X1. In the second region II, the first mask pattern 2101 may be elongated in the second direction X2.

도 38a 및 도 38b를 참고하면, 제1 마스크 패턴(2101)을 마스크로 하여, 식각 공정을 진행하여, 제1 핀형 구조체(F1) 및 제2 핀형 구조체(F2)가 형성될 수 있다.Referring to FIGS. 38A and 38B, the first fin structure F1 and the second fin structure F2 can be formed by performing the etching process using the first mask pattern 2101 as a mask.

제1 핀형 구조체(F1)는 제1 영역(I)에 형성될 수 있다. 제1 핀형 구조체(F1)는 기판(100) 상에 순차적으로 적층된 제1 핀형 돌출부(100P)와, 제1 희생 패턴(111)과, 제1 액티브 패턴(112)과, 제1 희생 패턴(111)을 포함할 수 있다. The first fin type structure F1 may be formed in the first region I. The first fin structure F1 includes a first fin-shaped protrusion 100P sequentially stacked on a substrate 100, a first sacrificial pattern 111, a first active pattern 112, a first sacrificial pattern 111).

제2 핀형 구조체(F2)는 제2 영역(II)에 형성될 수 있다. 제2 핀형 구조체(F2)는 기판(100) 상에 순차적으로 적층된 제2 핀형 돌출부(200P)와, 제2 희생 패턴(211)과, 제2 액티브 패턴(212)과, 제2 희생 패턴(211)을 포함할 수 있다.And the second fin type structure F2 may be formed in the second region II. The second fin structure F2 includes a second fin-shaped protrusion 200P sequentially stacked on the substrate 100, a second sacrificial pattern 211, a second active pattern 212, a second sacrificial pattern 211).

이어서, 제1 핀형 구조체(F1)의 측벽 및 제2 핀형 구조체(F2)의 측벽의 적어도 일부를 덮는 필드 절연막(105)이 기판(100) 상에 형성될 수 있다. Then, a field insulating film 105 covering the side wall of the first fin type structure F1 and at least a part of the side wall of the second fin type structure F2 may be formed on the substrate 100. [

필드 절연막(105)이 형성되는 공정 중, 제1 마스트 패턴(2101)은 제거될 수 있다. During the process of forming the field insulating film 105, the first mast pattern 2101 may be removed.

이어서, 제1 영역(I)에, 제1 핀형 구조체(F1)와 교차하고, 제3 방향(Y1)으로 연장되는 제1 더미 게이트 전극(120P)이 형성될 수 있다. Then, in the first region I, a first dummy gate electrode 120P which intersects with the first fin structure F1 and extends in the third direction Y1 may be formed.

또한, 제2 영역(II)에, 제2 핀형 구조체(F2)와 교차하고, 제4 방향(Y2)으로 연장되는 제2 더미 게이트 전극(220P)이 형성될 수 있다. A second dummy gate electrode 220P that intersects the second fin structure F2 and extends in the fourth direction Y2 may be formed in the second region II.

제1 더미 게이트 전극(120P) 및 제2 더미 게이트 전극(220P)은 제2 마스크 패턴(2102)을 이용하여 형성될 수 있다. The first dummy gate electrode 120P and the second dummy gate electrode 220P may be formed using the second mask pattern 2102. [

도시하지 않았지만, 제1 더미 게이트 전극(120P) 및 제1 핀형 구조체(F1) 사이와, 제2 더미 게이트 전극(220P) 및 제2 핀형 구조체(F2) 사이에, 더미 게이트 절연막 또는 핀형 구조체 보호막이 더 형성될 수 있다. Although not shown, a dummy gate insulating film or a pinned structure protective film is formed between the first dummy gate electrode 120P and the first fin type structure F1 and between the second dummy gate electrode 220P and the second fin type structure F2 Can be formed.

제1 더미 게이트 전극(120P)의 측벽 상에, 제1 프리 게이트 스페이서(140P)가 형성될 수 있다. 제2 더미 게이트 전극(220P)의 측벽 상에, 제2 프리 게이트 스페이서(240P)가 형성될 수 있다. On the sidewalls of the first dummy gate electrode 120P, a first pre-gate spacer 140P may be formed. A second pre-gate spacer 240P may be formed on the sidewall of the second dummy gate electrode 220P.

도 39a 및 도 39b를 참고하면, 제1 더미 게이트 전극(120P)의 양측에 제1 소오스/드레인 영역(150)이 형성될 수 있다. 또한, 제2 더미 게이트 전극(220P)의 양측에 제2 소오스/드레인 영역(250)이 형성될 수 있다. Referring to FIGS. 39A and 39B, a first source / drain region 150 may be formed on both sides of the first dummy gate electrode 120P. Also, a second source / drain region 250 may be formed on both sides of the second dummy gate electrode 220P.

좀 더 구체적으로, 제1 소오스/드레인 영역(150) 및 제2 소오스/드레인 영역(250)을 형성하기 위해, 제1 희생 패턴(111) 및 제1 액티브 패턴(112)과, 제2 희생 패턴(211) 및 제2 액티브 패턴(212)의 일부가 제거될 수 있다.More specifically, in order to form the first source / drain region 150 and the second source / drain region 250, a first sacrificial pattern 111 and a first active pattern 112, A portion of the first active pattern 211 and the second active pattern 212 may be removed.

제1 희생 패턴(111) 및 제1 액티브 패턴(112)과, 제2 희생 패턴(211) 및 제2 액티브 패턴(212)의 일부가 제거한 후, 제1 프리 게이트 스페이서(140P)와 중첩되는 제1 희생 패턴(111)의 적어도 일부와, 제2 프리 게이트 스페이서(240P)와 중첩되는 제2 희생 패턴(211)의 적어도 일부를 추가적으로 제거할 수 있다. After removing the first sacrificial pattern 111 and the first active pattern 112 and a part of the second sacrificial pattern 211 and the second active pattern 212, At least a part of the first sacrificial pattern 111 and at least a part of the second sacrificial pattern 211 overlapping the second pregate spacer 240P can be additionally removed.

추가적으로 제거된 제1 희생 패턴(111) 및 제2 희생 패턴(211) 자리에, 제1 내측 스페이서(142) 및 제2 내측 스페이서(242)가 각각 형성될 수 있다. The first inner spacer 142 and the second inner spacer 242 may be respectively formed in the positions of the first sacrificial pattern 111 and the second sacrificial pattern 211 which are additionally removed.

이어서, 제1 더미 게이트 전극(120P)의 양측에 제1 소오스/드레인 영역(150)이 형성되고, 제2 더미 게이트 전극(220P)의 양측에 제2 소오스/드레인 영역(250)이 형성될 수 있다.A first source / drain region 150 is formed on both sides of the first dummy gate electrode 120P and a second source / drain region 250 is formed on both sides of the second dummy gate electrode 220P. have.

이어서, 제1 소오스/드레인 영역(150) 및 제2 소오스/드레인 영역(250)을 덮는 층간 절연막(190)이 기판(100) 상이 형성될 수 있다. An interlayer insulating layer 190 covering the first source / drain region 150 and the second source / drain region 250 may be formed on the substrate 100.

층간 절연막(190)에 의해, 제1 더미 게이트 전극(120P) 및 제2 더미 게이트 전극(220P)이 노출될 수 있다. The first dummy gate electrode 120P and the second dummy gate electrode 220P can be exposed by the interlayer insulating film 190. [

층간 절연막(190)을 형성하는 동안, 제2 마스크 패턴(2102)가 제거될 수 있다. 또한, 층간 절연막(190)이 형성되는 동안, 제1 외측 스페이서(141) 및 제2 외측 스페이서(241)이 각각 형성될 수 있다.During formation of the interlayer insulating film 190, the second mask pattern 2102 can be removed. Also, while the interlayer insulating film 190 is formed, the first outer spacers 141 and the second outer spacers 241 may be respectively formed.

이를 통해, 제1 내측 스페이서(142) 및 제1 외측 스페이서(141)를 포함하는 제1 게이트 스페이서(140)와, 제2 내측 스페이서(242) 및 제2 외측 스페이서(241)를 포함하는 제2 게이트 스페이서(240)가 형성될 수 있다. Thereby a first gate spacer 140 including a first inner spacer 142 and a first outer spacer 141 and a second gate spacer 140 including a second inner spacer 242 and a second outer spacer 241, Gate spacers 240 may be formed.

도 40a 및 도 40b를 참고하면, 제1 더미 게이트 전극(120P)과, 제1 희생 패턴(111)을 제거함으로써, 제1 영역(I)의 기판(100) 상에 제1 와이어 패턴(110)이 형성될 수 있다. 40A and 40B, the first wire pattern 110 is formed on the substrate 100 of the first region I by removing the first dummy gate electrode 120P and the first sacrificial pattern 111, Can be formed.

또한, 제2 더미 게이트 전극(220P)과, 제2 희생 패턴(211)을 제거함으로써, 제2 영역(II)의 기판(100) 상에 제2 와이어 패턴(210)이 형성될 수 있다. The second wire pattern 210 may be formed on the substrate 100 of the second region II by removing the second dummy gate electrode 220P and the second sacrificial pattern 211. [

제1 와이어 패턴(110)는 제1 핀형 돌출부(100P)와 이격되어 형성되고, 제2 와이어 패턴(210)은 제2 핀형 돌출부(200P)와 이격되어 형성될 수 있다. The first wire pattern 110 may be spaced apart from the first pin protrusion 100P and the second wire pattern 210 may be spaced apart from the second pin protrusion 200P.

도 41a 및 도 41b를 참고하면, 제1 와이어 패턴(110)의 둘레 및 제1 트렌치(140t)의 측벽 및 바닥면을 따라 제1 게이트 절연막(130)이 형성될 수 있다. 또한, 제2 와이어 패턴(210)의 둘레 및 제2 트렌치(240t)의 측벽 및 바닥면을 따라 제2 게이트 절연막(230)이 형성될 수 있다.Referring to FIGS. 41A and 41B, the first gate insulating layer 130 may be formed along the periphery of the first wire pattern 110 and the sidewalls and the bottom surface of the first trench 140t. The second gate insulating layer 230 may be formed around the second wire pattern 210 and along sidewalls and bottom surfaces of the second trench 240t.

도시되지 않았지만, 층간 절연막(190)의 상면을 따라 제1 게이트 절연막(130) 및 제2 게이트 절연막(230)이 형성되어 있을 수도 있다. Although not shown, the first gate insulating layer 130 and the second gate insulating layer 230 may be formed along the upper surface of the interlayer insulating layer 190.

이어서, 제1 게이트 절연막(130) 상에, 제1 와이어 패턴(110)을 감싸고 제1 트렌치(140t)의 측벽 및 바닥면을 따라 하부 도전막(122P)이 형성될 수 있다. 또한, 제2 게이트 절연막(230) 상에, 제2 와이어 패턴(210)을 감싸고 제2 트렌치(240t)의 측벽 및 바닥면을 따라 하부 도전막(122P)이 형성될 수 있다. A lower conductive layer 122P may be formed on the first gate insulating layer 130 along the sidewalls and the bottom surface of the first trench 140t to surround the first wire pattern 110. [ A lower conductive film 122P may be formed on the second gate insulating film 230 along the sidewalls and bottom surfaces of the second trench 240t to surround the second wire pattern 210. [

도시되지 않았지만, 층간 절연막(190)의 상면을 따라 하부 도전막(122P)이 형성되어 있을 수도 있다. Although not shown, a lower conductive film 122P may be formed along the upper surface of the interlayer insulating film 190. [

도 42a 및 도 42b를 참고하면, 제2 영역(II)을 덮는 제3 마스크 패턴(2103)이 기판(100) 상에 형성될 수 있다. Referring to FIGS. 42A and 42B, a third mask pattern 2103 covering the second region II may be formed on the substrate 100. FIG.

제3 마스크 패턴(2103)은 제2 영역(II)에 형성된 하부 도전막(122P)을 덮을 수 있다. 제1 영역(I)에 형성된 하부 도전막(122P)은 제3 마스크 패턴(2103)에 의해 노출될 수 있다. The third mask pattern 2103 may cover the lower conductive film 122P formed in the second region II. The lower conductive film 122P formed in the first region I may be exposed by the third mask pattern 2103. [

이어서, 제3 마스크 패턴(2103)을 이용하여, 제1 영역(I)에 대해 산소 처리(oxygen treatment)가 진행할 수 있다. 산소 처리를 통해, 제1 영역(I)에 형성된 하부 도전막(122P)가 산화될 수 있다. Then, an oxygen treatment can be performed on the first region I by using the third mask pattern 2103. [ Through the oxygen treatment, the lower conductive film 122P formed in the first region I can be oxidized.

이를 통해, 제1 영역(I)에, 제1 하부 게이트 전극(122) 및 제1 하부 게이트 전극(122) 상에 제1 금속 산화물막(125)이 형성될 수 있다. 제1 금속 산화물막(125)은 제1 영역(I)에 형성된 하부 도전막(122P)의 일부가 산화되어 형성될 수 있다. A first metal oxide layer 125 may be formed on the first bottom gate electrode 122 and the first bottom gate electrode 122 in the first region I. [ The first metal oxide film 125 may be formed by oxidizing a part of the lower conductive film 122P formed in the first region I.

덧붙여, 산소 처리를 통해, 산소가 제1 게이트 절연막(130)에 인입될 수 있다. In addition, oxygen can be introduced into the first gate insulating film 130 through the oxygen treatment.

하지만, 제3 마스크 패턴(2103)이 제2 영역(II) 상에 형성되므로, 제2 영역(II)에 형성된 하부 도전막(122P)는 산소 처리에 영향을 받지 않을 수 있다. However, since the third mask pattern 2103 is formed on the second region II, the lower conductive film 122P formed in the second region II may not be affected by the oxygen treatment.

산소 처리는 예를 들어, 플라즈마 처리, 열처리 및 자외선 처리 중 하나의 방법으로 진행될 수 있지만, 이에 제한되는 것은 아니다. The oxygen treatment can be carried out by one of, for example, plasma treatment, heat treatment and ultraviolet treatment, but is not limited thereto.

이어서, 도 2를 참고하면, 제2 영역(II)에 형성된 제3 마스크 패턴(2103)을 제거하여, 제2 영역(II)에 제2 하부 게이트 전극(222)이 형성될 수 있다. 2, the third mask pattern 2103 formed in the second region II may be removed so that the second bottom gate electrode 222 may be formed in the second region II.

또한, 제1 하부 게이트 전극(122) 및 제2 하부 게이트 전극(222) 상에, 제1 상부 게이트 전극(124) 및 제2 상부 게이트 전극(224)이 각각 형성될 수 있다. A first upper gate electrode 124 and a second upper gate electrode 224 may be formed on the first lower gate electrode 122 and the second lower gate electrode 222, respectively.

도 43은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.43 is a block diagram of a SoC system including a semiconductor device according to embodiments of the present invention.

도 43을 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.Referring to FIG. 43, the SoC system 1000 includes an application processor 1001 and a DRAM 1060.

어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.The application processor 1001 may include a central processing unit 1010, a multimedia system 1020, a bus 1030, a memory system 1040, and a peripheral circuit 1050.

중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다. The central processing unit 1010 can perform operations necessary for driving the SoC system 1000. [ In some embodiments of the invention, the central processing unit 1010 may be configured in a multicore environment that includes a plurality of cores.

멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다. The multimedia system 1020 may be used in the SoC system 1000 to perform various multimedia functions. The multimedia system 1020 may include a 3D engine module, a video codec, a display system, a camera system, a post-processor, and the like .

버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.The bus 1030 can be used for data communication between the central processing unit 1010, the multimedia system 1020, the memory system 1040, and the peripheral circuit 1050. In some embodiments of the invention, such a bus 1030 may have a multi-layer structure. For example, the bus 1030 may be a multi-layer Advanced High-performance Bus (AHB) or a multi-layer Advanced Extensible Interface (AXI). However, the present invention is not limited thereto.

메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.The memory system 1040 can be connected to an external memory (for example, DRAM 1060) by the application processor 1001 to provide an environment necessary for high-speed operation. In some embodiments of the invention, the memory system 1040 may include a separate controller (e.g., a DRAM controller) for controlling an external memory (e.g., DRAM 1060).

주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.The peripheral circuit 1050 can provide an environment necessary for the SoC system 1000 to be smoothly connected to an external device (e.g., a main board). Accordingly, the peripheral circuit 1050 may include various interfaces for allowing an external device connected to the SoC system 1000 to be compatible.

DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.The DRAM 1060 may function as an operation memory required for the application processor 1001 to operate. In some embodiments of the invention, the DRAM 1060 may be located external to the application processor 1001 as shown. Specifically, the DRAM 1060 can be packaged in an application processor 1001 and a package on package (PoP).

이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나를 포함할 수 있다.At least one of the elements of the SoC system 1000 may include at least one of the semiconductor devices according to the embodiments of the present invention described above.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, You will understand. It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive.

100: 기판 105: 필드 절연막
110, 210, 310, 410: 와이어 패턴 120, 220: 게이트 전극
122, 222: 하부 게이트 전극 124, 224: 상부 게이트 전극
125, 225: 금속 산화물막 130, 230: 게이트 절연막
160, 260: 에어갭100: substrate 105: field insulating film
110, 210, 310, 410: wire pattern 120, 220: gate electrode
122, 222: lower gate electrode 124, 224: upper gate electrode
125, 225: metal oxide film 130, 230: gate insulating film
160, 260: air gap

Claims (20)

제1 영역 및 제2 영역을 포함하는 기판;
상기 제1 영역의 상기 기판 상에, 상기 기판과 이격되는 제1 와이어 패턴;
상기 제2 영역의 상기 기판 상에, 상기 기판과 이격되는 제2 와이어 패턴;
상기 제1 와이어 패턴의 둘레를 감싸는 제1 게이트 절연막;
상기 제2 와이어 패턴의 둘레를 감싸는 제2 게이트 절연막;
상기 제1 게이트 절연막 상에, 상기 제1 와이어 패턴과 교차하고, 내부에 제1 금속 산화물막을 포함하는 제1 게이트 전극;
상기 제2 게이트 절연막 상에, 상기 제2 와이어 패턴과 교차하는 제2 게이트 전극;
상기 제1 게이트 전극의 측벽 상의 제1 게이트 스페이서; 및
상기 제2 게이트 전극의 측벽 상의 제2 게이트 스페이서를 포함하는 반도체 장치.A substrate comprising a first region and a second region;
A first wire pattern spaced apart from the substrate on the substrate in the first region;
A second wire pattern spaced apart from the substrate on the substrate in the second region;
A first gate insulating layer surrounding a periphery of the first wire pattern;
A second gate insulating film surrounding a periphery of the second wire pattern;
A first gate electrode on the first gate insulating film, the first gate electrode intersecting the first wire pattern and including a first metal oxide film therein;
A second gate electrode crossing the second wire pattern on the second gate insulating film;
A first gate spacer on a sidewall of the first gate electrode; And
And a second gate spacer on a sidewall of the second gate electrode. 제1 항에 있어서,
상기 제1 게이트 스페이서는 제1 트렌치를 정의하고,
상기 제1 게이트 전극은 상기 제1 게이트 절연막을 감싸고 상기 제1 트렌치의 측벽을 따라 연장되는 제1 하부 게이트 전극과, 상기 제1 하부 게이트 전극 상에 상기 제1 트렌치를 채우는 제1 상부 게이트 전극을 포함하는 반도체 장치.The method according to claim 1,
The first gate spacer defining a first trench,
The first gate electrode includes a first bottom gate electrode surrounding the first gate insulating layer and extending along a sidewall of the first trench, and a first top gate electrode filling the first trench on the first bottom gate electrode ≪ / RTI > 제2 항에 있어서,
상기 제1 금속 산화물막은 상기 제1 하부 게이트 전극과 상기 제1 상부 게이트 전극의 경계에 위치하는 반도체 장치.3. The method of claim 2,
Wherein the first metal oxide film is located at a boundary between the first bottom gate electrode and the first top gate electrode. 제2 항에 있어서,
상기 제1 금속 산화물막은 상기 제1 하부 게이트 전극 내부에 위치하고,
상기 제1 금속 산화물막은 상기 제1 상부 게이트 전극 및 상기 제1 게이트 절연막과 이격되는 반도체 장치.3. The method of claim 2,
Wherein the first metal oxide film is located inside the first bottom gate electrode,
Wherein the first metal oxide film is spaced apart from the first upper gate electrode and the first gate insulating film. 제2 항에 있어서,
상기 제1 금속 산화물막은 서로 이격되는 제1 상부 금속 산화물막과 제1 하부 금속 산화물막을 포함하고,
상기 제1 하부 금속 산화물막은 상기 제1 하부 게이트 전극과 상기 제1 게이트 절연막의 경계에 위치하는 반도체 장치.3. The method of claim 2,
Wherein the first metal oxide film comprises a first upper metal oxide film and a first lower metal oxide film which are spaced apart from each other,
Wherein the first lower metal oxide film is located at a boundary between the first bottom gate electrode and the first gate insulating film. 제1 항에 있어서,
상기 제2 게이트 스페이서는 제2 트렌치를 정의하고,
상기 제2 게이트 전극은 상기 제2 게이트 절연막을 감싸고 상기 제2 트렌치의 측벽을 따라 연장되는 제2 하부 게이트 전극과, 상기 제2 하부 게이트 전극 상의 제2 상부 게이트 전극을 포함하고,
상기 제2 게이트 전극의 내부에 위치하는 금속 산화물막을 비포함하는 반도체 장치.The method according to claim 1,
The second gate spacer defining a second trench,
The second gate electrode includes a second bottom gate electrode surrounding the second gate insulating film and extending along a sidewall of the second trench and a second top gate electrode on the second bottom gate electrode,
And a metal oxide film located inside the second gate electrode. 제1 항에 있어서,
상기 제2 게이트 스페이서는 제2 트렌치를 정의하고,
상기 제2 게이트 전극은 상기 제2 게이트 절연막을 감싸고 상기 제2 트렌치의 측벽을 따라 연장되는 제2 하부 게이트 전극과, 상기 제2 하부 게이트 전극 상의 제2 상부 게이트 전극을 포함하고,
상기 제2 게이트 전극은 제2 금속 산화물막을 더 포함하는 반도체 장치.The method according to claim 1,
The second gate spacer defining a second trench,
The second gate electrode includes a second bottom gate electrode surrounding the second gate insulating film and extending along a sidewall of the second trench and a second top gate electrode on the second bottom gate electrode,
And the second gate electrode further comprises a second metal oxide film. 제7 항에 있어서,
상기 제2 금속 산화물막은 상기 제2 하부 게이트 전극과 상기 제2 상부 게이트 전극의 경계에 위치하는 반도체 장치.8. The method of claim 7,
And the second metal oxide film is located at a boundary between the second bottom gate electrode and the second top gate electrode. 제7 항에 있어서,
상기 제2 금속 산화물막은 상기 제2 하부 게이트 전극 내부에 위치하고,
상기 제2 금속 산화물막은 상기 제2 상부 게이트 전극 및 상기 제2 게이트 절연막과 이격되는 반도체 장치.8. The method of claim 7,
The second metal oxide film is located inside the second bottom gate electrode,
And the second metal oxide film is spaced apart from the second upper gate electrode and the second gate insulating film. 제1 항에 있어서,
상기 제1 게이트 절연막은 상부와 하부를 포함하고,
상기 제1 게이트 절연막은 금속 산화물을 포함하고,
상기 제1 게이트 절연막의 상부에서 금속에 대한 산소의 비율은, 상기 제1 게이트 절연막의 하부에서 금속에 대한 산소의 비율과 다른 반도체 장치.The method according to claim 1,
Wherein the first gate insulating film includes an upper portion and a lower portion,
Wherein the first gate insulating film includes a metal oxide,
Wherein the ratio of oxygen to metal at the top of the first gate insulating film is different from the ratio of oxygen to metal at the bottom of the first gate insulating film. 기판 상에, 상기 기판과 이격되는 제1 와이어 패턴;
상기 제1 와이어 패턴 상에, 상기 제1 와이어 패턴과 이격되는 제2 와이어 패턴;
상기 기판 상에, 상기 제1 와이어 패턴 및 상기 제2 와이어 패턴의 양측에 배치되고, 트렌치를 정의하는 게이트 스페이서;
상기 제1 와이어 패턴 및 상기 제2 와이어 패턴의 둘레를 감싸고, 상기 트렌치의 측벽을 따라 연장되는 제1 게이트 절연막;
상기 제1 게이트 절연막 상에, 상기 제1 와이어 패턴 및 상기 제2 와이어 패턴을 감싸는 제1 하부 게이트 전극;
상기 제1 게이트 절연막 상에, 상기 제1 게이트 절연막의 프로파일의 적어도 일부를 따라 연장되는 금속 산화물막; 및
상기 제1 하부 게이트 전극 및 상기 금속 산화물막 상에, 상기 트렌치를 채우는 제1 상부 게이트 전극을 포함하는 반도체 장치.A first wire pattern on the substrate, the first wire pattern being spaced apart from the substrate;
A second wire pattern spaced apart from the first wire pattern on the first wire pattern;
A gate spacer disposed on both sides of the first wire pattern and the second wire pattern on the substrate, the gate spacer defining a trench;
A first gate insulating film surrounding the first wire pattern and the second wire pattern and extending along a sidewall of the trench;
A first bottom gate electrode surrounding the first wire pattern and the second wire pattern on the first gate insulating film;
A metal oxide film extending on at least a part of the profile of the first gate insulating film on the first gate insulating film; And
And a first upper gate electrode filling the trench, on the first bottom gate electrode and the metal oxide film. 제11 항에 있어서,
상기 제1 와이어 패턴을 감싸는 상기 제1 하부 게이트 전극과, 상기 제2 와이어 패턴을 감싸는 상기 제1 하부 게이트 전극은 서로 이격되는 반도체 장치.12. The method of claim 11,
Wherein the first lower gate electrode surrounding the first wire pattern and the first lower gate electrode surrounding the second wire pattern are spaced apart from each other. 제12 항에 있어서,
상기 금속 산화물막은 상기 제1 게이트 절연막의 전체적인 프로파일을 따라 연장되는 반도체 장치.13. The method of claim 12,
Wherein the metal oxide film extends along the entire profile of the first gate insulating film. 제12 항에 있어서,
상기 제1 상부 게이트 전극은 상기 제1 와이어 패턴과 상기 제2 와이어 패턴 사이에 개재되는 반도체 장치.13. The method of claim 12,
And the first upper gate electrode is interposed between the first wire pattern and the second wire pattern. 제12 항에 있어서,
상기 제1 와이어 패턴 및 상기 제2 와이어 패턴 사이에 개재되는 에어갭을 더 포함하는 반도체 장치.13. The method of claim 12,
And an air gap interposed between the first wire pattern and the second wire pattern. 제15 항에 있어서.
상기 제1 상부 게이트 전극은 상기 제1 와이어 패턴 및 상기 제2 와이어 패턴 사이에 비개재되는 반도체 장치.16. The method of claim 15,
Wherein the first upper gate electrode is sandwiched between the first wire pattern and the second wire pattern. 제15 항에 있어서,
상기 에어갭은 상기 금속 산화물막 및 상기 제1 상부 게이트 전극에 의해 정의되는 반도체 장치.16. The method of claim 15,
Wherein the air gap is defined by the metal oxide film and the first upper gate electrode. 제11 항에 있어서,
상기 제1 하부 게이트 전극은 상기 제1 와이어 패턴 및 상기 제2 와이어 패턴을 감싸고,
상기 제1 상부 게이트 전극은 상기 제1 와이어 패턴 및 상기 제2 와이어 패턴 사이에 비개재되는 반도체 장치.12. The method of claim 11,
Wherein the first bottom gate electrode surrounds the first wire pattern and the second wire pattern,
Wherein the first upper gate electrode is sandwiched between the first wire pattern and the second wire pattern. 제18 항에 있어서,
상기 금속 산화물막은 상기 제1 게이트 절연막의 전체적인 프로파일을 따라 연장되는 반도체 장치.19. The method of claim 18,
Wherein the metal oxide film extends along the entire profile of the first gate insulating film. 제18 항에 있어서,
상기 금속 산화물막은 상기 제1 하부 게이트 전극과 상기 제1 상부 게이트 전극의 경계에 위치하는 반도체 장치.19. The method of claim 18,
Wherein the metal oxide film is located at a boundary between the first bottom gate electrode and the first top gate electrode.
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