KR102483028B1 - Semiconductor device - Google Patents
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Abstract
반도체 장치는 제1 활성 영역과, 제2 활성 영역과, 상기 제1 활성 영역 및 상기 제2 활성 영역 사이에 제1 활성 영역 및 제2 활성 영역과 직접 접촉된 필드 절연막을 포함하는 기판; 및 상기 기판 상에, 상기 제1 활성 영역, 상기 제2 활성 영역 및 상기 필드 절연막을 가로지르는 게이트 전극 구조체를 포함하고, 상기 게이트 전극 구조체는 상기 제1 활성 영역과 상기 필드 절연막에 걸쳐 형성되는 제1 부분과, 상기 제2 활성 영역과 상기 필드 절연막에 걸쳐 형성되는 제2 부분과, 상기 필드 절연막 상에서 상기 제1 부분 및 상기 제2 부분과 직접 접촉하는 제3 부분을 포함하고, 상기 게이트 전극 구조체는 상기 제1 활성 영역, 상기 필드 절연막 및 상기 제2 활성 영역을 가로지르는 삽입막과, 상기 삽입막 상의 필링막을 포함하는 상부 게이트 전극을 포함하고, 상기 게이트 전극 구조체의 제3 부분에서 상기 상부 게이트 전극의 두께는 상기 게이트 전극 구조체의 제1 부분에서 상기 상부 게이트 전극의 두께와 다르고, 상기 게이트 전극 구조체의 제3 부분에서 상기 상부 게이트 전극의 두께는 상기 게이트 전극 구조체의 제2 부분에서 상기 상부 게이트 전극의 두께와 다르다.A semiconductor device includes a substrate including a first active region, a second active region, and a field insulating film between the first active region and the second active region and in direct contact with the first active region and the second active region; and a gate electrode structure on the substrate, crossing the first active region, the second active region, and the field insulating layer, wherein the gate electrode structure is formed over the first active region and the field insulating layer. a first part, a second part formed over the second active region and the field insulating film, and a third part directly contacting the first part and the second part on the field insulating film; includes an upper gate electrode including an insertion film crossing the first active region, the field insulating film, and the second active region, and a filling film on the insertion film, and the upper gate in a third portion of the gate electrode structure The thickness of the electrode is different from the thickness of the upper gate electrode in the first portion of the gate electrode structure, and the thickness of the upper gate electrode in the third portion of the gate electrode structure is the thickness of the upper gate electrode in the second portion of the gate electrode structure. different from the electrode thickness.
Description
본 발명은 반도체 장치에 관한 것이다.The present invention relates to semiconductor devices.
최근 정보 매체의 급속한 보급에 따라 반도체 장치의 기능도 비약적으로 발전하고 있다. 최근의 반도체 제품들의 경우, 경쟁력 확보를 위해 낮은 비용, 고품질을 위해 제품의 고집적화가 요구된다. 고집적화를 위해, 반도체 장치는 스케일링 다운이 진행되고 있다. With the recent rapid spread of information media, the functions of semiconductor devices are also rapidly developing. In the case of recent semiconductor products, high integration of products is required for low cost and high quality to secure competitiveness. For high integration, semiconductor devices are being scaled down.
반도체 장치의 동작 속도를 빠르게 하고 집적도를 높이기 위한 연구가 진행되고 있다. 반도체 장치는 모스 트랜지스터(MOS transistor)와 같은 개별 소자들(discrete devices)을 구비하는데, 반도체 장치의 집적화에 따라 모스 트랜지스터의 게이트는 점점 축소되고 있으며, 게이트의 하부 채널 영역 또한 점점 좁아지고 있다.Research is being conducted to speed up the operation of semiconductor devices and increase their degree of integration. Semiconductor devices include discrete devices such as MOS transistors. As semiconductor devices are integrated, gates of the MOS transistors are getting smaller and lower channel areas of the gates are also getting smaller.
트랜지스터의 게이트 영역의 임계 크기는 트랜지스터의 전기적 특성에 많은 영향을 미친다. 즉, 반도체 장치가 고집적화됨에 따라 게이트 영역의 폭이 좁아지게 되면 게이트 영역을 사이에 두고 형성되는 소오스 및 드레인 영역 간의 간격 또한 좁아지게 된다.The critical size of the gate region of a transistor has a great influence on the electrical characteristics of the transistor. That is, as the semiconductor device becomes highly integrated, when the width of the gate region narrows, the distance between the source and drain regions formed with the gate region interposed therebetween also narrows.
본 발명이 해결하려는 과제는, 복수의 금속 패터닝 공정을 통해 트랜지스터의 임계 전압을 개선시킬 수 있는 반도체 장치를 제공하는 것이다. An object to be solved by the present invention is to provide a semiconductor device capable of improving the threshold voltage of a transistor through a plurality of metal patterning processes.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the present invention are not limited to the above-mentioned problems, and other problems not mentioned will be clearly understood by those skilled in the art from the following description.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 제1 활성 영역과, 제2 활성 영역과, 상기 제1 활성 영역 및 상기 제2 활성 영역 사이에 제1 활성 영역 및 제2 활성 영역과 직접 접촉된 필드 절연막을 포함하는 기판; 및 상기 기판 상에, 상기 제1 활성 영역, 상기 제2 활성 영역 및 상기 필드 절연막을 가로지르는 게이트 전극 구조체를 포함하고, 상기 게이트 전극 구조체는 상기 제1 활성 영역과 상기 필드 절연막에 걸쳐 형성되는 제1 부분과, 상기 제2 활성 영역과 상기 필드 절연막에 걸쳐 형성되는 제2 부분과, 상기 필드 절연막 상에서 상기 제1 부분 및 상기 제2 부분과 직접 접촉하는 제3 부분을 포함하고, 상기 게이트 전극 구조체는 상기 제1 활성 영역, 상기 필드 절연막 및 상기 제2 활성 영역을 가로지르는 삽입막과, 상기 삽입막 상의 필링막을 포함하는 상부 게이트 전극을 포함하고, 상기 게이트 전극 구조체의 제3 부분에서 상기 상부 게이트 전극의 두께는 상기 게이트 전극 구조체의 제1 부분에서 상기 상부 게이트 전극의 두께와 다르고, 상기 게이트 전극 구조체의 제3 부분에서 상기 상부 게이트 전극의 두께는 상기 게이트 전극 구조체의 제2 부분에서 상기 상부 게이트 전극의 두께와 다르다.An aspect of a semiconductor device of the present invention for solving the above problems is a first active region, a second active region, and a first active region and a second active region between the first active region and the second active region. a substrate including a field insulating film in direct contact with the active region; and a gate electrode structure on the substrate, crossing the first active region, the second active region, and the field insulating layer, wherein the gate electrode structure is formed over the first active region and the field insulating layer. a first part, a second part formed over the second active region and the field insulating film, and a third part directly contacting the first part and the second part on the field insulating film; includes an upper gate electrode including an insertion film crossing the first active region, the field insulating film, and the second active region, and a filling film on the insertion film, and the upper gate in a third portion of the gate electrode structure The thickness of the electrode is different from the thickness of the upper gate electrode in the first portion of the gate electrode structure, and the thickness of the upper gate electrode in the third portion of the gate electrode structure is the thickness of the upper gate electrode in the second portion of the gate electrode structure. different from the electrode thickness.
본 발명의 몇몇 실시예에서, 상기 게이트 전극 구조체의 제3 부분에서 상기 상부 게이트 전극의 두께는 상기 게이트 전극 구조체의 제1 부분의 상기 상부 게이트 전극의 두께보다 작고, 상기 게이트 전극 구조체의 제3 부분에서 상기 상부 게이트 전극의 두께는 상기 게이트 전극 구조체의 제2 부분의 상기 상부 게이트 전극의 두께보다 작다.In some embodiments of the present invention, the thickness of the upper gate electrode in the third portion of the gate electrode structure is smaller than the thickness of the upper gate electrode in the first portion of the gate electrode structure, and the third portion of the gate electrode structure A thickness of the upper gate electrode at is smaller than a thickness of the upper gate electrode of the second part of the gate electrode structure.
본 발명의 몇몇 실시예에서, 상기 게이트 전극 구조체의 제3 부분에서 상기 상부 게이트 전극의 두께는 상기 게이트 전극 구조체의 제1 부분의 상기 상부 게이트 전극의 두께보다 크고, 상기 게이트 전극 구조체의 제3 부분에서 상기 상부 게이트 전극의 두께는 상기 게이트 전극 구조체의 제2 부분의 상기 상부 게이트 전극의 두께보다 크다.In some embodiments of the present invention, the thickness of the upper gate electrode in the third portion of the gate electrode structure is greater than the thickness of the upper gate electrode in the first portion of the gate electrode structure, and the third portion of the gate electrode structure A thickness of the upper gate electrode in is greater than a thickness of the upper gate electrode of the second portion of the gate electrode structure.
본 발명의 몇몇 실시예에서, 상기 제1 활성 영역은 p형 트랜지스터의 채널 영역을 포함하고, 상기 제2 활성 영역은 n형 트랜지스터의 채널 영역을 포함한다.In some embodiments of the present invention, the first active region includes a channel region of a p-type transistor, and the second active region includes a channel region of an n-type transistor.
본 발명의 몇몇 실시예에서, 상기 게이트 전극 구조체의 제1 부분에서 상기 상부 게이트 전극의 두께는 상기 게이트 전극 구조체의 제2 부분에서 상기 상부 게이트 전극의 두께보다 작다.In some embodiments of the present invention, the thickness of the upper gate electrode in the first portion of the gate electrode structure is smaller than the thickness of the upper gate electrode in the second portion of the gate electrode structure.
본 발명의 몇몇 실시예에서, 상기 기판과 상기 게이트 전극 구조체 사이에, 상기 제1 활성 영역, 상기 제2 활성 영역 및 상기 필드 절연막을 가로지르는 게이트 절연막을 더 포함하고, 상기 게이트 전극 구조체는 상기 게이트 절연막 상에 순차적으로 형성된 하부 도전막과, 식각 방지막을 포함하고, 상기 상부 게이트 전극은 상기 식각 방지 상에 형성된다.In some embodiments of the present invention, a gate insulating layer crossing the first active region, the second active region, and the field insulating layer between the substrate and the gate electrode structure may be further included, and the gate electrode structure may include the gate electrode structure. It includes a lower conductive layer sequentially formed on an insulating layer and an etch stop layer, and the upper gate electrode is formed on the etch stop.
본 발명의 몇몇 실시예에서, 상기 게이트 전극 구조체는 상기 식각 방지막 및 상기 상부 게이트 전극 사이의 일함수 조절막을 포함하고, 상기 게이트 전극 구조체의 제2 부분은 상기 일함수 조절막을 비포함한다.In some embodiments of the present invention, the gate electrode structure includes a work function control layer between the etch stop layer and the upper gate electrode, and a second portion of the gate electrode structure does not include the work function control layer.
본 발명의 몇몇 실시예에서, 상기 게이트 전극 구조체의 제2 부분에서, 상기 상부 게이트 전극과 상기 식각 방지막은 접촉한다.In some embodiments of the present invention, in the second portion of the gate electrode structure, the upper gate electrode and the etch stop layer contact each other.
본 발명의 몇몇 실시예에서, 상기 게이트 전극 구조체의 제3 부분에서 상기 일함수 조절막의 두께는 상기 게이트 전극 구조체의 제1 부분에서 상기 일함수 조절막의 두께보다 크다.In some embodiments of the present invention, the thickness of the work function control film in the third portion of the gate electrode structure is greater than the thickness of the work function control film in the first portion of the gate electrode structure.
본 발명의 몇몇 실시예에서, 상기 게이트 전극 구조체는 상기 식각 방지막 및 상기 상부 게이트 전극 사이의 일함수 조절막을 포함하고, 상기 게이트 전극 구조체의 제3 부분에서 상기 일함수 조절막의 두께는 상기 게이트 전극 구조체의 제1 부분에서 상기 일함수 조절막의 두께보다 크고, 상기 게이트 전극 구조체의 제3 부분에서 상기 일함수 조절막의 두께는 상기 게이트 전극 구조체의 제2 부분에서 상기 일함수 조절막의 두께보다 크다.In some embodiments of the present invention, the gate electrode structure includes a work function control layer between the etch stop layer and the upper gate electrode, and the thickness of the work function control layer in the third portion of the gate electrode structure is the gate electrode structure. greater than the thickness of the work function regulating film in the first part of the gate electrode structure, and the thickness of the work function regulating film in the third part of the gate electrode structure is greater than the thickness of the work function regulating film in the second part of the gate electrode structure.
본 발명의 몇몇 실시예에서, 상기 게이트 전극 구조체의 제1 부분에서 상기 일함수 조절막의 두께는 상기 게이트 전극 구조체의 제2 부분에서 상기 일함수 조절막의 두께와 다르다.In some embodiments of the present invention, the thickness of the work function control film in the first portion of the gate electrode structure is different from the thickness of the work function control film in the second portion of the gate electrode structure.
본 발명의 몇몇 실시예에서, 상기 하부 도전막 및 상기 일함수 조절막은 각각 TiN를 포함하고, 상기 식각 방지막은 TaN를 포함한다.In some embodiments of the present invention, the lower conductive layer and the work function control layer each include TiN, and the etch stop layer includes TaN.
본 발명의 몇몇 실시예에서, 상기 게이트 전극 구조체의 제3 부분에서 상기 식각 방지막의 두께는 상기 게이트 전극 구조체의 제1 부분에서 상기 식각 방지막의 두께보다 작고, 상기 게이트 전극 구조체의 제3 부분에서 상기 식각 방지막의 두께는 상기 게이트 전극 구조체의 제2 부분에서 상기 식각 방지막의 두께보다 작다.In some embodiments of the present invention, the thickness of the etch stop layer in the third portion of the gate electrode structure is smaller than the thickness of the etch stop layer in the first portion of the gate electrode structure, and the thickness of the etch stop layer in the third portion of the gate electrode structure A thickness of the etch stop layer is smaller than a thickness of the etch stop layer in the second portion of the gate electrode structure.
본 발명의 몇몇 실시예에서, 상기 게이트 전극 구조체의 제3 부분에서 상기 하부 도전막의 두께는 상기 게이트 전극 구조체의 제1 부분에서 상기 하부 도전막의 두께보다 작고, 상기 게이트 전극 구조체의 제3 부분에서 상기 하부 도전막의 두께는 상기 게이트 전극 구조체의 제2 부분에서 상기 하부 도전막의 두께보다 작다.In some embodiments of the present invention, the thickness of the lower conductive layer in the third portion of the gate electrode structure is smaller than the thickness of the lower conductive layer in the first portion of the gate electrode structure, and the thickness of the lower conductive layer in the third portion of the gate electrode structure A thickness of the lower conductive layer is smaller than a thickness of the lower conductive layer in the second portion of the gate electrode structure.
본 발명의 몇몇 실시예에서, 상기 게이트 전극 구조체의 제3 부분은 상기 식각 방지막을 비포함한다.In some embodiments of the present invention, the third portion of the gate electrode structure does not include the etch stop layer.
본 발명의 몇몇 실시예에서, 상기 게이트 전극 구조체의 제3 부분은 상기 하부 도전막을 비포함한다.In some embodiments of the present invention, the third portion of the gate electrode structure does not include the lower conductive layer.
본 발명의 몇몇 실시예에서, 상기 기판과 상기 게이트 전극 구조체 사이에, 상기 제1 활성 영역, 상기 제2 활성 영역 및 상기 필드 절연막을 가로지르는 게이트 절연막을 더 포함하고, 상기 게이트 전극 구조체는 상기 게이트 절연막 상에 상기 게이트 절연막과 접촉하는 일함수 조절막을 포함하고, 상기 상부 게이트 전극은 상기 일함수 조절막 상에 형성된다.In some embodiments of the present invention, a gate insulating layer crossing the first active region, the second active region, and the field insulating layer between the substrate and the gate electrode structure may be further included, and the gate electrode structure may include the gate electrode structure. A work function regulating layer contacting the gate insulating layer is formed on an insulating layer, and the upper gate electrode is formed on the work function regulating layer.
본 발명의 몇몇 실시예에서, 상기 게이트 전극 구조체의 제3 부분에서 상기 일함수 조절막의 두께는 상기 게이트 전극 구조체의 제1 부분에서 상기 일함수 조절막의 두께보다 크고, 상기 게이트 전극 구조체의 제3 부분에서 상기 일함수 조절막의 두께는 상기 게이트 전극 구조체의 제2 부분에서 상기 일함수 조절막의 두께보다 크다.In some embodiments of the present invention, the thickness of the work function control film in the third portion of the gate electrode structure is greater than the thickness of the work function control film in the first portion of the gate electrode structure, and the third portion of the gate electrode structure The thickness of the work function control film in is greater than the thickness of the work function control film in the second portion of the gate electrode structure.
본 발명의 몇몇 실시예에서, 상기 게이트 전극 구조체의 제1 부분에서 상기 일함수 조절막의 두께는 상기 게이트 전극 구조체의 제2 부분에서 상기 일함수 조절막의 두께와 다르다.In some embodiments of the present invention, the thickness of the work function control film in the first portion of the gate electrode structure is different from the thickness of the work function control film in the second portion of the gate electrode structure.
본 발명의 몇몇 실시예에서, 상기 기판 상에, 상기 제1 활성 영역, 상기 필드 절연막 및 상기 제2 활성 영역을 가로지르는 트렌치를 포함하는 층간 절연막을 더 포함하고, 상기 삽입막은 상기 트렌치의 측벽 및 바닥면을 따라 연장된다.In some embodiments of the present invention, an interlayer insulating film including a trench crossing the first active region, the field insulating film, and the second active region may be further included on the substrate, and the insertion film may include sidewalls and sidewalls of the trench. extends along the bottom surface.
본 발명의 몇몇 실시예에서, 상기 게이트 전극 구조체의 상면은 상기 층간 절연막의 상면과 동일 평면에 놓인다.In some embodiments of the present invention, the upper surface of the gate electrode structure is placed on the same plane as the upper surface of the interlayer insulating film.
본 발명의 몇몇 실시예에서, 상기 게이트 전극 구조체는 상기 트렌치의 일부를 채우고, 상기 게이트 전극 구조체 상에 상기 트렌치를 채우는 캡핑 패턴을 더 포함하고, 상기 캡핑 패턴의 상면은 상기 층간 절연막의 상면과 동일 평면에 놓인다.In some embodiments of the present invention, the gate electrode structure fills a portion of the trench, and further includes a capping pattern filling the trench on the gate electrode structure, and a top surface of the capping pattern is the same as a top surface of the interlayer insulating layer. lay on a flat surface
본 발명의 몇몇 실시예에서, 상기 제1 활성 영역 및 상기 제2 활성 영역은 각각 제1 핀형 패턴 및 제2 핀형 패턴이다.In some embodiments of the present invention, the first active region and the second active region are a first fin-shaped pattern and a second fin-shaped pattern, respectively.
본 발명의 몇몇 실시예에서, 상기 제1 활성 영역과 상기 게이트 전극 구조체의 제3 부분 사이의 거리는 상기 제2 활성 영역과 상기 게이트 전극 구조체의 제3 부분 사이의 거리와 다르다.In some embodiments of the present invention, a distance between the first active region and the third portion of the gate electrode structure is different from a distance between the second active region and the third portion of the gate electrode structure.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 제1 활성 영역과, 제2 활성 영역과, 상기 제1 활성 영역 및 상기 제2 활성 영역 사이에 제1 활성 영역 및 제2 활성 영역과 직접 접촉된 필드 절연막을 포함하는 기판; 상기 기판 상에, 상기 제1 활성 영역, 상기 필드 절연막 및 상기 제2 활성 영역을 가로지르는 트렌치를 포함하는 층간 절연막; 상기 트렌치의 측벽 및 바닥면을 따라 연장되는 게이트 절연막; 및 상기 게이트 절연막 상에, 상기 제1 활성 영역, 상기 제2 활성 영역 및 상기 필드 절연막을 가로지르는 게이트 전극 구조체를 포함하고, 상기 게이트 구조체는 상기 제1 활성 영역과 상기 필드 절연막에 걸쳐 형성되는 제1 부분과, 상기 제2 활성 영역과 상기 필드 절연막에 걸쳐 형성되는 제2 부분과, 상기 필드 절연막 상에서 상기 제1 부분 및 상기 제2 부분과 직접 접촉하는 제3 부분을 포함하고, 상기 게이트 전극 구조체는 상기 제1 활성 영역 및 상기 필드 절연막에 걸쳐 형성되는 일함수 조절막과, 상기 일함수 조절막 상의 상부 게이트 전극을 포함하고, 상기 상부 게이트 전극은 상기 일함수 조절막 상에 상기 제1 활성 영역, 상기 필드 절연막 및 상기 제2 활성 영역을 가로지르는 삽입막과, 상기 삽입막 상의 필링막을 포함하고, 상기 게이트 전극 구조체의 제3 부분에서 상기 일함수 조절막의 두께는 상기 게이트 전극 구조체의 제1 부분에서 상기 일함수 조절막의 두께보다 크고, 상기 게이트 전극 구조체의 제3 부분에서 상기 상부 게이트 전극의 두께는 상기 게이트 전극 구조체의 제2 부분에서 상기 상부 게이트 전극의 두께보다 작다.Another aspect of the semiconductor device of the present invention for solving the above object is a first active region, a second active region, and a first active region and a second active region between the first active region and the second active region. a substrate including a field insulating film in direct contact; an interlayer insulating layer including a trench crossing the first active region, the field insulating layer, and the second active region on the substrate; a gate insulating layer extending along sidewalls and bottom surfaces of the trench; and a gate electrode structure on the gate insulating film, crossing the first active region, the second active region, and the field insulating film, wherein the gate structure is formed over the first active region and the field insulating film. a first part, a second part formed over the second active region and the field insulating film, and a third part directly contacting the first part and the second part on the field insulating film; includes a work function regulating film formed over the first active region and the field insulating film, and an upper gate electrode on the work function regulating film, wherein the upper gate electrode is on the work function regulating film; , an insertion film crossing the field insulating film and the second active region, and a filling film on the insertion film, and the thickness of the work function control film in the third part of the gate electrode structure is the first part of the gate electrode structure. is greater than the thickness of the work function control film, and the thickness of the upper gate electrode in the third portion of the gate electrode structure is smaller than the thickness of the upper gate electrode in the second portion of the gate electrode structure.
본 발명의 몇몇 실시예에서, 상기 일함수 조절막은 상기 제1 활성 영역, 상기 필드 절연막 및 상기 제2 활성 영역을 가로질러 형성되고, 상기 게이트 전극 구조체의 제3 부분에서 상기 일함수 조절막의 두께는 상기 게이트 전극 구조체의 제2 부분에서 상기 일함수 조절막의 두께보다 크다.In some embodiments of the present invention, the work function control film is formed across the first active region, the field insulating film, and the second active region, and the thickness of the work function control film in the third portion of the gate electrode structure is A thickness of the second portion of the gate electrode structure is greater than that of the work function control layer.
본 발명의 몇몇 실시예에서, 상기 게이트 전극 구조체의 제2 부분에서 상기 일함수 조절막의 두께는 상기 게이트 전극 구조체의 제1 부분에서 상기 일함수 조절막의 두께와 다르다.In some embodiments of the present invention, the thickness of the work function control film in the second portion of the gate electrode structure is different from the thickness of the work function control film in the first portion of the gate electrode structure.
본 발명의 몇몇 실시예에서, 상기 일함수 조절막은 상기 게이트 절연막과 접촉한다.In some embodiments of the present invention, the work function control layer contacts the gate insulating layer.
본 발명의 몇몇 실시예에서, 상기 게이트 전극 구조체는 상기 게이트 절연막 상에 순차적으로 형성된 하부 도전막과, 식각 방지막을 포함하고, 상기 일함수 조절막은 상기 식각 방지막 상에 형성된다.In some embodiments of the present invention, the gate electrode structure includes a lower conductive layer sequentially formed on the gate insulating layer and an etch stop layer, and the work function control layer is formed on the etch stop layer.
본 발명의 몇몇 실시예에서, 상기 게이트 전극 구조체의 제2 부분은 상기 일함수 조절막을 비포함한다.In some embodiments of the present invention, the second portion of the gate electrode structure does not include the work function control film.
본 발명의 몇몇 실시예에서, 상기 게이트 전극 구조체는 상기 게이트 절연막 상에 순차적으로 형성된 하부 도전막과, 식각 방지막을 포함하고, 상기 게이트 전극 구조체의 제2 부분에서, 상기 상부 게이트 전극은 상기 식각 방지막과 접촉한다.In some embodiments of the present invention, the gate electrode structure includes a lower conductive layer sequentially formed on the gate insulating layer and an etch stop layer, and in the second part of the gate electrode structure, the upper gate electrode is the etch stop layer. come into contact with
본 발명의 몇몇 실시예에서, 상기 게이트 전극 구조체의 제3 부분에서 상기 상부 게이트 전극의 두께는 상기 게이트 전극 구조체의 제1 부분에서 상기 상부 게이트 전극의 두께보다 작다.In some embodiments of the present invention, a thickness of the upper gate electrode in the third portion of the gate electrode structure is smaller than a thickness of the upper gate electrode in the first portion of the gate electrode structure.
본 발명의 몇몇 실시예에서, 상기 게이트 전극 구조체의 제1 부분에서 상기 상부 게이트 전극의 두께는 상기 게이트 전극 구조체의 제2 부분에서 상기 상부 게이트 전극의 두께와 다르다.In some embodiments of the present invention, the thickness of the upper gate electrode in the first portion of the gate electrode structure is different from the thickness of the upper gate electrode in the second portion of the gate electrode structure.
본 발명의 몇몇 실시예에서, 상기 제1 활성 영역과 상기 게이트 전극 구조체의 제3 부분 사이의 거리는 상기 제2 활성 영역과 상기 게이트 전극 구조체의 제3 부분 사이의 거리와 다르다.In some embodiments of the present invention, a distance between the first active region and the third portion of the gate electrode structure is different from a distance between the second active region and the third portion of the gate electrode structure.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 서로 인접하는 제1 핀형 패턴 및 제2 핀형 패턴; 상기 제1 핀형 패턴과 상기 제2 핀형 패턴 사이에, 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴의 일부를 덮는 필드 절연막; 및 상기 제1 핀형 패턴, 상기 필드 절연막 및 상기 제2 핀형 패턴과 교차하는 게이트 전극 구조체를 포함하고, 상기 게이트 전극 구조체는 상기 제1 핀형 패턴 및 상기 필드 절연막 상의 제1 부분과, 상기 제2 핀형 패턴 및 상기 필드 절연막 상의 제2 부분과, 상기 필드 절연막 상에서 상기 제1 부분 및 상기 제2 부분과 직접 접촉하는 제3 부분을 포함하고, 상기 게이트 전극 구조체는 상기 제1 핀형 패턴, 상기 필드 절연막 및 상기 제2 핀형 패턴을 가로지르는 삽입막과, 상기 삽입막 상의 필링막을 포함하는 상부 게이트 전극을 포함하고, 상기 게이트 전극 구조체의 제3 부분에서 상기 상부 게이트 전극의 두께는 상기 게이트 전극 구조체의 제1 부분에서 상기 상부 게이트 전극의 두께와 다르고, 상기 게이트 전극 구조체의 제3 부분에서 상기 상부 게이트 전극의 두께는 상기 게이트 전극 구조체의 제2 부분에서 상기 상부 게이트 전극의 두께와 다르다.Another aspect of the semiconductor device of the present invention for solving the above problems is a first fin-shaped pattern and a second fin-shaped pattern adjacent to each other; a field insulating layer between the first fin-shaped pattern and the second fin-shaped pattern and covering portions of the first fin-shaped pattern and the second fin-shaped pattern; and a gate electrode structure crossing the first fin-shaped pattern, the field insulating layer, and the second fin-shaped pattern, wherein the gate electrode structure comprises a first portion on the first fin-shaped pattern and the field insulating layer, and the second fin-shaped pattern. a pattern and a second part on the field insulating film, and a third part directly contacting the first part and the second part on the field insulating film, wherein the gate electrode structure includes the first fin-shaped pattern, the field insulating film and and an upper gate electrode including an insertion layer crossing the second fin-shaped pattern and a filling layer on the insertion layer, wherein a thickness of the upper gate electrode in a third portion of the gate electrode structure is equal to the thickness of the first portion of the gate electrode structure. is different from the thickness of the upper gate electrode in the second portion of the gate electrode structure, and the thickness of the upper gate electrode in the third portion of the gate electrode structure is different from the thickness of the upper gate electrode in the second portion of the gate electrode structure.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴과 상기 게이트 전극 구조체의 제3 부분 사이의 거리는 상기 제2 핀형 패턴과 상기 게이트 전극 구조체의 제3 부분 사이의 거리와 다르다.In some embodiments of the present invention, a distance between the first fin-shaped pattern and the third portion of the gate electrode structure is different from a distance between the second fin-shaped pattern and the third portion of the gate electrode structure.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 활성 영역과, 제2 활성 영역과, 상기 제1 활성 영역 및 상기 제2 활성 영역 사이에 제1 활성 영역 및 제2 활성 영역과 직접 접촉된 제1 필드 절연막과, 제3 활성 영역과, 제4 활성 영역과, 상기 제3 활성 영역 및 상기 제4 활성 영역 사이에 제3 활성 영역 및 제4 활성 영역과 직접 접촉된 제2 필드 절연막을 포함하는 기판; 상기 기판 상에, 상기 제1 활성 영역, 상기 제2 활성 영역 및 상기 제1 필드 절연막을 가로지르는 제1 게이트 전극 구조체; 및 상기 기판 상에, 상기 제3 활성 영역, 상기 제4 활성 영역 및 상기 제2 필드 절연막을 가로지르는 제2 게이트 전극 구조체를 포함하고, 상기 제1 게이트 구조체는 상기 제1 활성 영역과 상기 제1 필드 절연막에 걸쳐 형성되는 제1 부분과, 상기 제2 활성 영역과 상기 제1 필드 절연막에 걸쳐 형성되는 제2 부분과, 상기 제1 필드 절연막 상에서 상기 제1 부분 및 상기 제2 부분과 직접 접촉하는 제3 부분을 포함하고, 상기 제2 게이트 구조체는 상기 제3 활성 영역과 상기 제2 필드 절연막에 걸쳐 형성되는 제4 부분과, 상기 제4 활성 영역과 상기 제2 필드 절연막에 걸쳐 형성되는 제5 부분을 포함하고, 상기 제1 게이트 전극 구조체는 상기 제1 활성 영역, 상기 제1 필드 절연막 및 상기 제2 활성 영역을 가로지르는 제1 삽입막과, 상기 제1 삽입막 상의 제1 필링막을 포함하는 제1 상부 게이트 전극을 포함하고, 상기 제2 게이트 전극 구조체는 상기 제3 활성 영역, 상기 제2 필드 절연막 및 상기 제4 활성 영역을 가로지르는 제2 삽입막과, 상기 제2 삽입막 상의 제2 필링막을 포함하는 제2 상부 게이트 전극을 포함하고, 상기 제1 게이트 전극 구조체의 제3 부분에서 상기 제1 상부 게이트 전극의 두께는 상기 제1 게이트 전극 구조체의 제1 부분에서 상기 제1 상부 게이트 전극의 두께와 다르고, 상기 제1 게이트 전극 구조체의 제3 부분에서 상기 제1 상부 게이트 전극의 두께는 상기 제1 게이트 전극 구조체의 제2 부분에서 상기 제1 상부 게이트 전극의 두께와 다르고, 상기 제2 게이트 전극 구조체의 제5 부분에서 상기 제2 상부 게이트 전극의 두께는 상기 제2 게이트 전극 구조체의 제4 부분에서 상기 제2 상부 게이트 전극의 두께와 다르다.Another aspect of the semiconductor device of the present invention for solving the above problems is a first active region, a second active region, and a first active region and a second active region between the first active region and the second active region. A first field insulating film in direct contact with, a third active region, a fourth active region, and a second active region in direct contact with the third active region and the fourth active region between the third active region and the fourth active region. a substrate including a field insulating film; a first gate electrode structure crossing the first active region, the second active region, and the first field insulating layer on the substrate; and a second gate electrode structure on the substrate, crossing the third active region, the fourth active region, and the second field insulating layer, the first gate structure comprising the first active region and the first field insulating layer. A first part formed over the field insulating film, a second part formed over the second active region and the first field insulating film, and directly contacting the first part and the second part on the first field insulating film. and a third portion, wherein the second gate structure includes a fourth portion formed over the third active region and the second field insulating layer, and a fifth portion formed over the fourth active region and the second field insulating layer. and a portion, wherein the first gate electrode structure includes a first insertion film crossing the first active region, the first field insulating film, and the second active region, and a first filling film on the first insertion film. It includes a first upper gate electrode, and the second gate electrode structure includes a second insertion layer crossing the third active region, the second field insulating layer, and the fourth active region, and a second insertion layer on the second insertion layer. a second upper gate electrode including a filling film, wherein a thickness of the first upper gate electrode in a third portion of the first gate electrode structure is different from the thickness of, the thickness of the first upper gate electrode in the third portion of the first gate electrode structure is different from the thickness of the first upper gate electrode in the second portion of the first gate electrode structure, and the second portion A thickness of the second upper gate electrode in the fifth portion of the gate electrode structure is different from a thickness of the second upper gate electrode in the fourth portion of the second gate electrode structure.
본 발명의 몇몇 실시예에서, 상기 제2 게이트 전극 구조체는 상기 제2 필드 절연연막 상에서 상기 제2 게이트 전극 구조체의 제4 부분 및 상기 제2 게이트 전극 구조체의 제5 부분과 직접 접촉하는 제6 부분을 포함하고, 상기 제2 게이트 전극 구조체의 제6 부분에서 상기 제2 상부 게이트 전극의 두께는 상기 제2 게이트 전극 구조체의 제4 부분에서 상기 제2 상부 게이트 전극의 두께와 다르고, 상기 제2 게이트 전극 구조체의 제6 부분에서 상기 제2 상부 게이트 전극의 두께는 상기 제2 게이트 전극 구조체의 제5 부분에서 상기 제2 상부 게이트 전극의 두께와 다르다.In some embodiments of the present invention, the second gate electrode structure is a sixth portion directly contacting the fourth portion of the second gate electrode structure and the fifth portion of the second gate electrode structure on the second field insulating film. wherein a thickness of the second upper gate electrode in the sixth portion of the second gate electrode structure is different from a thickness of the second upper gate electrode in the fourth portion of the second gate electrode structure; A thickness of the second upper gate electrode in the sixth portion of the electrode structure is different from a thickness of the second upper gate electrode in the fifth portion of the second gate electrode structure.
본 발명의 몇몇 실시예에서, 상기 제2 게이트 전극 구조체의 제6 부분에서 상기 제2 상부 게이트 전극의 두께는 상기 제2 게이트 전극 구조체의 제4 부분에서 상기 제2 상부 게이트 전극의 두께보다 작고, 상기 제2 게이트 전극 구조체의 제6 부분에서 상기 제2 상부 게이트 전극의 두께는 상기 제2 게이트 전극 구조체의 제5 부분에서 상기 제2 상부 게이트 전극의 두께보다 작다.In some embodiments of the present invention, the thickness of the second upper gate electrode in the sixth portion of the second gate electrode structure is smaller than the thickness of the second upper gate electrode in the fourth portion of the second gate electrode structure, A thickness of the second upper gate electrode in the sixth portion of the second gate electrode structure is smaller than a thickness of the second upper gate electrode in the fifth portion of the second gate electrode structure.
본 발명의 몇몇 실시예에서, 상기 제2 게이트 전극 구조체의 제6 부분에서 상기 제2 상부 게이트 전극의 두께는 상기 제2 게이트 전극 구조체의 제4 부분에서 상기 제2 상부 게이트 전극의 두께보다 크고, 상기 제2 게이트 전극 구조체의 제6 부분에서 상기 제2 상부 게이트 전극의 두께는 상기 제2 게이트 전극 구조체의 제5 부분에서 상기 제2 상부 게이트 전극의 두께보다 크다.In some embodiments of the present invention, the thickness of the second upper gate electrode in the sixth portion of the second gate electrode structure is greater than the thickness of the second upper gate electrode in the fourth portion of the second gate electrode structure, A thickness of the second upper gate electrode in the sixth portion of the second gate electrode structure is greater than a thickness of the second upper gate electrode in the fifth portion of the second gate electrode structure.
본 발명의 몇몇 실시예에서, 상기 제2 게이트 전극 구조체의 제6 부분의 폭은 상기 제1 게이트 전극 구조체의 제3 부분의 폭과 다르다.In some embodiments of the present invention, a width of the sixth portion of the second gate electrode structure is different from a width of the third portion of the first gate electrode structure.
본 발명의 몇몇 실시예에서, 상기 제2 게이트 전극 구조체의 제4 부분은 상기 제2 게이트 전극 구조체의 제5 부분과 직접 접촉한다.In some embodiments of the present invention, the fourth portion of the second gate electrode structure directly contacts the fifth portion of the second gate electrode structure.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 전극 구조체의 제3 부분에서 상기 제1 상부 게이트 전극의 두께는 상기 제1 게이트 전극 구조체의 제1 부분에서 상기 제1 상부 게이트 전극의 두께보다 작고, 상기 제1 게이트 전극 구조체의 제3 부분에서 상기 제1 상부 게이트 전극의 두께는 상기 제1 게이트 전극 구조체의 제2 부분에서 상기 제1 상부 게이트 전극의 두께보다 작다.In some embodiments of the present invention, the thickness of the first upper gate electrode in the third portion of the first gate electrode structure is smaller than the thickness of the first upper gate electrode in the first portion of the first gate electrode structure, A thickness of the first upper gate electrode in the third portion of the first gate electrode structure is smaller than a thickness of the first upper gate electrode in the second portion of the first gate electrode structure.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 전극 구조체의 제3 부분에서 상기 제1 상부 게이트 전극의 두께는 상기 제1 게이트 전극 구조체의 제1 부분에서 상기 제1 상부 게이트 전극의 두께보다 크고, 상기 제1 게이트 전극 구조체의 제3 부분에서 상기 제1 상부 게이트 전극의 두께는 상기 제1 게이트 전극 구조체의 제2 부분에서 상기 제1 상부 게이트 전극의 두께보다 크다.In some embodiments of the present invention, the thickness of the first upper gate electrode in the third portion of the first gate electrode structure is greater than the thickness of the first upper gate electrode in the first portion of the first gate electrode structure, A thickness of the first upper gate electrode in the third portion of the first gate electrode structure is greater than a thickness of the first upper gate electrode in the second portion of the first gate electrode structure.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. Other specific details of the invention are included in the detailed description and drawings.
도 1은 본 발명의 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 2a 및 도 2b는 도 1의 A - A를 따라 절단한 단면도이다.
도 3a 및 도 3b는 도 1의 B - B 및 C - C를 따라서 절단한 단면도이다.
도 4는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 5 및 도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8a 및 도 8b는 도 7의 P부분을 확대한 도면들이다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10a 및 도 10b는 도 9의 P부분을 확대한 도면들이다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 14는 본 발명의 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 15는 도 14의 A - A를 따라 절단한 단면도이다.
도 16은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 17a 및 도 17b는 본 발명의 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 19는 도 18의 A - A 및 D - D를 따라 절단한 단면도이다.
도 20은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 21은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 22는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 23는 도 22의 A - A 및 D - D를 따라 절단한 단면도이다.
도 24 및 도 25는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 회로도 및 레이아웃도이다.
도 26 내지 도 33은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 34 및 도 35는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 36은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.1 is a plan view illustrating a semiconductor device according to some exemplary embodiments of the inventive concept.
2A and 2B are cross-sectional views taken along line A-A of FIG. 1 .
3A and 3B are cross-sectional views taken along lines B-B and C-C of FIG. 1 .
4 is a diagram for describing a semiconductor device according to some embodiments of the inventive concept.
5 and 6 are diagrams for describing a semiconductor device according to some exemplary embodiments of the inventive concept.
7 is a diagram for describing a semiconductor device according to some embodiments of the inventive concept.
8A and 8B are enlarged views of part P of FIG. 7 .
9 is a diagram for describing a semiconductor device according to some embodiments of the inventive concept.
10A and 10B are enlarged views of part P of FIG. 9 .
11 is a diagram for describing a semiconductor device according to some embodiments of the inventive concept.
12 is a diagram for describing a semiconductor device according to some embodiments of the inventive concept.
13 is a diagram for describing a semiconductor device according to some embodiments of the inventive concept.
14 is a plan view illustrating a semiconductor device according to some exemplary embodiments of the inventive concept.
15 is a cross-sectional view taken along line A-A of FIG. 14;
16 is a diagram for describing a semiconductor device according to some embodiments of the inventive concept.
17A and 17B are plan views illustrating a semiconductor device according to some exemplary embodiments of the inventive concept.
18 is a plan view illustrating a semiconductor device according to some embodiments of the inventive concept.
19 is a cross-sectional view taken along lines A-A and D-D of FIG. 18;
20 is a diagram for describing a semiconductor device according to some embodiments of the inventive concept.
21 is a diagram for describing a semiconductor device according to some embodiments of the inventive concept.
22 is a plan view for describing a semiconductor device according to some embodiments of the inventive concept.
23 is a cross-sectional view taken along lines A-A and D-D of FIG. 22;
24 and 25 are circuit diagrams and layout diagrams for describing semiconductor devices according to some embodiments of the inventive concept.
26 to 33 are intermediate diagrams for explaining a method of manufacturing a semiconductor device according to some embodiments of the present invention.
34 and 35 are intermediate diagrams for explaining a method of manufacturing a semiconductor device according to some embodiments of the present invention.
36 is a block diagram of an SoC system including a semiconductor device according to example embodiments.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. Advantages and features of the present invention, and methods of achieving them, will become clear with reference to the detailed description of the following embodiments taken in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various different forms, only these embodiments make the disclosure of the present invention complete, and common knowledge in the art to which the present invention belongs. It is provided to fully inform the holder of the scope of the invention, and the present invention is only defined by the scope of the claims. The relative sizes of layers and regions in the drawings may be exaggerated for clarity of explanation. Like reference numbers designate like elements throughout the specification.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. An element is said to be "connected to" or "coupled to" another element when it is directly connected or coupled to another element or intervening with another element. include all cases. On the other hand, when one element is referred to as “directly connected to” or “directly coupled to” another element, it indicates that another element is not intervened. Like reference numbers designate like elements throughout the specification. “And/or” includes each and every combination of one or more of the recited items.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. When an element or layer is referred to as being "on" or "on" another element or layer, it is not only directly on the other element or layer, but also when another layer or other element is intervening therebetween. all inclusive On the other hand, when an element is referred to as “directly on” or “directly on”, it indicates that another element or layer is not intervened.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다. Although first, second, etc. are used to describe various elements, components and/or sections, it is needless to say that these elements, components and/or sections are not limited by these terms. These terms are only used to distinguish one element, component or section from another element, component or section. Accordingly, it goes without saying that the first element, first element, or first section referred to below may also be a second element, second element, or second section within the spirit of the present invention.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. Terminology used herein is for describing the embodiments and is not intended to limit the present invention. In this specification, singular forms also include plural forms unless specifically stated otherwise in a phrase. As used herein, "comprises" and/or "comprising" means that a stated component, step, operation, and/or element is present in the presence of one or more other components, steps, operations, and/or elements. or do not rule out additions.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다. Unless otherwise defined, all terms (including technical and scientific terms) used in this specification may be used in a meaning commonly understood by those of ordinary skill in the art to which the present invention belongs. In addition, terms defined in commonly used dictionaries are not interpreted ideally or excessively unless explicitly specifically defined.
본 발명의 몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)을 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 나노 와이어를 포함하는 트랜지스터, 나노 시트(sheet)를 포함하는 트랜지스터, 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 또한, 본 발명의 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.In the drawings of the semiconductor device according to some embodiments of the present invention, a fin-type transistor (FinFET) including a channel region having a fin-type pattern is illustratively illustrated, but the present invention is not limited thereto. Of course, a semiconductor device according to some embodiments of the present invention may include a tunneling transistor (tunneling FET), a transistor including nanowires, a transistor including nanosheets, or a 3D transistor. . In addition, a semiconductor device according to some embodiments of the present invention may include a bipolar junction transistor, a lateral double diffusion transistor (LDMOS), and the like.
이하에서, 도 1 내지 도 3a을 이용하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해 설명한다. Hereinafter, a semiconductor device according to some embodiments of the present invention will be described using FIGS. 1 to 3A .
도 1은 본 발명의 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 2a 및 도 2b는 도 1의 A - A를 따라 절단한 단면도이다. 도 3a 및 도 3b는 도 1의 B - B 및 C - C를 따라서 절단한 단면도이다. 1 is a plan view illustrating a semiconductor device according to some exemplary embodiments of the inventive concept. 2A and 2B are cross-sectional views taken along line A-A of FIG. 1 . 3A and 3B are cross-sectional views taken along lines B-B and C-C of FIG. 1 .
참고적으로, 설명의 편의를 위해, 도 1은 제1 활성 영역(10) 및 제2 활성 영역(20)과, 제1 게이트 전극 구조체(120)만을 개략적으로 도시하였다. For reference, for convenience of explanation, FIG. 1 schematically illustrates only the first
도 1 내지 도 3b를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 활성 영역(10), 제2 활성 영역(20) 및 제1 필드 절연막(105)을 포함하는 기판(100)과, 제1 활성 영역(10), 제2 활성 영역(20) 및 제1 필드 절연막(105)을 가로지르는 제1 게이트 전극 구조체(120)를 포함한다.1 to 3B , a semiconductor device according to some embodiments of the present invention includes a
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.The
이 후의 설명에서, 설명의 편의성을 위해, 기판(100)은 실리콘을 포함하는 기판인 것으로 설명한다.In the following description, for convenience of description, the
제1 활성 영역(10)과 제2 활성 영역(20)은 제1 필드 절연막(105)에 의해 정의될 수 있다. 제1 활성 영역(10) 및 제2 활성 영역(20)은 공간적으로 이격되어 있지만, 서로 간에 인접하고 있다. The first
제1 활성 영역(10) 및 제2 활성 영역(20)은 제1 방향(X1)으로 길게 연장되는 장방형의 모양일 수 있으나, 이에 제한되는 것은 아니다. 제1 활성 영역(10) 및 제2 활성 영역(20)은 서로 장변 방향으로 인접하여, 나란하게 배열될 수 있다.The first
제1 활성 영역(10) 및 제2 활성 영역(20)은 서로 동일한 도전형의 트랜지스터가 형성될 수도 있고, 서로 다른 도전형의 트랜지스터가 형성될 수도 있다. In the first
본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 활성 영역(10)은 PMOS가 형성되는 영역이고, 제2 활성 영역(20)은 NMOS가 형성되는 영역일 수 있다. In the semiconductor device according to some embodiments of the present invention, the first
제1 활성 영역(10)은 p형 트랜지스터의 채널 영역을 포함하고, 제2 활성 영역(20)은 n형 트랜지스터의 채널 영역을 포함할 수 있다.The first
예를 들어, 제1 활성 영역(10)은 SRAM의 풀업(pull up) 트랜지스터가 형성되는 영역이고, 제2 활성 영역(20)은 SRAM의 풀다운(pull down) 트랜지스터 또는 패스(pass) 트랜지스터가 형성되는 영역일 수 있으나, 이에 제한되는 것은 아니다. For example, the first
즉, 하나의 게이트 전극 구조체에 의해 게이트 전압이 인가되고, 서로 인접하는 PMOS 및 NMOS가 형성되는 영역은 제1 활성 영역(10) 및 제2 활성 영역(20)이 될 수 있음은 물론이다.That is, of course, regions where a gate voltage is applied by one gate electrode structure and adjacent PMOS and NMOS are formed may be the first
제1 필드 절연막(105)은 제1 활성 영역(10) 및 제2 활성 영역(20)을 둘러싸며 형성될 수 있다. 하지만, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 필드 절연막(105)은 제1 활성 영역(10) 및 제2 활성 영역(20) 사이에 위치하는 부분을 의미하는 것으로 설명한다. The first
제1 필드 절연막(105)은 제1 활성 영역(10) 및 제2 활성 영역(20) 사이에 배치되고, 제1 활성 영역(10) 및 제2 활성 영역(20)에 직접 접촉될 수 있다. The first
즉, 제1 필드 절연막(105)이 제1 활성 영역(10) 및 제2 활성 영역(20)과 직접 접촉하는 것은 제1 활성 영역(10) 및 제2 활성 영역(20) 사이에는 다른 활성 영역이 개재되지 않는다는 것을 의미한다. That is, when the first
제1 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 및 이들의 조합 중 적어도 하나를 포함할 수 있다.The first
또한, 제1 필드 절연막(105)은 제1 활성 영역(10) 및 제1 필드 절연막(105)과, 제2 활성 영역(20) 및 제1 필드 절연막(105) 사이에 형성되는 적어도 하나 이상의 필드 라이너막을 더 포함할 수도 있다.In addition, the first
제1 필드 절연막(105)이 필드 라이너막을 더 포함할 경우, 필드 라이너막은 폴리 실리콘, 비정질 실리콘, 실리콘 산질화물, 실리콘 질화물, 실리콘 산화물 중 적어도 하나를 포함할 수 있다.When the first
제1 게이트 전극 구조체(120)는 기판(100) 상에 형성될 수 있다. 제1 게이트 전극 구조체(120)는 제1 활성 영역(10), 제2 활성 영역(20) 및 제1 필드 절연막(105)을 가로지를 수 있다. 제1 게이트 전극 구조체(120)는 제2 방향(Y1)으로 길게 연장될 수 있다.The first
제1 게이트 전극 구조체(120)는 제1 부분(120a), 제2 부분(120b)와, 제1 부분(120a) 및 제2 부분(120b) 사이의 제3 부분(120c)을 포함할 수 있다. 제1 게이트 전극 구조체의 제3 부분(120c)은 제1 게이트 전극 구조체의 제1 부분(120a) 및 제1 게이트 전극 구조체의 제2 부분(120b)과 직접 접촉한다. The first
제1 게이트 전극 구조체의 제1 부분(120a)은 p형 금속성 게이트 전극일 수 있다. 제1 게이트 전극 구조체의 제1 부분(120a)은 제1 활성 영역(10) 및 제1 필드 절연막(105) 상에 형성될 수 있다. 제1 게이트 전극 구조체의 제1 부분(120a)은 제1 활성 영역(10) 및 제1 필드 절연막(105)에 걸쳐서 형성될 수 있다. The
제1 게이트 전극 구조체의 제2 부분(120b)은 n형 금속성 게이트 전극일 수 있다. 제1 게이트 전극 구조체의 제2 부분(120b)은 제2 활성 영역(20) 및 제1 필드 절연막(105) 상에 형성될 수 있다. 제1 게이트 전극 구조체의 제2 부분(120b)은 제2 활성 영역(20) 및 제1 필드 절연막(105)에 걸쳐서 형성될 수 있다.The
제1 게이트 전극 구조체의 제3 부분(120c)은 p형 금속성 게이트 전극 및 n형 금속성 게이트 전극을 연결하는 연결 게이트 전극일 수 있다. 또는, 제1 게이트 전극 구조체의 제3 부분(120c)은 p형 금속성 게이트 전극 또는 n형 금속성 게이트 전극의 일부일 수도 있다. The
제1 활성 영역(10)과 제1 게이트 전극 구조체(120)이 교차하는 영역에는 제1 트랜지스터(10p)가 형성되고, 제2 활성 영역(20)과 제1 게이트 전극 구조체(120)가 교차하는 영역에는 제2 트랜지스터(10n)가 형성될 수 있다. A
제1 트랜지스터(10p)는 p형 트랜지스터이고, 제2 트랜지스터(10n)는 n형 트랜지스터일 수 있다. 즉, 서로 다른 도전형의 제1 트랜지스터(10p) 및 제2 트랜지스터(10n)는 제1 게이트 전극 구조체(120)를 공유할 수 있다.The
제1 게이트 전극 구조체의 제1 부분(120a)은 제1 필드 절연막(105) 상으로 연장되므로, 제1 활성 영역(10)뿐만 아니라, 제1 필드 절연막(105)의 일부와 오버랩된다.Since the
제1 게이트 전극 구조체의 제2 부분(120b)은 제1 필드 절연막(105) 상으로 연장되므로, 제2 활성 영역(20)뿐만 아니라, 제1 필드 절연막(105)의 일부와 오버랩된다.Since the
제1 게이트 전극 구조체의 제3 부분(120c)은 제1 활성 영역(10) 및 제2 활성 영역(20) 상으로 연장되지 않는다. 제1 게이트 전극 구조체의 제3 부분(120c)은 제1 활성 영역(10) 및 제2 활성 영역(20)과 중첩되지 않을 수 있다.The
제1 게이트 전극 구조체의 제3 부분(120c)은 제1 필드 절연막(105) 상에서 제1 게이트 전극 구조체의 제1 부분(120a) 및 제1 게이트 전극 구조체의 제2 부분(120b)과 접촉한다. The
제1 활성 영역(10)과 제1 게이트 전극 구조체의 제3 부분(120c) 사이의 거리는 제1 거리(L1)이고, 제2 활성 영역(20)과 제1 게이트 전극 구조체의 제3 부분(120c) 사이의 거리는 제2 거리(L2)일 수 있다.A distance between the first
도 1 및 도 2a에서, 제1 활성 영역(10)과 제1 게이트 전극 구조체의 제3 부분(120c) 사이의 거리(L1)는 제2 활성 영역(20)과 제1 게이트 전극 구조체의 제3 부분(120c) 사이의 거리(L2)와 실질적으로 동일할 수 있다. 1 and 2A, a distance L1 between the first
다르게 설명하면, 제1 게이트 전극 구조체의 제1 부분(120a)과 제1 필드 절연막(105)이 중첩되는 폭(L1)은 제1 게이트 전극 구조체의 제2 부분(120b)과 제1 필드 절연막(105)이 중첩되는 폭(L2)와 실질적으로 동일할 수 있다.In other words, the overlapping width L1 between the
제1 게이트 전극 구조체(120)의 구조에 대해서는 이하에서 상술한다. 또한, 제1 게이트 전극 구조체의 제3 부분(120c)을 정의하는 것에 대해서도 이하에서 상술한다. The structure of the first
층간 절연막(190)은 기판(100) 상에 형성될 수 있다. 층간 절연막(190)은 제1 트렌치(120t)를 포함할 수 있다.The
제1 트렌치(120t)는 제1 활성 영역(10), 제1 필드 절연막(105) 및 제2 활성 영역(20)을 가로지를 수 있다. 즉, 제1 트렌치(120t)는 제1 활성 영역(10) 및 제2 활성 영역(20)과 교차할 수 있다. 제1 트렌치(120t)는 제2 방향(Y1)으로 길게 연장될 수 있다.The
층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.The interlayer insulating
제1 스페이서(140)는 기판(100) 상에 형성될 수 있다. 제1 스페이서(140)는 제1 트렌치(120t)를 정의할 수 있다. 제1 스페이서(140)는 제1 게이트 전극 구조체(120)의 측벽 상에 형성될 수 있다.The
제1 게이트 전극 구조체(120)가 제2 방향(Y1)으로 길게 연장된다. 이에 따라, 제1 게이트 전극 구조체(120)는 제2 방향(Y1)으로 연장되는 장변과, 제1 방향(X1)으로 연장되는 단변을 포함한다. The first
도 2a 내지 도 3b에서, 제1 스페이서(140)는 제1 게이트 전극 구조체(120)의 장변을 포함하는 측벽 및 제1 게이트 전극 구조체(120)의 단변을 포함하는 측벽 상에 모두 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다.2A to 3B , it is shown that the
도 2a 내지 도 3b에서 도시된 것과 달리, 제1 스페이서(140)는 제1 게이트 전극 구조체(120)의 장변을 포함하는 측벽 상에 형성되지만, 제1 게이트 전극 구조체(120)의 단변을 포함하는 측벽 상에는 형성되지 않을 수 있다. Unlike those shown in FIGS. 2A to 3B , the
또는, 제1 게이트 전극 구조체(120)의 장변을 포함하는 측벽 상에 형성된 제1 스페이서(140)의 두께는 제1 게이트 전극 구조체(120)의 단변을 포함하는 측벽 상에 형성된 제1 스페이서(140)의 두께와 다를 수 있다.Alternatively, the thickness of the
제1 스페이서(140)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.The
제1 스페이서(140)는 단일막인 것으로 도시되었지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 제1 스페이서(140)가 복수의 막일 경우, 제1 스페이서(140)에 포함된 막 중 적어도 하나의 막은 실리콘 산탄질화물(SiOCN)과 같은 저유전율 물질을 포함할 수 있다. Although the
또한, 제1 스페이서(140)가 복수의 막일 경우, 제1 스페이서(140)에 포함된 막 중 적어도 하나의 막은 L자 모양의 형상을 가질 수 있다.Also, when the
경우에 따라, 제1 스페이서(140)는 자기 정렬 컨택(Self Aligned Contact)을 형성하기 위한 가이드 역할을 할 수 있다. 이에, 제1 스페이서(140)는 층간 절연막(190)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.In some cases, the
제1 게이트 절연막(130)은 기판(100) 상에 형성될 수 있다. 제1 게이트 절연막(130)은 제1 활성 영역(10), 제2 활성 영역(20) 및 제1 필드 절연막(105) 상에 형성될 수 있다. The first
제1 게이트 절연막(130)은 제1 트렌치(120t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제1 트렌치(120t)의 바닥면을 따라 연장되는 제1 게이트 절연막(130)은 제1 활성 영역(10), 제1 필드 절연막(105) 및 제2 활성 영역(20)을 가로지를 수 있다.The first
제1 게이트 절연막(130)은 고유전율 절연막을 포함할 수 있다. 고유전율 절연막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.The first
또한, 고유전율 절연막은 산화물을 중심으로 설명하였지만, 이와 달리, 고유전율 절연막은 상술한 금속성 물질의 질화물(일 예로, 하프늄 질화물(hafnium nitride)) 또는 산질화물(일 예로, 하프늄 산질화물(hafnium oxynitride) 중 하나 이상을 포함할 수도 있지만, 이에 제한되는 것은 아니다.In addition, the high dielectric constant insulating film has been described with focus on oxide, but, unlike this, the high dielectric constant insulating film is a nitride (for example, hafnium nitride) or an oxynitride (for example, hafnium oxynitride) of the above-mentioned metallic material. ), but may include one or more of them, but is not limited thereto.
도 2a 및 도 3a와 달리, 도 2b 및 도 3b에서, 제1 게이트 절연막(130)과 제1 활성 영역(10) 사이 및 제1 게이트 절연막(130)과 제2 활성 영역(20) 사이에 제1 계면막(interfacial layer)(131) 및 제2 계면막(132)가 각각 형성될 수 있다. Unlike FIGS. 2A and 3A , in FIGS. 2B and 3B , between the first
형성하는 방법에 따라, 제1 및 제2 계면막(131, 132)은 제1 활성 영역(10) 및 제2 활성 영역(20) 상에만 형성될 수도 있고, 제1 트렌치(120t)의 측벽 및 바닥면(즉, 제1 필드 절연막(105) 상면 및 제1 스페이서(140)의 측벽)을 따라 형성될 수도 있다. Depending on the formation method, the first and
기판(100)의 종류 또는 제1 게이트 절연막(130)의 종류 등에 따라, 제1 및 제2 계면막(131, 132)은 다른 물질을 포함할 수 있다. 기판(100)이 실리콘 기판일 경우, 제1 및 제2 계면막(131, 132)은 예를 들어, 실리콘 산화물을 포함할 수 있다.Depending on the type of
도 2b 및 도 3b에서, 제1 및 제2 계면막(131, 132)의 상면은 제1 필드 절연막(105)의 상면과 동일 평면에 놓이는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.In FIGS. 2B and 3B , the top surfaces of the first and
제1 게이트 전극 구조체(120)는 제1 게이트 절연막(130) 상에 형성될 수 있다. 제1 게이트 절연막(130)은 제1 게이트 전극 구조체(120)와 기판(100) 사이에 형성될 수 있다. 제1 게이트 절연막(130)은 제1 게이트 전극 구조체(120) 하부에 형성될 수 있다. The first
제1 게이트 전극 구조체(120)는 제1 트렌치(120t)를 채울 수 있다. 제1 게이트 전극 구조체(120)의 상면은 제1 스페이서(140)의 상면 및 층간 절연막(190)의 상면과 동일 평면에 놓일 수 있다.The first
제1 게이트 전극 구조체(120)는 제1 게이트 절연막(130) 상에 순차적으로 형성된 제1 하부 도전막(125)과, 제1 식각 방지막(124)과, 제1 일함수 조절막(121)과, 제1 삽입막(122)과, 제1 필링막(123)을 포함할 수 있다. The first
제1 하부 도전막(125)은 제1 게이트 절연막(130) 상에 형성될 수 있다. 제1 하부 도전막(125)은 제1 활성 영역(10), 제2 활성 영역(20) 및 제1 필드 절연막(105) 상에 형성될 수 있다.The first lower
제1 하부 도전막(125)은 제1 트렌치(120t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제1 하부 도전막(125)은 제1 게이트 절연막(130)의 프로파일을 따라 연장될 수 있다.The first lower
제1 트렌치(120t)의 바닥면을 따라 연장되는 제1 하부 도전막(125)은 제1 활성 영역(10), 제1 필드 절연막(105) 및 제2 활성 영역(20)을 가로지를 수 있다.The first lower
제1 하부 도전막(125)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TiSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 및 탄탈륨 알루미늄 질화물(TaAlN) 중 적어도 하나를 포함할 수 있다.The first lower
본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 하부 도전막(125)은 티타늄 질화물(TiN)을 포함하는 것으로 설명한다. In the semiconductor device according to some exemplary embodiments, the first lower
제1 식각 방지막(124)은 제1 하부 도전막(125) 상에 형성될 수 있다. 제1 하부 도전막(125)은 제1 활성 영역(10), 제2 활성 영역(20) 및 제1 필드 절연막(105) 상에 형성될 수 있다.The first
제1 식각 방지막(124)은 제1 트렌치(120t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제1 식각 방지막(124)은 제1 하부 도전막(125)의 프로파일을 따라 연장될 수 있다.The first
제1 트렌치(120t)의 바닥면을 따라 연장되는 제1 식각 방지막(124)은 제1 활성 영역(10), 제1 필드 절연막(105) 및 제2 활성 영역(20)을 가로지를 수 있다.The first
제1 식각 방지막(124)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TiSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 및 탄탈륨 알루미늄 질화물(TaAlN) 중 적어도 하나를 포함할 수 있다.The first
본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 식각 방지막(124)은 탄탈륨 질화물(TaN)을 포함하는 것으로 설명한다.In the semiconductor device according to some exemplary embodiments, the first
제1 일함수 조절막(121)은 제1 식각 방지막(124) 상에 형성될 수 있다. 제1 일함수 조절막(121)은 제1 활성 영역(10), 제2 활성 영역(20) 및 제1 필드 절연막(105) 상에 형성될 수 있다.The first work
제1 일함수 조절막(121)은 제1 트렌치(120t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제1 일함수 조절막(121)은 제1 식각 방지막(124)의 프로파일을 따라 연장될 수 있다.The first work
제1 트렌치(120t)의 바닥면을 따라 연장되는 제1 일함수 조절막(121)은 제1 활성 영역(10), 제1 필드 절연막(105) 및 제2 활성 영역(20)을 가로지를 수 있다.The first work
제1 일함수 조절막(121)은 예를 들어, 티타늄 질화물(TiN)을 포함할 수 있다.The first work
제1 게이트 전극 구조체의 제1 부분(120a)에서 제1 일함수 조절막(121)의 두께(t12)는, 제1 게이트 전극 구조체의 제3 부분(120c)에서 제1 일함수 조절막(121)의 두께(t32)와 다르다. The thickness t12 of the first work
또한, 제1 게이트 전극 구조체의 제2 부분(120b)에서 제1 일함수 조절막(121)의 두께(t22)는, 제1 게이트 전극 구조체의 제3 부분(120c)에서 제1 일함수 조절막(121)의 두께(t32)와 다르다. In addition, the thickness t22 of the first work
덧붙여, 제1 게이트 전극 구조체의 제1 부분(120a)에서 제1 일함수 조절막(121)의 두께(t12)는, 제1 게이트 전극 구조체의 제2 부분(120b)에서 제1 일함수 조절막(121)의 두께(t22)와 다를 수 있다.Additionally, the thickness t12 of the first work
도 2a 및 도 2b에서, 제1 게이트 전극 구조체의 제3 부분(120c)에서 제1 일함수 조절막(121)의 두께(t32)는, 제1 게이트 전극 구조체의 제1 부분(120a)에서 제1 일함수 조절막(121)의 두께(t12)보다 크고, 제1 게이트 전극 구조체의 제2 부분(120b)에서 제1 일함수 조절막(121)의 두께(t22)보다 크다. 2A and 2B, the thickness t32 of the first work
또한, 제1 게이트 전극 구조체의 제1 부분(120a)에서 제1 일함수 조절막(121)의 두께(t12)는, 제1 게이트 전극 구조체의 제2 부분(120b)에서 제1 일함수 조절막(121)의 두께(t22)보다 클 수 있다. 즉, 제1 활성 영역(10) 상에서 제1 일함수 조절막(121)의 두께(t12)는 제2 활성 영역(20) 상에서 제1 일함수 조절막(121)의 두께(t22)보다 클 수 있다.In addition, the thickness t12 of the first work
도 2a 및 도 2b에서, 제1 게이트 전극 구조체(120)에 포함된 제1 부분(120a), 제2 부분(120b) 및 제3 부분(120c)는 제1 일함수 조절막(121)의 두께 변화에 의해 정의되고, 구분될 수 있다.2A and 2B, the
도 2a 및 도 2b에서, 제1 활성 영역(10) 및 제2 활성 영역(20) 사이에서 제1 일함수 조절막(121)의 두께는 일정한 두께를 유지하다가 증가할 수 있다. 또한, 제1 일함수 조절막(121)의 두께는 다시 감소했다가 또 다른 일정한 두께를 유지할 수 있다. 2A and 2B , the thickness of the first work
다르게 설명하면, 제1 활성 영역(10) 및 제2 활성 영역(20) 사이의 제1 일함수 조절막(121)은 제1 활성 영역(10) 상의 제1 일함수 조절막(121)의 두께(t12) 및 제2 활성 영역(20) 상의 제1 일함수 조절막(121)의 두께(t22)보다 두께가 큰 부분을 포함한다.In other words, the first work
제1 삽입막(122)은 제1 일함수 조절막(121) 상에 형성될 수 있다. 제1 삽입막(122)은 제1 활성 영역(10), 제2 활성 영역(20) 및 제1 필드 절연막(105) 상에 형성될 수 있다.The
제1 삽입막(122)은 제1 트렌치(120t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제1 삽입막(122)은 제1 일함수 조절막(121)의 프로파일을 따라 연장될 수 있다.The
제1 트렌치(120t)의 바닥면을 따라 연장되는 제1 삽입막(122)은 제1 활성 영역(10), 제1 필드 절연막(105) 및 제2 활성 영역(20)을 가로지를 수 있다.The
제1 삽입막(122)은 예를 들어, 티타늄(Ti), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 알루미늄 탄질화물(TiAlCN) 중 하나를 포함할 수 있다. The
본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 삽입막(122)은 티타늄 알루미늄(TiAl)을 포함하는 막으로 설명한다.In the semiconductor device according to some embodiments of the present invention, the
제1 필링막(123)은 제1 삽입막(122) 상에 형성될 수 있다. 제1 필링막(123)은 제1 활성 영역(10), 제2 활성 영역(20) 및 제1 필드 절연막(105) 상에 형성될 수 있다.The
제1 필링막(123)은 예를 들어, 텅스텐(W), 알루미늄(Al), 코발트(Co), 구리(Cu), 루테늄(Ru), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다.The
제1 일함수 조절막(121) 상의 제1 삽입막(122) 및 제1 필링막(123)은 제1 상부 게이트 전극(127)일 수 있다.The
제1 게이트 전극 구조체의 제1 부분(120a)에서 제1 상부 게이트 전극(127)의 두께(t11)는, 제1 게이트 전극 구조체의 제3 부분(120c)에서 제1 상부 게이트 전극(127)의 두께(t31)와 다를 수 있다. The thickness t11 of the first
또한, 제1 게이트 전극 구조체의 제2 부분(120b)에서 제1 상부 게이트 전극(127)의 두께(t21)는, 제1 게이트 전극 구조체의 제3 부분(120c)에서 제1 상부 게이트 전극(127)의 두께(t31)와 다를 수 있다. In addition, the thickness t21 of the first
덧붙여, 제1 게이트 전극 구조체의 제1 부분(120a)에서 제1 상부 게이트 전극(127)의 두께(t11)는, 제1 게이트 전극 구조체의 제2 부분(120b)에서 제1 상부 게이트 전극(127)의 두께(t21)와 다를 수 있다. In addition, the thickness t11 of the first
도 2a 및 도 2b에서, 제1 게이트 전극 구조체의 제3 부분(120c)에서 제1 상부 게이트 전극(127)의 두께(t31)는 제1 게이트 전극 구조체의 제1 부분(120a)에서 제1 상부 게이트 전극(127)의 두께(t11)보다 작고, 제1 게이트 전극 구조체의 제2 부분(120b)에서 제1 상부 게이트 전극(127)의 두께(t21)보다 작을 수 있다. 2A and 2B, the thickness t31 of the first
또한, 제1 게이트 전극 구조체의 제1 부분(120a)에서 제1 상부 게이트 전극(127)의 두께(t11)는, 제1 게이트 전극 구조체의 제2 부분(120b)에서 제1 상부 게이트 전극(127)의 두께(t21)보다 작을 수 있다.In addition, the thickness t11 of the first
제1 상부 게이트 전극(127)의 두께(t11, t21, t31)는 층간 절연막(190)의 상면으로부터 제1 트렌치(120t)의 바닥면의 제1 일함수 조절막(121)까지의 거리일 수 있다. The thicknesses t11, t21, and t31 of the first
도 2a 내지 도 3b에서, 제1 일함수 조절막(121)과 제1 게이트 절연막(130) 사이에 제1 하부 도전막(125) 및 제1 식각 방지막(124)이 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 하부 도전막(125) 및 제1 식각 방지막(124) 중 하나의 막은 생략되거나, 추가적인 막이 더 형성될 수도 있다. 2A to 3B , it is shown that the first lower
제1 소오스/드레인(150)은 제1 게이트 전극 구조체의 제1 부분(120a)의 양측에 형성되고, 제2 소오스/드레인(155)은 제1 게이트 전극 구조체의 제2 부분(120b)의 양측에 형성될 수 있다. The first source/
제1 소오스/드레인(150) 및 제2 소오스/드레인(155)은 기판(100) 내에 형성된 에피택셜층을 포함하는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 소오스/드레인(150) 및 제2 소오스/드레인(155)은 기판(100)에 불순물을 주입하여 형성된 불순물 영역일 수도 있다.The first source/
또한, 제1 소오스/드레인(150) 및 제2 소오스/드레인(155)은 기판(100)의 상면보다 위로 돌출된 상면을 포함하는 상승된 소오스/드레인일 수도 있다.In addition, the first source/
도 4는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 3b를 이용하여 설명한 것과 다른 점을 위주로 설명한다.4 is a diagram for describing a semiconductor device according to some embodiments of the inventive concept. For convenience of description, the description will focus on differences from those described with reference to FIGS. 1 to 3B.
도 4를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 일함수 조절막(121)은 제2 활성 영역(20) 상에 형성되지 않을 수 있다. Referring to FIG. 4 , in the semiconductor device according to some exemplary embodiments, the first work
제1 일함수 조절막(121)은 제1 활성 영역(10) 및 제1 필드 절연막(105)에 걸쳐 형성되지만, 제2 활성 영역(20)과 중첩되지 않을 수 있다.The first work
다르게 설명하면, 제2 활성 영역(20) 및 제1 필드 절연막(105) 상에 형성되는 제1 게이트 전극 구조체의 제2 부분(120b)은 제1 일함수 조절막(121)을 포함하지 않을 수 있다.In other words, the
제1 게이트 전극 구조체의 제2 부분(120b)에서, 제1 식각 방지막(124)은 제1 삽입막(122)과 접촉할 수 있다. 제1 게이트 전극 구조체의 제2 부분(120b)에서, 제1 식각 방지막(124)은 제1 상부 게이트 전극(127)과 접촉할 수 있다. In the
도 5 및 도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 3b를 이용하여 설명한 것과 다른 점을 위주로 설명한다.5 and 6 are diagrams for describing a semiconductor device according to some exemplary embodiments of the inventive concept. For convenience of description, the description will focus on differences from those described with reference to FIGS. 1 to 3B.
참고적으로, 도 5는 도 1의 A - A를 따라서 절단한 단면도이고, 도 6은 도 1의 B - B 및 C - C를 따라서 절단한 단면도이다.For reference, FIG. 5 is a cross-sectional view taken along lines A-A of FIG. 1, and FIG. 6 is a cross-sectional view taken along lines B-B and C-C of FIG.
도 5 및 도 6을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 일함수 조절막(121)은 제1 게이트 절연막(130)과 접촉할 수 있다.Referring to FIGS. 5 and 6 , in the semiconductor device according to some example embodiments, the first work
제1 게이트 전극 구조체(120)는 제1 게이트 절연막(130) 상에 순차적으로 형성된 제1 일함수 조절막(121)과, 제1 삽입막(122)과, 제1 필링막(123)을 포함할 수 있다.The first
제1 게이트 절연막(130)과 제1 일함수 조절막(121) 사이에, 도전성 막이 개재되지 않을 수 있다. A conductive layer may not be interposed between the first
도 5에서, 제1 게이트 전극 구조체의 제3 부분(120c)에서 제1 일함수 조절막(121)의 두께(t32)는, 제1 게이트 전극 구조체의 제1 부분(120a)에서 제1 일함수 조절막(121)의 두께(t12)보다 크고, 제1 게이트 전극 구조체의 제2 부분(120b)에서 제1 일함수 조절막(121)의 두께(t22)보다 크다.In FIG. 5 , the thickness t32 of the first work
또한, 제1 게이트 전극 구조체의 제1 부분(120a)에서 제1 일함수 조절막(121)의 두께(t12)는, 제1 게이트 전극 구조체의 제2 부분(120b)에서 제1 일함수 조절막(121)의 두께(t22)보다 클 수 있다. In addition, the thickness t12 of the first work
덧붙여, 제1 게이트 전극 구조체의 제3 부분(120c)에서 제1 상부 게이트 전극(127)의 두께(t31)는 제1 게이트 전극 구조체의 제1 부분(120a)에서 제1 상부 게이트 전극(127)의 두께(t11)보다 작고, 제1 게이트 전극 구조체의 제2 부분(120b)에서 제1 상부 게이트 전극(127)의 두께(t21)보다 작다. In addition, the thickness t31 of the first
제1 게이트 전극 구조체의 제1 부분(120a)에서 제1 상부 게이트 전극(127)의 두께(t11)는, 제1 게이트 전극 구조체의 제2 부분(120b)에서 제1 상부 게이트 전극(127)의 두께(t21)보다 작을 수 있다.The thickness t11 of the first
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 8a 및 도 8b는 도 7의 P부분을 확대한 도면들이다. 설명의 편의상, 도 1 내지 도 3b를 이용하여 설명한 것과 다른 점을 위주로 설명한다. 7 is a diagram for describing a semiconductor device according to some embodiments of the inventive concept. 8A and 8B are enlarged views of part P of FIG. 7 . For convenience of description, the description will focus on differences from those described with reference to FIGS. 1 to 3B.
도 7 내지 도 8b를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 게이트 전극 구조체의 제3 부분(120c)에서 제1 상부 게이트 전극(127)의 두께(t31)는 제1 게이트 전극 구조체의 제1 부분(120a)에서 제1 상부 게이트 전극(127)의 두께(t11)보다 클 수 있다.7 to 8B , in the semiconductor device according to some embodiments of the present invention, the thickness t31 of the first
제1 게이트 전극 구조체의 제3 부분(120c)에서 제1 상부 게이트 전극(127)의 두께(t31)는, 제1 게이트 전극 구조체의 제2 부분(120b)에서 제1 상부 게이트 전극(127)의 두께(t21)보다 클 수 있다. The thickness t31 of the first
제1 게이트 전극 구조체의 제1 부분(120a)에서 제1 상부 게이트 전극(127)의 두께(t11)는, 제1 게이트 전극 구조체의 제2 부분(120b)에서 제1 상부 게이트 전극(127)의 두께(t21)보다 작을 수 있다.The thickness t11 of the first
또한, 제1 게이트 전극 구조체의 제1 부분(120a)에서 제1 일함수 조절막(121)의 두께(t12)는, 제1 게이트 전극 구조체의 제2 부분(120b)에서 제1 일함수 조절막(121)의 두께(t22)보다 클 수 있다. 즉, 제1 활성 영역(10) 상에서 제1 일함수 조절막(121)의 두께(t12)는 제2 활성 영역(20) 상에서 제1 일함수 조절막(121)의 두께(t22)보다 클 수 있다.In addition, the thickness t12 of the first work
제1 게이트 전극 구조체의 제3 부분(120c)에서 제1 일함수 조절막(121)의 두께는 제1 게이트 전극 구조체의 제2 부분(120b)에서 제1 일함수 조절막(121)의 두께(t22)와 실질적으로 동일할 수 있지만, 이에 제한되는 것은 아니다. The thickness of the first work
도 8a에서, 제1 필드 절연막(105) 상에서 제1 식각 방지막(124)의 일부는 제거될 수 있다. 제1 식각 방지막(124)의 일부가 제거된 부분에서, 제1 일함수 조절막(121) 및 제1 하부 도전막(125)은 접촉할 수 있다. In FIG. 8A , a portion of the first
제1 식각 방지막(124)의 일부가 제거된 부분에 의해, 제1 게이트 전극 구조체의 제3 부분(120c)은 정의될 수 있다. 즉, 제1 게이트 전극 구조체의 제3 부분(120c)은 제1 식각 방지막(124)을 포함하지 않을 수 있다. A
다만, 제1 식각 방지막(124)을 포함하지 않는 제1 게이트 전극 구조체의 제3 부분(120c)은 두께가 0인 제1 식각 방지막(124)을 포함하는 것으로 설명될 수도 있다.However, the
제1 하부 도전막(125) 및 제1 일함수 조절막(121)이 각각 티타늄 질화물(TiN)을 포함할 때, 제1 게이트 전극 구조체의 제1 부분(120a) 및 제1 게이트 전극 구조체의 제2 부분(120b)은 각각 제1 게이트 전극 구조체의 제3 부분(120c)에 포함된 티타늄 질화물로부터 두 갈래로 분지되는 티타늄 질화물막을 포함할 수 있다. When the first lower
도 8b에서, 제1 필드 절연막(105) 상에서 제1 식각 방지막(124)의 일부의 두께가 얇아질 수 있다. 제1 필드 절연막(105) 상에서 제1 식각 방지막(124)의 일부의 두께가 얇아진 부분에 의해, 제1 게이트 전극 구조체의 제3 부분(120c)은 정의될 수 있다.In FIG. 8B , a portion of the first
제1 게이트 전극 구조체의 제3 부분(120c)에서 제1 식각 방지막(124)의 두께(t33)는, 제1 게이트 전극 구조체의 제1 부분(120a)에서 제1 식각 방지막(124)의 두께(t13)보다 작다. 제1 게이트 전극 구조체의 제3 부분(120c)에서 제1 식각 방지막(124)의 두께(t33)는, 제1 게이트 전극 구조체의 제2 부분(120b)에서 제1 식각 방지막(124)의 두께(t23)보다 작다. The thickness t33 of the first
도 7 내지 도 8b에서, 제1 게이트 전극 구조체(120)에 포함된 제1 부분(120a), 제2 부분(120b) 및 제3 부분(120c)는 제1 식각 방지막(124)의 두께 변화에 의해 정의되고, 구분될 수 있다.7 to 8B, the
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 10a 및 도 10b는 도 9의 P부분을 확대한 도면들이다. 설명의 편의상, 도 7 내지 도 8b를 이용하여 설명한 것과 다른 점을 위주로 설명한다. 9 is a diagram for describing a semiconductor device according to some embodiments of the inventive concept. 10A and 10B are enlarged views of part P of FIG. 9 . For convenience of description, the description will focus on differences from those described with reference to FIGS. 7 to 8B.
도 9 및 도 10a를 참고하면, 제1 필드 절연막(105) 상에서 제1 하부 도전막(125)의 일부는 제거될 수 있다. Referring to FIGS. 9 and 10A , a portion of the first lower
제1 하부 도전막(125)의 일부가 제거된 부분에서, 제1 일함수 조절막(121)는 제1 게이트 절연막(130)과 접촉할 수 있다. In a portion where a portion of the first lower
제1 하부 도전막(125)의 일부가 제거된 부분에서, 제1 식각 방지막(124)은 없을 수 있다. In a portion where a portion of the first lower
제1 하부 도전막(125)의 일부가 제거된 부분에 의해, 제1 게이트 전극 구조체의 제3 부분(120c)은 정의될 수 있다. 즉, 제1 게이트 전극 구조체의 제3 부분(120c)은 제1 식각 방지막(124) 및 제1 하부 도전막(125)을 포함하지 않을 수 있다. The
다만, 제1 하부 도전막(125) 및 제1 식각 방지막(124)을 포함하지 않는 제1 게이트 전극 구조체의 제3 부분(120c)은 두께가 0인 제1 식각 방지막(124) 및 두께가 0인 제1 하부 도전막(125)을 포함하는 것으로 설명될 수도 있다.However, the
도 9 및 도 10b를 참고하면, 제1 필드 절연막(105) 상에서 제1 하부 도전막(125)의 일부의 두께가 얇아질 수 있다. Referring to FIGS. 9 and 10B , the thickness of a part of the first lower
제1 필드 절연막(105) 상에서 제1 하부 도전막(125)의 일부의 두께가 얇아진 부분에 의해, 제1 게이트 전극 구조체의 제3 부분(120c)은 정의될 수 있다. The
제1 게이트 전극 구조체의 제3 부분(120c)은 제1 식각 방지막(124)을 포함하지 않을 수 있다. The
제1 게이트 전극 구조체의 제3 부분(120c)에서 제1 하부 도전막(125)의 두께(t34)는, 제1 게이트 전극 구조체의 제1 부분(120a)에서 제1 하부 도전막(125)의 두께(t14)보다 작다. 제1 게이트 전극 구조체의 제3 부분(120c)에서 제1 하부 도전막(125)의 두께(t34)는, 제1 게이트 전극 구조체의 제2 부분(120b)에서 제1 하부 도전막(125)의 두께(t24)보다 작다. The thickness t34 of the first lower
도 9 내지 도 10b에서, 제1 게이트 전극 구조체(120)에 포함된 제1 부분(120a), 제2 부분(120b) 및 제3 부분(120c)은 제1 하부 도전막(125)의 두께 변화에 의해 정의되고, 구분될 수 있다.9 to 10B , the
도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 7 내지 도 8b를 이용하여 설명한 것과 다른 점을 위주로 설명한다. 11 is a diagram for describing a semiconductor device according to some embodiments of the inventive concept. For convenience of description, the description will focus on differences from those described with reference to FIGS. 7 to 8B.
도 11을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 일함수 조절막(121)은 제2 활성 영역(20) 상에 형성되지 않을 수 있다. Referring to FIG. 11 , in the semiconductor device according to some embodiments of the present invention, the first work
제1 일함수 조절막(121)은 제1 활성 영역(10) 및 제1 필드 절연막(105)에 걸쳐 형성되지만, 제2 활성 영역(20)과 중첩되지 않을 수 있다.The first work
다르게 설명하면, 제2 활성 영역(20) 및 제1 필드 절연막(105) 상에 형성되는 제1 게이트 전극 구조체의 제2 부분(120b)은 제1 일함수 조절막(121)을 포함하지 않을 수 있다.In other words, the
제1 게이트 전극 구조체의 제2 부분(120b)에서, 제1 식각 방지막(124)은 제1 삽입막(122)과 접촉할 수 있다. 제1 게이트 전극 구조체의 제2 부분(120b)에서, 제1 식각 방지막(124)은 제1 상부 게이트 전극(127)과 접촉할 수 있다.In the
덧붙여, 제1 게이트 전극 구조체의 제3 부분(120c)은 제1 일함수 조절막(121)을 포함하지 않을 수 있지만, 이에 제한되는 것은 아니다. Additionally, the
도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 3b를 이용하여 설명한 것과 다른 점을 위주로 설명한다. 12 is a diagram for describing a semiconductor device according to some embodiments of the inventive concept. 13 is a diagram for describing a semiconductor device according to some embodiments of the inventive concept. For convenience of description, the description will focus on differences from those described with reference to FIGS. 1 to 3B.
도 12를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 캡핑 패턴(160)을 더 포함할 수 있다.Referring to FIG. 12 , the semiconductor device according to some example embodiments may further include a
제1 게이트 전극 구조체(120)는 제1 트렌치(120t)의 일부를 채울 수 있다. 제1 게이트 전극 구조체(120)의 상면은 층간 절연막(190)의 상면보다 리세스되어 있을 수 있다.The first
캡핑 패턴(160)은 제1 게이트 전극 구조체(120) 상에 형성될 수 있다. 다시 말하면, 캡핑 패턴(160)은 제1 상부 게이트 전극(127) 상에 형성될 수 있다. 캡핑 패턴(160)은 제1 게이트 전극 구조체(120)가 채우고 남은 제1 트렌치(120t)의 일부를 채울 수 있다.The
캡핑 패턴(160)은 제1 트렌치(120t)의 일부를 채워서 형성되므로, 캡핑 패턴(160)의 상면은 제1 스페이서(140)의 상면 및 층간 절연막(190)의 상면과 동일 평면에 놓여있을 수 있다.Since the
캡핑 패턴(160)은 자기 정렬 컨택(Self Aligned Contact)을 형성하기 위한 가이드 역할을 할 수 있으므로, 층간 절연막(190)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. Since the
캡핑 패턴(160)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 탄화 산질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.The
도시된 것과 달리, 제1 게이트 절연막(130)은 제1 스페이서(140) 및 캡핑 패턴(160) 사이로 연장될 수도 있다. 즉, 서로 마주보는 제1 스페이서(140)의 내측벽 및 캡핑 패턴(160)의 사이에, 제1 게이트 절연막(130)의 일부가 연장되어 있을 수 있다.Unlike shown, the first
도 13을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 게이트 절연막(130) 제1 게이트 전극 구조체(120)와 제1 스페이서(140) 사이로 연장되는 부분을 포함하지 않을 수 있다.Referring to FIG. 13 , in the semiconductor device according to some embodiments of the present invention, a portion of the first
또한, 제1 하부 도전막(125), 제1 식각 방지막(124)과, 제1 일함수 조절막(121)과, 제1 삽입막(122)은 제1 스페이서(140)의 내측벽을 따라서 연장되는 부분을 포함하지 않을 수 있다.In addition, the first lower
도 14는 본 발명의 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 15는 도 14의 A - A를 따라 절단한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 3b를 이용하여 설명한 것과 다른 점을 위주로 설명한다.14 is a plan view illustrating a semiconductor device according to some exemplary embodiments of the inventive concept. 15 is a cross-sectional view taken along line A-A of FIG. 14; For convenience of description, the description will focus on differences from those described with reference to FIGS. 1 to 3B.
참고적으로, 도 15는 핀형 패턴에 관한 내용을 제외하고 도 2a와 실질적으로 동일할 수 있으므로, 중복되는 사항은 생략하거나 간략히 설명한다. 즉, 제1 핀형 패턴(110)은 제1 활성 영역(10)에 대응될 수 있고, 제2 핀형 패턴(115)은 제2 활성 영역(20)에 대응될 수 있다.For reference, since FIG. 15 may be substantially the same as FIG. 2A except for details related to the fin-shaped pattern, overlapping details will be omitted or briefly described. That is, the first fin-shaped
덧붙여, 도 15는 도 2a와 유사한 도면으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 도 15는 도 2b, 도 4, 도 5 및 도 12 중 하나와 유사할 수 있음은 물론이다. In addition, although FIG. 15 is shown as a view similar to FIG. 2A, it is only for convenience of explanation, and is not limited thereto. Of course, FIG. 15 may be similar to one of FIGS. 2B, 4, 5, and 12 .
도 14 및 도 15를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 핀형 패턴(110)과, 제1 핀형 패턴(110)과 인접하는 제2 핀형 패턴(115)과, 제1 핀형 패턴(110) 및 제2 핀형 패턴(115) 사이의 제1 필드 절연막(105)과, 제1 핀형 패턴(110), 제1 필드 절연막(105) 및 제2 핀형 패턴(115)을 가로지르는 제1 게이트 전극 구조체(120)를 포함한다.14 and 15 , a semiconductor device according to some embodiments of the present invention includes a first fin-shaped
제1 핀형 패턴(110) 및 제2 핀형 패턴(115)은 기판(100)으로부터 돌출되어 있을 수 있다. 제1 핀형 패턴(110) 및 제2 핀형 패턴(115)은 각각 제1 방향(X1)으로 길게 연장될 수 있다.The first fin-shaped
예를 들어, 제1 핀형 패턴(110)은 PMOS가 형성되는 영역이고, 제2 핀형 패턴(115)은 NMOS가 형성되는 영역일 수 있다.For example, the
제1 핀형 패턴(110) 및 제2 핀형 패턴(115)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.The first fin-shaped
각각의 제1 핀형 패턴(110) 및 제2 핀형 패턴(115)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 각각의 제1 핀형 패턴(110) 및 제2 핀형 패턴(115)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. Each of the first fin-
구체적으로, IV-IV족 화합물 반도체를 예로 들면, 각각의 제1 핀형 패턴(110) 및 제2 핀형 패턴(115)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. Specifically, taking a group IV-IV compound semiconductor as an example, each of the first fin-shaped
III-V족 화합물 반도체를 예로 들면, 각각의 제1 핀형 패턴(110) 및 제2 핀형 패턴(115)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.Taking the group III-V compound semiconductor as an example, each of the first fin-
본 발명의 몇몇 실시예에 따른 반도체 장치에서, 각각의 제1 핀형 패턴(110) 및 제2 핀형 패턴(115)은 실리콘 핀형 패턴인 것으로 설명한다.In the semiconductor device according to some embodiments of the present invention, it will be described that each of the first fin-
제1 필드 절연막(105)은 제1 핀형 패턴(110)의 측벽의 일부 및 제2 핀형 패턴(115)의 측벽의 일부를 덮고 있기 때문에, 제1 핀형 패턴(110) 및 제2 핀형 패턴(115)은 기판(100) 상에 형성된 제1 필드 절연막(105)의 상면 위로 돌출되어 있을 수 있다.Since the first
제1 핀형 패턴(110) 및 제2 핀형 패턴(115)은 제1 필드 절연막(105)에 의해 정의될 수 있다. 제1 핀형 패턴(110) 및 제2 핀형 패턴(115)은 공간적으로 이격되어 있지만, 서로 간에 인접하고 있다.The first fin-shaped
제1 필드 절연막(105)은 제1 핀형 패턴(110) 및 제2 핀형 패턴(115) 사이에 배치되고, 제1 핀형 패턴(110) 및 제2 핀형 패턴(115)과 직접 접촉될 수 있다.The first
제1 필드 절연막(105)이 제1 핀형 패턴(110) 및 제2 핀형 패턴(115)과 직접 접촉하는 것은 제1 핀형 패턴(110) 및 제2 핀형 패턴(115) 사이에는 제1 필드 절연막(105)의 상면보다 위로 돌출된 핀형 패턴이 개재되지 않는다는 것을 의미한다.Direct contact of the first
도 15에서 도시된 것과 달리, 제1 필드 절연막(105)은 제1 핀형 패턴(110) 및 제1 필드 절연막(105)와, 제2 핀형 패턴(115) 및 제1 필드 절연막(105) 사이에 형성되는 적어도 하나 이상의 필드 라이너막을 더 포함할 수도 있다.15, the first
제1 게이트 전극 구조체(120)는 제1 핀형 패턴(110), 제2 핀형 패턴(115) 및 제1 필드 절연막(105)을 가로지를 수 있다. 제1 게이트 전극 구조체(120)는 제2 방향(Y1)으로 길게 연장될 수 있다.The first
제1 게이트 전극 구조체의 제1 부분(120a)은 제1 핀형 패턴(110) 및 제1 필드 절연막(105) 상에 형성될 수 있다. 제1 게이트 전극 구조체의 제1 부분(120a)은 제1 핀형 패턴(110) 및 제1 필드 절연막(105)에 걸쳐서 형성될 수 있다. The
제1 게이트 전극 구조체의 제2 부분(120b)은 제2 핀형 패턴(115) 및 제1 필드 절연막(105) 상에 형성될 수 있다. 제1 게이트 전극 구조체의 제2 부분(120b)은 제2 핀형 패턴(115) 및 제1 필드 절연막(105)에 걸쳐서 형성될 수 있다.The
제1 게이트 전극 구조체의 제1 부분(120a)은 제1 핀형 패턴(110)과 교차할 수 있다. 제1 게이트 전극 구조체의 제2 부분(120b)은 제2 핀형 패턴(115)과 교차할 수 있다.The
제1 게이트 전극 구조체의 제3 부분(120c)은 제1 핀형 패턴(110) 및 제2 핀형 패턴(115)과 교차하지 않는다. 제1 게이트 전극 구조체의 제3 부분(120c)은 제1 핀형 패턴(110) 및 제2 핀형 패턴(115) 상에 형성되지 않는다.The
제1 게이트 전극 구조체의 제3 부분(120c)은 제1 필드 절연막(105) 상에서 제1 게이트 전극 구조체의 제1 부분(120a) 및 제1 게이트 전극 구조체의 제2 부분(120b)과 직접 접촉한다.The
제1 핀형 패턴(110)과 제1 게이트 전극 구조체(120)가 교차하는 영역에 형성된 제1 트랜지스터(10p)는 p형의 핀형 트랜지스터일 수 있다. 제2 핀형 패턴(115)과 제1 게이트 전극 구조체(120)가 교차하는 영역에 형성된 제2 트랜지스터(10n)는 n형의 핀형 트랜지스터일 수 있다.The
제1 스페이서(140)에 의해 정의되는 제1 트렌치(120t)는 제1 핀형 패턴(110), 제1 필드 절연막(105) 및 제2 핀형 패턴(115)을 가로지를 수 있다. 즉, 제1 트렌치(120t)는 제1 핀형 패턴(110) 및 제2 핀형 패턴(115)과 교차할 수 있다.The
제1 게이트 절연막(130)은 제1 핀형 패턴(110), 제2 핀형 패턴(115) 및 제1 필드 절연막(105) 상에 형성될 수 있다. The first
제1 트렌치(120t)의 바닥면을 따라 연장되는 제1 게이트 절연막(130)은 제1 필드 절연막(105)의 상면, 제1 핀형 패턴(110)의 프로파일 및 제2 핀형 패턴(115)의 프로파일을 따라서 형성될 수 있다.The first
제1 게이트 전극 구조체(120)은 제1 게이트 절연막(130) 상에 형성될 수 있다. The first
각각의 제1 하부 도전막(125)과, 제1 식각 방지막(124)과, 제1 일함수 조절막(121)과, 제1 삽입막(122)은 제1 게이트 절연막(130)의 프로파일을 따라서 형성될 수 있다.Each of the first lower
다르게 설명하면, 각각의 제1 하부 도전막(125)과, 제1 식각 방지막(124)과, 제1 일함수 조절막(121)과, 제1 삽입막(122)은 제1 핀형 패턴(110)의 프로파일, 제1 필드 절연막(105)의 상면 및 제2 핀형 패턴(115)의 프로파일을 따라 연장될 수 있다. In other words, each of the first lower
제1 게이트 전극 구조체의 제3 부분(120c)에서 제1 일함수 조절막(121)의 두께(t32)는, 제1 게이트 전극 구조체의 제1 부분(120a)에서 제1 일함수 조절막(121)의 두께(t12)보다 크고, 제1 게이트 전극 구조체의 제2 부분(120b)에서 제1 일함수 조절막(121)의 두께(t22)보다 크다. The thickness t32 of the first work
제1 게이트 전극 구조체의 제1 부분(120a)에서 제1 일함수 조절막(121)의 두께(t12)는, 제1 게이트 전극 구조체의 제2 부분(120b)에서 제1 일함수 조절막(121)의 두께(t22)보다 클 수 있다. The thickness t12 of the first work
도 15에서, 제1 일함수 조절막(121)의 두께는 제1 핀형 패턴(110) 및 제2 핀형 패턴(115) 사이의 제1 필드 절연막(105)의 상면에서 측정될 수 있다. In FIG. 15 , the thickness of the first work
덧붙여, 제1 게이트 전극 구조체의 제3 부분(120c)에서 제1 상부 게이트 전극(127)의 두께(t31)는 제1 게이트 전극 구조체의 제1 부분(120a)에서 제1 상부 게이트 전극(127)의 두께(t11)보다 작고, 제1 게이트 전극 구조체의 제2 부분(120b)에서 제1 상부 게이트 전극(127)의 두께(t21)보다 작을 수 있다. In addition, the thickness t31 of the first
제1 게이트 전극 구조체의 제1 부분(120a)에서 제1 상부 게이트 전극(127)의 두께(t11)는, 제1 게이트 전극 구조체의 제2 부분(120b)에서 제1 상부 게이트 전극(127)의 두께(t21)보다 작을 수 있다.The thickness t11 of the first
도 15에서, 제1 상부 게이트 전극(127)의 두께는 제1 핀형 패턴(110) 및 제2 핀형 패턴(115) 사이의 제1 필드 절연막(105)의 상면에서 측정될 수 있다.In FIG. 15 , the thickness of the first
도 16은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 14 및 도 15를 이용하여 설명한 것과 다른 점을 위주로 설명한다.16 is a diagram for describing a semiconductor device according to some embodiments of the inventive concept. For convenience of description, the description will focus on differences from those described with reference to FIGS. 14 and 15 .
참고적으로, 도 16은 핀형 패턴에 관한 내용을 제외하고 도 7과 실질적으로 동일할 수 있으므로, 중복되는 사항은 생략하거나 간략히 설명한다. 또한, 도 16의 제1 식각 방지막(124)의 형상은 도 8a 및 도 8b 중 어느 하나와 유사할 수 있다.For reference, since FIG. 16 may be substantially the same as that of FIG. 7 except for details related to the fin-shaped pattern, overlapping details will be omitted or briefly described. In addition, the shape of the first
덧붙여, 도 16은 도 7과 유사한 도면으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 도 16은 도 9 및 도 11 중 하나와 유사할 수 있음은 물론이다.In addition, although FIG. 16 is shown as a view similar to FIG. 7, it is only for convenience of explanation, and is not limited thereto. Of course, FIG. 16 may be similar to either of FIGS. 9 and 11 .
도 16을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 게이트 전극 구조체의 제3 부분(120c)에서 제1 상부 게이트 전극(127)의 두께(t31)는 제1 게이트 전극 구조체의 제1 부분(120a)에서 제1 상부 게이트 전극(127)의 두께(t11)보다 클 수 있다.Referring to FIG. 16 , in the semiconductor device according to some embodiments of the present invention, the thickness t31 of the first
제1 게이트 전극 구조체의 제3 부분(120c)에서 제1 상부 게이트 전극(127)의 두께(t31)는, 제1 게이트 전극 구조체의 제2 부분(120b)에서 제1 상부 게이트 전극(127)의 두께(t21)보다 클 수 있다. The thickness t31 of the first
제1 게이트 전극 구조체의 제1 부분(120a)에서 제1 상부 게이트 전극(127)의 두께(t11)는, 제1 게이트 전극 구조체의 제2 부분(120b)에서 제1 상부 게이트 전극(127)의 두께(t21)보다 작을 수 있다.The thickness t11 of the first
또한, 제1 게이트 전극 구조체의 제1 부분(120a)에서 제1 일함수 조절막(121)의 두께(t12)는, 제1 게이트 전극 구조체의 제2 부분(120b)에서 제1 일함수 조절막(121)의 두께(t22)보다 클 수 있다. 즉, 제1 활성 영역(10) 상에서 제1 일함수 조절막(121)의 두께(t12)는 제2 활성 영역(20) 상에서 제1 일함수 조절막(121)의 두께(t22)보다 클 수 있다.In addition, the thickness t12 of the first work
도 8a 및 도 8b를 고려할 때, 제1 게이트 전극 구조체(120)에 포함된 제1 부분(120a), 제2 부분(120b) 및 제3 부분(120c)는 제1 식각 방지막(124)의 두께 변화에 의해 정의되고, 구분될 수 있다.8A and 8B , the
제1 게이트 전극 구조체의 제3 부분(120c)에서 제1 일함수 조절막(121)은 제1 하부 도전막(125)과 접촉할 수 있다. In the
또는, 제1 게이트 전극 구조체의 제3 부분(120c)에서 제1 식각 방지막(124)의 두께는, 제1 게이트 전극 구조체의 제1 부분(120a)에서 제1 식각 방지막(124)의 두께보다 작고, 제1 게이트 전극 구조체의 제2 부분(120b)에서 제1 식각 방지막(124)의 두께보다 작다.Alternatively, the thickness of the first
도 17a 및 도 17b는 본 발명의 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다. 설명의 편의를 위해, 도 1 내지 도 3b를 이용하여 설명한 것과 다른 점을 위주로 설명한다.17A and 17B are plan views illustrating a semiconductor device according to some exemplary embodiments of the inventive concept. For convenience of description, the description will focus on differences from those described with reference to FIGS. 1 to 3B.
도 17a를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 활성 영역(10)과 제1 게이트 전극 구조체의 제3 부분(120c) 사이의 거리(L1)는 제2 활성 영역(20)과 제1 게이트 전극 구조체의 제3 부분(120c) 사이의 거리(L2)보다 작다.Referring to FIG. 17A , in the semiconductor device according to some embodiments of the present invention, a distance L1 between the first
제1 게이트 전극 구조체의 제3 부분(120c)의 중심이 제2 활성 영역(20)보다 제1 활성 영역(10)에 가깝다.A center of the
도 17b를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 활성 영역(10)과 제1 게이트 전극 구조체의 제3 부분(120c) 사이의 거리(L1)는 제2 활성 영역(20)과 제1 게이트 전극 구조체의 제3 부분(120c) 사이의 거리(L2)보다 크다.Referring to FIG. 17B , in the semiconductor device according to some embodiments of the present invention, a distance L1 between the first
제1 게이트 전극 구조체의 제3 부분(120c)의 중심이 제1 활성 영역(10)보다 제2 활성 영역(20)에 가깝다.The center of the
도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 19는 도 18의 A - A 및 D - D를 따라 절단한 단면도이다.18 is a plan view illustrating a semiconductor device according to some embodiments of the inventive concept. 19 is a cross-sectional view taken along lines A-A and D-D of FIG. 18;
도 18 및 도 19의 제1 영역(I)에 도시된 제1 활성 영역(10), 제2 활성 영역(20) 및 제1 게이트 전극 구조체(120)는 도 1 내지 도 2b를 이용하여 설명한 것과 실질적으로 동일하므로, 도 18 및 도 19는 제2 영역(II)에 도시된 내용을 중심으로 설명한다. The first
도 18 및 도 19를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 영역(I) 및 제2 영역(II)을 포함하는 기판(100)과, 제1 영역(I)에 형성된 제1 게이트 전극 구조체(120)와, 제2 영역(II)에 형성된 제2 게이트 전극 구조체(220)를 포함할 수 있다.18 and 19 , a semiconductor device according to some embodiments of the present invention includes a
기판(100)은 제1 활성 영역(10), 제2 활성 영역(20), 제3 활성 영역(30), 제4 활성 영역(40), 제1 필드 절연막(105) 및 제2 필드 절연막(106)을 포함할 수 있다. The
제1 영역(I) 및 제2 영역(II)은 각각 SRAM 영역, 로직 영역 또는 I/O 영역 중 하나의 영역일 수 있다.Each of the first region I and the second region II may be one of an SRAM region, a logic region, and an I/O region.
제1 영역(I)의 기판(100)은 제1 활성 영역(10), 제2 활성 영역(20) 및 제1 필드 절연막(105)을 포함할 수 있다.The
제2 영역(II)의 기판(100)은 제3 활성 영역(30), 제4 활성 영역(40) 및 제2 필드 절연막(106)을 포함할 수 있다.The
제3 활성 영역(30)과 제4 활성 영역(40)은 제2 필드 절연막(106)에 의해 정의될 수 있다. 제3 활성 영역(30) 및 제4 활성 영역(40)은 공간적으로 이격되어 있지만, 서로 간에 인접하고 있다.The third
제3 활성 영역(30) 및 제4 활성 영역(40)은 제3 방향(X2)으로 길게 연장되는 장방형의 모양일 수 있으나, 이에 제한되는 것은 아니다. 제3 활성 영역(30) 및 제4 활성 영역(40)은 서로 장변 방향으로 인접하여, 나란하게 배열될 수 있다.The third
제3 활성 영역(30) 및 제4 활성 영역(40)은 서로 동일한 도전형의 트랜지스터가 형성될 수도 있고, 서로 다른 도전형의 트랜지스터가 형성될 수도 있다. In the third
본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제3 활성 영역(30)은 PMOS가 형성되는 영역이고, 제4 활성 영역(40)은 NMOS가 형성되는 영역일 수 있다.In the semiconductor device according to some exemplary embodiments, the third
제2 필드 절연막(106)은 제3 활성 영역(30) 및 제4 활성 영역(40)을 둘러싸며 형성될 수 있다. 하지만, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제2 필드 절연막(106)은 제3 활성 영역(30) 및 제4 활성 영역(40) 사이에 위치하는 부분을 의미하는 것으로 설명한다. The second
제2 필드 절연막(106)은 제3 활성 영역(30) 및 제4 활성 영역(40) 사이에 배치되고, 제3 활성 영역(30) 및 제4 활성 영역(40)에 직접 접촉될 수 있다. The second
즉, 제2 필드 절연막(106)이 제3 활성 영역(30) 및 제4 활성 영역(40)과 직접 접촉하는 것은 제2 필드 절연막(106) 및 제3 활성 영역(30) 사이, 및 제2 필드 절연막(106) 및 제4 활성 영역(40) 사이에는 다른 활성 영역이 개재되지 않는다는 것을 의미한다. That is, direct contact of the second
제2 필드 절연막(106)은 예를 들어, 산화막, 질화막, 산질화막 및 이들의 조합 중 적어도 하나를 포함할 수 있다.The second
또한, 제2 필드 절연막(106)은 제3 활성 영역(30) 및 제2 필드 절연막(106)과, 제4 활성 영역(40) 및 제2 필드 절연막(106) 사이에 형성되는 적어도 하나 이상의 필드 라이너막을 더 포함할 수도 있다.In addition, the second
제1 게이트 전극 구조체(120)는 제1 영역(I)의 기판(100) 상에 형성될 수 있다. 제2 게이트 전극 구조체(220)는 제2 영역(II)의 기판(100) 상에 형성될 수 있다.The first
제2 게이트 전극 구조체(220)는 제3 활성 영역(30), 제4 활성 영역(40) 및 제2 필드 절연막(106)을 가로지를 수 있다. 제2 게이트 전극 구조체(220)는 제4 방향(Y2)으로 길게 연장될 수 있다.The second
제2 게이트 전극 구조체(220)는 제1 부분(220a), 제2 부분(220b)와, 제1 부분(220a) 및 제2 부분(220b) 사이의 제3 부분(220c)을 포함할 수 있다. 제2 게이트 전극 구조체의 제3 부분(220c)은 제2 게이트 전극 구조체의 제1 부분(220a) 및 제2 게이트 전극 구조체의 제2 부분(220b)과 직접 접촉한다.The second
제2 게이트 전극 구조체의 제1 부분(220a)은 p형 금속성 게이트 전극일 수 있다. 제2 게이트 전극 구조체의 제1 부분(220a)은 제3 활성 영역(30) 및 제2 필드 절연막(106) 상에 형성될 수 있다. 제2 게이트 전극 구조체의 제1 부분(220a)은 제3 활성 영역(30) 및 제2 필드 절연막(106)에 걸쳐서 형성될 수 있다. The
제2 게이트 전극 구조체의 제2 부분(220b)은 n형 금속성 게이트 전극일 수 있다. 제2 게이트 전극 구조체의 제2 부분(220b)은 제4 활성 영역(40) 및 제2 필드 절연막(106) 상에 형성될 수 있다. 제2 게이트 전극 구조체의 제2 부분(220b)은 제4 활성 영역(40) 및 제2 필드 절연막(106)에 걸쳐서 형성될 수 있다.The
제2 게이트 전극 구조체의 제3 부분(220c)은 p형 금속성 게이트 전극 및 n형 금속성 게이트 전극을 연결하는 연결 게이트 전극일 수 있다. 또는, 제2 게이트 전극 구조체의 제3 부분(220c)은 p형 금속성 게이트 전극 또는 n형 금속성 게이트 전극의 일부일 수도 있다.The
제3 활성 영역(30)과 제2 게이트 전극 구조체(220)이 교차하는 영역에는 제3 트랜지스터(20p)가 형성되고, 제4 활성 영역(40)과 제2 게이트 전극 구조체(220)가 교차하는 영역에는 제4 트랜지스터(20n)가 형성될 수 있다.A
제2 게이트 전극 구조체의 제1 부분(220a)은 제2 필드 절연막(106) 상으로 연장되므로, 제3 활성 영역(30)뿐만 아니라, 제2 필드 절연막(106)의 일부와 오버랩된다.Since the
제2 게이트 전극 구조체의 제2 부분(220b)은 제2 필드 절연막(106) 상으로 연장되므로, 제4 활성 영역(40)뿐만 아니라, 제2 필드 절연막(106)의 일부와 오버랩된다.Since the
제2 게이트 전극 구조체의 제3 부분(220c)은 제3 활성 영역(30) 및 제4 활성 영역(40) 상으로 연장되지 않는다. 제2 게이트 전극 구조체의 제3 부분(220c)은 제3 활성 영역(30) 및 제4 활성 영역(40)과 중첩되지 않을 수 있다.The
제2 게이트 전극 구조체의 제3 부분(220c)은 제2 필드 절연막(106) 상에서 제2 게이트 전극 구조체의 제1 부분(220a) 및 제2 게이트 전극 구조체의 제2 부분(220b)과 접촉한다.The
층간 절연막(190)은 제1 영역(I)에 형성된 제1 트렌치(120t)와, 제2 영역(II)에 포함된 제2 트렌치(220t)를 포함할 수 있다.The
제2 트렌치(220t)는 제3 활성 영역(30), 제2 필드 절연막(106) 및 제4 활성 영역(40)을 가로지를 수 있다. 즉, 제2 트렌치(220t)는 제3 활성 영역(30) 및 제4 활성 영역(40)과 교차할 수 있다. 제2 트렌치(220t)는 제4 방향(Y2)으로 길게 연장될 수 있다.The
제1 영역(I)에 형성된 제1 스페이서(140)는 제1 트렌치(120t)를 정의할 수 있다. 제2 영역(II)에 형성된 제2 스페이서(240)는 제2 트렌치(220t)를 정의할 수 있다. 제2 스페이서(240)는 기판(100) 상에 형성될 수 있다. 제2 스페이서(240)는 제2 게이트 전극 구조체(220)의 측벽 상에 형성될 수 있다.The
제2 게이트 전극 구조체(220)가 제4 방향(Y2)으로 길게 연장된다. 이에 따라, 제2 게이트 전극 구조체(220)는 제4 방향(Y2)으로 연장되는 장변과, 제3 방향(X2)으로 연장되는 단변을 포함한다. The second
제2 스페이서(240)는 제2 게이트 전극 구조체(220)의 장변을 포함하는 측벽 및 제2 게이트 전극 구조체(220)의 단변을 포함하는 측벽 상에 모두 형성될 수 있지만, 이에 제한되는 것은 아니다.The
제2 스페이서(240)에 관한 설명은 제1 스페이서(140)에 관한 설명과 실질적으로 동일할 수 있으므로, 이하 생략한다.A description of the
제2 게이트 절연막(230)은 기판(100) 상에 형성될 수 있다. 제2 게이트 절연막(230)은 제3 활성 영역(30), 제4 활성 영역(40) 및 제2 필드 절연막(106) 상에 형성될 수 있다. The second
제2 게이트 절연막(230)은 제1 트렌치(220t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제2 트렌치(220t)의 바닥면을 따라 연장되는 제2 게이트 절연막(230)은 제3 활성 영역(30), 제2 필드 절연막(106) 및 제4 활성 영역(40)을 가로지를 수 있다.The second
제2 게이트 전극 구조체(220)는 제1 게이트 절연막(230) 상에 형성될 수 있다. 제2 게이트 절연막(230)은 제2 게이트 전극 구조체(220)와 기판(100) 사이에 형성될 수 있다. 제2 게이트 절연막(230)은 제2 게이트 전극 구조체(220) 하부에 형성될 수 있다. The second
제2 게이트 전극 구조체(220)는 제2 트렌치(220t)를 채울 수 있다. 제2 게이트 전극 구조체(220)의 상면은 제2 스페이서(240)의 상면 및 층간 절연막(190)의 상면과 동일 평면에 놓일 수 있다.The second
제2 게이트 전극 구조체(220)는 제2 게이트 절연막(230) 상에 순차적으로 형성된 제2 하부 도전막(225)과, 제2 식각 방지막(224)과, 제2 일함수 조절막(221)과, 제2 삽입막(222)과, 제2 필링막(223)을 포함할 수 있다.The second
제2 하부 도전막(225)은 제2 게이트 절연막(230) 상에 형성될 수 있다. 제2 하부 도전막(225)은 제3 활성 영역(30), 제4 활성 영역(40) 및 제2 필드 절연막(106) 상에 형성될 수 있다.The second lower
제2 하부 도전막(225)은 제2 트렌치(220t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제2 하부 도전막(225)은 제2 게이트 절연막(230)의 프로파일을 따라 연장될 수 있다.The second lower
제2 트렌치(220t)의 바닥면을 따라 연장되는 제2 하부 도전막(225)은 제3 활성 영역(30), 제2 필드 절연막(106) 및 제4 활성 영역(40)을 가로지를 수 있다.The second lower
제1 하부 도전막(125) 및 제2 하부 도전막(225)은 동일한 물질을 포함할 수 있다.The first lower
제2 식각 방지막(224)은 제2 하부 도전막(225) 상에 형성될 수 있다. 제2 하부 도전막(225)은 제3 활성 영역(30), 제4 활성 영역(40) 및 제2 필드 절연막(106) 상에 형성될 수 있다.The second
제2 식각 방지막(224)은 제2 트렌치(220t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제2 식각 방지막(224)은 제2 하부 도전막(225)의 프로파일을 따라 연장될 수 있다.The second
제2 트렌치(220t)의 바닥면을 따라 연장되는 제2 식각 방지막(224)은 제3 활성 영역(30), 제2 필드 절연막(106) 및 제4 활성 영역(40)을 가로지를 수 있다.The second
제1 식각 방지막(124) 및 제2 식각 방지막(224)은 동일한 물질을 포함할 수 있다.The first
제2 일함수 조절막(221)은 제2 식각 방지막(224) 상에 형성될 수 있다. 제2 일함수 조절막(221)은 제3 활성 영역(30), 제4 활성 영역(40) 및 제2 필드 절연막(106) 상에 형성될 수 있다.The second work
제2 일함수 조절막(221)은 제2 트렌치(220t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제2 일함수 조절막(221)은 제2 식각 방지막(224)의 프로파일을 따라 연장될 수 있다.The second work
제2 트렌치(220t)의 바닥면을 따라 연장되는 제2 일함수 조절막(221)은 제3 활성 영역(30), 제2 필드 절연막(106) 및 제4 활성 영역(40)을 가로지를 수 있다.The second work
제2 일함수 조절막(221)은 예를 들어, 티타늄 질화물(TiN)을 포함할 수 있다. The second work
도 19에서, 제2 게이트 전극 구조체의 제3 부분(220c)에서 제2 일함수 조절막(221)의 두께(t62)는, 제2 게이트 전극 구조체의 제1 부분(220a)에서 제2 일함수 조절막(221)의 두께(t42)보다 크고, 제2 게이트 전극 구조체의 제2 부분(220b)에서 제2 일함수 조절막(221)의 두께(t52)보다 크다. In FIG. 19 , the thickness t62 of the second work
또한, 제2 게이트 전극 구조체의 제1 부분(220a)에서 제2 일함수 조절막(221)의 두께(t42)는, 제2 게이트 전극 구조체의 제2 부분(220b)에서 제2 일함수 조절막(221)의 두께(t52)보다 클 수 있다. 즉, 제3 활성 영역(30) 상에서 제2 일함수 조절막(221)의 두께(t42)는 제4 활성 영역(40) 상에서 제2 일함수 조절막(221)의 두께(t52)보다 클 수 있다.In addition, the thickness t42 of the second work
도 19에서, 제2 게이트 전극 구조체(220)에 포함된 제1 부분(220a), 제2 부분(220b) 및 제3 부분(220c)는 제1 일함수 조절막(121)의 두께 변화에 의해 정의되고, 구분될 수 있다.19 , the
제1 게이트 전극 구조체의 제3 부분(120c)의 폭은 제1 폭(W1)이고, 제2 게이트 전극 구조체의 제3 부분(220c)의 폭은 제2 폭(W2)일 수 있다. 예를 들어, 제1 게이트 전극 구조체의 제3 부분(120c)의 폭(W1)은 제2 게이트 전극 구조체의 제3 부분(220c)의 폭(W2)과 다를 수 있지만, 이에 제한되는 것은 아니다.The width of the
제2 삽입막(222)은 제2 일함수 조절막(221) 상에 형성될 수 있다. 제2 삽입막(222)은 제3 활성 영역(30), 제4 활성 영역(40) 및 제2 필드 절연막(106) 상에 형성될 수 있다.The
제2 삽입막(222)은 제2 트렌치(220t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제2 삽입막(222)은 제2 일함수 조절막(221)의 프로파일을 따라 연장될 수 있다.The
제2 트렌치(220t)의 바닥면을 따라 연장되는 제2 삽입막(222)은 제3 활성 영역(30), 제2 필드 절연막(106) 및 제4 활성 영역(40)을 가로지를 수 있다. The
제1 삽입막(122) 및 제2 삽입막(222)은 동일한 물질을 포함할 수 있다.The
제2 필링막(223)은 제2 삽입막(222) 상에 형성될 수 있다. 제2 필링막(223)은 제3 활성 영역(30), 제4 활성 영역(40) 및 제2 필드 절연막(106) 상에 형성될 수 있다.The
제1 필링막(123) 및 제2 필링막(223)은 동일한 물질을 포함할 수 있다.The
제2 일함수 조절막(221) 상의 제2 삽입막(222) 및 제2 필링막(223)은 제2 상부 게이트 전극(227)일 수 있다.The
제2 게이트 전극 구조체의 제1 부분(220a)에서 제2 상부 게이트 전극(227)의 두께(t41)는, 제2 게이트 전극 구조체의 제3 부분(220c)에서 제2 상부 게이트 전극(227)의 두께(t61)과 다를 수 있다. The thickness t41 of the second
제2 게이트 전극 구조체의 제2 부분(220b)에서 제2 상부 게이트 전극(227)의 두께(t51)는, 제2 게이트 전극 구조체의 제3 부분(220c)에서 제2 상부 게이트 전극(227)의 두께(t61)과 다를 수 있다. The thickness t51 of the second
덧붙여, 제2 게이트 전극 구조체의 제1 부분(220a)에서 제2 상부 게이트 전극(227)의 두께(t41)는, 제2 게이트 전극 구조체의 제2 부분(220b)에서 제2 상부 게이트 전극(227)의 두께(t51)와 다를 수 있다.In addition, the thickness t41 of the second
도 19에서, 제2 게이트 전극 구조체의 제3 부분(220c)에서 제2 상부 게이트 전극(227)의 두께(t61)는 제2 게이트 전극 구조체의 제1 부분(220a)에서 제2 상부 게이트 전극(227)의 두께(t41)보다 작고, 제2 게이트 전극 구조체의 제2 부분(220b)에서 제2 상부 게이트 전극(227)의 두께(t51)보다 작을 수 있다. 19, the thickness t61 of the second
또한, 제2 게이트 전극 구조체의 제1 부분(220a)에서 제2 상부 게이트 전극(227)의 두께(t41)는, 제2 게이트 전극 구조체의 제2 부분(220b)에서 제2 상부 게이트 전극(227)의 두께(t51)보다 작을 수 있다.In addition, the thickness t41 of the second
도 19에서, 도 18의 A - A 및 D - D를 따라 절단한 단면도는 도 2a와 유사한 것으로 도시하였지만, 이에 제한되는 것은 아니다. 도 18의 A - A 및 D - D를 따라 절단한 단면도는 각각 도 2a, 도 2b, 도 4 및 도 12 중 어느 하나와 유사할 수 있다. In FIG. 19, cross-sectional views taken along lines A-A and D-D of FIG. 18 are similar to those of FIG. 2A, but are not limited thereto. Cross-sectional views taken along A-A and D-D of FIG. 18 may be similar to any one of FIGS. 2A, 2B, 4, and 12, respectively.
또는, 도 18의 A - A 및 D - D를 따라 절단한 단면도는 각각 도 5와 유사할 수도 있다. Alternatively, cross-sectional views taken along lines A-A and D-D of FIG. 18 may be similar to those of FIG. 5 .
덧붙여, 도 18 및 도 19에서, 제1 내지 제4 활성 영역(10, 20, 30, 40)은 각각 핀형 패턴일 수 있음은 물론이다.Additionally, in FIGS. 18 and 19 , the first to fourth
도 20은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 18 및 도 19를 이용하여 설명한 것과 다른 점을 위주로 설명한다. 20 is a diagram for describing a semiconductor device according to some embodiments of the inventive concept. For convenience of description, the description will focus on differences from those described with reference to FIGS. 18 and 19 .
참고적으로, 도 20의 제1 식각 방지막(124) 및 제2 식각 방지막(224)의 형상은 각각 도 8a 및 도 8b 중 어느 하나와 유사할 수 있다.For reference, the shapes of the first
도 20을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 게이트 전극 구조체의 제3 부분(120c)에서 제1 상부 게이트 전극(127)의 두께(t31)는 제1 게이트 전극 구조체의 제1 부분(120a)에서 제1 상부 게이트 전극(127)의 두께(t11)보다 클 수 있다.Referring to FIG. 20 , in the semiconductor device according to some embodiments of the present invention, the thickness t31 of the first
제1 게이트 전극 구조체의 제3 부분(120c)에서 제1 상부 게이트 전극(127)의 두께(t31)는, 제1 게이트 전극 구조체의 제2 부분(120b)에서 제1 상부 게이트 전극(127)의 두께(t21)보다 클 수 있다. The thickness t31 of the first
제1 게이트 전극 구조체의 제1 부분(120a)에서 제1 상부 게이트 전극(127)의 두께(t11)는, 제1 게이트 전극 구조체의 제2 부분(120b)에서 제1 상부 게이트 전극(127)의 두께(t21)보다 작을 수 있다.The thickness t11 of the first
또한, 제1 게이트 전극 구조체의 제1 부분(120a)에서 제1 일함수 조절막(121)의 두께(t12)는, 제1 게이트 전극 구조체의 제2 부분(120b)에서 제1 일함수 조절막(121)의 두께(t22)보다 클 수 있다.In addition, the thickness t12 of the first work
제1 게이트 전극 구조체의 제3 부분(120c)에서 제1 일함수 조절막(121)의 두께는 제1 게이트 전극 구조체의 제2 부분(120b)에서 제1 일함수 조절막(121)의 두께(t22)와 실질적으로 동일할 수 있지만, 이에 제한되는 것은 아니다. The thickness of the first work
제2 게이트 전극 구조체의 제3 부분(220c)에서 제2 상부 게이트 전극(227)의 두께(t61)는 제2 게이트 전극 구조체의 제1 부분(220a)에서 제2 상부 게이트 전극(227)의 두께(t41)보다 클 수 있다.The thickness t61 of the second
제2 게이트 전극 구조체의 제3 부분(220c)에서 제2 상부 게이트 전극(227)의 두께(t61)는, 제2 게이트 전극 구조체의 제2 부분(220b)에서 제2 상부 게이트 전극(227)의 두께(t51)보다 클 수 있다. The thickness t61 of the second
제2 게이트 전극 구조체의 제1 부분(220a)에서 제2 상부 게이트 전극(227)의 두께(t41)는, 제2 게이트 전극 구조체의 제2 부분(220b)에서 제2 상부 게이트 전극(227)의 두께(t51)보다 작을 수 있다.The thickness t41 of the second
또한, 제2 게이트 전극 구조체의 제1 부분(220a)에서 제2 일함수 조절막(221)의 두께(t42)는, 제2 게이트 전극 구조체의 제2 부분(220b)에서 제2 일함수 조절막(221)의 두께(t52)보다 클 수 있다.In addition, the thickness t42 of the second work
제2 게이트 전극 구조체의 제3 부분(220c)에서 제2 일함수 조절막(221)의 두께는 제2 게이트 전극 구조체의 제2 부분(220b)에서 제2 일함수 조절막(221)의 두께(t52)와 실질적으로 동일할 수 있지만, 이에 제한되는 것은 아니다. The thickness of the second work
도 8a 및 도 8b를 고려할 때, 제1 게이트 전극 구조체(120)에 포함된 제1 부분(120a), 제2 부분(120b) 및 제3 부분(120c)는 제1 식각 방지막(124)의 두께 변화에 의해 정의되고, 구분될 수 있다. 또한, 제2 게이트 전극 구조체(220)에 포함된 제1 부분(220a), 제2 부분(220b) 및 제3 부분(220c)는 제2 식각 방지막(224)의 두께 변화에 의해 정의되고, 구분될 수 있다.8A and 8B , the
제1 게이트 전극 구조체의 제3 부분(120c)의 폭(W1)은 제2 게이트 전극 구조체의 제3 부분(220c)의 폭(W2)과 다를 수 있지만, 이에 제한되는 것은 아니다.The width W1 of the
도 20에서, 도 18의 A - A 및 D - D를 따라 절단한 단면도는 도 7과 유사한 것으로 도시하였지만, 이에 제한되는 것은 아니다. 도 17의 A - A 및 D - D를 따라 절단한 단면도는 각각 도 7, 도 9, 및 도 11 중 어느 하나와 유사할 수 있다.In FIG. 20, cross-sectional views taken along lines A-A and D-D of FIG. 18 are similar to those of FIG. 7, but are not limited thereto. Cross-sectional views taken along lines A-A and D-D of FIG. 17 may be similar to any one of FIGS. 7, 9, and 11, respectively.
도 21은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 18 및 도 19를 이용하여 설명한 것과 다른 점을 위주로 설명한다.21 is a diagram for describing a semiconductor device according to some embodiments of the inventive concept. For convenience of description, the description will focus on differences from those described with reference to FIGS. 18 and 19 .
참고적으로, 도 21의 제2 식각 방지막(224)의 형상은 각각 도 8a 및 도 8b 중 어느 하나와 유사할 수 있다.For reference, the shape of the second
도 21을 참고하면, 제2 게이트 전극 구조체의 제3 부분(220c)에서 제2 상부 게이트 전극(227)의 두께(t61)는 제2 게이트 전극 구조체의 제1 부분(220a)에서 제2 상부 게이트 전극(227)의 두께(t41)보다 클 수 있다.Referring to FIG. 21 , the thickness t61 of the second
제2 게이트 전극 구조체의 제3 부분(220c)에서 제2 상부 게이트 전극(227)의 두께(t61)는, 제2 게이트 전극 구조체의 제2 부분(220b)에서 제2 상부 게이트 전극(227)의 두께(t51)보다 클 수 있다.The thickness t61 of the second
도 21에서, 도 18의 A - A 및 D - D를 따라 절단한 단면도는 도 7과 유사한 것으로 도시하였지만, 이에 제한되는 것은 아니다. 도 18의 A - A 및 D - D를 따라 절단한 단면도는 각각 도 7, 도 9, 및 도 11 중 어느 하나와 유사할 수 있다.In FIG. 21, cross-sectional views taken along lines A-A and D-D of FIG. 18 are similar to those of FIG. 7, but are not limited thereto. Cross-sectional views taken along A-A and D-D of FIG. 18 may be similar to any one of FIGS. 7, 9, and 11, respectively.
도 22는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 23은 도 22의 A - A 및 D - D를 따라 절단한 단면도이다. 설명의 편의상, 도 18 및 도 19를 이용하여 설명한 것과 다른 점을 위주로 설명한다.22 is a plan view for describing a semiconductor device according to some embodiments of the inventive concept. 23 is a cross-sectional view taken along A-A and D-D of FIG. 22; For convenience of description, the description will focus on differences from those described with reference to FIGS. 18 and 19 .
도 22 및 도 23을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제2 게이트 전극 구조체의 제1 부분(220a) 및 제2 게이트 전극 구조체의 제2 부분(220b)은 직접 접촉할 수 있다.22 and 23 , in the semiconductor device according to some embodiments of the present invention, the
제3 활성 영역(30) 및 제4 활성 영역(40) 사이에서, 제2 일함수 조절막(221)의 두께는 일정한 두께를 유지하다가, 감소하고, 이후 다시 일정한 두께를 유지할 수 있다. 즉, 제3 활성 영역(30) 및 제4 활성 영역(40) 사이에서, 제2 일함수 조절막(221)의 두께는 t42로 유지되다가, t52로 변한 후 유지될 수 있다.Between the third
다르게 설명하면, 제3 활성 영역(30) 및 제4 활성 영역(40) 사이에서 제2 일함수 조절막(221)은, 제3 활성 영역(30) 상의 제2 일함수 조절막(221)의 두께(t42) 및 제4 활성 영역(40) 상의 제2 일함수 조절막(221)의 두께(t52)보다 큰 부분을 포함하지 않을 수 있다. In other words, the second work
도 24 및 도 25는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 회로도 및 레이아웃도이다.24 and 25 are circuit diagrams and layout diagrams for describing semiconductor devices according to some embodiments of the inventive concept.
도 24 및 도 25를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(/BL)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.24 and 25 , a semiconductor device according to some embodiments of the present invention includes a pair of inverters INV1 and INV2 connected in parallel between a power node Vcc and a ground node Vss, respectively. may include a first pass transistor PS1 and a second pass transistor PS2 connected to output nodes of the inverters INV1 and INV2 of . The first pass transistor PS1 and the second pass transistor PS2 may be connected to the bit line BL and the complementary bit line /BL, respectively. Gates of the first pass transistor PS1 and the second pass transistor PS2 may be connected to the word line WL.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PMOS 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터일 수 있다.The first inverter INV1 includes a first pull-up transistor PU1 and a first pull-down transistor PD1 connected in series, and the second inverter INV2 includes a second pull-up transistor PU2 and a second pull-down transistor connected in series. and a transistor PD2. The first pull-up transistor PU1 and the second pull-up transistor PU2 may be PMOS transistors, and the first pull-down transistor PD1 and the second pull-down transistor PD2 may be NMOS transistors.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결된다.In addition, the input node of the first inverter INV1 is connected to the output node of the second inverter INV2 in order to form one latch circuit between the first inverter INV1 and the second inverter INV2. , the input node of the second inverter INV2 is connected to the output node of the first inverter INV1.
여기서, 도 24 및 도 25를 참조하면, 서로 이격된 제5 활성 영역(310), 제6 활성 영역(320), 제7 활성 영역(330), 제8 활성 영역(340)은 일 방향(예를 들어, 도 25의 상하방향)으로 길게 연장되도록 형성된다. 제6 활성 영역(320), 제7 활성 영역(330)은 제5 활성 영역(310), 제8 활성 영역(340)보다 연장 길이가 짧을 수 있다. Here, referring to FIGS. 24 and 25, the fifth
또한, 제1 도전성 라인(351), 제2 도전성 라인(352), 제3 도전성 라인(353), 제4 도전성 라인(354)은 타 방향(예를 들어, 도 25의 좌우 방향)으로 길게 연장되고, 제5 활성 영역(310) 내지 제8 활성 영역(340)을 교차하도록 형성된다. 구체적으로, 제1 도전성 라인(351)은 제5 활성 영역(310)과 제6 활성 영역(320)을 완전히 교차하고, 제7 활성 영역(330)의 종단과 일부 오버랩될 수 있다. 제3 도전성 라인(353)은 제8 활성 영역(340)과 제7 활성 영역(330)을 완전히 교차하고, 제6 활성 영역(320)의 종단과 일부 오버랩될 수 있다. 제2 도전성 라인(352), 제4 도전성 라인(354)은 각각 제5 활성 영역(310), 제8 활성 영역(340)을 교차하도록 형성된다. In addition, the first
도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 도전성 라인(351)과 제6 활성 영역(320)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 도전성 라인(351)과 제5 활성 영역(310)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2 도전성 라인(352)과 제5 활성 영역(310)이 교차되는 영역 주변에 정의된다. 제2 풀업 트랜지스터(PU2)는 제3 도전성 라인(353)과 제7 활성 영역(330)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 도전성 라인(353)과 제8 활성 영역(340)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제4 도전성 라인(354)과 제8 활성 영역(340)이 교차되는 영역 주변에 정의된다.As shown, the first pull-up transistor PU1 is defined around a region where the first
명확하게 도시하지 않았으나, 제1 내지 제4 도전성 라인(351~354)과, 제5 내지 제8 활성 영역(310, 320, 330, 340)이 교차되는 영역의 양측에는 소오스/드레인이 형성될 수 있다.Although not clearly shown, a source/drain may be formed on both sides of a region where the first to fourth
또한, 다수의 컨택(350)이 형성될 수 있다. Also, a plurality of
뿐만 아니라, 공유 컨택(shared contact)(361)은 제6 활성 영역(320), 제3 도전성 라인(353)과, 배선(371)을 동시에 연결한다. 공유 컨택(362)은 제7 활성 영역(330), 제1 도전성 라인(351)과, 배선(372)을 동시에 연결한다. In addition, the shared
예를 들어, 제1 도전성 라인(351) 및 제3 도전성 라인(353)은 도 1 내지 도 17b 중, 제1 게이트 전극 구조체(120)에 대응되고, 제6 활성 영역(320) 및 제7 활성 영역(330)은 도 1 내지 도 17b 중, 제1 활성 영역(10) 및 제1 핀형 패턴(110)에 대응되고, 제5 활성 영역(310) 및 제8 활성 영역(340)은 도 1 내지 도 17b 중, 제2 활성 영역(20) 및 제2 핀형 패턴(115)에 대응될 수 있다.For example, the first
도 26 내지 도 33은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 26 to 33 are intermediate diagrams for explaining a method of manufacturing a semiconductor device according to some embodiments of the present invention.
참고적으로, 도 26 내지 도 33은 도 1의 A - A 방향을 따라 절단한 단면도를 도시한 도면이다. For reference, FIGS. 26 to 33 are cross-sectional views taken along the A-A direction of FIG. 1 .
도 26을 참고하면, 제1 활성 영역(10)과, 제2 활성 영역(20)과, 제1 필드 절연막(105)을 포함하는 기판(100)이 제공한다.Referring to FIG. 26 , a
기판(100) 상에 제1 활성 영역(10), 제1 필드 절연막(105) 및 제2 활성 영역(20)을 가로지르는 더미 게이트 절연막(130p)과 더미 게이트 전극(120p)를 형성한다.A dummy
더미 게이트 절연막(130p)은 예를 들어, 실리콘 산화막(SiO2), 실리콘 산질화막(SiON) 및 이들의 조합 중 하나를 포함할 수 있다. 더미 게이트 전극(120p)는 예를 들어, 실리콘일 수 있고, 구체적으로, 다결정 실리콘(poly Si), 비정질 실리콘(a-Si) 및 이들의 조합 중 하나를 포함할 수 있다.The dummy
더미 게이트 전극(120p)의 측벽에 제1 스페이서(140)이 형성될 수 있다. 도시되지 않았지만, 제1 스페이서(140)가 형성된 후, 제1 활성 영역(10) 및 제2 활성 영역(20)에 소오스/드레인이 형성될 수 있다.A
이어서, 기판(100) 상에, 더미 게이트 전극(120p)을 덮는 층간 절연막(190)이 형성될 수 있다. Subsequently, an
이어서, 층간 절연막(190)을 평탄화하여, 더미 게이트 전극(120p)의 상면이 노출되도록 할 수 있다.Next, the
도 27을 참고하면, 더미 게이트 전극(120p) 및 더미 게이트 절연막(130p)이 제거될 수 있다. Referring to FIG. 27 , the
이를 통해, 제1 활성 영역(10), 제1 필드 절연막(105) 및 제2 활성 영역(20)을 가로지르는 제1 트렌치(120t)가 형성될 수 있다. Through this, a
도 28을 참고하면, 기판(100) 상에, 프리(pre) 게이트 절연막(130a)이 형성될 수 있다. Referring to FIG. 28 , a pre-gate
프리 게이트 절연막(130a)는 제1 트렌치(120t)의 측벽 및 바닥면과, 층간 절연막(190)의 상면을 따라 연장될 수 있다.The pre-gate
이어서, 프리 게이트 절연막(130a) 상에, 프리 하부 도전막(125p) 및 프리 식각 방지막(124p)가 순차적으로 형성될 수 있다.Subsequently, a pre lower
프리 하부 도전막(125p) 및 프리 식각 방지막(124p)은 각각 제1 트렌치(120t)의 측벽 및 바닥면과, 층간 절연막(190)의 상면을 따라 연장될 수 있다.The free lower
이어서, 프리 식각 방지막(124p) 상에, 제1 도전막(121a)이 형성될 수 있다. 제1 도전막(121a)은 제1 트렌치(120t)의 측벽 및 바닥면과, 층간 절연막(190)의 상면을 따라 연장될 수 있다.Subsequently, a first
제1 도전막(121a)은 예를 들어, 티타늄 질화물(TiN)을 포함할 수 있다.The first
도 29a 및 도 29b를 참고하면, 제1 트렌치(120t)의 바닥면에 형성된 제1 도전막(121a)의 일부를 덮는 제1 마스크 패턴(50)이 제1 트렌치(120t) 내에 형성될 수 있다.Referring to FIGS. 29A and 29B , a
제1 마스크 패턴(50)은 제2 활성 영역(20) 및 제1 필드 절연막(105)의 일부 상에 형성된 제1 도전막(121a)를 덮을 수 있다. 제1 마스크 패턴(50)은 제1 활성 영역(10) 상에 형성된 제1 도전막(121a)를 덮지 않는다.The
이어서, 제1 마스크 패턴(50)을 마스크로 이용하여, 제1 도전막(121a)의 적어도 일부를 제거하여, 패터닝된 제1 도전막(121pa)가 형성될 수 있다.Then, using the
도 29a는 제1 마스크 패턴(50)에 의해 덮이지 않은 제1 도전막(121a)이 전체적으로 제거된 것을 도시하였다.29A shows that the entire first
한편, 도 29b는 제1 마스크 패턴(50)에 의해 덮이지 않은 제1 도전막(121a)이 일부 제거된 것을 도시하였다.Meanwhile, FIG. 29B shows that a portion of the first
이를 통해, 패터닝된 제1 도전막(121pa)은 제1 부분(121paa)과, 제1 부분(121paa)보다 두꺼운 제2 부분(121pab)을 포함할 수 있다.Through this, the patterned first conductive layer 121pa may include a first portion 121paa and a second portion 121pab thicker than the first portion 121paa.
이어서, 제1 마스크 패턴(50)은 제거된다.Then, the
참고적으로, 도 30 및 도 31은 도 29a의 패터닝된 제1 도전막(121pa)을 이용하여 진행되는 제조 방법을 설명한다.For reference, FIGS. 30 and 31 describe a manufacturing method using the patterned first conductive layer 121pa of FIG. 29A.
도 30을 참고하면, 패터닝된 제1 도전막(121pa) 상에, 제1 트렌치(120t)의 측벽 및 바닥면을 따라 연장되는 제2 도전막(121b)이 형성된다. Referring to FIG. 30 , a second
제2 도전막(121b)은 예를 들어, 티타늄 질화물(TiN)을 포함할 수 있다.The second
도 31을 참고하면, 제1 트렌치(120t)의 바닥면에 형성된 제2 도전막(121b)의 일부를 덮는 제2 마스크 패턴(51)이 제1 트렌치(120t) 내에 형성될 수 있다.Referring to FIG. 31 , a
제2 마스크 패턴(51)은 제1 트렌치(120t)의 바닥면에 형성된 패터닝된 제1 도전막(121pa)의 일부와 중첩될 수 있다. 패터닝된 제1 도전막(121pa)의 나머지는 제2 마스크 패턴(51)과 중첩되지 않는다.The
이어서, 제2 마스크 패턴(51)을 마스크로 이용하여, 제2 도전막(121b)를 제거하여, 패터닝된 제2 도전막(121pb)가 형성될 수 있다. 패터닝된 제2 도전막(121pb)이 형성되는 동안, 제2 마스크 패턴(51)과 중첩되지 않은 패터닝된 제1 도전막(121pa)의 나머지도 제거될 수 있다.Subsequently, the patterned second conductive layer 121pb may be formed by removing the second
이어서, 제2 마스크 패턴(51)은 제거된다.Then, the
도 32a 및 도 32b를 참고하면, 제1 트렌치(120t) 내에 남아있는 패터닝된 제1 도전막(121pa) 및 패터닝된 제2 도전막(121pb) 상에, 제3 도전막(121c)이 형성될 수 있다. Referring to FIGS. 32A and 32B , a third
제3 도전막(121c)은 제1 트렌치(120t)의 측벽 및 바닥면을 따라 연장될 수 있다. The third
제3 도전막(121c)은 예를 들어, 티타늄 질화물(TiN)을 포함할 수 있다.The third
이를 통해, 제1 트렌치(120t)의 측벽 및 바닥면을 따라 연장되는 프리 일함수 조절막(121p)가 형성될 수 있다. 프리 일함수 조절막(121p)은 패터닝된 제1 도전막(121pa), 패터닝된 제2 도전막(121pb) 및 제3 도전막(121c)을 포함할 수 있다.Through this, the free work
도 32a는 도 29a의 패터닝된 제1 도전막(121pa)에 의해 제조된 프리 일함수 조절막(121p)을 도시한다.FIG. 32A shows a free work
한편, 도 32b는 도 29b의 패터닝된 제1 도전막(121pa)에 의해 제조된 프리 일함수 조절막(121p)을 도시한다.Meanwhile, FIG. 32B shows the free work
도 33을 참고하면, 프리 일함수 조절막(121p) 상에, 프리 삽입막(122p)이 형성될 수 있다. 프리 삽입막(122p)은 제1 트렌치(120t)의 측벽 및 바닥면과, 층간 절연막(190)의 상면을 따라 연장될 수 있다.Referring to FIG. 33 , a
이어서, 프리 삽입막(122p) 상에, 제1 트렌치(120t)를 채우는 프리 필링막(123p)이 형성될 수 있다.Subsequently, a
도 2a를 참고하면, 층간 절연막(190)의 상면 상에 형성된 프리 필링막(123p), 프리 삽입막(122p), 프리 일함수 조절막(121p), 프리 식각 방지막(124p), 프리 하부 도전막(125p) 및 프리 게이트 절연막(130a)을 제거하여, 제1 게이트 절연막(130) 및 제1 게이트 전극 구조체(120)가 형성될 수 있다. Referring to FIG. 2A , a
도 34 및 도 35는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 34은 도 30 이후의 제조 공정일 수 있다.34 and 35 are intermediate diagrams for explaining a method of manufacturing a semiconductor device according to some embodiments of the present invention. 34 may be a manufacturing process after FIG. 30 .
도 34를 참고하면, 제1 트렌치(120t)의 바닥면에 형성된 제2 도전막(121b)의 일부를 덮는 제2 마스크 패턴(51)이 제1 트렌치(120t) 내에 형성될 수 있다.Referring to FIG. 34 , a
제2 마스크 패턴(51)은 제1 트렌치(120t)의 바닥면에 형성된 패터닝된 제1 도전막(121pa)과 중첩되지 않는다. The
제2 마스크 패턴(51)과 중첩되지 않는 부분에, 패터닝된 제1 도전막(121pa)이 있으므로, 제2 마스크 패턴(51)과 중첩되지 않는 부분은 제2 도전막(121b)만 있는 부분과, 제2 도전막(121b) 및 패터닝된 제1 도전막(121pa)이 있는 부분이 혼재되어 있다.Since the patterned first conductive layer 121pa is present in the portion that does not overlap with the
제2 마스크 패턴(51)을 마스크로 이용하여, 제2 도전막(121b)를 제거하여, 패터닝된 제2 도전막(121pb)가 형성될 수 있다. 패터닝된 제2 도전막(121pb)이 형성되는 동안, 제2 마스크 패턴(51)과 중첩되지 않은 패터닝된 제1 도전막(121pa)과, 제2 도전막(121b)이 제거될 수 있다.A patterned second conductive layer 121pb may be formed by removing the second
이 때, 제2 도전막(121b) 및 패터닝된 제1 도전막(121pa)의 두께는 제2 도전막(121b)의 두께보다 두꺼우므로, 제2 도전막(121b) 및 패터닝된 제1 도전막(121pa)이 제거되는 동안, 제2 도전막(121b)만 있었던 부분의 프리 식각 방지막(124p)은 노출될 수 있다.At this time, since the second
프리 식각 방지막(124p)이 노출된 후, 프리 식각 방지막(124p)의 일부도 제거될 수 있다.After the
이어서, 제2 마스크 패턴(51)은 제거된다.Then, the
도 35를 참고하면, 제1 트렌치(120t) 내의 패터닝된 제2 도전막(121pb) 상에 제3 도전막(121c)이 형성될 수 있다. Referring to FIG. 35 , a third
제3 도전막(121c)은 제1 트렌치(120t)의 측벽 및 바닥면을 따라 연장될 수 있다. The third
제3 도전막(121c)은 예를 들어, 티타늄 질화물(TiN)을 포함할 수 있다.The third
이를 통해, 제1 트렌치(120t)의 측벽 및 바닥면을 따라 연장되는 프리 일함수 조절막(121p)가 형성될 수 있다. 프리 일함수 조절막(121p)은 패터닝된 제2 도전막(121pb) 및 제3 도전막(121c)을 포함할 수 있다.Through this, the free work
도 36은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.36 is a block diagram of an SoC system including a semiconductor device according to example embodiments.
도 36을 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.Referring to FIG. 36 , the
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.The
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다. The
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다. The
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.The
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.The
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.The
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.The
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나를 포함할 수 있다.At least one of the components of the
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although the embodiments of the present invention have been described with reference to the accompanying drawings, those skilled in the art can realize that the present invention can be implemented in other specific forms without changing the technical spirit or essential features. you will be able to understand Therefore, the embodiments described above should be understood as illustrative in all respects and not limiting.
10, 20, 30, 40: 활성 영역 120, 220: 게이트 구조체
105, 106: 필드 절연막 110, 115: 핀형 패턴
121, 221: 일함수 조절막 122, 222: 삽입막
123, 223: 필링막 127, 227: 상부 게이트 전극10, 20, 30, 40:
105, 106:
121, 221: work
123, 223: peeling
Claims (20)
상기 기판 상에, 상기 제1 활성 영역, 상기 제2 활성 영역 및 상기 필드 절연막을 가로지르는 게이트 전극 구조체를 포함하고,
상기 게이트 전극 구조체는 상기 제1 활성 영역과 상기 필드 절연막에 걸쳐 형성되는 제1 부분과, 상기 제2 활성 영역과 상기 필드 절연막에 걸쳐 형성되는 제2 부분과, 상기 필드 절연막 상에서 상기 제1 부분 및 상기 제2 부분과 직접 접촉하는 제3 부분을 포함하고,
상기 게이트 전극 구조체는 상기 제1 활성 영역, 상기 필드 절연막 및 상기 제2 활성 영역을 가로지르는 삽입막과, 상기 삽입막 상의 필링막을 포함하는 상부 게이트 전극을 포함하고,
상기 게이트 전극 구조체의 제3 부분에서 상기 상부 게이트 전극의 두께는 상기 게이트 전극 구조체의 제1 부분에서 상기 상부 게이트 전극의 두께와 다르고,
상기 게이트 전극 구조체의 제3 부분에서 상기 상부 게이트 전극의 두께는 상기 게이트 전극 구조체의 제2 부분에서 상기 상부 게이트 전극의 두께와 다르고,
상기 게이트 전극 구조체의 제1 부분에서 상기 상부 게이트 전극의 두께는 상기 게이트 전극 구조체의 제2 부분에서 상기 상부 게이트 전극의 두께와 다른 반도체 장치.a substrate including a first active region, a second active region, and a field insulating layer directly contacting the first active region and the second active region between the first active region and the second active region; and
On the substrate, including a gate electrode structure crossing the first active region, the second active region and the field insulating film,
The gate electrode structure includes a first portion formed over the first active region and the field insulating layer, a second portion formed over the second active region and the field insulating layer, and the first portion and the first portion formed on the field insulating layer. a third portion in direct contact with the second portion;
The gate electrode structure includes an upper gate electrode including an insertion film crossing the first active region, the field insulating film, and the second active region, and a filling film on the insertion film,
The thickness of the upper gate electrode in the third portion of the gate electrode structure is different from the thickness of the upper gate electrode in the first portion of the gate electrode structure,
The thickness of the upper gate electrode in the third portion of the gate electrode structure is different from the thickness of the upper gate electrode in the second portion of the gate electrode structure,
The thickness of the upper gate electrode in the first portion of the gate electrode structure is different from the thickness of the upper gate electrode in the second portion of the gate electrode structure.
상기 게이트 전극 구조체의 제3 부분에서 상기 상부 게이트 전극의 두께는 상기 게이트 전극 구조체의 제1 부분의 상기 상부 게이트 전극의 두께보다 작고,
상기 게이트 전극 구조체의 제3 부분에서 상기 상부 게이트 전극의 두께는 상기 게이트 전극 구조체의 제2 부분의 상기 상부 게이트 전극의 두께보다 작은 반도체 장치.According to claim 1,
The thickness of the upper gate electrode in the third portion of the gate electrode structure is smaller than the thickness of the upper gate electrode in the first portion of the gate electrode structure,
The thickness of the upper gate electrode in the third portion of the gate electrode structure is smaller than the thickness of the upper gate electrode in the second portion of the gate electrode structure.
상기 게이트 전극 구조체의 제3 부분에서 상기 상부 게이트 전극의 두께는 상기 게이트 전극 구조체의 제1 부분의 상기 상부 게이트 전극의 두께보다 크고,
상기 게이트 전극 구조체의 제3 부분에서 상기 상부 게이트 전극의 두께는 상기 게이트 전극 구조체의 제2 부분의 상기 상부 게이트 전극의 두께보다 큰 반도체 장치.According to claim 1,
The thickness of the upper gate electrode in the third portion of the gate electrode structure is greater than the thickness of the upper gate electrode in the first portion of the gate electrode structure,
The thickness of the upper gate electrode in the third portion of the gate electrode structure is greater than the thickness of the upper gate electrode in the second portion of the gate electrode structure.
상기 제1 활성 영역은 p형 트랜지스터의 채널 영역을 포함하고, 상기 제2 활성 영역은 n형 트랜지스터의 채널 영역을 포함하는 반도체 장치.According to claim 1,
The first active region includes a channel region of a p-type transistor, and the second active region includes a channel region of an n-type transistor.
상기 게이트 전극 구조체의 제1 부분에서 상기 상부 게이트 전극의 두께는 상기 게이트 전극 구조체의 제2 부분에서 상기 상부 게이트 전극의 두께보다 작은 반도체 장치.According to claim 4,
The thickness of the upper gate electrode in the first portion of the gate electrode structure is smaller than the thickness of the upper gate electrode in the second portion of the gate electrode structure.
상기 기판과 상기 게이트 전극 구조체 사이에, 상기 제1 활성 영역, 상기 제2 활성 영역 및 상기 필드 절연막을 가로지르는 게이트 절연막을 더 포함하고,
상기 게이트 전극 구조체는 상기 게이트 절연막 상에 순차적으로 형성된 하부 도전막과, 식각 방지막을 포함하고,
상기 상부 게이트 전극은 상기 식각 방지막 상에 형성되는 반도체 장치.According to claim 1,
Between the substrate and the gate electrode structure, further comprising a gate insulating film crossing the first active region, the second active region and the field insulating film,
The gate electrode structure includes a lower conductive layer and an etch stop layer sequentially formed on the gate insulating layer,
The upper gate electrode is formed on the etch stop layer.
상기 게이트 전극 구조체는 상기 식각 방지막 및 상기 상부 게이트 전극 사이의 일함수 조절막을 포함하고,
상기 게이트 전극 구조체의 제2 부분은 상기 일함수 조절막을 비포함하는 반도체 장치.According to claim 6,
The gate electrode structure includes a work function control layer between the etch stop layer and the upper gate electrode,
The semiconductor device of claim 1 , wherein the second portion of the gate electrode structure does not include the work function control film.
상기 게이트 전극 구조체의 제3 부분에서 상기 일함수 조절막의 두께는 상기 게이트 전극 구조체의 제1 부분에서 상기 일함수 조절막의 두께보다 큰 반도체 장치.According to claim 7,
The thickness of the work function regulating film in the third portion of the gate electrode structure is greater than the thickness of the work function regulating film in the first portion of the gate electrode structure.
상기 게이트 전극 구조체는 상기 식각 방지막 및 상기 상부 게이트 전극 사이의 일함수 조절막을 포함하고,
상기 게이트 전극 구조체의 제3 부분에서 상기 일함수 조절막의 두께는 상기 게이트 전극 구조체의 제1 부분에서 상기 일함수 조절막의 두께보다 크고,
상기 게이트 전극 구조체의 제3 부분에서 상기 일함수 조절막의 두께는 상기 게이트 전극 구조체의 제2 부분에서 상기 일함수 조절막의 두께보다 큰 반도체 장치.According to claim 6,
The gate electrode structure includes a work function control layer between the etch stop layer and the upper gate electrode,
The thickness of the work function regulating film in the third portion of the gate electrode structure is greater than the thickness of the work function regulating film in the first portion of the gate electrode structure,
The thickness of the work function regulating film in the third portion of the gate electrode structure is greater than the thickness of the work function regulating film in the second portion of the gate electrode structure.
상기 게이트 전극 구조체의 제1 부분에서 상기 일함수 조절막의 두께는 상기 게이트 전극 구조체의 제2 부분에서 상기 일함수 조절막의 두께와 다른 반도체 장치.According to claim 9,
A thickness of the work function regulating film in the first portion of the gate electrode structure is different from a thickness of the work function regulating film in the second portion of the gate electrode structure.
상기 기판과 상기 게이트 전극 구조체 사이에, 상기 제1 활성 영역, 상기 제2 활성 영역 및 상기 필드 절연막을 가로지르는 게이트 절연막을 더 포함하고,
상기 게이트 전극 구조체는 상기 게이트 절연막 상에 상기 게이트 절연막과 접촉하는 일함수 조절막을 포함하고,
상기 상부 게이트 전극은 상기 일함수 조절막 상에 형성되는 반도체 장치.According to claim 1,
Between the substrate and the gate electrode structure, further comprising a gate insulating film crossing the first active region, the second active region and the field insulating film,
The gate electrode structure includes a work function control film on the gate insulating film and in contact with the gate insulating film,
The upper gate electrode is formed on the work function control layer.
상기 게이트 전극 구조체의 제3 부분에서 상기 일함수 조절막의 두께는 상기 게이트 전극 구조체의 제1 부분에서 상기 일함수 조절막의 두께보다 크고,
상기 게이트 전극 구조체의 제3 부분에서 상기 일함수 조절막의 두께는 상기 게이트 전극 구조체의 제2 부분에서 상기 일함수 조절막의 두께보다 큰 반도체 장치.According to claim 11,
The thickness of the work function regulating film in the third portion of the gate electrode structure is greater than the thickness of the work function regulating film in the first portion of the gate electrode structure,
The thickness of the work function regulating film in the third portion of the gate electrode structure is greater than the thickness of the work function regulating film in the second portion of the gate electrode structure.
상기 제1 활성 영역과 상기 게이트 전극 구조체의 제3 부분 사이의 거리는 상기 제2 활성 영역과 상기 게이트 전극 구조체의 제3 부분 사이의 거리와 다른 반도체 장치.According to claim 1,
A distance between the first active region and the third portion of the gate electrode structure is different from a distance between the second active region and the third portion of the gate electrode structure.
상기 기판 상에, 상기 제1 활성 영역, 상기 필드 절연막 및 상기 제2 활성 영역을 가로지르는 트렌치를 포함하는 층간 절연막;
상기 트렌치의 측벽 및 바닥면을 따라 연장되는 게이트 절연막; 및
상기 게이트 절연막 상에, 상기 제1 활성 영역, 상기 제2 활성 영역 및 상기 필드 절연막을 가로지르는 게이트 전극 구조체를 포함하고,
상기 게이트 전극 구조체는 상기 제1 활성 영역과 상기 필드 절연막에 걸쳐 형성되는 제1 부분과, 상기 제2 활성 영역과 상기 필드 절연막에 걸쳐 형성되는 제2 부분과, 상기 필드 절연막 상에서 상기 제1 부분 및 상기 제2 부분과 직접 접촉하는 제3 부분을 포함하고,
상기 게이트 전극 구조체는 상기 제1 활성 영역 및 상기 필드 절연막에 걸쳐 형성되는 일함수 조절막과, 상기 일함수 조절막 상의 상부 게이트 전극을 포함하고,
상기 상부 게이트 전극은 상기 일함수 조절막 상에 상기 제1 활성 영역, 상기 필드 절연막 및 상기 제2 활성 영역을 가로지르는 삽입막과, 상기 삽입막 상의 필링막을 포함하고,
상기 게이트 전극 구조체의 제3 부분에서 상기 일함수 조절막의 두께는 상기 게이트 전극 구조체의 제1 부분에서 상기 일함수 조절막의 두께보다 크고,
상기 게이트 전극 구조체의 제3 부분에서 상기 상부 게이트 전극의 두께는 상기 게이트 전극 구조체의 제2 부분에서 상기 상부 게이트 전극의 두께보다 작은 반도체 장치.a substrate including a first active region, a second active region, and a field insulating layer directly contacting the first active region and the second active region between the first active region and the second active region;
an interlayer insulating layer including a trench crossing the first active region, the field insulating layer, and the second active region on the substrate;
a gate insulating layer extending along sidewalls and bottom surfaces of the trench; and
On the gate insulating film, including a gate electrode structure crossing the first active region, the second active region and the field insulating film,
The gate electrode structure includes a first portion formed over the first active region and the field insulating layer, a second portion formed over the second active region and the field insulating layer, and the first portion and the first portion formed on the field insulating layer. a third portion in direct contact with the second portion;
The gate electrode structure includes a work function control film formed over the first active region and the field insulating film, and an upper gate electrode on the work function control film,
The upper gate electrode includes an insertion layer crossing the first active region, the field insulating layer, and the second active region on the work function control layer, and a filling layer on the insertion layer;
The thickness of the work function regulating film in the third portion of the gate electrode structure is greater than the thickness of the work function regulating film in the first portion of the gate electrode structure,
The thickness of the upper gate electrode in the third portion of the gate electrode structure is smaller than the thickness of the upper gate electrode in the second portion of the gate electrode structure.
상기 일함수 조절막은 상기 제1 활성 영역, 상기 필드 절연막 및 상기 제2 활성 영역을 가로질러 형성되고,
상기 게이트 전극 구조체의 제3 부분에서 상기 일함수 조절막의 두께는 상기 게이트 전극 구조체의 제2 부분에서 상기 일함수 조절막의 두께보다 큰 반도체 장치.According to claim 14,
The work function control layer is formed across the first active region, the field insulating layer, and the second active region;
The thickness of the work function regulating film in the third portion of the gate electrode structure is greater than the thickness of the work function regulating film in the second portion of the gate electrode structure.
상기 게이트 전극 구조체의 제2 부분에서 상기 일함수 조절막의 두께는 상기 게이트 전극 구조체의 제1 부분에서 상기 일함수 조절막의 두께와 다른 반도체 장치.According to claim 15,
A thickness of the work function regulating film in the second portion of the gate electrode structure is different from a thickness of the work function regulating film in the first portion of the gate electrode structure.
상기 게이트 전극 구조체의 제2 부분은 상기 일함수 조절막을 비포함하는 반도체 장치.According to claim 14,
The semiconductor device of claim 1 , wherein the second portion of the gate electrode structure does not include the work function control film.
상기 게이트 전극 구조체는 상기 게이트 절연막 상에 순차적으로 형성된 하부 도전막과, 식각 방지막을 포함하고,
상기 게이트 전극 구조체의 제2 부분에서, 상기 상부 게이트 전극은 상기 식각 방지막과 접촉하는 반도체 장치.According to claim 17,
The gate electrode structure includes a lower conductive layer and an etch stop layer sequentially formed on the gate insulating layer,
In the second portion of the gate electrode structure, the upper gate electrode contacts the etch stop layer.
상기 제1 핀형 패턴과 상기 제2 핀형 패턴 사이에, 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴의 일부를 덮는 필드 절연막; 및
상기 제1 핀형 패턴, 상기 필드 절연막 및 상기 제2 핀형 패턴과 교차하는 게이트 전극 구조체를 포함하고,
상기 게이트 전극 구조체는 상기 제1 핀형 패턴 및 상기 필드 절연막 상의 제1 부분과, 상기 제2 핀형 패턴 및 상기 필드 절연막 상의 제2 부분과, 상기 필드 절연막 상에서 상기 제1 부분 및 상기 제2 부분과 직접 접촉하는 제3 부분을 포함하고,
상기 게이트 전극 구조체는 상기 제1 핀형 패턴, 상기 필드 절연막 및 상기 제2 핀형 패턴을 가로지르는 삽입막과, 상기 삽입막 상의 필링막을 포함하는 상부 게이트 전극을 포함하고,
상기 게이트 전극 구조체의 제3 부분에서 상기 상부 게이트 전극의 두께는 상기 게이트 전극 구조체의 제1 부분에서 상기 상부 게이트 전극의 두께와 다르고,
상기 게이트 전극 구조체의 제3 부분에서 상기 상부 게이트 전극의 두께는 상기 게이트 전극 구조체의 제2 부분에서 상기 상부 게이트 전극의 두께와 다른 반도체 장치.a first fin-shaped pattern and a second fin-shaped pattern adjacent to each other;
a field insulating layer between the first fin-shaped pattern and the second fin-shaped pattern and covering portions of the first fin-shaped pattern and the second fin-shaped pattern; and
a gate electrode structure crossing the first fin-shaped pattern, the field insulating layer, and the second fin-shaped pattern;
The gate electrode structure is directly connected to a first portion on the first fin-shaped pattern and the field insulating layer, a second portion on the second fin-shaped pattern and the field insulating layer, and the first portion and the second portion on the field insulating layer. a third portion in contact;
The gate electrode structure includes an upper gate electrode including an insertion film crossing the first fin-shaped pattern, the field insulating film, and the second fin-shaped pattern, and a filling film on the insertion film,
The thickness of the upper gate electrode in the third portion of the gate electrode structure is different from the thickness of the upper gate electrode in the first portion of the gate electrode structure,
A thickness of the upper gate electrode in the third portion of the gate electrode structure is different from a thickness of the upper gate electrode in the second portion of the gate electrode structure.
상기 기판 상에, 상기 제1 활성 영역, 상기 제2 활성 영역 및 상기 제1 필드 절연막을 가로지르는 제1 게이트 전극 구조체; 및
상기 기판 상에, 상기 제3 활성 영역, 상기 제4 활성 영역 및 상기 제2 필드 절연막을 가로지르는 제2 게이트 전극 구조체를 포함하고,
상기 제1 게이트 전극 구조체는 상기 제1 활성 영역과 상기 제1 필드 절연막에 걸쳐 형성되는 제1 부분과, 상기 제2 활성 영역과 상기 제1 필드 절연막에 걸쳐 형성되는 제2 부분과, 상기 제1 필드 절연막 상에서 상기 제1 부분 및 상기 제2 부분과 직접 접촉하는 제3 부분을 포함하고,
상기 제2 전극 게이트 구조체는 상기 제3 활성 영역과 상기 제2 필드 절연막에 걸쳐 형성되는 제4 부분과, 상기 제4 활성 영역과 상기 제2 필드 절연막에 걸쳐 형성되는 제5 부분을 포함하고,
상기 제1 게이트 전극 구조체는 상기 제1 활성 영역, 상기 제1 필드 절연막 및 상기 제2 활성 영역을 가로지르는 제1 삽입막과, 상기 제1 삽입막 상의 제1 필링막을 포함하는 제1 상부 게이트 전극을 포함하고,
상기 제2 게이트 전극 구조체는 상기 제3 활성 영역, 상기 제2 필드 절연막 및 상기 제4 활성 영역을 가로지르는 제2 삽입막과, 상기 제2 삽입막 상의 제2 필링막을 포함하는 제2 상부 게이트 전극을 포함하고,
상기 제1 게이트 전극 구조체의 제3 부분에서 상기 제1 상부 게이트 전극의 두께는 상기 제1 게이트 전극 구조체의 제1 부분에서 상기 제1 상부 게이트 전극의 두께와 다르고,
상기 제1 게이트 전극 구조체의 제3 부분에서 상기 제1 상부 게이트 전극의 두께는 상기 제1 게이트 전극 구조체의 제2 부분에서 상기 제1 상부 게이트 전극의 두께와 다르고,
상기 제2 게이트 전극 구조체의 제5 부분에서 상기 제2 상부 게이트 전극의 두께는 상기 제2 게이트 전극 구조체의 제4 부분에서 상기 제2 상부 게이트 전극의 두께와 다른 반도체 장치.
A first active region, a second active region, a first field insulating film in direct contact with the first active region and the second active region between the first active region and the second active region, a third active region, a substrate including a fourth active region and a second field insulating layer directly contacting the third active region and the fourth active region between the third active region and the fourth active region;
a first gate electrode structure crossing the first active region, the second active region, and the first field insulating layer on the substrate; and
On the substrate, including a second gate electrode structure crossing the third active region, the fourth active region and the second field insulating film,
The first gate electrode structure includes a first portion formed over the first active region and the first field insulating layer, a second portion formed over the second active region and the first field insulating layer, and the first gate electrode structure. A third portion directly contacting the first portion and the second portion on a field insulating film;
The second electrode gate structure includes a fourth portion formed over the third active region and the second field insulating film, and a fifth portion formed over the fourth active region and the second field insulating film,
The first gate electrode structure includes a first upper gate electrode including a first insertion layer crossing the first active region, the first field insulating layer, and the second active region, and a first filling layer on the first insertion layer. including,
The second gate electrode structure includes a second upper gate electrode including a second insertion layer crossing the third active region, the second field insulating layer, and the fourth active region, and a second filling layer on the second insertion layer. including,
The thickness of the first upper gate electrode in the third portion of the first gate electrode structure is different from the thickness of the first upper gate electrode in the first portion of the first gate electrode structure,
The thickness of the first upper gate electrode in the third portion of the first gate electrode structure is different from the thickness of the first upper gate electrode in the second portion of the first gate electrode structure,
A thickness of the second upper gate electrode in the fifth portion of the second gate electrode structure is different from a thickness of the second upper gate electrode in the fourth portion of the second gate electrode structure.
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