KR102271008B1 - Semiconductor device - Google Patents

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Abstract

복수의 금속 패터닝 공정을 통해 트랜지스터의 임계 전압을 개선시킬 수 있는 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 제1 활성 영역과, 제2 활성 영역과, 상기 제1 활성 영역 및 상기 제2 활성 영역 사이에 제1 활성 영역 및 제2 활성 영역과 접촉된 필드 절연막을 포함하는 기판, 및 상기 기판 상에, 상기 제1 활성 영역, 상기 제2 활성 영역 및 상기 필드 절연막을 가로지르는 게이트 전극 구조체를 포함하고, 상기 게이트 전극 구조체는 상기 제1 활성 영역과 상기 필드 절연막에 걸쳐 형성되는 제1 부분과, 상기 제2 활성 영역과 상기 필드 절연막에 걸쳐 형성되는 제2 부분과, 상기 필드 절연막 상에서 상기 제1 부분 및 상기 제2 부분과 접촉하는 제3 부분을 포함하고, 상기 게이트 전극 구조체는 상기 제1 활성 영역, 상기 필드 절연막 및 상기 제2 활성 영역을 가로지르는 삽입막과, 상기 삽입막 상의 필링막을 포함하는 상부 게이트 전극을 포함하고, 상기 게이트 전극 구조체의 제3 부분에서 상기 상부 게이트 전극의 두께는 상기 게이트 전극 구조체의 제1 부분에서 상기 상부 게이트 전극의 두께보다 크고, 상기 게이트 전극 구조체의 제3 부분에서 상기 상부 게이트 전극의 두께는 상기 게이트 전극 구조체의 제2 부분에서 상기 상부 게이트 전극의 두께보다 작다.An object of the present invention is to provide a semiconductor device capable of improving a threshold voltage of a transistor through a plurality of metal patterning processes. The semiconductor device includes a substrate including a first active region, a second active region, a field insulating layer in contact with the first active region and the second active region between the first active region and the second active region, and the a gate electrode structure crossing the first active region, the second active region, and the field insulating layer on a substrate, wherein the gate electrode structure is a first portion formed across the first active region and the field insulating layer a second portion formed over the second active region and the field insulating layer; and a third portion on the field insulating layer in contact with the first portion and the second portion, wherein the gate electrode structure includes: an upper gate electrode including an active region, an insertion layer crossing the field insulating layer, and the second active region, and a filling layer on the insertion layer, wherein a thickness of the upper gate electrode in a third portion of the gate electrode structure is greater than the thickness of the upper gate electrode in the first portion of the gate electrode structure, and the thickness of the upper gate electrode in the third portion of the gate electrode structure is the thickness of the upper gate electrode in the second portion of the gate electrode structure smaller than

Description

반도체 장치{Semiconductor device}semiconductor device

본 발명은 반도체 장치에 관한 것이다.The present invention relates to a semiconductor device.

최근 정보 매체의 급속한 보급에 따라 반도체 장치의 기능도 비약적으로 발전하고 있다. 최근의 반도체 제품들의 경우, 경쟁력 확보를 위해 낮은 비용, 고품질을 위해 제품의 고집적화가 요구된다. 고집적화를 위해, 반도체 장치는 스케일링 다운이 진행되고 있다. In recent years, with the rapid spread of information media, the functions of semiconductor devices are also developing rapidly. In the case of recent semiconductor products, high integration is required for low cost and high quality in order to secure competitiveness. For high integration, semiconductor devices are being scaled down.

반도체 장치의 동작 속도를 빠르게 하고 집적도를 높이기 위한 연구가 진행되고 있다. 반도체 장치는 모스 트랜지스터(MOS transistor)와 같은 개별 소자들(discrete devices)을 구비하는데, 반도체 장치의 집적화에 따라 모스 트랜지스터의 게이트는 점점 축소되고 있으며, 게이트의 하부 채널 영역 또한 점점 좁아지고 있다.Research is being conducted to speed up the operation speed of the semiconductor device and increase the degree of integration. A semiconductor device includes discrete devices such as a MOS transistor. As the semiconductor device is integrated, the gate of the MOS transistor is gradually reduced, and the lower channel region of the gate is also gradually becoming narrower.

트랜지스터의 게이트 영역의 임계 크기는 트랜지스터의 전기적 특성에 많은 영향을 미친다. 즉, 반도체 장치가 고집적화됨에 따라 게이트 영역의 폭이 좁아지게 되면 게이트 영역을 사이에 두고 형성되는 소오스 및 드레인 영역 간의 간격 또한 좁아지게 된다.The critical size of the gate region of a transistor greatly affects the electrical characteristics of the transistor. That is, when the width of the gate region becomes narrow as the semiconductor device is highly integrated, the distance between the source and drain regions formed with the gate region therebetween also becomes narrower.

본 발명이 해결하려는 과제는, 복수의 금속 패터닝 공정을 통해 트랜지스터의 임계 전압을 개선시킬 수 있는 반도체 장치를 제공하는 것이다. SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device capable of improving a threshold voltage of a transistor through a plurality of metal patterning processes.

본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the present invention are not limited to the above-mentioned problems, and other problems not mentioned will be clearly understood by those skilled in the art from the following description.

상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 제1 활성 영역과, 제2 활성 영역과, 상기 제1 활성 영역 및 상기 제2 활성 영역 사이에 제1 활성 영역 및 제2 활성 영역과 접촉된 필드 절연막을 포함하는 기판; 및 상기 기판 상에, 상기 제1 활성 영역, 상기 제2 활성 영역 및 상기 필드 절연막을 가로지르는 게이트 전극 구조체를 포함하고, 상기 게이트 전극 구조체는 상기 제1 활성 영역과 상기 필드 절연막에 걸쳐 형성되는 제1 부분과, 상기 제2 활성 영역과 상기 필드 절연막에 걸쳐 형성되는 제2 부분과, 상기 필드 절연막 상에서 상기 제1 부분 및 상기 제2 부분과 접촉하는 제3 부분을 포함하고, 상기 게이트 전극 구조체는 상기 제1 활성 영역, 상기 필드 절연막 및 상기 제2 활성 영역을 가로지르는 삽입막과, 상기 삽입막 상의 필링막을 포함하는 상부 게이트 전극을 포함하고, 상기 게이트 전극 구조체의 제3 부분에서 상기 상부 게이트 전극의 두께는 상기 게이트 전극 구조체의 제1 부분에서 상기 상부 게이트 전극의 두께보다 크고, 상기 게이트 전극 구조체의 제3 부분에서 상기 상부 게이트 전극의 두께는 상기 게이트 전극 구조체의 제2 부분에서 상기 상부 게이트 전극의 두께보다 작다.One aspect of a semiconductor device of the present invention for solving the above problems is a first active region, a second active region, and a first active region and a second active region between the first active region and the second active region. a substrate comprising a field insulating film in contact with the active region; and a gate electrode structure crossing the first active region, the second active region, and the field insulating layer on the substrate, wherein the gate electrode structure is formed across the first active region and the field insulating layer. a first part, a second part formed over the second active region and the field insulating layer, and a third part on the field insulating layer in contact with the first part and the second part, wherein the gate electrode structure comprises: an upper gate electrode including an insertion layer crossing the first active region, the field insulating layer, and the second active region, and a filling layer on the insertion layer, wherein the upper gate electrode in a third portion of the gate electrode structure The thickness of the upper gate electrode in the first portion of the gate electrode structure is greater than the thickness of the upper gate electrode in the third portion of the gate electrode structure, and the thickness of the upper gate electrode in the third portion of the gate electrode structure is the upper gate electrode in the second portion of the gate electrode structure smaller than the thickness of

상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 서로 인접하는 제1 핀형 패턴 및 제2 핀형 패턴; 상기 제1 핀형 패턴과 상기 제2 핀형 패턴 사이에, 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴의 일부를 덮는 필드 절연막; 상기 기판 상에, 상기 제1 핀형 패턴, 상기 필드 절연막 및 상기 제2 핀형 패턴을 가로지르는 트렌치를 포함하는 층간 절연막; 상기 트렌치의 측벽 및 바닥면을 따라 연장되는 게이트 절연막; 및 상기 게이트 절연막 상에, 상기 제1 핀형 패턴, 상기 필드 절연막 및 상기 제2 핀형 패턴을 가로지르는 게이트 전극 구조체를 포함하고, 상기 게이트 전극 구조체는 상기 제1 핀형 패턴과 상기 필드 절연막에 걸쳐 형성되는 제1 부분과, 상기 제2 핀형 패턴과 상기 필드 절연막에 걸쳐 형성되는 제2 부분과, 상기 필드 절연막 상에서 상기 제1 부분 및 상기 제2 부분과 접촉하는 제3 부분을 포함하고, 상기 게이트 전극 구조체는 상기 제1 핀형 패턴 및 상기 필드 절연막에 걸쳐 형성되는 일함수 조절막과, 상기 일함수 조절막 상의 상부 게이트 전극을 포함하고, 상기 상부 게이트 전극은 상기 일함수 조절막 상에 상기 제1 핀형 패턴, 상기 필드 절연막 및 상기 제2 핀형 패턴을 가로지르는 삽입막과, 상기 삽입막 상의 필링막을 포함하고, 상기 게이트 전극 구조체의 제3 부분에서 상기 상부 게이트 전극의 두께는 상기 게이트 전극 구조체의 제1 부분에서 상기 상부 게이트 전극의 두께보다 크고, 상기 게이트 전극 구조체의 제3 부분에서 상기 상부 게이트 전극의 두께는 상기 게이트 전극 구조체의 제2 부분에서 상기 상부 게이트 전극의 두께보다 작다.Another aspect of the semiconductor device of the present invention for solving the above problems is a first fin-shaped pattern and a second fin-shaped pattern adjacent to each other; a field insulating layer between the first fin-shaped pattern and the second fin-shaped pattern and covering a portion of the first fin-shaped pattern and the second fin-shaped pattern; an interlayer insulating layer comprising a trench crossing the first fin-shaped pattern, the field insulating layer, and the second fin-shaped pattern on the substrate; a gate insulating layer extending along sidewalls and bottom surfaces of the trench; and a gate electrode structure crossing the first fin-shaped pattern, the field insulating film, and the second fin-shaped pattern on the gate insulating film, wherein the gate electrode structure is formed across the first fin-shaped pattern and the field insulating film a first portion, a second portion formed over the second fin-shaped pattern and the field insulating layer, and a third portion on the field insulating layer in contact with the first portion and the second portion, the gate electrode structure includes a work function regulating film formed over the first fin-shaped pattern and the field insulating film, and an upper gate electrode on the work function regulating film, wherein the upper gate electrode is on the work function regulating film and the first fin-shaped pattern , an insertion layer crossing the field insulating layer and the second fin-shaped pattern, and a filling layer on the insertion layer, wherein the thickness of the upper gate electrode in the third portion of the gate electrode structure is the first portion of the gate electrode structure is greater than a thickness of the upper gate electrode in , and a thickness of the upper gate electrode in the third portion of the gate electrode structure is smaller than a thickness of the upper gate electrode in the second portion of the gate electrode structure.

상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 활성 영역과, 제2 활성 영역과, 상기 제1 활성 영역 및 상기 제2 활성 영역 사이에 제1 활성 영역 및 제2 활성 영역과 접촉된 제1 필드 절연막과, 제3 활성 영역과, 제4 활성 영역과, 상기 제3 활성 영역 및 상기 제4 활성 영역 사이에 제3 활성 영역 및 제4 활성 영역과 접촉된 제2 필드 절연막을 포함하는 기판; 상기 기판 상에, 상기 제1 활성 영역, 상기 제2 활성 영역 및 상기 제1 필드 절연막을 가로지르는 제1 게이트 전극 구조체; 및 상기 기판 상에, 상기 제3 활성 영역, 상기 제4 활성 영역 및 상기 제2 필드 절연막을 가로지르는 제2 게이트 전극 구조체를 포함하고, 상기 제1 게이트 전극 구조체는 상기 제1 활성 영역과 상기 제1 필드 절연막에 걸쳐 형성되는 제1 부분과, 상기 제2 활성 영역과 상기 제1 필드 절연막에 걸쳐 형성되는 제2 부분과, 상기 제1 필드 절연막 상에서 상기 제1 부분 및 상기 제2 부분과 접촉하는 제3 부분을 포함하고, 상기 제2 게이트 전극 구조체는 상기 제3 활성 영역과 상기 제2 필드 절연막에 걸쳐 형성되는 제4 부분과, 상기 제4 활성 영역과 상기 제2 필드 절연막에 걸쳐 형성되는 제5 부분을 포함하고, 상기 제1 게이트 전극 구조체는 상기 제1 활성 영역, 상기 제1 필드 절연막 및 상기 제2 활성 영역을 가로지르는 제1 삽입막과, 상기 제1 삽입막 상의 제1 필링막을 포함하는 제1 상부 게이트 전극을 포함하고, 상기 제2 게이트 전극 구조체는 상기 제3 활성 영역, 상기 제2 필드 절연막 및 상기 제4 활성 영역을 가로지르는 제2 삽입막과, 상기 제2 삽입막 상의 제2 필링막을 포함하는 제2 상부 게이트 전극을 포함하고, 상기 제1 게이트 전극 구조체의 제3 부분에서 상기 제1 상부 게이트 전극의 두께는 상기 제1 게이트 전극 구조체의 제1 부분에서 상기 제1 상부 게이트 전극의 두께보다 크고, 상기 제1 게이트 전극 구조체의 제3 부분에서 상기 제1 상부 게이트 전극의 두께는 상기 제1 게이트 전극 구조체의 제2 부분에서 상기 제1 상부 게이트 전극의 두께보다 작고, 상기 제2 게이트 전극 구조체의 제5 부분에서 상기 제2 상부 게이트 전극의 두께는 상기 제2 게이트 전극 구조체의 제4 부분에서 상기 제2 상부 게이트 전극의 두께와 다르다.Another aspect of the semiconductor device of the present invention for solving the above problems is a first active region, a second active region, and a first active region and a second active region between the first active region and the second active region. a first field insulating layer in contact with, a third active region, a fourth active region, a third active region between the third active region and the fourth active region, and a second field insulating layer in contact with the fourth active region a substrate comprising; a first gate electrode structure crossing the first active region, the second active region, and the first field insulating layer on the substrate; and a second gate electrode structure crossing the third active region, the fourth active region, and the second field insulating layer on the substrate, wherein the first gate electrode structure includes the first active region and the second field insulating layer. a first portion formed across the first field insulating layer, a second portion formed over the second active region and the first field insulating layer, and the first portion and the second portion on the first field insulating layer in contact with the first portion and the second portion a third portion; wherein the second gate electrode structure includes a fourth portion formed over the third active region and the second field insulating layer, and a fourth portion formed over the fourth active region and the second field insulating layer. 5 parts, wherein the first gate electrode structure includes a first insertion layer crossing the first active region, the first field insulating layer, and the second active region, and a first filling layer on the first insertion layer and a first upper gate electrode, wherein the second gate electrode structure includes a second insertion layer crossing the third active region, the second field insulating layer, and the fourth active region, and a second insertion layer on the second insertion layer. and a second upper gate electrode including two filling layers, wherein the thickness of the first upper gate electrode in the third portion of the first gate electrode structure is equal to the thickness of the first upper gate in the first portion of the first gate electrode structure greater than a thickness of an electrode, a thickness of the first upper gate electrode in a third portion of the first gate electrode structure is smaller than a thickness of the first upper gate electrode in a second portion of the first gate electrode structure; The thickness of the second upper gate electrode in the fifth portion of the second gate electrode structure is different from the thickness of the second upper gate electrode in the fourth portion of the second gate electrode structure.

상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 활성 영역과, 제2 활성 영역과, 상기 제1 활성 영역 및 상기 제2 활성 영역 사이에 제1 활성 영역 및 제2 활성 영역과 접촉된 필드 절연막을 포함하는 기판; 상기 기판 상에, 상기 제1 활성 영역, 상기 필드 절연막 및 상기 제2 활성 영역을 가로지르는 게이트 절연막; 및 상기 게이트 절연막 상에, 상기 제1 활성 영역, 상기 필드 절연막 및 상기 제2 활성 영역을 가로지르는 게이트 전극 구조체를 포함하고, 상기 게이트 전극 구조체는 상기 제1 활성 영역과 상기 필드 절연막에 걸쳐 형성되는 제1 부분과, 상기 제2 활성 영역과 상기 필드 절연막에 걸쳐 형성되는 제2 부분을 포함하고, 상기 게이트 전극 구조체는 상기 게이트 절연막의 프로파일을 따라 연장되는 일함수 조절막과, 상기 일함수 조절막 상의 상부 게이트 전극을 포함하고, 상기 일함수 조절막은 하부 일함수 조절막과, 상기 하부 일함수 조절막 상에 상기 하부 일함수 조절막과 접촉하는 상부 일함수 조절막을 포함하고, 상기 하부 일함수 조절막은 상기 게이트 전극 구조체의 제1 부분에 포함되고, 상기 게이트 전극 구조체의 제2 부분에 비포함되고, 상기 상부 일함수 조절막은 상기 게이트 전극 구조체의 제1 부분 및 상기 게이트 전극 구조체의 제2 부분에 포함되고, 상기 하부 일함수 조절막 및 상기 상부 일함수 조절막은 동일한 물질을 포함한다.Another aspect of the semiconductor device of the present invention for solving the above problems is a first active region, a second active region, and a first active region and a second active region between the first active region and the second active region. a substrate including a field insulating film in contact with the substrate; a gate insulating layer crossing the first active region, the field insulating layer, and the second active region on the substrate; and a gate electrode structure crossing the first active region, the field insulating layer, and the second active region on the gate insulating layer, wherein the gate electrode structure is formed across the first active region and the field insulating layer a first portion, a second portion formed over the second active region and the field insulating layer, wherein the gate electrode structure includes a work function control layer extending along a profile of the gate insulating layer, and the work function control layer and an upper gate electrode on the upper gate electrode, wherein the work function regulating film includes a lower work function regulating film and an upper work function regulating film on the lower work function regulating film and in contact with the lower work function regulating film, the lower work function regulating film A film is included in the first portion of the gate electrode structure, is not included in the second portion of the gate electrode structure, and the upper work function control film is in the first portion of the gate electrode structure and the second portion of the gate electrode structure. and the lower work function control layer and the upper work function control layer include the same material.

본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. Other specific details of the invention are included in the detailed description and drawings.

도 1은 본 발명의 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 2a 및 도 2b는 도 1의 A - A를 따라 절단한 단면도이다.
도 3a 및 도 3b는 각각 도 1의 B - B 및 C - C를 따라서 절단한 단면도이다.
도 4 및 도 5는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 6 내지 도 8은 각각 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 9 및 도 10은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 11은 본 발명의 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 12는 도 11의 A - A를 따라 절단한 단면도이다.
도 13 내지 도 15는 각각 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 16은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 17은 도 16의 A - A 및 D - D를 따라 절단한 단면도이다.
도 18은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다
도 19 및 도 20은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 21 내지 도 28은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.1 is a plan view illustrating a semiconductor device according to some embodiments of the present invention.
2A and 2B are cross-sectional views taken along line A - A of FIG. 1 .
3A and 3B are cross-sectional views taken along lines B - B and C - C of FIG. 1, respectively.
4 and 5 are diagrams for explaining a semiconductor device according to some embodiments of the present invention.
6 to 8 are diagrams for explaining a semiconductor device according to some embodiments of the present invention, respectively.
9 and 10 are diagrams for explaining a semiconductor device according to some embodiments of the present invention.
11 is a plan view illustrating a semiconductor device according to some embodiments of the present invention.
12 is a cross-sectional view taken along line A - A of FIG. 11 .
13 to 15 are diagrams for explaining a semiconductor device according to some embodiments of the present invention, respectively.
16 is a plan view illustrating a semiconductor device according to some embodiments of the present invention.
17 is a cross-sectional view taken along lines A - A and D - D of FIG. 16 .
18 is a diagram for explaining a semiconductor device according to some embodiments of the present disclosure;
19 and 20 are diagrams for explaining a semiconductor device according to some embodiments of the present invention.
21 to 28 are intermediate steps for explaining a method of manufacturing a semiconductor device according to some embodiments of the present invention.

본 발명의 몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 평면(planar) 트랜지스터 또는 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)을 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 나노 와이어를 포함하는 트랜지스터, 나노 시트(sheet)를 포함하는 트랜지스터, 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. In the drawings of the semiconductor device according to some embodiments of the present invention, a planar transistor or a fin-type transistor (FinFET) including a channel region having a fin-shaped pattern is illustrated, but the present invention is not limited thereto. Of course, the semiconductor device according to some embodiments of the present invention may include a tunneling transistor (FET), a transistor including a nanowire, a transistor including a nanosheet, or a three-dimensional (3D) transistor. .

도 1은 본 발명의 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 2a 및 도 2b는 도 1의 A - A를 따라 절단한 단면도이다. 도 3a 및 도 3b는 각각 도 1의 B - B 및 C - C를 따라서 절단한 단면도이다. 참고적으로, 설명의 편의를 위해, 도 1은 제1 활성 영역(10) 및 제2 활성 영역(20)과, 제1 게이트 전극 구조체(120)만을 개략적으로 도시하였다.1 is a plan view illustrating a semiconductor device according to some embodiments of the present invention. 2A and 2B are cross-sectional views taken along line A - A of FIG. 1 . 3A and 3B are cross-sectional views taken along lines B - B and C - C of FIG. 1, respectively. For reference, for convenience of description, FIG. 1 schematically illustrates only the first active region 10 , the second active region 20 , and the first gate electrode structure 120 .

도 1 내지 도 3b를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 활성 영역(10), 제2 활성 영역(20) 및 제1 필드 절연막(105)을 포함하는 기판(100)과, 제1 활성 영역(10), 제2 활성 영역(20) 및 제1 필드 절연막(105)을 가로지르는 제1 게이트 전극 구조체(120)를 포함한다.1 to 3B , in a semiconductor device according to some embodiments of the present invention, a substrate 100 including a first active region 10 , a second active region 20 , and a first field insulating layer 105 . and a first gate electrode structure 120 crossing the first active region 10 , the second active region 20 , and the first field insulating layer 105 .

기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다. 이 후의 설명에서, 기판(100)은 실리콘을 포함하는 기판인 것으로 설명한다.The substrate 100 may be bulk silicon or silicon-on-insulator (SOI). Alternatively, the substrate 100 may be a silicon substrate, or another material such as silicon germanium, silicon germanium on insulator (SGOI), indium antimonide, lead tellurium compound, indium arsenide, indium phosphide, gallium arsenide or It may include, but is not limited to, gallium antimonide. In the following description, the substrate 100 will be described as a substrate including silicon.

제1 활성 영역(10)과 제2 활성 영역(20)은 제1 필드 절연막(105)에 의해 정의될 수 있다. 제1 활성 영역(10) 및 제2 활성 영역(20)은 공간적으로 이격되어 있지만, 서로 간에 인접하고 있다. 제1 활성 영역(10) 및 제2 활성 영역(20)은 제1 방향(X1)으로 길게 연장되는 장방형의 모양일 수 있으나, 이에 제한되는 것은 아니다. 제1 활성 영역(10) 및 제2 활성 영역(20)은 서로 장변 방향으로 인접하여, 나란하게 배열될 수 있다.The first active region 10 and the second active region 20 may be defined by the first field insulating layer 105 . Although the first active region 10 and the second active region 20 are spatially separated, they are adjacent to each other. The first active region 10 and the second active region 20 may have a rectangular shape elongated in the first direction X1, but are not limited thereto. The first active region 10 and the second active region 20 may be adjacent to each other in the long side direction and may be arranged in parallel.

제1 활성 영역(10) 및 제2 활성 영역(20)은 서로 동일한 도전형의 트랜지스터가 형성될 수도 있고, 서로 다른 도전형의 트랜지스터가 형성될 수도 있다. 예를 들어, 하나의 게이트 전극 구조체에 의해 게이트 전압이 인가되면서 서로 인접하는 활성 영역은 제1 활성 영역(10) 및 제2 활성 영역(20)이 될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 활성 영역(10)은 PMOS가 형성되는 영역이고, 제2 활성 영역(20)은 NMOS가 형성되는 영역일 수 있다. 제1 활성 영역(10)은 p형 트랜지스터의 채널 영역을 포함하고, 제2 활성 영역(20)은 n형 트랜지스터의 채널 영역을 포함할 수 있다. In the first active region 10 and the second active region 20 , transistors of the same conductivity type may be formed, or transistors of a different conductivity type may be formed. For example, active regions adjacent to each other while a gate voltage is applied by one gate electrode structure may be the first active region 10 and the second active region 20 . In the semiconductor device according to some embodiments of the present invention, the first active region 10 may be a region in which a PMOS is formed, and the second active region 20 may be a region in which an NMOS is formed. The first active region 10 may include a channel region of a p-type transistor, and the second active region 20 may include a channel region of an n-type transistor.

제1 필드 절연막(105)은 제1 활성 영역(10) 및 제2 활성 영역(20)을 둘러싸며 형성될 수 있다. 하지만, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 필드 절연막(105)은 제1 활성 영역(10) 및 제2 활성 영역(20) 사이에 위치하는 부분을 의미하는 것으로 설명한다. The first field insulating layer 105 may be formed to surround the first active region 10 and the second active region 20 . However, in the semiconductor device according to some embodiments of the present invention, the first field insulating layer 105 will be described as meaning a portion positioned between the first active region 10 and the second active region 20 .

제1 필드 절연막(105)은 제1 활성 영역(10) 및 제2 활성 영역(20) 사이에 배치되고, 제1 활성 영역(10) 및 제2 활성 영역(20)에 접촉될 수 있다. 제1 필드 절연막(105)이 제1 활성 영역(10) 및 제2 활성 영역(20)과 접촉하는 것은 제1 활성 영역(10) 및 제2 활성 영역(20) 사이에 채널 영역으로 사용되는 활성 영역이 개재되지 않는다는 것을 의미한다. The first field insulating layer 105 may be disposed between the first active region 10 and the second active region 20 and may be in contact with the first active region 10 and the second active region 20 . When the first field insulating layer 105 is in contact with the first active region 10 and the second active region 20 , it is used as a channel region between the first active region 10 and the second active region 20 . This means that the area is not intervening.

제1 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 또한, 제1 필드 절연막(105)은 제1 활성 영역(10) 및 제1 필드 절연막(105)과, 제2 활성 영역(20) 및 제1 필드 절연막(105) 사이에 형성되는 적어도 하나 이상의 필드 라이너막을 더 포함할 수도 있다. 제1 필드 절연막(105)이 필드 라이너막을 더 포함할 경우, 필드 라이너막은 폴리 실리콘, 비정질 실리콘, 실리콘 산질화물, 실리콘 질화물, 실리콘 산화물 중 적어도 하나를 포함할 수 있다.The first field insulating layer 105 may include, for example, at least one of an oxide layer, a nitride layer, an oxynitride layer, and a combination thereof. In addition, the first field insulating layer 105 includes at least one field formed between the first active region 10 and the first field insulating layer 105 , and the second active region 20 and the first field insulating layer 105 . It may further include a liner film. When the first field insulating layer 105 further includes a field liner layer, the field liner layer may include at least one of polysilicon, amorphous silicon, silicon oxynitride, silicon nitride, and silicon oxide.

제1 게이트 전극 구조체(120)는 기판(100) 상에 형성될 수 있다. 제1 게이트 전극 구조체(120)는 제1 활성 영역(10), 제2 활성 영역(20) 및 제1 필드 절연막(105)을 가로지를 수 있다. 제1 게이트 전극 구조체(120)는 제2 방향(Y1)으로 길게 연장될 수 있다. 제1 게이트 전극 구조체(120)는 제1 방향(X1)으로 연장되는 단변을 포함하는 단측벽과, 제2 방향(Y1)으로 연장되는 장변을 포함하는 장측벽을 포함할 수 있다.The first gate electrode structure 120 may be formed on the substrate 100 . The first gate electrode structure 120 may cross the first active region 10 , the second active region 20 , and the first field insulating layer 105 . The first gate electrode structure 120 may extend long in the second direction Y1 . The first gate electrode structure 120 may include a short sidewall including a short side extending in the first direction X1 and a long sidewall including a long side extending in the second direction Y1 .

제1 게이트 전극 구조체(120)는 제1 부분(120a)과, 제2 부분(120b)과, 제1 부분(120a) 및 제2 부분(120b) 사이의 제3 부분(120c)을 포함할 수 있다. 제1 게이트 전극 구조체의 제3 부분(120c)은 제1 게이트 전극 구조체의 제1 부분(120a) 및 제1 게이트 전극 구조체의 제2 부분(120b)과 접촉한다. The first gate electrode structure 120 may include a first portion 120a, a second portion 120b, and a third portion 120c between the first portion 120a and the second portion 120b. have. The third portion 120c of the first gate electrode structure is in contact with the first portion 120a of the first gate electrode structure and the second portion 120b of the first gate electrode structure.

제1 게이트 전극 구조체의 제1 부분(120a)은 p형 금속성 게이트 전극일 수 있다. 제1 게이트 전극 구조체의 제1 부분(120a)은 제1 활성 영역(10) 및 제1 필드 절연막(105) 상에 형성될 수 있다. 제1 게이트 전극 구조체의 제1 부분(120a)은 제1 활성 영역(10) 및 제1 필드 절연막(105)에 걸쳐서 형성될 수 있다. 제1 게이트 전극 구조체의 제2 부분(120b)은 n형 금속성 게이트 전극일 수 있다. 제1 게이트 전극 구조체의 제2 부분(120b)은 제2 활성 영역(20) 및 제1 필드 절연막(105) 상에 형성될 수 있다. 제1 게이트 전극 구조체의 제2 부분(120b)은 제2 활성 영역(20) 및 제1 필드 절연막(105)에 걸쳐서 형성될 수 있다. 제1 게이트 전극 구조체의 제3 부분(120c)은 p형 금속성 게이트 전극 및 n형 금속성 게이트 전극을 연결하는 연결 게이트 전극일 수 있다. 또는, 제1 게이트 전극 구조체의 제3 부분(120c)은 p형 금속성 게이트 전극 또는 n형 금속성 게이트 전극의 일부일 수도 있다. The first portion 120a of the first gate electrode structure may be a p-type metallic gate electrode. The first portion 120a of the first gate electrode structure may be formed on the first active region 10 and the first field insulating layer 105 . The first portion 120a of the first gate electrode structure may be formed over the first active region 10 and the first field insulating layer 105 . The second portion 120b of the first gate electrode structure may be an n-type metallic gate electrode. The second portion 120b of the first gate electrode structure may be formed on the second active region 20 and the first field insulating layer 105 . The second portion 120b of the first gate electrode structure may be formed over the second active region 20 and the first field insulating layer 105 . The third portion 120c of the first gate electrode structure may be a connection gate electrode connecting the p-type metallic gate electrode and the n-type metallic gate electrode. Alternatively, the third portion 120c of the first gate electrode structure may be a part of a p-type metallic gate electrode or an n-type metallic gate electrode.

제1 활성 영역(10)과 제1 게이트 전극 구조체(120)이 교차하는 영역에는 p형의 제1 트랜지스터(10p)가 형성될 수 있다. 제2 활성 영역(20)과 제1 게이트 전극 구조체(120)가 교차하는 영역에는 n형의 제2 트랜지스터(10n)가 형성될 수 있다. 서로 다른 도전형의 제1 트랜지스터(10p) 및 제2 트랜지스터(10n)는 제1 게이트 전극 구조체(120)를 공유할 수 있다.A p-type first transistor 10p may be formed in a region where the first active region 10 and the first gate electrode structure 120 intersect. An n-type second transistor 10n may be formed in a region where the second active region 20 and the first gate electrode structure 120 intersect. The first transistor 10p and the second transistor 10n of different conductivity types may share the first gate electrode structure 120 .

제1 게이트 전극 구조체의 제1 부분(120a)은 제1 필드 절연막(105) 상으로 연장되므로, 제1 활성 영역(10)뿐만 아니라, 제1 필드 절연막(105)의 일부와 오버랩된다. 제1 게이트 전극 구조체의 제2 부분(120b)은 제1 필드 절연막(105) 상으로 연장되므로, 제2 활성 영역(20)뿐만 아니라, 제1 필드 절연막(105)의 일부와 오버랩된다. 제1 게이트 전극 구조체의 제3 부분(120c)은 제1 활성 영역(10) 및 제2 활성 영역(20) 상으로 연장되지 않는다. 제1 게이트 전극 구조체의 제3 부분(120c)은 제1 활성 영역(10) 및 제2 활성 영역(20)과 중첩되지 않을 수 있다. 제1 게이트 전극 구조체의 제3 부분(120c)은 제1 필드 절연막(105) 상에서 제1 게이트 전극 구조체의 제1 부분(120a) 및 제1 게이트 전극 구조체의 제2 부분(120b)과 접촉한다.Since the first portion 120a of the first gate electrode structure extends on the first field insulating layer 105 , it overlaps with a portion of the first field insulating layer 105 as well as the first active region 10 . Since the second portion 120b of the first gate electrode structure extends on the first field insulating layer 105 , it overlaps with a portion of the first field insulating layer 105 as well as the second active region 20 . The third portion 120c of the first gate electrode structure does not extend onto the first active region 10 and the second active region 20 . The third portion 120c of the first gate electrode structure may not overlap the first active region 10 and the second active region 20 . The third portion 120c of the first gate electrode structure is in contact with the first portion 120a of the first gate electrode structure and the second portion 120b of the first gate electrode structure on the first field insulating layer 105 .

층간 절연막(190)은 기판(100) 상에 형성될 수 있다. 층간 절연막(190)은 제1 트렌치(120t)를 포함할 수 있다. 제1 트렌치(120t)는 제1 활성 영역(10), 제1 필드 절연막(105) 및 제2 활성 영역(20)을 가로지를 수 있다. 제1 트렌치(120t)는 제2 방향(Y1)으로 길게 연장될 수 있다. 층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 작은 저유전율 물질 중 적어도 하나를 포함할 수 있다.The interlayer insulating layer 190 may be formed on the substrate 100 . The interlayer insulating layer 190 may include a first trench 120t. The first trench 120t may cross the first active region 10 , the first field insulating layer 105 , and the second active region 20 . The first trench 120t may extend long in the second direction Y1 . The interlayer insulating layer 190 may include, for example, at least one of silicon oxide, silicon nitride, silicon oxynitride, and a low-k material having a dielectric constant lower than that of silicon oxide.

제1 단변 스페이서(140)와 제1 장변 스페이서(141)는 기판(100) 상에 형성될 수 있다. 제1 단변 스페이서(140)와 제1 장변 스페이서(141)는 제1 트렌치(120t)를 정의할 수 있다. 제1 단변 스페이서(140)는 제1 게이트 전극 구조체(120)의 단측벽 상에 형성되고, 제1 장변 스페이서(141)는 제1 게이트 전극 구조체(120)의 장측벽 상에 형성될 수 있다.The first short side spacer 140 and the first long side spacer 141 may be formed on the substrate 100 . The first short side spacer 140 and the first long side spacer 141 may define a first trench 120t. The first short side spacer 140 may be formed on a short sidewall of the first gate electrode structure 120 , and the first long side spacer 141 may be formed on a long sidewall of the first gate electrode structure 120 .

도 2a 내지 도 3b에서, 제1 단변 스페이서(140)는 제1 게이트 전극 구조체(120)의 단측벽 상에 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 도시된 것과 달리, 제1 단변 스페이서(140)는 제1 게이트 전극 구조체(120)의 단변을 포함하는 단측벽 상에는 형성되지 않을 수 있다. 2A to 3B , the first short side spacer 140 is illustrated as being formed on the short side wall of the first gate electrode structure 120 , but is not limited thereto. Unlike the drawings, the first short side spacer 140 may not be formed on the short side wall including the short side of the first gate electrode structure 120 .

또는, 제1 게이트 전극 구조체(120)의 장측벽 상의 제1 장변 스페이서(141)의 두께는 제1 게이트 전극 구조체(120)의 단측벽 상의 제1 단변 스페이서(140)의 두께와 다를 수 있다. Alternatively, the thickness of the first long side spacer 141 on the long sidewall of the first gate electrode structure 120 may be different from the thickness of the first short side spacer 140 on the short sidewall of the first gate electrode structure 120 .

제1 단변 스페이서(140)와 제1 장변 스페이서(141)는 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 단변 스페이서(140)는 제1 장변 스페이서(141)와 동일한 물질을 포함할 수도 있고, 서로 다른 물질을 포함할 수도 있다. The first short-side spacer 140 and the first long-side spacer 141 are, respectively, for example, silicon nitride (SiN), silicon oxynitride (SiON), silicon oxide (SiO 2 ), silicon oxycarbonitride (SiOCN), and their It may include at least one of the combinations. The first short side spacer 140 may include the same material as the first long side spacer 141 or may include a different material.

제1 게이트 절연막(130)은 기판(100) 상에 형성될 수 있다. 제1 게이트 절연막(130)은 제1 활성 영역(10), 제2 활성 영역(20) 및 제1 필드 절연막(105) 상에 형성될 수 있다. 제1 게이트 절연막(130)은 제1 단변 스페이서(140)에 의해 정의되는 제1 트렌치(120t)의 측벽과, 제1 장변 스페이서(141)에 의해 정의되는 제1 트렌치(120t)의 측벽과, 제1 트렌치(120t)의 바닥면을 따라 연장될 수 있다. 제1 트렌치(120t)의 바닥면을 따라 연장되는 제1 게이트 절연막(130)은 제1 활성 영역(10), 제1 필드 절연막(105) 및 제2 활성 영역(20)을 가로지를 수 있다.The first gate insulating layer 130 may be formed on the substrate 100 . The first gate insulating layer 130 may be formed on the first active region 10 , the second active region 20 , and the first field insulating layer 105 . The first gate insulating layer 130 includes a sidewall of the first trench 120t defined by the first short side spacer 140 and a sidewall of the first trench 120t defined by the first long side spacer 141 ; It may extend along the bottom surface of the first trench 120t. The first gate insulating layer 130 extending along the bottom surface of the first trench 120t may cross the first active region 10 , the first field insulating layer 105 , and the second active region 20 .

제1 게이트 절연막(130)은 고유전율 절연막을 포함할 수 있다. 고유전율 절연막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.The first gate insulating layer 130 may include a high dielectric constant insulating layer. The high dielectric constant insulating film is, for example, hafnium oxide, hafnium silicon oxide, hafnium aluminum oxide, lanthanum oxide, lanthanum aluminum oxide, zirconium. zirconium oxide, zirconium silicon oxide, tantalum oxide, titanium oxide, barium strontium titanium oxide, barium titanium oxide, strontium may include one or more of strontium titanium oxide, yttrium oxide, aluminum oxide, lead scandium tantalum oxide, or lead zinc niobate. have.

도 2a 및 도 3a와 달리, 도 2b 및 도 3b에서, 제1 게이트 절연막(130) 및 제1 활성 영역(10) 사이와, 제1 게이트 절연막(130) 및 제2 활성 영역(20) 사이에 제1 계면막(interfacial layer)(131) 및 제2 계면막(132)이 각각 형성될 수 있다. 형성하는 방법에 따라, 제1 및 제2 계면막(131, 132)은 제1 활성 영역(10) 및 제2 활성 영역(20) 상에만 형성될 수도 있고, 제1 트렌치(120t)의 측벽 및 바닥면(즉, 제1 필드 절연막(105) 상면, 제1 단변 스페이서(140)의 측벽 및 제1 장변 스페이서(141)의 측벽)을 따라 형성될 수도 있다. 기판(100)의 종류 또는 제1 게이트 절연막(130)의 종류 등에 따라, 제1 및 제2 계면막(131, 132)은 다른 물질을 포함할 수 있다. 기판(100)이 실리콘 기판일 경우, 제1 및 제2 계면막(131, 132)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 도 2b 및 도 3b에서, 제1 및 제2 계면막(131, 132)의 상면은 제1 필드 절연막(105)의 상면과 동일 평면에 놓이는 것으로 도시하였지만, 이에 제한되는 것은 아니다. Unlike FIGS. 2A and 3A , in FIGS. 2B and 3B , between the first gate insulating film 130 and the first active region 10 and between the first gate insulating film 130 and the second active region 20 . A first interfacial layer 131 and a second interfacial layer 132 may be formed, respectively. Depending on the formation method, the first and second interfacial layers 131 and 132 may be formed only on the first active region 10 and the second active region 20 , or on the sidewall of the first trench 120t and It may be formed along the bottom surface (ie, the top surface of the first field insulating layer 105 , the sidewall of the first short-side spacer 140 , and the sidewall of the first long-side spacer 141 ). Depending on the type of the substrate 100 or the type of the first gate insulating layer 130 , the first and second interface layers 131 and 132 may include different materials. When the substrate 100 is a silicon substrate, the first and second interface layers 131 and 132 may include, for example, silicon oxide. In FIGS. 2B and 3B , top surfaces of the first and second interface layers 131 and 132 are illustrated as being on the same plane as the top surface of the first field insulating layer 105 , but the present invention is not limited thereto.

제1 게이트 전극 구조체(120)는 제1 게이트 절연막(130) 상에 형성될 수 있다. 제1 게이트 절연막(130)은 제1 게이트 전극 구조체(120)와 기판(100) 사이에 형성될 수 있다. 제1 게이트 전극 구조체(120)는 제1 트렌치(120t)를 채울 수 있다. 제1 게이트 전극 구조체(120)의 상면은 제1 단변 스페이서(140)의 상면, 제1 장변 스페이서(141)의 상면, 및 층간 절연막(190)의 상면과 동일 평면에 놓일 수 있다. The first gate electrode structure 120 may be formed on the first gate insulating layer 130 . The first gate insulating layer 130 may be formed between the first gate electrode structure 120 and the substrate 100 . The first gate electrode structure 120 may fill the first trench 120t. A top surface of the first gate electrode structure 120 may be coplanar with a top surface of the first short side spacer 140 , a top surface of the first long side spacer 141 , and a top surface of the interlayer insulating layer 190 .

제1 게이트 전극 구조체(120)는 제1 게이트 절연막(130) 상에 순차적으로 형성된 제1 일함수 조절막(121)과, 제1 삽입막(122)과, 제1 필링막(123)을 포함할 수 있다. The first gate electrode structure 120 includes a first work function control layer 121 sequentially formed on the first gate insulating layer 130 , a first insertion layer 122 , and a first filling layer 123 . can do.

제1 일함수 조절막(121)은 제1 게이트 절연막(130) 상에 형성될 수 있다. 제1 일함수 조절막(121)은 제1 활성 영역(10), 제2 활성 영역(20) 및 제1 필드 절연막(105) 상에 형성될 수 있다. 제1 일함수 조절막(121)은 예를 들어, 제1 게이트 절연막(130)과 접촉할 수 있다. 제1 일함수 조절막(121)은 제1 트렌치(120t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제1 일함수 조절막(121)은 제1 게이트 절연막(130)의 프로파일을 따라 연장될 수 있다. 제1 트렌치(120t)의 바닥면을 따라 연장되는 제1 일함수 조절막(121)은 제1 활성 영역(10), 제1 필드 절연막(105) 및 제2 활성 영역(20)을 가로지를 수 있다. 제1 일함수 조절막(121)은 예를 들어, 티타늄 질화물(TiN)을 포함할 수 있다.The first work function control layer 121 may be formed on the first gate insulating layer 130 . The first work function control layer 121 may be formed on the first active region 10 , the second active region 20 , and the first field insulating layer 105 . The first work function control layer 121 may contact the first gate insulating layer 130 , for example. The first work function control layer 121 may extend along sidewalls and a bottom surface of the first trench 120t. The first work function control layer 121 may extend along a profile of the first gate insulating layer 130 . The first work function control layer 121 extending along the bottom surface of the first trench 120t may cross the first active region 10 , the first field insulating layer 105 , and the second active region 20 . have. The first work function control layer 121 may include, for example, titanium nitride (TiN).

제1 게이트 전극 구조체의 제3 부분(120c)에서 제1 일함수 조절막(121)의 두께(t32)는, 제1 게이트 전극 구조체의 제1 부분(120a)에서 제1 일함수 조절막(121)의 두께(t12)보다 작을 수 있다. 또한, 제1 게이트 전극 구조체의 제3 부분(120c)에서 제1 일함수 조절막(121)의 두께(t32)는, 제1 게이트 전극 구조체의 제2 부분(120b)에서 제1 일함수 조절막(121)의 두께(t22)보다 클 수 있다. The thickness t32 of the first work function control layer 121 in the third portion 120c of the first gate electrode structure is, the first work function control layer 121 in the first portion 120a of the first gate electrode structure ) may be smaller than the thickness t12. In addition, the thickness t32 of the first work function control layer 121 in the third portion 120c of the first gate electrode structure is the first work function control layer in the second portion 120b of the first gate electrode structure. It may be greater than the thickness t22 of (121).

제1 일함수 조절막(121)은 제1 게이트 절연막(130)과 접촉하는 하면과, 하면에 대응되는 상면을 포함할 수 있다. 제1 일함수 조절막(121)의 상면은 제1 삽입막(122)과 마주할 수 있다. 예를 들어, 제1 필드 절연막(105) 상에서, 제1 일함수 조절막(121)의 상면은 계단 형태를 가질 수 있다. 제1 필드 절연막(105) 상에서, 복수개의 계단(step)이 제1 일함수 조절막(121) 내에 형성될 수 있다. The first work function control layer 121 may include a lower surface in contact with the first gate insulating film 130 and an upper surface corresponding to the lower surface. An upper surface of the first work function control layer 121 may face the first interposer layer 122 . For example, on the first field insulating layer 105 , a top surface of the first work function control layer 121 may have a stepped shape. On the first field insulating layer 105 , a plurality of steps may be formed in the first work function control layer 121 .

도 2a 및 도 2b에서, 제1 게이트 전극 구조체(120)에 포함된 제1 부분(120a), 제2 부분(120b) 및 제3 부분(120c)은 제1 일함수 조절막(121)의 두께 변화에 의해 정의되고, 구분될 수 있다. 제1 활성 영역(10) 및 제2 활성 영역(20) 사이에서 제1 일함수 조절막(121)의 두께는 일정한 두께(t12)를 유지하다가 감소할 수 있다. 또한, 제1 일함수 조절막(121)의 두께는 다시 감소했다가 또 다른 일정한 두께(t22)를 유지할 수 있다. In FIGS. 2A and 2B , the first portion 120a , the second portion 120b , and the third portion 120c included in the first gate electrode structure 120 have the thickness of the first work function control layer 121 . It can be defined and differentiated by change. Between the first active region 10 and the second active region 20 , the thickness of the first work function control layer 121 may decrease while maintaining a constant thickness t12 . Also, the thickness of the first work function control layer 121 may decrease again and then maintain another constant thickness t22 .

제1 삽입막(122)은 제1 일함수 조절막(121) 상에 형성될 수 있다. 제1 삽입막(122)은 제1 활성 영역(10), 제2 활성 영역(20) 및 제1 필드 절연막(105) 상에 형성될 수 있다. The first insertion layer 122 may be formed on the first work function control layer 121 . The first insertion layer 122 may be formed on the first active region 10 , the second active region 20 , and the first field insulating layer 105 .

제1 삽입막(122)은 제1 트렌치(120t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제1 삽입막(122)은 제1 일함수 조절막(121)의 프로파일을 따라 연장될 수 있다. 제1 트렌치(120t)의 바닥면을 따라 연장되는 제1 삽입막(122)은 제1 활성 영역(10), 제1 필드 절연막(105) 및 제2 활성 영역(20)을 가로지를 수 있다.The first insertion layer 122 may extend along sidewalls and bottom surfaces of the first trench 120t. The first insert layer 122 may extend along a profile of the first work function control layer 121 . The first insertion layer 122 extending along the bottom surface of the first trench 120t may cross the first active region 10 , the first field insulating layer 105 , and the second active region 20 .

제1 삽입막(122)은 예를 들어, 티타늄(Ti), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 알루미늄 탄질화물(TiAlCN) 중 적어도 하나를 포함할 수 있다. 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 삽입막(122)은 티타늄 알루미늄(TiAl) 또는 티타늄 알루미늄 탄화물(TiAlC)을 포함하는 막으로 설명한다.The first insert layer 122 may include, for example, at least one of titanium (Ti), titanium aluminum (TiAl), titanium aluminum nitride (TiAlN), titanium aluminum carbide (TiAlC), and titanium aluminum carbonitride (TiAlCN). can In the semiconductor device according to some embodiments of the present invention, the first interposed layer 122 is described as a layer including titanium aluminum (TiAl) or titanium aluminum carbide (TiAlC).

제1 필링막(123)은 제1 삽입막(122) 상에 형성될 수 있다. 제1 필링막(123)은 제1 활성 영역(10), 제2 활성 영역(20) 및 제1 필드 절연막(105) 상에 형성될 수 있다. 제1 필링막(123)은 예를 들어, 텅스텐(W), 알루미늄(Al), 코발트(Co), 구리(Cu), 루테늄(Ru), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다.The first filling layer 123 may be formed on the first insertion layer 122 . The first filling layer 123 may be formed on the first active region 10 , the second active region 20 , and the first field insulating layer 105 . The first filling layer 123 may be, for example, tungsten (W), aluminum (Al), cobalt (Co), copper (Cu), ruthenium (Ru), nickel (Ni), platinum (Pt), nickel platinum ( Ni-Pt) and titanium nitride (TiN) may be included.

제1 삽입막(122) 및 제1 필링막(123)은 제1 게이트 전극 구조체(120)의 제1 상부 게이트 전극(127)일 수 있다.The first insertion layer 122 and the first filling layer 123 may be the first upper gate electrode 127 of the first gate electrode structure 120 .

제1 게이트 전극 구조체의 제3 부분(120c)에서 제1 상부 게이트 전극(127)의 두께(t31)는, 제1 게이트 전극 구조체의 제1 부분(120a)에서 제1 상부 게이트 전극(127)의 두께(t11)보다 클 수 있다. 또한, 제1 게이트 전극 구조체의 제3 부분(120c)에서 제1 상부 게이트 전극(127)의 두께(t31)는, 제1 게이트 전극 구조체의 제2 부분(120b)에서 제1 상부 게이트 전극(127)의 두께(t21)보다 작을 수 있다. 제1 상부 게이트 전극(127)의 두께(t11, t21, t31)는 층간 절연막(190)의 상면으로부터 제1 트렌치(120t)의 바닥면의 제1 일함수 조절막(121)까지의 거리일 수 있다. The thickness t31 of the first upper gate electrode 127 in the third portion 120c of the first gate electrode structure is that of the first upper gate electrode 127 in the first portion 120a of the first gate electrode structure. It may be greater than the thickness t11. In addition, the thickness t31 of the first upper gate electrode 127 in the third portion 120c of the first gate electrode structure is determined by the thickness t31 of the first upper gate electrode 127 in the second portion 120b of the first gate electrode structure. ) may be smaller than the thickness t21. The thicknesses t11, t21, and t31 of the first upper gate electrode 127 may be the distance from the top surface of the interlayer insulating layer 190 to the first work function control layer 121 on the bottom surface of the first trench 120t. have.

제1 소오스/드레인(150)은 제1 게이트 전극 구조체의 제1 부분(120a)의 양측에 형성되고, 제2 소오스/드레인(155)은 제1 게이트 전극 구조체의 제2 부분(120b)의 양측에 형성될 수 있다. The first source/drain 150 is formed on both sides of the first portion 120a of the first gate electrode structure, and the second source/drain 155 is formed on both sides of the second portion 120b of the first gate electrode structure. can be formed in

제1 소오스/드레인(150) 및 제2 소오스/드레인(155)은 기판(100) 내에 형성된 에피택셜층을 포함할 수 있지만, 이에 제한되는 것은 아니다. 제1 소오스/드레인(150) 및 제2 소오스/드레인(155)은 기판(100)에 불순물을 주입하여 형성된 불순물 영역일 수도 있다. 또한, 제1 소오스/드레인(150) 및 제2 소오스/드레인(155)은 기판(100)의 상면보다 위로 돌출된 상면을 포함하는 상승된 소오스/드레인일 수도 있다.The first source/drain 150 and the second source/drain 155 may include an epitaxial layer formed in the substrate 100 , but are not limited thereto. The first source/drain 150 and the second source/drain 155 may be impurity regions formed by implanting impurities into the substrate 100 . Also, the first source/drain 150 and the second source/drain 155 may be raised sources/drains including upper surfaces protruding above the upper surface of the substrate 100 .

도 4 및 도 5는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 3b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 4 and 5 are diagrams for explaining a semiconductor device according to some embodiments of the present invention. For convenience of description, the points different from those described with reference to FIGS. 1 to 3B will be mainly described.

도 4 및 도 5를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 전극 구조체(120)는 제1 게이트 절연막(130)과 제1 일함수 조절막(121) 사이에 하부 도전막(125)과, 식각 방지막(124)을 더 포함할 수 있다. 하부 도전막(125)과, 식각 방지막(124)과, 제1 일함수 조절막(121)은 기판(100) 상에 순차적으로 형성될 수 있다. 4 and 5 , in the semiconductor device according to some embodiments of the present disclosure, the first gate electrode structure 120 is disposed between the first gate insulating layer 130 and the first work function control layer 121 . It may further include a lower conductive layer 125 and an etch stop layer 124 . The lower conductive layer 125 , the etch stop layer 124 , and the first work function control layer 121 may be sequentially formed on the substrate 100 .

하부 도전막(125)은 제1 게이트 절연막(130) 상에 형성될 수 있다. 하부 도전막(125)은 제1 활성 영역(10), 제2 활성 영역(20) 및 제1 필드 절연막(105) 상에 형성될 수 있다. 하부 도전막(125)은 제1 트렌치(120t)의 측벽 및 바닥면을 따라 연장될 수 있다. 하부 도전막(125)은 제1 게이트 절연막(130)의 프로파일을 따라 연장될 수 있다. 하부 도전막(125)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 및 탄탈륨 알루미늄 질화물(TaAlN) 중 적어도 하나를 포함할 수 있다. 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 하부 도전막(125)은 티타늄 질화물(TiN)을 포함하는 것으로 설명한다. The lower conductive layer 125 may be formed on the first gate insulating layer 130 . The lower conductive layer 125 may be formed on the first active region 10 , the second active region 20 , and the first field insulating layer 105 . The lower conductive layer 125 may extend along sidewalls and bottom surfaces of the first trench 120t. The lower conductive layer 125 may extend along a profile of the first gate insulating layer 130 . The lower conductive layer 125 may include, for example, titanium nitride (TiN), tantalum carbide (TaC), tantalum nitride (TaN), titanium silicon nitride (TiSiN), tantalum silicon nitride (TaSiN), tantalum titanium nitride (TaTiN), It may include at least one of titanium aluminum nitride (TiAlN) and tantalum aluminum nitride (TaAlN). In the semiconductor device according to some embodiments of the present invention, the lower conductive layer 125 will be described as including titanium nitride (TiN).

식각 방지막(124)은 하부 도전막(125) 상에 형성될 수 있다. 식각 방지막(124)은 제1 활성 영역(10), 제2 활성 영역(20) 및 제1 필드 절연막(105) 상에 형성될 수 있다. 식각 방지막(124)은 제1 트렌치(120t)의 측벽 및 바닥면을 따라 연장될 수 있다. 식각 방지막(124)은 하부 도전막(125)의 프로파일을 따라 연장될 수 있다. 식각 방지막(124)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 및 탄탈륨 알루미늄 질화물(TaAlN) 중 적어도 하나를 포함할 수 있다. 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 식각 방지막(124)은 탄탈륨 질화물(TaN)을 포함하는 것으로 설명한다.The etch stop layer 124 may be formed on the lower conductive layer 125 . The etch stop layer 124 may be formed on the first active region 10 , the second active region 20 , and the first field insulating layer 105 . The etch stop layer 124 may extend along sidewalls and bottom surfaces of the first trench 120t. The etch stop layer 124 may extend along a profile of the lower conductive layer 125 . The etch stop layer 124 may be, for example, titanium nitride (TiN), tantalum carbide (TaC), tantalum nitride (TaN), titanium silicon nitride (TiSiN), tantalum silicon nitride (TaSiN), tantalum titanium nitride (TaTiN), or titanium. It may include at least one of aluminum nitride (TiAlN) and tantalum aluminum nitride (TaAlN). In the semiconductor device according to some embodiments of the present invention, the etch stop layer 124 will be described as including tantalum nitride (TaN).

제1 트렌치(120t)의 바닥면을 따라 연장되는 하부 도전막(125) 및 식각 방지막(124)은 제1 활성 영역(10), 제1 필드 절연막(105) 및 제2 활성 영역(20)을 가로지를 수 있다.The lower conductive layer 125 and the etch stop layer 124 extending along the bottom surface of the first trench 120t form the first active region 10 , the first field insulating layer 105 , and the second active region 20 . can cross

제1 일함수 조절막(121)은 제2 활성 영역(20) 상에 형성되지 않을 수 있다. 제1 일함수 조절막(121)은 제1 활성 영역(10) 및 제1 필드 절연막(105)에 걸쳐 형성되지만, 제2 활성 영역(20)과 중첩되지 않을 수 있다. 제1 일함수 조절막(121)은 제2 활성 영역(20) 상으로 연장되지 않을 수 있다. 다르게 설명하면, 제2 활성 영역(20) 및 제1 필드 절연막(105) 상에 형성되는 제1 게이트 전극 구조체의 제2 부분(120b)은 제1 일함수 조절막(121)을 포함하지 않을 수 있다. The first work function control layer 121 may not be formed on the second active region 20 . The first work function control layer 121 is formed over the first active region 10 and the first field insulating layer 105 , but may not overlap the second active region 20 . The first work function control layer 121 may not extend onto the second active region 20 . In other words, the second portion 120b of the first gate electrode structure formed on the second active region 20 and the first field insulating layer 105 may not include the first work function control layer 121 . have.

제1 게이트 전극 구조체의 제2 부분(120b)에서, 식각 방지막(124)은 제1 삽입막(122)과 접촉할 수 있다. 제1 게이트 전극 구조체의 제2 부분(120b)에서, 식각 방지막(124)은 제1 상부 게이트 전극(127)과 접촉할 수 있다. In the second portion 120b of the first gate electrode structure, the etch stop layer 124 may contact the first interposed layer 122 . In the second portion 120b of the first gate electrode structure, the etch stop layer 124 may contact the first upper gate electrode 127 .

도 6 내지 도 8은 각각 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 3b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 6 to 8 are diagrams for explaining a semiconductor device according to some embodiments of the present invention, respectively. For convenience of description, the points different from those described with reference to FIGS. 1 to 3B will be mainly described.

도 6을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 일함수 조절막(121)은 하부 일함수 조절막(121L)과 상부 일함수 조절막(121U)을 포함할 수 있다. Referring to FIG. 6 , in the semiconductor device according to some embodiments of the present disclosure, the first work function control layer 121 may include a lower work function control layer 121L and an upper work function control layer 121U. have.

하부 일함수 조절막(121L)은 제2 활성 영역(20) 상에 형성되지 않을 수 있다. 하부 일함수 조절막(121L)은 제1 활성 영역(10) 및 제1 필드 절연막(105)에 걸쳐 형성되지만, 제2 활성 영역(20)과 중첩되지 않을 수 있다. 하부 일함수 조절막(121L)은 제2 활성 영역(20) 상으로 연장되지 않을 수 있다. The lower work function control layer 121L may not be formed on the second active region 20 . The lower work function control layer 121L is formed over the first active region 10 and the first field insulating layer 105 , but may not overlap the second active region 20 . The lower work function control layer 121L may not extend onto the second active region 20 .

하부 일함수 조절막(121L)은 제1 게이트 전극 구조체의 제1 부분(120a)에 포함되지만, 제1 게이트 전극 구조체의 제2 부분(120b) 및 제1 게이트 전극 구조체의 제3 부분(120c)에 포함되지 않을 수 있다.The lower work function control layer 121L is included in the first portion 120a of the first gate electrode structure, but the second portion 120b of the first gate electrode structure and the third portion 120c of the first gate electrode structure may not be included in

상부 일함수 조절막(121U)은 하부 일함수 조절막(121L) 상에 형성될 수 있다. 상부 일함수 조절막(121U)은 하부 일함수 조절막(121L)과 접촉될 수 있다. 상부 일함수 조절막(121U)은 제1 활성 영역(10), 제2 활성 영역(20) 및 제1 필드 절연막(105) 상에 형성될 수 있다. 상부 일함수 조절막(121U)은 제1 게이트 전극 구조체의 제1 부분(120a), 제1 게이트 전극 구조체의 제2 부분(120b) 및 제1 게이트 전극 구조체의 제3 부분(120c)에 포함될 수 있다. The upper work function control layer 121U may be formed on the lower work function control layer 121L. The upper work function control layer 121U may be in contact with the lower work function control layer 121L. The upper work function control layer 121U may be formed on the first active region 10 , the second active region 20 , and the first field insulating layer 105 . The upper work function control layer 121U may be included in the first portion 120a of the first gate electrode structure, the second portion 120b of the first gate electrode structure, and the third portion 120c of the first gate electrode structure. have.

제1 게이트 전극 구조체의 제1 부분(120a)에서 제1 일함수 조절막(121)의 두께(t12)는 하부 일함수 조절막(121L)의 두께 및 상부 일함수 조절막(121U)의 두께의 합일 수 있다. 반면, 제1 게이트 전극 구조체의 제2 부분(120b)에서 제1 일함수 조절막(121)의 두께(t22)와, 제1 게이트 전극 구조체의 제3 부분(120c)에서 제1 일함수 조절막(121)의 두께(t32)는 상부 일함수 조절막(121U)의 두께일 수 있다. 제1 게이트 전극 구조체의 제1 부분(120a)에서 상부 일함수 조절막(121U)의 두께는 제1 게이트 전극 구조체의 제2 부분(120b)에서 상부 일함수 조절막(121U)의 두께보다 크다.The thickness t12 of the first work function control layer 121 in the first portion 120a of the first gate electrode structure is the thickness of the lower work function control layer 121L and the thickness of the upper work function control layer 121U. can be summed On the other hand, the thickness t22 of the first work function control layer 121 in the second portion 120b of the first gate electrode structure and the first work function control layer in the third portion 120c of the first gate electrode structure The thickness t32 of 121 may be the thickness of the upper work function control layer 121U. The thickness of the upper work function control layer 121U in the first portion 120a of the first gate electrode structure is greater than the thickness of the upper work function control layer 121U in the second portion 120b of the first gate electrode structure.

하부 일함수 조절막(121L)과 상부 일함수 조절막(121U)은 동일한 물질을 포함할 수 있다. 예를 들어, 하부 일함수 조절막(121L)과 상부 일함수 조절막(121U)은 티타늄 질화물(TiN)을 포함할 수 있다. The lower work function control layer 121L and the upper work function control layer 121U may include the same material. For example, the lower work function control layer 121L and the upper work function control layer 121U may include titanium nitride (TiN).

상부 일함수 조절막(121U)을 형성하기 전에, 하부 일함수 조절막(121L)에 대해 열처리(thermal annealing) 공정 등이 진행될 수 있다. 이로 인해, 동일한 물질을 포함하는 하부 일함수 조절막(121L)과 상부 일함수 조절막(121U) 사이에 경계면이 보일 수 있다. Before forming the upper work function control layer 121U, a thermal annealing process or the like may be performed on the lower work function control layer 121L. Accordingly, an interface may be seen between the lower work function control layer 121L and the upper work function control layer 121U made of the same material.

도 7을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 절연막(130), 제1 일함수 조절막(121) 및 제1 삽입막(122)은 제1 단변 스페이서(140)에 의해 정의되는 제1 트렌치(120t)의 측벽을 따라 형성되지 않을 수 있다. Referring to FIG. 7 , in the semiconductor device according to some embodiments of the present disclosure, the first gate insulating layer 130 , the first work function adjusting layer 121 , and the first interposing layer 122 include a first short-side spacer ( It may not be formed along the sidewall of the first trench 120t defined by 140 .

반면, 제1 게이트 절연막(130), 제1 일함수 조절막(121) 및 제1 삽입막(122)은 제1 장변 스페이서(도 3a의 141)에 의해 정의되는 제1 트렌치(120t)의 측벽을 따라 형성될 수 있다. On the other hand, the first gate insulating layer 130 , the first work function control layer 121 , and the first insertion layer 122 are sidewalls of the first trench 120t defined by the first long side spacer ( 141 of FIG. 3A ). can be formed along

예를 들어, 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 게이트 전극 및 게이트 절연막을 형성한 후, 제1 단변 스페이서(140)에 의해 정의되는 제1 트렌치(120t)의 측벽을 따라 형성된 게이트 전극의 일부 및 게이트 절연막의 일부를 제거할 경우, 도 7과 같은 제1 게이트 절연막(130) 및 제1 게이트 전극 구조체(120)가 형성될 수 있다.For example, after forming a gate electrode and a gate insulating layer through a replacement process (or a gate last process), a first trench ( When a part of the gate electrode and a part of the gate insulating layer formed along the sidewall of 120t are removed, the first gate insulating layer 130 and the first gate electrode structure 120 as shown in FIG. 7 may be formed.

도 8을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 캡핑 패턴(160)을 더 포함할 수 있다. 제1 게이트 전극 구조체(120)는 제1 트렌치(120t)의 일부를 채울 수 있다. 제1 게이트 전극 구조체(120)의 상면은 층간 절연막(190)의 상면보다 리세스되어 있을 수 있다. Referring to FIG. 8 , the semiconductor device according to some exemplary embodiments may further include a capping pattern 160 . The first gate electrode structure 120 may partially fill the first trench 120t. A top surface of the first gate electrode structure 120 may be more recessed than a top surface of the interlayer insulating layer 190 .

캡핑 패턴(160)은 제1 게이트 전극 구조체(120) 상에 형성될 수 있다. 캡핑 패턴(160)은 제1 상부 게이트 전극(127) 상에 형성될 수 있다. 캡핑 패턴(160)은 제1 게이트 전극 구조체(120)가 채우고 남은 제1 트렌치(120t)를 채울 수 있다. 캡핑 패턴(160)은 제1 트렌치(120t)의 일부를 채워서 형성되므로, 캡핑 패턴(160)의 상면은 제1 단변 스페이서(140)의 상면, 제1 장변 스페이서(도 3a의 141)의 상면 및 층간 절연막(190)의 상면과 동일 평면에 놓여있을 수 있다.The capping pattern 160 may be formed on the first gate electrode structure 120 . The capping pattern 160 may be formed on the first upper gate electrode 127 . The capping pattern 160 may fill the remaining first trench 120t after the first gate electrode structure 120 has filled it. Since the capping pattern 160 is formed by filling a portion of the first trench 120t, the upper surface of the capping pattern 160 includes the upper surface of the first short-side spacer 140, the upper surface of the first long-side spacer (141 in FIG. 3A), and It may lie on the same plane as the top surface of the interlayer insulating layer 190 .

캡핑 패턴(160)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 탄화 산질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. The capping pattern 160 may be, for example, at least one of silicon nitride (SiN), silicon oxynitride (SiON), silicon oxide (SiO2), silicon carbonitride (SiCN), silicon carbon dioxide oxynitride (SiOCN), and combinations thereof. may include.

도시된 것과 달리, 제1 게이트 절연막(130)은 제1 단변 스페이서(140) 및 캡핑 패턴(160) 사이로 연장될 수도 있다. 즉, 서로 마주보는 제1 단변 스페이서(140)의 내측벽 및 캡핑 패턴(160)의 사이에, 제1 게이트 절연막(130)의 일부가 연장되어 있을 수 있다.Unlike the drawings, the first gate insulating layer 130 may extend between the first short side spacer 140 and the capping pattern 160 . That is, a portion of the first gate insulating layer 130 may extend between the inner wall of the first short-side spacer 140 facing each other and the capping pattern 160 .

도 9 및 도 10은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 도 10은 도 9의 A - A를 따라 절단한 단면도일 수 있다.9 and 10 are diagrams for explaining a semiconductor device according to some embodiments of the present invention. For convenience of description, the description will be focused on points different from those described with reference to FIG. 6 . FIG. 10 may be a cross-sectional view taken along line A - A of FIG. 9 .

도 9 및 도 10을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 전극 구조체(120)는 제1 게이트 전극 구조체의 제3 부분(도 6의 120c)을 포함하지 않을 수 있다.9 and 10 , in the semiconductor device according to some embodiments of the present disclosure, the first gate electrode structure 120 may not include the third portion ( 120c of FIG. 6 ) of the first gate electrode structure. can

예를 들어, 제1 게이트 전극 구조체의 제1 부분(120a)은 제1 게이트 전극 구조체의 제2 부분(120b)과 접촉할 수 있다. For example, the first portion 120a of the first gate electrode structure may contact the second portion 120b of the first gate electrode structure.

도 11은 본 발명의 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 12는 도 11의 A - A를 따라 절단한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 3b를 이용하여 설명한 것과 다른 점을 위주로 설명한다.11 is a plan view illustrating a semiconductor device according to some embodiments of the present invention. 12 is a cross-sectional view taken along line A - A of FIG. 11 . For convenience of description, the points different from those described with reference to FIGS. 1 to 3B will be mainly described.

참고적으로, 도 12는 핀형 패턴에 관한 내용을 제외하고 도 2a와 실질적으로 동일할 수 있으므로, 중복되는 사항은 생략하거나 간략히 설명한다. 즉, 제1 핀형 패턴(110)은 제1 활성 영역(10)에 대응될 수 있고, 제2 핀형 패턴(115)은 제2 활성 영역(20)에 대응될 수 있다. 덧붙여, 도 12는 도 2a와 유사한 도면으로 도시하였지만, 이에 제한되는 것은 아니다. 도 12는 도 2b, 도 6 내지 8 및 도 10 중 하나와 유사할 수 있음은 물론이다.For reference, since FIG. 12 may be substantially the same as FIG. 2A except for the fin-shaped pattern, overlapping matters will be omitted or briefly described. That is, the first fin-shaped pattern 110 may correspond to the first active region 10 , and the second fin-shaped pattern 115 may correspond to the second active region 20 . In addition, although FIG. 12 is shown in a view similar to that of FIG. 2A, it is not limited thereto. It should be understood that FIG. 12 may be similar to one of FIGS. 2B , 6-8 and 10 .

도 11 및 도 12를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 핀형 패턴(110)과, 제1 핀형 패턴(110)과 인접하는 제2 핀형 패턴(115)과, 제1 핀형 패턴(110) 및 제2 핀형 패턴(115) 사이의 제1 필드 절연막(105)과, 제1 핀형 패턴(110), 제1 필드 절연막(105) 및 제2 핀형 패턴(115)을 가로지르는 제1 게이트 전극 구조체(120)를 포함한다.11 and 12 , a semiconductor device according to some embodiments of the present invention includes a first fin-shaped pattern 110 , a second fin-shaped pattern 115 adjacent to the first fin-shaped pattern 110 , and a first The first field insulating layer 105 between the fin-shaped pattern 110 and the second fin-shaped pattern 115 crosses the first fin-shaped pattern 110 , the first field insulating layer 105 and the second fin-shaped pattern 115 . A first gate electrode structure 120 is included.

제1 핀형 패턴(110) 및 제2 핀형 패턴(115)은 기판(100)으로부터 돌출되어 있을 수 있다. 제1 핀형 패턴(110) 및 제2 핀형 패턴(115)은 각각 제1 방향(X1)으로 길게 연장될 수 있다. 예를 들어, 제1 핀형 패턴(110)은 PMOS가 형성되는 영역이고, 제2 핀형 패턴(115)은 NMOS가 형성되는 영역일 수 있다.The first fin-shaped pattern 110 and the second fin-shaped pattern 115 may protrude from the substrate 100 . Each of the first fin-shaped pattern 110 and the second fin-shaped pattern 115 may extend in the first direction X1 . For example, the first fin-shaped pattern 110 may be a region in which a PMOS is formed, and the second fin-shaped pattern 115 may be a region in which an NMOS is formed.

제1 핀형 패턴(110) 및 제2 핀형 패턴(115)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 각각의 제1 핀형 패턴(110) 및 제2 핀형 패턴(115)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 각각의 제1 핀형 패턴(110) 및 제2 핀형 패턴(115)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. 구체적으로, IV-IV족 화합물 반도체를 예로 들면, 각각의 제1 핀형 패턴(110) 및 제2 핀형 패턴(115)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체를 예로 들면, 각각의 제1 핀형 패턴(110) 및 제2 핀형 패턴(115)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다. 이하에서, 각각의 제1 핀형 패턴(110) 및 제2 핀형 패턴(115)은 실리콘 핀형 패턴인 것으로 설명한다.The first fin-shaped pattern 110 and the second fin-shaped pattern 115 may be a part of the substrate 100 , and may include an epitaxial layer grown from the substrate 100 . Each of the first fin-shaped pattern 110 and the second fin-shaped pattern 115 may include, for example, silicon or germanium, which is an elemental semiconductor material. In addition, each of the first fin-shaped pattern 110 and the second fin-shaped pattern 115 may include a compound semiconductor, for example, a group IV-IV compound semiconductor or a group III-V compound semiconductor. . Specifically, taking the group IV-IV compound semiconductor as an example, each of the first fin-shaped pattern 110 and the second fin-shaped pattern 115 may include carbon (C), silicon (Si), germanium (Ge), and tin (Sn). It may be a binary compound, a ternary compound, or a compound in which a group IV element is doped therewith, including at least two or more of them. Taking the group III-V compound semiconductor as an example, each of the first fin-shaped pattern 110 and the second fin-shaped pattern 115 includes at least one of aluminum (Al), gallium (Ga), and indium (In) as a group III element; The group V element may be one of a binary compound, a ternary compound, or a quaternary compound formed by combining one of phosphorus (P), arsenic (As), and antimonium (Sb). Hereinafter, each of the first fin-shaped pattern 110 and the second fin-shaped pattern 115 will be described as a silicon fin-shaped pattern.

제1 필드 절연막(105)은 제1 핀형 패턴(110)의 측벽의 일부 및 제2 핀형 패턴(115)의 측벽의 일부를 덮고 있기 때문에, 제1 핀형 패턴(110) 및 제2 핀형 패턴(115)은 기판(100) 상에 형성된 제1 필드 절연막(105)의 상면 위로 돌출되어 있을 수 있다. 제1 핀형 패턴(110) 및 제2 핀형 패턴(115)은 공간적으로 이격되어 있지만, 서로 간에 인접하고 있다.Since the first field insulating layer 105 covers a portion of the sidewall of the first fin-shaped pattern 110 and a portion of the sidewall of the second fin-shaped pattern 115 , the first fin-shaped pattern 110 and the second fin-shaped pattern 115 . ) may protrude above the top surface of the first field insulating layer 105 formed on the substrate 100 . The first fin-shaped pattern 110 and the second fin-shaped pattern 115 are spaced apart from each other, but are adjacent to each other.

제1 필드 절연막(105)은 제1 핀형 패턴(110) 및 제2 핀형 패턴(115) 사이에 배치되고, 제1 핀형 패턴(110) 및 제2 핀형 패턴(115)과 접촉될 수 있다. 제1 필드 절연막(105)이 제1 핀형 패턴(110) 및 제2 핀형 패턴(115)과 접촉하는 것은 제1 핀형 패턴(110) 및 제2 핀형 패턴(115) 사이에는 제1 필드 절연막(105)의 상면보다 위로 돌출된 핀형 패턴이 개재되지 않는다는 것을 의미한다.The first field insulating layer 105 may be disposed between the first fin-shaped pattern 110 and the second fin-shaped pattern 115 and may be in contact with the first fin-shaped pattern 110 and the second fin-shaped pattern 115 . When the first field insulating layer 105 contacts the first fin-shaped pattern 110 and the second fin-shaped pattern 115 , the first field insulating layer 105 is between the first fin-shaped pattern 110 and the second fin-shaped pattern 115 . ) means that the pin-shaped pattern protruding above the upper surface is not interposed.

제1 게이트 전극 구조체(120)는 제1 핀형 패턴(110), 제2 핀형 패턴(115) 및 제1 필드 절연막(105)을 가로지를 수 있다. 제1 게이트 전극 구조체(120)는 제2 방향(Y1)으로 길게 연장될 수 있다. 제1 게이트 전극 구조체(120)는 제1 핀형 패턴(110) 및 제2 핀형 패턴(115)과 교차할 수 있다.The first gate electrode structure 120 may cross the first fin-shaped pattern 110 , the second fin-shaped pattern 115 , and the first field insulating layer 105 . The first gate electrode structure 120 may extend long in the second direction Y1 . The first gate electrode structure 120 may cross the first fin-shaped pattern 110 and the second fin-shaped pattern 115 .

제1 게이트 전극 구조체의 제1 부분(120a)은 제1 핀형 패턴(110) 및 제1 필드 절연막(105) 상에 형성될 수 있다. 제1 게이트 전극 구조체의 제1 부분(120a)은 제1 핀형 패턴(110) 및 제1 필드 절연막(105)에 걸쳐서 형성될 수 있다. 제1 게이트 전극 구조체의 제2 부분(120b)은 제2 핀형 패턴(115) 및 제1 필드 절연막(105) 상에 형성될 수 있다. 제1 게이트 전극 구조체의 제2 부분(120b)은 제2 핀형 패턴(115) 및 제1 필드 절연막(105)에 걸쳐서 형성될 수 있다. 제1 게이트 전극 구조체의 제3 부분(120c)은 제1 핀형 패턴(110) 및 제2 핀형 패턴(115)과 교차하지 않는다. 제1 게이트 전극 구조체의 제3 부분(120c)은 제1 핀형 패턴(110) 및 제2 핀형 패턴(115) 상에 형성되지 않는다.The first portion 120a of the first gate electrode structure may be formed on the first fin-shaped pattern 110 and the first field insulating layer 105 . The first portion 120a of the first gate electrode structure may be formed over the first fin-shaped pattern 110 and the first field insulating layer 105 . The second portion 120b of the first gate electrode structure may be formed on the second fin-shaped pattern 115 and the first field insulating layer 105 . The second portion 120b of the first gate electrode structure may be formed over the second fin-shaped pattern 115 and the first field insulating layer 105 . The third portion 120c of the first gate electrode structure does not intersect the first fin-shaped pattern 110 and the second fin-shaped pattern 115 . The third portion 120c of the first gate electrode structure is not formed on the first fin-shaped pattern 110 and the second fin-shaped pattern 115 .

제1 게이트 절연막(130)은 제1 핀형 패턴(110), 제2 핀형 패턴(115) 및 제1 필드 절연막(105) 상에 형성될 수 있다. 제1 트렌치(120t)의 바닥면을 따라 연장되는 제1 게이트 절연막(130)은 제1 필드 절연막(105)의 상면, 제1 핀형 패턴(110)의 프로파일 및 제2 핀형 패턴(115)의 프로파일을 따라서 형성될 수 있다.The first gate insulating layer 130 may be formed on the first fin-shaped pattern 110 , the second fin-shaped pattern 115 , and the first field insulating layer 105 . The first gate insulating layer 130 extending along the bottom surface of the first trench 120t includes the top surface of the first field insulating layer 105 , the profile of the first fin-shaped pattern 110 , and the profile of the second fin-shaped pattern 115 . can be formed according to

제1 게이트 전극 구조체(120)은 제1 게이트 절연막(130) 상에 형성될 수 있다. 제1 일함수 조절막(121)과, 제1 삽입막(122)은 제1 게이트 절연막(130)의 프로파일을 따라서 형성될 수 있다.The first gate electrode structure 120 may be formed on the first gate insulating layer 130 . The first work function control layer 121 and the first insertion layer 122 may be formed along a profile of the first gate insulating layer 130 .

도 12에서, 제1 일함수 조절막(121)의 두께와 제1 상부 게이트 전극(127)의 두께는 각각 제1 핀형 패턴(110) 및 제2 핀형 패턴(115) 사이의 제1 필드 절연막(105) 상에서 측정될 수 있다. In FIG. 12 , the thickness of the first work function control layer 121 and the thickness of the first upper gate electrode 127 are respectively the first field insulating layer ( ) between the first fin-shaped pattern 110 and the second fin-shaped pattern 115 . 105) can be measured.

도 13 내지 도 15는 각각 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 11 및 도 12를 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 13 to 15 are diagrams for explaining a semiconductor device according to some embodiments of the present invention, respectively. For convenience of description, points different from those described with reference to FIGS. 11 and 12 will be mainly described.

도 13을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 전극 구조체(120)는 제1 게이트 절연막(130)과 제1 일함수 조절막(121) 사이에 하부 도전막(125)과, 식각 방지막(124)을 더 포함할 수 있다. 하부 도전막(125) 및 식각 방지막(124)은 제1 게이트 절연막(130)의 프로파일을 따라서 형성될 수 있다.Referring to FIG. 13 , in the semiconductor device according to some embodiments of the present disclosure, the first gate electrode structure 120 is a lower conductive layer between the first gate insulating layer 130 and the first work function control layer 121 . 125 and an etch stop layer 124 may be further included. The lower conductive layer 125 and the etch stop layer 124 may be formed along a profile of the first gate insulating layer 130 .

제1 일함수 조절막(121)은 제2 핀형 패턴(115) 상에 형성되지 않을 수 있다. 제1 일함수 조절막(121)은 제1 필드 절연막(105)의 상면보다 위로 돌출된 제2 핀형 패턴(115)의 프로파일을 따라 연장되지 않을 수 있다. 제1 게이트 전극 구조체의 제2 부분(120b)은 제1 일함수 조절막(121)을 포함하지 않을 수 있다. The first work function control layer 121 may not be formed on the second fin-shaped pattern 115 . The first work function control layer 121 may not extend along the profile of the second fin-shaped pattern 115 protruding above the top surface of the first field insulating layer 105 . The second portion 120b of the first gate electrode structure may not include the first work function control layer 121 .

제1 게이트 전극 구조체의 제2 부분(120b)에서, 식각 방지막(124)은 제1 삽입막(122)과 접촉할 수 있다. In the second portion 120b of the first gate electrode structure, the etch stop layer 124 may contact the first interposed layer 122 .

도 14를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제1 핀형 패턴(110) 및 제2 핀형 패턴(115) 사이에 위치하는 핀형 돌출부(110p)를 더 포함할 수 있다. Referring to FIG. 14 , the semiconductor device according to some exemplary embodiments may further include a fin-shaped protrusion 110p positioned between the first fin-shaped pattern 110 and the second fin-shaped pattern 115 .

핀형 돌출부(110p)는 제1 핀형 패턴(110) 및 제2 핀형 패턴(115)과 같이, 제1 방향(X1)으로 연장되어 있을 수 있다. 핀형 돌출부(110p)는 제1 핀형 패턴(110) 및 제2 핀형 패턴(115)과 동일한 물질을 포함할 수 있다. 제1 필드 절연막(105)은 핀형 돌출부(110p)의 상면을 덮을 수 있다. The fin-shaped protrusion 110p may extend in the first direction X1 like the first fin-shaped pattern 110 and the second fin-shaped pattern 115 . The fin-shaped protrusion 110p may include the same material as the first fin-shaped pattern 110 and the second fin-shaped pattern 115 . The first field insulating layer 105 may cover the top surface of the fin-shaped protrusion 110p.

도 15를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴(110) 및 제2 핀형 패턴(115) 사이에 깊은 트렌치(DT)가 형성될 수 있다. Referring to FIG. 15 , in the semiconductor device according to some embodiments of the present disclosure, a deep trench DT may be formed between the first fin-shaped pattern 110 and the second fin-shaped pattern 115 .

제1 핀형 패턴(110)은 제1 얕은 트렌치(ST1)에 의해 정의되고, 제2 핀형 패턴(115)은 제2 얕은 트렌치(ST2)에 의해 정의될 수 있다. 깊은 트렌치(DT)는 제1 얕은 트렌치(ST1) 및 제2 얕은 트렌치(ST2)보다 깊을 수 있다. The first fin-shaped pattern 110 may be defined by a first shallow trench ST1 , and the second fin-shaped pattern 115 may be defined by a second shallow trench ST2 . The deep trench DT may be deeper than the first shallow trench ST1 and the second shallow trench ST2 .

도 16은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 17은 도 16의 A - A 및 D - D를 따라 절단한 단면도이다. 도 16 및 도 17의 제1 영역(I)에 도시된 제1 활성 영역(10), 제2 활성 영역(20) 및 제1 게이트 전극 구조체(120)는 도 1 내지 도 3b를 이용하여 설명한 것과 실질적으로 동일하므로, 도 16 및 도 17는 제2 영역(II)에 도시된 내용을 중심으로 설명한다. 16 is a plan view illustrating a semiconductor device according to some embodiments of the present invention. 17 is a cross-sectional view taken along lines A - A and D - D of FIG. 16 . The first active region 10 , the second active region 20 , and the first gate electrode structure 120 illustrated in the first region I of FIGS. 16 and 17 are the same as those described with reference to FIGS. 1 to 3B . Since they are substantially the same, the contents shown in the second area II will be mainly described in FIGS. 16 and 17 .

도 16 및 도 17을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 영역(I) 및 제2 영역(II)을 포함하는 기판(100)과, 제1 영역(I)에 형성된 제1 게이트 전극 구조체(120)와, 제2 영역(II)에 형성된 제2 게이트 전극 구조체(220)를 포함할 수 있다.16 and 17 , a semiconductor device according to some embodiments of the present invention includes a substrate 100 including a first region (I) and a second region (II), and a substrate formed in the first region (I). It may include a first gate electrode structure 120 and a second gate electrode structure 220 formed in the second region II.

기판(100)은 제1 활성 영역(10), 제2 활성 영역(20), 제3 활성 영역(30), 제4 활성 영역(40), 제1 필드 절연막(105) 및 제2 필드 절연막(106)을 포함할 수 있다. 제1 영역(I)의 기판(100)은 제1 활성 영역(10), 제2 활성 영역(20) 및 제1 필드 절연막(105)을 포함할 수 있다. 제2 영역(II)의 기판(100)은 제3 활성 영역(30), 제4 활성 영역(40) 및 제2 필드 절연막(106)을 포함할 수 있다.The substrate 100 includes a first active region 10 , a second active region 20 , a third active region 30 , a fourth active region 40 , a first field insulating layer 105 , and a second field insulating layer ( 106) may be included. The substrate 100 of the first region I may include a first active region 10 , a second active region 20 , and a first field insulating layer 105 . The substrate 100 of the second region II may include a third active region 30 , a fourth active region 40 , and a second field insulating layer 106 .

제3 활성 영역(30)과 제4 활성 영역(40)은 제2 필드 절연막(106)에 의해 정의될 수 있다. 제3 활성 영역(30) 및 제4 활성 영역(40)은 공간적으로 이격되어 있지만, 서로 간에 인접하고 있다. 제3 활성 영역(30) 및 제4 활성 영역(40)은 제3 방향(X2)으로 길게 연장되는 장방형의 모양일 수 있으나, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제3 활성 영역(30)은 PMOS가 형성되는 영역이고, 제4 활성 영역(40)은 NMOS가 형성되는 영역일 수 있다. The third active region 30 and the fourth active region 40 may be defined by the second field insulating layer 106 . Although the third active region 30 and the fourth active region 40 are spatially separated, they are adjacent to each other. The third active region 30 and the fourth active region 40 may have a rectangular shape elongated in the third direction X2, but are not limited thereto. In the semiconductor device according to some embodiments of the present invention, the third active region 30 may be a region in which a PMOS is formed, and the fourth active region 40 may be a region in which an NMOS is formed.

제2 필드 절연막(106)은 제3 활성 영역(30) 및 제4 활성 영역(40)을 둘러싸며 형성될 수 있다. 하지만, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제2 필드 절연막(106)은 제3 활성 영역(30) 및 제4 활성 영역(40) 사이에 위치하는 부분을 의미하는 것으로 설명한다. 제2 필드 절연막(106)은 제3 활성 영역(30) 및 제4 활성 영역(40) 사이에 배치되고, 제3 활성 영역(30) 및 제4 활성 영역(40)에 접촉될 수 있다.The second field insulating layer 106 may be formed to surround the third active region 30 and the fourth active region 40 . However, in the semiconductor device according to some embodiments of the present invention, the second field insulating layer 106 will be described as meaning a portion positioned between the third active region 30 and the fourth active region 40 . The second field insulating layer 106 may be disposed between the third active region 30 and the fourth active region 40 , and may contact the third active region 30 and the fourth active region 40 .

제2 게이트 전극 구조체(220)는 제3 활성 영역(30), 제4 활성 영역(40) 및 제2 필드 절연막(106)을 가로지를 수 있다. 제2 게이트 전극 구조체(220)는 제4 방향(Y2)으로 길게 연장될 수 있다. 제2 게이트 전극 구조체(220)는 제3 방향(X2)으로 연장되는 단변을 포함하는 단측벽과, 제4 방향(Y2)으로 연장되는 장변을 포함하는 장측벽을 포함할 수 있다. 제2 게이트 전극 구조체(220)는 제1 부분(220a)과, 제2 부분(220b)을 포함할 수 있다. 제2 게이트 전극 구조체의 제1 부분(220a)은 제2 게이트 전극 구조체의 제2 부분(220b)과 접촉한다. The second gate electrode structure 220 may cross the third active region 30 , the fourth active region 40 , and the second field insulating layer 106 . The second gate electrode structure 220 may extend long in the fourth direction Y2 . The second gate electrode structure 220 may include a short sidewall including a short side extending in the third direction X2 and a long sidewall including a long side extending in the fourth direction Y2 . The second gate electrode structure 220 may include a first portion 220a and a second portion 220b. The first portion 220a of the second gate electrode structure is in contact with the second portion 220b of the second gate electrode structure.

제2 게이트 전극 구조체의 제1 부분(220a)은 p형 금속성 게이트 전극일 수 있다. 제2 게이트 전극 구조체의 제1 부분(220a)은 제3 활성 영역(30) 및 제2 필드 절연막(106) 상에 형성될 수 있다. 제2 게이트 전극 구조체의 제1 부분(220a)은 제3 활성 영역(30) 및 제2 필드 절연막(106)에 걸쳐서 형성될 수 있다. 제2 게이트 전극 구조체의 제2 부분(220b)은 n형 금속성 게이트 전극일 수 있다. 제2 게이트 전극 구조체의 제2 부분(220b)은 제4 활성 영역(40) 및 제2 필드 절연막(106) 상에 형성될 수 있다. 제2 게이트 전극 구조체의 제2 부분(220b)은 제4 활성 영역(40) 및 제2 필드 절연막(106)에 걸쳐서 형성될 수 있다. 제3 활성 영역(30)과 제2 게이트 전극 구조체(220)이 교차하는 영역에는 제3 트랜지스터(20p)가 형성되고, 제4 활성 영역(40)과 제2 게이트 전극 구조체(220)가 교차하는 영역에는 제4 트랜지스터(20n)가 형성될 수 있다.The first portion 220a of the second gate electrode structure may be a p-type metallic gate electrode. The first portion 220a of the second gate electrode structure may be formed on the third active region 30 and the second field insulating layer 106 . The first portion 220a of the second gate electrode structure may be formed over the third active region 30 and the second field insulating layer 106 . The second portion 220b of the second gate electrode structure may be an n-type metallic gate electrode. The second portion 220b of the second gate electrode structure may be formed on the fourth active region 40 and the second field insulating layer 106 . The second portion 220b of the second gate electrode structure may be formed over the fourth active region 40 and the second field insulating layer 106 . A third transistor 20p is formed in a region where the third active region 30 and the second gate electrode structure 220 intersect, and the fourth active region 40 and the second gate electrode structure 220 intersect each other. A fourth transistor 20n may be formed in the region.

층간 절연막(190)은 제1 영역(I)에 형성된 제1 트렌치(120t)와, 제2 영역(II)에 포함된 제2 트렌치(220t)를 포함할 수 있다. 제2 트렌치(220t)는 제3 활성 영역(30), 제2 필드 절연막(106) 및 제4 활성 영역(40)을 가로지를 수 있다.The interlayer insulating layer 190 may include a first trench 120t formed in the first region I and a second trench 220t included in the second region II. The second trench 220t may cross the third active region 30 , the second field insulating layer 106 , and the fourth active region 40 .

제2 단변 스페이서(240)는 기판(100) 상에 형성될 수 있다. 제2 단변 스페이서(240)는 제2 트렌치(220t)의 측벽의 일부를 정의할 수 있다. 제2 단변 스페이서(240)는 제2 게이트 전극 구조체(220)의 단측벽 상에 형성될 수 있다.The second short side spacer 240 may be formed on the substrate 100 . The second short side spacer 240 may define a portion of a sidewall of the second trench 220t. The second short side spacer 240 may be formed on the short side wall of the second gate electrode structure 220 .

제2 게이트 절연막(230)은 기판(100) 상에 형성될 수 있다. 제2 게이트 절연막(230)은 제3 활성 영역(30), 제4 활성 영역(40) 및 제2 필드 절연막(106) 상에 형성될 수 있다. 제2 게이트 절연막(230)은 제2 트렌치(220t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제2 트렌치(220t)의 바닥면을 따라 연장되는 제2 게이트 절연막(230)은 제3 활성 영역(30), 제2 필드 절연막(106) 및 제4 활성 영역(40)을 가로지를 수 있다.The second gate insulating layer 230 may be formed on the substrate 100 . The second gate insulating layer 230 may be formed on the third active region 30 , the fourth active region 40 , and the second field insulating layer 106 . The second gate insulating layer 230 may extend along sidewalls and bottom surfaces of the second trench 220t. The second gate insulating layer 230 extending along the bottom surface of the second trench 220t may cross the third active region 30 , the second field insulating layer 106 , and the fourth active region 40 .

제2 게이트 전극 구조체(220)는 제2 게이트 절연막(230) 상에 형성될 수 있다. 제2 게이트 절연막(230)은 제2 게이트 전극 구조체(220)와 기판(100) 사이에 형성될 수 있다. 제2 게이트 전극 구조체(220)는 제2 트렌치(220t)를 채울 수 있다. 제2 게이트 전극 구조체(220)는 제2 게이트 절연막(230) 상에 순차적으로 형성된 제2 일함수 조절막(221)과, 제2 삽입막(222)과, 제2 필링막(223)을 포함할 수 있다.The second gate electrode structure 220 may be formed on the second gate insulating layer 230 . The second gate insulating layer 230 may be formed between the second gate electrode structure 220 and the substrate 100 . The second gate electrode structure 220 may fill the second trench 220t. The second gate electrode structure 220 includes a second work function control layer 221 sequentially formed on the second gate insulating layer 230 , a second insertion layer 222 , and a second filling layer 223 . can do.

제2 일함수 조절막(221)은 제3 활성 영역(30), 제4 활성 영역(40) 및 제2 필드 절연막(106) 상에 형성될 수 있다. 제2 일함수 조절막(221)은 예를 들어, 제2 게이트 절연막(230)과 접촉할 수 있다. 제2 일함수 조절막(221)은 제2 게이트 절연막(230)의 프로파일을 따라 연장될 수 있다. 제2 트렌치(220t)의 바닥면을 따라 연장되는 제2 일함수 조절막(221)은 제3 활성 영역(30), 제2 필드 절연막(106) 및 제4 활성 영역(40)을 가로지를 수 있다. 제2 일함수 조절막(221)은 예를 들어, 티타늄 질화물(TiN)을 포함할 수 있다.The second work function control layer 221 may be formed on the third active region 30 , the fourth active region 40 , and the second field insulating layer 106 . The second work function control layer 221 may be in contact with, for example, the second gate insulating layer 230 . The second work function control layer 221 may extend along a profile of the second gate insulating layer 230 . The second work function control layer 221 extending along the bottom surface of the second trench 220t may cross the third active region 30 , the second field insulating layer 106 , and the fourth active region 40 . have. The second work function control layer 221 may include, for example, titanium nitride (TiN).

제2 게이트 전극 구조체의 제1 부분(220a)에서 제2 일함수 조절막(221)의 두께(t42)는, 제2 게이트 전극 구조체의 제2 부분(220b)에서 제2 일함수 조절막(221)의 두께(t52)와 다를 수 있다. 예를 들어, 제2 게이트 전극 구조체의 제1 부분(220a)에서 제2 일함수 조절막(221)의 두께(t42)는, 제2 게이트 전극 구조체의 제2 부분(220b)에서 제2 일함수 조절막(221)의 두께(t52)보다 클 수 있다. The thickness t42 of the second work function control layer 221 in the first portion 220a of the second gate electrode structure is the second work function control layer 221 in the second portion 220b of the second gate electrode structure. ) may be different from the thickness t52. For example, the thickness t42 of the second work function control layer 221 in the first portion 220a of the second gate electrode structure may have a second work function in the second portion 220b of the second gate electrode structure. It may be greater than the thickness t52 of the control layer 221 .

제2 삽입막(222)은 제2 일함수 조절막(221) 상에 형성될 수 있다. 제2 삽입막(222)은 제3 활성 영역(30), 제4 활성 영역(40) 및 제2 필드 절연막(106) 상에 형성될 수 있다. 제2 삽입막(222)은 제2 일함수 조절막(221)의 프로파일을 따라 연장될 수 있다. 제2 트렌치(220t)의 바닥면을 따라 연장되는 제2 삽입막(222)은 제3 활성 영역(30), 제2 필드 절연막(106) 및 제4 활성 영역(40)을 가로지를 수 있다. 제1 삽입막(122) 및 제2 삽입막(222)은 동일한 물질을 포함할 수 있다.The second insertion layer 222 may be formed on the second work function control layer 221 . The second insertion layer 222 may be formed on the third active region 30 , the fourth active region 40 , and the second field insulating layer 106 . The second insertion layer 222 may extend along a profile of the second work function control layer 221 . The second insertion layer 222 extending along the bottom surface of the second trench 220t may cross the third active region 30 , the second field insulating layer 106 , and the fourth active region 40 . The first insertion layer 122 and the second insertion layer 222 may include the same material.

제2 필링막(223)은 제2 삽입막(222) 상에 형성될 수 있다. 제2 필링막(223)은 제3 활성 영역(30), 제4 활성 영역(40) 및 제2 필드 절연막(106) 상에 형성될 수 있다. 제1 필링막(123) 및 제2 필링막(223)은 동일한 물질을 포함할 수 있다.The second filling layer 223 may be formed on the second insertion layer 222 . The second filling layer 223 may be formed on the third active region 30 , the fourth active region 40 , and the second field insulating layer 106 . The first filling layer 123 and the second filling layer 223 may include the same material.

제2 삽입막(222) 및 제2 필링막(223)은 제2 게이트 전극 구조체(220)의 제2 상부 게이트 전극(227)일 수 있다.The second insertion layer 222 and the second filling layer 223 may be the second upper gate electrode 227 of the second gate electrode structure 220 .

제2 게이트 전극 구조체의 제1 부분(220a)에서 제2 상부 게이트 전극(227)의 두께(t41)는, 제2 게이트 전극 구조체의 제2 부분(220b)에서 제2 상부 게이트 전극(227)의 두께(t51)과 다를 수 있다. 예를 들어, 제2 게이트 전극 구조체의 제1 부분(220a)에서 제2 상부 게이트 전극(227)의 두께(t41)는, 제2 게이트 전극 구조체의 제2 부분(220b)에서 제2 상부 게이트 전극(227)의 두께(t51)보다 작을 수 있다.The thickness t41 of the second upper gate electrode 227 in the first portion 220a of the second gate electrode structure is that of the second upper gate electrode 227 in the second portion 220b of the second gate electrode structure. It may be different from the thickness t51. For example, the thickness t41 of the second upper gate electrode 227 in the first portion 220a of the second gate electrode structure is the second upper gate electrode in the second portion 220b of the second gate electrode structure. It may be smaller than the thickness t51 of 227 .

도 18은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 16 및 도 17을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 18 is a diagram for describing a semiconductor device according to some embodiments of the present invention. For convenience of description, points different from those described with reference to FIGS. 16 and 17 will be mainly described.

도 18을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 일함수 조절막(121)은 경계가 구분되는 복수의 막을 포함할 수 있다. 하지만, 제2 일함수 조절막(221)은 단일막일 수 있다. Referring to FIG. 18 , in the semiconductor device according to some embodiments of the present disclosure, the first work function control layer 121 may include a plurality of layers having boundaries separated. However, the second work function control layer 221 may be a single layer.

제1 일함수 조절막(121)은 하부 일함수 조절막(121L)과 상부 일함수 조절막(121U)을 포함할 수 있다. 하부 일함수 조절막(121L)은 제1 게이트 전극 구조체의 제1 부분(120a)에 포함되지만, 제1 게이트 전극 구조체의 제2 부분(120b) 및 제1 게이트 전극 구조체의 제3 부분(120c)에 포함되지 않을 수 있다. 상부 일함수 조절막(121U)은 하부 일함수 조절막(121L) 상에 형성될 수 있다. 상부 일함수 조절막(121U)은 하부 일함수 조절막(121L)과 접촉될 수 있다. 상부 일함수 조절막(121U)은 제1 게이트 전극 구조체의 제1 부분(120a), 제1 게이트 전극 구조체의 제2 부분(120b) 및 제1 게이트 전극 구조체의 제3 부분(120c)에 포함될 수 있다.The first work function control layer 121 may include a lower work function control layer 121L and an upper work function control layer 121U. The lower work function control layer 121L is included in the first portion 120a of the first gate electrode structure, but the second portion 120b of the first gate electrode structure and the third portion 120c of the first gate electrode structure may not be included in The upper work function control layer 121U may be formed on the lower work function control layer 121L. The upper work function control layer 121U may be in contact with the lower work function control layer 121L. The upper work function control layer 121U may be included in the first portion 120a of the first gate electrode structure, the second portion 120b of the first gate electrode structure, and the third portion 120c of the first gate electrode structure. have.

하부 일함수 조절막(121L)과, 상부 일함수 조절막(121U)과, 제2 일함수 조절막(221)은 예를 들어, 티타늄 질화물(TiN)을 포함할 수 있다.The lower work function control layer 121L, the upper work function control layer 121U, and the second work function control layer 221 may include, for example, titanium nitride (TiN).

도 19 및 도 20은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 16 및 도 17을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 20은 도 19의 A - A 및 D - D를 따라 절단한 단면도이다. 19 and 20 are diagrams for explaining a semiconductor device according to some embodiments of the present invention. For convenience of description, points different from those described with reference to FIGS. 16 and 17 will be mainly described. For reference, FIG. 20 is a cross-sectional view taken along lines A - A and D - D of FIG. 19 .

도 19 및 도 20을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제2 게이트 전극 구조체(220)는 제2 게이트 전극 구조체의 제1 부분(220a) 및 제2 게이트 전극 구조체의 제2 부분(220b) 사이의 제3 부분(220c)을 더 포함할 수 있다. 제2 게이트 전극 구조체의 제3 부분(220c)은 제2 필드 절연막(106) 상에서 제2 게이트 전극 구조체의 제1 부분(220a) 및 제2 게이트 전극 구조체의 제2 부분(220b)과 접촉한다.19 and 20 , in the semiconductor device according to some embodiments of the present disclosure, the second gate electrode structure 220 includes the first portion 220a of the second gate electrode structure and the second gate electrode structure. A third portion 220c between the second portions 220b may be further included. The third portion 220c of the second gate electrode structure contacts the first portion 220a of the second gate electrode structure and the second portion 220b of the second gate electrode structure on the second field insulating layer 106 .

제2 게이트 전극 구조체의 제3 부분(220c)에서 제2 일함수 조절막(221)의 두께(t62)는, 제2 게이트 전극 구조체의 제1 부분(220a)에서 제2 일함수 조절막(221)의 두께(t42)보다 클 수 있다. 또한, 제2 게이트 전극 구조체의 제3 부분(220c)에서 제2 일함수 조절막(221)의 두께(t62)는, 제2 게이트 전극 구조체의 제2 부분(220b)에서 제2 일함수 조절막(221)의 두께(t52)보다 클 수 있다. 제2 게이트 전극 구조체의 제3 부분(220c)에서 제2 상부 게이트 전극(227)의 두께(t61)는, 제2 게이트 전극 구조체의 제1 부분(220a)에서 제2 상부 게이트 전극(227)의 두께(t41)보다 작을 수 있다. 또한, 제2 게이트 전극 구조체의 제3 부분(220c)에서 제2 상부 게이트 전극(227)의 두께(t61)는, 제2 게이트 전극 구조체의 제2 부분(220b)에서 제2 상부 게이트 전극(227)의 두께(t51)보다 작을 수 있다.The thickness t62 of the second work function control layer 221 in the third portion 220c of the second gate electrode structure is the second work function control layer 221 in the first portion 220a of the second gate electrode structure. ) may be greater than the thickness t42. In addition, the thickness t62 of the second work function control layer 221 in the third portion 220c of the second gate electrode structure is the second work function control layer in the second portion 220b of the second gate electrode structure. It may be greater than the thickness t52 of 221 . The thickness t61 of the second upper gate electrode 227 in the third portion 220c of the second gate electrode structure is that of the second upper gate electrode 227 in the first portion 220a of the second gate electrode structure. It may be smaller than the thickness t41. In addition, the thickness t61 of the second upper gate electrode 227 in the third portion 220c of the second gate electrode structure is the second upper gate electrode 227 in the second portion 220b of the second gate electrode structure. ) may be smaller than the thickness t51.

도 21 내지 도 28은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 참고적으로, 도 21 내지 도 28은 도 1의 A - A 방향을 따라 절단한 단면도를 도시한 도면이다. 21 to 28 are intermediate steps for explaining a method of manufacturing a semiconductor device according to some embodiments of the present invention. For reference, FIGS. 21 to 28 are views illustrating cross-sectional views taken along the A-A direction of FIG. 1 .

도 21을 참고하면, 제1 활성 영역(10)과, 제2 활성 영역(20)과, 제1 필드 절연막(105)을 포함하는 기판(100)이 제공한다. 기판(100) 상에 제1 활성 영역(10), 제1 필드 절연막(105) 및 제2 활성 영역(20)을 가로지르는 더미 게이트 절연막(130p)과 더미 게이트 전극(120p)가 형성된다. 더미 게이트 전극(120p)의 상면은 노출될 수 있다. 더미 게이트 전극(120p)의 측벽에 제1 단변 스페이서(140)가 형성될 수 있다. Referring to FIG. 21 , a substrate 100 including a first active region 10 , a second active region 20 , and a first field insulating layer 105 is provided. A dummy gate insulating layer 130p and a dummy gate electrode 120p crossing the first active region 10 , the first field insulating layer 105 , and the second active region 20 are formed on the substrate 100 . A top surface of the dummy gate electrode 120p may be exposed. A first short-side spacer 140 may be formed on a sidewall of the dummy gate electrode 120p.

도 22를 참고하면, 더미 게이트 전극(120p) 및 더미 게이트 절연막(130p)이 제거될 수 있다. 이를 통해, 제1 활성 영역(10), 제1 필드 절연막(105) 및 제2 활성 영역(20)을 가로지르는 제1 트렌치(120t)가 형성될 수 있다. Referring to FIG. 22 , the dummy gate electrode 120p and the dummy gate insulating layer 130p may be removed. Through this, a first trench 120t crossing the first active region 10 , the first field insulating layer 105 , and the second active region 20 may be formed.

도 23을 참고하면, 기판(100) 상에, 프리(pre) 게이트 절연막(130a)이 형성될 수 있다. 프리 게이트 절연막(130a)는 제1 트렌치(120t)의 측벽 및 바닥면과, 제1 단변 스페이서(140)의 상면을 따라 연장될 수 있다. Referring to FIG. 23 , a pre gate insulating layer 130a may be formed on the substrate 100 . The free gate insulating layer 130a may extend along sidewalls and bottom surfaces of the first trench 120t and the top surface of the first short side spacer 140 .

프리 게이트 절연막(130a) 상에, 제1 도전막(121a)이 형성될 수 있다. 제1 도전막(121a)은 제1 트렌치(120t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제1 도전막(121a)은 예를 들어, 티타늄 질화물(TiN)을 포함할 수 있다. A first conductive layer 121a may be formed on the pre-gate insulating layer 130a. The first conductive layer 121a may extend along sidewalls and bottom surfaces of the first trench 120t. The first conductive layer 121a may include, for example, titanium nitride (TiN).

일 예로, 제1 도전막(121a)이 형성된 후, 프리 게이트 절연막(130a) 및 제1 도전막(121a)에 대해 열처리 공정(50)이 수행될 수 있다. 다른 예로, 도시된 것과 달리, 열처리 공정(50)은 수행되지 않을 수 있다. 또 다른 예로, 도시된 것과 달리, 제1 도전막(121a)이 형성되기 전에, 열처리 공정(50)이 수행될 수도 있다. For example, after the first conductive layer 121a is formed, a heat treatment process 50 may be performed on the free gate insulating layer 130a and the first conductive layer 121a. As another example, unlike illustrated, the heat treatment process 50 may not be performed. As another example, unlike illustrated, the heat treatment process 50 may be performed before the first conductive layer 121a is formed.

도 24를 참고하면, 제1 트렌치(120t)의 바닥면에 형성된 제1 도전막(121a)의 일부를 덮는 제1 마스크 패턴(60)이 제1 트렌치(120t) 내에 형성될 수 있다. 제1 마스크 패턴(60)은 제1 활성 영역(10) 및 제1 필드 절연막(105)의 일부 상에 형성된 제1 도전막(121a)을 덮을 수 있다. 제1 마스크 패턴(60)은 제2 활성 영역(20) 상에 형성된 제1 도전막(121a)을 덮지 않는다. Referring to FIG. 24 , a first mask pattern 60 covering a portion of the first conductive layer 121a formed on the bottom surface of the first trench 120t may be formed in the first trench 120t. The first mask pattern 60 may cover the first active region 10 and the first conductive layer 121a formed on a portion of the first field insulating layer 105 . The first mask pattern 60 does not cover the first conductive layer 121a formed on the second active region 20 .

제1 마스크 패턴(60)을 마스크로 이용하여, 제1 도전막(121a)의 적어도 일부를 제거하여, 패터닝된 제1 도전막(121pa)이 형성될 수 있다. 패터닝된 제1 도전막(121pa)을 형성한 후, 제1 마스크 패턴(60)은 제거된다.A patterned first conductive layer 121pa may be formed by removing at least a portion of the first conductive layer 121a using the first mask pattern 60 as a mask. After the patterned first conductive layer 121pa is formed, the first mask pattern 60 is removed.

도 25를 참고하면, 패터닝된 제1 도전막(121pa) 상에, 제1 트렌치(120t)의 측벽 및 바닥면을 따라 연장되는 제2 도전막(121b)이 형성된다. 제2 도전막(121b)은 예를 들어, 티타늄 질화물(TiN)을 포함할 수 있다.Referring to FIG. 25 , a second conductive layer 121b extending along sidewalls and bottom surfaces of the first trench 120t is formed on the patterned first conductive layer 121pa. The second conductive layer 121b may include, for example, titanium nitride (TiN).

도 26을 참고하면, 제1 트렌치(120t)의 바닥면 상의 제2 도전막(121b)의 일부를 덮는 제2 마스크 패턴(65)이 제1 트렌치(120t) 내에 형성될 수 있다. 제2 마스크 패턴(65)은 제1 트렌치(120t)의 바닥면 상에 형성된 패터닝된 제1 도전막(121pa)의 전체와 중첩될 수 있다. 또한, 제2 마스크 패턴(65)은 제1 트렌치(120t)의 바닥면 상의 패터닝된 제1 도전막(121pa)과 중첩되지 않는 제2 도전막(121b)의 일부와 중첩될 수 있다. 제2 마스크 패턴(65)을 마스크로 이용하여, 제2 도전막(121b)을 제거하여, 패터닝된 제2 도전막(121pb)이 형성될 수 있다. 패터닝된 제2 도전막(121pb)을 형성한 후, 제2 마스크 패턴(65)은 제거된다.Referring to FIG. 26 , a second mask pattern 65 covering a portion of the second conductive layer 121b on the bottom surface of the first trench 120t may be formed in the first trench 120t. The second mask pattern 65 may overlap the entire patterned first conductive layer 121pa formed on the bottom surface of the first trench 120t. Also, the second mask pattern 65 may overlap a portion of the second conductive layer 121b that does not overlap the patterned first conductive layer 121pa on the bottom surface of the first trench 120t. A patterned second conductive layer 121pb may be formed by removing the second conductive layer 121b using the second mask pattern 65 as a mask. After the patterned second conductive layer 121pb is formed, the second mask pattern 65 is removed.

도 27을 참고하면, 제1 트렌치(120t) 내에 남아있는 패터닝된 제1 도전막(121pa) 및 패터닝된 제2 도전막(121pb) 상에, 제3 도전막(121c)이 형성될 수 있다. 제3 도전막(121c)은 제1 트렌치(120t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제3 도전막(121c)은 예를 들어, 티타늄 질화물(TiN)을 포함할 수 있다.Referring to FIG. 27 , a third conductive layer 121c may be formed on the patterned first conductive layer 121pa and the patterned second conductive layer 121pb remaining in the first trench 120t. The third conductive layer 121c may extend along sidewalls and bottom surfaces of the first trench 120t. The third conductive layer 121c may include, for example, titanium nitride (TiN).

이를 통해, 제1 트렌치(120t)의 측벽 및 바닥면을 따라 연장되는 프리 일함수 조절막(121p)이 형성될 수 있다. 프리 일함수 조절막(121p)은 패터닝된 제1 도전막(121pa), 패터닝된 제2 도전막(121pb) 및 제3 도전막(121c)을 포함할 수 있다.Through this, the free work function control layer 121p extending along the sidewall and the bottom surface of the first trench 120t may be formed. The free work function control layer 121p may include a patterned first conductive layer 121pa, a patterned second conductive layer 121pb, and a third conductive layer 121c.

도 28을 참고하면, 프리 일함수 조절막(121p) 상에, 프리 삽입막(122a)이 형성될 수 있다. 프리 삽입막(122a)은 제1 트렌치(120t)의 측벽 및 바닥면 따라 연장될 수 있다. 프리 삽입막(122a) 상에, 제1 트렌치(120t)를 채우는 프리 필링막(123a)이 형성될 수 있다.Referring to FIG. 28 , a pre-insertion layer 122a may be formed on the pre-work function control layer 121p. The pre-inserted layer 122a may extend along sidewalls and bottom surfaces of the first trench 120t. A pre-filling layer 123a filling the first trench 120t may be formed on the pre-insertion layer 122a.

도 2a 및 도 3a를 참고하면, 제1 단변 스페이서(140)의 상면 및 층간 절연막(190) 상에 형성된 프리 필링막(123a), 프리 삽입막(122a), 프리 일함수 조절막(121p) 및 프리 게이트 절연막(130a)을 제거하여, 제1 게이트 절연막(130) 및 제1 게이트 전극 구조체(120)가 형성될 수 있다. 2A and 3A , the pre-filling layer 123a, the pre-insertion layer 122a, the pre-work function control layer 121p and By removing the pre-gate insulating layer 130a, the first gate insulating layer 130 and the first gate electrode structure 120 may be formed.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although the embodiments of the present invention have been described above with reference to the accompanying drawings, those of ordinary skill in the art to which the present invention pertains can realize that the present invention can be embodied in other specific forms without changing its technical spirit or essential features. you will be able to understand Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive.

10, 20, 30, 40: 활성 영역 120, 220: 게이트 전극 구조체
105, 106: 필드 절연막 110, 115: 핀형 패턴
121, 221: 일함수 조절막 122, 222: 삽입막
123, 223: 필링막 127, 227: 상부 게이트 전극10, 20, 30, 40: active region 120, 220: gate electrode structure
105, 106: field insulating film 110, 115: fin-shaped pattern
121, 221: work function control film 122, 222: intercalation film
123 and 223: filling layers 127 and 227: upper gate electrode

Claims (20)

제1 활성 영역과, 제2 활성 영역과, 상기 제1 활성 영역 및 상기 제2 활성 영역 사이에 상기 제1 활성 영역 및 상기 제2 활성 영역과 접촉된 필드 절연막을 포함하는 기판; 및
상기 기판 상에, 상기 제1 활성 영역, 상기 제2 활성 영역 및 상기 필드 절연막을 가로지르는 게이트 전극 구조체를 포함하고,
상기 게이트 전극 구조체는 상기 제1 활성 영역과 상기 필드 절연막에 걸쳐 형성되는 제1 부분과, 상기 제2 활성 영역과 상기 필드 절연막에 걸쳐 형성되는 제2 부분과, 상기 필드 절연막 상에서 상기 제1 부분 및 상기 제2 부분과 접촉하는 제3 부분과, 상부 게이트 전극과, 상기 제1 활성 영역, 상기 제2 활성 영역 및 상기 필드 절연막에 걸쳐 계속적으로 연장되는 일함수 조절막을 포함하고,
상기 상부 게이트 전극은 상기 제1 활성 영역, 상기 필드 절연막 및 상기 제2 활성 영역을 가로지르는 삽입막과 상기 삽입막 상의 필링막을 포함하고,
상기 일함수 조절막은 상기 제1 활성 영역, 상기 제2 활성 영역 및 상기 필드 절연막에 걸쳐 형성되는 동일한 물질 조성 및 동일한 도전성 물질을 포함하고,
상기 삽입막은 상기 필링막과 상기 일함수 조절막 사이에 배치되고,
상기 게이트 전극 구조체의 제3 부분에서 상기 상부 게이트 전극의 두께는 상기 게이트 전극 구조체의 제1 부분에서 상기 상부 게이트 전극의 두께보다 크고,
상기 게이트 전극 구조체의 제3 부분에서 상기 상부 게이트 전극의 두께는 상기 게이트 전극 구조체의 제2 부분에서 상기 상부 게이트 전극의 두께보다 작은 반도체 장치.a substrate comprising a first active region, a second active region, and a field insulating layer in contact with the first active region and the second active region between the first and second active regions; and
a gate electrode structure crossing the first active region, the second active region, and the field insulating layer on the substrate;
The gate electrode structure includes a first portion formed across the first active region and the field insulating layer, a second portion formed across the second active region and the field insulating layer, the first portion on the field insulating layer, and a third portion in contact with the second portion, an upper gate electrode, and a work function control layer continuously extending over the first active region, the second active region, and the field insulating layer;
the upper gate electrode includes an insertion layer crossing the first active region, the field insulating layer, and the second active region, and a filling layer on the insertion layer;
the work function control layer includes the same material composition and the same conductive material formed over the first active region, the second active region, and the field insulating layer;
The insertion film is disposed between the peeling film and the work function control film,
A thickness of the upper gate electrode in the third portion of the gate electrode structure is greater than a thickness of the upper gate electrode in the first portion of the gate electrode structure;
A thickness of the upper gate electrode in the third portion of the gate electrode structure is smaller than a thickness of the upper gate electrode in the second portion of the gate electrode structure. 제1 항에 있어서,
상기 기판과 상기 게이트 전극 구조체 사이에, 상기 제1 활성 영역, 상기 제2 활성 영역 및 상기 필드 절연막을 가로지르는 게이트 절연막을 더 포함하고,
상기 일함수 조절막은 상기 게이트 절연막과 상기 상부 게이트 전극 사이에, 상기 게이트 절연막의 프로파일을 따라 곧바로 연장되고,
상기 일함수 조절막은 상기 게이트 절연막과 접촉하는 반도체 장치.According to claim 1,
a gate insulating layer intersecting the first active region, the second active region, and the field insulating layer between the substrate and the gate electrode structure;
The work function control layer extends directly between the gate insulating layer and the upper gate electrode along a profile of the gate insulating layer,
The work function control layer is in contact with the gate insulating layer. 제2 항에 있어서,
상기 게이트 전극 구조체의 제3 부분에서 상기 일함수 조절막의 두께는 상기 게이트 전극 구조체의 제1 부분에서 상기 일함수 조절막의 두께보다 작고,
상기 게이트 전극 구조체의 제3 부분에서 상기 일함수 조절막의 두께는 상기 게이트 전극 구조체의 제2 부분에서 상기 일함수 조절막의 두께보다 큰 반도체 장치.3. The method of claim 2,
A thickness of the work function control layer in the third portion of the gate electrode structure is smaller than a thickness of the work function control layer in the first portion of the gate electrode structure;
A thickness of the work function control layer in the third portion of the gate electrode structure is greater than a thickness of the work function control layer in the second portion of the gate electrode structure. 제2 항에 있어서,
상기 일함수 조절막은 하부 일함수 조절막과, 상기 하부 일함수 조절막 상의 상부 일함수 조절막을 포함하고,
상기 상부 일함수 조절막은 상기 하부 일함수 조절막과 접촉하고,
상기 상부 일함수 조절막 및 상기 하부 일함수 조절막은 동일한 물질을 포함하는 반도체 장치.3. The method of claim 2,
The work function regulating film includes a lower work function regulating film and an upper work function regulating film on the lower work function regulating film,
The upper work function regulating film is in contact with the lower work function regulating film,
The upper work function regulating layer and the lower work function regulating layer include the same material. 제1 항에 있어서,
상기 게이트 전극 구조체는 상기 기판 상에 순차적으로 형성된 하부 도전막과 식각 방지막을 포함하는 반도체 장치.According to claim 1,
The gate electrode structure may include a lower conductive layer and an etch stop layer sequentially formed on the substrate. 제5 항에 있어서,
상기 하부 도전막 및 상기 일함수 조절막은 각각 TiN를 포함하고, 상기 식각 방지막은 TaN를 포함하는 반도체 장치.6. The method of claim 5,
The lower conductive layer and the work function control layer each include TiN, and the etch stop layer includes TaN. 제1 항에 있어서,
상기 제1 활성 영역은 p형 트랜지스터의 채널 영역을 포함하고, 상기 제2 활성 영역은 n형 트랜지스터의 채널 영역을 포함하는 반도체 장치.According to claim 1,
The first active region includes a channel region of a p-type transistor, and the second active region includes a channel region of an n-type transistor. 제1 항에 있어서,
상기 제1 활성 영역 및 상기 제2 활성 영역은 각각 제1 핀형 패턴 및 제2 핀형 패턴인 반도체 장치.According to claim 1,
The first active region and the second active region are a first fin-shaped pattern and a second fin-shaped pattern, respectively. 기판 상에, 서로 인접하는 제1 핀형 패턴 및 제2 핀형 패턴;
상기 제1 핀형 패턴과 상기 제2 핀형 패턴 사이에, 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴의 일부를 덮는 필드 절연막;
상기 기판 상에, 상기 제1 핀형 패턴, 상기 필드 절연막 및 상기 제2 핀형 패턴을 가로지르는 트렌치를 포함하는 층간 절연막;
상기 트렌치의 측벽 및 바닥면을 따라 연장되는 게이트 절연막; 및
상기 게이트 절연막 상에, 상기 제1 핀형 패턴, 상기 필드 절연막 및 상기 제2 핀형 패턴을 가로지르는 게이트 전극 구조체를 포함하고,
상기 게이트 전극 구조체는 상기 제1 핀형 패턴과 상기 필드 절연막에 걸쳐 형성되는 제1 부분과, 상기 제2 핀형 패턴과 상기 필드 절연막에 걸쳐 형성되는 제2 부분과, 상기 필드 절연막 상에서 상기 제1 부분 및 상기 제2 부분과 접촉하는 제3 부분을 포함하고,
상기 게이트 전극 구조체는 상기 제1 핀형 패턴 및 상기 필드 절연막에 걸쳐 형성되는 일함수 조절막과, 상기 일함수 조절막 상의 상부 게이트 전극을 포함하고,
상기 상부 게이트 전극은 상기 일함수 조절막 상에 상기 제1 핀형 패턴, 상기 필드 절연막 및 상기 제2 핀형 패턴을 가로지르는 삽입막과, 상기 삽입막 상의 필링막을 포함하고,
상기 게이트 전극 구조체의 제3 부분에서 상기 상부 게이트 전극의 두께는 상기 게이트 전극 구조체의 제1 부분에서 상기 상부 게이트 전극의 두께보다 크고,
상기 게이트 전극 구조체의 제3 부분에서 상기 상부 게이트 전극의 두께는 상기 게이트 전극 구조체의 제2 부분에서 상기 상부 게이트 전극의 두께보다 작고,
상기 일함수 조절막은 상기 제1 핀형 패턴, 상기 필드 절연막 및 상기 제2 핀형 패턴에 걸쳐 형성되고,
상기 게이트 전극 구조체의 상기 제3 부분에서 상기 일함수 조절막의 두께는 상기 게이트 전극 구조체의 상기 제1 부분에서 상기 일함수 조절막의 두께보다 작고,
상기 게이트 전극 구조체의 상기 제3 부분에서 상기 일함수 조절막의 두께는 상기 게이트 전극 구조체의 상기 제2 부분에서 상기 일함수 조절막의 두께보다 큰 반도체 장치.a first fin-shaped pattern and a second fin-shaped pattern adjacent to each other on the substrate;
a field insulating layer between the first fin-shaped pattern and the second fin-shaped pattern and covering a portion of the first fin-shaped pattern and the second fin-shaped pattern;
an interlayer insulating layer on the substrate, the interlayer insulating layer including a trench crossing the first fin-shaped pattern, the field insulating layer, and the second fin-shaped pattern;
a gate insulating layer extending along sidewalls and bottom surfaces of the trench; and
a gate electrode structure crossing the first fin-shaped pattern, the field insulating film, and the second fin-shaped pattern on the gate insulating film;
The gate electrode structure includes a first portion formed over the first fin-shaped pattern and the field insulating layer, a second portion formed over the second fin-shaped pattern and the field insulating layer, the first portion on the field insulating layer, and a third portion in contact with the second portion;
The gate electrode structure includes a work function control layer formed over the first fin-shaped pattern and the field insulating layer, and an upper gate electrode on the work function control layer,
the upper gate electrode includes an insertion layer crossing the first fin-shaped pattern, the field insulating layer and the second fin-shaped pattern on the work function control layer, and a filling layer on the insertion layer,
A thickness of the upper gate electrode in the third portion of the gate electrode structure is greater than a thickness of the upper gate electrode in the first portion of the gate electrode structure;
A thickness of the upper gate electrode in the third portion of the gate electrode structure is smaller than a thickness of the upper gate electrode in the second portion of the gate electrode structure;
The work function control layer is formed over the first fin-shaped pattern, the field insulating layer, and the second fin-shaped pattern,
A thickness of the work function regulating film in the third portion of the gate electrode structure is smaller than a thickness of the work function regulating film in the first portion of the gate electrode structure;
A thickness of the work function control layer in the third portion of the gate electrode structure is greater than a thickness of the work function control layer in the second portion of the gate electrode structure. 제1 활성 영역과, 제2 활성 영역과, 상기 제1 활성 영역 및 상기 제2 활성 영역 사이에 상기 제1 활성 영역 및 상기 제2 활성 영역과 접촉된 제1 필드 절연막과, 제3 활성 영역과, 제4 활성 영역과, 상기 제3 활성 영역 및 상기 제4 활성 영역 사이에 상기 제3 활성 영역 및 상기 제4 활성 영역과 접촉된 제2 필드 절연막을 포함하는 기판;
상기 기판 상에, 상기 제1 활성 영역, 상기 제2 활성 영역 및 상기 제1 필드 절연막을 가로지르는 제1 게이트 전극 구조체; 및
상기 기판 상에, 상기 제3 활성 영역, 상기 제4 활성 영역 및 상기 제2 필드 절연막을 가로지르는 제2 게이트 전극 구조체를 포함하고,
상기 제1 게이트 전극 구조체는 상기 제1 활성 영역과 상기 제1 필드 절연막에 걸쳐 형성되는 제1 부분과, 상기 제2 활성 영역과 상기 제1 필드 절연막에 걸쳐 형성되는 제2 부분과, 상기 제1 필드 절연막 상에서 상기 제1 부분 및 상기 제2 부분과 접촉하는 제3 부분을 포함하고,
상기 제2 게이트 전극 구조체는 상기 제3 활성 영역과 상기 제2 필드 절연막에 걸쳐 형성되는 제4 부분과, 상기 제4 활성 영역과 상기 제2 필드 절연막에 걸쳐 형성되는 제5 부분을 포함하고,
상기 제1 게이트 전극 구조체는 상기 제1 활성 영역, 상기 제1 필드 절연막 및 상기 제2 활성 영역을 가로지르는 제1 삽입막과, 상기 제1 활성 영역, 상기 제2 활성 영역 및 상기 제1 필드 절연막에 걸쳐 계속적으로 연장되는 일함수 조절막과, 상기 제1 삽입막 상의 제1 필링막을 포함하는 제1 상부 게이트 전극을 포함하고,
상기 제2 게이트 전극 구조체는 상기 제3 활성 영역, 상기 제2 필드 절연막 및 상기 제4 활성 영역을 가로지르는 제2 삽입막과, 상기 제2 삽입막 상의 제2 필링막을 포함하는 제2 상부 게이트 전극을 포함하고,
상기 일함수 조절막은 상기 제1 활성 영역, 상기 제2 활성 영역 및 상기 제1 필드 절연막에 걸쳐 형성되는 동일한 물질 조성을 포함하고,
상기 제1 삽입막은 상기 제1 필링막과 상기 일함수 조절막 사이에 배치되고,
상기 제1 게이트 전극 구조체의 제3 부분에서 상기 제1 상부 게이트 전극의 두께는 상기 제1 게이트 전극 구조체의 제1 부분에서 상기 제1 상부 게이트 전극의 두께보다 크고,
상기 제1 게이트 전극 구조체의 제3 부분에서 상기 제1 상부 게이트 전극의 두께는 상기 제1 게이트 전극 구조체의 제2 부분에서 상기 제1 상부 게이트 전극의 두께보다 작고,
상기 제2 게이트 전극 구조체의 제5 부분에서 상기 제2 상부 게이트 전극의 두께는 상기 제2 게이트 전극 구조체의 제4 부분에서 상기 제2 상부 게이트 전극의 두께와 다른 반도체 장치.a first active region, a second active region, a first field insulating layer in contact with the first active region and the second active region between the first active region and the second active region, and a third active region; , a substrate including a fourth active region and a second field insulating layer in contact with the third active region and the fourth active region between the third active region and the fourth active region;
a first gate electrode structure crossing the first active region, the second active region, and the first field insulating layer on the substrate; and
a second gate electrode structure crossing the third active region, the fourth active region, and the second field insulating layer on the substrate;
The first gate electrode structure includes a first portion formed across the first active region and the first field insulating layer, a second portion formed across the second active region and the first field insulating layer, and the first a third part on the field insulating layer in contact with the first part and the second part;
The second gate electrode structure includes a fourth portion formed across the third active region and the second field insulating layer, and a fifth portion formed across the fourth active region and the second field insulating layer,
The first gate electrode structure includes a first insertion layer crossing the first active region, the first field insulating layer, and the second active region, and the first active region, the second active region, and the first field insulating layer. a first upper gate electrode including a work function adjusting film continuously extending over the ? and a first filling film on the first interposed film;
The second gate electrode structure may include a second upper gate electrode including a second insertion layer crossing the third active region, the second field insulating layer, and the fourth active region, and a second filling layer on the second insertion layer. including,
the work function control layer includes the same material composition formed over the first active region, the second active region, and the first field insulating layer;
The first intercalation film is disposed between the first peeling film and the work function control film,
A thickness of the first upper gate electrode in the third portion of the first gate electrode structure is greater than a thickness of the first upper gate electrode in the first portion of the first gate electrode structure;
A thickness of the first upper gate electrode in the third portion of the first gate electrode structure is smaller than a thickness of the first upper gate electrode in the second portion of the first gate electrode structure;
A thickness of the second upper gate electrode in a fifth portion of the second gate electrode structure is different from a thickness of the second upper gate electrode in a fourth portion of the second gate electrode structure. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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