KR102388352B1 - Semiconductor device and method for fabricating the same - Google Patents

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Abstract

인접하는 활성 영역 간의 전기적 분리를 개선할 수 있는 반도체 장치 제조 방법을 제공하는 것이다. 상기 반도체 장치 제조 방법은 은 제1 트렌치에 의해 분리되고, 서로 단변을 마주하는 제1 핀형 패턴 및 제2 핀형 패턴을 형성하고, 상기 제1 트렌치를 채우는 제1 절연막을 형성하고, 상기 제1 절연막의 일부를 제거하여, 제2 트렌치를 형성하고, 상기 제2 트렌치의 폭을 증가시켜, 제3 트렌치를 형성하는 것을 포함한다.An object of the present invention is to provide a method of manufacturing a semiconductor device capable of improving electrical isolation between adjacent active regions. In the method of manufacturing a semiconductor device, a first fin-shaped pattern and a second fin-shaped pattern are separated by a silver first trench, and a first fin-shaped pattern and a second fin-shaped pattern face each other, a first insulating film is formed to fill the first trench, and the first insulating film removing a portion of the to form a second trench, and increasing a width of the second trench to form a third trench.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}Semiconductor device and method for manufacturing the same

본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a method for manufacturing the same.

반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다. As one of the scaling techniques for increasing the density of a semiconductor device, a multi-gate method in which a fin-shaped silicon body is formed on a substrate and a gate is formed on the surface of the silicon body A transistor has been proposed.

이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.Since such a multi-gate transistor uses a three-dimensional channel, it is easy to scale. In addition, the current control capability can be improved without increasing the gate length of the multi-gate transistor. In addition, it is possible to effectively suppress a short channel effect (SCE) in which the potential of the channel region is affected by the drain voltage.

본 발명이 해결하려는 과제는, 인접하는 활성 영역 간의 전기적 분리를 개선할 수 있는 반도체 장치 제조 방법을 제공하는 것이다. An object of the present invention is to provide a method of manufacturing a semiconductor device capable of improving electrical isolation between adjacent active regions.

본 발명이 해결하려는 다른 과제는 인접하는 활성 영역 간의 전기적 분리를 개선할 수 있는 반도체 장치를 제공하는 것이다.Another object of the present invention is to provide a semiconductor device capable of improving electrical isolation between adjacent active regions.

본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다. The problems to be solved by the present invention are not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the following description.

상기 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양(aspect)은 장변과 단변을 각각 포함하며, 서로 마주하는 단변들 사이의 제1 트렌치에 의해 분리되는 제1 핀형 패턴 및 제2 핀형 패턴을 형성하고, 상기 제1 트렌치를 채우는 제1 절연막을 형성하고, 상기 제1 절연막의 일부를 제거하여, 제2 트렌치를 형성하고, 상기 제2 트렌치의 폭을 증가시켜, 제3 트렌치를 형성하는 것을 포함한다.One aspect of the method for manufacturing a semiconductor device of the present invention for solving the above problems is a first fin-shaped pattern and a second fin-shaped pattern including a long side and a short side, respectively, and separated by a first trench between the short sides facing each other A pattern is formed, a first insulating layer filling the first trench is formed, a portion of the first insulating layer is removed to form a second trench, and a width of the second trench is increased to form a third trench includes doing

본 발명의 몇몇 실시예에서, 상기 제2 트렌치의 측벽은 상기 제1 핀형 패턴의 단변 및 상기 제2 핀형 패턴의 단변에 의해 정의되고, 상기 제3 트렌치를 형성하는 것은 상기 제2 트렌치에 의해 노출된 상기 제1 핀형 패턴의 일부 및 상기 제2 핀형 패턴의 일부를 산화시켜, 산화막을 형성하고, 상기 산화막을 제거하는 것을 포함한다.In some embodiments of the present disclosure, a sidewall of the second trench is defined by a short side of the first fin-shaped pattern and a short side of the second fin-shaped pattern, and forming the third trench is exposed by the second trench and oxidizing a portion of the first fin-shaped pattern and a portion of the second fin-shaped pattern to form an oxide film, and removing the oxide film.

본 발명의 몇몇 실시예에서, 상기 제2 트렌치를 형성하기 전에, 상기 제1 핀형 패턴, 상기 제2 핀형 패턴 및 상기 제1 절연막 상에, 개구부를 포함하는 마스크 패턴을 형성하고, 상기 마스크 패턴을 이용하여, 상기 제1 핀형 패턴의 상면의 일부, 상기 제2 핀형 패턴의 상면의 일부 및 상기 제1 절연막의 상면을 리세스하여, 제4 트렌치를 형성하는 것을 더 포함한다.In some embodiments of the present invention, before forming the second trench, a mask pattern including an opening is formed on the first fin-shaped pattern, the second fin-shaped pattern, and the first insulating layer, and the mask pattern is formed. The method further includes forming a fourth trench by recessing a portion of an upper surface of the first fin-shaped pattern, a portion of an upper surface of the second fin-shaped pattern, and an upper surface of the first insulating layer using the fin-shaped pattern.

본 발명의 몇몇 실시예에서, 상기 마스크 패턴은 상기 제4 트렌치를 형성하는 것과 상기 제1 절연막의 일부를 제거하는 것 사이에 제거되고, 상기 제2 트렌치를 형성하는 것은 상기 리세스된 제1 절연막의 일부를 제거하는 것을 포함한다.In some embodiments of the present disclosure, the mask pattern is removed between forming the fourth trench and removing a portion of the first insulating layer, and forming the second trench includes the recessed first insulating layer. including the removal of part of

본 발명의 몇몇 실시예에서, 상기 제3 트렌치 내에, 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴 사이를 가로지르는 더미 게이트 전극을 형성하고, 상기 더미 게이트 전극을 제거하여, 게이트 트렌치를 형성하고, 상기 게이트 트렌치 내에 도전 패턴을 형성하는 것을 더 포함한다.In some embodiments of the present invention, a dummy gate electrode crossing between the first fin-shaped pattern and the second fin-shaped pattern is formed in the third trench, and the dummy gate electrode is removed to form a gate trench, The method further includes forming a conductive pattern in the gate trench.

본 발명의 몇몇 실시예에서, 상기 도전 패턴을 형성하기 전에, 상기 게이트 트렌치의 측벽의 일부 상에 돌출 절연 패턴을 형성하는 것을 더 포함하고, 상기 도전 패턴은 상기 돌출 절연 패턴 상에 형성되고 상기 돌출 패턴을 덮는다.In some embodiments of the present invention, before forming the conductive pattern, the method further includes forming a protruding insulating pattern on a portion of a sidewall of the gate trench, wherein the conductive pattern is formed on the protruding insulating pattern and the protrusion cover the pattern.

본 발명의 몇몇 실시예에서, 상기 제3 트렌치를 채우는 절연 패턴을 형성하고, 상기 절연 패턴 상에, 더미 게이트 전극을 형성하고, 상기 더미 게이트 전극을 제거하여, 게이트 트렌치를 형성하고, 상기 게이트 트렌치 내에 도전 패턴을 형성하는 것을 더 포함한다.In some embodiments of the present invention, an insulating pattern filling the third trench is formed, a dummy gate electrode is formed on the insulating pattern, and the dummy gate electrode is removed to form a gate trench, and the gate trench is formed. It further includes forming a conductive pattern therein.

본 발명의 몇몇 실시예에서, 상기 절연 패턴을 형성하는 것은 상기 제3 트렌치를 채우는 제2 절연막을 형성하고, 상기 제1 핀형 패턴, 상기 제2 핀형 패턴 및 상기 제2 절연막 상에, 개구부를 포함하는 마스크 패턴을 형성하고, 상기 마스크 패턴을 이용하여, 상기 제1 핀형 패턴의 상면의 일부, 상기 제2 핀형 패턴의 상면의 일부 및 상기 제2 절연막의 상면을 리세스하여 제4 트렌치를 형성하고, 상기 제4 트렌치 및 상기 개구부를 채우는 제3 절연막을 형성하고, 상기 마스크 패턴을 제거하고, 상기 마스크 패턴을 제거한 후, 상기 제3 절연막의 적어도 일부를 제거하는 것을 포함한다.In some embodiments of the present disclosure, forming the insulating pattern includes forming a second insulating layer filling the third trench, and an opening on the first fin-shaped pattern, the second fin-shaped pattern, and the second insulating layer forming a mask pattern, and using the mask pattern, a portion of the upper surface of the first fin-shaped pattern, a portion of the upper surface of the second fin-shaped pattern, and a portion of the upper surface of the second insulating layer are recessed to form a fourth trench, , forming a third insulating layer filling the fourth trench and the opening, removing the mask pattern, removing the mask pattern, and then removing at least a portion of the third insulating layer.

본 발명의 몇몇 실시예에서, 상기 제3 절연막의 일부를 제거할 때, 상기 제1 핀형 패턴의 일부 및 상기 제2 핀형 패턴의 일부도 제거된다.In some embodiments of the present disclosure, when a portion of the third insulating layer is removed, a portion of the first fin-shaped pattern and a portion of the second fin-shaped pattern are also removed.

본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴의 상면 및 상기 제2 핀형 패턴의 상면이 노출된 상태에서, 건식 식각 공정에 의해, 상기 제1 절연막의 일부를 제거한다.In some embodiments of the present invention, a portion of the first insulating layer is removed by a dry etching process while the upper surface of the first fin-shaped pattern and the upper surface of the second fin-shaped pattern are exposed.

본 발명의 몇몇 실시예에서, 상기 건식 식각 공정은 순차적으로 진행되는 제1 식각 공정 및 제2 식각 공정을 포함하고, 상기 제1 식각 공정에서, 상기 제1 핀형 패턴에 대한 상기 제1 절연막의 식각 선택비는 제1 식각 선택비이고, 상기 제2 식각 공정에서, 상기 제1 핀형 패턴에 대한 상기 제1 절연막의 식각 선택비는 상기 제1 식각 선택비와 다른 제2 식각 선택비이다.In some embodiments of the present disclosure, the dry etching process includes a first etching process and a second etching process that are sequentially performed, and in the first etching process, the first insulating layer is etched with respect to the first fin-shaped pattern The selectivity is a first etch selectivity, and in the second etch process, the etch selectivity of the first insulating layer with respect to the first fin-shaped pattern is a second etch selectivity that is different from the first etch selectivity.

본 발명의 몇몇 실시예에서, 상기 제2 식각 선택비는 상기 제1 식각 선택비보다 크다.In some embodiments of the present invention, the second etch selectivity is greater than the first etch selectivity.

상기 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 다른 태양은 길이 방향으로 인접하고 장변과 단변을 각각 포함하는 제1 핀형 패턴 및 제2 핀형 패턴을 형성하고, 상기 제1 핀형 패턴의 단변 및 상기 제2 핀형 패턴 단변 사이에, 상기 제1 핀형 패턴의 측벽 일부 및 상기 제2 핀형 패턴의 측벽 일부를 노출시키는 필드 절연막을 형성하고, 상기 필드 절연막에 의해 노출된 상기 제1 핀형 패턴의 일부 및 상기 제2 핀형 패턴의 일부를 제거하여, 제1 트렌치를 형성하고, 상기 제1 트렌치를 형성한 후, 상기 필드 절연막 상에 상기 제1 핀형 패턴과 상기 제2 핀형 패턴 사이를 가로지르는 더미 게이트 전극을 형성하는 것을 포함한다.Another aspect of the method for manufacturing a semiconductor device of the present invention for solving the above problems is to form a first fin-shaped pattern and a second fin-shaped pattern each having a long side and a short side adjacent in a longitudinal direction, and a short side and a short side of the first fin-shaped pattern A field insulating layer exposing a portion of a sidewall of the first fin-shaped pattern and a portion of a sidewall of the second fin-shaped pattern is formed between the short sides of the second fin-shaped pattern, and a portion of the first fin-shaped pattern exposed by the field insulating layer; and A first trench is formed by removing a portion of the second fin-shaped pattern, and after the first trench is formed, a dummy gate electrode crossing between the first fin-shaped pattern and the second fin-shaped pattern is formed on the field insulating layer. includes forming

본 발명의 몇몇 실시예에서, 상기 제1 트렌치를 형성하는 것은 노출된 상기 제1 핀형 패턴의 일부 및 노출된 상기 제2 핀형 패턴의 일부를 산화시켜, 상기 제1 핀형 패턴의 측벽 및 상기 제2 핀형 패턴의 측벽 상에 산화막을 형성하고, 상기 산화막을 제거하는 것을 포함한다.In some embodiments of the present disclosure, forming the first trench oxidizes a portion of the exposed first fin-shaped pattern and a portion of the exposed second fin-shaped pattern, so that the sidewall of the first fin-shaped pattern and the second fin-shaped pattern are oxidized. and forming an oxide film on the sidewall of the fin-shaped pattern, and removing the oxide film.

본 발명의 몇몇 실시예에서, 상기 필드 절연막을 형성하는 것은 상기 제1 핀형 패턴의 단변 및 상기 제2 핀형 패턴의 단변 사이에, 상기 제1 핀형 패턴의 측벽 및 상기 제2 핀형 패턴의 측벽을 덮는 제1 절연막을 형성하고, 상기 제1 절연막의 일부를 제거하는 것을 포함한다.In some embodiments of the present invention, the forming of the field insulating layer may include covering a sidewall of the first fin-shaped pattern and a sidewall of the second fin-shaped pattern between the short side of the first fin-shaped pattern and the short side of the second fin-shaped pattern. and forming a first insulating film and removing a portion of the first insulating film.

본 발명의 몇몇 실시예에서, 상기 제1 절연막의 일부를 제거하기 전에, 상기 제1 핀형 패턴, 상기 제2 핀형 패턴 및 상기 제1 절연막 상에, 개구부를 포함하는 마스크 패턴을 형성하고, 상기 마스크 패턴을 이용하여, 상기 제1 핀형 패턴의 상면의 일부, 상기 제2 핀형 패턴의 상면의 일부 및 상기 제1 절연막의 상면을 리세스하고, 상기 마스크 패턴을 제거하는 것을 더 포함한다.In some embodiments of the present disclosure, before removing a portion of the first insulating layer, a mask pattern including an opening is formed on the first fin-shaped pattern, the second fin-shaped pattern, and the first insulating layer, and the mask Recessing a portion of an upper surface of the first fin-shaped pattern, a portion of an upper surface of the second fin-shaped pattern, and an upper surface of the first insulating layer using a pattern, and removing the mask pattern.

본 발명의 몇몇 실시예에서, 상기 더미 게이트 전극의 측벽 상에 스페이서를 형성하고, 상기 더미 게이트 전극을 제거하여, 제2 트렌치를 형성하고, 상기 제2 트렌치의 측벽의 일부 상에 돌출 절연 패턴을 형성하고, 상기 돌출 절연 패턴 상에, 상기 돌출 패턴을 덮고 상기 제2 트렌치를 채우는 도전 패턴을 형성하는 것을 더 포함한다.In some embodiments of the present invention, a spacer is formed on the sidewall of the dummy gate electrode, the dummy gate electrode is removed, a second trench is formed, and a protruding insulating pattern is formed on a portion of the sidewall of the second trench. and forming a conductive pattern on the protrusion insulating pattern to cover the protrusion pattern and fill the second trench.

본 발명의 몇몇 실시예에서, 상기 더미 게이트 전극을 형성하기 전에, 상기 제1 트렌치를 채우는 절연 패턴을 형성하는 것을 더 포함한다.In some embodiments of the present invention, before forming the dummy gate electrode, the method further includes forming an insulating pattern filling the first trench.

본 발명의 몇몇 실시예에서, 상기 절연 패턴을 형성한 후, 상기 더미 게이트 전극을 제거하여, 제2 트렌치를 형성하고, 상기 제2 트렌치를 채우는 도전 패턴을 형성하는 것을 더 포함한다.In some embodiments of the present disclosure, the method further includes forming a second trench by removing the dummy gate electrode after forming the insulating pattern, and forming a conductive pattern filling the second trench.

상기 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 또 다른 태양은 기판의 제1 영역에, 제1 트렌치에 의해 분리되고, 길이 방향으로 인접한 제1 핀형 패턴 및 제2 핀형 패턴을 형성하고, 상기 기판의 제2 영역에, 제2 트렌치에 의해 분리되고, 길이 방향으로 인접한 제3 핀형 패턴 및 제4 핀형 패턴을 형성하고, 상기 제1 트렌치를 채우는 제1 절연막과, 상기 제2 트렌치를 채우는 제2 절연막을 형성하고, 상기 제1 절연막의 일부를 제거하여, 제3 트렌치를 형성하고, 상기 제3 트렌치의 폭을 증가시켜 제4 트렌치를 형성하고, 상기 제2 절연막의 일부를 제거하여, 제5 트렌치를 형성하는 것을 포함한다.Another aspect of the method for manufacturing a semiconductor device of the present invention for solving the above problems is to form a first fin-shaped pattern and a second fin-shaped pattern separated by a first trench and adjacent in a longitudinal direction in a first region of a substrate, A first insulating film that is separated by a second trench and formed in a second region of the substrate, a third fin-shaped pattern and a fourth fin-shaped pattern adjacent to each other in the longitudinal direction, and fills the first trench, and filling the second trench A second insulating film is formed, a portion of the first insulating film is removed, a third trench is formed, a width of the third trench is increased to form a fourth trench, and a part of the second insulating film is removed, and forming a fifth trench.

본 발명의 몇몇 실시예에서, 상기 제4 트렌치를 형성하는 것은 상기 제3 트렌치에 의해 노출된 상기 제1 핀형 패턴의 일부 및 상기 제2 핀형 패턴의 일부를 산화시켜, 산화막을 형성하고, 상기 산화막을 제거하는 것을 포함한다.In some embodiments of the present disclosure, forming the fourth trench includes oxidizing a portion of the first fin-shaped pattern and a portion of the second fin-shaped pattern exposed by the third trench to form an oxide film, and the oxide film includes removing

본 발명의 몇몇 실시예에서, 상기 제3 트렌치를 형성하기 전에, 상기 제1 핀형 패턴, 상기 제2 핀형 패턴 및 상기 제1 절연막 상에, 개구부를 포함하는 마스크 패턴을 형성하고, 상기 마스크 패턴을 이용하여, 상기 제1 핀형 패턴의 상면의 일부, 상기 제2 핀형 패턴의 상면의 일부 및 상기 제1 절연막의 상면을 리세스하여, 제6 트렌치를 형성하고, 상기 제6 트렌치를 형성한 후, 상기 마스크 패턴을 제거하는 것을 더 포함한다.In some embodiments of the present invention, before forming the third trench, a mask pattern including an opening is formed on the first fin-shaped pattern, the second fin-shaped pattern, and the first insulating layer, and the mask pattern is formed. using, a portion of the upper surface of the first fin-shaped pattern, a portion of the upper surface of the second fin-shaped pattern, and the upper surface of the first insulating film are recessed to form a sixth trench, and after forming the sixth trench, The method further includes removing the mask pattern.

본 발명의 몇몇 실시예에서, 상기 제4 트렌치 내의 제1 더미 게이트 전극과, 상기 제5 트렌치 내의 제2 더미 게이트 전극을 형성하는 것을 더 포함한다.In some embodiments of the present invention, the method further includes forming a first dummy gate electrode in the fourth trench and a second dummy gate electrode in the fifth trench.

본 발명의 몇몇 실시예에서, 상기 제1 영역은 NMOS 형성 영역이고, 상기 제2 영역은 PMOS 형성 영역이다.In some embodiments of the present invention, the first region is an NMOS formation region, and the second region is a PMOS formation region.

상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양은 제1 리세스에 의해 분리되고, 서로 단변을 마주하는 제1 핀형 패턴 및 제2 핀형 패턴; 상기 제1 리세스 내에 형성되는 절연 패턴; 상기 제1 핀형 패턴 상에 형성되고, 상기 제1 핀형 패턴의 종단에 위치하는 제1 에피택셜 패턴; 상기 제2 핀형 패턴 상에 형성되고, 상기 제2 핀형 패턴의 종단에 위치하는 제2 에피택셜 패턴; 상기 제1 에피택셜 패턴과 상기 제2 에피택셜 패턴 사이에, 상기 절연 패턴 상의 돌출 절연 패턴; 및 상기 돌출 절연 패턴 상의 도전 패턴을 포함하고, 상기 제1 리세스는 제1 폭을 갖는 제1 트렌치와, 상기 제1 폭보다 큰 제2 폭을 갖는 제2 트렌치를 포함하고, 상기 제1 트렌치의 일단은 상기 제2 트렌치의 일단과 연결되고, 상기 제1 트렌치 및 상기 제2 트렌치의 연결 부분은 라운딩된다.One aspect of the semiconductor device of the present invention for solving the above other problems is a first fin-shaped pattern and a second fin-shaped pattern separated by a first recess and facing each other with short sides; an insulating pattern formed in the first recess; a first epitaxial pattern formed on the first fin-shaped pattern and positioned at an end of the first fin-shaped pattern; a second epitaxial pattern formed on the second fin-shaped pattern and positioned at an end of the second fin-shaped pattern; a protruding insulating pattern on the insulating pattern between the first epitaxial pattern and the second epitaxial pattern; and a conductive pattern on the protruding insulating pattern, wherein the first recess includes a first trench having a first width and a second trench having a second width greater than the first width, the first trench One end of is connected to one end of the second trench, and the connecting portion of the first trench and the second trench is rounded.

본 발명의 몇몇 실시예에서, 상기 제1 에피택셜 패턴과 상기 돌출 절연 패턴 사이 및 상기 제2 에피택셜 패턴과 상기 돌출 절연 패턴 사이에, 반도체 패턴은 비개재된다.In some embodiments of the present disclosure, a semiconductor pattern is not interposed between the first epitaxial pattern and the protruding insulating pattern and between the second epitaxial pattern and the protruding insulating pattern.

본 발명의 몇몇 실시예에서, 상기 돌출 절연 패턴의 상단은 상기 제1 핀형 패턴의 상면 및 상기 제2 핀형 패턴의 상면보다 높거나 같다.In some embodiments of the present invention, an upper end of the protruding insulating pattern is higher than or equal to an upper surface of the first fin-shaped pattern and an upper surface of the second fin-shaped pattern.

본 발명의 몇몇 실시예에서, 상기 절연 패턴 상에, 제3 트렌치를 정의하는 라이너를 더 포함하고, 상기 돌출 절연 패턴은 상기 제3 트렌치의 측벽의 일부 상에 형성된다.In some embodiments of the present invention, the insulating pattern further includes a liner defining a third trench, wherein the protruding insulating pattern is formed on a portion of a sidewall of the third trench.

본 발명의 몇몇 실시예에서, 상기 라이너는 상기 제1 에피택셜 패턴 및 상기 제2 에피택셜 패턴과 비접촉한다.In some embodiments of the present invention, the liner is in non-contact with the first epitaxial pattern and the second epitaxial pattern.

상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 제1 리세스에 의해 분리되고, 서로 단변을 마주하는 제1 핀형 패턴 및 제2 핀형 패턴; 상기 제1 리세스 내에 형성되는 절연 패턴; 상기 제1 핀형 패턴 상에 형성되고, 상기 제1 핀형 패턴의 종단에 위치하는 제1 에피택셜 패턴; 및 상기 제2 핀형 패턴 상에 형성되고, 상기 제2 핀형 패턴의 종단에 위치하는 제2 에피택셜 패턴을 포함하고, 상기 제1 리세스는 제1 폭을 갖는 제1 트렌치와, 상기 제1 폭보다 큰 제2 폭을 갖는 제2 트렌치와, 상기 제2 폭보다 큰 제3 폭을 갖는 제3 트렌치를 포함하고, 상기 제2 트렌치의 일단은 상기 제1 트렌치의 일단 및 상기 제3 트렌치의 일단과 연결되고, 상기 제1 트렌치 및 상기 제2 트렌치의 연결 부분은 라운딩된다.Another aspect of the semiconductor device of the present invention for solving the above other object is a first fin-shaped pattern and a second fin-shaped pattern separated by a first recess and facing each other, short sides; an insulating pattern formed in the first recess; a first epitaxial pattern formed on the first fin-shaped pattern and positioned at an end of the first fin-shaped pattern; and a second epitaxial pattern formed on the second fin-shaped pattern and positioned at an end of the second fin-shaped pattern, wherein the first recess includes a first trench having a first width and the first width a second trench having a larger second width and a third trench having a third width greater than the second width, wherein one end of the second trench is one end of the first trench and one end of the third trench connected to, and a connection portion of the first trench and the second trench is rounded.

본 발명의 몇몇 실시예에서, 상기 제1 에피택셜 패턴과 상기 절연 패턴 사이에 상기 제1 핀형 패턴의 일부 및 상기 제2 에피택셜 패턴과 상기 절연 패턴 사이에 상기 제2 핀형 패턴의 일부가 각각 개재된다.In some embodiments of the present invention, a part of the first fin-shaped pattern is interposed between the first epitaxial pattern and the insulating pattern and a part of the second fin-shaped pattern is interposed between the second epitaxial pattern and the insulating pattern, respectively. do.

본 발명의 몇몇 실시예에서, 상기 절연 패턴 상에 형성된 도전 패턴을 더 포함한다.In some embodiments of the present invention, a conductive pattern formed on the insulating pattern is further included.

본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. Other specific details of the invention are included in the detailed description and drawings.

도 1 내지 도 15c를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다.
도 16 내지 도 20은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 21 내지 도 28은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 29 내지 도 38은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 39 내지 도 43은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 44는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법에 의해 제조된 반도체 장치를 포함하는 SoC의 블록도이다.A method of manufacturing a semiconductor device according to some embodiments of the present invention will be described with reference to FIGS. 1 to 15C .
16 to 20 are intermediate steps for explaining a method of manufacturing a semiconductor device according to some embodiments of the present invention.
21 to 28 are intermediate steps for explaining a method of manufacturing a semiconductor device according to some embodiments of the present invention.
29 to 38 are intermediate steps for explaining a method of manufacturing a semiconductor device according to some embodiments of the present invention.
39 to 43 are intermediate steps for explaining a method of manufacturing a semiconductor device according to some embodiments of the present invention.
44 is a block diagram of an SoC including a semiconductor device manufactured by a method for manufacturing a semiconductor device according to some embodiments of the present disclosure;

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. Advantages and features of the present invention and methods of achieving them will become apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in a variety of different forms, and only these embodiments allow the disclosure of the present invention to be complete, and common knowledge in the technical field to which the present invention belongs It is provided to fully inform the possessor of the scope of the invention, and the present invention is only defined by the scope of the claims. Relative sizes of layers and regions in the drawings may be exaggerated for clarity of description. Like reference numerals refer to like elements throughout.

하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. When one element is referred to as “connected to” or “coupled to” with another element, it means that it is directly connected or coupled to another element, or with the other element intervening. including all cases. On the other hand, when one element is referred to as “directly connected to” or “directly coupled to” with another element, it indicates that another element is not interposed therebetween. Like reference numerals refer to like elements throughout. “and/or” includes each and every combination of one or more of the recited items.

소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. Reference to an element or layer “on” or “on” another element or layer includes not only directly on the other element or layer, but also with other layers or other elements intervening. include all On the other hand, reference to an element "directly on" or "directly on" indicates that no intervening element or layer is interposed.

비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다. It should be understood that although first, second, etc. are used to describe various elements, components, and/or sections, these elements, components, and/or sections are not limited by these terms. These terms are only used to distinguish one element, component, or sections from another. Accordingly, it goes without saying that the first element, the first element, or the first section mentioned below may be the second element, the second element, or the second section within the spirit of the present invention.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. The terminology used herein is for the purpose of describing the embodiments and is not intended to limit the present invention. In this specification, the singular also includes the plural unless specifically stated otherwise in the phrase. As used herein, "comprises" and/or "comprising" refers to the presence of one or more other components, steps, operations and/or elements mentioned. or addition is not excluded.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다. Unless otherwise defined, all terms (including technical and scientific terms) used herein may be used with the meaning commonly understood by those of ordinary skill in the art to which the present invention belongs. In addition, terms defined in a commonly used dictionary are not to be interpreted ideally or excessively unless clearly defined in particular.

도 1 내지 도 15c를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다. A method of manufacturing a semiconductor device according to some embodiments of the present invention will be described with reference to FIGS. 1 to 15C .

도 1 내지 도 15c는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.1 to 15C are intermediate steps for explaining a method of manufacturing a semiconductor device according to some embodiments of the present invention.

참고적으로, 도 2는 도 1의 사시도로 나타낸 도면이다. 도 3은 도 1의 A - A를 따라서 절단한 단면도이다. 도 15b 및 도 15c는 다양한 에피택셜 패턴의 단면 형상을 설명하기 위한 도면들이다.For reference, FIG. 2 is a perspective view of FIG. 1 . 3 is a cross-sectional view taken along line A - A of FIG. 1 . 15B and 15C are views for explaining cross-sectional shapes of various epitaxial patterns.

도면에서는 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)을 제조하는 방법을 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 터널링 트랜지스터(tunneling FET), 나노 와이어를 포함하는 트랜지스터, 나노 시트(sheet)를 포함하는 트랜지스터, 또는 3차원(3D) 트랜지스터를 제조하는 방법에 시용될 수 있음은 물론이다. 또한, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 제조하는 방법에 사용될 수도 있다. Although the drawings illustrate a method of manufacturing a fin-type transistor (FinFET) including a channel region having a fin-type pattern shape by way of example, the present invention is not limited thereto. The semiconductor device manufacturing method according to some embodiments of the present invention is applied to a method of manufacturing a tunneling transistor (FET), a transistor including a nanowire, a transistor including a nanosheet, or a three-dimensional (3D) transistor Of course it could be. In addition, the method of manufacturing a semiconductor device according to some embodiments of the present invention may be used in a method of manufacturing a bipolar junction transistor, a lateral double diffusion transistor (LDMOS), or the like.

도 1 내지 도 3을 참고하면, 기판(100) 상에 제1 방향(X1)으로 길게 연장되는 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)을 형성한다. 1 to 3 , a first fin-shaped pattern 110 and a second fin-shaped pattern 210 extending long in the first direction X1 are formed on the substrate 100 .

기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.The substrate 100 may be bulk silicon or silicon-on-insulator (SOI). Alternatively, the substrate 100 may be a silicon substrate, or other materials such as silicon germanium, silicon germanium on insulator (SGOI), indium antimonide, lead tellurium compound, indium arsenide, indium phosphide, gallium arsenide or It may include, but is not limited to, gallium antimonide.

제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 제1 방향(X1)으로 길게 정렬되어 있을 수 있다. The first fin-shaped pattern 110 and the second fin-shaped pattern 210 may be elongated in the first direction X1 .

제1 핀형 패턴(110)과 제2 핀형 패턴(210)은 길이 방향으로 나란하게 형성될 수 있다. 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 인접하여 형성될 수 있다.The first fin-shaped pattern 110 and the second fin-shaped pattern 210 may be formed side by side in the longitudinal direction. The first fin-shaped pattern 110 and the second fin-shaped pattern 210 may be formed adjacent to each other.

제1 핀형 패턴(110)의 장변(110a) 및 제2 핀형 패턴(210)의 장변(210a)은 제1 방향(X1)으로 연장될 수 있다. 제1 핀형 패턴(110)의 단변(110b) 및 제2 핀형 패턴(210)의 단변(210b)은 제2 방향(Y1)으로 연장되고, 서로 마주볼 수 있다.The long side 110a of the first fin-shaped pattern 110 and the long side 210a of the second fin-shaped pattern 210 may extend in the first direction X1 . The short side 110b of the first fin-shaped pattern 110 and the short side 210b of the second fin-shaped pattern 210 extend in the second direction Y1 and may face each other.

제1 핀형 패턴(110)과 제2 핀형 패턴(210)이 길이 방향으로 나란하다는 것은 제1 핀형 패턴(110)의 단변(110b)과 제2 핀형 패턴(210)의 단변(210b)이 마주하는 것을 의미할 수 있다.The first fin-shaped pattern 110 and the second fin-shaped pattern 210 are parallel in the longitudinal direction means that the short side 110b of the first fin-shaped pattern 110 and the short side 210b of the second fin-shaped pattern 210 face each other. can mean that

만약, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 모서리 부분이 둥글게 형성되어 있어도, 본 발명이 속하는 당업자가 장변 및 단변을 구분할 수 있음은 자명하다.Even if the corners of the first fin-shaped pattern 110 and the second fin-shaped pattern 210 are rounded, it is obvious that a person skilled in the art to which the present invention belongs can distinguish the long side and the short side.

제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 사이에는 제1 핀형 패턴(110)과 제2 핀형 패턴(210)을 분리시키는 제1 분리 트렌치(T1)가 형성될 수 있다. A first isolation trench T1 separating the first fin-shaped pattern 110 and the second fin-shaped pattern 210 may be formed between the first fin-shaped pattern 110 and the second fin-shaped pattern 210 .

제1 분리 트렌치(T1)는 제1 핀형 패턴(110)과 제2 핀형 패턴(210) 사이에 형성될 수 있다. 좀 더 구체적으로, 제1 분리 트렌치(T1)는 제1 핀형 패턴(110)의 단변(110b) 및 제2 핀형 패턴(210)의 단변(210b)에 접하도록 형성될 수 있다. The first isolation trench T1 may be formed between the first fin-shaped pattern 110 and the second fin-shaped pattern 210 . More specifically, the first isolation trench T1 may be formed to contact the short side 110b of the first fin-shaped pattern 110 and the short side 210b of the second fin-shaped pattern 210 .

즉, 제1 핀형 패턴(110)의 단변(110b) 및 제2 핀형 패턴(210)의 단변(210b)은 제1 분리 트렌치(T1)의 적어도 일부에 의해 정의될 수 있다. That is, the short side 110b of the first fin-shaped pattern 110 and the short side 210b of the second fin-shaped pattern 210 may be defined by at least a portion of the first isolation trench T1 .

제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면은 노출되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면 상에, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)을 형성하는 과정에서 사용된 마스크 패턴이 남아있을 수 있다.Although the upper surface of the first fin-shaped pattern 110 and the upper surface of the second fin-shaped pattern 210 are illustrated as being exposed, the present invention is not limited thereto. That is, the mask pattern used in the process of forming the first fin-shaped pattern 110 and the second fin-shaped pattern 210 remains on the upper surface of the first fin-shaped pattern 110 and the upper surface of the second fin-shaped pattern 210 . there may be

제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 기판(100)의 일부를 식각하여 형성된 부분일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수도 있다. The first fin-shaped pattern 110 and the second fin-shaped pattern 210 may be formed by etching a portion of the substrate 100 , or may include an epitaxial layer grown from the substrate 100 .

제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. The first fin-shaped pattern 110 and the second fin-shaped pattern 210 may include, for example, silicon or germanium, which is an elemental semiconductor material. In addition, the first fin-shaped pattern 110 and the second fin-shaped pattern 210 may include a compound semiconductor, for example, a group IV-IV compound semiconductor or a group III-V compound semiconductor.

구체적으로, IV-IV족 화합물 반도체를 예로 들면, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. Specifically, using the group IV-IV compound semiconductor as an example, the first fin-shaped pattern 110 and the second fin-shaped pattern 210 may include at least one of carbon (C), silicon (Si), germanium (Ge), and tin (Sn). It may be a binary compound including two or more, a ternary compound, or a compound in which a group IV element is doped.

III-V족 화합물 반도체를 예로 들면, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.Taking the group III-V compound semiconductor as an example, the first fin-shaped pattern 110 and the second fin-shaped pattern 210 include at least one of aluminum (Al), gallium (Ga), and indium (In) as a group III element and a group V It may be one of a binary compound, a ternary compound, or a quaternary compound formed by combining one of the elements phosphorus (P), arsenic (As), and antimonium (Sb).

설명의 편의성을 위해, 본 발명의 실시예들에 따른 반도체 장치 제조 방법에서, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 실리콘 핀형 패턴인 것으로 설명한다.For convenience of description, in the method of manufacturing a semiconductor device according to embodiments of the present invention, the first fin-shaped pattern 110 and the second fin-shaped pattern 210 will be described as being a silicon fin-shaped pattern.

이 후의 설명은 도 1의 A - A를 따라 절단한 단면도를 기준으로 설명한다.Subsequent descriptions will be made based on a cross-sectional view taken along line A - A of FIG. 1 .

도 4를 참고하면, 제1 분리 트렌치(T1)를 채우는 제1 절연막(51)이 형성된다. Referring to FIG. 4 , a first insulating layer 51 filling the first isolation trench T1 is formed.

제1 절연막(51)은 제1 핀형 패턴(110)의 측벽 및 제2 핀형 패턴(210)의 측벽을 덮을 수 있다. 제1 절연막(51)은 제1 핀형 패턴(110)의 단변(110b)와 제2 핀형 패턴(210)의 단변(210b) 사이에 형성될 수 있다. The first insulating layer 51 may cover a sidewall of the first fin-shaped pattern 110 and a sidewall of the second fin-shaped pattern 210 . The first insulating layer 51 may be formed between the short side 110b of the first fin-shaped pattern 110 and the short side 210b of the second fin-shaped pattern 210 .

즉, 제1 절연막(51)은 제1 핀형 패턴(110)의 단변(110b)를 포함하는 제1 핀형 패턴(110)의 측벽과, 제2 핀형 패턴(210)의 단변(210b)를 포함하는 제2 핀형 패턴(210)의 측벽을 덮은 수 있다.That is, the first insulating layer 51 includes a sidewall of the first fin-shaped pattern 110 including the short side 110b of the first fin-shaped pattern 110 and the short side 210b of the second fin-shaped pattern 210 . A sidewall of the second fin-shaped pattern 210 may be covered.

도 4에서, 제1 절연막(51)의 상면은 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면과 동일 평면 상에 놓이는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.In FIG. 4, the upper surface of the first insulating film 51 is shown to be on the same plane as the upper surface of the first fin-shaped pattern 110 and the upper surface of the second fin-shaped pattern 210, but it is only for convenience of explanation, However, the present invention is not limited thereto.

제1 절연막(51)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막일 수 있다. 또는, 제1 절연막(51)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다. The first insulating film 51 may be, for example, an oxide film, a nitride film, an oxynitride film, or a combination thereof. Alternatively, the first insulating layer 51 may include, for example, at least one of silicon oxide, silicon nitride, silicon oxynitride, and a low-k material having a dielectric constant lower than that of silicon oxide. The low dielectric constant material is, for example, Flowable Oxide (FOX), Torene SilaZene (TOSZ), Undoped Silica Glass (USG), Borosilica Glass (BSG), PhosphoSilica Glass (PSG), BoroPhosphoSilica Glass (BPSG), Plasma Enhanced Tetra (PETEOS). Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material or a combination thereof, but is not limited thereto.

도 5 및 도 6을 참고하면, 제1 절연막(51)의 일부를 제거하여, 제2 분리 트렌치(T2)가 형성된다.5 and 6 , a second isolation trench T2 is formed by removing a portion of the first insulating layer 51 .

제2 분리 트렌치(T2)가 형성되면서, 제1 핀형 패턴(110)과 제2 핀형 패턴(210) 사이에 제1 필드 절연막(105)이 형성될 수 있다. 제1 절연막(51)의 나머지 부분이 제1 필드 절연막(105)일 수 있다.As the second isolation trench T2 is formed, a first field insulating layer 105 may be formed between the first fin-shaped pattern 110 and the second fin-shaped pattern 210 . The remaining portion of the first insulating layer 51 may be the first field insulating layer 105 .

제1 필드 절연막(105)은 제1 핀형 패턴(110)의 단변(110b) 및 제2 핀형 패턴(210)의 단변(210b) 사이에 형성될 수 있다. 제1 필드 절연막(105)은 제1 핀형 패턴(110)의 측벽 (예를 들어, 단변(110b)) 일부 및 제2 핀형 패턴(210)의 측벽 (예를 들어. (단변 210b)) 일부를 노출시킬 수 있다. The first field insulating layer 105 may be formed between the short side 110b of the first fin-shaped pattern 110 and the short side 210b of the second fin-shaped pattern 210 . The first field insulating layer 105 may cover a portion of a sidewall (eg, short side 110b) of the first fin-shaped pattern 110 and a portion of a sidewall (eg, (short side 210b)) of the second fin-shaped pattern 210 . can be exposed.

제1 필드 절연막(105)은 제1 핀형 패턴(110)과 제2 핀형 패턴(210)을 분리하는 절연 패턴의 일종일 수 있다. The first field insulating layer 105 may be a type of insulating pattern separating the first fin-shaped pattern 110 and the second fin-shaped pattern 210 .

도 4 내지 도 6에서, 제1 절연막(51)이 남아 있는 부분은 제1 분리 트렌치(T1)이고, 제1 절연막(51)이 제거된 부분은 제2 분리 트렌치(T2)가 될 수 있다. 4 to 6 , the portion where the first insulating layer 51 remains may be the first isolation trench T1 , and the portion from which the first insulating layer 51 is removed may become the second isolation trench T2 .

즉, 제1 필드 절연막(105)이 형성된 부분은 제1 분리 트렌치(T1)일 수 있다. 제2 분리 트렌치(T2)는 제1 필드 절연막(105)의 상면을 바닥면으로 할 수 있다. 제1 분리 트렌치(T1)의 일단과, 제2 분리 트렌치(T2)의 일단은 서로 연결되어 있다.That is, the portion where the first field insulating layer 105 is formed may be the first isolation trench T1 . The second isolation trench T2 may have the top surface of the first field insulating layer 105 as the bottom surface. One end of the first isolation trench T1 and one end of the second isolation trench T2 are connected to each other.

제2 분리 트렌치(T2)의 측벽은 제1 핀형 패턴(110)의 단변(110b)를 포함하는 제1 핀형 패턴(110)의 측벽 및 제2 핀형 패턴(210)의 단변(210b)를 포함하는 제2 핀형 패턴(210)의 측벽에 의해 정의될 수 있다.The sidewall of the second isolation trench T2 includes the sidewall of the first fin-shaped pattern 110 including the short side 110b of the first fin-shaped pattern 110 and the short side 210b of the second fin-shaped pattern 210 It may be defined by a sidewall of the second fin-shaped pattern 210 .

제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면이 노출된 상태에서, 제1 절연막(51)의 일부는 제거될 수 있다. 제1 절연막(51)의 일부는 건식 식각 공정에 의해 제거될 수 있다(또는 리세스될 수 있다).A portion of the first insulating layer 51 may be removed while the upper surface of the first fin-shaped pattern 110 and the upper surface of the second fin-shaped pattern 210 are exposed. A portion of the first insulating layer 51 may be removed (or recessed) by a dry etching process.

예를 들어, 건식 식각 공정은 순차적으로 진행되는 제1 건식 식각 공정(21)과 제2 건식 식각 공정(22)를 포함할 수 있다. For example, the dry etching process may include a first dry etching process 21 and a second dry etching process 22 sequentially performed.

도 5에서, 제1 건식 식각 공정(21)에 의해, 제1 절연막(51)뿐만 아니라, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 일부도 식각될 수 있다. In FIG. 5 , not only the first insulating layer 51 but also a portion of the first fin-shaped pattern 110 and the second fin-shaped pattern 210 may be etched by the first dry etching process 21 .

제1 건식 식각 공정(21)에 의해 식각되는(또는 리세스되는) 제1 절연막(51)의 양은 제1 건식 식각 공정(21)에 의해 식각되는 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 양보다 클 수 있다. The amount of the first insulating layer 51 etched (or recessed) by the first dry etching process 21 is the first fin-shaped pattern 110 and the second fin-shaped pattern etched by the first dry etching process 21 . It may be greater than the amount of (210).

이에 따라, 리세스된 제1 절연막(51r)의 상면은 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면보다 낮을 수 있다. Accordingly, the upper surface of the recessed first insulating layer 51r may be lower than the upper surface of the first fin-shaped pattern 110 and the upper surface of the second fin-shaped pattern 210 .

도 6에서, 제2 식각 공정(22)에 의해, 리세스된 제1 절연막(51r)가 식각될 수 있다. 6 , the recessed first insulating layer 51r may be etched by the second etching process 22 .

제2 식각 공정(22)을 통해, 리세스된 제1 절연막(51r)의 일부를 식각함으로써, 제1 핀형 패턴(110)과 제2 핀형 패턴(210) 사이에 제1 필드 절연막(105)이 형성될 수 있다.By etching a portion of the recessed first insulating layer 51r through the second etching process 22 , the first field insulating layer 105 is formed between the first fin-shaped pattern 110 and the second fin-shaped pattern 210 . can be formed.

제2 건식 식각 공정(22)에 의해 기 식각된 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 일부도 식각될 수 있지만, 제2 식각 공정(22)에 의해 제거되는 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 양은 제1 건식 식각 공정(21)에 의해 제거되는 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 양보다 작을 수 있다.A portion of the first fin-shaped pattern 110 and the second fin-shaped pattern 210 pre-etched by the second dry etching process 22 may also be etched, but the first fin-shaped pattern removed by the second etching process 22 may be etched. The amounts of the pattern 110 and the second fin-shaped pattern 210 may be smaller than the amounts of the first fin-shaped pattern 110 and the second fin-shaped pattern 210 removed by the first dry etching process 21 .

다르게 설명하면, 제1 건식 식각 공정(21)에서, 제1 및 제2 핀형 패턴들(110, 210)에 대한 제1 절연막(51)의 식각 선택비는 제1 식각 선택비일 수 있다. 또한, 제2 건식 식각 공정(22)에서, 제1 및 제2 핀형 패턴들(110, 210)에 대한 제1 절연막(51)의 식각 선택비는 제2 식각 선택비일 수 있다. 이 때, 제1 식각 선택비는 제2 식각 선택비와 다를 수 있다.In other words, in the first dry etching process 21 , the etch selectivity of the first insulating layer 51 with respect to the first and second fin-shaped patterns 110 and 210 may be the first etch selectivity. Also, in the second dry etching process 22 , the etching selectivity of the first insulating layer 51 with respect to the first and second fin-shaped patterns 110 and 210 may be the second etching selectivity. In this case, the first etch selectivity may be different from the second etch selectivity.

예를 들어, 제2 건식 식각 공정(22)에 의해 제거되는 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 양은 제1 건식 식각 공정(21)에 의해 제거되는 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 양보다 작을 수 있으므로, 제2 식각 선택비는 제1 식각 선택비보다 클 수 있다. For example, the amount of the first fin-shaped pattern 110 and the second fin-shaped pattern 210 removed by the second dry etching process 22 is the amount of the first fin-shaped pattern removed by the first dry etching process 21 ( 110) and the amount of the second fin-shaped pattern 210, the second etch selectivity may be greater than the first etch selectivity.

상술한 것과 달리, 제2 분리 트렌치(T2)는 제1 건식 식각 공정(21) 및 제2 건식 식각 공정(22) 중 하나의 건식 식각 공정을 이용하여 형성될 수도 있다.Unlike the above, the second isolation trench T2 may be formed using one of the first dry etching process 21 and the second dry etching process 22 .

도 7을 참고하면, 제2 분리 트렌치(T2) 또는 제1 필드 절연막 (105)에 의해 노출된 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 일부를 산화시켜, 제1 산화막(70)가 형성될 수 있다.Referring to FIG. 7 , a portion of the first fin-shaped pattern 110 and the second fin-shaped pattern 210 exposed by the second isolation trench T2 or the first field insulating film 105 is oxidized to form a first oxide film ( 70) may be formed.

제1 산화막(70)은 제1 필드 절연막(105)에 의해 노출된 제1 핀형 패턴(110)의 측벽 및 제2 핀형 패턴(210)의 측벽 상에 형성될 수 있다.The first oxide layer 70 may be formed on the sidewall of the first fin-shaped pattern 110 and the sidewall of the second fin-shaped pattern 210 exposed by the first field insulating layer 105 .

제2 분리 트렌치(T2)에 의해 노출된 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 일부를 산화시킬 때, 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면은 노출되어 있을 수 있다. When a portion of the first fin-shaped pattern 110 and the second fin-shaped pattern 210 exposed by the second isolation trench T2 is oxidized, the upper surface of the first fin-shaped pattern 110 and the second fin-shaped pattern 210 are oxidized. The upper surface of the may be exposed.

이에 따라, 제1 산화막(70)은 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면을 따라 형성될 수 있다. Accordingly, the first oxide layer 70 may be formed along the upper surface of the first fin-shaped pattern 110 and the upper surface of the second fin-shaped pattern 210 .

제1 산화막(70)은 제2 분리 트렌치(T2)의 측벽에 형성될 수 있다. 하지만, 제1 산화막(70)은 제2 분리 트렌치(T2)의 바닥면 즉, 제1 필드 절연막(105)의 상면에는 형성되지 않을 수 있다. The first oxide layer 70 may be formed on a sidewall of the second isolation trench T2 . However, the first oxide layer 70 may not be formed on the bottom surface of the second isolation trench T2 , that is, the top surface of the first field insulating layer 105 .

도 8을 참고하면, 제1 산화막(70)을 제거하여, 제1 필드 절연막(105) 상에 제3 분리 트렌치(T3)가 형성될 수 있다. Referring to FIG. 8 , the third isolation trench T3 may be formed on the first field insulating layer 105 by removing the first oxide layer 70 .

제2 분리 트렌치(T2)에 의해 노출된 제1 핀형 패턴(110)의 일부 및 제2 핀형 패턴(210)의 일부의 산화에 의해 형성된 제1 산화막(70)이 제거되므로, 제3 분리 트렌치(T3)의 폭은 제2 분리 트렌치(T2)의 폭보다 크다. Since the first oxide film 70 formed by oxidation of a portion of the first fin-shaped pattern 110 and a portion of the second fin-shaped pattern 210 exposed by the second isolation trench T2 is removed, the third isolation trench ( The width of T3 is greater than the width of the second isolation trench T2.

제3 분리 트렌치(T3)는 제2 분리 트렌치(T2)의 폭을 증가시켜 형성될 수 있다. The third isolation trench T3 may be formed by increasing the width of the second isolation trench T2 .

다르게 설명하면, 제1 필드 절연막(105)에 의해 노출된 제1 핀형 패턴(110)의 일부 및 제2 핀형 패턴(210)의 일부를 제거함으로써, 제3 분리 트렌치(T3)가 형성될 수 있다. In other words, the third isolation trench T3 may be formed by removing a portion of the first fin-shaped pattern 110 and a portion of the second fin-shaped pattern 210 exposed by the first field insulating layer 105 . .

제1 산화막(70)이 제거됨으로써, 제1 핀형 패턴(110)과 제2 핀형 패턴(210) 사이에 제1 리세스(R1)가 형성될 수 있다. 제1 리세스(R1)는 제1 분리 트렌치(T1)와 제3 분리 트렌치(T3)를 포함할 수 있다. 앞에서 설명한 것과 같이, 제3 분리 트렌치(T3)의 폭은 제1 분리 트렌치(T1)의 폭보다 클 수 있다.As the first oxide layer 70 is removed, a first recess R1 may be formed between the first fin-shaped pattern 110 and the second fin-shaped pattern 210 . The first recess R1 may include a first isolation trench T1 and a third isolation trench T3 . As described above, the width of the third isolation trench T3 may be greater than the width of the first isolation trench T1 .

제1 분리 트렌치(T1)의 일단과 제3 분리 트렌치(T3)의 일단은 연결되어 있을 수 있다. 제1 분리 트렌치(T1)와 제3 분리 트렌치(T3)의 연결부분은 라운딩되어 있을 수 있다.One end of the first isolation trench T1 and one end of the third isolation trench T3 may be connected. A connection portion between the first isolation trench T1 and the third isolation trench T3 may be rounded.

제1 필드 절연막(105)은 제1 분리 트렌치(T1)를 채우고 있으므로, 제1 필드 절연막(105)은 제1 리세스(R1)의 일부를 채우고 있을 수 있다. 서로 단변을 마주하는 제1 핀형 패턴(110)과 제2 핀형 패턴(210)은 제1 리세스(R1)에 의해 분리되어 있을 수 있다. Since the first field insulating layer 105 fills the first isolation trench T1 , the first field insulating layer 105 may partially fill the first recess R1 . The first fin-shaped pattern 110 and the second fin-shaped pattern 210 facing the short sides may be separated by the first recess R1 .

도 9를 참고하면, 게이트 하드 마스크 패턴(2001)을 이용하여 식각 공정을 진행하여, 제1 더미 게이트 전극(120p)과, 제2 더미 게이트 전극(220p)과, 제3 더미 게이트 전극(160p)이 형성될 수 있다. Referring to FIG. 9 , an etching process is performed using the gate hard mask pattern 2001 to form a first dummy gate electrode 120p, a second dummy gate electrode 220p, and a third dummy gate electrode 160p. can be formed.

제1 더미 게이트 전극(120p)은 제2 방향(Y1)(도 1 참고)으로 연장되어, 제1 핀형 패턴(110) 상이 형성될 수 있다. 제1 더미 게이트 전극(120p)과 제1 핀형 패턴(110) 사이에 제1 더미 게이트 절연막(125p)이 형성될 수 있다. The first dummy gate electrode 120p may extend in the second direction Y1 (refer to FIG. 1 ) to form the first fin-shaped pattern 110 . A first dummy gate insulating layer 125p may be formed between the first dummy gate electrode 120p and the first fin-shaped pattern 110 .

제2 더미 게이트 전극(220p)은 제2 방향(Y1)으로 연장되어, 제2 핀형 패턴(210) 상이 형성될 수 있다. 제2 더미 게이트 전극(220p)과 제2 핀형 패턴(210) 사이에 제2 더미 게이트 절연막(225p)이 형성될 수 있다.The second dummy gate electrode 220p may extend in the second direction Y1 to form the second fin-shaped pattern 210 . A second dummy gate insulating layer 225p may be formed between the second dummy gate electrode 220p and the second fin-shaped pattern 210 .

제3 더미 게이트 전극(160p)은 제2 방향(Y1)으로 연장되어, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 사이에 형성될 수 있다. 제3 더미 게이트 전극(160p)은 제1 핀형 패턴(110)의 단변 및 제2 핀형 패턴(210)의 단변 사이에 형성된 제1 필드 절연막(105) 상에 형성될 수 있다. 제3 더미 게이트 전극(160p)는 제1 핀형 패턴(110)과 제2 핀형 패턴(210) 사이를 가로지를 수 있다.The third dummy gate electrode 160p may extend in the second direction Y1 and may be formed between the first fin-shaped pattern 110 and the second fin-shaped pattern 210 . The third dummy gate electrode 160p may be formed on the first field insulating layer 105 formed between the short side of the first fin-shaped pattern 110 and the short side of the second fin-shaped pattern 210 . The third dummy gate electrode 160p may cross between the first fin-shaped pattern 110 and the second fin-shaped pattern 210 .

다르게 설명하면, 제3 더미 게이트 전극(160p)는 제1 리세스(R1) 내에 형성될 수 있다. 좀 더 구체적으로, 제3 더미 게이트 전극(160p)는 제3 분리 트렌치(T3) 내에 형성될 수 있다. In other words, the third dummy gate electrode 160p may be formed in the first recess R1 . More specifically, the third dummy gate electrode 160p may be formed in the third isolation trench T3 .

제3 더미 게이트 전극(160p)과 제1 필드 절연막(105) 사이에 제3 더미 게이트 절연막(165p)이 형성될 수 있지만, 이에 제한되는 것은 아니다. A third dummy gate insulating layer 165p may be formed between the third dummy gate electrode 160p and the first field insulating layer 105 , but is not limited thereto.

제1 내지 제3 더미 게이트 절연막(125p, 165p, 225p)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 및 이들의 조합을 포함할 수 있다. 제1 내지 제3 더미 게이트 절연막(125p, 165p, 225p)은 예를 들어, 열처리, 화학 물질 처리, 원자층 증착법(ALD) 또는 화학 기상 증착법(CVD) 등을 이용하여 형성될 수 있다.The first to third dummy gate insulating layers 125p, 165p, and 225p may include, for example, silicon oxide, silicon oxynitride, silicon nitride, or a combination thereof. The first to third dummy gate insulating layers 125p, 165p, and 225p may be formed using, for example, heat treatment, chemical treatment, atomic layer deposition (ALD), or chemical vapor deposition (CVD).

제1 내지 제3 더미 게이트 전극(120p, 220p, 160p)은 예를 들어, 실리콘일 수 있고, 구체적으로, 다결정 실리콘(poly Si), 비정질 실리콘(a-Si) 및 이들의 조합 중 하나를 포함할 수 있다. 제1 내지 제3 더미 게이트 전극(120p, 220p, 160p)은 불순물이 도핑되지 않을 수도 있고, 또는 불순물로 도핑될 수도 있다. The first to third dummy gate electrodes 120p, 220p, and 160p may be, for example, silicon, and specifically include one of polycrystalline silicon (poly Si), amorphous silicon (a-Si), and combinations thereof. can do. The first to third dummy gate electrodes 120p, 220p, and 160p may not be doped with impurities or may be doped with impurities.

다결정 실리콘은 예를 들어, 화학 기상 증착법을 이용하여 형성될 수 있고, 비정질 실리콘은 예를 들어, 스퍼터링(sputtering), 화학 기상 증착법, 플라즈마 증착법 등을 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다.Polycrystalline silicon may be formed using, for example, chemical vapor deposition, and amorphous silicon may be formed using, for example, sputtering, chemical vapor deposition, plasma deposition, etc., but is not limited thereto. .

이어서, 제1 더미 게이트 전극(120p)의 측벽 상에 제1 스페이서(130)가 형성되고, 제2 더미 게이트 전극(220p)의 측벽 상에 제2 스페이서(230)가 형성되고, 제3 더미 게이트 전극(160p)의 측벽 상에 제3 스페이서(170)가 형성될 수 있다.Subsequently, the first spacer 130 is formed on the sidewall of the first dummy gate electrode 120p, the second spacer 230 is formed on the sidewall of the second dummy gate electrode 220p, and the third dummy gate A third spacer 170 may be formed on the sidewall of the electrode 160p.

제1 내지 제3 스페이서(130, 230, 170)은 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. Each of the first to third spacers 130 , 230 , and 170 may include, for example, silicon nitride (SiN), silicon oxynitride (SiON), silicon oxide (SiO 2 ), silicon oxycarbonitride (SiOCN), and combinations thereof. It may include at least one.

제1 내지 제3 스페이서(130, 230, 170)은 각각 단일막인 것으로 도시되었지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 제1 내지 제3 스페이서(130, 230, 170)가 각각 복수의 막일 경우, 예를 들어, 제1 스페이서(130)의 적어도 하나의 막은 실리콘 산탄질화물(SiOCN)과 같은 저유전율 물질을 포함할 수 있다. 제2 스페이서(230) 및 제3 스페이서(170)은 각각 제1 스페이서(130)와 유사할 수 있다.Although the first to third spacers 130 , 230 , and 170 are each illustrated as a single layer, this is only for convenience of description and is not limited thereto. When the first to third spacers 130 , 230 , and 170 are each a plurality of layers, for example, at least one layer of the first spacer 130 may include a low-k material such as silicon oxycarbonitride (SiOCN). there is. The second spacer 230 and the third spacer 170 may be similar to the first spacer 130 , respectively.

또한, 제1 내지 제3 스페이서(130, 230, 170)가 각각 복수의 막일 경우, 예를 들어, 제1 스페이서(130)의 적어도 하나의 막은 L자 모양의 형상을 가질 수 있다. 제2 스페이서(230) 및 제3 스페이서(170)은 각각 제1 스페이서(130)와 유사할 수 있다.Also, when each of the first to third spacers 130 , 230 , and 170 is a plurality of layers, for example, at least one layer of the first spacer 130 may have an L-shape. The second spacer 230 and the third spacer 170 may be similar to the first spacer 130 , respectively.

도 10을 참고하면, 제1 더미 게이트 전극(120p)의 양측에, 제1 핀형 패턴(110) 상에 제1 에피택셜 패턴(140)이 형성될 수 있다. Referring to FIG. 10 , a first epitaxial pattern 140 may be formed on the first fin-shaped pattern 110 on both sides of the first dummy gate electrode 120p.

제2 더미 게이트 전극(220p)의 양측에, 제2 핀형 패턴(210) 상에 제2 에피택셜 패턴(240)이 형성될 수 있다. A second epitaxial pattern 240 may be formed on the second fin-shaped pattern 210 on both sides of the second dummy gate electrode 220p.

제1 에피택셜 패턴(140) 중 적어도 하나는 제1 핀형 패턴(110)의 종단 부분에 위치할 수 있다. 제2 에피택셜 패턴(240) 중 적어도 하나는 제2 핀형 패턴(210)의 종단 부분에 위치할 수 있다. At least one of the first epitaxial patterns 140 may be located at a terminal portion of the first fin-shaped pattern 110 . At least one of the second epitaxial patterns 240 may be positioned at a terminal portion of the second fin-shaped pattern 210 .

제1 및 제2 핀형 패턴들(110, 210)의 종단부에서의 에피택셜 성장 특성에 따라 제1 및 제2 에피택셜 패턴들(140, 240)은 경사진 측벽을 갖도록 형성될 수 있다.The first and second epitaxial patterns 140 and 240 may be formed to have inclined sidewalls according to epitaxial growth characteristics at the ends of the first and second fin-shaped patterns 110 and 210 .

제1 핀형 패턴(110)의 종단 부분에 위치한 제1 에피택셜 패턴(140)과, 제2 핀형 패턴(210)의 종단 부분에 위치한 제2 에피택셜 패턴(240) 사이에, 제3 더미 게이트 전극(120p)이 위치하고 있다. A third dummy gate electrode is located between the first epitaxial pattern 140 positioned at the terminating portion of the first fin-shaped pattern 110 and the second epitaxial pattern 240 positioned at the terminating portion of the second fin-shaped pattern 210 . (120p) is located.

제1 핀형 패턴(110)의 종단 부분에 위치한 제1 에피택셜 패턴(140)과, 제2 핀형 패턴(210)의 종단 부분에 위치한 제2 에피택셜 패턴(240)는 각각 제3 스페이서(170)과 접촉하지 않을 수 있다.The first epitaxial pattern 140 positioned at the terminating portion of the first fin-shaped pattern 110 and the second epitaxial pattern 240 positioned at the terminating portion of the second fin-shaped pattern 210 include a third spacer 170, respectively. may not come into contact with

제1 에피택셜 패턴(140) 및 제2 에피택셜 패턴(240)은 각각 트랜지스터의 소오스/드레인 영역에 포함될 수 있다.The first epitaxial pattern 140 and the second epitaxial pattern 240 may be included in the source/drain region of the transistor, respectively.

제1 에피택셜 패턴(140)은 제1 불순물을 포함할 수 있고, 제2 에피택셜 패턴(240)은 제2 불순물을 포함할 수 있다. The first epitaxial pattern 140 may include a first impurity, and the second epitaxial pattern 240 may include a second impurity.

제1 에피택셜 패턴(140)을 포함하는 반도체 장치 및 제2 에피택셜 패턴(240)을 포함하는 반도체 장치가 동일한 도전형의 트랜지스터일 경우, 제1 에피택셜 패턴(140) 및 제2 에피택셜 패턴(240)은 동일한 도전형의 불순물을 포함할 수 있다. When the semiconductor device including the first epitaxial pattern 140 and the semiconductor device including the second epitaxial pattern 240 are transistors of the same conductivity type, the first epitaxial pattern 140 and the second epitaxial pattern (240) may include impurities of the same conductivity type.

제1 에피택셜 패턴(140)을 포함하는 반도체 장치 및 제2 에피택셜 패턴(240)을 포함하는 반도체 장치가 서로 다른 도전형의 트랜지스터일 경우, 제1 에피택셜 패턴(140) 및 제2 에피택셜 패턴(240)은 서로 다른 도전형의 불순물을 포함할 수 있다.When the semiconductor device including the first epitaxial pattern 140 and the semiconductor device including the second epitaxial pattern 240 are transistors of different conductivity types, the first epitaxial pattern 140 and the second epitaxial pattern The pattern 240 may include impurities of different conductivity types.

제1 에피택셜 패턴(140)을 포함하는 반도체 장치가 PMOS일 경우, 제1 에피택셜 패턴(140)은 예를 들어, 압축 스트레스 물질을 포함할 수 있다. 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있다. 제1 에피택셜 패턴(140)은 예를 들어, 실리콘 게르마늄(SiGe)을 포함할 수 있다. When the semiconductor device including the first epitaxial pattern 140 is a PMOS, the first epitaxial pattern 140 may include, for example, a compressive stress material. The compressive stress material may be a material having a larger lattice constant than that of Si. The first epitaxial pattern 140 may include, for example, silicon germanium (SiGe).

압축 스트레스 물질은 제1 핀형 패턴(110)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.The compressive stress material may improve the mobility of carriers in the channel region by applying compressive stress to the first fin-shaped pattern 110 .

반대로, 제1 에피택셜 패턴(140)을 포함하는 반도체 장치가 NMOS일 경우, 제1 에피택셜 패턴(140)은 예를 들어, 인장 스트레스 물질을 포함할 수 있다. 제1 핀형 패턴(110)이 실리콘일 때, 제1 에피택셜 패턴(140)은 실리콘보다 격자 상수가 작은 물질(예를 들어, SiC)을 포함할 수 있다. 예를 들어, 인장 스트레스 물질은 제1 핀형 패턴(110)에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도를 향상시킬 수 있다.Conversely, when the semiconductor device including the first epitaxial pattern 140 is an NMOS, the first epitaxial pattern 140 may include, for example, a tensile stress material. When the first fin-shaped pattern 110 is made of silicon, the first epitaxial pattern 140 may include a material (eg, SiC) having a lattice constant smaller than that of silicon. For example, the tensile stress material may increase the mobility of carriers in the channel region by applying tensile stress to the first fin-shaped pattern 110 .

한편, 제1 에피택셜 패턴(140)을 포함하는 반도체 장치가 NMOS일 경우, 제1 에피택셜 패턴(140)은 제1 핀형 패턴(110)과 동일한 물질 즉, 실리콘을 포함할 수도 있다.Meanwhile, when the semiconductor device including the first epitaxial pattern 140 is an NMOS, the first epitaxial pattern 140 may include the same material as the first fin-shaped pattern 110 , that is, silicon.

제2 에피택셜 패턴(240)에 관한 설명은 제1 에피택셜 패턴(140)에 관한 설명과 유사하므로, 이하 생략한다.Since the description of the second epitaxial pattern 240 is similar to the description of the first epitaxial pattern 140 , it will be omitted below.

도 10에서, 제1 에피택셜 패턴(140)의 바닥면 및 제2 에피택셜 패턴(240)의 바닥면은 제1 필드 절연막(105)의 상면보다 높은 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.In FIG. 10 , the bottom surface of the first epitaxial pattern 140 and the bottom surface of the second epitaxial pattern 240 are shown to be higher than the top surface of the first field insulating layer 105 , but this is only for convenience of description. , but is not limited thereto.

만약, 제1 에피택셜 패턴(140)의 바닥면 및 제2 에피택셜 패턴(240)의 바닥면이 제1 필드 절연막(105)의 상면보다 높을 경우, 제1 및 제2 에피택셜 패턴들(140, 240) 아래의 제1 및 제2 핀형 패턴들(110, 210)의 일부가 제3 분리 트렌치(T3)에 의해 노출될 수도 있지만, 이에 제한되는 것은 아니다. If the bottom surface of the first epitaxial pattern 140 and the bottom surface of the second epitaxial pattern 240 are higher than the top surface of the first field insulating layer 105 , the first and second epitaxial patterns 140 . , 240 , a portion of the first and second fin-shaped patterns 110 and 210 may be exposed by the third isolation trench T3 , but is not limited thereto.

즉, 제1 에피택셜 패턴(140) 및 제2 에피택셜 패턴(240)을 형성하기 위해 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 일부를 식각할 때, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 식각 깊이에 따라, 제1 필드 절연막(105) 상에 제3 분리 트렌치(T3)에 의해 제1 및 제2 핀형 패턴들(110, 210)의 일부가 노출될 수도 있고, 노출되지 않을 수도 있다.That is, when a portion of the first fin-shaped pattern 110 and the second fin-shaped pattern 210 is etched to form the first epitaxial pattern 140 and the second epitaxial pattern 240, the first fin-shaped pattern ( According to the etch depth of 110 ) and the second fin-shaped pattern 210 , a portion of the first and second fin-shaped patterns 110 and 210 is removed by the third isolation trench T3 on the first field insulating layer 105 . It may or may not be exposed.

도 11을 참고하면, 기판(100) 상에, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)과, 제1 내지 제3 더미 게이트 전극(120p, 220p, 160p)을 덮는 층간 절연막(190)이 형성된다. Referring to FIG. 11 , an interlayer insulating film ( 190) is formed.

층간 절연막(190)은 제1 에피택셜 패턴(140) 및 제2 에피택셜 패턴(240)을 덮고, 제3 분리 트렌치(T3)도 채울 수 있다. The interlayer insulating layer 190 may cover the first epitaxial pattern 140 and the second epitaxial pattern 240 , and may also fill the third isolation trench T3 .

제1 내지 제3 더미 게이트 전극(120p, 220p, 160p)의 상면이 노출될 때까지, 층간 절연막(190)은 평탄화될 수 있다. 이에 따라, 게이트 하드 마스크 패턴(2001)은 제거될 수 있다.The interlayer insulating layer 190 may be planarized until top surfaces of the first to third dummy gate electrodes 120p, 220p, and 160p are exposed. Accordingly, the gate hard mask pattern 2001 may be removed.

층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.The interlayer insulating layer 190 may include, for example, at least one of silicon oxide, silicon nitride, silicon oxynitride, and a low-k material. The low dielectric constant material is, for example, Flowable Oxide (FOX), Tonen SilaZen (TOSZ), Undoped Silica Glass (USG), Borosilica Glass (BSG), PhosphoSilica Glass (PSG), BoroPhosphoSilica Glass (BPSG), Plasma Enhanced Tetra (PETEOS). Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material or a combination thereof, but is not limited thereto.

이어서, 제1 더미 게이트 전극(120p)의 상면 및 제2 더미 게이트 전극(220p)의 상면을 덮고, 제3 더미 게이트 전극(160p)의 상면을 노출시키는 제1 마스크 패턴(30)이 형성될 수 있다. Subsequently, a first mask pattern 30 covering the upper surface of the first dummy gate electrode 120p and the upper surface of the second dummy gate electrode 220p and exposing the upper surface of the third dummy gate electrode 160p may be formed. there is.

제1 마스크 패턴(30)는 제3 더미 게이트 전극(160p)의 상면을 노출시키는 제1 개구부(30T)를 포함할 수 있다. The first mask pattern 30 may include a first opening 30T exposing a top surface of the third dummy gate electrode 160p.

제1 마스크 패턴(30)에 포함된 제1 개구부(30T)에 의해, 제3 더미 게이트 전극(160p)의 상면뿐만 아니라, 제3 스페이서(170)의 상면이 노출될 수 있지만, 이에 제한되는 것은 아니다. The top surface of the third dummy gate electrode 160p as well as the top surface of the third spacer 170 may be exposed by the first opening 30T included in the first mask pattern 30 , but is limited thereto. not.

도 12를 참고하면, 제1 마스크 패턴(30)을 이용하여, 제3 더미 게이트 전극(160p)이 제거될 수 있다. 덧붙여, 제3 더미 게이트 절연막(165p)도 제거될 수 있다.Referring to FIG. 12 , the third dummy gate electrode 160p may be removed using the first mask pattern 30 . In addition, the third dummy gate insulating layer 165p may also be removed.

제3 더미 게이트 전극(160p)을 제거함으로써, 층간 절연막(190) 내에 제1 게이트 트렌치(160t)가 형성될 수 있다. By removing the third dummy gate electrode 160p, a first gate trench 160t may be formed in the interlayer insulating layer 190 .

제3 더미 게이트 전극(160p)을 제거함으로써, 제1 필드 절연막(105)의 상면이 노출될 수 있다. By removing the third dummy gate electrode 160p, the top surface of the first field insulating layer 105 may be exposed.

도 12에서 도시된 것과 달리, 제3 더미 게이트 전극(160p) 및 제3 더미 게이트 절연막(165p)을 제거하는 과정에서, 제1 마스크 패턴(30)가 덮지 않는 층간 절연막(190) 및/또는 제3 스페이서(170)의 일부가 리세스될 수 있다. Unlike in FIG. 12 , in the process of removing the third dummy gate electrode 160p and the third dummy gate insulating layer 165p, the interlayer insulating layer 190 and/or the second insulating layer 190 not covered by the first mask pattern 30 and/or the third dummy gate insulating layer 165p are removed. 3 A portion of the spacer 170 may be recessed.

이어서, 제1 게이트 트렌치(160t)의 측벽 및 바닥면과, 제1 마스크 패턴(30)의 상면을 따라 연장되는 라이너막(175p)이 형성될 수 있다.Next, a liner layer 175p extending along the sidewalls and bottom surfaces of the first gate trench 160t and the top surface of the first mask pattern 30 may be formed.

라이너막(175p)는 제3 스페이서(170)가 포함하는 물질에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. The liner layer 175p may include a material having an etch selectivity with respect to the material included in the third spacer 170 .

라이너막(175p)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물, 실리콘 산탄질화물, 폴리 실리콘 중 적어도 하나를 포함할 수 있다.The liner layer 175p may include, for example, at least one of silicon oxide, silicon nitride, silicon oxynitride, silicon carbonitride, silicon oxycarbonitride, and polysilicon.

도 12에서, 라이너막(175p)은 단일층인 것으로 도시하였지만, 이에 제한되는 것은 아니다.In FIG. 12 , the liner layer 175p is illustrated as a single layer, but is not limited thereto.

이어서, 제1 게이트 트렌치(160t)의 측벽의 일부 및 바닥면을 따라 연장되는 돌출 절연 패턴(180)이 형성될 수 있다. 돌출 절연 패턴(180)은 제1 게이트 트렌치(160t) 내에 형성되고 제3 게이트스페이서(170)의 상단보다 낮은 상단을 가질 수 있다. Subsequently, a protruding insulating pattern 180 extending along a portion of a sidewall and a bottom surface of the first gate trench 160t may be formed. The protruding insulating pattern 180 may be formed in the first gate trench 160t and have an upper end lower than the upper end of the third gate spacer 170 .

돌출 절연 패턴(180)은 제1 에피택셜 패턴(140) 및 제2 에피택셜 패턴(240) 사이에, 제1 필드 절연막(105) 상에 형성될 수 있다.The protruding insulating pattern 180 may be formed on the first field insulating layer 105 between the first epitaxial pattern 140 and the second epitaxial pattern 240 .

돌출 절연 패턴(180)의 상단은 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면보다 높거나 같을 수 있다.The upper end of the protruding insulating pattern 180 may be higher than or equal to the upper surface of the first fin-shaped pattern 110 and the upper surface of the second fin-shaped pattern 210 .

좀 더 구체적으로, 라이너막(175p) 상에, 라이너막(175p)의 프로파일을 따라 절연 라인막이 형성될 수 있다. 절연 라인막은 라이너막(175p)이 포함하는 물질에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. More specifically, an insulating line layer may be formed on the liner layer 175p along the profile of the liner layer 175p. The insulating line layer may include a material having an etch selectivity with respect to a material included in the liner layer 175p.

절연 라인막은 예를 들어, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물 및 실리콘 산탄질화물 중 적어도 하나를 포함할 수 있다.The insulating line layer may include, for example, at least one of silicon oxide, silicon nitride, silicon oxynitride, silicon carbonitride, and silicon oxycarbonitride.

제1 게이트 트렌치(160t)의 측벽에 형성된 절연 라인막의 일부를 제거함으로써, 돌출 절연 패턴(180)이 형성될 수 있다. 돌출 절연 패턴(180)을 형성하는 과정에서, 제1 마스크 패턴(30)의 상면 상에 형성된 절연 라인막이 제거될 수 있다. By removing a portion of the insulating line layer formed on the sidewall of the first gate trench 160t, the protruding insulating pattern 180 may be formed. In the process of forming the protruding insulating pattern 180 , the insulating line layer formed on the upper surface of the first mask pattern 30 may be removed.

하지만, 절연 라인막과 라이너막(175p) 사이에 식각 선택비가 있으므로, 절연 라인막이 제거된 위치의 라이너막(175p)은 남아있을 수 있다. However, since there is an etch selectivity between the insulating line layer and the liner layer 175p, the liner layer 175p at the position where the insulating line layer is removed may remain.

도시된 것과 달리, 돌출 절연 패턴(180)을 형성하는 동안, 제1 게이트 트렌치(160t)의 바닥면에 형성된 절연 라인막도 제거될 수 있다. Unlike the drawing, while forming the protruding insulating pattern 180 , the insulating line layer formed on the bottom surface of the first gate trench 160t may also be removed.

도 12에서 도시된 것과 달리, 돌출 절연 패턴(180)은 제1 게이트 트렌치(160t)의 일부를 채울 수 있다. 즉, 제1 게이트 트렌치(160t)의 측벽 상에 형성된 돌출 절연 패턴(180) 사이에 공간이 존재하지 않을 수 있다. 12 , the protruding insulating pattern 180 may partially fill the first gate trench 160t. That is, a space may not exist between the protruding insulating patterns 180 formed on the sidewall of the first gate trench 160t.

덧붙여, 제1 핀형 패턴(110)의 종단에 위치하는 제1 에피택셜 패턴(140)과 돌출 절연 패턴(180) 사이에 반도체 패턴은 개재되지 않을 수 있다. 제2 핀형 패턴(210)의 종단에 위치하는 제2 에피택셜 패턴(240)과 돌출 절연 패턴(180) 사이에 반도체 패턴은 개재되지 않을 수 있다. In addition, the semiconductor pattern may not be interposed between the first epitaxial pattern 140 positioned at the end of the first fin-shaped pattern 110 and the protruding insulating pattern 180 . The semiconductor pattern may not be interposed between the second epitaxial pattern 240 positioned at the end of the second fin-shaped pattern 210 and the protruding insulating pattern 180 .

도 13을 참고하면, 돌출 절연 패턴(180) 상에 희생막(185p)이 형성될 수 있다. Referring to FIG. 13 , a sacrificial layer 185p may be formed on the protruding insulating pattern 180 .

희생막(185p)는 제1 게이트 트렌치(160t)를 채우면서, 제1 마스크 패턴(30)의 상면을 덮을 수 있다. The sacrificial layer 185p may cover the top surface of the first mask pattern 30 while filling the first gate trench 160t.

희생막(185p)은 예를 들어, 실리콘, 실리콘 게르마늄, 게르마늄, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material, SOG(Spin On Glass), SOH(Spin On Hardmask) 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.The sacrificial layer 185p may be, for example, silicon, silicon germanium, germanium, silicon oxide, silicon nitride, silicon oxynitride, flowable oxide (FOX), tonen silaZen (TOSZ), undoped silica glass (USG), or borosilica glass (BSG). ), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped Silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG Silicate Glass), Parylene, BCB (bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material, SOG (Spin On Glass), SOH (Spin On Hardmask), or a combination thereof may include, but is not limited thereto.

희생막(185p) 형성 전에, 돌출 절연 패턴(180)에 의해 노출된 라이너막(175p)을 제거하여 라이너(175)가 형성될 수 있다 Before the sacrificial layer 185p is formed, the liner 175p may be formed by removing the liner layer 175p exposed by the protruding insulating pattern 180 .

일부 실시예들에 있어서, 제1 마스트 패턴(30)의 상면 상에 라이너막(175p)이 남아있을 수도 있다. In some embodiments, the liner layer 175p may remain on the top surface of the first mast pattern 30 .

도 14를 참고하면, 희생막(185p)의 일부를 제거하여, 제1 게이트 트렌치(160t)를 채우는 희생 패턴(185)이 형성될 수 있다. Referring to FIG. 14 , a sacrificial pattern 185 filling the first gate trench 160t may be formed by removing a portion of the sacrificial layer 185p.

제1 마스크 패턴(30)의 상면 상에 형성된 희생막(185p)을 제거함으로써, 희생 패턴(185)은 형성될 수 있다.By removing the sacrificial layer 185p formed on the upper surface of the first mask pattern 30 , the sacrificial pattern 185 may be formed.

희생 패턴(185)을 형성하는 동안, 제1 마스크 패턴(30)은 함께 제거될 수 있다. 이를 통해, 제1 더미 게이트 전극(120p)과 제2 더미 게이트 전극(220p)가 노출될 수 있다. While forming the sacrificial pattern 185 , the first mask pattern 30 may be removed together. Through this, the first dummy gate electrode 120p and the second dummy gate electrode 220p may be exposed.

도 15a를 참고하면, 희생 패턴(185)과, 제1 더미 게이트 전극(120p)과, 제2 더미 게이트 전극(220p)이 제거될 수 있다. Referring to FIG. 15A , the sacrificial pattern 185, the first dummy gate electrode 120p, and the second dummy gate electrode 220p may be removed.

덧붙여, 제1 더미 게이트 절연막(125p) 및 제2 더미 게이트 절연막(225p)을 제거할 수 있다. In addition, the first dummy gate insulating layer 125p and the second dummy gate insulating layer 225p may be removed.

제1 더미 게이트 전극(120p) 및 제1 더미 게이트 절연막(125p)을 제거함으로써, 제1 핀형 패턴(110)의 일부를 노출시키고 제1 스페이서(130)에 의해 정의되는 제2 게이트 트렌치(120t)가 형성될 수 있다.By removing the first dummy gate electrode 120p and the first dummy gate insulating layer 125p, a portion of the first fin-shaped pattern 110 is exposed and the second gate trench 120t defined by the first spacer 130 is formed. can be formed.

제2 더미 게이트 전극(220p) 및 제2 더미 게이트 절연막(225p)을 제거함으로써, 제2 핀형 패턴(210)의 일부를 노출시키고 제2 스페이서(230)에 의해 정의되는 제3 게이트 트렌치(220t)가 형성될 수 있다.By removing the second dummy gate electrode 220p and the second dummy gate insulating layer 225p , a portion of the second fin-shaped pattern 210 is exposed and the third gate trench 220t defined by the second spacer 230 . can be formed.

이어서, 제2 게이트 트렌치(120t)의 측벽 및 바닥면을 따라 제1 게이트 절연막(125)이 형성되고, 제3 게이트 트렌치(220t)의 측벽 및 바닥면을 따라 제2 게이트 절연막(225)이 형성되고, 제1 게이트 트렌치(160t)의 측벽 및 돌출 절연 패턴(180)의 프로파일을 따라 도전 패턴 라이너(165)가 형성될 수 있다.Subsequently, a first gate insulating layer 125 is formed along the sidewalls and bottom surfaces of the second gate trench 120t, and a second gate insulating layer 225 is formed along the sidewalls and bottom surfaces of the third gate trench 220t. and a conductive pattern liner 165 may be formed along the sidewall of the first gate trench 160t and the profile of the protruding insulating pattern 180 .

또한, 제1 게이트 절연막(125) 상에 제2 게이트 트렌치(120t)를 채우는 제1 게이트 전극(120)이 형성되고, 제2 게이트 절연막(225) 상에 제3 게이트 트렌치(220t)를 채우는 제2 게이트 전극(220)이 형성되고, 도전 패턴 라이너(165) 상에 제1 게이트 트렌치(160t)를 채우는 도전 패턴(160)이 형성될 수 있다. 도전 패턴(160)은 돌출 절연 패턴(180)을 덮을 수 있거나, 또는 돌출 절연 패턴(180) 위로 돌출할 수 있다.In addition, a first gate electrode 120 filling the second gate trench 120t is formed on the first gate insulating layer 125 , and a first gate electrode 120 filling the third gate trench 220t is formed on the second gate insulating layer 225 . The second gate electrode 220 may be formed, and a conductive pattern 160 filling the first gate trench 160t may be formed on the conductive pattern liner 165 . The conductive pattern 160 may cover the protruding insulating pattern 180 or may protrude above the protruding insulating pattern 180 .

제1 게이트 절연막(125), 제2 게이트 절연막(225) 및 도전 패턴 라이너(165)는 각각 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 및 실리콘 산화물보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.The first gate insulating layer 125 , the second gate insulating layer 225 , and the conductive pattern liner 165 are each formed of, for example, a high-k material having a dielectric constant higher than that of silicon oxide, silicon oxynitride, silicon nitride, and silicon oxide. may include The high-k material is, for example, hafnium oxide, hafnium silicon oxide, hafnium aluminum oxide, lanthanum oxide, lanthanum aluminum oxide, zirconium zirconium oxide, zirconium silicon oxide, tantalum oxide, titanium oxide, barium strontium titanium oxide, barium titanium oxide, strontium may include one or more of strontium titanium oxide, yttrium oxide, aluminum oxide, lead scandium tantalum oxide, or lead zinc niobate. there is.

또한, 상술한 고유전율 물질은 산화물을 중심으로 설명하였지만, 이와 달리, 고유전율 물질은 상술한 금속성 물질(일 예로, 하프늄)의 질화물(일 예로, 하프늄 질화물(hafnium nitride)) 또는 산질화물(일 예로, 하프늄 산질화물(hafnium oxynitride) 중 하나 이상을 포함할 수도 있지만, 이에 제한되는 것은 아니다.In addition, although the above-described high-k material has been mainly described with an oxide, the high-k material is a nitride (eg, hafnium nitride) or an oxynitride (eg, hafnium nitride) of the aforementioned metallic material (eg, hafnium). For example, it may include one or more of hafnium oxynitride, but is not limited thereto.

제1 게이트 전극(120), 제2 게이트 전극(220) 및 도전 패턴(160)은 각각 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. Each of the first gate electrode 120 , the second gate electrode 220 , and the conductive pattern 160 may include, for example, titanium nitride (TiN), tantalum carbide (TaC), tantalum nitride (TaN), or titanium silicon nitride (TiSiN). ), tantalum silicon nitride (TaSiN), tantalum titanium nitride (TaTiN), titanium aluminum nitride (TiAlN), tantalum aluminum nitride (TaAlN), tungsten nitride (WN), ruthenium (Ru), titanium aluminum (TiAl), titanium aluminum carbonitride Carbide (TiAlC-N), Titanium Aluminum Carbide (TiAlC), Titanium Carbide (TiC), Tantalum Carbonitride (TaCN), Tungsten (W), Aluminum (Al), Copper (Cu), Cobalt (Co), Titanium (Ti) ), tantalum (Ta), nickel (Ni), platinum (Pt), nickel platinum (Ni-Pt), niobium (Nb), niobium nitride (NbN), niobium carbide (NbC), molybdenum (Mo), molybdenum nitride ( MoN), molybdenum carbide (MoC), tungsten carbide (WC), rhodium (Rh), palladium (Pd), iridium (Ir), osmium (Os), silver (Ag), gold (Au), zinc (Zn), It may include at least one of vanadium (V) and combinations thereof.

제1 게이트 전극(120), 제2 게이트 전극(220) 및 도전 패턴(160)은 각각 도전성 금속 산화물, 도전성 금속 산질화물 등을 포함할 수 있고, 상술한 물질이 산화된 형태를 포함할 수도 있다.The first gate electrode 120 , the second gate electrode 220 , and the conductive pattern 160 may each include a conductive metal oxide, a conductive metal oxynitride, and the like, and may include an oxidized form of the above-described material. .

도 15a에서 도시된 것과 달리, 도전 패턴(160) 내에 에어갭이 형성될 수도 있다. 또한, 도전 패턴(160)과 도전 패턴 라이너(165) 사이에 에어갭이 형성될 수도 있다.Unlike that shown in FIG. 15A , an air gap may be formed in the conductive pattern 160 . Also, an air gap may be formed between the conductive pattern 160 and the conductive pattern liner 165 .

도 15a와 같은 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 길이 방향을 따라 절단한 단면도에서, 제1 에피택셜 패턴(140) 및 제2 에피택셜 패턴(240)은 각각 제1 및 제2 핀형 패턴(110, 210)의 상면과 나란한 평행면과, 제1 및 제2 핀형 패턴(110, 210)의 상면과 제1 각도를 이루는 제1 경사면을 포함할 수 있다.In a cross-sectional view taken along the longitudinal direction of the first fin-shaped pattern 110 and the second fin-shaped pattern 210 as shown in FIG. 15A , the first epitaxial pattern 140 and the second epitaxial pattern 240 are first and a parallel surface parallel to the upper surfaces of the second fin-shaped patterns 110 and 210 and a first inclined surface forming a first angle with the upper surfaces of the first and second fin-shaped patterns 110 and 210 .

여기에서, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 길이 방향을 따라 절단한 단면도는 도 1의 A - A 방향을 따라 절단한 단면도와 동일할 수 있다.Here, a cross-sectional view taken along the longitudinal direction of the first fin-shaped pattern 110 and the second fin-shaped pattern 210 may be the same as a cross-sectional view taken along the A-A direction of FIG. 1 .

하지만, 도 15a에서 도시된 것과 달리, 제1 에피택셜 패턴(140) 및 제2 에피택셜 패턴(240)은 다양한 단면을 가질 수 있다.However, unlike shown in FIG. 15A , the first epitaxial pattern 140 and the second epitaxial pattern 240 may have various cross-sections.

도 15b에서, 제1 에피택셜 패턴(140) 및 제2 에피택셜 패턴(240)은 각각 제1 및 제2 핀형 패턴(110, 210)의 상면과 제2 각도를 이루는 제2 경사면과, 제3 각도를 이루는 제3 경사면을 포함할 수 있다. In FIG. 15B , the first epitaxial pattern 140 and the second epitaxial pattern 240 have a second inclined surface forming a second angle with the upper surfaces of the first and second fin-shaped patterns 110 and 210, respectively, and a third It may include a third inclined surface forming an angle.

이 때, 제1 에피택셜 패턴(140) 및 제2 에피택셜 패턴(240)은 제1 및 제2 핀형 패턴(110, 210)의 상면과 나란한 평행면을 포함하지 않을 수 있다.In this case, the first epitaxial pattern 140 and the second epitaxial pattern 240 may not include parallel surfaces parallel to the upper surfaces of the first and second fin-shaped patterns 110 and 210 .

도 15c에서, 제1 에피택셜 패턴(140) 및 제2 에피택셜 패턴(240)은 각각 제1 및 제2 핀형 패턴(110, 210)의 상면과 제4 각도를 이루는 제4 경사면과, 제5 각도를 이루는 제5 경사면을 포함할 수 있다. 또한, 제1 에피택셜 패턴(140) 및 제2 에피택셜 패턴(240)은 제1 및 제2 핀형 패턴(110, 210)의 상면과 나란한 평행면도 포함할 수 있다.In FIG. 15C , the first epitaxial pattern 140 and the second epitaxial pattern 240 have a fourth inclined surface forming a fourth angle with the upper surfaces of the first and second fin-shaped patterns 110 and 210, respectively, and a fifth It may include a fifth inclined surface forming an angle. Also, the first epitaxial pattern 140 and the second epitaxial pattern 240 may include parallel surfaces parallel to the upper surfaces of the first and second fin-shaped patterns 110 and 210 .

도 16 내지 도 20은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 16 to 20 are intermediate steps for explaining a method of manufacturing a semiconductor device according to some embodiments of the present invention.

참고적으로, 도 16은 도 4 이후에 진행되는 제조 공정일 수 있다.For reference, FIG. 16 may be a manufacturing process performed after FIG. 4 .

도 16을 참고하면, 제1 핀형 패턴(110), 제2 핀형 패턴(210) 및 제1 절연막(51) 상에, 제2 개구부(32i)를 포함하는 제2 마스크 패턴(32)가 형성될 수 있다.Referring to FIG. 16 , a second mask pattern 32 including a second opening 32i is formed on the first fin-shaped pattern 110 , the second fin-shaped pattern 210 , and the first insulating layer 51 . can

제2 개구부(32i)는 제1 절연막(51)과, 제1 핀형 패턴(110)의 일부 및 제2 핀형 패턴(210)의 일부와 중첩될 수 있다. The second opening 32i may overlap the first insulating layer 51 , a portion of the first fin-shaped pattern 110 and a portion of the second fin-shaped pattern 210 .

도 17 및 도 18을 참고하면, 제2 마스크 패턴(32)을 이용하여, 제1 핀형 패턴(110)의 일부와, 제2 핀형 패턴(210)의 일부와, 제1 절연막(51)의 일부를 제거하여 제4 분리 트렌치(T4)가 형성될 수 있다. 17 and 18 , a part of the first fin-shaped pattern 110 , a part of the second fin-shaped pattern 210 , and a part of the first insulating layer 51 using the second mask pattern 32 . may be removed to form the fourth isolation trench T4 .

제4 분리 트렌치(T4)는 제1 핀형 패턴(110)의 상면 일부와, 제2 핀형 패턴(210)의 상면 일부와, 제1 절연막(51)의 상면을 리세스하여 형성될 수 있다.The fourth isolation trench T4 may be formed by recessing a portion of the upper surface of the first fin-shaped pattern 110 , a portion of the upper surface of the second fin-shaped pattern 210 , and the upper surface of the first insulating layer 51 .

제1 분리 트렌치(T1)의 일단 및 제4 분리 트렌치(T4)의 일단은 연결될 수 있다. 제1 분리 트렌치(T1)는 제4 분리 트렌치(T4)를 형성하는 동안 남은 제1 절연막(51)이 채워져 있다.One end of the first isolation trench T1 and one end of the fourth isolation trench T4 may be connected. The first isolation trench T1 is filled with the first insulating layer 51 remaining while the fourth isolation trench T4 is formed.

제4 분리 트렌치(T4)의 폭은 제1 분리 트렌치(T1)의 폭보다 클 수 있다. A width of the fourth isolation trench T4 may be greater than a width of the first isolation trench T1 .

이어서, 제2 마스크 패턴(32)이 제거될 수 있다. 이를 통해, 제1 핀형 패턴(110)의 상면, 제2 핀형 패턴(210)의 상면은 노출될 수 있다. Subsequently, the second mask pattern 32 may be removed. Through this, the upper surface of the first fin-shaped pattern 110 and the upper surface of the second fin-shaped pattern 210 may be exposed.

제4 분리 트렌치(T4)가 형성됨으로써, 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면에, 단 차가 형성되어 있을 수 있다.As the fourth isolation trench T4 is formed, a step may be formed on the upper surface of the first fin-shaped pattern 110 and the upper surface of the second fin-shaped pattern 210 .

도 19를 참고하면, 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면이 노출된 상태에서, 제1 절연막(51)의 일부를 제거하여, 제2 분리 트렌치(T2)가 형성된다.Referring to FIG. 19 , a portion of the first insulating layer 51 is removed while the upper surface of the first fin-shaped pattern 110 and the upper surface of the second fin-shaped pattern 210 are exposed to form a second isolation trench T2 . is formed

제2 분리 트렌치(T2)가 형성되면서, 제1 핀형 패턴(110)과 제2 핀형 패턴(210) 사이에 제1 필드 절연막(105)이 형성될 수 있다. 제1 필드 절연막(105)은 제1 핀형 패턴(110)의 단변(110b) 및 제2 핀형 패턴(210)의 단변(210b) 사이에 형성될 수 있다. As the second isolation trench T2 is formed, a first field insulating layer 105 may be formed between the first fin-shaped pattern 110 and the second fin-shaped pattern 210 . The first field insulating layer 105 may be formed between the short side 110b of the first fin-shaped pattern 110 and the short side 210b of the second fin-shaped pattern 210 .

제1 필드 절연막(105)은 제1 핀형 패턴(110)의 측벽 일부 및 제2 핀형 패턴(210)의 측벽 일부를 노출시킬 수 있다. The first field insulating layer 105 may expose a portion of a sidewall of the first fin-shaped pattern 110 and a portion of a sidewall of the second fin-shaped pattern 210 .

제1 핀형 패턴(110)의 단변(110b)를 포함하는 제1 핀형 패턴(110)의 측벽은 제2 분리 트렌치(T2) 및 제4 분리 트렌치(T4)에 의해 노출될 수 있다. 제2 핀형 패턴(210)의 단변(210b)를 포함하는 제2 핀형 패턴(210)의 측벽은 제2 분리 트렌치(T2) 및 제4 분리 트렌치(T4)에 의해 노출될 수 있다. A sidewall of the first fin-shaped pattern 110 including the short side 110b of the first fin-shaped pattern 110 may be exposed by the second isolation trench T2 and the fourth isolation trench T4 . A sidewall of the second fin-shaped pattern 210 including the short side 210b of the second fin-shaped pattern 210 may be exposed by the second isolation trench T2 and the fourth isolation trench T4 .

제2 분리 트렌치(T2)는 제1 분리 트렌치(T1)와 제4 분리 트렌치(T4) 사이에 정의될 수 있다. 제2 분리 트렌치(T2)의 일단은 제1 분리 트렌치(T1)의 일단 및 제4 분리 트렌치(T4)의 일단과 각각 연결될 수 있다. The second isolation trench T2 may be defined between the first isolation trench T1 and the fourth isolation trench T4 . One end of the second isolation trench T2 may be connected to one end of the first isolation trench T1 and one end of the fourth isolation trench T4 , respectively.

제2 분리 트렌치(T2)는 도 5 및 도 6을 이용하여 설명한 건식 식각 공정에 의해 형성될 수 있다. The second isolation trench T2 may be formed by the dry etching process described with reference to FIGS. 5 and 6 .

도 20을 참고하면, 제2 분리 트렌치(T2)의 폭을 증가시켜 제3 분리 트렌치(T3)가 형성될 수 있다. 제4 분리 트렌치(T4)의 폭을 증가시켜 제5 분리 트렌치(T5)가 형성될 수 있다.Referring to FIG. 20 , the third isolation trench T3 may be formed by increasing the width of the second isolation trench T2 . The fifth isolation trench T5 may be formed by increasing the width of the fourth isolation trench T4 .

제2 분리 트렌치(T2) 및 제4 분리 트렌치(T4)에 의해 노출된 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 일부를 산화시켜, 제2 산화막(72)가 형성될 수 있다.A second oxide layer 72 may be formed by oxidizing a portion of the first fin-shaped pattern 110 and the second fin-shaped pattern 210 exposed by the second isolation trench T2 and the fourth isolation trench T4 . there is.

제2 산화막(72)은 제1 필드 절연막(105)에 의해 노출된 제1 핀형 패턴(110)의 일부 및 제2 핀형 패턴(210)의 일부가 산화되어 형성될 수 있다. 제2 산화막(72)은 제1 필드 절연막(105)에 의해 노출된 제1 핀형 패턴(110)의 측벽 (예를 들어, 단변(110b))및 제2 핀형 패턴(210)의 측벽 (예를 들어, 단변 (210b))상에 형성될 수 있다.The second oxide layer 72 may be formed by oxidizing a portion of the first fin-shaped pattern 110 and a portion of the second fin-shaped pattern 210 exposed by the first field insulating layer 105 . The second oxide layer 72 includes a sidewall (eg, short side 110b) of the first fin-shaped pattern 110 exposed by the first field insulating layer 105 and a sidewall (eg, a sidewall) of the second fin-shaped pattern 210 . For example, it may be formed on the short side 210b).

제2 분리 트렌치(T2) 및 제4 분리 트렌치(T4)에 의해 노출된 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 일부를 산화시킬 때, 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면은 노출되어 있을 수 있다. When a portion of the first fin-shaped pattern 110 and the second fin-shaped pattern 210 exposed by the second isolation trench T2 and the fourth isolation trench T4 is oxidized, the upper surface of the first fin-shaped pattern 110 is oxidized. and an upper surface of the second fin-shaped pattern 210 may be exposed.

이에 따라, 제2 산화막(72)은 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면을 따라 형성될 수 있다.Accordingly, the second oxide layer 72 may be formed along the upper surface of the first fin-shaped pattern 110 and the upper surface of the second fin-shaped pattern 210 .

제2 산화막(72)은 제2 분리 트렌치(T2)의 측벽 및 제4 분리 트렌치(T4)의 측벽 상에 형성될 수 있다.The second oxide layer 72 may be formed on the sidewall of the second isolation trench T2 and the sidewall of the fourth isolation trench T4 .

이어서, 제2 산화막(72)을 제거하여, 제1 필드 절연막(105) 상에 제3 분리 트렌치(T3) 및 제5 분리 트렌치(T5)가 형성될 수 있다.Next, the second oxide layer 72 may be removed to form a third isolation trench T3 and a fifth isolation trench T5 on the first field insulating layer 105 .

제2 분리 트렌치(T2) 및 제4 분리 트렌치(T4)에 의해 노출된 제1 핀형 패턴(110)의 일부 및 제2 핀형 패턴(210)의 일부가 산화되어, 제2 산화막(72)이 형성되므로, 제3 분리 트렌치(T3)의 폭은 제2 분리 트렌치(T2)의 폭보다 크고, 제5 분리 트렌치(T5)의 폭은 제4 분리 트렌치(T4)의 폭보다 크다.A portion of the first fin-shaped pattern 110 and a portion of the second fin-shaped pattern 210 exposed by the second isolation trench T2 and the fourth isolation trench T4 are oxidized to form a second oxide layer 72 . Therefore, the width of the third isolation trench T3 is greater than the width of the second isolation trench T2 , and the width of the fifth isolation trench T5 is greater than the width of the fourth isolation trench T4 .

다르게 설명하면, 제1 필드 절연막(105)에 의해 노출된 제1 핀형 패턴(110)의 일부 및 제2 핀형 패턴(210)의 일부를 제거함으로써, 제3 분리 트렌치(T3) 및 제5 분리 트렌치(T5)가 형성될 수 있다.In other words, by removing a portion of the first fin-shaped pattern 110 and a portion of the second fin-shaped pattern 210 exposed by the first field insulating layer 105 , the third isolation trench T3 and the fifth isolation trench are removed. (T5) may be formed.

제2 산화막(72)이 제거됨으로써, 제1 핀형 패턴(110)과 제2 핀형 패턴(210) 사이에 제2 리세스(R2)가 형성될 수 있다. 서로 단변들(110b, 210b)을 마주하는 제1 핀형 패턴(110)과 제2 핀형 패턴(210)은 제2 리세스(R2)에 의해 분리되어 있을 수 있다.As the second oxide layer 72 is removed, a second recess R2 may be formed between the first fin-shaped pattern 110 and the second fin-shaped pattern 210 . The first fin-shaped pattern 110 and the second fin-shaped pattern 210 facing the short sides 110b and 210b may be separated by a second recess R2 .

제2 리세스(R2)는 제1 분리 트렌치(T1)와, 제3 분리 트렌치(T3)와, 제5 분리 트렌치(T5)를 포함할 수 있다. 제3 분리 트렌치(T3)의 폭은 제1 분리 트렌치(T1)의 폭보다 크고, 제5 분리 트렌치(T5)의 폭보다 작을 수 있다.The second recess R2 may include a first isolation trench T1 , a third isolation trench T3 , and a fifth isolation trench T5 . A width of the third isolation trench T3 may be greater than a width of the first isolation trench T1 and smaller than a width of the fifth isolation trench T5 .

제1 분리 트렌치(T1)의 일단과 제3 분리 트렌치(T3)의 일단은 연결되어 있을 수 있다. 제1 분리 트렌치(T1)와 제3 분리 트렌치(T3)의 연결부분은 라운딩되어 있을 수 있다.One end of the first isolation trench T1 and one end of the third isolation trench T3 may be connected. A connection portion between the first isolation trench T1 and the third isolation trench T3 may be rounded.

제1 필드 절연막(105)은 제1 분리 트렌치(T1)를 채우고 있으므로, 제1 필드 절연막(105)은 제2 리세스(R2)의 일부를 채우고 있을 수 있다.Since the first field insulating layer 105 fills the first isolation trench T1 , the first field insulating layer 105 may partially fill the second recess R2 .

도 21 내지 도 28은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 21 to 28 are intermediate steps for explaining a method of manufacturing a semiconductor device according to some embodiments of the present invention.

참고적으로, 도 21은 도 8 이후에 진행되는 제조 공정일 수 있다. For reference, FIG. 21 may be a manufacturing process performed after FIG. 8 .

도 21을 참고하면, 제1 필드 절연막(105) 상에 제2 절연막(52)이 형성될 수 있다. Referring to FIG. 21 , a second insulating layer 52 may be formed on the first field insulating layer 105 .

제2 절연막(52)은 제3 분리 트렌치(T3) 내에 형성될 수 있다. 제2 절연막(52)은 제3 분리 트렌치(T3)를 채울 수 있다.The second insulating layer 52 may be formed in the third isolation trench T3 . The second insulating layer 52 may fill the third isolation trench T3 .

제1 분리 트렌치(T1)와 제3 분리 트렌치(T3)를 포함하는 제1 리세스(R1)는 절연 물질에 의해 채워질 수 있다. 제1 필드 절연막(105)은 제1 분리 트렌치(T1)를 채우고, 제2 절연막(52)은 제3 분리 트렌치(T3)를 채울 수 있다.The first recess R1 including the first isolation trench T1 and the third isolation trench T3 may be filled with an insulating material. The first field insulating layer 105 may fill the first isolation trench T1 , and the second insulating layer 52 may fill the third isolation trench T3 .

도 21에서, 제2 절연막(52)의 상면은 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면과 동일 평면 상에 놓이는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.In FIG. 21, the upper surface of the second insulating film 52 is shown to be on the same plane as the upper surface of the first fin-shaped pattern 110 and the upper surface of the second fin-shaped pattern 210, but it is only for convenience of explanation, However, the present invention is not limited thereto.

제2 절연막(52)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막일 수 있다. 또는, 제1 절연막(51)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.The second insulating film 52 may be, for example, an oxide film, a nitride film, an oxynitride film, or a combination thereof. Alternatively, the first insulating layer 51 may include, for example, at least one of silicon oxide, silicon nitride, silicon oxynitride, and a low-k material having a dielectric constant lower than that of silicon oxide. The low dielectric constant material is, for example, Flowable Oxide (FOX), Torene SilaZene (TOSZ), Undoped Silica Glass (USG), Borosilica Glass (BSG), PhosphoSilica Glass (PSG), BoroPhosphoSilica Glass (BPSG), Plasma Enhanced Tetra (PETEOS). Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material or a combination thereof, but is not limited thereto.

도 22를 참고하면, 제1 핀형 패턴(110), 제2 핀형 패턴(210) 및 제2 절연막(52) 상에, 제2 개구부(32i)를 포함하는 제2 마스크 패턴(32)가 형성될 수 있다.Referring to FIG. 22 , a second mask pattern 32 including a second opening 32i may be formed on the first fin-shaped pattern 110 , the second fin-shaped pattern 210 , and the second insulating layer 52 . can

제2 개구부(32i)는 제2 절연막(52)과, 제1 핀형 패턴(110)의 일부 및 제2 핀형 패턴(210)의 일부와 중첩될 수 있다.The second opening 32i may overlap the second insulating layer 52 , a portion of the first fin-shaped pattern 110 and a portion of the second fin-shaped pattern 210 .

이어서, 제2 마스크 패턴(32)을 이용하여, 제1 핀형 패턴(110)의 일부와, 제2 핀형 패턴(210)의 일부와, 제2 절연막(52)의 일부를 제거하여 제4 분리 트렌치(T4)가 형성될 수 있다. Next, using the second mask pattern 32 , a portion of the first fin-shaped pattern 110 , a portion of the second fin-shaped pattern 210 , and a portion of the second insulating layer 52 are removed to form a fourth isolation trench. (T4) may be formed.

제4 분리 트렌치(T4)는 제1 핀형 패턴(110)의 상면 일부와, 제2 핀형 패턴(210)의 상면 일부와, 제2 절연막(52)의 상면을 리세스하여 형성될 수 있다.The fourth isolation trench T4 may be formed by recessing a portion of the upper surface of the first fin-shaped pattern 110 , a portion of the upper surface of the second fin-shaped pattern 210 , and the upper surface of the second insulating layer 52 .

제3 분리 트렌치(T3)의 일단 및 제4 분리 트렌치(T4)의 일단은 연결될 수 있다. 제3 분리 트렌치(T3)는 제4 분리 트렌치(T4)를 형성하는 동안 남은 제2 절연막(52)이 채워져 있다.One end of the third isolation trench T3 and one end of the fourth isolation trench T4 may be connected. The third isolation trench T3 is filled with the second insulating layer 52 remaining while the fourth isolation trench T4 is formed.

제4 분리 트렌치(T4)의 폭은 제3 분리 트렌치(T3)의 폭보다 클 수 있다. A width of the fourth isolation trench T4 may be greater than a width of the third isolation trench T3 .

제1 핀형 패턴(110)과 제2 핀형 패턴(210) 사이에 제3 리세스(R3)가 형성될 수 있다. 서로 단변을 마주하는 제1 핀형 패턴(110)과 제2 핀형 패턴(210)은 제3 리세스(R3)에 의해 분리되어 있을 수 있다.A third recess R3 may be formed between the first fin-shaped pattern 110 and the second fin-shaped pattern 210 . The first fin-shaped pattern 110 and the second fin-shaped pattern 210 facing the short sides may be separated by a third recess R3 .

제3 리세스(R3)는 제1 분리 트렌치(T1)와, 제3 분리 트렌치(T3)와, 제4 분리 트렌치(T4)를 포함할 수 있다. 제3 분리 트렌치(T3)의 폭은 제1 분리 트렌치(T1)의 폭보다 클 수 있다.The third recess R3 may include a first isolation trench T1 , a third isolation trench T3 , and a fourth isolation trench T4 . A width of the third isolation trench T3 may be greater than a width of the first isolation trench T1 .

제1 분리 트렌치(T1)의 일단과 제3 분리 트렌치(T3)의 일단은 연결되어 있을 수 있다. 제1 분리 트렌치(T1)와 제3 분리 트렌치(T3)의 연결부분은 라운딩되어 있을 수 있다.One end of the first isolation trench T1 and one end of the third isolation trench T3 may be connected. A connection portion between the first isolation trench T1 and the third isolation trench T3 may be rounded.

제3 리세스(R3) 내에 제1 필드 절연막(105)과 제2 절연막(52)이 형성될 수 있다. 절연 물질에 의해, 제3 리세스(R3)의 일부가 채워질 수 있다. A first field insulating layer 105 and a second insulating layer 52 may be formed in the third recess R3 . A portion of the third recess R3 may be filled by the insulating material.

도 23을 참고하면, 제4 분리 트렌치(T4) 및 제2 개구부(32i)를 채우는 제3 절연막(53)이 형성될 수 있다.Referring to FIG. 23 , a third insulating layer 53 filling the fourth isolation trench T4 and the second opening 32i may be formed.

구체적으로, 제4 분리 트렌치(T4) 및 제2 개구부(32i)를 충분히 채우도록 제2 마스크 패턴(32) 상에 절연 물질을 형성한다. 이어서, 평탄화 공정을 통해, 제2 마스크 패턴(32) 상의 절연 물질을 제거하여, 제3 절연막(53)을 형성할 수 있다. Specifically, an insulating material is formed on the second mask pattern 32 to sufficiently fill the fourth isolation trench T4 and the second opening 32i. Subsequently, the third insulating layer 53 may be formed by removing the insulating material on the second mask pattern 32 through a planarization process.

제3 절연막(53)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막일 수 있다. 또는, 제1 절연막(51)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.The third insulating layer 53 may be, for example, an oxide layer, a nitride layer, an oxynitride layer, or a combination layer thereof. Alternatively, the first insulating layer 51 may include, for example, at least one of silicon oxide, silicon nitride, silicon oxynitride, and a low-k material having a dielectric constant lower than that of silicon oxide. The low dielectric constant material is, for example, Flowable Oxide (FOX), Torene SilaZene (TOSZ), Undoped Silica Glass (USG), Borosilica Glass (BSG), PhosphoSilica Glass (PSG), BoroPhosphoSilica Glass (BPSG), Plasma Enhanced Tetra (PETEOS). Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material or a combination thereof, but is not limited thereto.

도 24를 참고하면, 제2 마스크 패턴(32)을 제거할 수 있다. Referring to FIG. 24 , the second mask pattern 32 may be removed.

제2 마스크 패턴(32)이 제거됨으로써, 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면이 노출될 수 있다. As the second mask pattern 32 is removed, an upper surface of the first fin-shaped pattern 110 and an upper surface of the second fin-shaped pattern 210 may be exposed.

제3 절연막(53)은 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면보다 위로 돌출되어 있을 수 있다.The third insulating layer 53 may protrude above the upper surface of the first fin-shaped pattern 110 and the upper surface of the second fin-shaped pattern 210 .

도 25를 참고하면, 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면보다 위로 돌출된 제3 절연막(53)의 적어도 일부를 제거하여, 리세스된 제3 절연막(53r)이 형성될 수 있다. Referring to FIG. 25 , the recessed third insulating layer 53r is removed by removing at least a portion of the third insulating layer 53 protruding above the top surface of the first fin-shaped pattern 110 and the top surface of the second fin-shaped pattern 210 . ) can be formed.

제3 절연막(53)의 적어도 일부를 제거하는 동안, 제1 핀형 패턴(110)의 일부 및 제2 핀형 패턴(210)의 일부도 제거될 수 있다. While at least a portion of the third insulating layer 53 is removed, a portion of the first fin-shaped pattern 110 and a portion of the second fin-shaped pattern 210 may also be removed.

이를 통해, 제1 필드 절연막(105) 상에, 제2 절연막(52) 및 리세스된 제3 절연막(53r)을 포함하는 절연 패턴(106)이 형성될 수 있다. Through this, the insulating pattern 106 including the second insulating layer 52 and the recessed third insulating layer 53r may be formed on the first field insulating layer 105 .

제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 사이에, 기판(100) 상에 순차적으로 형성된 제1 필드 절연막(105) 및 절연 패턴(106)이 위치할 수 있다.A first field insulating layer 105 and an insulating pattern 106 sequentially formed on the substrate 100 may be positioned between the first fin-shaped pattern 110 and the second fin-shaped pattern 210 .

도 26을 참고하면, 제1 더미 게이트 전극(120p)과, 제2 더미 게이트 전극(220p)과, 제3 더미 게이트 전극(160p)을 형성할 수 있다. Referring to FIG. 26 , a first dummy gate electrode 120p, a second dummy gate electrode 220p, and a third dummy gate electrode 160p may be formed.

제1 더미 게이트 전극(120p)은 제2 방향(Y1)(도 1 참고)으로 연장되어, 제1 핀형 패턴(110) 상이 형성될 수 있다. 제1 더미 게이트 전극(120p)과 제1 핀형 패턴(110) 사이에 제1 더미 게이트 절연막(125p)이 형성될 수 있다. The first dummy gate electrode 120p may extend in the second direction Y1 (refer to FIG. 1 ) to form the first fin-shaped pattern 110 . A first dummy gate insulating layer 125p may be formed between the first dummy gate electrode 120p and the first fin-shaped pattern 110 .

제2 더미 게이트 전극(220p)은 제2 방향(Y1)으로 연장되어, 제2 핀형 패턴(210) 상이 형성될 수 있다. 제2 더미 게이트 전극(220p)과 제2 핀형 패턴(210) 사이에 제2 더미 게이트 절연막(225p)이 형성될 수 있다.The second dummy gate electrode 220p may extend in the second direction Y1 to form a second fin-shaped pattern 210 . A second dummy gate insulating layer 225p may be formed between the second dummy gate electrode 220p and the second fin-shaped pattern 210 .

제3 더미 게이트 전극(160p)은 제2 방향(Y1)으로 연장되어, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 사이에 형성될 수 있다. 제3 더미 게이트 전극(160p)은 제1 핀형 패턴(110)의 단변(110b) 및 제2 핀형 패턴(210)의 단변(210b) 사이에 형성된 절연 패턴(106) 상에 형성될 수 있다. 제3 더미 게이트 전극(160p)는 제1 핀형 패턴(110)과 제2 핀형 패턴(210) 사이를 가로지를 수 있다.The third dummy gate electrode 160p may extend in the second direction Y1 and may be formed between the first fin-shaped pattern 110 and the second fin-shaped pattern 210 . The third dummy gate electrode 160p may be formed on the insulating pattern 106 formed between the short side 110b of the first fin-shaped pattern 110 and the short side 210b of the second fin-shaped pattern 210 . The third dummy gate electrode 160p may cross between the first fin-shaped pattern 110 and the second fin-shaped pattern 210 .

이어서, 제1 더미 게이트 전극(120p)의 측벽 상에 제1 스페이서(130)가 형성되고, 제2 더미 게이트 전극(220p)의 측벽 상에 제2 스페이서(230)가 형성되고, 제3 더미 게이트 전극(160p)의 측벽 상에 제3 스페이서(170)가 형성될 수 있다.Subsequently, the first spacer 130 is formed on the sidewall of the first dummy gate electrode 120p, the second spacer 230 is formed on the sidewall of the second dummy gate electrode 220p, and the third dummy gate A third spacer 170 may be formed on the sidewall of the electrode 160p.

게이트 하드 마스크 패턴(2001)이 제1 내지 제3 게이트 전극들(120p, 220p, 160p)의 상면들 상에 형성될 수 있다.A gate hard mask pattern 2001 may be formed on top surfaces of the first to third gate electrodes 120p, 220p, and 160p.

도 27을 참고하면, 제1 더미 게이트 전극(120p)의 양측에, 제1 핀형 패턴(110) 상에 제1 에피택셜 패턴(140)이 형성될 수 있다. Referring to FIG. 27 , first epitaxial patterns 140 may be formed on both sides of the first dummy gate electrode 120p and on the first fin-shaped pattern 110 .

제2 더미 게이트 전극(220p)의 양측에, 제2 핀형 패턴(210) 상에 제2 에피택셜 패턴(240)이 형성될 수 있다.A second epitaxial pattern 240 may be formed on the second fin-shaped pattern 210 on both sides of the second dummy gate electrode 220p.

제1 핀형 패턴(110)의 종단 부분에 위치한 제1 에피택셜 패턴(140)과, 제2 핀형 패턴(210)의 종단 부분에 위치한 제2 에피택셜 패턴(240) 사이에, 절연 패턴(106)이 위치하고 있다.An insulating pattern 106 between the first epitaxial pattern 140 positioned at the end of the first fin-shaped pattern 110 and the second epitaxial pattern 240 positioned at the end of the second fin-shaped pattern 210 . This is located

제1 핀형 패턴(110)의 종단에 위치하는 제1 에피택셜 패턴(140)과 절연 패턴(106) 사이에 제1 핀형 패턴(110)의 일부인 반도체 패턴이 개재될 수 있다. 제2 핀형 패턴(210)의 종단에 위치하는 제2 에피택셜 패턴(240)과 절연 패턴(106) 사이에 제2 핀형 패턴(210)의 일부인 반도체 패턴이 개재될 수 있다. A semiconductor pattern that is a part of the first fin-shaped pattern 110 may be interposed between the first epitaxial pattern 140 and the insulating pattern 106 positioned at the end of the first fin-shaped pattern 110 . A semiconductor pattern that is a part of the second fin-shaped pattern 210 may be interposed between the second epitaxial pattern 240 and the insulating pattern 106 positioned at the end of the second fin-shaped pattern 210 .

이어서, 기판(100) 상에, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)과, 제1 내지 제3 더미 게이트 전극(120p, 220p, 160p)을 덮는 층간 절연막(190)이 형성된다.Next, an interlayer insulating layer 190 covering the first fin-shaped pattern 110 and the second fin-shaped pattern 210 and the first to third dummy gate electrodes 120p, 220p, and 160p is formed on the substrate 100 . do.

제1 내지 제3 더미 게이트 전극(120p, 220p, 160p)의 상면이 노출될 때까지, 층간 절연막(190)은 평탄화될 수 있다. 이에 따라, 게이트 하드 마스크 패턴(2001)은 제거될 수 있다.The interlayer insulating layer 190 may be planarized until top surfaces of the first to third dummy gate electrodes 120p, 220p, and 160p are exposed. Accordingly, the gate hard mask pattern 2001 may be removed.

이어서, 제1 내지 제3 더미 게이트 전극(120p, 220p, 160p) 및 제1 내지 제3 더미 게이트 절연막들(125p, 225p, 165p)이 제거될 수 있다. Subsequently, the first to third dummy gate electrodes 120p, 220p, and 160p and the first to third dummy gate insulating layers 125p, 225p, and 165p may be removed.

제3 더미 게이트 전극(160p) 및 제3 더미 게이트 절연막(165p)을 제거함으로써, 절연 패턴(106) 상에 제3 스페이서(170)에 의해 정의되는 제1 게이트 트렌치(160t)가 형성될 수 있다.By removing the third dummy gate electrode 160p and the third dummy gate insulating layer 165p , the first gate trench 160t defined by the third spacer 170 may be formed on the insulating pattern 106 . .

제1 더미 게이트 전극(120p) 및 제1 더미 게이트 절연막(125p)을 제거함으로써, 제1 핀형 패턴(110)의 일부를 노출시키고 제1 스페이서(130)에 의해 정의되는 제2 게이트 트렌치(120t)가 형성될 수 있다.By removing the first dummy gate electrode 120p and the first dummy gate insulating layer 125p, a portion of the first fin-shaped pattern 110 is exposed and the second gate trench 120t defined by the first spacer 130 is formed. can be formed.

제2 더미 게이트 전극(220p) 및 제2 더미 게이트 절연막(225p)을 제거함으로써, 제2 핀형 패턴(210)의 일부를 노출시키고 제2 스페이서(230)에 의해 정의되는 제3 게이트 트렌치(220t)가 형성될 수 있다.By removing the second dummy gate electrode 220p and the second dummy gate insulating layer 225p , a portion of the second fin-shaped pattern 210 is exposed and the third gate trench 220t defined by the second spacer 230 . can be formed.

도 28을 참조하면, 제1 게이트 절연막(125), 제2 게이트 절연막(225) 및 도전 패턴 라이너(165)가 각각 제2 게이트 트렌치(120t), 제3 게이트 트렌치 (220t) 및 제1 게이트 트렌치(160t)에 형성된다. Referring to FIG. 28 , the first gate insulating layer 125 , the second gate insulating layer 225 , and the conductive pattern liner 165 are formed in the second gate trench 120t, the third gate trench 220t, and the first gate trench, respectively. (160t) is formed.

또한, 제2 게이트 트렌치(120t)를 채우는 제1 게이트 전극(120)이 형성되고, 제3 게이트 트렌치(220t)를 채우는 제2 게이트 전극(220)이 형성되고, 제1 게이트 트렌치(160t)을 채우는 도전 패턴(160)이 형성된다.In addition, the first gate electrode 120 filling the second gate trench 120t is formed, the second gate electrode 220 filling the third gate trench 220t is formed, and the first gate trench 160t is formed. A filling conductive pattern 160 is formed.

도 29 내지 도 38은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.29 to 38 are intermediate steps for explaining a method of manufacturing a semiconductor device according to some embodiments of the present invention.

참고적으로, 도 30은 도 29의 A - A 및 B - B를 따라서 절단한 단면도이다. 또한, 제1 영역(I)에 관한 설명은 도 1 내지 도 28을 이용하여 설명한 내용과 중복되는 내용일 수 있으므로, 간략히 설명한다.For reference, FIG. 30 is a cross-sectional view taken along lines A - A and B - B of FIG. 29 . In addition, since the description of the first region I may overlap with the content described with reference to FIGS. 1 to 28 , it will be briefly described.

도 29 및 도 30을 참고하면, 제1 영역(I)의 기판(100) 상에, 제1 방향(X1)으로 길게 연장되는 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)을 형성한다. 제2 영역(II)의 기판(100) 상에, 제3 방향(X2)으로 길게 연장되는 제3 핀형 패턴(310) 및 제4 핀형 패턴(410)을 형성한다.29 and 30 , a first fin-shaped pattern 110 and a second fin-shaped pattern 210 extending long in the first direction X1 are formed on the substrate 100 in the first region I. do. A third fin-shaped pattern 310 and a fourth fin-shaped pattern 410 extending long in the third direction X2 are formed on the substrate 100 in the second region II.

기판(100)은 제1 영역(I)과 제2 영역(II)을 포함할 수 있다. 제1 영역(I)과 제2 영역(II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다.The substrate 100 may include a first region I and a second region II. The first region I and the second region II may be spaced apart from each other or may be connected to each other.

제1 영역(I)에 형성된 트랜지스터와 제2 영역(II)에 형성된 트랜지스터는 서로 다른 도전형을 가질 수 있다. 예를 들어, 제1 영역(I)이 NMOS 형성 영역일 때, 제2 영역(II)은 PMOS 형성 영역일 수 있다. 반대로, 제1 영역(I)이 PMOS 형성 영역일 때, 제2 영역(II)은 NMOS 형성 영역일 수 있다.The transistor formed in the first region I and the transistor formed in the second region II may have different conductivity types. For example, when the first region I is an NMOS region, the second region II may be a PMOS region. Conversely, when the first region I is a PMOS region, the second region II may be an NMOS region.

이하의 설명에서, 제1 영역(I)은 NMOS 형성 영역이고, 제2 영역(II)은 PMOS 형성 영역인 것으로 설명한다.In the following description, it will be described that the first region (I) is an NMOS formation region, and the second region (II) is a PMOS formation region.

제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 제1 방향(X1)으로 길게 정렬되어 있을 수 있다. 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 길이 방향으로 인접할 수 있다.The first fin-shaped pattern 110 and the second fin-shaped pattern 210 may be elongated in the first direction X1 . The first fin-shaped pattern 110 and the second fin-shaped pattern 210 may be adjacent to each other in the longitudinal direction.

제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 제1 분리 트렌치(T1)에 의해 분리될 수 있다. The first fin-shaped pattern 110 and the second fin-shaped pattern 210 may be separated by the first isolation trench T1 .

제3 핀형 패턴(310) 및 제4 핀형 패턴(410)은 제3 방향(X2)으로 길게 정렬되어 있을 수 있다. The third fin-shaped pattern 310 and the fourth fin-shaped pattern 410 may be elongated in the third direction X2 .

제3 방향(X2)은 제1 방향(X1)과 평행한 방향일 수 있다.The third direction X2 may be a direction parallel to the first direction X1 .

제3 핀형 패턴(310)과 제4 핀형 패턴(410)은 길이 방향으로 나란하게 형성될 수 있다. 제3 핀형 패턴(310) 및 제4 핀형 패턴(410)은 인접하여 형성될 수 있다.The third fin-shaped pattern 310 and the fourth fin-shaped pattern 410 may be formed side by side in the longitudinal direction. The third fin-shaped pattern 310 and the fourth fin-shaped pattern 410 may be formed adjacent to each other.

제3 핀형 패턴(310)의 장변(310a) 및 제4 핀형 패턴(410)의 장변(410a)은 제3 방향(X2)으로 연장될 수 있다. 제3 핀형 패턴(310)의 단변(310b) 및 제4 핀형 패턴(410)의 단변(410b)은 제4 방향(Y2)으로 연장되고, 서로 마주볼 수 있다. 제4 방향(Y2)은 제3 방향(X2)과 수직한 방향일 수 있다,The long side 310a of the third fin-shaped pattern 310 and the long side 410a of the fourth fin-shaped pattern 410 may extend in the third direction X2 . The short side 310b of the third fin-shaped pattern 310 and the short side 410b of the fourth fin-shaped pattern 410 extend in the fourth direction Y2 and may face each other. The fourth direction Y2 may be a direction perpendicular to the third direction X2.

제3 핀형 패턴(110) 및 제4 핀형 패턴(410) 사이에는 제3 핀형 패턴(310)과 제4 핀형 패턴(410)을 분리시키는 제6 분리 트렌치(T6)가 형성될 수 있다. A sixth isolation trench T6 separating the third fin-shaped pattern 310 and the fourth fin-shaped pattern 410 may be formed between the third fin-shaped pattern 110 and the fourth fin-shaped pattern 410 .

구체적으로, 제6 분리 트렌치(T6)는 제3 핀형 패턴(310)의 단변(310b) 및 제4 핀형 패턴(410)의 단변(410b)에 접하도록 형성될 수 있다.Specifically, the sixth isolation trench T6 may be formed to contact the short side 310b of the third fin-shaped pattern 310 and the short side 410b of the fourth fin-shaped pattern 410 .

이 후의 설명은 도 29의 A - A 및 B - B를 따라 절단한 단면도를 기준으로 설명한다.The following description will be based on a cross-sectional view taken along lines A - A and B - B of FIG. 29 .

도 31을 참고하면, 제1 분리 트렌치(T1)를 채우는 제1 절연막(51)이 형성된다. Referring to FIG. 31 , a first insulating layer 51 filling the first isolation trench T1 is formed.

제6 분리 트렌치(T6)를 채우는 제4 절연막(54)이 형성된다. 제1 절연막(51) 및 제4 절연막(54)은 동시에 형성될 수 있지만, 이에 제한되는 것은 아니다.A fourth insulating layer 54 filling the sixth isolation trench T6 is formed. The first insulating layer 51 and the fourth insulating layer 54 may be simultaneously formed, but is not limited thereto.

이어서, 제2 영역(II)에 제3 마스크 패턴(34)이 형성될 수 있다. 제3 마스크 패턴(34)는 제3 핀형 패턴(310), 제4 핀형 패턴(410) 및 제4 절연막(54)을 덮을 수 있다.Subsequently, a third mask pattern 34 may be formed in the second region II. The third mask pattern 34 may cover the third fin-shaped pattern 310 , the fourth fin-shaped pattern 410 , and the fourth insulating layer 54 .

제3 마스크 패턴(34)에 의해, 제1 영역(I)의 제1 핀형 패턴(110), 제2 핀형 패턴(210) 및 제1 절연막(51)은 노출될 수 있다.The first fin-shaped pattern 110 , the second fin-shaped pattern 210 , and the first insulating layer 51 of the first region I may be exposed by the third mask pattern 34 .

도 32 및 도 33을 참고하면, 제1 절연막(51)의 일부를 제거하여, 제2 분리 트렌치(T2)가 형성된다. 32 and 33 , a second isolation trench T2 is formed by removing a portion of the first insulating layer 51 .

제1 절연막(51)이 남아 있는 부분은 제1 분리 트렌치(T1)이고, 제1 절연막(51)이 제거된 부분은 제2 분리 트렌치(T2)가 될 수 있다. 제1 절연막(51)의 남은 부분은 제1 필드 절연막(105)일 수 있다.A portion where the first insulating layer 51 remains may be the first isolation trench T1 , and a portion from which the first insulating layer 51 is removed may become the second isolation trench T2 . The remaining portion of the first insulating layer 51 may be the first field insulating layer 105 .

제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면이 노출된 상태에서, 제1 절연막(51)의 일부는 제거될 수 있다. 제1 절연막(51)의 일부는 순차적으로 진행되는 제1 식각 공정(21)과 제2 식각 공정(22)에 의해 제거될 수 있다.A portion of the first insulating layer 51 may be removed while the upper surface of the first fin-shaped pattern 110 and the upper surface of the second fin-shaped pattern 210 are exposed. A portion of the first insulating layer 51 may be removed by sequentially performing the first etching process 21 and the second etching process 22 .

제1 절연막(51)의 일부를 제거하는 것은 도 5 및 도 6을 이용하여 설명한 것과 실질적으로 유사하므로, 이하 생략한다.Removing a portion of the first insulating layer 51 is substantially similar to that described with reference to FIGS. 5 and 6 , and thus will be omitted below.

도 34를 참고하면, 제2 분리 트렌치(T2)에 의해 노출된 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 일부를 산화시켜, 제1 산화막(70)가 형성될 수 있다. Referring to FIG. 34 , a first oxide layer 70 may be formed by oxidizing a portion of the first fin-shaped pattern 110 and the second fin-shaped pattern 210 exposed by the second isolation trench T2 .

제1 산화막(70)은 제1 필드 절연막(105)에 의해 노출된 제1 핀형 패턴(110)의 일부 및 제2 핀형 패턴(210)의 일부가 산화되어 형성될 수 있다. 제1 산화막(70)은 제2 분리 트렌치(T2)의 측벽에 형성될 수 있다.The first oxide layer 70 may be formed by oxidizing a portion of the first fin-shaped pattern 110 and a portion of the second fin-shaped pattern 210 exposed by the first field insulating layer 105 . The first oxide layer 70 may be formed on a sidewall of the second isolation trench T2 .

도 35를 참고하면, 제1 산화막(70)을 제거하여, 제1 필드 절연막(105) 상에 제3 분리 트렌치(T3)가 형성될 수 있다. Referring to FIG. 35 , a third isolation trench T3 may be formed on the first field insulating layer 105 by removing the first oxide layer 70 .

제3 분리 트렌치(T3)의 폭은 제2 분리 트렌치(T2)의 폭보다 크다. 제3 분리 트렌치(T3)는 제2 분리 트렌치(T2)의 폭을 증가시켜 형성될 수 있다.A width of the third isolation trench T3 is greater than a width of the second isolation trench T2 . The third isolation trench T3 may be formed by increasing the width of the second isolation trench T2 .

제1 산화막(70)이 제거됨으로써, 제1 핀형 패턴(110)과 제2 핀형 패턴(210) 사이에 제1 리세스(R1)가 형성될 수 있다. 제1 리세스(R1)는 제1 분리 트렌치(T1)와 제3 분리 트렌치(T3)를 포함할 수 있다.As the first oxide layer 70 is removed, a first recess R1 may be formed between the first fin-shaped pattern 110 and the second fin-shaped pattern 210 . The first recess R1 may include a first isolation trench T1 and a third isolation trench T3 .

도 36을 참고하면, 제2 영역(II)에 형성된 제3 마스크 패턴(34)이 제거된다. Referring to FIG. 36 , the third mask pattern 34 formed in the second region II is removed.

이어서, 제1 영역(I)에, 제4 마스크 패턴(36)이 형성될 수 있다. 제4 마스크 패턴(36)는 제1 핀형 패턴(110), 제2 핀형 패턴(210) 및 제1 필드 절연막(105)을 덮을 수 있다. Subsequently, a fourth mask pattern 36 may be formed in the first region (I). The fourth mask pattern 36 may cover the first fin-shaped pattern 110 , the second fin-shaped pattern 210 , and the first field insulating layer 105 .

제4 마스크 패턴(36)은 제1 리세스(R1) 내에 형성될 수 있다.The fourth mask pattern 36 may be formed in the first recess R1 .

제4 마스크 패턴(36)에 의해, 제2 영역(II)의 제3 핀형 패턴(310), 제4 핀형 패턴(410) 및 제4 절연막(54)은 노출될 수 있다. The third fin-shaped pattern 310 , the fourth fin-shaped pattern 410 , and the fourth insulating layer 54 of the second region II may be exposed by the fourth mask pattern 36 .

도 37을 참고하면, 제4 절연막(54)의 일부를 제거하여, 제7 분리 트렌치(T7)가 형성될 수 있다. 제7 분리 트렌치(T7)은 제3 핀형 패턴(310)의 측벽 (예를 들어. 단변(310b)) 제4 핀형 패턴(410)의 측벽 (예를 들어, 단변 (410b)) 및 제4 절연막(54)의 잔존부에 의해 정의될 수 있다,Referring to FIG. 37 , a seventh isolation trench T7 may be formed by removing a portion of the fourth insulating layer 54 . The seventh isolation trench T7 includes a sidewall (eg, a short side 310b) of the third fin-shaped pattern 310 ) a sidewall (eg, a short side 410b) of the fourth fin-shaped pattern 410 ) and a fourth insulating layer can be defined by the remainder of (54),

제7 분리 트렌치(T7)가 형성되면서, 제3 핀형 패턴(310)과 제4 핀형 패턴(410) 사이에 제2 필드 절연막(107)이 형성될 수 있다. 제4 절연막(54)의 나머지 부분이 제2 필드 절연막(107)일 수 있다.As the seventh isolation trench T7 is formed, a second field insulating layer 107 may be formed between the third fin-shaped pattern 310 and the fourth fin-shaped pattern 410 . The remaining portion of the fourth insulating layer 54 may be the second field insulating layer 107 .

제2 필드 절연막(107)은 제3 핀형 패턴(310)의 단변(310b) 및 제4 핀형 패턴(410)의 단변(410b) 사이에 형성될 수 있다. 제2 필드 절연막(107)은 제3 핀형 패턴(310)의 측벽 (예를 들어, 단변 (310b)) 일부 및 제4 핀형 패턴(410)의 측벽 (예를 들어, 단변 (410b)) 일부를 노출시킬 수 있다.The second field insulating layer 107 may be formed between the short side 310b of the third fin-shaped pattern 310 and the short side 410b of the fourth fin-shaped pattern 410 . The second field insulating layer 107 forms a portion of a sidewall (eg, short side 310b) of the third fin-shaped pattern 310 and a portion of a sidewall (eg, short side 410b) of the fourth fin-shaped pattern 410 . can be exposed.

이어서, 제4 마스크 패턴(36)은 제거된다.Then, the fourth mask pattern 36 is removed.

도 38을 참고하면, 게이트 하드 마스크 패턴(2001)을 이용하여 식각 공정을 진행하여, 제1 영역(I)에 제1 내지 제3 더미 게이트 전극(120p, 220p, 160p)이 형성되고, 제2 영역(II)에 제4 내지 제6 더미 게이트 전극(320p, 420p, 360p)이 형성될 수 있다.Referring to FIG. 38 , an etching process is performed using the gate hard mask pattern 2001 to form first to third dummy gate electrodes 120p, 220p, and 160p in the first region I, and the second Fourth to sixth dummy gate electrodes 320p, 420p, and 360p may be formed in the region II.

제1 더미 게이트 전극(120p)과 제1 핀형 패턴(110) 사이에 제1 더미 게이트 절연막(125p)이 형성되고, 제2 더미 게이트 전극(220p)과 제2 핀형 패턴(210) 사이에 제2 더미 게이트 절연막(225p)이 형성될 수 있다. A first dummy gate insulating layer 125p is formed between the first dummy gate electrode 120p and the first fin-shaped pattern 110 , and a second dummy gate insulating layer 125p is formed between the second dummy gate electrode 220p and the second fin-shaped pattern 210 . A dummy gate insulating layer 225p may be formed.

제3 더미 게이트 전극(160p)은 제1 핀형 패턴(110)의 단변(110b) 및 제2 핀형 패턴(210)의 단변(210b) 사이에 형성된 제1 필드 절연막(105) 상에 형성될 수 있다. 제3 더미 게이트 전극(160p)는 제1 핀형 패턴(110)과 제2 핀형 패턴(210) 사이를 가로지를 수 있다.The third dummy gate electrode 160p may be formed on the first field insulating layer 105 formed between the short side 110b of the first fin-shaped pattern 110 and the short side 210b of the second fin-shaped pattern 210 . . The third dummy gate electrode 160p may cross between the first fin-shaped pattern 110 and the second fin-shaped pattern 210 .

제3 더미 게이트 전극(160p)는 제1 리세스(R1) 내에 형성될 수 있다. 좀 더 구체적으로, 제3 더미 게이트 전극(160p)는 제3 분리 트렌치(T3) 내에 형성될 수 있다. The third dummy gate electrode 160p may be formed in the first recess R1 . More specifically, the third dummy gate electrode 160p may be formed in the third isolation trench T3 .

제3 더미 게이트 전극(160p)과 제1 필드 절연막(105) 사이에 제3 더미 게이트 절연막(165p)이 형성될 수 있지만, 이에 제한되는 것은 아니다.A third dummy gate insulating layer 165p may be formed between the third dummy gate electrode 160p and the first field insulating layer 105 , but is not limited thereto.

또한, 제4 더미 게이트 전극(320p)과 제3 핀형 패턴(310) 사이에 제4 더미 게이트 절연막(325p)이 형성되고, 제5 더미 게이트 전극(420p)과 제4 핀형 패턴(410) 사이에 제5 더미 게이트 절연막(425p)이 형성될 수 있다. In addition, a fourth dummy gate insulating layer 325p is formed between the fourth dummy gate electrode 320p and the third fin-shaped pattern 310 , and between the fifth dummy gate electrode 420p and the fourth fin-shaped pattern 410 . A fifth dummy gate insulating layer 425p may be formed.

제6 더미 게이트 전극(360p)은 제3 핀형 패턴(310)의 단변(310b) 및 제4 핀형 패턴(410)의 단변(410b) 사이에 형성된 제2 필드 절연막(107) 상에 형성될 수 있다. 제6 더미 게이트 전극(360p)는 제3 핀형 패턴(310)과 제4 핀형 패턴(410) 사이를 가로지를 수 있다.The sixth dummy gate electrode 360p may be formed on the second field insulating layer 107 formed between the short side 310b of the third fin-shaped pattern 310 and the short side 410b of the fourth fin-shaped pattern 410 . . The sixth dummy gate electrode 360p may cross between the third fin-shaped pattern 310 and the fourth fin-shaped pattern 410 .

제6 더미 게이트 전극(360p)는 제7 분리 트렌치(T7) 내에 형성될 수 있다. The sixth dummy gate electrode 360p may be formed in the seventh isolation trench T7 .

제6 더미 게이트 전극(360p)과 제2 필드 절연막(107) 사이에 제6 더미 게이트 절연막(365p)이 형성될 수 있지만, 이에 제한되는 것은 아니다. A sixth dummy gate insulating layer 365p may be formed between the sixth dummy gate electrode 360p and the second field insulating layer 107 , but is not limited thereto.

이어서, 게이트 치환 공정이 수행되어 제1 영역(I)의 제1 핀형 패턴(110) 상에 제1 게이트 전극, 제2 핀형 패턴(210) 상에 제2 게이트 전극, 제1 필드 절연막(105) 상에 제1 도전 패턴이 형성되고, 제2 영역의 제3 핀형 패턴(310) 상에 제3 게이트 전극, 제4 핀형 패턴(410) 상에 제4 게이트 전극. 제2 필드 절연막(107) 상에 제2 도전 패턴이 형성될 수 있다. Subsequently, a gate replacement process is performed to form a first gate electrode on the first fin-shaped pattern 110 in the first region I, a second gate electrode on the second fin-shaped pattern 210 , and a first field insulating layer 105 . A first conductive pattern is formed thereon, a third gate electrode is formed on the third fin-shaped pattern 310 in the second region, and a fourth gate electrode is formed on the fourth fin-shaped pattern 410 . A second conductive pattern may be formed on the second field insulating layer 107 .

제1 및 제2 게이트 전극들은 제2 방향(Y2)으로 연장되고, 제1 도전 패턴은 제1 핀형 패턴(110)과 제2 핀형 패턴(210) 사이를 가로지를 수 있다. 제3 및 제4 게이트 전극들은 제4 방향(Y2)으로 연장되고, 제2 도전 패턴은 제3 핀형 패턴(310)과 제4 핀형 패턴(410) 사이를 가로지를 수 있다. The first and second gate electrodes may extend in the second direction Y2 , and the first conductive pattern may cross between the first fin-shaped pattern 110 and the second fin-shaped pattern 210 . The third and fourth gate electrodes may extend in the fourth direction Y2 , and the second conductive pattern may cross between the third fin-shaped pattern 310 and the fourth fin-shaped pattern 410 .

추가로 제1 게이트 절연막은 제1 게이트 전극과 제1 핀형 패턴(110) 사이에 형성되고, 제2 게이트 절연막은 제2 게이트 전극과 제2 핀형 패턴(210) 사이에 형성되고, 제1 도전 패턴 라이너는 제1 도전 패턴과 제1 필드 절연막(105) 상에 형성될 수 있다. In addition, the first gate insulating layer is formed between the first gate electrode and the first fin-shaped pattern 110 , the second gate insulating layer is formed between the second gate electrode and the second fin-shaped pattern 210 , and the first conductive pattern A liner may be formed on the first conductive pattern and the first field insulating layer 105 .

제3 게이트 절연막은 제3 게이트 전극과 제3 핀형 패턴(310) 사이에 형성되고, 제4 게이트 절연막은 제4 게이트 전극과 제4 핀형 패턴(410) 사이에 형성되고, 제2 도전 패턴 라이너는 제2 도전 패턴과 제2 필드 절연막(107) 사이에 형성될 수 있다. The third gate insulating film is formed between the third gate electrode and the third fin-shaped pattern 310 , the fourth gate insulating film is formed between the fourth gate electrode and the fourth fin-shaped pattern 410 , and the second conductive pattern liner is It may be formed between the second conductive pattern and the second field insulating layer 107 .

도 39 내지 도 43은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 39 to 43 are intermediate steps for explaining a method of manufacturing a semiconductor device according to some embodiments of the present invention.

도 39를 참고하면, 제1 분리 트렌치(T1)를 채우는 제1 절연막(51)이 형성된다. 제6 분리 트렌치(T6)를 채우는 제4 절연막(54)이 형성된다.Referring to FIG. 39 , a first insulating layer 51 filling the first isolation trench T1 is formed. A fourth insulating layer 54 filling the sixth isolation trench T6 is formed.

이어서, 제2 영역(II)에 제3 마스크 패턴(34)이 형성될 수 있다. 제3 마스크 패턴(34)는 제3 핀형 패턴(310), 제4 핀형 패턴(410) 및 제4 절연막(54)을 덮을 수 있다.Subsequently, a third mask pattern 34 may be formed in the second region II. The third mask pattern 34 may cover the third fin-shaped pattern 310 , the fourth fin-shaped pattern 410 , and the fourth insulating layer 54 .

또한, 제1 영역(I)에서, 제1 핀형 패턴(110), 제2 핀형 패턴(210) 및 제1 절연막(51) 상에, 제2 개구부(32i)를 포함하는 제2 마스크 패턴(32)가 형성될 수 있다. In addition, in the first region I, the second mask pattern 32 including the second opening 32i is formed on the first fin-shaped pattern 110 , the second fin-shaped pattern 210 , and the first insulating layer 51 . ) can be formed.

제2 마스크 패턴(32) 및 제3 마스크 패턴(34)는 동시에 형성될 수도 있고, 서로 다른 공정을 통해 형성될 수도 있다.The second mask pattern 32 and the third mask pattern 34 may be simultaneously formed or formed through different processes.

도 40 및 도 41을 참고하면, 제2 마스크 패턴(32)을 이용하여, 제1 핀형 패턴(110)의 일부와, 제2 핀형 패턴(210)의 일부와, 제1 절연막(51)의 일부를 제거하여 제4 분리 트렌치(T4)가 형성될 수 있다.40 and 41 , a portion of the first fin-shaped pattern 110 , a portion of the second fin-shaped pattern 210 , and a portion of the first insulating layer 51 using the second mask pattern 32 . may be removed to form the fourth isolation trench T4 .

제4 분리 트렌치(T4)는 제1 핀형 패턴(110)의 상면 일부와, 제2 핀형 패턴(210)의 상면 일부와, 제1 절연막(51)의 상면을 리세스하여 형성될 수 있다.The fourth isolation trench T4 may be formed by recessing a portion of the upper surface of the first fin-shaped pattern 110 , a portion of the upper surface of the second fin-shaped pattern 210 , and the upper surface of the first insulating layer 51 .

이어서, 제2 마스크 패턴(32)이 제거될 수 있다. 이를 통해, 제1 핀형 패턴(110)의 상면, 제2 핀형 패턴(210)의 상면은 노출될 수 있다.Subsequently, the second mask pattern 32 may be removed. Through this, the upper surface of the first fin-shaped pattern 110 and the upper surface of the second fin-shaped pattern 210 may be exposed.

도 42를 참고하면, 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면이 노출된 상태에서, 제1 절연막(51)의 일부를 제거하여, 제2 분리 트렌치(T2)가 형성된다.Referring to FIG. 42 , a portion of the first insulating layer 51 is removed while the upper surface of the first fin-shaped pattern 110 and the upper surface of the second fin-shaped pattern 210 are exposed to form a second isolation trench T2 . is formed

제2 분리 트렌치(T2)가 형성되면서, 제1 핀형 패턴(110)과 제2 핀형 패턴(210) 사이에 제1 필드 절연막(105)이 형성될 수 있다.As the second isolation trench T2 is formed, a first field insulating layer 105 may be formed between the first fin-shaped pattern 110 and the second fin-shaped pattern 210 .

도 43을 참고하면, 제2 분리 트렌치(T2) 및 제4 분리 트렌치(T4)에 의해 노출된 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 일부를 산화시켜, 제2 산화막 (도 20의 72 참고)을 형성할 수 있다. Referring to FIG. 43 , a portion of the first fin-shaped pattern 110 and the second fin-shaped pattern 210 exposed by the second isolation trench T2 and the fourth isolation trench T4 is oxidized to form a second oxide film ( 72 of FIG. 20) may be formed.

이어서, 제2 산화막(72)을 제거하여, 제1 필드 절연막(105) 상에 제3 분리 트렌치(T3) 및 제5 분리 트렌치(T5)가 형성될 수 있다.Next, the second oxide layer 72 may be removed to form a third isolation trench T3 and a fifth isolation trench T5 on the first field insulating layer 105 .

이어서, 도 36 및 도 37에서 설명된 공정을 이용하여, 제3 핀형 패턴(310) 및 제4 핀형 패턴(410) 사이에 제2 필드 절연막(107)이 형성될 수 있다.Subsequently, a second field insulating layer 107 may be formed between the third fin-shaped pattern 310 and the fourth fin-shaped pattern 410 using the process described with reference to FIGS. 36 and 37 .

도 44는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법에 의해 제조된 반도체 장치를 포함하는 SoC(System on Chip)의 블록도이다.44 is a block diagram of a system on chip (SoC) including a semiconductor device manufactured by a method for manufacturing a semiconductor device according to some embodiments of the present disclosure;

도 44를 참조하면, SoC(System on Chip)(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.Referring to FIG. 44 , a system on chip (SoC) 1000 includes an application processor 1001 and a DRAM 1060 .

어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.The application processor 1001 may include a central processing unit 1010 , a multimedia system 1020 , a bus 1030 , a memory system 1040 , and a peripheral circuit 1050 .

중앙처리부(1010)는 SoC(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다. The central processing unit 1010 may perform an operation necessary for driving the SoC 1000 . In some embodiments of the present invention, the central processing unit 1010 may be configured as a multi-core environment including a plurality of cores.

멀티미디어 시스템(1020)은, SoC(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다. The multimedia system 1020 may be used to perform various multimedia functions in the SoC 1000 . The multimedia system 1020 may include a 3D engine module, a video codec, a display system, a camera system, a post-processor, and the like. .

버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.The bus 1030 may be used for data communication between the central processing unit 1010 , the multimedia system 1020 , the memory system 1040 , and the peripheral circuit 1050 . In some embodiments of the present invention, such bus 1030 may have a multi-layer structure. Specifically, as an example of the bus 1030 , a multi-layer advanced high-performance bus (AHB) or a multi-layer advanced eXtensible interface (AXI) may be used, but the present invention is not limited thereto.

메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.The memory system 1040 may provide an environment necessary for the application processor 1001 to be connected to an external memory (eg, the DRAM 1060) to operate at a high speed. In some embodiments of the present invention, the memory system 1040 may include a separate controller (eg, a DRAM controller) for controlling an external memory (eg, the DRAM 1060 ).

주변 회로(1050)는, SoC(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.The peripheral circuit 1050 may provide an environment necessary for the SoC 1000 to be smoothly connected to an external device (eg, a main board). Accordingly, the peripheral circuit 1050 may include various interfaces that allow an external device connected to the SoC 1000 to be compatible.

DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.The DRAM 1060 may function as a working memory required for the application processor 1001 to operate. In some embodiments of the present invention, the DRAM 1060 may be disposed outside the application processor 1001 as shown. Specifically, the DRAM 1060 may be packaged with the application processor 1001 in a package on package (PoP) format.

이러한 SoC(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나를 포함할 수 있다.At least one of the components of the SoC 1000 may include at least one of the semiconductor devices according to the embodiments of the present invention described above.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although the embodiments of the present invention have been described above with reference to the accompanying drawings, those of ordinary skill in the art to which the present invention pertains can realize that the present invention can be embodied in other specific forms without changing its technical spirit or essential features. you will be able to understand Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive.

21, 22: 식각 공정 51, 52, 53, 54: 절연막
100: 기판 105, 107: 필드 절연막
106: 절연 패턴 110, 210, 310, 410: 핀형 패턴
T1, T2, T3, T4, T5, T6, T7: 분리 트렌치21, 22: etching process 51, 52, 53, 54: insulating film
100: substrates 105, 107: field insulating film
106: insulating pattern 110, 210, 310, 410: pin-type pattern
T1, T2, T3, T4, T5, T6, T7: isolation trench

Claims (20)

장변과 단변을 각각 포함하며 서로 마주하는 단변들 사이의 제1 트렌치에 의해 분리되고, 일렬로 배열된 제1 핀형 패턴 및 제2 핀형 패턴을 형성하고,
상기 제1 트렌치를 채우는 제1 절연막을 형성하고,
상기 제1 절연막의 일부를 제거하여, 제2 트렌치를 형성하고,
상기 제2 트렌치의 폭을 증가시켜, 제3 트렌치를 형성하는 것을 포함하는 반도체 장치 제조 방법.Forming a first fin-shaped pattern and a second fin-shaped pattern each including a long side and a short side, separated by a first trench between the short sides facing each other, and arranged in a line,
forming a first insulating layer filling the first trench;
a portion of the first insulating layer is removed to form a second trench,
and increasing a width of the second trench to form a third trench. 제1 항에 있어서,
상기 제2 트렌치의 측벽은 상기 제1 핀형 패턴의 단변 및 상기 제2 핀형 패턴의 단변에 의해 정의되고,
상기 제3 트렌치를 형성하는 것은 상기 제2 트렌치에 의해 노출된 상기 제1 핀형 패턴의 일부 및 상기 제2 핀형 패턴의 일부를 산화시켜 산화막을 형성하고, 상기 산화막을 제거하는 것을 포함하는 반도체 장치 제조 방법.According to claim 1,
a sidewall of the second trench is defined by a short side of the first fin-shaped pattern and a short side of the second fin-shaped pattern;
The forming of the third trench includes forming an oxide film by oxidizing a portion of the first fin-shaped pattern and a portion of the second fin-shaped pattern exposed by the second trench to form an oxide film, and removing the oxide film. Way. 제1 항에 있어서,
상기 제2 트렌치를 형성하기 전에, 상기 제1 핀형 패턴, 상기 제2 핀형 패턴 및 상기 제1 절연막 상에, 개구부를 포함하는 마스크 패턴을 형성하고,
상기 마스크 패턴을 이용하여, 상기 제1 핀형 패턴의 상면의 일부, 상기 제2 핀형 패턴의 상면의 일부 및 상기 제1 절연막의 상면을 리세스하여, 제4 트렌치를 형성하는 것을 더 포함하는 반도체 장치 제조 방법.According to claim 1,
Before forming the second trench, a mask pattern including an opening is formed on the first fin-shaped pattern, the second fin-shaped pattern, and the first insulating layer;
and forming a fourth trench by recessing a portion of an upper surface of the first fin-shaped pattern, a portion of an upper surface of the second fin-shaped pattern, and an upper surface of the first insulating layer using the mask pattern. manufacturing method. 제3 항에 있어서,
상기 마스크 패턴은 상기 제4 트렌치를 형성하는 것과 상기 제1 절연막의 일부를 제거하는 것 사이에 제거되고,
상기 제2 트렌치를 형성하는 것은 상기 리세스된 제1 절연막의 일부를 제거하는 것을 포함하는 반도체 장치 제조 방법.4. The method of claim 3,
the mask pattern is removed between forming the fourth trench and removing a portion of the first insulating layer;
and forming the second trench includes removing a portion of the recessed first insulating layer. 제1 항에 있어서,
상기 제3 트렌치 내에, 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴 사이를 가로지르는 더미 게이트 전극을 형성하고,
상기 더미 게이트 전극을 제거하여, 게이트 트렌치를 형성하고,
상기 게이트 트렌치 내에 도전 패턴을 형성하는 것을 더 포함하는 반도체 장치 제조 방법.According to claim 1,
forming a dummy gate electrode crossing between the first fin-shaped pattern and the second fin-shaped pattern in the third trench;
removing the dummy gate electrode to form a gate trench;
The method of manufacturing a semiconductor device further comprising forming a conductive pattern in the gate trench. 제5 항에 있어서,
상기 도전 패턴을 형성하기 전에, 상기 게이트 트렌치의 측벽의 일부 상에 돌출 절연 패턴을 형성하는 것을 더 포함하고,
상기 도전 패턴은 상기 돌출 절연 패턴 상에 형성되고 상기 돌출 절연 패턴을 덮는 반도체 장치 제조 방법.6. The method of claim 5,
Before forming the conductive pattern, further comprising forming a protruding insulating pattern on a portion of the sidewall of the gate trench,
The conductive pattern is formed on the protruding insulating pattern and covers the protruding insulating pattern. 제1 항에 있어서,
상기 제3 트렌치를 채우는 절연 패턴을 형성하고,
상기 절연 패턴 상에, 더미 게이트 전극을 형성하고,
상기 더미 게이트 전극을 제거하여, 게이트 트렌치를 형성하고,
상기 게이트 트렌치 내에 도전 패턴을 형성하는 것을 더 포함하는 반도체 장치 제조 방법.According to claim 1,
forming an insulating pattern filling the third trench;
forming a dummy gate electrode on the insulating pattern;
removing the dummy gate electrode to form a gate trench;
The method of manufacturing a semiconductor device further comprising forming a conductive pattern in the gate trench. 제7 항에 있어서,
상기 절연 패턴을 형성하는 것은 상기 제3 트렌치를 채우는 제2 절연막을 형성하고,
상기 제1 핀형 패턴, 상기 제2 핀형 패턴 및 상기 제2 절연막 상에, 개구부를 포함하는 마스크 패턴을 형성하고,
상기 마스크 패턴을 이용하여, 상기 제1 핀형 패턴의 상면의 일부, 상기 제2 핀형 패턴의 상면의 일부 및 상기 제2 절연막의 상면을 리세스하여 제4 트렌치를 형성하고,
상기 제4 트렌치 및 상기 개구부를 채우는 제3 절연막을 형성하고,
상기 마스크 패턴을 제거하고,
상기 마스크 패턴을 제거한 후, 상기 제3 절연막의 적어도 일부를 제거하는 것을 포함하는 반도체 장치 제조 방법.8. The method of claim 7,
Forming the insulating pattern is forming a second insulating layer filling the third trench,
forming a mask pattern including an opening on the first fin-shaped pattern, the second fin-shaped pattern, and the second insulating layer;
forming a fourth trench by recessing a portion of an upper surface of the first fin-shaped pattern, a portion of an upper surface of the second fin-shaped pattern, and an upper surface of the second insulating layer using the mask pattern;
forming a third insulating layer filling the fourth trench and the opening;
removing the mask pattern,
and removing at least a portion of the third insulating layer after removing the mask pattern. 제1 항에 있어서,
상기 제1 핀형 패턴의 상면 및 상기 제2 핀형 패턴의 상면이 노출된 상태에서, 건식 식각 공정에 의해, 상기 제1 절연막의 일부를 제거하는 반도체 장치 제조 방법.According to claim 1,
A method of manufacturing a semiconductor device, wherein a portion of the first insulating layer is removed by a dry etching process while the upper surface of the first fin-shaped pattern and the upper surface of the second fin-shaped pattern are exposed. 제9 항에 있어서,
상기 건식 식각 공정은 순차적으로 진행되는 제1 식각 공정 및 제2 식각 공정을 포함하고,
상기 제1 식각 공정에서, 상기 제1 핀형 패턴에 대한 상기 제1 절연막의 식각 선택비는 제1 식각 선택비이고,
상기 제2 식각 공정에서, 상기 제1 핀형 패턴에 대한 상기 제1 절연막의 식각 선택비는 상기 제1 식각 선택비와 다른 제2 식각 선택비인 반도체 장치 제조 방법.10. The method of claim 9,
The dry etching process includes a first etching process and a second etching process that are sequentially performed,
In the first etching process, an etch selectivity ratio of the first insulating layer with respect to the first fin-shaped pattern is a first etch selectivity,
In the second etching process, an etch selectivity ratio of the first insulating layer to the first fin-shaped pattern is a second etch selectivity that is different from the first etch selectivity ratio. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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