KR20200010985A - Semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그의 제조 방법에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a semiconductor device including a field effect transistor and a manufacturing method thereof.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.The semiconductor device includes an integrated circuit composed of MOS field effect transistors (MOS). As the size and design rules of semiconductor devices are gradually reduced, the scale down of MOS field effect transistors is also accelerated. As the size of the MOS field effect transistors is reduced, operating characteristics of the semiconductor device may be degraded. Accordingly, various methods for forming semiconductor devices with better performance while overcoming limitations due to high integration of semiconductor devices have been studied.
본 발명이 해결하고자 하는 과제는, 전기적 특성이 향상된 반도체 소자를 제공하는데 있다.An object of the present invention is to provide a semiconductor device with improved electrical characteristics.
본 발명의 개념에 따른, 반도체 소자는, 활성 패턴을 포함하는 기판; 상기 활성 패턴을 가로지르는 게이트 전극; 및 상기 활성 패턴과 상기 게이트 전극 사이에 개재된 강유전체 패턴을 포함할 수 있다. 상기 게이트 전극은: 상기 강유전체 패턴 상의 일함수 금속 패턴; 및 상기 일함수 금속 패턴의 상부에 정의된 리세스를 채우는 전극 패턴을 포함하고, 상기 강유전체 패턴의 최상부의 상면은 상기 리세스의 바닥보다 낮을 수 있다.According to the inventive concept, a semiconductor device includes a substrate including an active pattern; A gate electrode crossing the active pattern; And a ferroelectric pattern interposed between the active pattern and the gate electrode. The gate electrode may include: a work function metal pattern on the ferroelectric pattern; And an electrode pattern filling a recess defined in an upper portion of the work function metal pattern, and an upper surface of an uppermost portion of the ferroelectric pattern may be lower than a bottom of the recess.
본 발명의 다른 개념에 따른, 반도체 소자는, 제1 활성 패턴 및 제2 활성 패턴을 포함하는 기판; 상기 제1 및 제2 활성 패턴들을 가로지르는 게이트 전극; 및 상기 제1 및 제2 활성 패턴들과 상기 게이트 전극 사이에 개재된 강유전체 패턴을 포함할 수 있다. 상기 게이트 전극은: 상기 강유전체 패턴 상의 일함수 금속 패턴; 및 상기 일함수 금속 패턴의 상부에 정의된 리세스를 채우는 전극 패턴을 포함하고, 상기 제1 활성 패턴 상의 상기 리세스의 바닥과 상기 강유전체 패턴의 최상부의 상면과의 높이 차이는, 상기 제2 활성 패턴 상의 상기 리세스의 바닥과 상기 강유전체 패턴의 최상부의 상면과의 높이 차이와 다를 수 있다.According to another concept of the present invention, a semiconductor device includes a substrate including a first active pattern and a second active pattern; A gate electrode crossing the first and second active patterns; And a ferroelectric pattern interposed between the first and second active patterns and the gate electrode. The gate electrode may include: a work function metal pattern on the ferroelectric pattern; And an electrode pattern filling a recess defined on an upper portion of the work function metal pattern, wherein a height difference between a bottom of the recess on the first active pattern and an upper surface of an uppermost portion of the ferroelectric pattern is determined by the second active The height difference between the bottom of the recess on the pattern and the top of the top of the ferroelectric pattern may be different.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 활성 패턴을 포함하는 기판; 상기 활성 패턴을 가로지르는 게이트 전극; 상기 게이트 전극의 측벽 상의 게이트 스페이서; 및 상기 활성 패턴과 상기 게이트 전극 사이에 개재된 강유전체 패턴을 포함할 수 있다. 상기 강유전체 패턴은, 상기 활성 패턴의 상면 상의 제1 부분, 및 상기 제1 부분으로부터 상기 게이트 스페이서의 내측벽을 따라 수직하게 연장되는 제2 부분을 포함하고, 상기 게이트 전극은, 상기 강유전체 패턴 상의 제1 일함수 금속 패턴, 및 상기 제1 일함수 금속 패턴 상의 제2 일함수 금속 패턴을 포함하며, 상기 제2 일함수 금속 패턴은 상기 제2 부분의 상면을 덮을 수 있다.According to another concept of the present invention, a semiconductor device includes: a substrate including an active pattern; A gate electrode crossing the active pattern; A gate spacer on sidewalls of the gate electrode; And a ferroelectric pattern interposed between the active pattern and the gate electrode. The ferroelectric pattern includes a first portion on an upper surface of the active pattern, and a second portion extending vertically along an inner wall of the gate spacer from the first portion, wherein the gate electrode is formed on the ferroelectric pattern. And a first work function metal pattern and a second work function metal pattern on the first work function metal pattern, wherein the second work function metal pattern may cover the top surface of the second portion.
본 발명에 따른 반도체 소자는, 트랜지스터의 문턱 전압 스윙(Sub-threshold swing) 특성이 향상되고 동작전압이 감소될 수 있다.In the semiconductor device according to the present invention, the sub-threshold swing characteristic of the transistor may be improved and the operating voltage may be reduced.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a 내지 도 2d는 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 3, 도 5, 도 7 및 도 9는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 4, 도 6a, 도 8a 및 도 10a는 각각 도 3, 도 5, 도 7 및 도 9의 A-A'선에 따른 단면도들이다.
도 6b, 도 8b 및 도 10b는 각각 도 5, 도 7 및 도 9의 B-B'선에 따른 단면도들이다.
도 6c, 도 8c 및 도 10c는 각각 도 5, 도 7 및 도 9의 C-C'선에 따른 단면도들이다.
도 6d, 도 8d 및 도 10d는 각각 도 5, 도 7 및 도 9의 D-D'선에 따른 단면도들이다.
도 11 내지 도 13은 강유전체 패턴 및 게이트 전극을 형성하는 방법을 설명하기 위한 것으로, 도 9의 A-A'선에 따른 단면도들이다.
도 14a 내지 도 14c는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다.
도 15는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 16a 내지 도 16c는 각각 도 15의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다.1 is a plan view illustrating a semiconductor device according to example embodiments.
2A to 2D are cross-sectional views taken along line A-A ', line B-B', line C-C 'and line D-D' of FIG. 1, respectively.
3, 5, 7 and 9 are plan views illustrating a method of manufacturing a semiconductor device in accordance with embodiments of the present invention.
4, 6A, 8A, and 10A are cross-sectional views taken along line AA ′ of FIGS. 3, 5, 7, and 9, respectively.
6B, 8B, and 10B are cross-sectional views taken along line BB ′ of FIGS. 5, 7, and 9, respectively.
6C, 8C, and 10C are cross-sectional views taken along the line CC ′ of FIGS. 5, 7, and 9, respectively.
6D, 8D and 10D are cross-sectional views taken along the line D-D 'of FIGS. 5, 7 and 9, respectively.
11 to 13 illustrate a method of forming a ferroelectric pattern and a gate electrode, and are sectional views taken along line AA ′ of FIG. 9.
14A to 14C are cross-sectional views taken along line A-A ', line B-B', and line C-C 'of FIG. 1 to illustrate semiconductor devices according to example embodiments.
15 is a plan view illustrating a semiconductor device according to example embodiments.
16A to 16C are cross-sectional views taken along lines A-A ', B-B', and C-C 'of FIG. 15, respectively.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a 내지 도 2d는 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.1 is a plan view illustrating a semiconductor device according to example embodiments. 2A to 2D are cross-sectional views taken along line A-A ', line B-B', line C-C ', and line D-D' of FIG. 1, respectively.
도 1 및 도 2a 내지 도 2d를 참조하면, PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함하는 기판(100)이 제공될 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다.1 and 2A to 2D, a
일 실시예로, PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 반도체 소자의 로직 회로를 구성하는 로직 트랜지스터들이 배치되는 로직 셀 영역일 수 있다. 일 예로, 기판(100)의 로직 셀 영역 상에 로직 회로를 구성하는 로직 트랜지스터들이 배치될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 상기 로직 트랜지스터들 중 일부를 포함할 수 있다.In an embodiment, the PMOSFET region PR and the NMOSFET region NR may be logic cell regions in which logic transistors constituting a logic circuit of a semiconductor device are disposed. For example, logic transistors constituting a logic circuit may be disposed on a logic cell region of the
기판(100)의 상부에 형성된 제2 트렌치(TR2)에 의해 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)이 정의될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이에 제2 트렌치(TR2)가 위치할 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 제2 트렌치(TR2)를 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 각각은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.The PMOSFET region PR and the NMOSFET region NR may be defined by the second trench TR2 formed on the
PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상에 각각 제1 활성 패턴들(AP1) 및 제2 활성 패턴들(AP2)이 제공될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 연장될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 수직하게 돌출된 부분들일 수 있다. 서로 인접하는 제1 활성 패턴들(AP1) 사이 및 서로 인접하는 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 제1 트렌치(TR1)는 제2 트렌치(TR2)보다 얕을 수 있다.First active patterns AP1 and second active patterns AP2 may be provided on the PMOSFET region PR and the NMOSFET region NR, respectively. The first and second active patterns AP1 and AP2 may extend in the second direction D2. The first and second active patterns AP1 and AP2 are portions of the
소자 분리막(ST)이 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다 (도 2c 참조). 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들 각각은 핀(Fin) 형태를 가질 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 덮지 않을 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 하부 측벽들을 덮을 수 있다.The device isolation layer ST may fill the first and second trenches TR1 and TR2. The device isolation layer ST may include a silicon oxide layer. Upper portions of the first and second active patterns AP1 and AP2 may protrude vertically above the device isolation layer ST (see FIG. 2C). Each of the upper portions of the first and second active patterns AP1 and AP2 may have a fin shape. The device isolation layer ST may not cover upper portions of the first and second active patterns AP1 and AP2. The device isolation layer ST may cover lower sidewalls of the first and second active patterns AP1 and AP2.
제1 활성 패턴들(AP1)의 상부들에 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 영역(CH1)이 개재될 수 있다. 제2 활성 패턴들(AP2)의 상부들에 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 영역(CH2)이 개재될 수 있다.First source / drain patterns SD1 may be provided on upper portions of the first active patterns AP1. The first source / drain patterns SD1 may be impurity regions of a first conductivity type (eg, p-type). The first channel region CH1 may be interposed between the pair of first source / drain patterns SD1. Second source / drain patterns SD2 may be provided on upper portions of the second active patterns AP2. The second source / drain patterns SD2 may be impurity regions of a second conductivity type (eg, n-type). The second channel region CH2 may be interposed between the pair of second source / drain patterns SD2.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 영역들(CH1, CH2)의 상면들보다 더 높은 레벨에 위치할 수 있다. 일 예로, 제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 제1 소스/드레인 패턴들(SD1)은 제1 채널 영역들(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다. The first and second source / drain patterns SD1 and SD2 may be epitaxial patterns formed by a selective epitaxial growth process. Top surfaces of the first and second source / drain patterns SD1 and SD2 may be positioned at a higher level than top surfaces of the first and second channel regions CH1 and CH2. For example, the first source / drain patterns SD1 may include a semiconductor element (eg, SiGe) having a lattice constant greater than that of the semiconductor element of the
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제2 방향(D2)으로 서로 이격될 수 있다. 게이트 전극들(GE)은 제1 및 제2 채널 영역들(CH1, CH2)과 수직적으로 중첩될 수 있다. 각각의 게이트 전극들(GE)은, 제1 및 제2 채널 영역들(CH1, CH2) 각각의 상면 및 양 측벽들을 둘러쌀 수 있다 (도 2c 참조).Gate electrodes GE may be provided to cross the first and second active patterns AP1 and AP2 and extend in the first direction D1. The gate electrodes GE may be spaced apart from each other in the second direction D2. The gate electrodes GE may vertically overlap the first and second channel regions CH1 and CH2. Each of the gate electrodes GE may surround the top surface and both sidewalls of each of the first and second channel regions CH1 and CH2 (see FIG. 2C).
게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극들(GE)의 상면들보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.A pair of gate spacers GS may be disposed on both sidewalls of each of the gate electrodes GE. The gate spacers GS may extend in the first direction D1 along the gate electrodes GE. Top surfaces of the gate spacers GS may be higher than top surfaces of the gate electrodes GE. Top surfaces of the gate spacers GS may be coplanar with a top surface of the first
각각의 게이트 전극들(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.A gate capping pattern GP may be provided on each gate electrode GE. The gate capping pattern GP may extend in the first direction D1 along the gate electrode GE. The gate capping pattern GP may include a material having an etch selectivity with respect to the first and second
게이트 전극(GE)과 제1 활성 패턴(AP1) 사이 및 게이트 전극(GE)과 제2 활성 패턴(AP2) 사이에 강유전체 패턴(FE)이 개재될 수 있다. 강유전체 패턴(FE)은, 그 위의 게이트 전극(GE)의 바닥면을 따라 연장될 수 있다. 일 예로, 강유전체 패턴(FE)은, 제1 채널 영역(CH1)의 상면 및 양 측벽들을 덮을 수 있다. 강유전체 패턴(FE)은, 제2 채널 영역(CH2)의 상면 및 양 측벽들을 덮을 수 있다. 강유전체 패턴(FE)은, 게이트 전극(GE) 아래의 소자 분리막(ST)의 상면을 덮을 수 있다 (도 2c 참조).The ferroelectric pattern FE may be interposed between the gate electrode GE and the first active pattern AP1 and between the gate electrode GE and the second active pattern AP2. The ferroelectric pattern FE may extend along the bottom surface of the gate electrode GE thereon. For example, the ferroelectric pattern FE may cover the top surface and both sidewalls of the first channel region CH1. The ferroelectric pattern FE may cover the top surface and both sidewalls of the second channel region CH2. The ferroelectric pattern FE may cover the top surface of the device isolation layer ST under the gate electrode GE (see FIG. 2C).
도 2a 및 도 2b를 다시 참조하면, 강유전체 패턴(FE)은, 제1 및 제2 채널 영역들(CH1, CH2) 각각의 상면 상의 제1 부분(P1), 및 제1 부분(P1)으로부터 수직하게 연장되는 제2 부분(P2)을 포함할 수 있다. 제2 부분(P2)은 게이트 스페이서(GS)의 내측벽을 따라 수직하게(즉 제3 방향(D3)으로) 연장될 수 있다. 제2 부분(P2)의 상면(FEt)은 게이트 전극(GE)의 상면보다 낮을 수 있다.Referring again to FIGS. 2A and 2B, the ferroelectric pattern FE is perpendicular from the first portion P1 and the first portion P1 on the top surface of each of the first and second channel regions CH1 and CH2. It may include a second portion (P2) to extend. The second portion P2 may extend vertically (ie, in the third direction D3) along the inner wall of the gate spacer GS. The upper surface FEt of the second portion P2 may be lower than the upper surface of the gate electrode GE.
본 발명에 따른 강유전체 패턴(FE)은 네가티브 캐패시터(음의 캐패시터)로 기능할 수 있다. 예를 들어, 외부 전압이 강유전체 패턴(FE)에 인가될 때, 강유전체 패턴(FE) 내부의 다이폴들(dipoles)의 이동에 의해 초기 극성 상태에서 다른 상태로의 위상 변화로 인한 음의 캐패시턴스 효과(negative capacitance effect)가 발생할 수 있다. 이 경우, 강유전체 패턴(FE)을 포함하는 본 발명의 트랜지스터의 전체 캐패시턴스가 증가할 수 있고, 이에 따라 트랜지스터의 문턱 전압 스윙(Sub-threshold swing) 특성이 향상되고 동작전압이 감소될 수 있다.The ferroelectric pattern FE according to the present invention can function as a negative capacitor (negative capacitor). For example, when an external voltage is applied to the ferroelectric pattern FE, the negative capacitance effect due to the phase change from the initial polarity state to another state by the movement of the dipoles inside the ferroelectric pattern FE ( negative capacitance effect may occur. In this case, the total capacitance of the transistor of the present invention including the ferroelectric pattern FE may be increased, thereby improving the sub-threshold swing characteristic of the transistor and reducing the operating voltage.
강유전체 패턴(FE)은 지르코늄(Zr), 실리콘(Si), 알루미늄(Al) 및 란탄(La) 중 적어도 하나가 도핑된(또는 함유된) 하프늄 산화물을 포함할 수 있다. 지르코늄(Zr), 실리콘(Si), 알루미늄(Al) 및 란탄(La) 중 적어도 하나가 소정의 비율로 하프늄 산화물에 도핑됨으로써, 강유전체 패턴(FE)의 적어도 일부는 사방정계 결정 구조(Orthorhombic crystal structure)를 가질 수 있다. 강유전체 패턴(FE)의 적어도 일부가 사방정계 결정 구조를 가질 때, 음의 캐패시턴스 효과가 발생할 수 있다. 강유전체 패턴(FE) 내에서 사방정계 결정 구조를 갖는 부분의 부피 비율은 10% 내지 50%일 수 있다. The ferroelectric pattern FE may include hafnium oxide doped with (or contained) at least one of zirconium (Zr), silicon (Si), aluminum (Al), and lanthanum (La). At least one of zirconium (Zr), silicon (Si), aluminum (Al), and lanthanum (La) is doped with hafnium oxide in a predetermined ratio, so that at least a part of the ferroelectric pattern FE is orthogonal crystal structure. ) When at least a portion of the ferroelectric pattern FE has a tetragonal crystal structure, a negative capacitance effect may occur. The volume ratio of the portion having the tetragonal crystal structure in the ferroelectric pattern (FE) may be 10% to 50%.
강유전체 패턴(FE)이 지르코늄이 도핑된 하프늄 산화물(ZrHfO)을 포함할 경우, 전제 Zr 및 Hf 원자들 중 Zr 원자의 비율(Zr/(Hf+Zr))은 45 at% 내지 55 at%일 수 있다. 강유전체 패턴(FE)이 실리콘이 도핑된 하프늄 산화물(SiHfO)을 포함할 경우, 전제 Si 및 Hf 원자들 중 Si 원자의 비율(Si/(Hf+Si))은 4 at% 내지 6 at%일 수 있다. 강유전체 패턴(FE)이 알루미늄이 도핑된 하프늄 산화물(AlHfO)을 포함할 경우, 전제 Al 및 Hf 원자들 중 Al 원자의 비율(Al/(Hf+Al))은 5 at% 내지 10 at%일 수 있다. 강유전체 패턴(FE)이 란탄이 도핑된 하프늄 산화물(LaHfO)을 포함할 경우, 전제 La 및 Hf 원자들 중 La 원자의 비율(La/(Hf+La))은 5 at% 내지 10 at%일 수 있다.When the ferroelectric pattern (FE) includes zirconium-doped hafnium oxide (ZrHfO), the ratio of Zr atoms (Zr / (Hf + Zr)) among all Zr and Hf atoms may be 45 at% to 55 at%. have. When the ferroelectric pattern (FE) includes silicon-doped hafnium oxide (SiHfO), the ratio of Si atoms (Si / (Hf + Si)) among all Si and Hf atoms may be 4 at% to 6 at%. have. When the ferroelectric pattern (FE) includes hafnium oxide (AlHfO) doped with aluminum, the ratio of Al atoms (Al / (Hf + Al)) among all Al and Hf atoms may be 5 at% to 10 at%. have. When the ferroelectric pattern (FE) includes lanthanum-doped hafnium oxide (LaHfO), the ratio of La atoms (La / (Hf + La)) among the entire La and Hf atoms may be 5 at% to 10 at%. have.
도 1 및 도 2a 내지 도 2d를 다시 참조하면, 각각의 게이트 전극들(GE)은 순차적으로 적층된 제1 일함수 금속 패턴(WF1), 제2 일함수 금속 패턴(WF2), 배리어 패턴(BM) 및 전극 패턴(EL)을 포함할 수 있다. 제1 일함수 금속 패턴(WF1)은 강유전체 패턴(FE) 상에 제공될 수 있다. 다시 말하면, 강유전체 패턴(FE)은 제1 일함수 금속 패턴(WF1)과 제1 및 제2 채널 영역들(CH1, CH2) 사이에 개재될 수 있다.Referring back to FIGS. 1 and 2A to 2D, each of the gate electrodes GE may be sequentially stacked with a first work function metal pattern WF1, a second work function metal pattern WF2, and a barrier pattern BM. ) And an electrode pattern EL. The first work function metal pattern WF1 may be provided on the ferroelectric pattern FE. In other words, the ferroelectric pattern FE may be interposed between the first work function metal pattern WF1 and the first and second channel regions CH1 and CH2.
도 2a 및 도 2b를 다시 참조하면, 제1 일함수 금속 패턴(WF1)은 강유전체 패턴(FE)과 유사한 형태를 가질 수 있다. 제1 일함수 금속 패턴(WF1)은, 강유전체 패턴(FE)의 제1 부분(P1)을 덮으며 제2 부분(P2)을 따라 수직하게 연장될 수 있다. 일 예로, 제1 일함수 금속 패턴(WF1)의 상면은 강유전체 패턴(FE)의 제2 부분(P2)의 상면(FEt)보다 낮을 수 있다. 제2 일함수 금속 패턴(WF2)은 제1 일함수 금속 패턴(WF1)을 덮을 수 있다. 제2 일함수 금속 패턴(WF2)은 강유전체 패턴(FE)의 제2 부분(P2)의 상면(FEt)을 덮을 수 있다.Referring back to FIGS. 2A and 2B, the first work function metal pattern WF1 may have a shape similar to that of the ferroelectric pattern FE. The first work function metal pattern WF1 may cover the first portion P1 of the ferroelectric pattern FE and may extend vertically along the second portion P2. For example, an upper surface of the first work function metal pattern WF1 may be lower than an upper surface FEt of the second portion P2 of the ferroelectric pattern FE. The second work function metal pattern WF2 may cover the first work function metal pattern WF1. The second work function metal pattern WF2 may cover the top surface FEt of the second portion P2 of the ferroelectric pattern FE.
제1 일함수 금속 패턴(WF1)은 금속 질화막, 예를 들어 티타늄 질화막(TiN) 또는 탄탈 질화막(TaN)을 포함할 수 있다. 제2 일함수 금속 패턴(WF2)은 알루미늄 또는 실리콘이 도핑된(또는 함유된) 금속 카바이드을 포함할 수 있다. 일 예로, 제2 일함수 금속 패턴(WF2)은 TiAlC, TaAlC, TiSiC 또는 TaSiC를 포함할 수 있다. The first work function metal pattern WF1 may include a metal nitride layer, for example, a titanium nitride layer TiN or a tantalum nitride layer TaN. The second work function metal pattern WF2 may include metal carbide doped with (or containing) aluminum or silicon. For example, the second work function metal pattern WF2 may include TiAlC, TaAlC, TiSiC, or TaSiC.
제2 일함수 금속 패턴(WF2)은 그의 상부에 리세스(RS)를 포함할 수 있다. 배리어 패턴(BM) 및 전극 패턴(EL)이 제2 일함수 금속 패턴(WF2)의 리세스(RS)를 채울 수 있다. 배리어 패턴(BM)은 제2 일함수 금속 패턴(WF2)과 전극 패턴(EL) 사이에 개재되어, 이들간의 금속 원소의 확산을 방지할 수 있다. 배리어 패턴(BM)은 금속 질화막, 예를 들어 티타늄 질화막(TiN)을 포함할 수 있다. 전극 패턴(EL)은, 제1 일함수 금속 패턴(WF1) 및 제2 일함수 금속 패턴(WF2)에 비해 저항이 낮을 수 있다. 일 예로, 전극 패턴(EL)은 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 중 적어도 하나의 저저항 금속을 포함할 수 있다.The second work function metal pattern WF2 may include a recess RS thereon. The barrier pattern BM and the electrode pattern EL may fill the recess RS of the second work function metal pattern WF2. The barrier pattern BM may be interposed between the second work function metal pattern WF2 and the electrode pattern EL to prevent diffusion of metal elements therebetween. The barrier pattern BM may include a metal nitride layer, for example, a titanium nitride layer TiN. The electrode pattern EL may have a lower resistance than the first work function metal pattern WF1 and the second work function metal pattern WF2. For example, the electrode pattern EL may include at least one low resistance metal of aluminum (Al), tungsten (W), titanium (Ti), and tantalum (Ta).
리세스(RS)의 바닥(RSb)은 강유전체 패턴(FE)의 제2 부분(P2)의 상면(FEt)보다 높을 수 있다. 강유전체 패턴(FE)의 제2 부분(P2)이 챔퍼링되었기 때문에, 제2 일함수 금속 패턴(WF2)의 상부는 한 쌍의 게이트 스페이서들(GS) 사이를 부분적으로 채울 수 있다. 이로써, 제2 일함수 금속 패턴(WF2)의 상부에 리세스(RS)가 정의될 수 있다. The bottom RSb of the recess RS may be higher than the top surface FEt of the second portion P2 of the ferroelectric pattern FE. Since the second portion P2 of the ferroelectric pattern FE is chamfered, the upper portion of the second work function metal pattern WF2 may partially fill the space between the pair of gate spacers GS. As a result, the recess RS may be defined on the second work function metal pattern WF2.
도 1 및 도 2a 내지 도 2d를 다시 참조하면, PMOSFET 영역(PR) 상의 제1 일함수 금속 패턴(WF1)은 순차적으로 적층된 복수개의 패턴들을 포함할 수 있다. 일 예로, PMOSFET 영역(PR) 상의 제1 일함수 금속 패턴(WF1)은 제1 패턴(PA1), 및 제1 패턴(PA1) 상의 제2 패턴(PA2)을 포함할 수 있다. 제2 패턴(PA2)의 최상부의 레벨은 제1 패턴(PA1)의 최상부의 레벨보다 낮을 수 있다. 제2 패턴(PA2)의 두께는 제1 패턴(PA1)의 두께와 다를 수 있다. 제1 패턴(PA1) 및 제2 패턴(PA2)은 서로 다르거나 서로 동일한 물질을 포함할 수 있다. 일 예로, 제1 패턴(PA1) 및 제2 패턴(PA2)은 모두 티타늄 질화막(TiN)을 포함할 수 있다.Referring back to FIGS. 1 and 2A to 2D, the first work function metal pattern WF1 on the PMOSFET region PR may include a plurality of patterns sequentially stacked. For example, the first work function metal pattern WF1 on the PMOSFET region PR may include a first pattern PA1 and a second pattern PA2 on the first pattern PA1. The uppermost level of the second pattern PA2 may be lower than the uppermost level of the first pattern PA1. The thickness of the second pattern PA2 may be different from the thickness of the first pattern PA1. The first pattern PA1 and the second pattern PA2 may include different materials or the same material. For example, both the first pattern PA1 and the second pattern PA2 may include a titanium nitride layer TiN.
NMOSFET 영역(NR) 상의 제1 일함수 금속 패턴(WF1)은 하나의 패턴을 포함할 수 있다. 즉, NMOSFET 영역(NR) 상의 제1 일함수 금속 패턴(WF1)은, PMOSFET 영역(PR) 상의 제1 일함수 금속 패턴(WF1)에서 제2 패턴(PA2)이 생략된 형태를 가질 수 있다. 결과적으로, NMOSFET 영역(NR) 상의 제1 일함수 금속 패턴(WF1)의 두께는 PMOSFET 영역(PR) 상의 제1 일함수 금속 패턴(WF1)의 두께보다 얇을 수 있다. The first work function metal pattern WF1 on the NMOSFET region NR may include one pattern. That is, the first work function metal pattern WF1 on the NMOSFET region NR may have a form in which the second pattern PA2 is omitted from the first work function metal pattern WF1 on the PMOSFET region PR. As a result, the thickness of the first work function metal pattern WF1 on the NMOSFET region NR may be thinner than the thickness of the first work function metal pattern WF1 on the PMOSFET region PR.
PMOSFET 영역(PR) 상의 제2 일함수 금속 패턴(WF2)의 리세스(RS)의 바닥(RSb)은 NMOSFET 영역(NR) 상의 제2 일함수 금속 패턴(WF2)의 리세스(RS)의 바닥(RSb)보다 높을 수 있다. PMOSFET 영역(PR) 상의 제2 일함수 금속 패턴(WF2)의 리세스(RS)의 제2 방향(D2)으로의 폭은 NMOSFET 영역(NR) 상의 제2 일함수 금속 패턴(WF2)의 리세스(RS)의 제2 방향(D2)으로의 폭보다 작을 수 있다. 이는 NMOSFET 영역(NR) 상의 제1 일함수 금속 패턴(WF1)의 두께가 PMOSFET 영역(PR) 상의 제1 일함수 금속 패턴(WF1)의 두께보다 얇기 때문이다.The bottom RSb of the recess RS of the second work function metal pattern WF2 on the PMOSFET region PR is the bottom of the recess RS of the second work function metal pattern WF2 on the NMOSFET region NR. It may be higher than (RSb). The width of the recess RS of the second work function metal pattern WF2 on the PMOSFET region PR in the second direction D2 is the recess of the second work function metal pattern WF2 on the NMOSFET region NR. It may be smaller than the width of the RS in the second direction D2. This is because the thickness of the first work function metal pattern WF1 on the NMOSFET region NR is thinner than the thickness of the first work function metal pattern WF1 on the PMOSFET region PR.
PMOSFET 영역(PR) 상의 리세스(RS)의 바닥(RSb)과 강유전체 패턴(FE)의 최상부의 상면(FEt)간의 제1 높이 차이(DI1)는, NMOSFET 영역(NR) 상의 리세스(RS)의 바닥(RSb)과 강유전체 패턴(FE)의 최상부의 상면(FEt)간의 제2 높이 차이(DI2)와 다를 수 있다. 일 예로, 제1 높이 차이(DI1)는 제2 높이 차이(DI2)보다 클 수 있다.The first height difference DI1 between the bottom RSb of the recess RS on the PMOSFET region PR and the top surface FEt of the uppermost part of the ferroelectric pattern FE is the recess RS on the NMOSFET region NR. The second height difference DI2 between the bottom RSb and the top surface FEt of the top of the ferroelectric pattern FE may be different. For example, the first height difference DI1 may be greater than the second height difference DI2.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은 게이트 캐핑 패턴들(GP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에, 게이트 캐핑 패턴들(GP)을 덮는 제2 층간 절연막(120)이 배치될 수 있다. 일 예로, 제1 및 제2 층간 절연막들(110, 120)은 실리콘 산화막을 포함할 수 있다.The first
한 쌍의 게이트 전극들(GE) 사이에, 제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 적어도 하나의 활성 콘택(AC)이 배치될 수 있다. 활성 콘택(AC)은 금속 물질, 예를 들어 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나를 포함할 수 있다.At least one electrically connected to the first and second source / drain patterns SD1 and SD2 through the first and second
제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 활성 콘택(AC) 사이에 실리사이드층(미도시)이 개재될 수 있다. 활성 콘택(AC)은 상기 실리사이드층을 통해 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결될 수 있다. 상기 실리사이드층은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.A silicide layer (not shown) may be interposed between the first and second source / drain patterns SD1 and SD2 and the active contact AC. The active contact AC may be electrically connected to the first and second source / drain patterns SD1 and SD2 through the silicide layer. The silicide layer may include metal-silicide, and for example, may include at least one of titanium silicide, tantalum silicide, tungsten silicide, nickel silicide, and cobalt silicide.
제2 소자 분리막(ST2) 상에, 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 적어도 하나의 게이트 콘택(GC)이 배치될 수 있다. 게이트 콘택(GC)은 활성 콘택(AC)과 동일한 금속 물질을 포함할 수 있다.At least one gate contact GC may be disposed on the second device isolation layer ST2 and may be electrically connected to the gate electrode GE through the second
본 발명의 실시예들에 따르면, 게이트 전극(GE)과 채널 영역(CH1, CH2) 사이에 강유전체 패턴(FE)이 제공될 수 있다. 강유전체 패턴(FE)은 사방정계 결정 구조를 포함함으로써, 음의 캐패시턴스 효과를 발생시킬 수 있다. 결과적으로, 트랜지스터의 문턱 전압 스윙 특성이 향상되고 동작전압이 감소될 수 있다.In example embodiments, the ferroelectric pattern FE may be provided between the gate electrode GE and the channel regions CH1 and CH2. The ferroelectric pattern FE includes a tetragonal crystal structure, which can cause a negative capacitance effect. As a result, the threshold voltage swing characteristic of the transistor can be improved and the operating voltage can be reduced.
도 3, 도 5, 도 7 및 도 9는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 4, 도 6a, 도 8a 및 도 10a는 각각 도 3, 도 5, 도 7 및 도 9의 A-A'선에 따른 단면도들이다. 도 6b, 도 8b 및 도 10b는 각각 도 5, 도 7 및 도 9의 B-B'선에 따른 단면도들이다. 도 6c, 도 8c 및 도 10c는 각각 도 5, 도 7 및 도 9의 C-C'선에 따른 단면도들이다. 도 6d, 도 8d 및 도 10d는 각각 도 5, 도 7 및 도 9의 D-D'선에 따른 단면도들이다. 도 11 내지 도 13은 강유전체 패턴 및 게이트 전극을 형성하는 방법을 설명하기 위한 것으로, 도 9의 A-A'선에 따른 단면도들이다.3, 5, 7 and 9 are plan views illustrating a method of manufacturing a semiconductor device in accordance with embodiments of the present invention. 4, 6A, 8A, and 10A are cross-sectional views taken along line AA ′ of FIGS. 3, 5, 7, and 9, respectively. 6B, 8B, and 10B are cross-sectional views taken along line BB ′ of FIGS. 5, 7, and 9, respectively. 6C, 8C, and 10C are cross-sectional views taken along the line CC ′ of FIGS. 5, 7, and 9, respectively. 6D, 8D and 10D are cross-sectional views taken along the line D-D 'of FIGS. 5, 7 and 9, respectively. 11 to 13 illustrate a method of forming a ferroelectric pattern and a gate electrode, and are sectional views taken along line AA ′ of FIG. 9.
도 3 및 도 4를 참조하면, PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함하는 기판(100)이 제공될 수 있다. 기판(100)을 패터닝하여, 제1 및 제2 활성 패턴들(AP1, AP2)이 형성될 수 있다. PMOSFET 영역(PR) 상에 제1 활성 패턴들(AP1)이 형성될 수 있고, NMOSFET 영역(NR) 상에 제2 활성 패턴들(AP2)이 형성될 수 있다. 제1 활성 패턴들(AP1) 사이 및 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 형성될 수 있다.3 and 4, a
기판(100)을 패터닝하여, PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이에 제2 트렌치(TR2)가 형성될 수 있다. 제2 트렌치(TR2)는 제1 트렌치(TR1)보다 깊게 형성될 수 있다. By patterning the
기판(100) 상에 제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)은, 실리콘 산화막 같은 절연 물질을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들이 노출될 때까지 소자 분리막(ST)이 리세스될 수 있다. 이로써, 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다.An isolation layer ST may be formed on the
도 5 및 도 6a 내지 도 6d를 참조하면, 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 구체적으로 희생 패턴들(PP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크 패턴들(MA)을 형성하는 것, 및 하드 마스크 패턴들(MA)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리 실리콘막을 포함할 수 있다. 5 and 6A to 6D, sacrificial patterns PP may be formed to cross the first and second active patterns AP1 and AP2. The sacrificial patterns PP may be formed in a line shape or bar shape extending in the first direction D1. Specifically, forming the sacrificial patterns PP may include forming a sacrificial layer on the entire surface of the
희생 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)은, 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 양 측벽들 상에도 형성될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 양 측벽들은, 소자 분리막(ST) 및 희생 패턴들(PP)에 의해 덮이지 않고 노출된 부분일 수 있다.A pair of gate spacers GS may be formed on both sidewalls of each of the sacrificial patterns PP. The gate spacers GS may also be formed on both sidewalls of each of the first and second active patterns AP1 and AP2. Both sidewalls of each of the first and second active patterns AP1 and AP2 may be portions exposed without being covered by the device isolation layer ST and the sacrificial patterns PP.
게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 게이트 스페이서막을 콘포멀하게 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.Forming the gate spacers GS may include conformally forming a gate spacer layer on the entire surface of the
도 7 및 도 8a 내지 도 8d를 참조하면, 제1 활성 패턴들(AP1) 각각의 상부에 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1)은, 희생 패턴들(PP) 각각의 양측에 형성될 수 있다.7 and 8A to 8D, first source / drain patterns SD1 may be formed on each of the first active patterns AP1. The pair of first source / drain patterns SD1 may be formed at both sides of each of the sacrificial patterns PP.
구체적으로, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제1 활성 패턴들(AP1)의 상부들을 식각하여, 제1 리세스 영역들을 형성할 수 있다. 제1 활성 패턴들(AP1)의 상부들을 식각하는 동안, 제1 활성 패턴들(AP1) 각각의 양 측벽들 상의 게이트 스페이서들(GS)이 함께 제거될 수 있다. 제1 활성 패턴들(AP1)의 상부들을 식각하는 동안, 제1 활성 패턴들(AP1) 사이의 소자 분리막(ST)이 리세스될 수 있다. In detail, first recess regions may be formed by etching the upper portions of the first active patterns AP1 using the hard mask patterns MA and the gate spacers GS as an etching mask. While etching the upper portions of the first active patterns AP1, the gate spacers GS on both sidewalls of each of the first active patterns AP1 may be removed together. While etching the upper portions of the first active patterns AP1, the device isolation layer ST may be recessed between the first active patterns AP1.
제1 활성 패턴들(AP1)의 상기 제1 리세스 영역들의 내측벽들을 씨드층(seed layer)으로 하는 선택적 에피택시얼 성장(Selective Epitaxial Growth) 공정을 수행하여, 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 제1 소스/드레인 패턴들(SD1)이 형성됨에 따라, 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 영역(CH1)이 정의될 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다. 제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 각각의 제1 소스/드레인 패턴들(SD1)은 다층의 반도체 층들로 형성될 수 있다.The first source / drain patterns may be formed by performing a selective epitaxial growth process using inner walls of the first recess regions of the first active patterns AP1 as seed layers. SD1) can be formed. As the first source / drain patterns SD1 are formed, the first channel region CH1 may be defined between the pair of first source / drain patterns SD1. For example, the selective epitaxial growth process may include a chemical vapor deposition (CVD) process or a molecular beam epitaxy (MBE) process. The first source / drain patterns SD1 may include a semiconductor element (eg, SiGe) having a lattice constant greater than that of the semiconductor element of the
일 예로, 제1 소스/드레인 패턴들(SD1)을 형성하기 위한 선택적 에피택시얼 성장 공정 동안 불순물이 인-시추(in-situ)로 주입될 수 있다. 다른 예로, 제1 소스/드레인 패턴들(SD1)이 형성된 후 제1 소스/드레인 패턴들(SD1)에 불순물이 주입될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)을 갖도록 도핑될 수 있다.For example, impurities may be implanted in-situ during the selective epitaxial growth process for forming the first source / drain patterns SD1. As another example, after the first source / drain patterns SD1 are formed, impurities may be injected into the first source / drain patterns SD1. The first source / drain patterns SD1 may be doped to have a first conductivity type (eg, p-type).
제2 활성 패턴들(AP2) 각각의 상부에 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2)은, 희생 패턴들(PP) 각각의 양측에 형성될 수 있다.Second source / drain patterns SD2 may be formed on each of the second active patterns AP2. The pair of second source / drain patterns SD2 may be formed at both sides of each of the sacrificial patterns PP.
구체적으로, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제2 활성 패턴들(AP2)의 상부들을 식각하여, 제2 리세스 영역들을 형성할 수 있다. 제2 활성 패턴들(AP2)의 상기 제2 리세스 영역들의 내측벽들을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 수행하여, 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다. 제2 소스/드레인 패턴들(SD2)이 형성됨에 따라, 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 영역(CH2)이 정의될 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)을 갖도록 도핑될 수 있다.In detail, second recess regions may be formed by etching the upper portions of the second active patterns AP2 using the hard mask patterns MA and the gate spacers GS as an etching mask. The second source / drain patterns SD2 may be formed by performing a selective epitaxial growth process using the inner walls of the second recessed regions of the second active patterns AP2 as seed layers. As the second source / drain patterns SD2 are formed, a second channel region CH2 may be defined between the pair of second source / drain patterns SD2. For example, the second source / drain patterns SD2 may include the same semiconductor element (eg, Si) as the
제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 서로 다른 공정을 통하여 순차적으로 형성될 수 있다. 다시 말하면, 제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 동시에 형성되지 않을 수 있다.The first source / drain patterns SD1 and the second source / drain patterns SD2 may be sequentially formed through different processes. In other words, the first source / drain patterns SD1 and the second source / drain patterns SD2 may not be formed at the same time.
도 9 및 도 10a 내지 도 10d를 참조하면, 제1 및 제2 소스/드레인 패턴들(SD1, SD2), 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막을 포함할 수 있다.9 and 10A through 10D, a first
희생 패턴들(PP)의 상면들이 노출될 때까지 제1 층간 절연막(110)이 평탄화될 수 있다. 제1 층간 절연막(110)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 하드 마스크 패턴들(MA)은 모두 제거될 수 있다. 결과적으로, 제1 층간 절연막(110)의 상면은 희생 패턴들(PP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다. The first
희생 패턴들(PP)이 게이트 전극들(GE)로 교체될 수 있다. 구체적으로, 노출된 희생 패턴들(PP)이 선택적으로 제거될 수 있다. 희생 패턴들(PP)이 제거됨으로써 빈 공간들이 형성될 수 있다. 각각의 상기 빈 공간들 내에 강유전체 패턴(FE), 게이트 전극(GE) 및 게이트 캐핑 패턴(GP)이 형성될 수 있다. The sacrificial patterns PP may be replaced with the gate electrodes GE. In detail, the exposed sacrificial patterns PP may be selectively removed. Empty spaces may be formed by removing the sacrificial patterns PP. A ferroelectric pattern FE, a gate electrode GE, and a gate capping pattern GP may be formed in each of the empty spaces.
이하, 도 11 내지 도 13을 통하여 강유전체 패턴(FE) 및 게이트 전극(GE)을 형성하는 방법을 상세히 설명한다. 도 9 및 도 11을 참조하면, 희생 패턴(PP)이 제거된 빈 공간(ET)을 부분적으로 채우는 강유전체막(FEL)이 형성될 수 있다. 강유전체막(FEL)은 지르코늄(Zr), 실리콘(Si), 알루미늄(Al) 및 란탄(La) 중 적어도 하나가 도핑된(또는 함유된) 하프늄 산화물을 이용하여 형성될 수 있다. 강유전체막(FEL) 상에 빈 공간(ET)의 하부를 채우는 채움 물질(FM, filling material)이 형성될 수 있다. Hereinafter, a method of forming the ferroelectric pattern FE and the gate electrode GE will be described in detail with reference to FIGS. 11 to 13. 9 and 11, a ferroelectric film FEL partially filling the empty space ET from which the sacrificial pattern PP has been removed may be formed. The ferroelectric film FEL may be formed using hafnium oxide doped (or containing) at least one of zirconium (Zr), silicon (Si), aluminum (Al), and lanthanum (La). A filling material FM may be formed on the ferroelectric layer FEL to fill the lower portion of the empty space ET.
도 9 및 도 12를 참조하면, 채움 물질(FM)을 마스크로 강유전체막(FEL)을 선택적으로 식각하여, 강유전체 패턴(FE)이 형성될 수 있다. 다시 말하면, 강유전체막(FEL)이 챔퍼링되어 강유전체 패턴(FE)이 형성될 수 있다. 강유전체 패턴(FE)의 최상부의 상면(FEt)은 게이트 스페이서(GS)의 상면보다 낮아질 수 있다. 강유전체 패턴(FE)의 최상부의 상면(FEt)은 채움 물질(FM)의 상면과 공면을 이룰 수 있다.9 and 12, a ferroelectric pattern FE may be formed by selectively etching the ferroelectric layer FEL using the filling material FM as a mask. In other words, the ferroelectric film FEL may be chamfered to form the ferroelectric pattern FE. The upper surface FEt of the uppermost portion of the ferroelectric pattern FE may be lower than the upper surface of the gate spacer GS. The upper surface FEt of the uppermost portion of the ferroelectric pattern FE may be coplanar with the upper surface of the filling material FM.
도 9 및 도 13을 참조하면, 채움 물질(FM)이 선택적으로 제거될 수 있다. 강유전체 패턴(FE) 상에 제1 일함수 금속막을 형성하고, 이를 챔퍼링하여 제1 일함수 금속 패턴(WF1)이 형성될 수 있다. 제1 일함수 금속막을 챔퍼링하는 것은, 앞서 도 12를 참조하여 설명한 강유전체막(FEL)의 챔퍼링 공정과 실질적으로 동일할 수 있다.9 and 13, the filling material FM may be selectively removed. The first work function metal pattern WF1 may be formed on the ferroelectric pattern FE and chamfered to form the first work function metal pattern WF1. The chamfering of the first work function metal film may be substantially the same as the chamfering process of the ferroelectric film FEL described above with reference to FIG. 12.
제1 일함수 금속 패턴(WF1) 상에 빈 공간(ET)을 부분적으로 채우는 제2 일함수 금속막(WFL2)이 형성될 수 있다. 제2 일함수 금속막(WFL2)은 빈 공간(ET)을 완전히 채우지 않을 수 있다. 이로써, 제2 일함수 금속막(WFL2)에 리세스(RS)가 정의될 수 있다. 제2 일함수 금속막(WFL2)의 리세스(RS)를 채우는 채움 물질(FM)이 형성될 수 있다.A second work function metal film WFL2 partially filling the empty space ET may be formed on the first work function metal pattern WF1. The second work function metal film WFL2 may not completely fill the empty space ET. Thus, the recess RS may be defined in the second work function metal film WFL2. A filling material FM may be formed to fill the recess RS of the second work function metal film WFL2.
도 9 및 도 10a를 다시 참조하면, 채움 물질(FM)을 마스크로 제2 일함수 금속막(WFL2)을 챔퍼링하여, 제2 일함수 금속 패턴(WF2)이 형성될 수 있다. 채움 물질(FM)은 선택적으로 제거될 수 있다. 제2 일함수 금속 패턴(WF2)의 리세스(RS)를 채우는 배리어 패턴(BM) 및 전극 패턴(EL)이 순차적으로 형성될 수 있다.9 and 10A, a second work function metal pattern WF2 may be chamfered using the filling material FM as a mask to form a second work function metal pattern WF2. Filling material FM may be selectively removed. The barrier pattern BM and the electrode pattern EL may be sequentially formed to fill the recess RS of the second work function metal pattern WF2.
도 1 및 도 2a 내지 도 2d를 다시 참조하면, 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120)은 실리콘 산화막 또는 low-k 산화막을 포함할 수 있다. 일 예로, 상기 low-k 산화막은 SiCOH와 같이 탄소로 도핑된 실리콘 산화막을 포함할 수 있다. 제2 층간 절연막(120)은 CVD 공정에 의해 형성될 수 있다.Referring back to FIGS. 1 and 2A to 2D, a second
제2 층간 절연막(120) 및 제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 활성 콘택들(AC)이 형성될 수 있다. 제2 소자 분리막(ST2) 상에, 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 형성될 수 있다.Active contacts AC may be formed through the second
도 14a 내지 도 14c는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.14A to 14C are cross-sectional views taken along line A-A ', line B-B', and line C-C 'of FIG. 1 to illustrate semiconductor devices according to example embodiments. In the present embodiment, a detailed description of technical features that overlap with those described above with reference to FIGS. 1 and 2A to 2D will be omitted, and differences will be described in detail.
도 1및 도 14a 내지 도 14c를 참조하면, 강유전체 패턴(FE)과 제1 채널 영역(CH1) 사이 및 강유전체 패턴(FE)과 제2 채널 영역(CH2) 사이에 계면막(IL)이 개재될 수 있다. 계면막(IL)은 소자 분리막(ST)으로부터 수직하게 돌출된 제1 활성 패턴(AP1)의 상부를 덮을 수 있다. 구체적으로, 계면막(IL)은, 제1 채널 영역(CH1)의 상면 및 양 측벽들을 직접 덮을 수 있다. 계면막(IL)은 소자 분리막(ST)으로부터 수직하게 돌출된 제2 활성 패턴(AP2)의 상부를 덮을 수 있다. 구체적으로, 계면막(IL)은, 제2 채널 영역(CH2)의 상면 및 양 측벽들을 직접 덮을 수 있다. 일 예로, 계면막(IL)은 실리콘 산화막을 포함할 수 있다. 1 and 14A to 14C, an interfacial film IL may be interposed between the ferroelectric pattern FE and the first channel region CH1 and between the ferroelectric pattern FE and the second channel region CH2. Can be. The interfacial layer IL may cover the upper portion of the first active pattern AP1 that protrudes vertically from the device isolation layer ST. In detail, the interface film IL may directly cover the top surface and both sidewalls of the first channel region CH1. The interfacial layer IL may cover an upper portion of the second active pattern AP2 that protrudes vertically from the device isolation layer ST. In detail, the interface film IL may directly cover the top surface and both sidewalls of the second channel region CH2. For example, the interfacial film IL may include a silicon oxide film.
도 15는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 16a 내지 도 16c는 각각 도 15의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.15 is a plan view illustrating a semiconductor device according to example embodiments. 16A to 16C are cross-sectional views taken along lines A-A ', B-B', and C-C 'of FIG. 15, respectively. In the present embodiment, a detailed description of technical features that overlap with those described above with reference to FIGS. 1 and 2A to 2D will be omitted, and differences will be described in detail.
도 15 및 도 16a 내지 도 16c를 참조하면, 기판(100)의 일 영역 상에 활성 패턴들(AP)이 제공될 수 있다. 일 예로, 기판(100)의 상기 일 영역은 로직 셀 영역일 수 있다. 상기 로직 셀 영역 상에 로직 회로를 구성하는 로직 트랜지스터들이 배치될 수 있다.15 and 16A through 16C, active patterns AP may be provided on one region of the
기판(100) 상에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 기판(100)의 상부에 활성 패턴들(AP)을 정의할 수 있다. 활성 패턴들(AP)은 제2 방향(D2)으로 연장되는 라인 형태 또는 바(bar) 형태를 가질 수 있다.An isolation layer ST may be provided on the
소자 분리막(ST)은 서로 인접하는 한 쌍의 활성 패턴들(AP) 사이의 트렌치(TR)를 채울 수 있다. 소자 분리막(ST)의 상면은 활성 패턴들(AP)의 상면들보다 더 낮을 수 있다. The device isolation layer ST may fill the trench TR between the pair of active patterns AP adjacent to each other. Top surfaces of the device isolation layer ST may be lower than top surfaces of the active patterns AP.
활성 패턴(AP) 상에, 소스/드레인 패턴들(SD), 및 서로 인접하는 한 쌍의 소스/드레인 패턴들(SD) 사이에 개재된 채널 패턴(CHP)이 제공될 수 있다. 채널 패턴(CHP)은, 순차적으로 적층된 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)을 포함할 수 있다. 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 기판(100)의 상면에 수직한 제3 방향(D3)으로 서로 이격될 수 있다. 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 서로 수직적으로 중첩될 수 있다. 각각의 소스/드레인 패턴들(SD)은, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 일 측벽과 직접 접촉할 수 있다. 다시 말하면, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은, 서로 인접하는 한 쌍의 소스/드레인 패턴들(SD)을 연결할 수 있다.On the active pattern AP, a channel pattern CHP interposed between the source / drain patterns SD and a pair of source / drain patterns SD adjacent to each other may be provided. The channel pattern CHP may include first to third semiconductor patterns SP1, SP2, and SP3 that are sequentially stacked. The first to third semiconductor patterns SP1, SP2, and SP3 may be spaced apart from each other in a third direction D3 perpendicular to the upper surface of the
채널 패턴(CHP)의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 서로 동일한 두께를 가질 수 있으며, 또는 서로 다른 두께를 가질 수 있다. 일 예로, 채널 패턴(CHP)의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은, 제2 방향(D2)으로 서로 다른 최대 길이를 가질 수 있다. 일 예로, 제1 반도체 패턴(SP1)의 제2 방향(D2)으로의 최대 길이는 제1 길이일 수 있다. 제2 반도체 패턴(SP2)의 제2 방향(D2)으로의 최대 길이는 제2 길이일 수 있다. 상기 제1 길이는 상기 제2 길이보다 클 수 있다.The first to third semiconductor patterns SP1, SP2, and SP3 of the channel pattern CHP may have the same thickness or may have different thicknesses. For example, the first to third semiconductor patterns SP1, SP2, and SP3 of the channel pattern CHP may have different maximum lengths in the second direction D2. For example, the maximum length of the first semiconductor pattern SP1 in the second direction D2 may be a first length. The maximum length of the second semiconductor pattern SP2 in the second direction D2 may be a second length. The first length may be greater than the second length.
채널 패턴(CHP)의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 적어도 하나를 포함할 수 있다. 채널 패턴(CHP)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)을 포함하는 것으로 예시되어 있으나, 반도체 패턴들의 개수는 특별히 제한되지 않는다.The first to third semiconductor patterns SP1, SP2, and SP3 of the channel pattern CHP may include at least one of silicon (Si), germanium (Ge), and silicon-germanium (SiGe). The channel pattern CHP is illustrated as including the first to third semiconductor patterns SP1, SP2, and SP3, but the number of semiconductor patterns is not particularly limited.
각각의 소스/드레인 패턴들(SD)은, 채널 패턴(CHP)의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 및 활성 패턴(AP)을 씨드층으로 하여 형성된 에피택시얼 패턴일 수 있다. 일 예로, 소스/드레인 패턴(SD)은 그의 중간부(middle portion)에서 제2 방향(D2)으로의 최대 폭을 가질 수 있다 (도 16a 참조). 소스/드레인 패턴(SD)의 제2 방향(D2)으로의 폭은, 그의 상부에서 상기 중간부로 갈수록 증가할 수 있다. 소스/드레인 패턴(SD)의 제2 방향(D2)으로의 폭은, 상기 중간부에서 그의 하부로 갈수록 감소할 수 있다. 소스/드레인 패턴들(SD)은 p형의 불순물 영역들 또는 n형의 불순물 영역들일 수 있다. 일 예로, 소스/드레인 패턴들(SD)은 SiGe 또는 Si를 포함할 수 있다.Each of the source / drain patterns SD may be an epitaxial pattern formed by using the first to third semiconductor patterns SP1, SP2, SP3 and the active pattern AP as a seed layer of the channel pattern CHP. Can be. For example, the source / drain pattern SD may have a maximum width in the middle direction D2 in the middle portion thereof (see FIG. 16A). The width of the source / drain pattern SD in the second direction D2 may increase from the upper portion to the middle portion. The width of the source / drain pattern SD in the second direction D2 may decrease toward the lower portion of the source / drain pattern SD. The source / drain patterns SD may be p-type impurity regions or n-type impurity regions. For example, the source / drain patterns SD may include SiGe or Si.
채널 패턴(CHP)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제2 방향(D2)으로 서로 이격될 수 있다. 게이트 전극(GE)은 채널 패턴(CHP)과 수직적으로 중첩될 수 있다. 게이트 전극(GE)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다.Gate electrodes GE may be provided to cross the channel pattern CHP and extend in the first direction D1. The gate electrodes GE may be spaced apart from each other in the second direction D2. The gate electrode GE may vertically overlap the channel pattern CHP. A pair of gate spacers GS may be disposed on both sidewalls of the gate electrode GE. The gate capping pattern GP may be provided on the gate electrode GE.
각각의 게이트 전극들(GE)은 순차적으로 적층된 제1 일함수 금속 패턴(WF1), 제2 일함수 금속 패턴(WF2), 배리어 패턴(BM) 및 전극 패턴(EL)을 포함할 수 있다. 제1 일함수 금속 패턴(WF1)은 각각의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)을 둘러쌀 수 있다 (도 16b 참조). 다시 말하면, 제1 일함수 금속 패턴(WF1)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 각각의 상면, 바닥면 및 양 측벽들을 둘러쌀 수 있다. 즉, 본 실시예에 따른 트랜지스터들은 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터일 수 있다.Each gate electrode GE may include a first work function metal pattern WF1, a second work function metal pattern WF2, a barrier pattern BM, and an electrode pattern EL that are sequentially stacked. The first work function metal pattern WF1 may surround each of the first to third semiconductor patterns SP1, SP2, and SP3 (see FIG. 16B). In other words, the first work function metal pattern WF1 may surround the top surface, the bottom surface, and both sidewalls of each of the first to third semiconductor patterns SP1, SP2, and SP3. That is, the transistors according to the present embodiment may be a gate-all-around field effect transistor.
각각의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)과 제1 일함수 금속 패턴(WF1) 사이에 강유전체 패턴(FE)이 제공될 수 있다. 강유전체 패턴(FE)은 각각의 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)을 둘러쌀 수 있다. 강유전체 패턴(FE)은 활성 패턴(AP)의 상부와 제1 일함수 금속 패턴(WF1) 사이에 개재될 수 있다. 강유전체 패턴(FE)은 소자 분리막(ST)과 제1 일함수 금속 패턴(WF1) 사이에 개재될 수 있다. The ferroelectric pattern FE may be provided between each of the first to third semiconductor patterns SP1, SP2, and SP3 and the first work function metal pattern WF1. The ferroelectric pattern FE may surround each of the first to third semiconductor patterns SP1, SP2, and SP3. The ferroelectric pattern FE may be interposed between the upper portion of the active pattern AP and the first work function metal pattern WF1. The ferroelectric pattern FE may be interposed between the device isolation layer ST and the first work function metal pattern WF1.
강유전체 패턴(FE), 제1 일함수 금속 패턴(WF1), 제2 일함수 금속 패턴(WF2), 배리어 패턴(BM) 및 전극 패턴(EL)에 관한 구체적인 설명은, 앞서 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 것과 실질적으로 동일할 수 있다.The ferroelectric pattern FE, the first work function metal pattern WF1, the second work function metal pattern WF2, the barrier pattern BM, and the electrode pattern EL are described above with reference to FIGS. 1 and 2A to FIG. It may be substantially the same as described with reference to Figure 2d.
채널 패턴(CHP)의 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2) 사이에 제1 공간(SA1)이 정의될 수 있다. 다시 말하면, 수직하게 서로 인접하는 한 쌍의 반도체 패턴들(SP1, SP2, SP3) 사이에 제1 공간(SA1)이 정의될 수 있다.The first space SA1 may be defined between the first semiconductor pattern SP1 and the second semiconductor pattern SP2 of the channel pattern CHP. In other words, the first space SA1 may be defined between the pair of semiconductor patterns SP1, SP2, and SP3 that are vertically adjacent to each other.
강유전체 패턴(FE) 및 제1 일함수 금속 패턴(WF1)이 제1 공간(SA1)을 채울 수 있다. 강유전체 패턴(FE)은 제1 공간(SA1)을 콘포멀하게 채울 수 있다. 제1 일함수 금속 패턴(WF1)은, 강유전체 패턴(FE)을 제외한 제1 공간(SA1)의 남은 영역을 완전히 채울 수 있다. 제2 일함수 금속 패턴(WF2), 배리어 패턴(BM) 및 전극 패턴(EL)은 제1 공간(SA1)을 채우지 못할 수 있다. 제1 공간(SA1) 내의 강유전체 패턴(FE)은 소스/드레인 패턴(SD)과 접할 수 있다 (도 16a 참조). 다시 말하면, 제1 공간(SA1) 내의 강유전체 패턴(FE)은 게이트 전극(GE)과 소스/드레인 패턴(SD) 사이에 개재될 수 있다.The ferroelectric pattern FE and the first work function metal pattern WF1 may fill the first space SA1. The ferroelectric pattern FE may conformally fill the first space SA1. The first work function metal pattern WF1 may completely fill the remaining area of the first space SA1 except for the ferroelectric pattern FE. The second work function metal pattern WF2, the barrier pattern BM, and the electrode pattern EL may not fill the first space SA1. The ferroelectric pattern FE in the first space SA1 may contact the source / drain pattern SD (see FIG. 16A). In other words, the ferroelectric pattern FE in the first space SA1 may be interposed between the gate electrode GE and the source / drain pattern SD.
채널 패턴(CHP)의 최상부의 반도체 패턴, 즉 제3 반도체 패턴(SP3) 상에 제2 공간(SA2)이 정의될 수 있다. 제2 공간(SA2)은, 한 쌍의 게이트 스페이서들(GS), 게이트 캐핑 패턴(GP) 및 제3 반도체 패턴(SP3)에 의해 둘러싸인 공간일 수 있다.The second space SA2 may be defined on the uppermost semiconductor pattern of the channel pattern CHP, that is, the third semiconductor pattern SP3. The second space SA2 may be a space surrounded by the pair of gate spacers GS, the gate capping pattern GP, and the third semiconductor pattern SP3.
강유전체 패턴(FE), 제1 일함수 금속 패턴(WF1), 제2 일함수 금속 패턴(WF2) 및 전극 패턴(EL)이 제2 공간(SA2)을 채울 수 있다. 제2 공간(SA2)을 채우는 강유전체 패턴(FE), 제1 일함수 금속 패턴(WF1), 제2 일함수 금속 패턴(WF2) 및 전극 패턴(EL)의 형태는, 앞서 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 것과 유사할 수 있다.The ferroelectric pattern FE, the first work function metal pattern WF1, the second work function metal pattern WF2, and the electrode pattern EL may fill the second space SA2. The ferroelectric pattern FE filling the second space SA2, the first work function metal pattern WF1, the second work function metal pattern WF2, and the electrode pattern EL are previously described with reference to FIGS. 1 and 2A to 2. It may be similar to that described with reference to FIG. 2D.
기판(100)의 전면 상에 제1 층간 절연막(110) 및 제2 층간 절연막(120)이 제공될 수 있다. 제1 및 제2 층간 절연막들(110, 120)을 관통하여 소스/드레인 패턴들(SD)에 연결되는 활성 콘택들(AC)이 제공될 수 있다. The first
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.Although the embodiments of the present invention have been described above with reference to the accompanying drawings, the present invention may be embodied in other specific forms without changing the technical spirit or essential features thereof. Therefore, it should be understood that the embodiments described above are exemplary in all respects and not restrictive.
Claims (20)
상기 활성 패턴을 가로지르는 게이트 전극; 및
상기 활성 패턴과 상기 게이트 전극 사이에 개재된 강유전체 패턴을 포함하되,
상기 게이트 전극은:
상기 강유전체 패턴 상의 일함수 금속 패턴; 및
상기 일함수 금속 패턴의 상부에 정의된 리세스를 채우는 전극 패턴을 포함하고,
상기 강유전체 패턴의 최상부의 상면은 상기 리세스의 바닥보다 낮은 반도체 소자.
A substrate comprising an active pattern;
A gate electrode crossing the active pattern; And
A ferroelectric pattern interposed between the active pattern and the gate electrode,
The gate electrode is:
A work function metal pattern on the ferroelectric pattern; And
An electrode pattern filling a recess defined in an upper portion of the work function metal pattern,
And a top surface of the ferroelectric pattern is lower than a bottom of the recess.
상기 게이트 전극의 측벽 상의 게이트 스페이서를 더 포함하되,
상기 강유전체 패턴은, 상기 활성 패턴의 상면 상의 제1 부분, 및 상기 제1 부분으로부터 상기 게이트 스페이서의 내측벽을 따라 수직하게 연장되는 제2 부분을 포함하는 반도체 소자.
The method of claim 1,
Further comprising a gate spacer on sidewalls of the gate electrode,
The ferroelectric pattern includes a first portion on an upper surface of the active pattern, and a second portion extending vertically along the inner wall of the gate spacer from the first portion.
상기 강유전체 패턴은 지르코늄(Zr), 실리콘(Si), 알루미늄(Al) 및 란탄(La) 중 적어도 하나가 도핑된 하프늄 산화물을 포함하는 반도체 소자.
The method of claim 1,
The ferroelectric pattern includes a hafnium oxide doped with at least one of zirconium (Zr), silicon (Si), aluminum (Al) and lanthanum (La).
상기 강유전체 패턴 내에서 사방정계 결정 구조를 갖는 부분의 부피 비율은 10% 내지 50%인 반도체 소자.
The method of claim 3,
A semiconductor device having a volume ratio of a portion having a tetragonal crystal structure in the ferroelectric pattern is 10% to 50%.
상기 게이트 전극은, 상기 리세스를 채우며 상기 전극 패턴과 상기 일함수 금속 패턴 사이에 개재된 배리어 패턴을 더 포함하는 반도체 소자.
The method of claim 1,
The gate electrode may further include a barrier pattern filling the recess and interposed between the electrode pattern and the work function metal pattern.
상기 일함수 금속 패턴은, 제1 일함수 금속 패턴 및 상기 제1 일함수 금속 패턴 상의 제2 일함수 금속 패턴을 포함하고,
상기 제1 일함수 금속 패턴은 금속 질화막을 포함하며,
상기 제2 일함수 금속 패턴은 알루미늄 또는 실리콘이 함유된 금속 카바이드를 포함하는 반도체 소자.
The method of claim 1,
The work function metal pattern includes a first work function metal pattern and a second work function metal pattern on the first work function metal pattern,
The first work function metal pattern includes a metal nitride film,
The second work function metal pattern includes a metal carbide containing aluminum or silicon.
상기 기판 상에, 상기 활성 패턴을 정의하는 트렌치를 채우는 소자 분리막을 더 포함하되,
상기 활성 패턴의 상부는 상기 소자 분리막 위로 수직하게 돌출되고,
상기 강유전체 패턴은, 상기 활성 패턴의 상기 상부의 상면 및 양 측벽들 상에 제공된 반도체 소자.
The method of claim 1,
On the substrate, further comprising a device isolation layer for filling the trench defining the active pattern,
An upper portion of the active pattern protrudes vertically above the device isolation layer,
The ferroelectric pattern is provided on the upper surface and both sidewalls of the upper portion of the active pattern.
상기 활성 패턴 상에 서로 이격되어 수직하게 적층된 한 쌍의 반도체 패턴들을 더 포함하되,
상기 강유전체 패턴 및 상기 일함수 금속 패턴은, 상기 한 쌍의 반도체 패턴들 사이의 공간을 채우는 반도체 소자.
The method of claim 1,
Further comprising a pair of semiconductor patterns stacked vertically spaced apart from each other on the active pattern,
The ferroelectric pattern and the work function metal pattern fill a space between the pair of semiconductor patterns.
상기 제1 및 제2 활성 패턴들을 가로지르는 게이트 전극; 및
상기 제1 및 제2 활성 패턴들과 상기 게이트 전극 사이에 개재된 강유전체 패턴을 포함하되,
상기 게이트 전극은:
상기 강유전체 패턴 상의 일함수 금속 패턴; 및
상기 일함수 금속 패턴의 상부에 정의된 리세스를 채우는 전극 패턴을 포함하고,
상기 제1 활성 패턴 상의 상기 리세스의 바닥과 상기 강유전체 패턴의 최상부의 상면과의 높이 차이는, 상기 제2 활성 패턴 상의 상기 리세스의 바닥과 상기 강유전체 패턴의 최상부의 상면과의 높이 차이와 다른 반도체 소자.
A substrate including a first active pattern and a second active pattern;
A gate electrode crossing the first and second active patterns; And
A ferroelectric pattern interposed between the first and second active patterns and the gate electrode,
The gate electrode is:
A work function metal pattern on the ferroelectric pattern; And
An electrode pattern filling a recess defined in an upper portion of the work function metal pattern,
The height difference between the bottom of the recess on the first active pattern and the top surface of the top of the ferroelectric pattern is different from the height difference between the bottom of the recess on the second active pattern and the top surface of the top of the ferroelectric pattern Semiconductor device.
상기 게이트 전극의 측벽 상의 게이트 스페이서를 더 포함하되,
상기 강유전체 패턴은, 상기 제1 활성 패턴의 상면 상의 제1 부분, 및 상기 제1 부분으로부터 상기 게이트 스페이서의 내측벽을 따라 수직하게 연장되는 제2 부분을 포함하는 반도체 소자.
The method of claim 9,
Further comprising a gate spacer on sidewalls of the gate electrode,
The ferroelectric pattern includes a first portion on an upper surface of the first active pattern, and a second portion extending vertically along an inner wall of the gate spacer from the first portion.
상기 강유전체 패턴은 지르코늄(Zr), 실리콘(Si), 알루미늄(Al) 및 란탄(La) 중 적어도 하나가 도핑된 하프늄 산화물을 포함하는 반도체 소자.
The method of claim 9,
The ferroelectric pattern includes a hafnium oxide doped with at least one of zirconium (Zr), silicon (Si), aluminum (Al) and lanthanum (La).
상기 강유전체 패턴 내에서 사방정계 결정 구조를 갖는 부분의 부피 비율은 10% 내지 50%인 반도체 소자.
The method of claim 11,
A semiconductor device having a volume ratio of a portion having a tetragonal crystal structure in the ferroelectric pattern is 10% to 50%.
상기 게이트 전극은, 상기 리세스를 채우며 상기 전극 패턴과 상기 일함수 금속 패턴 사이에 개재된 배리어 패턴을 더 포함하는 반도체 소자.
The method of claim 9,
The gate electrode may further include a barrier pattern filling the recess and interposed between the electrode pattern and the work function metal pattern.
상기 제1 활성 패턴 및 상기 제2 활성 패턴 상에 각각 제공된 제1 소스/드레인 패턴 및 제2 소스/드레인 패턴을 더 포함하되,
상기 제1 및 제2 소스/드레인 패턴들은 상기 게이트 전극의 일 측에 인접하고,
상기 제1 및 제2 소스/드레인 패턴들은 서로 다른 도전형을 갖는 반도체 소자.
The method of claim 9,
Further comprising a first source / drain pattern and a second source / drain pattern provided on the first active pattern and the second active pattern, respectively,
The first and second source / drain patterns are adjacent to one side of the gate electrode,
The first and second source / drain patterns may have different conductivity types.
상기 일함수 금속 패턴은, 제1 일함수 금속 패턴 및 상기 제1 일함수 금속 패턴 상의 제2 일함수 금속 패턴을 포함하고,
상기 제1 활성 패턴 상의 상기 제1 일함수 금속 패턴의 두께는 상기 제2 활성 패턴 상의 상기 제1 일함수 금속 패턴의 두께와 다른 반도체 소자.
The method of claim 9,
The work function metal pattern includes a first work function metal pattern and a second work function metal pattern on the first work function metal pattern,
The thickness of the first work function metal pattern on the first active pattern is different from the thickness of the first work function metal pattern on the second active pattern.
상기 활성 패턴을 가로지르는 게이트 전극;
상기 게이트 전극의 측벽 상의 게이트 스페이서; 및
상기 활성 패턴과 상기 게이트 전극 사이에 개재된 강유전체 패턴을 포함하되,
상기 강유전체 패턴은, 상기 활성 패턴의 상면 상의 제1 부분, 및 상기 제1 부분으로부터 상기 게이트 스페이서의 내측벽을 따라 수직하게 연장되는 제2 부분을 포함하고,
상기 게이트 전극은, 상기 강유전체 패턴 상의 제1 일함수 금속 패턴, 및 상기 제1 일함수 금속 패턴 상의 제2 일함수 금속 패턴을 포함하며,
상기 제2 일함수 금속 패턴은 상기 제2 부분의 상면을 덮는 반도체 소자.
A substrate comprising an active pattern;
A gate electrode crossing the active pattern;
A gate spacer on sidewalls of the gate electrode; And
A ferroelectric pattern interposed between the active pattern and the gate electrode,
The ferroelectric pattern includes a first portion on an upper surface of the active pattern, and a second portion extending vertically along an inner wall of the gate spacer from the first portion,
The gate electrode includes a first work function metal pattern on the ferroelectric pattern, and a second work function metal pattern on the first work function metal pattern,
The second work function metal pattern covers the top surface of the second portion.
상기 게이트 전극은, 상기 제2 일함수 금속 패턴의 상부에 정의된 리세스를 채우는 전극 패턴을 더 포함하고,
상기 제2 부분의 상면은 상기 리세스의 바닥보다 낮은 반도체 소자.
The method of claim 16,
The gate electrode further includes an electrode pattern filling a recess defined on an upper portion of the second work function metal pattern,
And a top surface of the second portion is lower than a bottom of the recess.
상기 강유전체 패턴은 지르코늄(Zr), 실리콘(Si), 알루미늄(Al) 및 란탄(La) 중 적어도 하나가 도핑된 하프늄 산화물을 포함하는 반도체 소자.
The method of claim 16,
The ferroelectric pattern includes a hafnium oxide doped with at least one of zirconium (Zr), silicon (Si), aluminum (Al) and lanthanum (La).
상기 제1 일함수 금속 패턴은 금속 질화막을 포함하며,
상기 제2 일함수 금속 패턴은 알루미늄 또는 실리콘이 함유된 금속 카바이드를 포함하는 반도체 소자.
The method of claim 16,
The first work function metal pattern includes a metal nitride film,
The second work function metal pattern includes a metal carbide containing aluminum or silicon.
상기 기판 상에, 상기 활성 패턴을 정의하는 트렌치를 채우는 소자 분리막을 더 포함하되,
상기 활성 패턴의 상부는 상기 소자 분리막 위로 수직하게 돌출되고,
상기 강유전체 패턴은, 상기 활성 패턴의 상기 상부의 상면 및 양 측벽들 상에 제공된 반도체 소자. The method of claim 16,
On the substrate, further comprising a device isolation layer for filling the trench defining the active pattern,
An upper portion of the active pattern protrudes vertically above the device isolation layer,
The ferroelectric pattern is provided on the upper surface and both sidewalls of the upper portion of the active pattern.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right |