KR20160007338A - METAL GATE STACK HAVING TaAICN LAYER - Google Patents
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- 229910052751 metal Inorganic materials 0.000 title claims description 25
- 239000002184 metal Substances 0.000 title claims description 25
- 238000009736 wetting Methods 0.000 claims abstract description 77
- 239000000758 substrate Substances 0.000 claims abstract description 66
- 239000004065 semiconductor Substances 0.000 claims abstract description 57
- 230000000903 blocking effect Effects 0.000 claims abstract description 34
- -1 tantalum aluminum carbon Chemical compound 0.000 claims abstract description 9
- 239000010410 layer Substances 0.000 claims description 366
- 238000000034 method Methods 0.000 claims description 102
- 229910052757 nitrogen Inorganic materials 0.000 claims description 19
- 230000005669 field effect Effects 0.000 claims description 14
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 14
- 125000004433 nitrogen atom Chemical group N* 0.000 claims description 13
- 239000012535 impurity Substances 0.000 claims description 7
- 230000000149 penetrating effect Effects 0.000 claims description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 4
- 239000011229 interlayer Substances 0.000 claims description 3
- 125000004432 carbon atom Chemical group C* 0.000 claims 1
- 230000008569 process Effects 0.000 description 59
- 230000006870 function Effects 0.000 description 51
- 239000000463 material Substances 0.000 description 31
- 230000004888 barrier function Effects 0.000 description 23
- 229910052782 aluminium Inorganic materials 0.000 description 17
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 17
- 238000005229 chemical vapour deposition Methods 0.000 description 15
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 14
- 238000005240 physical vapour deposition Methods 0.000 description 14
- 238000000231 atomic layer deposition Methods 0.000 description 13
- 238000004519 manufacturing process Methods 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 238000005530 etching Methods 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- 229910052799 carbon Inorganic materials 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- 239000002019 doping agent Substances 0.000 description 10
- 239000000126 substance Substances 0.000 description 10
- 239000003989 dielectric material Substances 0.000 description 9
- 239000010936 titanium Substances 0.000 description 9
- 238000000151 deposition Methods 0.000 description 8
- 239000007789 gas Substances 0.000 description 8
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 8
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 6
- 150000001721 carbon Chemical group 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- 238000012545 processing Methods 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 6
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 5
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 5
- 238000000137 annealing Methods 0.000 description 5
- 230000001965 increasing effect Effects 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 238000001459 lithography Methods 0.000 description 5
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 5
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- 229910010271 silicon carbide Inorganic materials 0.000 description 5
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- RVSGESPTHDDNTH-UHFFFAOYSA-N alumane;tantalum Chemical compound [AlH3].[Ta] RVSGESPTHDDNTH-UHFFFAOYSA-N 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- VOITXYVAKOUIBA-UHFFFAOYSA-N triethylaluminium Chemical compound CC[Al](CC)CC VOITXYVAKOUIBA-UHFFFAOYSA-N 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- VSLPMIMVDUOYFW-UHFFFAOYSA-N dimethylazanide;tantalum(5+) Chemical compound [Ta+5].C[N-]C.C[N-]C.C[N-]C.C[N-]C.C[N-]C VSLPMIMVDUOYFW-UHFFFAOYSA-N 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- JLTRXTDYQLMHGR-UHFFFAOYSA-N trimethylaluminium Chemical compound C[Al](C)C JLTRXTDYQLMHGR-UHFFFAOYSA-N 0.000 description 2
- GETQZCLCWQTVFV-UHFFFAOYSA-N trimethylamine Chemical compound CN(C)C GETQZCLCWQTVFV-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- 229910005540 GaP Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910006249 ZrSi Inorganic materials 0.000 description 1
- RQMIWLMVTCKXAQ-UHFFFAOYSA-N [AlH3].[C] Chemical compound [AlH3].[C] RQMIWLMVTCKXAQ-UHFFFAOYSA-N 0.000 description 1
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 description 1
- 238000002679 ablation Methods 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 239000004964 aerogel Substances 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- UQZIWOQVLUASCR-UHFFFAOYSA-N alumane;titanium Chemical compound [AlH3].[Ti] UQZIWOQVLUASCR-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- HZXMRANICFIONG-UHFFFAOYSA-N gallium phosphide Chemical compound [Ga]#P HZXMRANICFIONG-UHFFFAOYSA-N 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 239000002346 layers by function Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229920000052 poly(p-xylylene) Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- UVGLBOPDEUYYCS-UHFFFAOYSA-N silicon zirconium Chemical compound [Si].[Zr] UVGLBOPDEUYYCS-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- OEIMLTQPLAGXMX-UHFFFAOYSA-I tantalum(v) chloride Chemical compound Cl[Ta](Cl)(Cl)(Cl)Cl OEIMLTQPLAGXMX-UHFFFAOYSA-I 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
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Abstract
Description
관련 출원의 상호 참조Cross reference of related application
본 출원은 2011년 9월 24일에 출원된 미국 특허 출원 제13/244,355호의 부분 계속 출원인, 2014년 7월 10일에 출원된 미국 특허 출원 제14/328,299호의 부분 계속 출원이고, 참조에 의해 그 전체 발명개시가 여기에 통합되는, 2014년 9월 26일에 출원된 미국 특허 출원 제62/056,278호에 우선권을 주장한다. This application is a continuation-in-part of U.S. Patent Application No. 14 / 328,299, filed on July 10, 2014, which is a continuation-in-part of U.S. Patent Application No. 13 / 244,355, filed September 24, 2011, Priority is claimed on U.S. Provisional Patent Application No. 62 / 056,278, filed September 26, 2014, the entire disclosure of which is incorporated herein by reference.
기술 분야Technical field
본 발명은 반도체 집적 회로에 관한 것이고, 보다 구체적으로는 TaAlCN층을 갖는 금속 게이트 스택에 관한 것이다.The present invention relates to a semiconductor integrated circuit, and more particularly to a metal gate stack having a TaAlCN layer.
반도체 집적 회로(integrated circuit, IC) 산업은 급속한 성장을 이루었다. IC 재료 및 설계에서의 기술 진보는 각 세대가 이전 세대보다 더 작고 더 복잡한 회로를 갖는 IC 세대를 생산하였다. 이러한 진보는 IC 처리 및 제조에서의 복잡성을 증가시켰고, 이러한 진보가 실현되기 위해서 IC 처리 및 제조에서 유사한 개발이 필요로 되었다. IC 진화의 과정에서 기하학적 크기[즉, 제조 공정을 사용하여 생성될 수 있는 최소 컴포넌트(또는 선)]는 감소되면서 기능적인 밀도(즉, 칩 면적당 상호 접속된 디바이스들의 개수)는 증가되었다. 이러한 스케일링 다운 공정은 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이점을 제공한다. 이러한 스케일링 다운은 또한 IC를 처리하고 제조하는데 있어서 복잡성을 증가시켜왔고, 이러한 진보들을 실현하기 위해서는, IC 처리 및 제조에 있어서 마찬가지의 개발이 필요로 되었다.The semiconductor integrated circuit (IC) industry has achieved rapid growth. Technological advances in IC materials and design have produced IC generations with each generation having smaller and more complex circuits than previous generations. This advancement has increased the complexity in IC processing and manufacturing, and similar advances in IC processing and manufacturing have been required for this advancement to be realized. In the course of IC evolution, the functional density (i.e., the number of interconnected devices per chip area) has been increased as the geometric size (i. E., The minimum component (or line) that can be created using the manufacturing process) has decreased. This scaling down process generally provides benefits by increasing production efficiency and lowering the associated costs. This scaling down has also increased the complexity in processing and manufacturing ICs, and similar developments in IC processing and manufacturing have been required to realize these advances.
종래의 게이트 스택은 게이트 유전체층, 게이트 유전체층 상부에 배치된 일함수층, 일함수층 상부에 배치된 탄탈 질화물(TaN) 차단층과 같은 차단층, 차단층 상부에 배치된 티타늄(Ti) 습윤층과 같은 습윤층, 및 습윤층 상부에 배치된 알루미늄(Al) 도전성 층과 같은 도전성 층을 포함한다. TaN 차단층은 바람직한 차단 능력 미만의 차단력을 제공하고, 처리 공정 동안에 알루미늄 도전층으로부터 알루미늄 불순물이 게이트 유전체층에 침투할 수 있다는 것이 관찰되었다. 또한, Ti 습윤층은 Al 도전성 층에 충분한 습윤성을 제공하지만, 처리 공정 동안에 Ti 습윤층과 Al 도전성 층 사이에서 상 변환(phase transformation)이 발생하고, 이것은 처리 공정 동안에 TaN 차단층의 부분들이 Ti와 상호작용하는 것으로 이어지고, 결국 TaN 차단층의 부분들이 누락하는 것으로 이어진다(다르게 말하면, 처리 공정 동안에 TaN 차단층의 부분들이 소모됨)는 것이 관찰되었다. TaN 차단층의 누락 부분들은 알루미늄 불순물이 게이트 유전체층에 침투하는 것을 방지하는 TaN 차단층의 능력을 더욱 최소화시킨다. 그러한 상 변환 및 TaN 차단층의 누락 부분들은 또한 게이트 스택이 탄탈 알루미늄(TaAl) 습윤층을 포함할 때 관찰되었다.Conventional gate stacks include a gate dielectric layer, a work function layer disposed over the gate dielectric layer, a barrier layer such as a tantalum nitride (TaN) barrier layer disposed over the work function layer, a titanium (Ti) wetting layer disposed over the barrier layer, The same wetting layer, and an aluminum (Al) conductive layer disposed over the wetting layer. It has been observed that the TaN barrier layer provides a blocking power below the desired blocking capability and aluminum impurities from the aluminum conductive layer can penetrate the gate dielectric layer during the processing process. In addition, while the Ti wetting layer provides sufficient wettability to the Al conductive layer, a phase transformation occurs between the Ti wetting layer and the Al conductive layer during the treatment process, (In other words, portions of the TaN barrier layer were consumed during the treatment process), leading to the interaction of the TaN barrier layer and eventually the portions of the TaN barrier layer. The missing portions of the TaN barrier layer further minimize the ability of the TaN barrier layer to prevent aluminum impurities from penetrating the gate dielectric layer. Such phase transitions and missing portions of the TaN barrier layer were also observed when the gate stack included a tantalum aluminum (TaAl) wetting layer.
이러한 문제를 해결하기 위해, 본 발명개시는 종래의 게이트 스택의 분리된 TaN 차단층 및 Ti 습윤층을 TaAlCN 다기능 차단/습윤층(242)으로 대체한다. TaAlN의 차단력은 TiN 및 TaN의 차단력을 초과한다(구체적으로, TaAlCN > TaAlC >> TaN의 차단력). 또한, TaAlCN은 Al 도전성 층에 대해 충분한 습윤성을 제공한다. 따라서, TaAlCN 다기능 차단/습윤층은 향상된 차단력 및 습윤성을 제공하고, 이것은 종래의 TaN 차단층/Ti 습윤층을 포함하는 게이트 스택에 비해 감소된 누설 전류 및 향상된 디바이스 성능으로 이어진다. 구체적으로는, TaAlCN는 다양한 실시예에 따른 집적 회로 디바이스(200) 및 그 제조 방법(100)에서 해결된 바와 같은, 형성, 입자/잔여물 문제의 관점에서, 예를 들어 티타늄 알루미늄 탄소 질화물(titanium aluminum carbon nitride; TiAlCN)을 포함하는, 다른 재료들보다 더 많은 도전 과제들을 갖는다. 상이한 실시예들이 상이한 이점을 가질 수 있고, 어떤 실시예에 반드시 필요로 되는 특별한 이점은 없다.To address this problem, the present disclosure replaces the isolated TaN barrier layer and the Ti wetting layer of a conventional gate stack with a TaAlCN multi-functional barrier /
본 발명개시는 많은 상이한 실시예들을 제공한다. 일부 실시예에 있어서, 집적 회로 디바이스는 반도체 기판 및 반도체 기판 상부에 배치된 게이트 스택을 포함한다. 게이트 스택은 반도체 기판 상부에 배치된 게이트 유전체층; 게이트 유전체층 상부에 배치된 다기능 차단/습윤층으로서 탄탈 알루미늄 탄소 질화물(tantalum aluminum carbon nitride; TaAlCN)을 포함하는 다기능 차단/습윤층; 다기능 차단/습윤층 상부에 배치된 일함수층; 및 일함수층 상부에 배치된 도전성 층을 더 포함한다.The present disclosure provides many different embodiments. In some embodiments, the integrated circuit device includes a semiconductor substrate and a gate stack disposed over the semiconductor substrate. The gate stack comprising: a gate dielectric layer disposed over the semiconductor substrate; A multifunctional blocking / wetting layer comprising tantalum aluminum carbon nitride (TaAlCN) as a multifunctional blocking / wetting layer disposed over the gate dielectric layer; A work function layer disposed on top of the multifunction interception / wetting layer; And a conductive layer disposed over the work function layer.
일부 다른 실시예에 있어서, 집적 회로 디바이스는 n채널 전계 효과 트랜지스터를 위한 제 1 영역, 및 p채널 전계 효과 트랜지스터를 위한 제 2 영역을 갖는 반도체 기판; 제 1 영역 내의 반도체 기판 상부에 배치된 제 1 게이트 스택; 및 제 2 영역 내의 반도체 기판 상부에 배치된 제 2 게이트 스택을 포함한다. 제 1 게이트 스택은 반도체 기판 상부에 배치된 하이-k 유전체층, 하이-k 유전체층 상부에 배치된 제 1 탄탈 알루미늄 탄소 질화물(tantalum aluminum carbon nitride; TaAlCN)층, 및 제 1 TaAlCN층 상에 직접 배치된 제 1 일함수를 갖는 n 일함수(n work function; nWF) 금속층을 포함한다. 제 2 게이트 스택은 반도체 기판 상부에 배치된 하이-k 유전체층, 하이-k 유전체층 상부에 배치된 제 1 TaAlCN층, 및 제 1 TaAlCN층 상에 직접 배치된 제 2 일함수를 갖는 p 일함수(p work function; pWF) 금속층을 포함하고, 제 2 일함수는 제 1 일함수보다 크다.In some other embodiments, an integrated circuit device includes a semiconductor substrate having a first region for an n-channel field effect transistor and a second region for a p-channel field effect transistor; A first gate stack disposed over the semiconductor substrate in the first region; And a second gate stack disposed over the semiconductor substrate in the second region. The first gate stack comprises a high-k dielectric layer disposed over the semiconductor substrate, a first tantalum aluminum carbon nitride (TaAlCN) layer disposed over the high-k dielectric layer, and a second tantalum aluminum nitride layer disposed directly on the first TaAlCN layer And a n work function (nWF) metal layer having a first work function. The second gate stack comprises a high-k dielectric layer disposed on top of the semiconductor substrate, a first TaAlCN layer disposed over the high-k dielectric layer, and a p-work function p (p) having a second work function disposed directly on the first TaAlCN layer. work function (pWF) metal layer, and the second work function is larger than the first work function.
일부 또다른 실시예에 있어서, 방법은 반도체 기판 상부에 게이트 스택을 형성하는 단계; 게이트 스택을 둘러싸는 층간 유전체(interlayer dielectric; ILD)층을 형성하는 단계; 게이트 스택을 적어도 부분적으로 제거하는 것에 의해 ILD층 내에 개구부를 형성하는 단계; 및 다기능 차단/습윤층, 다기능 차단/습윤층 상부의 일함수층, 및 일함수층 상부의 도전성 층을 형성하는 단계를 포함한다. 다기능 차단/습윤층, 일함수층, 및 도전성 층은 개구부를 충진한다. 다기능 차단/습윤층은 제 1 탄탈 알루미늄 탄소 질화물(TaAlCN)층을 포함한다.In some other embodiments, the method includes forming a gate stack over a semiconductor substrate; Forming an interlayer dielectric (ILD) layer surrounding the gate stack; Forming an opening in the ILD layer by at least partially removing the gate stack; And forming a multifunction intercepting / wetting layer, a workfunction layer over the multifunction interception / wetting layer, and a conductive layer over the workfunctioning layer. The multifunction interception / wetting layer, work function layer, and conductive layer fill the openings. The multi-functional barrier / wetting layer comprises a first tantalum aluminum carbon nitride (TaAlCN) layer.
본 개시는 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 여러 도면은 일정한 비율로 그려지지 않았으며, 단지 예시의 목적으로만 사용됨이 강조된다. 실제, 여러 피쳐의 치수는 논의의 명료함을 위해 임의로 증감될 수 있다.
도 1은 본 개시의 다양한 양상에 따른 집적 회로 디바이스를 제조하는 방법의 흐름도이다.
도 2 내지 도 7은 본 개시의 다양한 양상에 의한 도 1의 방법의 여러 단계 동안의 집적 회로 디바이스의 개략 단면도이다.
도 8 내지 도 11은 다양한 실시예에 따라 구성된 집적 회로 디바이스의 개략 단면도이다.
도 12는 일부 실시예들에 따른 집적 회로 디바이스의 개략 상면도이다.
도 13 및 도 14는 일부 실시예들에 따른 도 12의 집적 회로 디바이스의 개략 단면도이다.This disclosure is best understood from the following detailed description when read in conjunction with the accompanying drawings. According to industry standard practice, the drawings are not drawn to scale, emphasizing that they are used for illustrative purposes only. In practice, the dimensions of various features may be arbitrarily increased or decreased for clarity of discussion.
1 is a flow diagram of a method for manufacturing an integrated circuit device in accordance with various aspects of the present disclosure.
2 through 7 are schematic cross-sectional views of an integrated circuit device during various stages of the method of FIG. 1 according to various aspects of the present disclosure.
8-11 are schematic cross-sectional views of an integrated circuit device constructed in accordance with various embodiments.
12 is a schematic top view of an integrated circuit device in accordance with some embodiments.
Figures 13 and 14 are schematic cross-sectional views of the integrated circuit device of Figure 12 in accordance with some embodiments.
이하의 개시는 본 발명의 상이한 피쳐(feature)들을 구현하기 위한 많은 상이한 실시예 또는 예시들을 제공한다. 본 발명개시를 간략화하기 위해서 컴포넌트 및 배치의 구체적인 예들이 이하에 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들면, 다음의 설명에서 제 2 피쳐 상부 또는 위에 제 1 피쳐를 형성하는 것은 제 1 피쳐와 제 2 피쳐가 직접 접촉하여 형성된 실시예를 포함할 수 있고, 또한 제 1 피쳐와 제 2 피쳐가 직접 접촉하지 않도록 제 1 피쳐와 제 2 피쳐 사이에 추가의 피쳐가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다. The following disclosure provides many different embodiments or examples for implementing the different features of the present invention. Specific examples of components and arrangements for simplifying the disclosure of the present invention are described below. Of course, these are for illustrative purposes only and are not intended to be limiting. For example, in the following description, forming the first feature on or above the second feature may include an embodiment in which the first feature and the second feature are formed in direct contact, and the first feature and the second feature Embodiments may also include additional features that may be formed between the first feature and the second feature to avoid direct contact. In addition, the present disclosure may repeat the reference numerals and / or characters in various examples. Such repetition is for simplicity and clarity, and such repetition itself does not describe the relationship between the various embodiments and / or configurations disclosed.
도 1은 본 개시의 다양한 양상에 따른 집적 회로 디바이스를 제조하는 방법(100)의 부분적인 또는 전체적인 흐름도이다. 방법(100)은 기판 상부에 게이트 구조가 형성되는 블록(110)에서 시작한다. 게이트 구조는 기판 상부에 배치된 하이-k 유전체층, 및 하이-k 유전체층 상부에 배치된 더미 게이트를 포함하는 게이트 스택을 갖는다. 블록(120)에서, 게이트 구조로부터 더미 게이트가 제거되어 거기에 개구부를 형성한다. 블록(130)에서, 다기능 차단/습윤층, 일함수층, 및 도전층이 개구부를 채우도록 형성된다. 다기능 차단/습윤층은 하이-k 유전체층 상부에 형성되고, 일함수층은 다기능 차단/습윤층 상부에 형성되고, 도전층은 일함수층 상부에 형성된다. 다기능 차단/습윤층은 일함수층과 함께 충분한 습윤성(다르게 말하면, 소망의 계면 품질)을 제공하면서 처리 동안에 금속 불순물이 (예를 들면, 도전층으로부터) 하이-k 유전체층에 침투하는 것을 충분히 방지(또는 감소)하는 재료를 포함한다. 방법(100)은 블록(140)로 계속되어 집적 회로 디바이스의 제작을 완료할 수 있다. 방법(100) 이전, 도중 및 이후에 추가의 단계가 제공될 수 있고, 설명된 단계는 방법(100)의 추가의 실시예를 위해 대체 또는 제거될 수 있다. 1 is a partial or complete flowchart of a
일부 실시예에 있어서, 동작(110)과 동작(120) 사이에서 소스 및 드레인 피쳐가 더미 게이트의 양측 상의 활성 영역 내에 형성될 수 있다. 일례에 있어서, 소스 및 드레인 피쳐를 형성하기 위해 도펀트(예를 들어, 인)를 도입하도록 이온 주입 공정이 수행되고, 어닐링 공정이 도판트를 활성화하기 위해 후속될 수 있다. 다른 실시예에 있어서, 소스 및 드레인을 형성하기 위한 절차가 구현될 수 있다. 상기 절차는 저농도 도핑 드레인(lightly doped drain; LDD) 피쳐를 형성하기 위해 제 1 이온 주입 공정을 수행하는 단계; 성막 및 이방성 에칭에 의해 게이트 스페이서를 형성하는 단계; 게이트 스페이서와 정렬된 고농도 도핑된 소스 및 드레인을 형성하기 위해 제 2 이온 주입 공정를 수행하는 단계를 포함할 수 있고; 도판트를 활성화 시키기 위해 어닐링 공정이 후속될 수 있다. 또 다른 예에서, 소스 및 드레인은 적절한 절차에 의해 스트레인(strain) 효과를 가지고 형성된다. 상기 절차는 소스 및 드레인 영역 내의 기판이 리세싱되도록 에칭되는 것, 및 기판과 상이한 반도체 재료가 인시튜(in-situ) 도핑으로 선택적 에피택시 성장에 의해 리세싱 내에 에피택셜 성장되는 것을 포함할 수 있다. 반도체 재료는 이동성 향상을 위해, 실리콘 탄화물의 이용에 의한 n채널 전계 효과 트랜지스터에 대한 인장성 스트레인 및 실리콘 게르마늄의 이용에 의한 p채널 전계 효과 트랜지스터에 대한 압축성 스트레인과 같은, 채널에 대한 적절한 스트레인을 제공하도록 선택된다.In some embodiments, between
방법(100)은 다양한 실시예들을 가질 수 있다. 일부 실시예에 있어서, 방법(100)은, 더미 게이트의 제거 이후에 하이-k 유전체층이 형성되는, 하이-k 라스트 공정을 대안적으로 구현할 수 있다. 본 실시예에서 나아가면, 블록(110)에서, 게이트 유전체(예를 들어, 실리콘 산화물) 및 게이트 전극(예를 들어, 폴리실리콘)을 포함하는 게이트 스택이 성막되고 패터닝된다. 블록(120)에서, 게이트 유전체와 게이트 전극 모두 제거되고, 그 결과 게이트 트렌치(gate trench)가 된다. 블록(130)에서 하이-k 유전체층 및 게이트 전극이 성막 및, 화학 기계적 연마(chemical mechanical polishing; CMP)와 같은 연마에 의해 게이트 트렌치 내에 형성된다. 게이트 전극은 다기능 차단/습윤층, 일함수층, 및 도전성 층을 포함한다. The
도 2 내지 도 7은 도 1의 방법(100)에 따른 여러 제조 단계에서의 집적 회로 소자(200)의 개략적인 단면도를 부분적으로 또는 전체적으로 나타낸다. 도 2 내지 도 7은 본 개시의 발명 개념을 더 잘 이해하기 위해서 명료함을 위해 간략화되었다. 집적 회로 디바이스(200)이 도 2 내지 도 7을 참조하여 설명되고, 방법(100)이 또한 일부 실시예에 따라 상세하게 잘 설명된다.2-7 illustrate, in part or in whole, a schematic cross-sectional view of an
도시된 실시예에 있어서, 집적 회로 디바이스(200)는 n채널 전계 효과 트랜지스터(n-channel field effect transistor;NFET) 또는 p채널 전계 효과 트랜지스터(p-channel field effect transistor;PFET)와 같은 전계-효과 트랜지스터 디바이스를 포함한다. 집적 회로 소자(200)는 저항기, 캐패시터, 인덕터 및/또는 퓨즈와 같은 수동 컴포넌트; 금속 산화막 반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field effect transistor, MOSFET), 상보형 금속 산화막 반도체 트랜지스터(complementary metal-oxide-semiconductor transistor, CMOS), 고전압 트랜지스터, 및/또는 고주파수 트랜지 스터와 같은 능동 컴포넌트; 다른 적합한 컴포넌트; 또는 그 조합을 포함하는 메모리 셀 및/또는 로직 회로에 포함될 수 있다. 추가의 피쳐가 집적 회로 디바이스(200)에서 추가될 수 있고, 이하 설명된 피쳐의 일부는 집적 회로 디바이스(200)의 다른 실시예에서 대체 또는 제거될 수 있다.In the illustrated embodiment, the
도 2에서 집적 회로 디바이스(200)는 기판(210)을 포함한다. 도시된 실시예에 있어서, 기판(210)은 실리콘을 포함하는 반도체 기판이다. 대안적으로 또는 추가적으로, 기판(210)은 게르마늄과 같은 다른 원소 반도체; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소 및/또는 인듐 안티모나이드를 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 그 조합을 포함할 수 있다. 또 다른 대안에 있어서, 기판(210)은 절연 기판 상의 반도체(semiconductor on insulator, SOI)이다. 다른 대안에 있어서, 반도체 기판(210)은 도핑된 에피(epi)층, 경사(gradient) 반도체층, 및/또는 실리콘 게르마늄층 상의 실리콘층과 같은 상이한 유형의 다른 반도체 위에 놓인 반도체층을 포함할 수 있다. 기판(210)은 집적 회로 디바이스(200)의 설계 요건에 의존한 각종 도핑 구성을 포함한다. 예를 들면, 기판(210)은 붕소 또는 BF2와 같은 p형 도펀트; 인 또는 비소와 같은 n형 도펀트; 또는 그 조합으로 도핑된 여러 도핑 영역을 포함할 수 있다. 도핑 영역은 P웰 구조물, N웰 구조물, 또는 듀얼웰 구조물 내의 반도체 기판 상에 형성될 수 있다.In FIG. 2, the
격리 피쳐(212)는 기판(210)의 여러 영역 및/또는 디바이스들을 격리하도록 기판(210) 내에 배치된다. 격리 피쳐(212)는 여러 영역을 규정하고 전기적으로 격리하기 위해 실리콘의 국부 산화(local oxidation of silicon; LOCOS) 및/또는 쉘로우 트렌치 격리(shallow trench isolation; STI)와 같은 격리 기술을 이용한다. 격리 피쳐(212)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 다른 적합한 유전체 재료, 또는 이들의 조합을 포함한다. 격리 피쳐(212)는 임의의 적합한 공정에 의해 형성된다. 일례에서, STI 피쳐를 형성하는 단계는, 리소그래피 공정을 이용하여 기판의 일부를 노출시키는 단계, (예를 들면, 건식 에칭 및/또는 습식 에칭을 이용함으로써) 기판의 노출된 일부에서 트렌치를 에칭하는 단계, (예를 들면, 화학적 기상 증착 공정을 이용함으로써) 하나 이상의 유전체 재료로 트렌치를 충진하는 단계, 및 CMP와 같은 연마 공정에 의해 유전체 재료(들)의 과잉 부분을 제거하는 단계를 포함한다. 일부 예시에 있어서, 충진된 트렌치는 실리콘 질화물 또는 실리콘 산화물로 충진된 열 산화물 라이너층과 같은 다층 구조를 가질 수 있다.Isolation features 212 are disposed within
일부 실시예에 있어서, 반도체 기판은 핀형(fin-like) 활성 영역(또는 핀 구조물)과 같은 비평면(non-planar) 활성 영역을 갖는다. 핀형 활성 영역은 반도체 기판의 평면 위에 압출된 반도체 재료의 피쳐이고, 게이트와 대응하는 채널 사이에 다중 표면 커플링을 제공한다. 핀형 활성 영역의 반도체 재표는 반도체 기판과 동일한 반도체 재료이거나, 대안적으로는 기판과 상이한 반도체 재료일 수 있다. 일부 실시예에 있어서, 핀형 활성 영역은 STI 피쳐의 리세싱을 위해 에칭하거나, 선택성 에피택시 성장과 같은 적절한 기술을 이용하여 반도체 기판 상에 반도체 재료를 에피택셜 성장시킴으로써 형성될 수 있다.In some embodiments, the semiconductor substrate has a non-planar active region, such as a fin-like active region (or pin structure). The pinned active region is a feature of the semiconductor material that is extruded onto the plane of the semiconductor substrate and provides multiple surface coupling between the gate and the corresponding channel. The semiconductor matrix of the pinned active region may be the same semiconductor material as the semiconductor substrate, or alternatively it may be a semiconductor material different from the substrate. In some embodiments, the pinned active region may be formed by epitaxial growth of a semiconductor material on a semiconductor substrate using an appropriate technique, such as etching, or selective epitaxial growth, for recessing the STI feature.
게이트 구조물(220)이 기판(210) 상부에 배치된다. 도시된 실시예에 있어서, 게이트 구조물(220)은 계면 유전체층(222), 하이-k 유전체층(224), 및 더미 게이트층(226)을 갖는 게이트 스택을 포함한다. 계면 유전체층(222) 및 하이-k 유전체층(224)은 총괄하여 게이트 구조물(220)의 게이트 유전체층이라고 할 수 있다. 게이트 스택은 캐핑층, 확산/배리어층, 유전체층, 금속층, 다른 적합한 층, 또는 이들의 조합과 같은 추가의 층들을 포함할 수 있다. 게이트 구조물(220)은 성막 공정, 리소그래피 패터닝 공정, 에칭 공정, 다른 적합한 공정 또는 이들의 조합에 의해 형성된다. 성막 공정은 물리적 기상 증착(physical vapor deposition; PVD), 화학적 기상 증착(chemical vapor deposition; CVD), 원자층 증착(atomic layer deposition; ALD), 플라즈마 향상 CVD(plasma enhanced CVD; PECVD), 원격 플라즈마 CVD(remote plasma CVD; RPCVD), 분자 유기 CVD(molecular organic CVD; MOCVD), 스퍼터링, 도금, 다른 적합한 방법, 또는 이들의 조합을 포함한다. 리소그래피 패터닝 공정은 레지스트 코팅(예를 들면, 스핀-온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노광 후(post-exposure) 베이킹, 포토레지스트 현상, 린싱, 건조(예를 들면, 하드 베이킹), 다른 적합한 공정 또는 이들의 조합을 포함한다. 리소그래피 노광 공정은 마스크리스 리소그래피, 전자빔 쓰기(writing) 및 이온빔 쓰기, 및 분자 임프린트와 같은 다른 적절한 방법들에 의해 구현 또는 대체될 수 있다. 에칭 공정은 건식 에칭, 습식 에칭 또는 이들의 조합을 포함한다. 일부 실시예에 있어서, 게이트 구조물(220)은 다양한 게이트 재료층을 성막하는 단계; 리소그래피 패터닝 공정에 의해 패터닝된 레지스트층을 형성하는 단계; 에칭 마스크로서 패터닝된 레지스트층 이용하여 게이트 구조물(220)을 형성하도록 게이트 재료 층을 에칭하는 단계; 및 습식 박리 또는 플라즈마 애싱(ashing)에 의해 패터닝된 레지스트층을 제거하는 단계를 포함하는 절차에 의해 형성된다. 일부 다른 실시예에 있어서, 실리콘 질화물과 같은 하드 마스크층은 게이트 재료층을 패터닝하기 위해 에칭 공정 동안에 에칭 마스크로서 사용될 수 있다. 이 경우, 게이트 구조물(220)을 형성하기 위한 절차는, 다양한 게이트 재료층을 성막하는 단계; 게이트 재료층 상에 하드 마스크층을 성막하는 단계; 리소그래피 패터닝 공정에 의해 패터닝된 레지스트층을 형성하는 단계; 에칭 마스크로서 패터닝된 레지스트층을 이용하여 하드 마스크층을 패터닝하도록 에칭하는 단계; 및 에칭 마스크로서 패터닝된 하드 마스크층을 이용하여 게이트 구조물(220)을 형성하도록 게이트 재료층을 에칭하는 단계를 포함한다.A
계면 유전체층(222)이 기판(210) 상부에 배치된다. 일례에서, 계면 유전체층(222)은 약 5Å 내지 약 20Å의 두께를 갖는다. 도시된 실시예에 있어서, 계면 유전체층(222)은 실리콘 산화물(SiO2)층 또는 실리콘 산질화물(SiON)층과 같은 산화물-함유층이다. 계면 유전체층(222)은 다른 적합한 재료를 포함할 수 있다. 계면 유전체층(222)은 화학적 산화 기술, 열적 산화 기술, 원자층 증착(ALD), 화학적 기상 층착(CVD), 또는 다른 적합한 기술에 의해 형성된다. [예를 들면, 플루오르화수소(HF)산 수용액을 사용한] HF-라스트 프리-게이트(HF-last pre-gate) 세정 공정과 같은 세정 공정이 계면 유전체층(222)이 기판(210) 상부에 형성되기 전에 수행될 수 있다.An
하이-k 유전체층(224)은 계면 유전체층(222) 상부에 배치되고, 더미 게이트층(226)은 하이-k 유전체층(224) 상부에 배치된다. 하이-k 유전체층(224) 및 더미 게이트층(226)의 두께는 집적 회로 디바이스(200)의 설계 요건에 의존한다. 일례에 있어서, 하이-k 유전체층(224)은 약 5Å 내지 약 30Å의 두께를 갖고, 더미 게이트층은 약 350Å 내지 약 700Å의 두께를 갖는다. 하이-k 유전체층(224)은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적합한 하이-k 유전체 재료, 또는 이들의 조합과 같은 하이-k 유전체 재료를 포함한다. 더미 게이트층(226)은 게이트 대체 공정에 적합한 재료를 포함한다. 예를 들면, 도시된 실시예에 있어서, 더미 게이트층(226)은 폴리실리콘을 포함한다.A high-
게이트 구조물(220)은 적합한 공정에 의해 형성된 스페이서(228)를 더 포함한다. 예를 들면, 실리콘 산화물층과 같은 유전체층은 집적 회로 디바이스(200) 상부에 배치된 블랭킷이며, 그 다음에, 실리콘 산화물층은, 도 2에 예시된 바와 같이, 스페이서(228)를 형성하기 위해 실리콘 질화물층을 제거하도록 이방성으로(anisotropically) 에칭된다. 스페이서(228)는 게이트 구조물(220)의 게이트 스택[계면 유전체층(222), 하이-k 유전체층(224), 및 더미 게이트층(226)]의 측벽에 인접하여 위치결정된다. 대안적으로 또는 추가적으로, 스페이서(228)는 실리콘 산화물, 실리콘 탄소 질화물, 또는 이들의 조합과 같은 다른 유전체 재료를 포함한다.The
다양한 소스/드레인 피쳐(230)들이 기판(210) 내에 배치될 수 있다. 소스/드레인 피쳐(230)는 게이트 구조물(220)에 의해 개재된다. 소스/드레인 피쳐(230)는 저농도 도핑된 소스 및 드레인(LDD) 영역 및/또는 고농도 도핑된 소스 및 드레인(HDD) 영역을 포함할 수 있다. LDD 및/또는 HDD 영역은 인이나 비소와 같은 n형 도펀트, 또는 붕소나 BF2와 같은 p형 도펀트의 이온 주입 또는 확산에 의해 형성될 수 있다. 급속 열 어닐링 및/또는 레이저 열 어닐링과 같은 어닐링 공정이 LDD 및/또는 HDD 영역의 도펀트를 활성화시키기 위해 수행될 수 있다. LDD 및/또는 HDD 영역은 도시된 실시예에서 언제라도 형성될 수 있다. 소스/드레인 피쳐(230)는 에피택셜 피쳐(예를 들면, 실리콘 게르마늄 에피택셜 피쳐 또는 실리콘 에피택셜 피쳐)와 같은 융기된 소스/드레인 피쳐들을 포함할 수 있다. 실리사이드 피쳐가 예를 들면, 콘택 저항을 감소시키기 위해 소스/드레인 피쳐(230) 상부에 배치될 수 있다. 실리사이드 피쳐가 자기-정렬 살리사이드(self-aligned salicide) 공정에 의해 소스 및 드레인 피쳐 상부에 형성될 수 있고, 이 공정은 금속층을 성막하는 단계; 금속층이 실리사이드를 형성하기 위해 실리콘과 반응할 수 있도록 금속층을 어닐링하는 단계; 및 그 다음에 반응하지 않은 금속층을 제거하는 단계를 포함할 수 있다.A variety of source / drain features 230 may be disposed within the
층간(또는 레벨간) 유전체[interlayer(inter-level) dielectric, ILD]층과 같은 유전체층(232)이 기판(210) 상부에 배치된다. 유전체층(232)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, TEOS(tetraethylorthosilicate) 형성 산화물, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass), 로우-k 유전체 재료, 다른 적합한 유전체 재료, 또는 이들의 조합과 같은 유전체 재료을 포함한다. 예시적인 로우-k 유전체 재료는 FSG(fluorinated silica glass), 탄소 도핑된 실리콘 산화물, Black Diamond®(미국 캘리포니아 산타 클라라의 Applied Materials), Xerogel, Aerogel, 플루오르화 비정질 탄소, Parylene, BCB(bis-benzocyclobutenes), SiLK (미국 미시간 미들랜드의 Dow Chemical), 폴리이미드, 다른 적절한 재료 및/또는 이들의 조합을 포함한다. 유전체층(232)은 다중 유전체 재료를 포함하는 다층 구조물을 포함할 수 있다. 유전체층(232)은 CVD, 고밀도 플라즈마 CVD, 스핀-온 및/또는 다른 적합한 방법을 포함하는 적합한 공정에 의해 적합한 두께로 형성된다. 유전체층(232)의 성막에 후속하여, 화학 기계적 연마(chemical mechanical polishing; CMP) 공정이 게이트 구조물(220)의 상부가 도달/노출될 때까지 수행된다. 구체적으로는, 게이트 구조물(220)의 게이트 스택의 상부[여기서, 더미 게이트층(226)]는 도 2에 도시된 바와 같이 노출된다. 추가의 층들이 유전체층 위 및/또는 아래에 놓이도록 형성될 수 있다.A
도 3 내지 도 7에서, 더미 게이트층(226)이 금속 게이트로 대체되는 게이트 대체 공정이 수행된다. 도 3에서, 더미 게이트층(226)이 게이트 구조물(220)의 게이트 스택으로부터 제거됨으로써 개구부(또는 게이트 트렌치)(240)를 형성한다. 개구부(240)는 하이-k 게이트 유전체층(224)을 노출시킨다. 더미 게이트층(226)은 에칭 공정, 다른 적합한 공정, 또는 이들의 조합에 의해 제거될 수 있다. 일례에 있어서, 에칭 공정은 더미 게이트층(226)을 선택적으로 에칭한다.3-7, a gate replacement process is performed in which the
도 4에서, 다기능 차단/습윤층(242)이 개구부(240)를 부분적으로 충진하도록 다기능 차단/습윤층(242)이 기판(210) 상부에 형성된다. 다기능 차단/습윤층(242)은 개구부(240)를 규정하는 게이트 구조물(220)의 측벽을 따라 배치된다. 도시된 실시예에 있어서, 다기능 차단/습윤층(242)은 하이-k 유전체층(224) 상부에 배치된다. 일례에서, 다기능 차단/습윤층(242)은 약 30Å 내지 약 100Å의 두께를 갖는다. 다기능 차단/습윤층(242)은 처리 공정 동안에 차단(또는 배리어)층과 습윤층 모두로서 기능한다. 예를 들어, 다기능 차단/습윤층(242)은, 금속 불순물이 다기능 차단/습윤층(242) 아래에 배치된 임의의 유전체층[예를 들어, 게이트 구조물(220)의 게이트 스택의 게이트 유전체]에 침투하는 것을 방지하거나 감소시키면서, 그 아래의 층과 그 위의 층 사이의 접착력을 향상시킨다. 그것은 또한 다기능 차단/습윤층(242)과 다기능 차단/습윤층(242) 상부에 형성된 임의의 재료층 사이에 소망의 계면 품질을 제공한다. 따라서, 도시된 실시예에 있어서 다기능 차단/습윤층(242)은 금속 불순물이 하이-k 유전체층(224)과 계면 유전체층(222)으로 침투하는 것을 방지하거나 감소시키면서, 그 아래의 층과 그 위의 층, 예를 들어 하이-k 유전체층(224)과 다기능 차단/습윤층(242) 상부에 형성된 게이트 구조물(220)의 게이트 스택의 층[예를 들면, 일함수층(244)] 사이의 접착력을 향상시킨다. 그러한 기능성은 이하 더 상세하게 설명된다.In FIG. 4, a multifunctional blocking /
도시된 실시예에 있어서, 다기능 차단/습윤층(242)은 탄탈 알루미늄 질화물(tantalum aluminum nitride; TaAlN)을 포함하고, 예시적인 실시예에 있어서 TaAlN은 탄탈 알루미늄 탄소 질화물(tantalum aluminum carbon nitride; TaAlCN)로서 존재한다. TaAlCN층의 질소 및 탄소의 원자 농도는, 다기능 차단/습윤층(242)이 집적 회로 디바이스(200)의 일함수에 최소한으로 영향을 미치면서 금속 불순물이 아래에 놓인 유전체층[예를 들면, 하이-k 유전체층(224) 및 계면 유전체층(222)]에 침투하는 것을 충분히 방지하거나 감소시키도록 최적화된다. 그러므로, 질소 원자 농도 및 탄소 원자 농도는 차단 능력과 소망의 일함수의 밸런스를 맞추도록 선택된다. 도시된 실시예에 있어서, TaAlCN층 약 5% 내지 약 15%의 질소 원자 농도, 및 약 5% 내지 약 20%의 탄소 원자 농도를 포함한다. 더 낮은(예를 들어, 약 5%보다 낮은) 질소 및 탄소 원자 농도에서, 소망의 일함수에 더 근접하면서, 차단 능력은 원하지 않는 방향으로 이동될 수 있다. 반면, 더 높은 질소 및 탄소 원자 농도(예를 들어, 15%보다 큰 질소 원자 농도 및 20%보다 큰 탄소 원자 농도)에서, 밸런스는 소망의 일함수로부터 멀어지면서 소망의 차단 능력으로 이동한다. 도시된 실시예에 있어서, TaAlCN 비율은, 다기능 차단/습윤층(242)과, 알루미늄을 포함한, 위에 놓인 층 사이의 계면 품질(습윤성이라고 말할 수 있음)을 향상시키는 Ta:Al 비율을 포함한다. 예를 들면, TaAlCN층(242)은 약 1:1 내지 약 1:3의 Ta:Al 비율을 포함한다.In the illustrated embodiment, the multifunction intercept /
다기능 차단/습윤층(242), 여기서 TaAlCN층을 형성하는데 사용된 공정은 다기능 차단/습윤층(242)의 최적의 차단 및 습윤 기능성을 성취하도록 조정된다. 도시된 실시예에 있어서, 물리적 기상 증착(PVD)이 다기능 차단/습윤층(242)을 형성하는데 사용된다. 기판 온도, 가스 유형, 가스 흐름 속도, 챔버 압력, DC 전압, 바이어스 전압, 공정 시간, 다른 적합한 파라미터 또는 이들의 조합과 같은 PVD 공정의 각종 공정 파라미터는 소망의 차단 및 습윤 기능성을 성취하기 위해 조정된다. 대안적으로, 원자층 증착(ALD)이 다기능 차단/습윤층(242)을 형성하는데 사용된다. 기판 온도, 가스 유형, 가스 흐름 속도, 챔버 압력, 공정 시간, 다른 적합한 파라미터 또는 이들의 조합과 같은 ALD 공정의 각종 공정 파라미터는 소망의 차단 및 습윤 기능성을 성취하기 위해 조정된다. 대안적으로, 다기능 차단/습윤층(242)은 화학적 기상 증착(CVD), 플라즈마 향상 CVD(PECVD), 원격 플라즈마 CVD(RPCVD), 분자 유기 CVD(MOCVD), PVD, ALD, 도금, 다른 적합한 방법, 또는 이들의 조합과 같은 다른 공정에 의해 형성된다. 그러한 대안의 공정의 각종 공정 파라미터는 다기능 차단/습윤층(242)의 소망의 차단 및 습윤 기능성을 성취하기 위해 조정된다.The multifunction interception /
도시된 실시예에 있어서, 약 0.1Torr 내지 약 5mTorr의 챔버 압력을 유지하는 고압 PVD 공정이 약 250°C 내지 약 450°C의 온도에서 다기능 차단/습윤층(242)을 증착한다. 고압 PVD 공정은, 다기능 차단/습윤층(242)이 개구부(240)을 충분히 부분적으로 충진하는 것을 보증할 수 있다. 고압 PVD 공정은 개구부(240)와 같은 예를 들면 높은 종횡비의 개구부를 위한 적절한 커버리지를 제공한다. 예를 들면, 도시된 실시예에 있어서, 높은 종횡비의 개구부는 2.2보다 크거나 같은 높이 대 폭 비(높이/폭 ≥ 2.2)를 갖는 개구부를 말한다. 대안적으로, 높은 종횡비의 개구부는 다른 높이 대 폭 비에 의해 정의될 수도 있다.In the illustrated embodiment, a high pressure PVD process that maintains a chamber pressure of about 0.1 Torr to about 5 mTorr deposits a multifunction intercept /
다른 실시예에 있어서, 다기능 차단/습윤층(242)은 상이한 N%를 갖는 다중 TaAlCN층을 포함한다. 예를 들어, 하부 TaAlCN층은 약 5% 내지 약 15%와 같은 더 높은 N%를 갖고, 상부 TaAlCN층은 약 2% 내지 약 5%와 같은 더 낮은 N%를 갖는다. 이 경우, 하부 TaAlCN층은 주로 차단층으로서 역할을 하고, 상부 TaAlCN층은 주로 일함수층으로서 역할을 한다. 적절한 C% 및 N%를 선택함으로써, 최적화된 차단 능력이 성취된다. 일례에서, C%는 약 5% 내지 약 20%의 범위 내에 있고, N%는 약 5% 내지 15%의 범위 내에 있다.In another embodiment, the multifunction intercept /
도 5에서, 일함수층(244)이 개구부(240)를 부분적으로 충진하도록 일함수층(244)이 기판(210) 상부에 형성된다. 도시된 실시예에 있어서, 일함수층(244)은 다기능 차단/습윤층(242) 상부에 배치된다. 일례에 있어서, 일함수층(244)은 약 30Å 내지 약 100Å의 두께를 갖는다. 다른 예에 있어서, 다기능 차단/습윤층(242) 상에 배치된 일함수층(244)은 약 30Å 내지 약 100Å의 두께를 갖고, 개구부(240)의 측벽을 따라 배치된 일함수층(244)은 30Å 미만의 두께, 또는 약 30Å 내지 약 100Å의 두께를 가질 수 있다. 일함수층(244)은 관련된 디바이스의 향상된 성능을 위해 적절한 일함수를 갖도록 조정될 수 있는 재료를 포함한다. 예를 들어, p형 전계 효과 트랜지스터(PFET) 디바이스의 경우, 일함수층(244)은 PFET의 게이트 전극에 대해 소망의 일함수값(예를 들어, 5.2eV에 근접하거나, 또는 4.7eV 내지 5eV의 범위 내에 있음)을 갖도록 구성될 수 있는 p형 일함수 재료를 포함한다. 반면에, n형 전계 효과 트랜지스터(NFET) 디바이스의 경우,일함수층(244)은 NFET의 게이트 전극의 소망의 일함수값(예를 들어, 4.2eV에 근접하거나, 또는 4.1eV 내지 4.5eV의 범위 내에 있음)을 갖도록 구성될 수 있는 n형 일함수 재료(예를 들어, TaAlCN)를 포함한다. 일함수층(244)은 물리적 기상 증착(PVD), 화학적 기상 증착(CVD), 원자층 증착(ALD), 플라즈마 향상 CVD(PECVD), 원격 플라즈마 CVD(RPCVD), 분자 유기 CVD(MOCVD), 스퍼터링, 도금, 다른 적합한 방법, 또는 이들의 조합에 의해 형성된다.In Figure 5, a
일부 실시예에 있어서, TaAlCN층은 탄탈계 화학물, 알루미늄계 화학물, 탄소계 가스 및 질소계 가스를 포함하는 전구체를 이용하여 형성된다. 일부 예에 있어서, 탄탈계 화학물은 펜타키스(디메틸아미노) 탄탈(PDMAT), 트리에틸알루미늄, 탄탈 염화물(TaCl5), 다른 적절한 Ta-함유 화학물 또는 이들의 조합을 포함한다. 일부 예에 있어서, 알루미늄계 화학물은 트리에틸알루미늄(TEAl), 트리메틸알루미늄(TMA), 알루미늄 수소화 붕소 트리메틸아민(AlBT), 다른 적절한 Al-함유 화학물 또는 이들의 조합을 포함한다. 일부 예에 있어서, 질소계 가스는 NH3, N2,, 다른 적절한 N-함유 화학물 또는 이들의 조합을 포함한다. 일부 예에 있어서, 탄소계 가스는 CH3와 같은 CHx를 포함한다.In some embodiments, the TaAlCN layer is formed using a precursor comprising a tantalum-based chemical, an aluminum-based chemical, a carbon-based gas, and a nitrogen-based gas. In some examples, the tantalum-based chemistry includes pentakis (dimethylamino) tantalum (PDMAT), triethylaluminum, tantalum chloride (TaCl 5 ), other suitable Ta-containing chemicals, or combinations thereof. In some examples, the aluminum-based chemistry includes triethyl aluminum (TEAl), trimethyl aluminum (TMA), aluminum borohydride trimethylamine (AlBT), other suitable Al-containing chemicals, or combinations thereof. In some examples, the nitrogen-based gas comprises NH 3 , N 2 , other suitable N-containing chemicals, or combinations thereof. In some examples, the carbon-based gas includes CH x such as CH 3 .
일부 실시예에 있어서, 일함수층(244)은 TaAlCN을 포함하는 n 일함수층이다. 도시된 실시예에 있어서, 일함수층(244)은 다기능 차단/습윤층(242)에서의 TaAlCN과 상이한 구성을 갖는 TaAlCN을 포함한다. 예를 들어, 일함수층(244)에서의 질소 원자 농도는 다기능 차단/습윤층(242)에서의 질소 원자 농도보다 낮다. 질소 원자 농도는 차단 능력과 소망의 일함수의 균형을 맞추도록 선택된다. 일실시예에 있어서, 일함수층(244)에서의 질소 원자 농도는 약 2% 내지 약 5%이다. 일함수층(244)에서의 알루미늄은 높은 이동성을 갖고, 질소 원자 농도가 더 낮을 때(예를 들어, 약 2% 미만) 아래 층에 쉽게 침투할 수 있다. 더 높은 질소 원자 농도에서(예를 들어, 약 2% 초과), 일함수층(244)에서의 질소는 알루미늄에 결합되고, 안정적인 상태를 형성하며, 아래 층으로의 알루미늄 침투를 감소시킬 수 있다. 그러나, 훨씬 높은 질소 원자 농도는(예를 들어, 약 5% 초과) 소망의 일함수 또는 타겟으로부터의 이동을 일으킬 수 있다.In some embodiments,
일부 실시예에 있어서, 일함수층(244)은 NFET을 위한 n 일함수층이고, 약 4.1eV 내지 약 4.5eV의 일함수 범위를 갖는다. 본 실시예에서 더 나아가면, n 일함수층은 티타늄(Ti), 알루미늄(Al), 티타늄 알루미늄(TiAl), 탄탈(Ta), 또는 지르코늄 실리콘(ZrSi2)을 포함한다.In some embodiments,
도 6에서, 도전성 층(246)이 개구부(240)를 부분적으로 충진하도록 기판(210) 상부에 도전성 층(246)이 형성된다. 도전성 층(246)은 일함수층(244) 상부에 배치된다. 일례에 있어서, 도전성 층(246)은 약 300Å 내지 약 1,500Å의 두께를 갖는다. 도시된 실시예에 있어서, 도전성 층(246)은 알루미늄을 포함한다. 대안적으로 또는 추가적으로, 도전성 층(246)은 구리, 텅스텐, 금속 합금, 금속 실리사이드, 다른 도전성 재료, 또는 이들의 조합을 포함한다. 도전성 층(246)은 물리적 기상 증착(PVD), 화학적 기상 증착(CVD), 원자층 증착(ALD), 플라즈마 향상 CVD(PECVD), 원격 플라즈마 CVD(RPCVD), 분자 유기 CVD(MOCVD), 스퍼터링, 도금, 다른 적합한 방법, 또는 이들의 조합에 의해 형성된다.In Figure 6, a
도 7에서, 유전체층(232)이 도달 또는 노출될 때까지 화학 기계적 연마(CMP) 공정이 수행된다. 그러므로, CMP 공정은 유전체층(232) 상부에 배치된 다기능 차단/습윤층(242), 일함수층(244), 및 도전성 층(246)의 부분들을 제거한다. 다기능 차단/습윤층(242), 일함수층(244), 및 도전성 층(246)의 남은 부분들은, 게이트 구조물(220)의 게이트 스택이 계면 유전체층(222), 하이-k 유전체층(224), 다기능 차단/습윤층(242), 일함수층(244), 및 도전성 층(246)을 형성하도록, 개구부(240)를 충진하기 위해 결합된다. 다기능 차단/습윤층(242), 일함수층(244), 및 도전성 층(246)은 총괄적으로 게이트 구조물(200)의 게이트 전극이라고 말할 수 있다.7, a chemical mechanical polishing (CMP) process is performed until the
집적 회로 디바이스(200)는 다른 피쳐들을 포함할 수 있다. 예를 들면, 금속층 및 금속간 유전체층(inter-metal dielectric; IMD)층을 포함하는 다층 배선(multilayer interconnection; MLI)이 유전체층(232) 상부와 같은 기판(210) 상부에 형성되어 집적 회로 디바이스(200)의 여러 피쳐들 또는 구조물들을 전기적으로 접속시킬 수 있다. 다층 배선은 비아 또는 콘택과 같은 수직 배선, 및 금속선과 같은 수평 배선을 포함한다. 일례에 있어서, MLI는 소스/드레인 피쳐(230) 및/또는 게이트 구조물(220)의 게이트 스택으로의 배선 피쳐들을 포함한다. 다양한 배선 피쳐들은 알루미늄, 구리, 티타늄, 텅스텐, 이들의 합금, 실리사이드 재료, 다른 적합한 재료, 또는 이들의 조합을 포함하는 다양한 도전성 재료들을 포함한다. 일례에 있어서, 다마신 공정 또는 이중 다마신 공정이 사용되어 구리 또는 알루미늄 다층 배선 구조물을 형성한다.The
집적 회로 디바이스(200)는 감소된 누설 전류를 보이고, 그것은 향상된 디바이스 성능으로 이어진다. 그러한 감소된 누설 전류 및 향상된 디바이스 성능은 게이트 구조물(220)의 게이트 스택에서 다기능 차단/습윤층(242)에 의해 성취될 수 있다. 다기능 차단/습윤층(242)은 위에놓인 층들에 충분한 습윤성(계면 품질)을 제공하면서 금속 불순물이 아래놓인 유전체층에 침투하는 것을 충분히 차단할 수 있다.The
집적 회로 디바이스(200) 및 그 제조 방법(100)은 본 발명개시의 범위로부터 벗어남없이 다른 실시예들을 가질 수 있다. 몇몇 실시예들이 이하 제공된다. 유사한 피쳐 및 유사한 동작들은 간략함을 위해 반복되지 않는다.The
도 8은 일부 실시예들에 따른 집적 회로 디바이스(200)를 예시한다. 집적 회로 디바이스(200)는 하이-k 유전체층(224)과 다기능 차단/습윤층(242) 사이에 배치된 캐핑층(250)을 더 포함한다. 캐핑층(250)은 또한 하이-k 유전체층을 보호하고, 그리고/또는 다기능 차단/습윤층(242)의 기능을 강화한다. 캐핑층(250)은 티타늄 질화물(TiN), 탄탈 질화물(TaN), 또는 이들의 조합을 포함한다. 캐핑층은 PVD와 같은 적합한 기술에 의해 형성될 수 있다. 캐핑층은 방법(100)의 동작(110)에서, 대안적으로는 동작(130)에서 형성될 수 있다. 일부 실시예에 있어서, 하이-k 유전체층(224)이 동작(110)에서 형성될 때, 캐핑층(250)도 마찬가지로 동작(110)에서 형성될 수 있으므로, 제조 동안에 하이-k 유전체층을 보호한다. 이러한 경우, 하이-k 유전체층(224) 및 캐핑층(250) 모두는 개구부(240)의 하부에서만 형성되지만, 도 8에 나타낸 바와 같이, 다기능 차단/습윤층(242) 및 일함수층(244)은 개구부(240)의 하부 및 측벽 상에 배치되거나, 다르게 말하면 U형상이다. 방법(100)이 하이-k 라스트 공정을 이용하면, 하이-k 유전체층은 또한 동작(130)에서 형성된다. 이러한 경우, 캐핑층(250)도 마찬가지로 동작(130)에서 형성된다. 그러므로, 하이-k 유전체층(224) 및 캐핑층(250)은 모두 측벽들 상에 형성되고, U형상이다.Figure 8 illustrates an
도 9는 일부 실시예들에 따른 집적 회로 디바이스(200)를 예시한다. 방법(100)은 하이-k 라스트 공정을 사용하고, 하이-k 유전체층은, 동작(120)에 의한 더미 게이트 스택의 제거 후에, 동작(130)에서 형성된다. 이 경우, 동작(110)에 의해 형성된 더미 게이트는 실리콘 산화물층 및 실리콘 산화물층 상부의 폴리실리콘층을 포함할 수 있다. 동작(120)에서, 게이트 스택이 에칭에 의해 제거된다. 이어서, 동작(130)에서 게이트 유전체층이 개구부(240) 내에 형성된다. 다른 게이트 재료층들(예를 들어, 242, 246 및 248)이 상기 설명된 재료층(242, 246 및 248)을 형성하기 위한 단계들과 유사한 방법으로 개구부(240) 내에 형성된다. 따라서, 하이-k 유전체층도 마찬가지로 U형상이다. 다시, 캐핑층(250)은 하이-k 유전체층(224)과 다기능 차단/습윤층(242) 사이에 존재하고, 하이-k 유전체층(224) 및 캐핑층(250)은 모두 측벽 상에 형성되고, U형상이 된다. 계면층(222)은 동작(120)에서 제거될 수 있고, 예를 들어 열적 산화(U형상 아님) 또는 ALD(U형상)에 의해 동작(130)에서 재성막(re-deposited)될 수 있다.Figure 9 illustrates an
도 10은 일부 실시예들에 따른 집적 회로 디바이스(200)를 예시한다. 소스 및 드레인(S/D) 피쳐(230)가 스트레인 효과를 위한 상이한 반도체 재료로 형성되고, 그것은 채널 이동성 및 디바이스 성능을 향상시킨다. 동작(120)에서, 소스 및 드레인 피쳐(230)가 적절한 절차에 의해 형성된다. 예를 들어, 절차는 소스 및 드레인 영역 내의 기판이 리세싱되도록 에칭되는 것, 및 기판과 상이한 반도체 재료가 인시튜 도핑으로 선택적 에피택시 성장에 의해 리세싱 내에 에피택셜 성장되는 것을 포함할 수 있다. 반도체 재료는 이동성 향상을 위해, 실리콘 탄화물의 이용에 의한 n채널 전계 효과 트랜지스터에 대한 인장성 스트레인 및 실리콘 게르마늄의 이용에 의한 p채널 전계 효과 트랜지스터에 대한 압축성 스트레인과 같은, 채널에 대한 적절한 스트레인을 제공하도록 선택된다. 일례에 있어서, 디바이스(200)는 nFET이고, 반도체 재료는 S/D 피쳐(230)을 위해 인으로 도핑된 실리콘 탄화물이며, 기판(210)은 실리콘 기판이다. 일례에 있어서, 디바이스(200)는 pFET이고, 반도체 재료는 S/D 피쳐(230)을 위해 붕소로 도핑된 실리콘 게르마늄이며, 기판(210)은 실리콘 기판이다. 다른 예에 있어서, 집적 회로 디바이스(200)는 nFET 및 pFET을 포함하고, 인 도판트의 실리콘 탄화물이 nFET를 위한 S/D 피쳐(230)를 형성하기 위해 에피택셜 성장되고, 붕소 도판트의 실리콘 게르마늄이 pFET를 위한 S/D 피쳐(230)를 형성하기 위해 에피택셜 성장되며, 기판(210)은 실리콘 기판이다. S/D 피쳐(230)는, S/D 피쳐(230)의 상면이 반도체 기판(210)의 상면과 실질적으로 동일 평면 상에 있도록 에피택셜 성장될 수 있다. 대안적으로, S/D 피쳐(230)는 도 10에 예시된 바와 같이 반도체 기판(210)의 상면을 넘어 에피택셜 성장될 수 있다.FIG. 10 illustrates an
도 11은 일부 실시예들에 따른 집적 회로 디바이스(200)를 예시한다. 도 11에서, 게이트 스택(220)은 하이-k 유전체층(224) 상의 다기능 차단/습윤층(242) 및 다기능 차단/습윤층(242) 상에 직접 배치된 도전성 층(246)을 포함한다. 도전성 층(246)은 예를 들어 알루미늄일 수 있다. 다기능 차단/습윤층(242)은 TaAlCN을 포함하고, 뿐만 아니라 n 일함수층으로서 기능하도록 조정된다. TaAlCN층의 질소 및 탄소의 원자 농도는, 다기능 차단/습윤층(242)이 약 4.1eV 내지 약 4.5eV 범위내의 일함수와 같이 적절한 일함수를 가지면서 금속 불순물이 아래에 놓인 유전체층[예를 들면, 하이-k 유전체층(224) 및 계면 유전체층(222)]에 침투하는 것을 충분히 방지하거나 감소시키도록 최적화된다. 도시된 실시예에 있어서, TaAlCN층은 약 3% 내지 약 10%의 질소 원자 농도를 포함한다. TaAlCN층은 약 5% 내지 약 20%의 탄소 원자 농도를 포함할 수 있다. TaAlCN 비율은, 다기능 차단/습윤층(242)과, 알루미늄을 포함한,위에놓인 층 사이의 계면 품질(습윤성이라고 말할 수 있음)을 향상시키는 Ta:Al 비율을 포함할 수 있다. 예를 들면, TaAlCN층(242)은 약 1:1 내지 약 1:3의 Ta:Al 비율을 포함한다.FIG. 11 illustrates an
도 12 내지 도 14는 일부 실시예들에 따른 집적 회로(IC) 구조물(270)를 예시한다. 도 12는 일부 실시예들에 따른 IC 구조물(270)의 상면도이다. 도 13는 일부 실시예들에 따른, 파선 AA'를 따르는 IC 구조물(270)의 단면도이다. 도 14는 일부 실시예들에 따른, 파선 BB'를 따르는 IC 구조물(270)의 단면도이다. IC 구조물(270)은 반도체 기판(210) 상에 형성된 제 1 핀 활성 영역(272) 및 제 2 핀 활성 영역(274)을 포함한다. 핀 활성 영역(272 및 274)은 STI 피쳐(212)의 상면 위에 수직으로 연장된다. 핀 활성 영역의 반도체 재료는 반도체 기판(210)과 동일하거나, 대안적으로는 상이할 수 있다. 핀 활성 영역은 STI 피쳐를 리세싱하도록 에칭하는 것 또는 선택적 에피택시 성장에 의해 형성될 수 있다. 일실시예에 있어서, 제 1 핀 활성 영역(272)은 nFET을 위한 것이고, 제 2 핀 활성 영역(274)은 pFET을 위한 것이다. 본 실시예로 나아가서, 예를 들어 이온 주입에 의해 p형 도핑된 웰(276)이 제 1 핀 활성 영역(272) 내에 형성되고, n형 도핑된 웰(278)이 제 2 핀 활성 영역(274) 내에 형성된다. 따라서, 제 1 채널 영역(280) 및 제 2 채널 영역(282)이 각각 제 1 및 제 2 핀 활성 영역 내에 규정된다.12-14 illustrate an integrated circuit (IC)
일부 실시예에 있어서, S/D 피쳐(230)는, 도 10에 예시된 바와 같이, 스트레인 효과를 위해 에피택시 성장함으로써 형성된다. 게이트 스택이 핀 활성 영역 상부에 형성된다. 게이트 스택(220)은 다양한 실시예에서 도 7의 게이트 스택(220) 또는 도 8 내지 도 11 중 하나의 게이트 스택(220)과 유사하다. 일실시예에 있어서, 활성 영역(272 및 274)이 상이한 도전형일 때, 게이트 스택(220)은 상이한 재료 스택의 두 부분, 예를 들어 제 1 핀 활성 영역(272) 상부의 제 1 부분 및 제 2 핀 활성 영역(274) 상부의 제 2 부분을 포함한다. 두 부분은 일함수 금속층(244)을 제외한 구성에서 유사하다. 게이트 스택의 제 1 부분에서, 일함수 금속층은 nWF 금속층을 포함한다. 게이트 스택의 제 2부분에서, 일함수 금속층은 pWF 금속층을 포함한다.In some embodiments, the S / D feature 230 is formed by epitaxial growth for strain effects, as illustrated in FIG. A gate stack is formed above the pin active region. The
상이한 실시예들도 설명된다. 2개 이상의 상기 실시예를 조합한 또 다른 실시예의 집적 회로 디바이스가 있다. 예를 들어, 하나의 집접 회로 디바이스는 에피택시 성장 S/D 피쳐 및 U형상의 하이-k 유전체층 모두를 포함한다. 다른 예에 있어서, 하나의 집접 회로 디바이스는 핀 활성 영역과 추가의 캐핑층(250) 모두를 포함한다. Different embodiments are also described. There is an integrated circuit device of another embodiment in which two or more of the above embodiments are combined. For example, an integrated circuit device includes both an epitaxial growth S / D feature and a U-shaped high-k dielectric layer. In another example, one passive circuit device includes both a pin active region and an
상기는 당업자가 본 발명개시의 양상들을 더 잘 이해할 수 있도록 다양한 실시예들의 특징을 개괄한 것이다. 당업자는 여기에 개시된 실시예들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점를 성취하는 다른 공정들 및 구조들을 설계하거나 수정하기 위해 본 발명개시를 기초로서 쉽게 사용할 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 발명개시의 사상 및 범주로부터 벗어나지 않으며, 다양한 수정, 대체 및 변경이 본 발명개시의 사상 및 범주로부터 벗어나지 않고 가능하다는 것을 인지해야 한다.The foregoing is a summary of features of various embodiments to enable those skilled in the art to more fully understand aspects of the disclosure of the present invention. Those skilled in the art should appreciate that the present invention can readily be used on the basis of the disclosure of the present invention to accomplish the same objects as the embodiments disclosed herein and / or to design or modify other processes and structures that achieve the same advantages. Also, those skilled in the art should appreciate that such equivalent constructions do not depart from the spirit and scope of the disclosure, and various modifications, substitutions and alterations are possible without departing from the spirit and scope of the disclosure.
Claims (10)
반도체 기판; 및
상기 반도체 기판 상부에 배치된 게이트 스택
을 포함하고,
상기 게이트 스택은,
상기 반도체 기판 상부에 배치된 게이트 유전체층,
상기 게이트 유전체층 상부에 배치된 다기능 차단/습윤층(multi-function blocking/wetting layer)으로서, 탄탈 알루미늄 탄소 질화물(tantalum aluminum carbon nitride; TaAlCN)을 포함하는 상기 다기능 차단/습윤층,
상기 다기능 차단/습윤층 상부에 배치된 일함수층, 및
상기 일함수층 상부에 배치된 도전성 층
을 포함하는 것인 집적 회로 디바이스.In an integrated circuit device,
A semiconductor substrate; And
And a gate stack
/ RTI >
Wherein the gate stack comprises:
A gate dielectric layer disposed on the semiconductor substrate,
A multi-functional blocking / wetting layer disposed over the gate dielectric layer, the multi-functional blocking / wetting layer comprising tantalum aluminum carbon nitride (TaAlCN)
A work function layer disposed above the multifunction interception / wetting layer, and
And a conductive layer
And an integrated circuit device.
상기 게이트 유전체층은 하이-k 유전체층을 포함하는 것인 집적 회로 디바이스.The method according to claim 1,
Wherein the gate dielectric layer comprises a high-k dielectric layer.
상기 게이트 유전체층은 상기 하이-k 유전체층과 상기 반도체 기판 사이에 배치된 계면 유전체층을 포함하는 것인 집적 회로 디바이스.3. The method of claim 2,
Wherein the gate dielectric layer comprises an interfacial dielectric layer disposed between the high-k dielectric layer and the semiconductor substrate.
상기 다기능 차단/습윤층은 금속 불순물이 상기 게이트 유전체층에 침투하는 것을 방지하는 질소 원자 농도 및 탄소 원자의 농도를 갖는 것인 집적 회로 디바이스.The method according to claim 1,
Wherein the multifunction intercept / wet layer has a concentration of nitrogen atoms and a concentration of carbon atoms that prevent metal impurities from penetrating the gate dielectric layer.
상기 다기능 차단/습윤층은 상이한 질소 원자 농도를 갖는 다중 TaAlCN층을 포함하는 것인 집적 회로 디바이스.The method according to claim 1,
Wherein the multifunctional blocking / wetting layer comprises multiple layers of TaAlCN having different nitrogen atom concentrations.
상기 다기능 차단/습윤층은 1:1 내지 1:3의 Ta:Al 비율을 갖는 것인 집적 회로 디바이스.The method according to claim 1,
Wherein the multifunction intercept / wet layer has a Ta: Al ratio of 1: 1 to 1: 3.
상기 게이트 유전체층과 상기 다기능 차단/습윤층 사이에 배치된 캐핑층을 더 포함하고, 상기 캐핑층은 티타늄 질화물, 탄탈 질화물 및 이들의 조합 중 하나를 포함하는 것인 집적 회로 디바이스.The method according to claim 1,
Further comprising a capping layer disposed between the gate dielectric layer and the multifunctional blocking / wetting layer, wherein the capping layer comprises one of titanium nitride, tantalum nitride, and combinations thereof.
상기 반도체 기판은 핀 활성 영역(fin active region)을 포함하고,
상기 게이트 스택은 상기 핀 활성 영역 상에 형성되는 것인 집적 회로 디바이스.The method according to claim 1,
Wherein the semiconductor substrate comprises a fin active region,
Wherein the gate stack is formed on the pin active region.
n채널 전계 효과 트랜지스터를 위한 제 1 영역, 및 p채널 전계 효과 트랜지스터를 위한 제 2 영역을 갖는 반도체 기판;
상기 제 1 영역 내의 상기 반도체 기판 상부에 배치된 제 1 게이트 스택; 및
상기 제 2 영역 내의 상기 반도체 기판 상부에 배치된 제 2 게이트 스택
을 포함하고,
상기 제 1 게이트 스택은 상기 반도체 기판 상부에 배치된 하이-k 유전체층, 상기 하이-k 유전체층 상부에 배치된 제 1 탄탈 알루미늄 탄소 질화물(tantalum aluminum carbon nitride; TaAlCN)층, 및 상기 제 1 TaAlCN층 상에 직접 배치된 제 1 일함수를 갖는 n 일함수(n work function; nWF) 금속층을 포함하고,
상기 제 2 게이트 스택은 상기 반도체 기판 상부에 배치된 상기 하이-k 유전체층, 상기 하이-k 유전체층 상부에 배치된 상기 제 1 TaAlCN층, 및 상기 제 1 TaAlCN층 상에 직접 배치된 제 2 일함수를 갖는 p 일함수(p work function; pWF) 금속층을 포함하고, 상기 제 2 일함수는 상기 제 1 일함수보다 큰 것인 집적 회로 디바이스.In an integrated circuit device,
a semiconductor substrate having a first region for an n-channel field effect transistor and a second region for a p-channel field effect transistor;
A first gate stack disposed above the semiconductor substrate in the first region; And
A second gate stack disposed above the semiconductor substrate in the second region,
/ RTI >
Wherein the first gate stack comprises a high-k dielectric layer disposed over the semiconductor substrate, a first tantalum aluminum carbon nitride (TaAlCN) layer disposed over the high-k dielectric layer, And a n work function (nWF) metal layer having a first work function,
Wherein the second gate stack comprises a high-k dielectric layer disposed over the semiconductor substrate, the first TaAlCN layer disposed over the high-k dielectric layer, and a second work function disposed directly on the first TaAlCN layer Wherein the second work function comprises a p-work function (pWF) metal layer having a first work function, wherein the second work function is greater than the first work function.
반도체 기판 상부에 게이트 스택을 형성하는 단계;
상기 게이트 스택을 둘러싸는 층간 유전체(interlayer dielectric; ILD)층을 형성하는 단계
상기 게이트 스택을 적어도 부분적으로 제거하는 것에 의해 상기 ILD층 내에 개구부를 형성하는 단계; 및
다기능 차단/습윤층, 상기 다기능 차단/습윤층 상부의 일함수층, 및 상기 일함수층 상부의 도전성 층을 형성하는 단계
을 포함하고,
상기 다기능 차단/습윤층, 상기 일함수층, 및 상기 도전성 층은 상기 개구부를 충진하고, 또한 상기 다기능 차단/습윤층은 제 1 탄탈 알루미늄 탄소 질화물(tantalum aluminum carbon nitride; TaAlCN)층을 포함하는 것인 방법.In the method,
Forming a gate stack over the semiconductor substrate;
Forming an interlayer dielectric (ILD) layer surrounding the gate stack
Forming an opening in the ILD layer by at least partially removing the gate stack; And
Forming a multi-functional intercepting / wetting layer, a workfunction layer above said multifunction intercepting / wetting layer, and a conductive layer above said workfunctioning layer
/ RTI >
Wherein the multifunctional blocking / wetting layer, the work function layer, and the conductive layer fill the opening and the multifunctional intercepting / wetting layer comprises a first tantalum aluminum carbon nitride (TaAlCN) layer / RTI >
Applications Claiming Priority (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/328,299 | 2014-07-10 | ||
US14/328,299 US9337303B2 (en) | 2011-09-24 | 2014-07-10 | Metal gate stack having TiAICN as work function layer and/or blocking/wetting layer |
US201462056278P | 2014-09-26 | 2014-09-26 | |
US62/056,278 | 2014-09-26 | ||
US14/532,228 US9337192B2 (en) | 2011-09-24 | 2014-11-04 | Metal gate stack having TaAlCN layer |
US14/532,228 | 2014-11-04 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20160007338A true KR20160007338A (en) | 2016-01-20 |
KR101843227B1 KR101843227B1 (en) | 2018-03-28 |
Family
ID=54866823
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020150026678A KR101843227B1 (en) | 2014-07-10 | 2015-02-25 | METAL GATE STACK HAVING TaAICN LAYER |
Country Status (3)
Country | Link |
---|---|
KR (1) | KR101843227B1 (en) |
DE (1) | DE102014119648B4 (en) |
TW (1) | TWI556429B (en) |
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CN109473479A (en) * | 2017-09-08 | 2019-03-15 | 三星电子株式会社 | Semiconductor device |
CN110690199A (en) * | 2018-07-06 | 2020-01-14 | 三星电子株式会社 | Semiconductor device with a plurality of transistors |
KR20200010985A (en) * | 2018-07-06 | 2020-01-31 | 삼성전자주식회사 | Semiconductor device |
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US10340383B2 (en) * | 2016-03-25 | 2019-07-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device having stressor layer |
TWI806881B (en) * | 2017-07-13 | 2023-07-01 | 美商應用材料股份有限公司 | LOW THICKNESS DEPENDENT WORK-FUNCTION nMOS INTEGRATION FOR METAL GATE |
US10541333B2 (en) * | 2017-07-19 | 2020-01-21 | Asm Ip Holding B.V. | Method for depositing a group IV semiconductor and related semiconductor device structures |
KR20200133814A (en) * | 2018-04-19 | 2020-11-30 | 어플라이드 머티어리얼스, 인코포레이티드 | Tuning of the work function of P-metal work function films through vapor deposition |
US11855163B2 (en) * | 2020-06-23 | 2023-12-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and method |
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US7985680B2 (en) | 2008-08-25 | 2011-07-26 | Tokyo Electron Limited | Method of forming aluminum-doped metal carbonitride gate electrodes |
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DE102009046245B4 (en) | 2009-10-30 | 2016-08-04 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Production of Metallgateelektrodenstrukturen with a separate removal of Platzhaltermaterialien in transistors of different conductivity |
US8597995B2 (en) * | 2011-09-24 | 2013-12-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal gate device with low temperature oxygen scavenging |
US8778789B2 (en) * | 2012-11-30 | 2014-07-15 | GlobalFoundries, Inc. | Methods for fabricating integrated circuits having low resistance metal gate structures |
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-
2014
- 2014-12-26 TW TW103145710A patent/TWI556429B/en active
- 2014-12-28 DE DE102014119648.1A patent/DE102014119648B4/en active Active
-
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- 2015-02-25 KR KR1020150026678A patent/KR101843227B1/en active IP Right Grant
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CN109473479A (en) * | 2017-09-08 | 2019-03-15 | 三星电子株式会社 | Semiconductor device |
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CN109473479B (en) * | 2017-09-08 | 2023-09-26 | 三星电子株式会社 | Semiconductor device with a semiconductor device having a plurality of semiconductor chips |
CN110690199A (en) * | 2018-07-06 | 2020-01-14 | 三星电子株式会社 | Semiconductor device with a plurality of transistors |
KR20200010985A (en) * | 2018-07-06 | 2020-01-31 | 삼성전자주식회사 | Semiconductor device |
CN110690199B (en) * | 2018-07-06 | 2023-07-25 | 三星电子株式会社 | Semiconductor device with a semiconductor layer having a plurality of semiconductor layers |
US11888063B2 (en) | 2018-07-06 | 2024-01-30 | Samsung Electronics Co., Ltd. | Semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
KR101843227B1 (en) | 2018-03-28 |
DE102014119648B4 (en) | 2021-09-02 |
TW201603269A (en) | 2016-01-16 |
TWI556429B (en) | 2016-11-01 |
DE102014119648A1 (en) | 2016-01-14 |
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Legal Events
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A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
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E701 | Decision to grant or registration of patent right | ||
E701 | Decision to grant or registration of patent right | ||
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