KR20170082319A - 유기 박막 트랜지스터 및 그 제조 방법 - Google Patents

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박재훈
함영진
이현주
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한림대학교 산학협력단
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Abstract

본원은 기판에 게이트 전극을 형성하는 단계, 상기 게이트 전극의 상부에 게이트 절연층을 형성하는 단계, 상기 게이트 절연층의 상부에 알루미늄 박막층을 형성하는 단계, 상기 알루미늄 박막층의 상부에 유기 반도체 물질을 포함하는 유기 반도체층을 형성하는 단계 및 상기 유기 반도체층의 상부에 서로 마주보며 위치하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 유기 박막 트랜지스터의 제조 방법에 관한 것이다.

Description

유기 박막 트랜지스터 및 그 제조 방법 {ORGANIC THIN FILM TRANSISTOR AND METHOD FOR MANUFACTURING THE SAME}
본원은 유기 박막 트랜지스터 및 유기 박막 트랜지스터의 제조 방법에 관한 것이다.
현대 사회가 고도로 정보화되어 감에 따라 표시 장치는 대형화 및 박형화에 대한 시장의 요구에 직면하고 있으며, 이에 따라 LCD(Liquid Crystal Display) 장치, OLED(Organic Light Emitting Diode) 장치 등으로 대표되는 평판 표시 장치의 수요가 폭발적으로 늘어나고 있다.
평판 표시 장치에는 스위칭 소자로서 박막 트랜지스터(thin film transistor, TFT)가 사용되며, 최근 박막 트랜지스터 중에서 규소(Si)와 같은 무기 반도체 대신에 저분자 또는 고분자와 같은 유기 반도체(organic semiconductor)를 이용한 유기 박막 트랜지스터(organic thin film transistor, OTFT)에 대한 연구가 활발히 이루어지고 있다. 예를 들어, 종래의 유기 박막 트랜지스터는 대한민국 특허공개 번호 제2004-0012212호에 개시되어 있다.
유기 박막 트랜지스터는 유기 물질의 특성상 섬유(fiber) 또는 필름(film)과 같은 형태로 성형이 용이하여 가요성 표시 장치(flexible display device)의 핵심 소자로 주목받고 있으며, 이는 저온 공정이 가능하여 플라스틱과 같은 유연한 기판 위에서 대면적의 박막을 형성할 수 있고, 진공 증착 방법뿐만 아니라 용액 공정(solution process)의 방법을 사용할 수 있기 때문에 실리콘 박막 트랜지스터와 비교하여 잠재적으로 공정 단가를 줄일 수 있기 때문이다.
그러나 용액 공정을 이용하여 유기 박막 트랜지스터를 제작하는 경우, 유기 반도체에 포함된 용매가 고분자 절연체에 화학적 손상을 가하게 되어, 유기 박막 트랜지스터의 성능이 저하되는 문제가 있었다.
이러한 문제의 해결 방안으로서, 종래에는 고분자 절연체의 화학적 내구성을 향상시키기 위하여 일반적으로 200도 이상의 높은 온도에서 열처리를 통해 가교(Crossing link) 공정을 거쳤으나, 고온의 고분자 절연체의 가교 공정 및 열처리 공정으로 인하여 유기 박막 트랜지스터를 플라스틱 기판 상에 제작할 수 없는 문제가 있었다.
본원은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서, 용액 공정을 이용한 유기 박막 트랜지스터 제작 시, 유기 반도체에 포함된 용매에 의한 고분자 절연체의 화학적 손상을 최소화할 수 있는 유기 박막 트랜지스터의 제조 방법을 제공하는 것을 목적으로 한다.
본원은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서, 고분자 화합물을 높은 온도에서 열처리하는 과정 없이, 안정적으로 유기 박막 트랜지스터를 플라스틱 기판 상에 제작할 수 있는 유기 박막 트랜지스터의 제조 방법을 제공하는 것을 목적으로 한다.
본원은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서, 유기 반도체에 포함된 용매에 의한 고분자 절연체의 화학적 손상을 최소화하면서 반도체 특성이 향상된 유기 박막 트랜지스터를 제공하는 것을 목적으로 한다.
다만, 본원의 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제들도 한정되지 않으며, 또 다른 기술적 과제들이 존재할 수 있다.
상기한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본원의 일 실시예에 따른 유기 박막 트랜지스터의 제조 방법은 기판에 게이트 전극을 형성하는 단계, 상기 게이트 전극의 상부에 게이트 절연층을 형성하는 단계, 상기 게이트 절연층의 상부에 알루미늄 박막층을 형성하는 단계, 상기 알루미늄 박막층의 상부에 유기 반도체 물질을 포함하는 유기 반도체층을 형성하는 단계 및 상기 유기 반도체층의 상부에 서로 마주보며 위치하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함할 수 있다.
또한, 본원의 일 실시예에 따른 유기 박막 트랜지스터의 제조 방법은 상기 유기 반도체층을 형성하는 단계 이전에, 상기 알루미늄 박막층에 자외선 오존(ultra-violet ozone, UVO) 처리 또는 산소 플라즈마 처리를 수행하여 상기 알루미늄 박막층을 산화시키는 단계를 더 포함할 수 있다.
또한, 본원의 일 실시예에 따른 유기 박막 트랜지스터의 제조 방법은 상기 알루미늄 박막층이 상기 게이트 절연층의 상부에 균일하게 형성되도록, 상기 알루미늄 박막층을 형성하는 단계 이전에, 상기 게이트 절연층의 표면에 자외선 오존(UVO) 처리 또는 산소 플라즈마 처리를 수행하는 단계를 더 포함할 수 있다.
또한, 상기 알루미늄 박막층을 형성하는 단계는, 제1 알루미늄 박막층을 형성하는 단계 및 상기 제1 알루미늄 박막층에 자외선 오존(UVO) 처리 또는 산소 플라즈마 처리를 수행하여 상기 제1 알루미늄 박막층을 산화시키는 단계를 포함하되, 상기 알루미늄 박막층이 복수의 박막층을 포함하는 경우, 상기 복수의 박막층의 수에 대응하여 상기 제1 알루미늄 박막층을 형성하는 단계 및 상기 제1 알루미늄 박막층을 산화시키는 단계를 교번하여 수행할 수 있다.
또한, 상기 알루미늄 박막층을 형성하는 단계는, 상기 알루미늄 박막층을 20 Å에서 100 Å 사이의 두께로 형성하고, 상기 제1 알루미늄 박막층을 20 Å에서 50 Å 사이의 두께로 형성할 수 있다.
또한, 상기 유기 반도체 물질은 용액 공정을 통하여 박막 형성이 가능한 물질을 포함하고, 상기 게이트 절연층은 상기 유기 반도체 물질의 용매에 의해 손상 가능한 고분자 화합물을 포함할 수 있다.
또한, 상기 기판은 플라스틱 기판을 포함하고, 상기 게이트 절연층을 형성하는 단계 및 상기 유기 반도체층을 형성하는 단계는 실온에서 수행될 수 있다.
한편, 본원의 다른 실시예에 따른 유기 박막 트랜지스터의 제조 방법은 기판에 서로 마주보며 위치하는 소스 전극 및 드레인 전극을 형성하는 단계, 상기 소스 전극 및 상기 드레인 전극과 접합하고 유기 반도체 물질을 포함하는 유기 반도체층을 형성하는 단계, 상기 유기 반도체층의 상부에 산화 알루미늄 박막층을 형성하는 단계, 상기 산화 알루미늄 박막층의 상부에 게이트 절연층을 형성하는 단계 및 상기 게이트 절연층의 상부에 게이트 전극을 형성하는 단계를 포함할 수 있다.
한편, 본원의 일 실시예에 따른 유기 박막 트랜지스터는 기판, 상기 기판에 형성되는 게이트 전극, 상기 게이트 전극의 표면에 형성되는 게이트 절연층, 상기 게이트 절연층의 표면에 형성되는 산화 알루미늄 박막층, 상기 산화 알루미늄 박막층의 표면에 형성되며, 유기 반도체 물질을 포함하는 유기 반도체층 및 상기 유기 반도체층의 상부에 접하며 서로 마주보며 위치하는 소스 전극 및 드레인 전극을 포함할 수 있다.
또한, 상기 산화 알루미늄 박막층은 상기 게이트 절연층이 상기 유기 반도체층에 포함된 용매에 의해 손상받지 않도록, 알루미늄 박막층에 자외선 오존(UVO) 처리 또는 산소 플라즈마 처리를 하여 생성될 수 있다.
또한, 상기 게이트 절연층은 상기 산화 알루미늄 박막층이 균일하게 형성되도록, 상기 산화 알루미늄 박막층이 접촉되는 표면에 자외선 오존(UVO) 처리 또는 산소 플라즈마 처리가 수행될 수 있다.
또한, 상기 산화 알루미늄 박막층은 미리 설정된 두께를 가지는 복수의 박막층으로 형성될 수 있다.
또한, 상기 산화 알루미늄 박막층의 두께는 20 Å에서 100 Å 중 어느 하나이고, 상기 복수의 박막층 각각의 두께는 20 Å에서 50 Å 중 어느 하나일 수 있다.
한편, 본원의 다른 실시예에 따른 유기 박막 트랜지스터는 기판, 상기 기판의 상부에 형성되며, 서로 마주보며 위치하는 소스 전극 및 드레인 전극, 상기 소스 전극 및 드레인 전극과 접하며 유기 반도체 물질을 포함하는 유기 반도체층, 상기 유기 반도체층의 표면에 형성되는 산화 알루미늄 박막층, 상기 산화 알루미늄 박막층의 표면에 형성되는 게이트 절연층 및 상기 게이트 절연층에 접하며 상기 유기 반도체층에 전계를 인가하기 위하여 형성되는 게이트 전극을 포함할 수 있다.
또한, 상기 산화 알루미늄 박막층은 상기 유기 반도체층이 상기 게이트 절연층에 포함된 용매에 의해 손상받지 않도록, 알루미늄 박막층에 자외선 오존(UVO) 처리 또는 산소 플라즈마 처리를 하여 생성될 수 있다.
또한, 상기 유기 반도체층은 상기 산화 알루미늄 박막층이 균일하게 형성되도록, 상기 산화 알루미늄 박막층이 접촉되는 표면에 자외선 오존(UVO) 처리 또는 산소 플라즈마 처리가 수행될 수 있다.
또한, 상기 산화 알루미늄 박막층은 미리 설정된 두께를 가지는 복수의 박막층으로 형성되되, 상기 산화 알루미늄 박막층의 두께는 20 Å에서 100 Å 중 어느 하나이고, 상기 복수의 박막층 각각의 두께는 20 Å에서 50 Å 중 어느 하나일 수 있다.
상술한 과제 해결 수단은 단지 예시적인 것으로서, 본원을 제한하려는 의도로 해석되지 않아야 한다. 상술한 예시적인 실시예 외에도, 도면 및 발명의 상세한 설명에 추가적인 실시예가 존재할 수 있다.
전술한 본원의 과제 해결 수단에 의하면, 용액 공정을 이용한 유기 박막 트랜지스터 제작 시 게이트 절연층과 유기 반도체층 사이에 산화 알루미늄 박막층을 형성함으로써, 유기 반도체에 포함된 용매에 의한 고분자 절연체의 화학적 손상, 또는 고분자 절연체에 포함된 용매에 의한 유기 반도체의 화학적 손상을 줄일 수 있다.
또한, 전술한 본원의 과제 해결 수단에 의하면, 고온의 열처리를 수행하지 않더라도 유기 반도체에 포함된 용매에 의한 고분자 절연체의 화학적 손상을 최소화할 수 있고, 유기 박막 트랜지스터를 플라스틱 기판 상에 제작할 수 있다.
또한, 전술한 본원의 과제 해결 수단에 의하면, 게이트 절연층과 유기 반도체층 사이에 산화 알루미늄 박막층을 형성함으로써, 유기 반도체의 용매에 의해 화학석 손상 가능성이 있는 고분자 절연체의 사용 범위를 확대할 수 있다.
도 1은 본원의 일 실시예에 따른 유기 박막 트랜지스터의 단면도이다.
도 2a, 도 2b, 도 2c, 도 2d, 도 2e, 도 2f, 및 도 2g는 본원의 일 실시예에 따른 유기 박막 트랜지스터의 형성 과정을 나타낸 단면도이다.
도 3은 본원의 다른 일 실시예에 따른 복수의 산화 알루미늄 박막층을 가지는 유기 박막 트랜지스터의 단면도이다.
도 4는 본원의 또 다른 일 실시예에 따른 유기 박막 트랜지스터의 단면도이다.
도 5는 본원의 일 실시예에 따른 유기 박막 트랜지스터의 제조 방법의 흐름도이다.
도 6은 본원의 다른 일 실시예에 따른 유기 박막 트랜지스터의 제조 방법의 흐름도이다.
도 7은 본원의 일 실시예에 따른 유기 박막 트랜지스터에서 산화 알루미늄 박막층의 두께에 따른 전달 특성을 나타낸 그래프이다.
도 8은 본원의 일 실시예에 따른 유기 박막 트랜지스터에서 산화 알루미늄 박막층의 두께에 따른 커패시턴스-주파수 그래프 및 단위 면적당 정전용량 데이터 그래프이다.
도 9는 알루미늄 박막층을 포함하지 않는 유기 박막 트랜지스터의 투과율과 본원의 일 실시예에 따른 알루미늄 박막층을 포함하는 유기 박막 트랜지스터의알루미늄 박막층의 두께에 따른 투과율을 나타낸 그래프이다.
아래에서는 첨부한 도면을 참조하여 본원이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본원의 실시예를 상세히 설명한다. 그러나 본원은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본원을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
본원 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결" 또는 "간접적으로 연결"되어 있는 경우도 포함한다.
본원 명세서 전체에서, 어떤 부재가 다른 부재 "상에", "상부에", "상단에", "하에", "하부에", "하단에" 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.
본원 명세서 전체에서, 어떤 부분이 어떤 구성 요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
본원은 용액 공정을 이용한 유기 박막 트랜지스터 제작 시 게이트 절연층과 유기 반도체층 사이에 산화 알루미늄 박막층을 형성함으로써, 유기 반도체에 포함된 용매에 의한 고분자 절연체의 화학적 손상, 또는 고분자 절연체에 포함된 용매에 의한 유기 반도체의 화학적 손상을 줄일 수 있는 유기 박막 트랜지스터 및 그의 제조 방법에 관한 것이다.
도 1은 본원의 일 실시예에 따른 유기 박막 트랜지스터의 단면도이다. 본원의 일 실시예에 따른 유기 박막 트랜지스터(100)는 게이트 전극(120)이 유기 반도체층(150) 아래에 형성된 바텀(bottom) 게이트 구조이다.
도 1을 참조하면, 본원의 일 실시예에 따른 유기 박막 트랜지스터(100)는 기판(110), 게이트 전극(120), 게이트 절연층(130), 산화 알루미늄 박막층(140), 유기 반도체층(150), 소스 전극(160) 및 드레인 전극(170)을 포함할 수 있다.
예를 들어, 기판(110)은 실리콘 기판, 유리 기판, 플라스틱 기판 또는 메탈 기판 중 어느 하나를 포함할 수 있다. 상기 유리 기판은 실리콘 산화물, 실리콘 질화물 등으로 이루어질 수 있다. 또한, 상기 플라스틱 기판은 절연성 유기물로 이루어질 수 있는데, 예를 들면, 폴리에테르술폰 (PES, polyethersulphone), 폴리아크릴레이트 (PAR, polyacrylate), 폴리에테르 이미드 (PEI, polyetherimide), 폴리에틸렌 나프탈레이트 (PEN, polyethyelenen napthalate), 폴리에틸렌 테레프탈레이드 (PET, polyethyeleneterepthalate), 폴리페닐렌 설파이드 (polyphenylene sulfide: PPS), 폴리알릴레이트 (polyallylate), 폴리이미드 (polyimide), 폴리카보네이트 (PC), 셀룰로오스 트리 아세테이트 (TAC), 셀룰로오스 아세테이트 프로피오네이트 (cellulose acetate propinonate: CAP)로 이루어진 그룹으로부터 선택되는 유기물로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 또한, 상기 금속 기판은 탄소, 철, 크롬, 망간, 니켈, 티타늄, 몰리브덴, 스테인레스 스틸 (SUS), Invar 합금, ZInconel 합금 및 Kovar 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있으나, 이에 한정되는것은 아니다.
본원의 일 실시예에 따른 기판(110)은 유리 기판일 수 있으며, 이는 아세톤(acetone), 2-프로판올(propanol) 및 탈이온수(Deionized water) 각각에서 15분, 15분, 및 30분씩 초음파 세척한 후, 180℃의 열판(hot-plate)위에서 1시간 이상 건조시킨 유리 기판일 수 있다.
게이트 전극(120)은 기판(110) 상에 형성될 수 있다. 게이트 전극(120)은 Al, Au, Ag, Cu, Ni, Pt, Pd, Mo, 또는 Al:Nd, Mo:W 합금 등과 같은 금속 또는 금속의 합금으로 이루어질 수 있으며, 반드시 이에 한정 되는 것은 아니다.
본원의 일 실시예에 따른 게이트 전극(120)은 패턴된 마스크를 통해 ~10-6 Torr에서1Å/s의 속도로, 기판(110) 상에 250Å두께로 형성될 수 있다. 이때, 게이트 전극(120)은 열진공 증착법을 이용해 기판(110) 상에 형성될 수 있다.
본원의 실시예에서는 게이트 전극(120)이 열진공 증착법에 의하여 형성되는 것으로 예시하였으나, 이에 한정된 것은 아니며, 다른 실시예에 따라서는 스퍼터링(sputtering) 등 박막 형성을 위한 일반적인 증착 공정이 적용될 수 있다.
게이트 절연층(130)은 게이트 전극(120)의 표면에 형성되되, 게이트 전극(120)을 덮는 구조로 기판(110) 상에 형성될 수 있다.
게이트 절연층(130)은 유기 반도체층(150)에 포함된 용매에 의해 손상 가능한 고분자 화합물을 포함할 수 있다. 이때, 고분자 화합물은 절연성의 유기 고분자 화합물로서, 용액으로 제조 가능한 모든 고분자 절연 재료가 이용될 수 있다. 유기 절연체의 정전 용량을 증가시킬 수 있고, 누설 전류를 최소화할 수 있도록, 상기 절연성 유기 고분자 내부에는 전하를 수용 할 수 있는 이중 결합, 삼중 결합, 방향족 고리 등이 포함되는 것이 바람직하다. 상기 절연성 유기 고분자는 불소계 고분자로서 불소를 포함하는 형태의 고분자라면 모두 사용가능하며, 예를 들어, 싸이톱(Cytop)이라는 물질, 폴리테트라플루오로에틸렌, 테트라플루오로 에틸렌/퍼플루오로(알킬비닐에테르) 공중합체, 폴리스티렌(Polystyrene,PS), 테트라플루오로에틸렌/헥사플루오로프로필렌 공중합체, 퍼플루오로페닐렌, 퍼플루오로비페닐렌, 퍼플루오로나프타닐렌, 에틸렌-테트라플루오로에틸렌 및 폴리(비닐리덴 플루오라이드) 등과 같은 고분자들이 사용될 수 있으며, 불소계 고분자와 일반적인 유기 절연체 고분자와의 혼합을 통해서도 소수성 절연층을 형성할 수 있다.
본원의 일 실시예에 따른 게이트 절연층(130)은 폴리스티렌(Polystyrene, PS)과 클로로폼(chloroform)을 1.5 wt%로 섞은 후, 실온(예를 들어, 1℃~35℃)에서12시간 이상 350 rpm으로 혼합한 게이트 절연체(gate insulator)를 포함할 수 있다. 또한, 게이트 절연층(130)은 상기 게이트 절연체를 실온에서 2000 rpm으로 30초 동안 스핀 코팅(spin coating)하고, 110℃에서 1시간 동안 hot-plate위에서 열처리함으로써 형성될 수 있다.
본원의 실시예에서는 게이트 절연층(130)이 스핀 코팅에 의하여 형성되는 것으로 예시하였으나, 이에 한정된 것은 아니며, 다른 실시예에 따라서는 drop casting 등 용액 재료를 이용하는 모든 종류의 박막 형성 공정이 적용될 수 있다.
게이트 절연층(130)의 상부에는 산화 알루미늄 박막층(140), 또는 산화 알루미늄 박막층(140)의 형성에 기초가 되는 알루미늄 박막층이 형성될 수 있다. 또한, 산화 알루미늄 박막층(140) 또는 알루미늄 박막층이 게이트 절연층(130) 상에 보다 균일하게 형성될 수 있도록, 알루미늄 박막층이 형성되기 이전에, 게이트 절연층(130)의 표면에는 자외선 오존(ultra-violet ozone, UVO) 처리 또는 산소 플라즈마 처리가 수행될 수 있다.
산화 알루미늄 박막층(140)은 게이트 절연층(130)의 표면에 형성될 수 있다.
산화 알루미늄 박막층(140)은 게이트 절연층(130)이 유기 반도체층(150)에 포함된 용매에 의해 손상받지 않도록, 알루미늄 박막층에 자외선 오존(UVO) 처리를 하여 생성될 수 있다. 산화 알루미늄 박막층(140)은, 게이트 절연층(130)의 상부에 형성된 알루미늄 박막층에 자외선 오존 처리를 수행하여, 상기 알루미늄 박막층을 강제 산화시킴에 따라 산화 알루미늄(AI203) 박막이 형성될 수 있다.
본원의 일 실시예에 따르면, 산화 알루미늄 박막층(140)은 미리 설정된 두께를 가지는 복수의 박막층으로 형성될 수 있다. 이때, 복수의 박막층은 산화 알루미늄 박막층(140)이 복수 개 있음을 의미한다. 또한, 산화 알루미늄 박막층 전체의 두께는, 예를 들어, 20 Å에서 100 Å 중 어느 하나일 수 있으며, 복수의 박막층 각각의 두께는 20 Å에서 50 Å 중 어느 하나일 수 있다. 예를 들어, 본원의 일 실시예에 따른 산화 알루미늄 박막층(140)이 단일 박막층으로 형성된 경우, 산화 알루미늄 박막층(140)은 25 Å의 두께를 가질 수 있다. 또한, 산화 알루미늄 박막층(140)이 25 Å의 두께를 가지는 3개의 복수의 박막층으로 형성된 경우, 산화 알루미늄 박막층(140)은 전체 75 Å의 두께로 형성될 수 있다.
본원의 일 실시예에 따르면, 산화되지 않은 알루미늄 박막층은 ~10-6 Torr에서 1Å/s의 속도에 기초하여, 게이트 절연층(130)의 상부에 열진공 증착에 의하여 25Å의 두께로 형성될 수 있다. 이후 알루미늄 박막층은 자외선 오존 처리 또는 산소 플라즈마 처리를 수행함으로써 강제 산화될 수 있으며, 이를 통해 산화 알루미늄 박막층(140)이 형성될 수 있다. 이때, 알루미늄 박막층이 복수의 박막층으로 형성되는 경우, 알루미늄 박막층을 형성하는 공정과 상기 알루미늄 박막층에 자외선 오존 처리 또는 산소 플라즈마 처리를 수행하여 상기 알루미늄 박막층을 산화시키는 공정이 복수의 박막층의 수에 대응하여 교번하여 수행될 수 있다. 이에 따라 산화 알루미늄 박막층(140)이 복수의 박막층을 포함하도록 형성될 수 있다. 소정의 두께(예를 들어, 25Å)를 초과하는 알루미늄 박막층에 자외선 오존 처리 또는 산소 플라즈마 처리를 수행하는 경우에는 알루미늄 박막층이 산화되는 수율(throughput)이 낮아지거나 높은 처리 온도가 필요하기 때문에, 상기 소정의 두께 이하의 알루미늄 박막층을 증착하고 산화시키는 공정을 반복할 필요가 있다.
본원의 실시예에서는 알루미늄 박막층이 열진공 증착법에 의하여 게이트 절연층(130)의 상부에 형성되는 것으로 예시하였으나, 이에 한정된 것은 아니며, 다른 실시예에 따라서는 스퍼터링(sputtering) 등 일반적으로 이용되는 모든 종류의 진공 증착 공정이 적용될 수 있다.
유기 반도체층(150)은 산화 알루미늄 박막층(140)의 표면에 형성될 수 있으며, 유기 반도체 물질을 포함할 수 있다. 유기 반도체 물질은 용액 공정을 통하여 박막 형성이 가능한 물질로서, 용액으로 제조 가능한 모든 유기 반도체 물질이 이용될 수 있다. 예를 들어, 상기 유기 반도체 물질로서 펜타센(pentacene) 전구체, 폴리티오펜 및 그 유도체, 폴리파라페닐렌비닐렌 및 그 유도체, 폴리파라페닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체, 폴리티오펜-헤테로고리 방향족 공중합체 및 그 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌 및 그 유도체, TESADT (triethylsilylethynyl anthradithiophene), BTBT (benzothienobenzothiophene), TTF (tetrathiafulvalene) 등이 사용될 수 있다. 또한, 이들 중 2 이상을 사용하는 것도 물론 가능하다
본원의 일 실시예에서는 유기 반도체 물질로서 TIPS-pentacene이 이용될 수 있다. 본원의 일 실시예에 따른 유기 반도체층(150)은 6,13-bis(triisopropylsilylehynyl) pentacene (즉, TIPS-Pentacene)와 아니솔 용매(anisole solvent)를 5 wt%로 혼합한 후 실온(예를 들어, 1℃~35℃)에서 350 rpm으로 6시간 이상 섞은 유기 반도체 물질을 이용하여 형성될 수 있다. 또한, 유기 반도체층(150)은 유기 반도체를 실온의 실험실에서 60℃의 hot-plate 위에서drop-casting한 후에 30분간 열처리함으로써 산화 알루미늄 박막층(140)의 표면 상에 형성될 수 있다.
본원의 실시예에서는 유기 반도체층(150)이 drop casting에 의하여 형성되는 것으로 예시하였으나, 이에 한정된 것은 아니며, 스핀 코팅 등 용액 재료를 이용하는 모든 종류의 박막 공정이 적용될 수 있다.
유기 반도체층(150)은 게이트 전극(120)으로부터 전계를 인가받을 수 있다. 또한, 소스 전극(160) 및 드레인 전극(170)은 유기 반도체층(150)의 상부에 접하며, 서로 마주보며 위치할 수 있다. 소스 전극(160) 및 드레인 전극(170)은 유기 반도체층(150)의 상부에 소정 간격 이격되어 형성될 수 있다. 예를 들어, 상기 소스 전극(160) 및 드레인 전극(170)은 Au, Pd, Pt, Ni, Rh, Ru, Ir, Os 외에도, Al, Mo, Al:Nd 합금, MoW 합금 등과 같은 2 종 이상의 금속으로 이루어진 합금을 사용할 수 있으며, 금속의 산화물로서는 ITO, IZO, NiO, Ag2O, In2O3-Ag2O, CuAlO2, SrCu2O2 및 Zr으로 도핑된 ZnO 등을 사용할 수 있으나, 이에 한정되는 것은 아니다. 전술한 바와 같은 금속 또는 금속 산화물 중 2 이상을 조합하여 사용할 수 있음은 물론이다
본원의 일 실시예에 따른 소스 전극(160) 및 드레인 전극(170)은 패턴된 마스크를 통해 ~10-6 Torr에서2Å/s의 속도에 기초하여, 유기 반도체층(150) 상에 600Å두께로 형성될 수 있다. 이때, 소스 전극(160) 및 드레인 전극(170)은 열진공 증착법을 이용해 유기 반도체층(150) 상에 형성될 수 있다.
본원의 실시예에서는 소스 전극(160) 및 드레인 전극(170)이 열진공 증착법에 의하여 형성되는 것으로 예시하였으나, 이에 한정된 것은 아니며, 다른 실시예에 따라서는 스퍼터링(sputtering) 등 일반적으로 이용되는 모든 종류의 진공 증착 공정이 적용될 수 있다.
이러한 본원의 일 실시예에 따른 유기 박막 트랜지스터(100)는 게이트 절연층(130)과 유기 반도체층(150) 사이에, 알루미늄 박막층을 자외선 오존 처리하여 강제 산화시킨 산화 알루미늄 박막층(140)을 형성함으로써, 하부에 위치한 게이트 절연층(130)이 그 상부에 위치한 유기 반도체층(150)에 포함된 용매에 의하여 화학적 손상을 받지 않도록 할 수 있는 효과가 있다. 종래에는 게이트 절연층(130)의 화학적 손상을 방지하고 화학적 내구성을 향상시키기 위하여 200도 이상의 열처리 공정이 필요하였고 그 때문에 플라스틱 기판 등을 사용할 수 없는 문제점이 있었으나, 본원의 일 실시예에 따르면, 게이트 절연층(130)과 유기 반도체층(150) 사이에, 산화 알루미늄 박막층(140)을 형성함으로써, 높은 온도의 열처리 공정을 생략하더라도 게이트 절연층(130)의 화학적 손상을 방지하고 절연체 물질의 사용범위를 넓일 수 있게 되었다.
이하에서는 상기에 자세히 설명된 내용에 기초하여, 도 2a 내지 도 2g를 참조하여 본원의 일 실시예에 따른 유기 박막 트랜지스터의 형성 과정을 간단히 설명하기로 한다.
도 2a, 도 2b, 도 2c, 도 2d, 도 2e, 도 2f, 및 도 2g는 본원의 일 실시예에 따른 유기 박막 트랜지스터의 형성 과정을 나타낸 단면도이다.
도 2a 내지 도 2g를 참조하면, 본원의 일 실시예에 따른 유기 박막 트랜지스터는, 우선, 도 2a에 도시된 바와 같이, 게이트 전극(120)이 기판(110) 상에 형성될 수 있다. 다음으로, 도 2b에 도시된 바와 같이, 게이트 절연층(130)이 게이트 전극(120)을 덮는 구조로 기판(110) 상에 형성될 수 있다.
다음으로, 도 2c에 도시된 바와 같이, 게이트 절연층(130)의 표면에는, 게이트 절연층(130)의 상부에 형성될 알루미늄 박막층(141)이 균일하게 형성되도록, 자외선 오존 처리 또는 산소 플라즈마 처리(s1)가 수행될 수 있다.
다음으로, 도 2d에 도시된 바와 같이, 자외선 오존 처리(s1)가 수행된 게이트 절연층(130)의 상부에는 미리 설정된 두께(예를 들어, 25 Å 등)를 가지는 알루미늄 박막층(141)이, 열진공 증착법, 스퍼터링(sputtering) 등과 같은 진공 증착 공정에 의하여 형성될 수 있다.
이후 알루미늄 박막층(141)을 산화시키기 위하여, 도 2e에 도시된 바와 같이, 알루미늄 박막층(141)의 표면에는 자외선 오존 처리 또는 산소 플라즈마 처리(s2)가 수행될 수 있다.
도 2e의 공정에 의하여, 자외선 오존 처리(s2)가 수행된 알루미늄 박막층(141)이 강제 산화됨에 따라 도 2f에 도시된 바와 같이, 산화 알루미늄 박막층(140)이 형성될 수 있다. 또한, 도 2f에 도시된 바와 같이, 산화 알루미늄 박막층(140)의 상부에는 유기 반도체층(150)이 형성될 수 있다.
한편, 산화 알루미늄 박막층(140)의 상부에 유기 반도체층(150)을 형성하기 이전에, 복수의 산화 알루미늄 박막층을 형성하는 경우, 도 2e의 과정 이후에는 알루미늄 박막층(141)을 형성하는 공정(즉, 도 2d의 공정)과 알루미늄 박막층(141) 상에 자외선 오존 처리(s2)를 수행하는 공정(즉, 도 2e의 공정)이, 형성하고자 하는 복수의 산화 알루미늄 박막층의 수에 대응하여 반복적으로 수행될 수 있다.
예를 들어, 도 2d 내지 도 2e 과정을 통해, 도 2f에서는 25 Å의 두께를 가지는 산화 알루미늄 박막층(140)이 1층 형성될 수도 있고, 2층 형성될 수도 있으며, 3층 형성될 수도 있다. 이때, 1층이 형성된 경우, 유기 박막 트랜지스터에서 산화 알루미늄 박막층(140)의 전체 두께는 25 Å이 되고, 2층이 형성된 경우 산화 알루미늄 박막층(140)의 전체 두께는 50 Å이 되며, 3층이 형성된 경우 산화 알루미늄 박막층(140)의 전체 두께는 75 Å이 될 수 있다. 이는 도 3을 참조하여 보다 쉽게 이해될 수 있다.
도 3은 본원의 다른 일 실시예에 따른 복수의 산화 알루미늄 박막층을 가지는 유기 박막 트랜지스터의 단면도이다.
도 3을 참조하면, 본원의 다른 실시예에 따른 유기 박막 트랜지스터(200)는, 산화 알루미늄 박막층(140)이 복수의 박막층으로 형성될 수 있다. 예를 들어, 도 3에서 산화 알루미늄 박막층(140)은 제1 산화 알루미늄 박막층(142), 제2 산화 알루미늄 박막층(143) 및 제3 산화 알루미늄 박막층(144)을 포함할 수 있다.
다시 도 2g를 참조하면, 유기 반도체층(150)의 상부에는 소스 전극(160) 및 드레인 전극(170)이 서로 마주보는 위치에, 열진공 증착법, 스퍼터링(sputtering) 등과 같은 진공 증착 공정에 의하여 형성될 수 있다. 소스 전극(160) 및 드레인 전극(170)은 유기 반도체층(150)의 상부에 소정 간격 이격되어 형성될 수 있다.
도 4는 본원의 또 다른 실시예에 따른 유기 박막 트랜지스터의 단면도이다. 본원의 다른 일 실시예에 따른 유기 박막 트랜지스터(300)는 게이트 전극(210)이 유기 반도체층(150), 소스 전극(160) 및 드레인 전극(170)위에 형성된 탑(top) 게이트 구조이다.
도 4를 참조하면, 본원의 다른 실시예에 따른 유기 박막 트랜지스터(300)는 기판(110)의 상부에 소스 전극(160) 및 드레인 전극(170)이 서로 마주보며 형성될 수 있다. 또한, 기판(110)의 상부에는 소스 전극(160) 및 드레인 전극(170)과 접합하는 유기 반도체층(150)이 형성될 수 있다. 또한, 유기 반도체층(150)의 상부에는 산화 알루미늄 박막층(140)이 형성될 수 있다. 또한, 산화 알루미늄 박막층(140)의 상부에는 게이트 절연층(130)이 형성되고, 게이트 절연층(130)의 상부에는 게이트 전극(120)이 형성될 수 있다.
도 4의 유기 박막 트랜지스터(300)의 각 층 및 전극의 특성, 재료 및 형성 방법은 도 1을 참조하여 설명한 유기 박막 트랜지스터(100)의 각 층 및 전극의 특성, 재료 및 형성 방법과 동일하므로, 자세한 설명은 생략하기로 한다.
도 4에 도시된 바와 같은 본원의 일 실시예에 따른 유기 박막 트랜지스터(300)는 유기 반도체층(150)과 게이트 절연층(130)의 사이에 산화 알루미늄 박막층(140)을 포함하고 있으므로, 유기 반도체층(150)이 그 상부에 형성된 게이트 절연층(130)에 포함된 용매에 의해 화학적 손상을 받는 것을 방지할 수 있다.
본원의 일 실시예에 따른 유기 박막 트랜지스터(100, 200, 300)는 다양한 전자 소자에 스위칭 소자 또는 구동 소자로 적용될 수 있으며, 상기 전자 소자는 예컨대 액정 표시 장치, 유기 발광 표시 장치, 전기 영동 표시 장치 및 유기 센서 등을 포함할 수 있다.
도 5는 본원의 일 실시예에 따른 유기 박막 트랜지스터의 제조 방법의 흐름도이다. 도 5에 도시된 실시예에 따른 유기 박막 트랜지스터의 제조 방법은 앞서 도 1 내지 도 3을 통해 설명된 유기 박막 트랜지스터 및 그의 형성 과정에서 시계열적으로 처리되는 단계들을 포함한다. 따라서, 이하 생략된 내용이라고 하더라도 도 1 내지 도 3을 참조하여 기술된 내용은 도 5에 도시된 실시예에 따른 유기 박막 트랜지스터의 제조 방법에도 적용될 수 있다.
도 5를 참조하면, 단계S510에서, 기판(110) 상에 게이트 전극(120)이 형성될 수 있다. 다음으로, 단계S520에서, 게이트 절연층(130)이 단계S510에서 형성된 게이트 전극(120)을 덮는 구조로 기판(110) 상에 형성될 수 있다. 다음으로, 단계S530에서, 게이트 절연층(130)의 상부에는 알루미늄 박막층이 형성될 수 있다. 이때, 알루미늄 박막층이 게이트 절연층(130)의 상부에 균일하게 형성되도록, 단계S530 이전에, 게이트 절연층(130)의 표면에 자외선 오존(UVO) 처리 또는 산소 플라즈마 처리가 수행될 수 있다.
단계S540에서, 알루미늄 박막층에 자외선 오존 처리 또는 산소 플라즈마 처리를 수행하여 산화 알루미늄 박막층을 형성할 수 있다. 다음으로, 단계S550에서, 산화 알루미늄 박막층의 상부에 유기 반도체 물질을 포함하는 유기 반도체층(150)이 형성될 수 있다. 다음으로, 단계S560에서, 유기 반도체층(150)의 상부에 접하며, 서로 마주보며 위치하도록 소스 전극(160) 및 드레인 전극(170)이 형성될 수 있다.
상술한 설명에서, 단계S510 내지 단계S560은 본원의 구현예에 따라서, 추가적인 단계들로 더 분할되거나, 더 적은 단계들로 조합될 수 있다. 또한, 일부 단계는 필요에 따라 생략될 수도 있고, 단계 간의 순서가 변경될 수도 있다.
도 6은 본원의 다른 일 실시예에 따른 유기 박막 트랜지스터의 제조 방법의 흐름도이다. 도 6에 도시된 실시예에 따른 유기 박막 트랜지스터의 제조 방법은 앞서 도 1 내지 도 4를 통해 설명된 유기 박막 트랜지스터 및 그의 제조 과정에서 시계열적으로 처리되는 단계들을 포함한다. 따라서, 이하 생략된 내용이라고 하더라도 도 1 내지 도 4를 참조하여 기술된 내용은 도 6에 도시된 실시예에 따른 유기 박막 트랜지스터의 제조 방법에도 적용될 수 있다.
도 6을 참조하면, 단계S610에서, 기판(110)에 소스 전극(160) 및 드레인 전극(170)을 형성할 수 있다. 다음으로, 단계S620에서, 기판(110)의 상부에는 소스 전극(160) 및 드레인 전극(170)과 접합하고 유기 반도체 물질을 포함하는 유기 반도체층(150)이 형성될 수 있다. 다음으로, 단계S630에서, 유기 반도체층(150)의 상부에는 알루미늄 박막층이 형성될 수 있다. 다음으로, 단계S640에서, 알루미늄 박막층에 자외선 오존 처리 또는 산소 플라즈마 처리를 수행하여 산화 알루미늄 박막층을 형성할 수 있다.
다음으로, 단계S650에서, 게이트 절연층(130)이 산화 알루미늄 박막층의 상부에 형성될 수 있다. 다음으로, 단계S660에서, 게이트 절연층(130)의 상부에는 게이트 전극(120)이 형성될 수 있다.
상술한 설명에서, 단계 S610 내지 단계 S660은 본원의 구현예에 따라서, 추가적인 단계들로 더 분할되거나, 더 적은 단계들로 조합될 수 있다. 또한, 일부 단계는 필요에 따라 생략될 수도 있고, 단계 간의 순서가 변경될 수도 있다.
도 7은 본원의 일 실시예에 따른 유기 박막 트랜지스터에서 산화 알루미늄 박막층의 두께에 따른 전달 특성을 나타낸 그래프이다.
도 7(a) 및 도 7(b)는 산화 알루미늄 박막층의 두께가 25Å인 경우, 도 7(c) 및 도 7(d)는 산화 알루미늄 박막층의 두께가 50Å인 경우, 도 7(e) 및 도 7(f)는 산화 알루미늄 박막층의 두께가 75Å인 경우에 대하여, 각각 선형 스케일 및 로그 스케일의 전달 곡선을 나타낸 도면이다.
본원의 일 실시예에 따른 복수의 박막층으로 형성된 산화 알루미늄 박막층(140)을 포함하는 유기 박막 트랜지스터의 경우, 도 7로부터 확인할 수 있는 바와 같이, 산화 알루미늄 박막층(140)의 두께가 두꺼울수록 유기 박막 트랜지스터의 전달 특성이 다소 감소하는 경향을 나타내고 있다. 또한, 도 7로부터 확인할 수 있는 바와 같이, 산화 알루미늄 박막층(140)이 25Å의 두께로 형성되었을 때 유기 박막 트랜지스터가 가장 좋은 전달 특성을 가지는 것으로 나타났다.
도 8은 본원의 일 실시예에 따른 유기 박막 트랜지스터에서 산화 알루미늄 박막층의 두께에 따른 커패시턴스-주파수 그래프(도 8(a)) 및 단위 면적당 정전용량 데이터(도 8(b)) 그래프이다.
도 8로부터 확인할 수 있는 바와 같이, 알루미늄 박막층에 자외선 오존 처리를 수행하지 않은 경우에 비하여 자외선 오존 처리를 수행하여 산화 알루미늄 박막층(140)을 형성한 경우에, 유기 박막 트랜지스터의 단위 면적당 정전용량 특성이 우수하였다. 또한, 산화 알루미늄 박막층(140)이 25Å의 두께로 형성되었을 때, 유기 박막 트랜지스터가 가장 큰 단위 면적당 정전용량 값을 가지는 것을 확인할 수 있었다.
도 9는 알루미늄 박막층을 포함하지 않는 유기 박막 트랜지스터의 투과율과 본원의 일 실시예에 따른 알루미늄 박막층을 포함하는 유기 박막 트랜지스터의 알루미늄 박막층의 두께에 따른 투과율을 나타낸 그래프이다.
도 9로부터 확인할 수 있는 바와 같이, 알루미늄 박막층을 포함하는 유기 박막 트랜지스터의 경우, 알루미늄 박막층의 두께가 증가할 수록 투과율이 감소하는 것을 확인할 수 있다. 또한, 알루미늄 박막층(140)이 25Å의 두께로 형성되었을 때 유기 박막 트랜지스터의 투과율이 유리 기판과 유사하게 가장 높음을 확인할 수 있다. 이와 같이, 본원의 일 실시예에 따른 25Å의 두께의 알루미늄 박막층을 게이트 절연층과 유기 반도체층 사이에 포함하는 유기 박막 트랜지스터는 투과율을 저하시키지 않으면서 동시에 유기 반도체층의 용매(또는 게이트 절연층의 용매)에 따른 게이트 절연층(또는 유기 반도체층)의 화학적 손상을 방지할 수 있다.
전술한 유기 박막 트랜지스터의 제조 방법은 컴퓨터에 의해 실행되는 프로그램 모듈과 같은 컴퓨터에 의해 실행 가능한 명령어를 포함하는 기록 매체의 형태로도 구현될 수 있다. 컴퓨터 판독 가능 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 가용 매체일 수 있고, 휘발성 및 비휘발성 매체, 분리형 및 비분리형 매체를 모두 포함한다. 또한, 컴퓨터 판독가능 매체는 컴퓨터 저장 매체 및 통신 매체를 모두 포함할 수 있다. 컴퓨터 저장 매체는 컴퓨터 판독가능 명령어, 데이터 구조, 프로그램 모듈 또는 기타 데이터와 같은 정보의 저장을 위한 임의의 방법 또는 기술로 구현된 휘발성 및 비휘발성, 분리형 및 비분리형 매체를 모두 포함한다. 통신 매체는 전형적으로 컴퓨터 판독가능 명령어, 데이터 구조, 프로그램 모듈, 또는 반송파와 같은 변조된 데이터 신호의 기타 데이터, 또는 기타 전송 메커니즘을 포함하며, 임의의 정보 전달 매체를 포함한다.
또한, 전술한 유기 박막 트랜지스터의 제조 방법은 기록 매체에 저장되는 컴퓨터 프로그램의 형태로도 구현될 수 있다.
전술한 본원의 설명은 예시를 위한 것이며, 본원이 속하는 기술분야의 통상의 지식을 가진 자는 본원의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본원의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본원의 범위에 포함되는 것으로 해석되어야 한다.
100, 200, 300: 유기 박막 트랜지스터
110: 기판 120: 게이트 전극
130: 게이트 절연층 140: 산화 알루미늄 박막층
150: 유기 반도체층 160: 소스 전극
170: 드레인 전극

Claims (17)

  1. 기판에 게이트 전극을 형성하는 단계;
    상기 게이트 전극의 상부에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층의 상부에 알루미늄 박막층을 형성하는 단계;
    상기 알루미늄 박막층의 상부에 유기 반도체 물질을 포함하는 유기 반도체층을 형성하는 단계; 및
    상기 유기 반도체층의 상부에 서로 마주보며 위치하는 소스 전극 및 드레인 전극을 형성하는 단계,
    를 포함하는 유기 박막 트랜지스터의 제조 방법.
  2. 제1항에 있어서,
    상기 유기 반도체층을 형성하는 단계 이전에, 상기 알루미늄 박막층에 자외선 오존(UVO) 처리 또는 산소 플라즈마 처리를 수행하여 상기 알루미늄 박막층을 산화시키는 단계,
    를 더 포함하는 것인, 유기 박막 트랜지스터의 제조 방법.
  3. 제2항에 있어서,
    상기 알루미늄 박막층이 상기 게이트 절연층의 상부에 균일하게 형성되도록, 상기 알루미늄 박막층을 형성하는 단계 이전에, 상기 게이트 절연층의 표면에 자외선 오존(UVO) 처리 또는 산소 플라즈마 처리를 수행하는 단계,
    를 더 포함하는 것인, 유기 박막 트랜지스터의 제조 방법.
  4. 제1항에 있어서,
    상기 알루미늄 박막층을 형성하는 단계는,
    제1 알루미늄 박막층을 형성하는 단계; 및
    상기 제1 알루미늄 박막층에 자외선 오존(UVO) 처리 또는 산소 플라즈마 처리를 수행하여 상기 제1 알루미늄 박막층을 산화시키는 단계를 포함하되,
    상기 알루미늄 박막층이 복수의 박막층을 포함하는 경우, 상기 복수의 박막층의 수에 대응하여 상기 제1 알루미늄 박막층을 형성하는 단계 및 상기 제1 알루미늄 박막층을 산화시키는 단계를 교번하여 수행하는 것인, 유기 박막 트랜지스터의 제조 방법.
  5. 제4항에 있어서,
    상기 알루미늄 박막층을 형성하는 단계는,
    상기 알루미늄 박막층을 20 Å에서 100 Å 사이의 두께로 형성하고,
    상기 제1 알루미늄 박막층을 20 Å에서 50 Å 사이의 두께로 형성하는 것인, 유기 박막 트랜지스터의 제조 방법.
  6. 제1항에 있어서,
    상기 유기 반도체 물질은 용액 공정을 통하여 박막 형성이 가능한 물질을 포함하고,
    상기 게이트 절연층은 상기 유기 반도체 물질의 용매에 의해 손상 가능한 고분자 화합물을 포함하는 것인, 유기 박막 트랜지스터의 제조 방법.
  7. 제1항에 있어서,
    상기 기판은 플라스틱 기판을 포함하고,
    상기 게이트 절연층을 형성하는 단계 및 상기 유기 반도체층을 형성하는 단계는 실온에서 수행되는 것인, 유기 박막 트랜지스터의 제조 방법.
  8. 기판에 서로 마주보며 위치하는 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 소스 전극 및 상기 드레인 전극과 접합하고 유기 반도체 물질을 포함하는 유기 반도체층을 형성하는 단계;
    상기 유기 반도체층의 상부에 산화 알루미늄 박막층을 형성하는 단계;
    상기 산화 알루미늄 박막층의 상부에 게이트 절연층을 형성하는 단계; 및
    상기 게이트 절연층의 상부에 게이트 전극을 형성하는 단계,
    를 포함하는 유기 박막 트랜지스터의 제조 방법.
  9. 기판;
    상기 기판에 형성되는 게이트 전극;
    상기 게이트 전극의 표면에 형성되는 게이트 절연층;
    상기 게이트 절연층의 표면에 형성되는 산화 알루미늄 박막층;
    상기 산화 알루미늄 박막층의 표면에 형성되며, 유기 반도체 물질을 포함하는 유기 반도체층; 및
    상기 유기 반도체층의 상부에 접하며 서로 마주보며 위치하는 소스 전극 및 드레인 전극
    을 포함하는 유기 박막 트랜지스터.
  10. 제9항에 있어서,
    상기 산화 알루미늄 박막층은 상기 게이트 절연층이 상기 유기 반도체층에 포함된 용매에 의해 손상받지 않도록, 알루미늄 박막층에 자외선 오존(UVO) 처리 또는 산소 플라즈마 처리를 하여 생성되는 것인, 유기 박막 트랜지스터.
  11. 제10항에 있어서,
    상기 게이트 절연층은
    상기 산화 알루미늄 박막층이 균일하게 형성되도록, 상기 산화 알루미늄 박막층이 접촉되는 표면에 자외선 오존(UVO) 처리 또는 산소 플라즈마 처리가 수행된 것인, 유기 박막 트랜지스터.
  12. 제9항에 있어서,
    상기 산화 알루미늄 박막층은 미리 설정된 두께를 가지는 복수의 박막층으로 형성되는 것인, 유기 박막 트랜지스터.
  13. 제12항에 있어서,
    상기 산화 알루미늄 박막층의 두께는 20 Å에서 100 Å 중 어느 하나이고,
    상기 복수의 박막층 각각의 두께는 20 Å에서 50 Å 중 어느 하나인 것인, 유기 박막 트랜지스터.
  14. 기판;
    상기 기판의 상부에 형성되며, 서로 마주보며 위치하는 소스 전극 및 드레인 전극;
    상기 소스 전극 및 드레인 전극과 접하며 유기 반도체 물질을 포함하는 유기 반도체층;
    상기 유기 반도체층의 표면에 형성되는 산화 알루미늄 박막층;
    상기 산화 알루미늄 박막층의 표면에 형성되는 게이트 절연층; 및
    상기 게이트 절연층에 접하며 상기 유기 반도체층에 전계를 인가하기 위하여 형성되는 게이트 전극
    을 포함하는 유기 박막 트랜지스터.
  15. 제14항에 있어서,
    상기 산화 알루미늄 박막층은 상기 유기 반도체층이 상기 게이트 절연층에 포함된 용매에 의해 손상받지 않도록, 알루미늄 박막층에 자외선 오존(UVO) 처리 또는 산소 플라즈마 처리를 하여 생성되는 것인, 유기 박막 트랜지스터.
  16. 제15항에 있어서,
    상기 유기 반도체층은
    상기 산화 알루미늄 박막층이 균일하게 형성되도록, 상기 산화 알루미늄 박막층이 접촉되는 표면에 자외선 오존(UVO) 처리 또는 산소 플라즈마 처리가 수행된 것인, 유기 박막 트랜지스터.
  17. 제14항에 있어서,
    상기 산화 알루미늄 박막층은 미리 설정된 두께를 가지는 복수의 박막층으로 형성되되,
    상기 산화 알루미늄 박막층의 두께는 20 Å에서 100 Å 중 어느 하나이고,
    상기 복수의 박막층 각각의 두께는 20 Å에서 50 Å 중 어느 하나인 것인, 유기 박막 트랜지스터.
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