KR20170080928A - 반도체 소자 및 이를 제조하는 방법 - Google Patents

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Abstract

반도체 소자 및 이를 제조하는 방법에 관한 것이다. 반도체 소자는, 제1 게이트 구조체의 양측에 배치되며 제1 도전형의 도펀트를 포함하는 제1 소스/드레인 영역들과 제1 소스/드레인 영역들의 상부에 접하며 제1 게이트 구조체의 양단 아래에 배치되며, 제1 도전형과 상이한 제2 도전형의 도펀트를 포함하는 카운터 영역들과, 제1 소스/드레인 영역들 아래에 접하며 제2 도전형의 도펀트를 포함하는 제1 할로 영역들을 포함한다.

Description

반도체 소자 및 이를 제조하는 방법{METHOD OF FABRICATING THE SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 핀 전계 효과 트랜지스터(Fin Field Effect Transistor: Fin FET) 및 그 제조 방법에 관한 것이다.
반도체 장치는 모스 전계 효과 트랜지스터들(Metal Oxide Semiconductor Field Effect Transistor: MOS FET)로 구성된 집적회로를 포함한다. 반도체 장치의 크기 및 디자인 룰(design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소는 숏 채널 효과(short channel effect) 등을 유발할 수 있으며, 이로 인해 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 상기 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자는: 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역에서 상기 기판으로부터 돌출된 제1 활성 패턴을 정의하는 제1 소자 분리 패턴; 상기 제1 활성 패턴 및 상기 제1 소자 분리 패턴을 가로지르는 제1 게이트 구조체; 상기 제1 게이트 구조체의 양측에 배치되며 제1 도전형의 도펀트를 포함하며, 제1 채널 영역을 정의하는 제1 소스/드레인 영역들; 상기 제1 게이트 구조체 양단 아래에서, 상기 제1 채널 영역과 상기 제1 소스/드레인 영역들 사이에 배치되며, 상기 제1 도전형과 상이한 제2 도전형의 도펀트를 포함하는 카운터 영역들; 및 상기 제1 소스/드레인 영역들 저면에 접하며 상기 제2 도전형의 도펀트를 포함하는 제1 할로 영역들을 포함한다.
본 발명의 일 실시예에 따르면, 상기 제1 할로 영역들의 제2 도전형의 도펀트의 도즈량이 상기 카운터 영역들의 제2 도전형의 도펀트의 도즈량보다 작을 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 도전형이 n형일 경우, 상기 카운터 영역은 5.0E+13 내지 1.25E+14의 도즈량을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 도전형이 p형일 경우, 상기 카운터 영역은 9.5E+13 내지 1.25E+14의 도즈량을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 반도체 소자는: 상기 제2 영역에서 상기 기판으로부터 돌출된 제2 활성 패턴을 정의하는 제2 소자 분리 패턴; 상기 제2 활성 패턴 및 상기 제2 소자 분리 패턴을 가로지르는 제2 게이트 구조체; 상기 제2 게이트 구조체의 양측에 배치되며 상기 제1 도전형의 도펀트를 포함하며, 제2 채널 영역을 정의하는 제2 소스/드레인 영역들; 상기 제2 게이트 구조체의 양단 아래에서, 상기 제2 채널 영역과 상기 제2 소스/드레인 영역들 사이에 배치되며 상기 제1 도전형의 도펀트를 포함하는 LDD 영역들; 및 상기 제2 소스/드레인 영역들 저면에 접하며 상기 제2 도전형의 도펀트를 포함하는 제2 할로 영역들을 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 소스/드레인 영역들의 제1 도전형의 도펀트의 도즈량이 상기 LDD 영역들의 제1 도전형의 도펀트의 도즈량보다 클 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 도전형의 도펀트가 n형일 경우, 상기 LDD 영역들은 5.0E+13 내지 1.25E+14의 도즈량을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 도전형이 p형일 경우, 상기 카운터 영역은 9.5E+13 내지 1.25E+14의 도즈량을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 영역에는 상기 제1 게이트 구조체, 상기 제1 소스/드레인 영역들, 상기 카운터 영역들 및 상기 제1 할로 영역들을 포함하는 메모리 셀들이 배치되고, 상기 제2 영역에는 상기 제2 게이트 구조체, 상기 제2 소스/드레인 영역들, 상기 카운터 영역들 및 상기 제2 할로 영역들을 포함하는 로직 셀들이 배치될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 소자는: 메모리 영역 및 로직 영역을 포함하는 기판; 상기 기판의 메모리 영역에 배치되는 제1 트랜지스터들; 상기 기판의 로직 영역에 배치되는 제2 트랜지스터들을 포함하되, 상기 제1 트랜지스터들 각각은: 제1 게이트 구조체; 상기 제1 게이트 구조체의 양측에 배치되며 제1 도전형의 도펀트를 포함하며 제1 채널 영역을 정의하는 제1 소스/드레인 영역들; 및 상기 제1 게이트 구조체의 양단 아래에서, 상기 제1 채널 영역과 상기 제1 소스/드레인 영역들 사이에 배치되며, 상기 제1 도전형과 반대의 제2 도전형의 도펀트를 포함하는 카운터 영역들을 포함하고, 상기 제2 트랜지스터들 각각은: 제2 게이트 구조체; 상기 제2 게이트 구조체의 양측에 배치되며 제3 도전형의 도펀트를 포함하며 제2 채널 영역을 정의하는 제2 소스/드레인 영역들; 및 상기 제2 게이트 구조체의 양단 아래에서, 상기 제2 채널 영역과 상기 제2 소스/드레인 영역들 사이에 배치되며, 상기 제3 도전형의 도펀트를 포함하는 LDD 영역들을 포함한다.
본 발명의 일 실시예에 따르면, 상기 제1 트랜지스터들 각각은: 상기 제1 소스/드레인 영역들 아래에서 상기 제2 도전형의 도펀트를 포함하는 제1 할로 영역들을 더 포함하되, 상기 제1 할로 영역들은 상기 카운터 영역들과 상기 제1 소스/드레인 영역들에 의해 이격될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 할로 영역들의 도펀트의 도즈량이 상기 카운터 영역들의 도펀트의 도즈량보다 작을 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 트랜지스터들 각각은: 상기 제2 소스/드레인 영역들 아래에서 상기 제3 도전형과 반대의 제4 도펀트를 포함하는 제2 할로 영역들을 더 포함하되, 상기 제2 할로 영역들은 상기 LDD 영역들과 상기 제2 소스/드레인 영역들에 의해 이격될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 소스/드레인 영역들의 도펀트의 도즈량이 상기 LDD 영역들의 도펀트의 도즈량보다 클 수 있다.
본 발명의 일 실시예에 따르면, 상기 기판은 상기 기판으로부터 돌출된 활성 패턴들을 정의하는 소자 분리 패턴을 더 포함하고, 상기 제1 및 제2 트랜지스터들 각각은 상기 활성 패턴들 및 상기 소자 분리 패턴을 가로지를 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법은: 기판으로부터 돌출된 활성 패턴의 상부를 노출하는 소자 분리 패턴을 형성하고; 상기 활성 패턴 및 상기 소자 분리 패턴을 가로지르는 예비 게이트 구조체를 형성하고; 상기 예비 게이트 구조체 양측에 노출된 상기 활성 패턴으로 제1 도전형의 도펀트들을 이온 주입하여, 제1 깊이의 할로 영역들을 형성하고; 상기 예비 게이트 구조체 양측에 노출된 상기 활성 패턴으로 상기 제1 도전형과 동일한 도펀트들을 이온 주입하여, 상기 제1 깊이보다 작은 제2 깊이의 카운터 영역들을 형성하고; 상기 예비 게이트 구조체 양측에 노출된 상기 활성 패턴을 식각하여, 리세스 영역들 형성하고; 및 상기 리세스 영역들 내에 에피택시얼 성장 공정으로, 상기 제1 도전형과 반대의 제2 도전형의 도펀트들을 포함하는 소스/드레인 영역들을 형성하는 것을 포함한다.
본 발명의 일 실시예에 따르면, 상기 리세스 영역들 각각은 상기 제1 깊이보다 작고 상기 제2 깊이보다 큰 제3 깊이로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 도전형이 p형일 경우, 상기 카운터 영역을 형성하는 것은, 상기 할로 영역들이 형성된 활성 패턴으로 3 내지 9KeV의 에너지로 이온 주입하여 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 도전형이 n형일 경우, 상기 카운터 영역들을 형성하는 것은, 상기 할로 영역들이 형성된 활성 패턴으로 3 내지 12K의 에너지로 이온 주입하여 형성할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법은: 기판의 제1 영역에 제1 활성 패턴을 정의하고, 상기 기판의 제2 영역에 제2 활성 패턴을 정의하는 소자 분리 패턴을 형성하고; 상기 제1 영역에, 상기 제1 활성 패턴과 상기 소자 분리 패턴을 가로지르는 제1 예비 게이트 구조체를 형성하고; 상기 제2 영역에, 상기 제2 활성 패턴과 상기 소자 분리 패턴을 가로지르는 제2 예비 게이트 구조체를 형성하고; 상기 제1 예비 게이트 구조체 양측에 노출된 제1 활성 패턴에 제1 도전형의 도펀트들을 이온 주입하여, 카운터 영역들을 형성하고; 상기 제2 예비 게이트 구조체 양측에 노출된 제2 활성 패턴에 상기 제1 도전형과 반대의 제2 도전형의 도펀트들을 주입하여, LDD 영역들을 형성하고; 상기 제1 및 제2 예비 게이트 구조체들 양측에 의해 노출된 제1 및 제2 활성 패턴들 각각을 식각하여 제1 리세스 영역들 및 제2 리세스 영역들을 형성하고; 및 상기 제1 및 제2 리세스 영역들 각각에, 상기 제2 도전형의 도펀트들을 포함하는 제1 소스/드레인 영역들 및 제2 소스/드레인 영역들을 형성하는 것을 포함한다.
본 발명의 일 실시예에 따르면, 상기 제1 도전형이 p형이고, 상기 제2 도전형이 n형일 경우, 상기 카운터 영역들 각각은 p형 도펀트를 3 내지 9KeV의 에너지로 이온 주입하여 형성되며, 상기 카운터 영역들 각각은 9.5E+13 내지 1.25E+14의 도즈량을 가지며, 상기 LDD 영역들 각각은 n형 도펀트를 3 내지 9KeV의 에너지로 이온 주입하여 형성되며, 상기 LDD 영역들 각각은 5.0E+13 내지 1.25E+14의 도즈량을 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 도전형이 n형이고, 상기 제2 도전형이 p형일 경우, 상기 카운터 영역들 각각은 n형 도펀트를 3 내지 9KeV의 에너지를 이용하여 이온 주입하여 형성되며, 상기 카운터 영역들 각각은 5.0E+13 내지 1.25E+14의 도즈량을 가지며, 상기 LLD 영역들 각각은 p형 도펀트를 3 내지 9KeV의 에너지로 이온 주입하여 형성되며, 상기 LDD 영역들 각각은 9.5E+13 내지 1.25E+14의 도즈량을 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 반도체 소자의 제조 방법은: 상기 제1 및 제2 예비 게이트 구조체들을 형성한 후, 상기 제1 예비 게이트 구조체 양측에 노출된 제1 활성 패턴과 상기 제2 예비 게이트 구조체 양측에 노출된 제2 활성 패턴으로 상기 제1 도전형의 도펀트를 주입하여, 제1 할로 영역들 및 제2 할로 영역들을 각각 형성하는 것을 더 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법은: 기판의 제1 영역에 제1 활성 패턴을 정의하고, 상기 기판의 제2 영역에 제2 활성 패턴을 정의하는 소자 분리 패턴을 형성하고; 상기 제1 영역에, 상기 제1 활성 패턴과 상기 소자 분리 패턴을 가로지르는 제1 n형 예비 게이트 구조체 및 제1 p형 예비 게이트 구조체를 형성하고; 상기 제2 영역에, 상기 제2 활성 패턴과 상기 소자 분리 패턴을 가로지르는 제2 n형 예비 게이트 구조체 및 제2 p형 예비 게이트 구조체를 형성하고; 상기 제1 n형 예비 게이트 구조체 및 상기 제2 p형 예비 게이트 구조체 양측에 각각 노출된 상기 제1 활성 패턴 및 상기 제2 활성 패턴으로 p형 도펀트들을 주입하여, 제1 카운터 영역들 및 제1 LDD 영역들을 각각 형성하고; 및 상기 제1 n형 예비 게이트 구조체, 상기 제1 p형 예비 게이트 구조체, 상기 제2 n형 예비 게이트 구조체 및 상기 제2 p형 예비 게이트 구조체에 의해 노출된 제1 및 제2 활성 패턴들 각각을 식각하여, 상기 제1 영역에 제1 리세스 영역들과, 상기 제2 영역에 제2 리세스 영역들을 형성한다.
본 발명의 일 실시예에 따르면, 상기 제1 카운터 영역들 및 상기 제1 LDD 영역들 각각은 3 내지 9KeV의 에너지를 이용하여 상기 기판의 표면에 이온 주입하여 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 카운터 영역들 및 상기 제1 LDD 영역들 각각은 9.5E+13 내지 1.25E+14의 도즈량을 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 반도체 소자의 제조 방법은: 상기 제1 및 제2 리세스 영역들을 형성하기 전에, 상기 제1 p형 예비 게이트 구조체 및 상기 제2 n형 예비 게이트 구조체 양측에 각각 노출된 상기 제1 활성 패턴 및 상기 제2 활성 패턴으로 n형 도펀트들을 주입하여, 제2 카운터 영역들 및 제2 LDD 영역들을 각각 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 카운터 영역들 및 상기 제2 LDD 영역들 각각은 3 내지 9KeV의 에너지를 이용하여 상기 기판의 표면에 이온 주입하여 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 카운터 영역들 및 상기 제2 LDD 영역들 각각은 5E+13 내지 1.25E+14의 도즈량을 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 반도체 소자의 제조 방법은: 상기 제1 카운터 영역들 및 상기 제1 LDD 영역들 형성하기 전에, 상기 제1 n형 예비 게이트 구조체 및 상기 제2 n형 예비 게이트 구조체 양측에 각각 노출된 상기 제1 활성 패턴 및 상기 제2 활성 패턴으로 p형 도펀트들을 주입하여 제1 할로 영역들을 형성하고; 및 상기 제1 p형 예비 게이트 구조체 및 상기 제2 p형 예비 게이트 구조체 양측에 각각 노출된 상기 제1 활성 패턴 및 상기 제2 활성 패턴으로 n형 도펀트들을 주입하여 제2 할로 영역들을 형성하는 것을 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 반도체 소자의 제조 방법은: 상기 제1 n형 예비 게이트 구조체 양측의 제1 리세스 영역들과 상기 제2 n형 예비 게이트 구조체 양측의 제2 리세스들 영역들에, 에피택시얼 성장 공정을 통해 n형 도펀트를 갖는 제1 소스/드레인 영역들을 형성하고; 및 상기 제1 p형 예비 게이트 구조체 양측의 제1 리세스 영역들과 상기 제2 p형 예비 게이트 구조체 양측의 제2 리세스들 영역들에 에피택시얼 성장 공정을 통해 p형 도펀트를 갖는 제2 소스/드레인 영역들을 형성하는 것을 더 포함할 수 있다.
본 발명의 반도체 소자 및 이를 제조하는 방법에 따르면, 할로 영역들과 함께 카운터 영역들을 제공함으로써, 상기 문턱 전압의 편차를 감소시킬 수 있다. 또한, 메모리 소자의 트랜지스터에 카운터 영역들을 형성하고, 로직 소자의 트랜지스터에 LDD 영역들을 형성하여, 로직 소자로부터 측정되는 전류 및 전압 값을 조절하면서 메모리 소자로부터 측정되는 전류 및 전압 값을 안정화할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2는 도 1의 반도체 소자를 I-I', II-II' 및 III-III'으로 절단한 단면도들이다.
도 3은 도 1의 반도체 소자를 IV-IV' 및 V-V'으로 절단한 단면도들이다.
도 4a 내지 도 12a는 도 1의 반도체 소자를 I-I', II-II' 및 III-III'으로 절단한 단면도들이다.
도 4b 내지 도 12b는 도 1의 반도체 소자를 IV-IV' 및 V-V'으로 절단한 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 평면도이고, 도 2는 도 1의 반도체 소자를 I-I', II-II' 및 III-III'으로 절단한 단면도들이고, 도 3은 도 1의 반도체 소자를 IV-IV' 및 V-V'으로 절단한 단면도들이다.
도 1, 도 2 및 도 3을 참조하면, 반도체 소자는, 기판(100), 메모리 트랜지스터 및 로직 트랜지스터를 포함할 수 있다.
상기 기판(100)은 실리콘, 게르마늄 또는 실리콘/게르마늄을 포함하는 반도체 기판이거나, SOI(silicon on insulator) 기판, GOI(germanium on insulator) 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG) 공정을 수행하여 획득한 에피택시얼 실리콘 층일 수 있다.
상기 기판(100)은 제1 영역 및 제2 영역을 포함할 수 있다. 상기 제1 영역은 데이터를 저장하기 위한 복수의 메모리 셀들이 형성되는 메모리 셀 영역의 일부일 수 있다. 일 예로, 상기 제1 영역에서 6개의 트랜지스터들로 구성되는 복수의 6T 에스램(SRAM) 셀들을 구성하는 메모리 셀 트랜지스터들이 배치될 수 있다. 상기 제2 영역은 반도체 소자의 로직 회로를 구성하는 로직 트랜지스터들이 배치되는 로직 셀 영역의 일부일 수 있다. 일 예로, 상기 제2 영역은 프로세서 코어 또는 I/O 단자를 구성하는 로직 트랜지스터들이 형성되는 영역일 수 있다. 그러나, 본 발명의 실시예들이 이에 제한되는 것은 아니다.
이하에서, 상기 제1 영역을 우선적으로 설명하기로 한다.
상기 제1 영역은 제1 NMOSFET 영역(NR1) 및 제1 PMOSFET 영역(PR1)을 포함할 수 있다. 상기 제1 NMOSFET 영역(NR1)은 n형 트랜지스터가 배치될 수 있고, 상기 제1 PMOSFET 영역(PR1)은 p형 트랜지스터가 배치될 수 있다. 상기 제1 NMOSFET 영역(NR1) 및 상기 제1 PMOSFET 영역(PR1)은 복수 개로 제공되어, 제1 방향(DR1)을 따라 배열될 수 있다.
상기 제1 영역 상에 활성 패턴들(ACT1, ACT2)이 제공될 수 있다. 구체적으로, 상기 제1 영역의 상기 제1 NMOSFET 영역(NR1) 상에, 상기 기판(100)으로부터 돌출된 제1 활성 패턴들(ACT1)이 배치될 수 있다. 상기 제1 활성 패턴들(ACT1)은 상기 제1 방향(DR1)을 따라 배열될 수 있고, 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장되는 라인 형태를 가질 수 있다. 상기 제1 영역의 상기 제1 PMOSFET 영역(PR1) 상에, 상기 기판(100)으로부터 돌출된 제2 활성 패턴들(ACT2)이 배치될 수 있다. 상기 제2 활성 패턴들(ACT2)은 상기 제1 방향(DR1)을 따라 배열될 수 있고, 상기 제2 방향(DR2)으로 연장되는 라인 형태를 가질 수 있다.
상기 제1 및 제2 활성 패턴들(ACT1, ACT2) 사이를 절연하는 소자 분리 패턴들(STI1, STI2)이 제공될 수 있다. 상기 소자 분리 패턴들(STI1, STI2)은 상기 제1 NMOSFET 영역(NR1) 및 상기 제1 PMOSFET 영역(PR1)의 양 측에 제1 소자 분리 패턴들(STI1)과, 상기 제1 활성 패턴들(ACT1) 사이 및 상기 제2 활성 패턴들(ACT2) 사이를 분리하는 제2 소자 분리 패턴들(STI2)을 포함할 수 있다. 상기 제1 소자 분리 패턴들(STI1)과 상기 제2 소자 분리 패턴들(STI2)은 실질적으로 연결된 하나의 절연막의 일부일 수 있다. 상기 제1 및 제2 소자 분리 패턴들(STI1, STI2) 각각은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 하나를 포함할 수 있다.
일 예로, 상기 제2 소자 분리 패턴들(STI2) 각각의 상부면은 상기 활성 패턴들(ACT1, ACT2)의 상부면보다 낮을 수 있다. 즉, 상기 제2 소자 분리 패턴들(STI2)에 의해 상기 제1 및 제2 활성 패턴들(ACT1, ACT2)의 상부면 및 측벽들의 일부를 노출시킬 수 있다.
상기 제1 및 제2 활성 패턴들(ACT1, ACT2) 상에, 상기 제1 및 제2 활성 패턴들(ACT1, ACT2) 및 상기 제1 및 제2 소자 분리 패턴들(STI1, STI2)과 교차하여 상기 제1 방향(DR1)으로 연장하는 게이트 전극들(GE)이 제공될 수 있다. 상기 게이트 전극들(GE)은 상기 제1 및 제2 활성 패턴들(ACT1, ACT2)의 상부면들 및 측벽들을 덮을 수 있다. 상기 게이트 전극들(GE)은 상기 제2 방향(DR2)으로 서로 이격될 수 있다.
상기 제1 및 제2 활성 패턴들(ACT1, ACT2) 및 상기 게이트 전극들(GE) 사이에 게이트 절연막(152)이 각각 개재될 수 있다. 상기 게이트 절연막(152)은 상기 게이트 전극들(GE) 각각과 상기 게이트 스페이서들(118) 사이에도 배치될 수 있다. 상기 게이트 전극들(GE)의 양측에 게이트 스페이서들(118)이 제공될 수 있다. 상기 게이트 전극들(GE) 각각의 상부면을 덮는 캐핑 패턴(156)이 제공될 수 있다.
상기 게이트 전극들(GE)은 도핑된 반도체, 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다. 상기 게이트 절연막(152)은 실리콘 산화막, 실리콘 산화질화막, 및 실리콘 산화막보다 유전상수가 높은 고유전막(일 예로, 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트) 중 적어도 하나를 포함할 수 있다. 상기 캐핑 패턴들(156) 및 상기 게이트 스페이서들(118)은 각각 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
각각의 게이트 전극(GE) 양측에 위치하며, 상기 제1 및 제2 활성 패턴들(ACT1, ACT2)에 형성된 리세스 영역들(RC)을 채우는 소스/드레인 영역들(140a, 140b)이 제공될 수 있다. 구체적으로, 상기 제1 활성 패턴(ACT1)의 리세스 영역(RC)에 제1 소스/드레인 영역들(140a)이 배치되고, 상기 제2 활성 패턴(ACT2)의 리세스 영역(RC)에 제2 소스/드레인 영역들(140b)이 배치될 수 있다. 일 예로, 상기 제1 NMOSFET 영역(NR1) 상의 상기 제1 소스/드레인 영역들(140a)은 n형의 도전형을 가질 수 있고, 상기 제1 PMOSFET 영역(PR1) 상의 상기 제2 소스/드레인 영역들(140b)은 p형의 도전형을 가질 수 있다. 일 예로, 제1 소스/드레인 영역들(140a) 내 도펀트 도즈량은 약 5.0E+13 내지 약 1.0E+ 15정도 가질 수 있다. 상기 제2 소스/드레인 영역들(140b) 내 도펀트 도즈량은 약 1.0E+14 내지 약 1.0E+ 16정도 가질 수 있다.
상기 제1 및 제2 활성 패턴들(ACT1, ACT2) 각각은 상기 제1 및 제2 소스/드레인 영역들(140a, 140b) 사이에 채널 영역을 포함할 수 있다. 예를 들면, 상기 제1 활성 패턴(ACT1)은 상기 제1 소스/드레인 영역들(140a) 사이에 제1 채널 영역을 포함할 수 있다. 상기 제2 활성 패턴(ACT2)은 상기 제2 소스/드레인 영역들(140b) 사이에 제2 채널 영역을 포함할 수 있다. 상기 제1 채널 영역 및 상기 제2 채널 영역은 상기 게이트 전극들(GE) 아래에 위치하고, 상기 게이트 전극들(GE)과 수직적으로 중첩될 수 있다.
상기 제1 소스/드레인 영역들(140a)은 상기 제1 채널 영역들에 인장성 스트레인을 제공하는 물질을 포함할 수 있고, 상기 제2 소스/드레인 영역들(140b)은 상기 제2 채널 영역들에 압축성 스트레인을 제공하는 물질을 포함할 수 있다. 일 예로, 상기 기판(100)이 실리콘 기판(100)인 경우, 상기 제1 소스/드레인 영역들(140a)은 Si보다 격자 상수가 작은 SiC층, 또는 상기 기판(100)과 실질적으로 동일한 격자 상수를 갖는 Si층을 포함할 수 있다. 그리고, 상기 제2 소스/드레인 영역(140b)은 Si보다 격자 상수가 큰 SiGe층을 포함할 수 있다.
상기 제1 및 제2 소스/드레인 영역들(140a, 140b) 각각 아래의 상기 제1 및 제2 활성 패턴들(ACT1, ACT2)에 형성된 할로 영역들(120a, 120b)이 더 제공될 수 있다. 상기 할로 영역들(120a, 120b) 각각은 상기 제1 및 제2 소스/드레인 영역들(140a, 140b)에 포함된 도전형과 반대의 도전형을 가질 수 있다. 일 예로, 제1 소스/드레인 영역들(140a) 아래의 제1 할로 영역들(120a)은 p형 도전형을 가질 수 있고, 약 1.0E+12 내지 약 3.0E+14의 도펀트 도즈량을 가질 수 있다. 상기 제2 소스/드레인 영역들(140b) 아래의 제2 할로 영역들(120b)은 n형 도전형을 가질 수 있고, 약 1.0E+12 내지 약 3.5E+14의 도펀트 도즈량을 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 및 제2 활성 패턴들(ACT1, ACT2)의 상부에 형성되고 상기 게이트 스페이서들(118)과 접하고, 상기 채널 영역과 상기 채널 영역을 제공하는 제1 및 제2 소스/드레인 영역들(140a, 140b) 사이에 배치되는 카운터 영역들(130C, 135C)을 더 제공될 수 있다. 상기 카운터 영역들(130C, 135C)은 상기 소스/드레인 영역들(140a, 140b)에 포함된 도전형과 반대의 도전형을 가질 수 있다. 일 예로, 제1 소스/드레인 영역들(140a) 측면에 인접한 제1 카운터 영역들(130C)은 p형 도전형을 가질 수 있다. 상기 제1 카운터 영역들(130C) 및 상기 제1 할로 영역들(120a)은 동일한 p형 도전형을 가지며, 상기 제1 카운터 영역들(130C) 내 도펀트 도즈량이 상기 제1 할로 영역들(120a) 내 도펀트 도즈량보다 클 수 있다. 일 예로, 상기 제1 카운터 영역들(130C) 내 도펀트 도즈량은 약 9.5E+13 내지 1.25E+14 사이 범위를 가질 수 있다. 상기 제2 소스/드레인 영역들(140b) 측면에 인접한 제2 카운터 영역들(135C)은 n형 도전형을 가질 수 있다. 상기 제2 카운터 영역들(135C) 및 상기 제2 할로 영역들(120b)은 동일한 n형 도전형을 가지며, 상기 제2 카운터 영역들(135C) 내 도펀트 도즈량이 상기 제2 할로 영역들(120b) 내 도펀트 도즈량보다 클 수 있다. 일 예로, 상기 제2 카운터 영역들(135C) 내 도펀트 도즈량은 약 5.0E+13 내지 1.25E+14 사이 범위를 가질 수 있다. 상기 제1 및 제2 할로 영역들(120a, 120b)과, 상기 제1 및 제2 카운터 영역들(130C, 135C)은 서로 접하지 않고 이격되어 배치될 수 있다. 상기 제1 및 제2 할로 영역들(120a, 120b) 각각과 상기 제1 및 제2 카운터 영역들(130C, 135C) 각각은 상기 제1 및 제2 소스/드레인 영역들(140a, 140b) 각각에 의해 이격될 수 있다.
각각의 상기 게이트 전극들(GE) 양측에 소스/드레인 콘택 플러그들(CA)이 배치될 수 있다. 상기 소스/드레인 콘택 플러그들(CA)은 제2 층간 절연막(ILD2) 및 제1 층간 절연막(ILD1)을 관통하여 상기 제1 및 제2 소스/드레인 영역들(140a, 140b)과 전기적으로 연결될 수 있다. 평면적 관점에서, 상기 소스/드레인 콘택 플러그들(CA)은 적어도 하나의 상기 제1 활성 패턴들(ACT1) 또는 적어도 하나의 상기 제2 활성 패턴들(ACT2)을 가로지를 수 있다. 상기 소스/드레인 콘택 플러그들(CA) 각각은 텅스텐, 티타늄 및 탄탈륨 중 적어도 하나를 포함할 수 있다.
각각의 상기 소스/드레인 콘택 플러그들(CA)과 상기 제1 및 제2 소스/드레인 영역들(140a, 140b) 사이에 금속 실리사이드막(SIC)이 개재될 수 있다. 상기 금속 실리사이드막(SIC)은 일 예로, 티타늄-실리사이드, 탄탈륨-실리사이드, 및 텅스텐-실리사이드 중 적어도 하나를 포함할 수 있다.
이어서, 상기 제2 영역을 설명하기로 한다. 앞서 상기 제1 영역에서 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략한다.
상기 제2 영역 상에 활성 패턴들(ACT1, ACT2)이 제공될 수 있다. 구체적으로, 상기 제2 영역의 상기 제2 NMOSFET 영역(NR2) 상에, 상기 기판(100)으로부터 돌출된 제1 활성 패턴들(ACT1)이 배치될 수 있고, 상기 제2 영역의 상기 제2 PMOSFET 영역(PR2) 상에, 상기 기판(100)으로부터 돌출된 제2 활성 패턴들(ACT2)이 배치될 수 있다.
상기 활성 패턴들(ACT1, ACT2) 사이를 절연하는 소자 분리 패턴들(STI1, STI2)이 제공될 수 있다. 상기 소자 분리 패턴들(STI1, STI2)은 상기 제2 NMOSFET 영역(NR2) 및 상기 제2 PMOSFET 영역(PR2)의 양 측에 제1 소자 분리 패턴들(STI1)과, 상기 제1 활성 패턴들(ACT1) 사이 및 상기 제2 활성 패턴들(ACT2) 사이를 분리하는 제2 소자 분리 패턴들(STI2)을 포함할 수 있다. 상기 제1 소자 분리 패턴들(STI1)과 상기 제2 소자 분리 패턴들(STI2)은 실질적으로 연결된 하나의 절연막의 일부일 수 있다. 상기 소자 분리 패턴들(STI1, STI2)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 하나를 포함할 수 있다.
상기 제1 및 제2 활성 패턴들(ACT1, ACT2) 상에, 상기 제1 및 제2 활성 패턴들(ACT1, ACT2) 및 상기 제1 및 제2 소자 분리 패턴들(STI1, STI2)과 교차하여 상기 제1 방향(DR1)으로 연장하는 게이트 전극들(GE)이 제공될 수 있다. 상기 게이트 전극들(GE)은 상기 제1 및 제2 활성 패턴들(ACT1, ACT2)의 상부면들 및 측벽들을 덮을 수 있다. 상기 게이트 전극들(GE)은 상기 제2 방향(DR2)으로 서로 이격될 수 있다.
상기 제1 및 제2 활성 패턴들(ACT1, ACT2) 및 상기 게이트 전극들(GE) 사이에 게이트 절연막(152)이 각각 개재될 수 있다. 상기 게이트 절연막(152)은 상기 게이트 전극들(GE) 각각과 상기 게이트 스페이서들(118) 사이에도 배치될 수 있다. 상기 게이트 전극들(GE)의 양측에 게이트 스페이서들(118)이 제공될 수 있다. 상기 게이트 전극들(GE) 각각의 상부면을 덮는 캐핑 패턴(156)이 제공될 수 있다.
각각의 게이트 전극(GE) 양측에 위치하며, 상기 제1 및 제2 활성 패턴들(ACT1, ACT2)에 형성된 리세스 영역들(RC)을 채우는 소스/드레인 영역들(140a, 140b)이 제공될 수 있다. 구체적으로, 상기 제1 활성 패턴(ACT1)의 리세스 영역에 제1 소스/드레인 영역들(140a)이 배치되고, 상기 제2 활성 패턴(ACT2)의 리세스 영역에 제2 소스/드레인 영역들(140b)이 배치될 수 있다. 일 예로, 상기 제2 NMOSFET 영역(NR2) 상의 상기 제1 소스/드레인 영역들(140a)은 n형의 도전형을 가질 수 있고, 상기 제2 PMOSFET 영역(PR2) 상의 상기 제2 소스/드레인 영역들(140b)은 p형의 도전형을 가질 수 있다.
상기 제1 및 제2 활성 패턴들(ACT1, ACT2) 각각은 상기 제1 및 제2 소스/드레인 영역들(140a, 140b) 사이에서 채널 영역들을 각각 제공할 수 있다. 예를 들면, 상기 제1 활성 패턴(ACT1)은 상기 제1 소스/드레인 영역들(140a) 사이에서 제1 채널 영역을 제공할 수 있다. 상기 제2 활성 패턴(ACT2)은 상기 제2 소스/드레인 영역들(140b) 사이에서 제2 채널 영역을 제공할 수 있다. 상기 제1 채널 영역 및 상기 제2 채널 영역은 상기 게이트 전극들(GE) 아래에 위치하고, 상기 게이트 전극들(GE)과 수직적으로 중첩될 수 있다.
상기 제1 및 제2 소스/드레인 영역들(140a, 140b) 각각 아래의 상기 활성 패턴(ACT1, ACT2)에 형성된 할로 영역들(120a, 120b)이 더 제공될 수 있다. 상기 할로 영역들(120a, 120b) 각각은 상기 제1 및 제2 소스/드레인 영역들(140a, 140b)에 포함된 도전형과 반대의 도전형을 가질 수 있다. 일 예로, 제1 소스/드레인 영역들(140a) 아래의 할로 영역들(120a)은 p형 도전형을 가질 수 있고, 상기 제2 소스/드레인 영역들(140b) 아래의 할로 영역들(120b)은 n형 도전형을 가질 수 있다. 또한, 상기 제1 및 제2 활성 패턴들(ACT1, ACT2)의 상부에 형성되고 상기 게이트 스페이서들(118)과 접하고, 상기 채널 영역과 상기 채널 영역을 제공하는 제1 및 제2 소스/드레인 영역들(140a, 140b) 사이에 배치되는 LDD 영역들(light doped drain regions, 130L, 135L)을 더 포함할 수 있다. 상기 LDD 영역들(130L, 135L)은 상기 제1 및 제2 소스/드레인 영역들(140a, 140b)에 포함된 도전형과 실질적으로 동일한 도전형을 가질 수 있다. 상기 LDD 영역들(130L, 135L) 내 도펀트들의 도즈량이 상기 소스/드레인 영역들(140a, 140b) 내 도펀트들의 도즈량보다 작을 수 있다. 일 예로, 상기 제1 소스/드레인 영역들(140a)에 인접한 제1 LDD 영역들(135L)은 n형 도전형을 가질 수 있다. 상기 제1 LDD 영역들(135L)은 상기 제1 영역의 제2 카운터 영역들(135C)과 실질적으로 동일한 도펀트 도즈량을 가질 수 있다. 예컨대, 상기 제1 LDD 영역들(135L)의 도펀트 도즈량은 약 5E+13 내지 1.25E+14 사이 범위를 가질 수 있다. 상기 제2 소스/드레인 영역들(140b)에 인접한 제2 LDD 영역들(130L)은 p형 도전형을 가질 수 있다. 상기 제2 LDD 영역들(130L)은 상기 제1 영역의 제1 카운터 영역들(130C)과 실질적으로 동일한 도펀트 도즈량을 가질 수 있다. 예컨대, 상기 제2 LDD 영역들(130L)의 도펀트 도즈량은 약 9.5E+13 내지 1.25E+14 사이 범위를 가질 수 있다.
각각의 상기 게이트 전극들(GE) 양측에 소스/드레인 콘택 플러그들(CA)이 배치될 수 있다. 상기 소스/드레인 콘택 플러그들(CA)은 제2 층간 절연막(ILD2) 및 제1 층간 절연막(ILD1)을 관통하여 상기 소스/드레인 영역들(140a, 140b)과 전기적으로 연결될 수 있다. 각각의 상기 소스/드레인 콘택 플러그들(CA)과 상기 소스/드레인 영역들(140a, 140b) 사이에 금속 실리사이드막(SIC)이 개재될 수 있다. 본 발명의 일 실시예에 따르면, 제1 영역에 제1 게이트 구조체(150aN, 150P)는 상기 메모리 셀 트랜지스터들로 기능하고, 상기 제2 영역에 상기 제2 영역에 제공되는 제2 게이트 구조체(150bN, 150bP)은 상기 로직 트랜지스터들로 제공된다. 상기 메모리 셀 트랜지스터들 및 상기 로직 트랜지스터들 각각은 핀형(fin-type) 트랜지스터이다, 상기 핀형 트랜지스터는 3차원 채널이 형성되기 위하여, 소스/드레인 영역 및 게이트 전극이 형태학적으로 플래나(planar) 트랜지스터와는 상이하다. 특히, 상기 게이트 전극의 선폭이 작아질수록 할로 영역들의 민감도가 감소하게 된다. 상기 할로 영역들의 도펀트 도즈량을 증가시키는 경우, 채널 영역의 도펀트 분포 변동(random dopant fluctuation)이 발생하여, 메모리 셀 트랜지스터들 및 로직 셀 트랜지스터들로부터 측정되는 전류 및 전압 값(예컨대, 문턱 전압)에 큰 편차가 발생할 수 있다.
본 발명의 실시예들에 따르면, 제1 영역에서는 할로 영역들(140a, 140b)과 함께 카운터 영역들(130C, 135C)을 제공하고, 제2 영역에는 할로 영역들(140a, 140b)과 함께 LDD 영역들(130L, 135L)을 제공하여, 메모리 셀 트랜지스터들 및 로직 셀 트랜지스터들의 각각의 채널 하단부에 영향을 주지 않아, 상기 측정되는 전류 및 전압 값의 편차를 약 10%, 더 바람직하게는 약 8% 이하로 유지할 수 있다.
이하에서, 상기 반도체 소자를 제조하는 방법을 설명하기로 한다.
도 4a 내지 도 12a는 도 1의 반도체 소자를 I-I', II-II' 및 III-III'으로 절단한 단면도들이다. 도 4b 내지 도 12b는 도 1의 반도체 소자를 IV-IV' 및 V-V'으로 절단한 단면도들이다.
도 4a 및 도 4b를 참조하면, 기판(100) 상에 활성 패턴들(ACT1, ACT2) 및 소자 분리 패턴(STI2)을 형성할 수 있다.
상기 기판(100)은 메모리 소자가 제공되는 제1 영역과, 로직 소자가 제공되는 제2 영역을 포함할 수 있다. 또한, 상기 제1 영역은 제1 NMOSFET 영역(NR1) 및 제1 PMOSFET 영역(PR1)을 포함하며, 상기 제2 영역은 제2 NMOSFET 영역(NR2) 및 제2 PMOSFET 영역(PR2)을 포함할 수 있다.
일 실시예에 따르면, 상기 활성 패턴들(ACT1, ACT2)을 형성하는 것은, 상기 기판(100) 상에 마스크 패턴(도시되지 않음)을 형성하고, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 기판(100)을 식각하여, 제1 방향(DR1, 도 1 참조)으로 연장하는 트렌치(도시되지 않음)를 형성하는 것을 포함할 수 있다. 상기 트렌치가 상기 기판(100)의 상부면보다 낮아, 상기 활성 패턴들(ACT1, ACT2)이 상기 트렌치에 의해 노출된 기판(100)의 표면보다 돌출되고, 상기 제1 방향(DR1)으로 연장할 수 있다.
다른 실시예에 따르면, 상기 활성 패턴들(ACT1, ACT2)을 형성하는 것은, 상기 기판(100) 상에 마스크 패턴을 형성하고, 상기 마스크 패턴에 의해 노출된 기판(100)에 대하여 선택적 에피택시얼 공정을 수행하는 것을 포함할 수 있다. 상기 활성 패턴들(ACT1, ACT2)은 상기 기판(100)의 상부면으로부터 돌출되고 상기 제1 방향(DR1)으로 연장할 수 있다. 상기 마스크 패턴을 제거하여, 상기 활성 패턴들(ACT1, ACT2) 양측에 트렌치를 형성할 수 있다.
상기 활성 패턴들(ACT1, ACT2)의 양측에 상기 소자 분리 패턴(STI2)을 형성할 수 있다. 상기 소자 분리 패턴(STI2)은 상기 트렌치의 일부를 채울 수 있다. 상기 소자 분리 패턴(STI2)을 형성하는 것은, 상기 기판(100) 상에 트렌치를 채우는 절연막을 형성하고, 상기 절연막의 상부를 리세스하여, 상기 활성 패턴들(ACT1, ACT2)의 상부를 노출시키는 것을 포함할 수 있다. 상기 절연막은 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함할 수 있다. 한편, 상기 절연막을 리세스하는 동안 잔류하는 마스크 패턴이 제거될 수 있다.
상기 활성 패턴들(ACT1, ACT2)은 NMOSFET이 형성되는 제1 활성 패턴들(ACT1)과, NMOSFET이 형성되는 제2 활성 패턴들(ACT2)을 포함할 수 있다. 따라서, 상기 제1 NMOSFET 영역(NR1) 및 제2 NMOSFET 영역(NR2)에는 제1 활성 패턴들(ACT1)이 제공되고, 상기 제1 PMOSFET 영역(PR1) 및 제2 PMOSFET 영역(PR2)에는 제2 활성 패턴들(ACT2)이 제공될 수 있다.
도 5a 및 도 5b를 참조하면, 상기 제1 영역에 상기 활성 패턴(ACT1, ACT2) 및 상기 소자 분리 패턴(STI2)을 가로지르는 제1 예비 게이트 구조체들(110aN, 110aP)을 형성할 수 있다. 상기 제2 영역에 상기 활성 패턴(ACT1, ACT2) 및 상기 소자 분리 패턴(STI2)을 가로지르는 제2 예비 게이트 구조체들(110bN, 110bP)을 형성할 수 있다. 상기 제1 예비 게이트 구조체들(110aN, 110aP)은 상기 제1 NMOSFET 영역(NR1)에 형성되는 제1 예비 n형 게이트 구조체(110aN) 및 상기 제1 PMOSFET 영역(PR1)에 형성되는 제1 예비 p형 게이트 구조체(110aP)를 포함할 수 있다. 또한, 상기 제2 예비 게이트 구조체들(110bN, 110bP)은 상기 제2 NMOSFET 영역(NR2)에 형성되는 제2 예비 n형 게이트 구조체(110bN) 및 상기 제2 PMOSFET 영역(PR2)에 형성되는 제2 예비 p형 게이트 구조체(110bP)를 포함할 수 있다.
일 실시예에 따르면, 상기 제1 예비 게이트 구조체들(110aN, 110aP) 및 상기 제2 예비 게이트 구조체들(110bN, 110bP) 각각은 동시에 형성될 수 있다. 구체적으로 설명하면, 상기 기판(100) 상에 활성 패턴들(ACT1, ACT2) 및 소자 분리 패턴(STI2)을 덮는 절연 박막(도시되지 않음) 및 희생 게이트막(도시도지 않음)을 순차적으로 형성할 수 있다. 상기 절연 박막은 실리콘 산화물을 포함할 수 있다. 상기 희생 게이트막은 상기 절연 박막에 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 상기 희생 게이트막은 폴리실리콘을 포함할 수 있다.
상기 희생 게이트막 상에 게이트 마스크 패턴(116)을 형성할 수 있다. 상기 게이트 마스크 패턴(116)은 실리콘 질화물을 포함할 수 있다. 상기 게이트 마스크 패턴(116)을 식각 마스크로 사용하여 상기 희생 게이트막 및 절연 박막을 식각하여, 희생 게이트 패턴(114) 및 절연 패턴(112)을 형성할 수 있다. 상기 희생 게이트 패턴(114) 및 상기 절연 패턴(112)은 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장될 수 있다. 상기 제2 방향(DR2)은 상기 제1 방향(DR1)과 수직일 수 있다.
상기 절연 패턴(112), 상기 희생 게이트 패턴(114) 및 상기 게이트 마스크 패턴(116) 양 측벽들 상에 게이트 스페이서들(118)이 형성될 수 있다. 상기 게이트 스페이서들(118)은 수직 적층된 상기 절연 패턴(112), 상기 희생 게이트 패턴(114) 및 상기 게이트 마스크 패턴(116) 상에 컨포멀하게 게이트 스페이서막을 형성하고, 이방성 식각하여 형성될 수 있다. 상기 게이트 스페이서막은 실리콘 질화물을 포함할 수 있다.
이로써, 상기 활성 패턴들(ACT1, ACT2)이 형성된 기판(100) 상에, 상기 절연 패턴(112), 상기 희생 게이트 패턴(114), 상기 게이트 마스크 패턴(116) 및 상기 게이트 스페이서들(118)을 각각 포함하는 제1 예비 게이트 구조체들(110aN, 110aP) 및 제2 예비 게이트 구조체들(110bN, 110bP)를 형성할 수 있다. 상기 제1 예비 게이트 구조체들(110aN, 110aP) 및 상기 제2 예비 게이트 구조체들(110bN, 110bP) 각각은 상기 제2 방향(DR2)으로 연장하며, 상기 제1 방향(DR1)으로 서로 이격될 수 있다.
도 6a 및 도 6b를 참조하면, 상기 제1 영역의 제1 NMOSFET 영역(NR1) 상에 형성된 제1 예비 n형 게이트 구조체(110aN)와, 상기 제2 영역의 제2 NMOSFET 영역(NR2) 상에 형성된 제2 예비 n형 게이트 구조체(110bN)에 의해 노출된 제1 활성 패턴들(ACT1)로 이온 주입하여, 제1 할로 영역들(120a)(first halo regions)을 형성할 수 있다. 일 실시예에 따르면, 상기 제1 할로 영역들(120a)은 p형 도펀트를 포함하는 BF2와 같은 이온 소스를 이용하여 약 15KeV 내지 약 30KeV의 에너지로 이온 주입하여 형성할 수 있다. 상기 이온 주입은 상기 기판(100)의 표면에서 약 10° 내지 약 25° 정도 기울어진 각도에서 수행될 수 있다. 이어서, 열처리 하여 상기 이온 주입된 p형 도펀트들이 제1 깊이(DT1)까지 확산할 수 있다. 상기 제1 깊이(DT1)는 상기 제1 활성 패턴들(ACT1)의 상부면에서 상기 제1 할로 영역들(120a) 각각의 바닥면까지의 거리이다. 이렇게 완성된 제1 할로 영역들(120a)은 약 1.0E+12 내지 약 3.0E+14의 도펀트 도즈량을 가질 수 있다.
상기 제1 영역의 제1 PMOSFET 영역(PR1) 상에 형성된 제2 예비 게이트 구조체(110aP) 및 상기 제2 영역의 제2 PMOSFET 영역(PR2) 상에 형성된 제2 예비 p형 게이트 구조체(110bP)에 의해 노출된 제2 활성 패턴들(ACT2)로 이온 주입하여, 제2 할로 영역들(120b) 을 형성할 수 있다. 일 실시예에 따르면, 상기 제2 할로 영역들(120b)은 n형 도펀트를 포함하는 As와 같은 이온 소스를 이용하여 약 25KeV 내지 약 50KeV의 에너지를 이용하여 이온 주입하여 형성할 있다. 상기 이온 주입은 상기 기판(100)의 표면에서 약 10° 내지 25° 정도 기울어진 각도에서 수행될 수 있다. 이어서, 열처리 하여 상기 이온 주입된 n형 도펀트들이 상기 제1 깊이(DT1)까지 확산할 수 있다. 이렇게 완성된 제2 할로 영역들(120b)은 약 1.0E+12 내지 약 3.5E+14의 도펀트 도즈량을 가질 수 있다.
도 7a 및 도 7b를 참조하면, 상기 기판(100)의 제1 영역의 제1 NMOSFET 영역(NR1)에 제1 카운터 영역(130C)를 이온 주입 공정을 이용하여 형성할 수 있다. 상기 제1 카운트 영역(130C)을 형성하는 동안, 상기 이온 주입 공정과 동일한 공정으로, 상기 제2 영역의 제2 PMOSFET 영역(PR2)에 제1 LDD 영역(130L)을 형성할 수 있다.
일 실시예에 따르면, 상기 기판의 제1 영역의 제1 PMOSFET 영역(PR1) 및 상기 제2 영역의 제2 NMOSFET 영역(NR2)을 마스킹하는 제1 마스크(122)을 형성할 수 있다. 상기 제1 마스크(122)는 포토레지스트를 포함할 수 있다. 상기 제1 마스크(122)와 상기 제1 예비 n형 게이트 구조체(110aN)와 상기 제2 예비 p형 게이트 구조체(110bP)를 이온 마스크로 사용하여 노출된 제1 영역의 제1 활성 패턴(ACT1) 및 제2 영역의 제2 활성 패턴(ACT2)으로 이온 주입 공정을 수행할 수 있다. 상기 이온 주입 공정은 p형 도펀트를 포함하는 BF2와 같은 이온 소스를 이용하여 약 3KeV 내지 약 9KeV의 에너지로 이온 주입하여 형성할 수 있다. 상기 이온 주입은 상기 기판(100)의 표면에서 수직하여 수행될 수 있다. 이어서, 열처리 하여 상기 이온 주입된 p형 도펀트들이 제1 깊이(DT1) 보다 작은 제2 깊이(DT2)까지 확산할 수 있다.
상기 제1 영역에서, 상기 제1 카운터 영역(130C)이 형성되고, 상기 제2 영역에서, 상기 제1 LDD 영역(130L)이 각각 형성될 수 있다. 상기 제1 카운터 영역(130C) 및 상기 제1 LDD 영역(130L)은 동일한 상기 제2 깊이(DT2)를 가질 수 있다. 그리고, 상기 제1 카운터 영역(130C)은 상기 제1 예비 n형 게이트 구조체(110aN) 아래로 확산되어, 상기 제1 예비 n형 게이트 구조체(110aN)의 일부와 오버랩될 수 있다. 상기 제1 LDD 영역(130L)은 상기 제2 예비 p형 게이트 구조체(110bP) 아래로 확산되어, 상기 제2 예비 p형 게이트 구조체(110bP)의 일부와 오버랩될 수 있다. 또한, 상기 제1 카운터 영역(130C) 및 상기 제1 LDD 영역(130L)은 약 9.5E+13 내지 1.25E+14 사이의 p형 도펀트 도즈량을 가질 수 있다.
이와 같이 한번의 이온 주입 공정으로 제1 영역에 제1 카운트 영역(130C)와, 제2 영역에 제1 LDD 영역(130L)을 함께 형성하여 공정을 보다 간략화할 수 있다.
한편, 상기 제1 할로 영역들(120a) 및 상기 제2 할로 영역들(120b)을 형성하는 공정과, 상기 제1 카운터 영역(130C) 및 상기 제1 LDD 영역(130L)을 형성하는 공정은 인-시튜(in-situ)로 진행될 수 있다. 이와는 다르게, 다른 챔버에서 진행될 수도 있다.
상기 제1 카운터 영역(130C) 및 상기 제1 LDD 영역(130L)을 형성한 후, 상기 제1 마스크(122)를 제거할 수 있다.
도 8a 및 도 8b를 참조하면, 상기 기판(100)의 제1 영역의 제1 PMOSFET 영역(PR1)에 제2 카운터 영역(135C)를 이온 주입 공정을 이용하여 형성할 수 있다. 상기 제2 카운트 영역(135C)을 형성하는 동안, 상기 이온 주입 공정과 동일한 공정으로, 상기 제2 영역의 제2 NMOSFET 영역(NR2)에 제2 LDD 영역(135L)을 형성할 수 있다.
일 실시예에 따르면, 상기 기판의 제1 영역의 제1 NMOSFET 영역(NR1) 및 상기 제2 영역의 제2 PMOSFET 영역(PR2)을 마스킹하는 제2 마스크(124)을 형성할 수 있다. 상기 제2 마스크(124)는 포토레지스트를 포함할 수 있다. 상기 제2 마스크(124)와 상기 제1 예비 p형 게이트 구조체(110aP)와 상기 제2 예비 n형 게이트 구조체(110bN)를 이온 마스크로 사용하여 노출된 제1 영역의 제2 활성 패턴(ACT2) 및 제2 영역의 제1 활성 패턴(ACT1)으로 이온 주입 공정을 수행할 수 있다. 상기 이온 주입 공정은 n형 도펀트를 포함하는 As와 같은 이온 소스를 이용하여 약 3KeV 내지 약 9KeV의 에너지로 이온 주입하여 형성할 수 있다. 상기 이온 주입은 상기 기판(100)의 표면에서 수직하거나 약 10° 내지 30° 정도 기울어진 상태에서 수행될 수 있다. 이어서, 열처리 하여 상기 이온 주입된 n형 도펀트들이 상기 제2 깊이(DT2)까지 확산할 수 있다.
상기 제1 영역에서, 상기 제2 카운터 영역(135C)이 형성되고, 상기 제2 영역에서, 상기 제2 LDD 영역(135L)이 각각 형성될 수 있다. 상기 제2 카운터 영역(135C) 및 상기 제2 LDD 영역(135L)은 상기 제1 깊이(DT1)보다 작은 제3 깊이(DT3)를 가질 수 있다. 예컨대, 상기 제3 깊이(DT3)은 상기 제2 깊이(DT2)와 실질적으로 동일할 수 있다. 그리고, 상기 제2 카운터 영역(135C)은 상기 제1 예비 p형 게이트 구조체(110aP) 아래로 확산되어, 상기 제1 예비 p형 게이트 구조체(110aP)의 일부와 오버랩될 수 있다. 상기 제2 LDD 영역(135L)은 상기 제2 예비 n형 게이트 구조체(110bN) 아래로 확산되어, 상기 제2 예비 n형 게이트 구조체(110bN)의 일부와 오버랩될 수 있다. 또한, 상기 제2 카운터 영역(135C) 및 상기 제2 LDD 영역(130L)은 약 약 5.0E+13 내지 1.25E+14 사이의 n형 도펀트 도즈량을 가질 수 있다.
이와 같이 한번의 이온 주입 공정으로 제1 영역에 제2 카운트 영역(135C)와, 제2 영역에 제2 LDD 영역(135L)을 함께 형성하여 공정을 보다 간략화할 수 있다.
한편, 상기 제1 할로 영역들(120a) 및 상기 제2 할로 영역들(120b)을 형성하는 공정과, 상기 제1 카운터 영역(130C) 및 상기 제1 LDD 영역(130L)을 형성하는 공정과, 상기 제2 카운터 영역(135C) 및 상기 제2 LDD 영역(135L)을 형성하는 공정 중 적어도 두 개의 공정이 인-시튜(in-situ)로 진행될 수 있다. 이와는 다르게, 각각 다른 챔버에서 진행될 수도 있다.
상기 제2 카운터 영역(135C) 및 상기 제2 LDD 영역(135L)을 형성한 후, 상기 제2 마스크(124)를 제거할 수 있다.
도 9a 및 도 9b를 참조하면, 상기 제1 예비 게이트 구조체(110aN, 110aP) 및 상기 제2 예비 게이트 구조체들(110bN, 110bP)에 의해 노출되는 상기 제1 활성 패턴들(ACT1) 및 상기 제2 활성 패턴들(ACT2)을 각각 식각하여 리세스 영역들(RC)을 형성할 수 있다. 상기 리세스 영역들(RC) 각각은 상기 제1 깊이(DT1)보다 작고 상기 제2 깊이(DT2) 또는 제3 깊이(DT3)보다 큰 제4 깊이(DT4)를 가질 수 있다.
일 실시예에 따르면, 상기 제1 예비 게이트 구조체들(110aN, 110aP) 및 상기 제2 예비 게이트 구조체들(110bN, 110bP)을 식각 마스크로 사용하여 상기 제1 활성 패턴들(ACT1) 및 상기 제2 활성 패턴들(ACT2)을 식각할 수 있다. 상기 식각 공정은 깊이 방향으로 식각되는 이방성 식각과, 깊이 및 너비 방향으로 식각되는 등방성 식각을 포함할 수 있다.
상기 제1 영역에서, 상기 리세스들(RC) 각각은 상기 제1 카운터 영역(130C) 및 상기 제2 카운터 영역(135C)을 식각하고, 그 아래의 제1 할로 영역(120a) 및 제2 할로 영역(120b)을 식각함으로써 형성될 수 있다. 상기 식각 공정에서, 상기 제1 카운터 영역(130C) 및 상기 제2 카운터 영역(135C)에서 상기 제1 예비 게이트 구조체들(110aN, 110aP)에 의해 오버랩된 부분들은 식각되지 않고 잔류할 수 있다. 또한, 상기 제1 할로 영역(120a) 및 상기 제2 할로 영역(120b)의 상부 부분들을 식각하고, 하부 부분들을 잔류시키도록 식각 공정이 수행될 수 있다. 상기 리세스들(RC)에 의해, 상기 제1 할로 영역(120a) 및 상기 제1 카운터 영역(130C)은 서로 이격되며 접하지 않을 수 있으며, 상기 제2 할로 영역(120b) 및 상기 제2 카운터 영역(135C)도 서로 이격되며 접하지 않을 수 있다.
상기 제2 영역에서, 상기 리세스들(RC) 각각은 상기 제1 LDD 영역(130L) 및 상기 제2 LDD 영역(135L)을 식각하고, 그 아래의 제2 할로 영역(120b) 및 제1 할로 영역(120a)을 식각함으로써 형성될 수 있다. 상기 식각 공정에서, 상기 제1 LDD 영역(130L) 및 상기 제2 LDD 영역(135L)에서 상기 제2 예비 게이트 구조체들(110bN, 110bP)에 의해 오버랩된 부분들은 식각되지 않고 잔류할 수 있다. 또한, 상기 제1 할로 영역(120a) 및 상기 제2 할로 영역(120b)의 상부 부분들을 식각하고 하부 부분들을 잔류시키도록 식각 공정이 수행될 수 있다. 상기 리세스들(RCE)에 의해, 상기 제1 할로 영역(120a) 및 상기 제2 LDD 영역(135L)은 서로 이격되어 접하지 않을 수 있으며, 상기 제2 할로 영역(120b) 및 상기 제1 LDD 영역(130L)도 서로 이격되어 접하지 않을 수 있다.
도 10a 및 도 10b를 참조하면, 상기 리세스들(RC) 내부를 매립하는 제1 소스/드레인 영역들(140a) 및 상기 제2 소스/드레인 영역들(140b)을 형성할 수 있다. 상기 제1 소스/드레인 영역들(140a)은 n형 도펀트를 포함하며, 상기 제2 소스/드레인 영역들(140b)은 p형 도펀트를 포함할 수 있다.
상기 제1 영역 및 제2 영역 각각은 상기 제1 소스/드레인 영역들(140a) 및 상기 제2 소스/드레인 영역들(140b)은 포함할 수 있다. 예컨대, 상기 제1 영역의 제1 NMOSFET 영역(NR1)에는 상기 제1 소스/드레인 영역들(140a)이 형성되고, 상기 제1 영역의 제1 PMOSFET 영역(PR1)에는 상기 제2 소스/드레인 영역들(140b)이 형성될 수 있다. 상기 제2 영역의 제2 NMOSFET 영역(NR2)에는 상기 제1 소스/드레인 영역들(140a)이 형성되고, 상기 제2 영역의 제2 PMOSFET 영역(PR2)에는 상기 제2 소스/드레인 영역들(140b)이 형성될 수 있다.
상기 제1 소스/드레인 영역들(140a)은 상기 리세스(RC)에 의해 노출된 기판(100)에 선택적 에피택시얼 성장 공정을 수행하여 형성될 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정을 수행하는 동안 n형 도펀트가 제공될 수 있다. 다른 예로, 상기 선택적 에피택시얼 성장 공정을 수행한 후, 이온 주입으로 n형 도펀트를 제공할 수 있다. 상기 이온 주입은 n형 도펀트를 포함하는 As와 같은 이온 소스를 이용하여 약 5KeV 내지 약 15KeV의 에너지로 이온 주입하여 형성할 수 있다. 상기 이온 주입은 상기 기판(100)의 표면에 수직하게 수행될 수 있다. 예컨대, 상기 제1 소스/드레인 영역들(140a) 각각은 약 5.0E+13 내지 약 1.0E+15의 도즈량을 가질 수 있다.
상기 제2 소스/드레인 영역들(140b)은 상기 리세스(RC)에 의해 노출된 기판(100)에 선택적 에피택시얼 성장 공정을 수행하여 형성될 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정을 수행하는 동안 p형 도펀트가 제공될 수 있다. 다른 예로, 상기 선택적 에피택시얼 성장 공정을 수행한 후, 이온 주입으로 p형 도펀트를 제공할 수 있다. 상기 이온 주입은 p형 도펀트를 포함하는 BF2와 같은 이온 소스를 이용하여 약 15KeV 내지 약 30KeV 의 에너지로 이온 주입하여 형성할 수 있다. 상기 이온 주입은 상기 기판(100)의 표면에 수직하게 수행될 수 있다. 예컨대, 상기 제2 소스/드레인 영역들(140b) 각각은 약 1.0E+14 내지 약 1.0E+16의 도즈량을 가질 수 있다.
전술한 바와 같이 상기 제1 소스/드레인 영역들(140a) 및 상기 제2 소스/드레인 영역들(140b)은 상기 선택적 에피택시얼 성장 공정으로 형성되기 때문에, 상기 제1 소스/드레인 영역들(140a) 및 상기 제2 소스/드레인 영역들(140b) 각각은 상기 리세스들(RC)을 채우는 하부와, 상기 제1 및 제2 활성 패턴들(ACT1, ACT2)의 상부면보다 돌출된 상부를 포함할 수 있다. 상기 제1 소스/드레인 영역들(140a) 및 상기 제2 소스/드레인 영역들(140b) 각각의 상부는 다각형의 단면을 가질 수 있다.
도 11a 및 도 11b를 참조하면, 상기 제1 예비 게이트 구조체들(110aN, 110aP), 제2 예비 게이트 구조체들(110bN, 110bP) 및 제1 소스/드레인 영역들(140a) 및 제2 소스/드레인 영역들(140b)이 형성된 기판(100) 상에 제1 층간 절연막(ILD1)을 형성할 수 있다.
상기 제1 층간 절연막(ILD1)을 형성하는 것은, 상기 제1 예비 게이트 구조체들(110aN, 110aP), 제2 예비 게이트 구조체들(110bN, 110bP) 및 제1 소스/드레인 영역들(140a) 및 제2 소스/드레인 영역들(140b)을 덮는 절연막을 형성한 후, 상기 제1 예비 게이트 구조체(110aN, 110aP) 및 상기 제2 예비 게이트 구조체(110bN, 110bP)의 상부면이 노출될 때까지 상기 절연막을 평탄화하는 것을 포함할 수 있다. 상기 제1 층간 절연막(ILD1)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
상기 제1 예비 게이트 구조체(110aN, 110aP) 및 상기 제2 예비 게이트 구조체(110bN, 110bP)의 게이트 마스크 패턴(116), 상기 희생 게이트 패턴(114) 및 상기 절연 패턴(112)을 각각 제거하여, 상기 게이트 스페이서들(118) 사이에 갭 영역들(GAP)을 형성할 수 있다. 상기 갭 영역들(GAP) 각각은 상기 제1 및 제2 활성 패턴들(ACT1, ACT2)의 상부 및 측벽들을 노출시킬 수 있다.
도 12a 및 12b를 참조하면, 상기 갭 영역들(GAP) 각각에 게이트 절연 패턴(112) 및 게이트 전극(GE)을 형성하여 게이트 구조체들을 형성할 수 있다.
구체적으로 설명하면, 상기 갭 영역(GAP)에 의해 노출된 제1 활성 패턴(ACT1) 및 상기 제2 활성 패턴(ACT2)의 상부 및 측벽들과 상기 게이트 스페이서들(118) 상에 컨포멀하게 게이트 절연막(152)을 형성할 수 있다. 상기 게이트 절연막(152)은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 상기 게이트 절연막(152)은, 예를 들어, 원자층 증착 공정을 수행하여 형성될 수 있다.
상기 게이트 절연막(152) 상에 상기 갭 영역(GAP)을 채우는 게이트 막(도시되지 않음)을 형성할 수 있다. 상기 게이트 막은 도전성 금속 질화물(예를 들어, 티타늄 질화물, 또는 탄탈륨 질화물 등) 및 금속(예를 들어, 알루미늄, 텅스텐, 또는 구리 등) 중 적어도 하나를 포함할 수 있다.
상기 게이트 스페이서들(118)의 상부면이 노출되도록 상기 게이트 막 및 상기 게이트 절연막(152)의 상부를 평탄화하여, 상기 게이트 절연 패턴(112) 및 상기 게이트 전극(GE)을 형성할 수 있다. 상기 게이트 절연 패턴(112)은 상기 게이트 전극(GE) 및 한 쌍의 게이트 스페이서들(118) 사이에 배치되며, U자 형상을 가질 수 있다.
상기 게이트 전극(GE) 상부 일부를 식각하여 리세스 영역(도시되지 않음)을 형성할 수 있다. 이 경우, 게이트 절연 패턴(112)도 함께 식각될 수 있다. 상기 리세스 영역은 상기 갭 영역(GAP) 내에 정의될 수 있다. 상기 리세스 영역 내에 캐핑 패턴(156)이 형성될 수 있다. 상기 캐핑 패턴(156)은 실리콘 질화물을 포함할 수 있다.
상기 게이트 전극(GE), 상기 게이트 절연 패턴(112), 상기 캐핑 패턴(156) 및 상기 한 쌍의 게이트 스페이서들(118)을 포함하는 게이트 구조체가 완성될 수 있다.
상기 게이트 구조체는 상기 제1 영역에 제공되는 제1 게이트 구조체(150aN, 150P)와 상기 제2 영역에 제공되는 제2 게이트 구조체(150bN, 150bP)를 포함할 수 있다.
전술한 바와 같이, 상기 게이트 구조체는 상기 제1 영역에 메모리 소자로 구성되는 제1 게이트 구조체와 상기 제2 영역에 로직 소자로 구성되는 제2 게이트 구조체가 동시에 형성된다. 이때, 일반적으로, 로직 셀 트랜지스터로부터 측정된 전류 또는 전압 값(예를 들면, 문턱 전압)을 조절하기 위하여, 상기 게이트 구조체의 게이트 전극(GE)의 두께를 조절하는데, 이 경우, 메모리 소자의 트랜지스터로부터 측정된 전류 및 전압 값이 목적하는 범위를 벗어날 수 있다. 이와 같이, 로직 소자로부터 측정되는 전류 또는 전압 값을 조절하면서 메모리 소자로부터 측정되는 전류 및 전압 값을 안정화하기 위하여, 본 발명의 실시예들에서는 메모리 소자의 트랜지스터에 할로 영역들(140a, 140b)과 함께 카운터 영역들(130C, 135C)을 형성하고, 로직 소자의 트랜지스터에 할로 영역들(140a, 140b)과 함께 LDD 영역들(130L, 135L)을 형성할 수 있다.
다시 도 2 및 도 3을 참조하면, 상기 제1 층간 절연막(ILD1) 상에 제2 층간 절연막(ILD2)을 형성할 수 있다. 상기 제1 층간 절연막(ILD1)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
상기 제2 층간 절연막(ILD2) 및 상기 제1 층간 절연막(ILD1)을 관통하여, 상기 제1 소스/드레인 영역들(140a) 및 상기 제2 소스/드레인 영역들(140b)을 각각 노출시키는 콘택 홀들(도시되지 않음)이 형성될 수 있다. 상기 콘택 홀들을 형성하는 식각 공정에서, 상기 제1 소스/드레인 영역들(140a) 및 상기 제2 소스/드레인 영역들(140b)의 상부가 일부 제거될 수 있다. 이어서, 상기 콘택 홀들을 채우는 소스/드레인 콘택 플러그들(CA)을 형성할 수 있다. 상기 소스/드레인 콘택 플러그들(CA) 각각은 텅스텐, 티타늄 및 탄탈륨 중 적어도 하나를 포함할 수 있다.
선택적으로 실리사이드 공정을 수행하여, 상기 제1 소스/드레인 영역들(140a) 및 상기 제2 소스/드레인 영역들(140b)과 상기 소스/드레인 콘택 플러그들(CA) 사이에 금속 실리사이드막(SIC)을 더 형성할 수 있다. 상기 금속 실리사이드막(SIC)은 일 예로, 티타늄-실리사이드, 탄탈륨-실리사이드, 및 텅스텐-실리사이드 중 적어도 하나를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
ACT1: 제1 활성 패턴
STI1: 제1 소자 분리 패턴
140a: 제1 소스/드레인 영역
140b: 제2 소스/드레인 영역
130C: 카운터 영역
130L: LDD 영역
120a: 제1 할로 영역
120b: 제2 할로 영역

Claims (10)

  1. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역에서 상기 기판으로부터 돌출된 제1 활성 패턴을 정의하는 제1 소자 분리 패턴;
    상기 제1 활성 패턴 및 상기 제1 소자 분리 패턴을 가로지르는 제1 게이트 구조체;
    상기 제1 게이트 구조체의 양측에 배치되며 제1 도전형의 도펀트를 포함하며, 제1 채널 영역을 정의하는 제1 소스/드레인 영역들;
    상기 제1 게이트 구조체 양단 아래에서, 상기 제1 채널 영역과 상기 제1 소스/드레인 영역들 사이에 배치되며, 상기 제1 도전형과 상이한 제2 도전형의 도펀트를 포함하는 카운터 영역들; 및
    상기 제1 소스/드레인 영역들 아래에 배치되며, 상기 제2 도전형의 도펀트를 포함하는 제1 할로 영역들을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제2 도전형이 n형일 경우, 상기 카운터 영역은 5.0E+13 내지 1.25E+14의 도즈량을 포함하는 반도체 소자.
  3. 제1항에 있어서,
    상기 제2 도전형이 p형일 경우, 상기 카운터 영역은 9.5E+13 내지 1.25E+14의 도즈량을 포함하는 반도체 소자.
  4. 제1항에 있어서,
    상기 제2 영역에서 상기 기판으로부터 돌출된 제2 활성 패턴을 정의하는 제2 소자 분리 패턴;
    상기 제2 활성 패턴 및 상기 제2 소자 분리 패턴을 가로지르는 제2 게이트 구조체;
    상기 제2 게이트 구조체의 양측에 배치되며 상기 제1 도전형의 도펀트를 포함하며, 제2 채널 영역을 정의하는 제2 소스/드레인 영역들;
    상기 제2 게이트 구조체의 양단 아래에서, 상기 제2 채널 영역과 상기 제2 소스/드레인 영역들 사이에 배치되며 상기 제1 도전형의 도펀트를 포함하는 LDD 영역들; 및
    상기 제2 소스/드레인 영역들 아래에 배치되며, 상기 제2 도전형의 도펀트를 포함하는 제2 할로 영역들을 더 포함하는 반도체 소자.
  5. 제5항에 있어서,
    상기 제1 도전형의 도펀트가 n형일 경우, 상기 LDD 영역들은 5.0E+13 내지 1.25E+14의 도즈량을 포함하는 반도체 소자.
  6. 제5항에 있어서,
    상기 제1 도전형이 p형일 경우, 상기 카운터 영역은 9.5E+13 내지 1.25E+14의 도즈량을 포함하는 반도체 소자.
  7. 메모리 영역 및 로직 영역을 포함하는 기판;
    상기 기판의 메모리 영역에 배치되는 제1 트랜지스터들;
    상기 기판의 로직 영역에 배치되는 제2 트랜지스터들을 포함하되,
    상기 제1 트랜지스터들 각각은:
    제1 게이트 구조체;
    상기 제1 게이트 구조체의 양측에 배치되며 제1 도전형의 도펀트를 포함하며 제1 채널 영역을 정의하는 제1 소스/드레인 영역들; 및
    상기 제1 게이트 구조체의 양단 아래에서, 상기 제1 채널 영역과 상기 제1 소스/드레인 영역들 사이에 배치되며, 상기 제1 도전형과 반대의 제2 도전형의 도펀트를 포함하는 카운터 영역들을 포함하고,
    상기 제2 트랜지스터들 각각은:
    제2 게이트 구조체;
    상기 제2 게이트 구조체의 양측에 배치되며 제3 도전형의 도펀트를 포함하며 제2 채널 영역을 정의하는 제2 소스/드레인 영역들; 및
    상기 제2 게이트 구조체의 양단 아래에서, 상기 제2 채널 영역과 상기 제2 소스/드레인 영역들 사이에 배치되며, 상기 제3 도전형의 도펀트를 포함하는 LDD 영역들을 포함하는 반도체 소자.
  8. 제7항에 있어서,
    상기 제1 트랜지스터들 각각은:
    상기 제1 소스/드레인 영역들 아래에서 상기 제2 도전형의 도펀트를 포함하는 제1 할로 영역들을 더 포함하되,
    상기 제1 할로 영역들은 상기 카운터 영역들과 상기 제1 소스/드레인 영역들에 의해 이격되는 반도체 소자.
  9. 제7항에 있어서,
    상기 제2 트랜지스터들 각각은:
    상기 제2 소스/드레인 영역들 아래에서 상기 제3 도전형과 반대의 제4 도펀트를 포함하는 제2 할로 영역들을 더 포함하되,
    상기 제2 할로 영역들은 상기 LDD 영역들과 상기 제2 소스/드레인 영역들에 의해 이격되는 반도체 소자.
  10. 제7항에 있어서,
    상기 기판은 상기 기판으로부터 돌출된 활성 패턴들을 정의하는 소자 분리 패턴을 더 포함하고,
    상기 제1 및 제2 트랜지스터들 각각은 상기 활성 패턴들 및 상기 소자 분리 패턴을 가로지르는 반도체 소자.
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