KR20170062341A - 록인 증폭기, 이를 포함하는 집적 회로 및 휴대용 측정 장치 - Google Patents

록인 증폭기, 이를 포함하는 집적 회로 및 휴대용 측정 장치 Download PDF

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Abstract

록인 증폭기는, 클록 신호 발생부 및 검출부를 포함한다. 상기 클록 신호 발생부는 90도의 위상차를 갖고 동일한 복조 주파수를 갖는 제1 복조 클록 신호 및 제2 복조 클록 신호를 발생한다. 상기 검출부는 입력 신호, 상기 제1 복조 클록 신호 및 상기 제2 복조 클록 신호에 기초하여, 제1 동작 모드에서 내부 회로의 오프셋에 상응하는 오프셋 전압을 제공하고 제2 동작 모드에서 상기 입력 신호의 복조 주파수 성분의 크기에 상응하는 제1 출력 전압 및 제2 출력 전압을 제공한다. 상기 록인 증폭기는 종래의 위상 록인을 위한 위상 조정 회로 및 피드백 회로를 제거하고 단순화된 구성 및 감소된 크기로 구현될 수 있으며, 내부 회로의 오프셋을 나타내는 오프셋 전압을 추출하여 입력 신호의 복조 주파수 성분의 크기를 정확하게 제공할 수 있다.

Description

록인 증폭기, 이를 포함하는 집적 회로 및 휴대용 측정 장치{Lock-in amplifier, integrated circuit and portable measurement device including the same}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 록인 증폭기, 이를 포함하는 집적 회로 및 휴대용 측정 장치에 관한 것이다.
크기가 매우 작은 진폭을 갖는 교류 신호의 경우에는 측정을 위해 증폭이 요구된다. 교류의 미소 신호(small signal)를 증폭하더라도 노이즈의 크기도 같이 커지기 때문에 통상적으로 증폭과 함께 노이즈의 필터링이 수반된다. 특정 주파수 성분의 검출을 위해 대역 통과 필터(BPF: band pass filter)가 사용될 수 있다. 이 경우 통과대역(passband)에서는 노이즈 또한 그대로 존재하기 때문에 미소 신호는 여전히 노이즈 속에 묻히게 된다. 또한 대역 통과 필터는 충분히 협소한 통과대역으로 설계하는 것은 사실상 불가능하다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 미소 신호의 복조 주파수 성분의 크기를 효율적이고도 정확하게 검출할 수 있는 록인 증폭기를 제공하는 것이다.
또한 본 발명의 일 목적은, 상기 록인 증폭기를 포함하는 집적 회로 및 휴대용 측정 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 록인 증폭기는, 클록 신호 발생부 및 검출부를 포함한다. 상기 클록 신호 발생부는 90도의 위상차를 갖고 동일한 복조 주파수를 갖는 제1 복조 클록 신호 및 제2 복조 클록 신호를 발생한다. 상기 검출부는 입력 신호, 상기 제1 복조 클록 신호 및 상기 제2 복조 클록 신호에 기초하여, 제1 동작 모드에서 내부 회로의 오프셋에 상응하는 오프셋 전압을 제공하고 제2 동작 모드에서 상기 입력 신호의 복조 주파수 성분의 크기에 상응하는 제1 출력 전압 및 제2 출력 전압을 제공한다.
일 실시예에 있어서, 상기 검출부는, 하나의 믹서를 이용하여 동작 모드 별로 상기 오프셋 전압, 상기 제1 출력 전압 및 상기 제2 출력 전압을 순차적으로 발생할 수 있다.
일 실시예에 있어서, 상기 입력 신호의 상기 복조 주파수 성분의 크기는 하기의 수학식에 의해 결정될 수 있다.
Vo=[(VOX-VOS)2+(VOY-VOS)2]1/2
여기서 Vo은 상기 복조 주파수 성분의 크기에 상응하는 록인 증폭기의 출력, VOX는 상기 제1 출력 전압, VOY는 상기 제2 출력 전압, VOS는 상기 오프셋 전압.
일 실시예에 있어서, 상기 검출부는, 제1 믹서를 이용하여 동작 모드 별로 제1 오프셋 전압 및 상기 제1 출력 전압을 순차적으로 발생하고 제2 믹서를 이용하여 제2 오프셋 전압 및 상기 제2 출력 전압을 순차적으로 발생할 수 있다.
일 실시예에 있어서, 상기 입력 신호의 상기 복조 주파수 성분의 크기는 하기의 수학식에 의해 결정될 수 있다.
Vo=[(VOX-VOSX)2+(VOY-VOSY)2]1/2
여기서 Vo은 상기 복조 주파수 성분의 크기에 상응하는 록인 증폭기의 출력, VOX는 상기 제1 출력 전압, VOY는 상기 제2 출력 전압, VOSX는 상기 제1 오프셋 전압, VOSY는 상기 제2 오프셋 전압.
일 실시예에 있어서, 상기 검출부는, 상기 제2 동작 모드에서 상기 입력 신호를 증폭하여 증폭 신호를 출력하는 증폭부, 상기 제2 동작 모드에서 상기 증폭 신호를 상기 제1 복조 클록 신호와 승산하여 제1 정류 신호를 발생하고 상기 증폭 신호를 상기 제2 복조 클록 신호와 승산하여 제2 정류 신호를 발생하는 믹서부 및 상기 제2 동작 모드에서 상기 제1 정류 신호를 필터링하여 상기 제1 출력 전압을 발생하고 상기 제2 정류 신호를 필터링하여 상기 제2 출력 전압을 발생하는 필터부를 포함할 수 있다.
일 실시예에 있어서, 상기 믹서부는, 상기 증폭 신호를 수신하는 제1 입력 단자, 상기 제2 동작 모드에서 상기 제1 복조 클록 신호와 상기 제2 복조 클록 신호를 순차적으로 수신하는 제2 입력 단자 및 상기 제2 동작 모드에서 상기 제1 정류 신호와 상기 제2 정류 신호를 순차적으로 출력하는 출력 단자를 갖는 믹서를 포함할 수 있다.
일 실시예에 있어서, 상기 필터부는, 상기 믹서의 상기 출력 단자에 연결되어 상기 제2 동작 모드에서 상기 제1 출력 전압과 상기 제2 출력 전압을 순차적으로 발생하는 저역 통과 필터를 포함할 수 있다.
일 실시예에 있어서, 상기 록인 증폭기는 상기 제1 복조 클록 신호 및 상기 제2 복조 클록 신호 중 하나를 선택하여 상기 믹서의 상기 제2 입력 단자에 제공하는 클록 선택부를 더 포함할 수 있다.
일 실시예에 있어서, 상기 믹서부는, 상기 증폭 신호를 수신하는 제1 입력 단자, 상기 제1 복조 클록 신호를 수신하는 제2 입력 단자 및 상기 제1 정류 신호를 출력하는 제1 출력 단자를 갖는 제1 믹서 및 상기 증폭 신호를 수신하는 제3 입력 단자, 상기 제2 복조 클록 신호를 수신하는 제4 입력 단자 및 상기 제2 정류 신호를 출력하는 제2 출력 단자를 갖는 제2 믹서를 포함할 수 있다.
일 실시예에 있어서, 상기 필터부는, 상기 제1 믹서의 상기 제1 출력 단자에 연결되어 상기 제1 동작 모드에서 제1 오프셋 전압을 발생하고 상기 제2 동작 모드에서 상기 제1 출력 전압을 발생하는 제1 저역 통과 필터 및 상기 제2 믹서의 상기 제2 출력 단자에 연결되어 상기 제1 동작 모드에서 제2 오프셋 전압을 발생하고 상기 제2 동작 모드에서 상기 제2 출력 전압을 발생하는 제2 저역 통과 필터를 포함할 수 있다.
일 실시예에 있어서, 상기 검출부는, 모드 신호에 응답하여 상기 제1 동작 모드에서 상기 증폭부에 인가되는 상기 입력 신호를 차단하는 입력부를 더 포함할 수 있다.
일 실시예에 있어서, 상기 모드 신호가 활성화되어 상기 증폭부에 인가되는 상기 입력 신호가 상기 입력부에 의해 차단하는 동안에 상기 필터부는 상기 오프셋 전압을 발생할 수 있다.
일 실시예에 있어서, 상기 클록 신호 발생부는, 상기 복조 주파수의 정수배의 주파수를 갖는 기준 클록 신호에 기초하여 상기 제1 복조 클록 신호 및 상기 제2 복조 클록 신호를 발생하는 복수의 플립 플롭들을 포함할 수 있다.
일 실시예에 있어서, 상기 클록 신호 발생부는, 클록 단자로 기준 클록 신호를 수신하고, 데이터 단자가 반전 출력 단자에 연결되고, 비반전 출력 단자로 제1 클록 신호를 발생하고, 상기 반전 출력 단자로 제2 클록 신호를 발생하는 제1 플립 플롭, 클록 단자로 상기 제1 클록 신호를 수신하고, 데이터 단자가 반전 출력 단자에 연결되고, 비반전 출력 단자로 상기 제1 복조 클록 신호를 발생하는 제2 플립 플롭 및 클록 단자로 상기 제2 클록 신호를 수신하고, 데이터 단자가 반전 출력 단자에 연결되고, 비반전 출력 단자로 상기 제2 복조 클록 신호를 발생하는 제3 플립 플롭을 포함할 수 있다.
일 실시예에 있어서, 상기 기준 클록 신호의 주파수는 상기 복조 주파수의 네 배일 수 있다.
일 실시예에 있어서, 상기 클록 신호 발생부는, 클록 단자로 기준 클록 신호를 수신하고, 데이터 단자가 반전 출력 단자에 연결되고, 비반전 출력 단자로 상기 제1 복조 클록 신호를 발생하는 제1 플립 플롭 및 클록 단자로 상기 기준 클록 신호의 반전 신호를 수신하고, 데이터 단자가 반전 출력 단자에 연결되고, 비반전 출력 단자로 상기 제2 복조 클록 신호를 발생하는 제2 플립 플롭을 포함할 수 있다.
일 실시예에 있어서, 상기 기준 클록 신호의 주파수는 상기 복조 주파수의 두 배일 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 집적 회로는, 클록 신호 발생부, 검출부, 아날로그-디지털 컨버터 및 제어부를 포함한다. 상기 클록 신호 발생부는 90도의 위상차를 갖고 동일한 복조 주파수를 갖는 제1 복조 클록 신호 및 제2 복조 클록 신호를 발생한다. 상기 검출부는 입력 신호, 상기 제1 복조 클록 신호 및 상기 제2 복조 클록 신호에 기초하여, 제1 동작 모드에서 내부 회로의 오프셋에 상응하는 오프셋 전압을 제공하고 제2 동작 모드에서 상기 입력 신호의 복조 주파수 성분의 크기에 상응하는 제1 출력 전압 및 제2 출력 전압을 제공한다. 상기 아날로그-디지털 컨버터는 상기 오프셋 전압, 상기 제1 출력 전압 및 상기 제2 출력 전압을 각각 디지털 값들로 변환한다. 상기 제어부는 상기 클록 신호 발생부, 상기 검출부 및 상기 아날로그-디지털 컨버터를 제어하고 상기 디지털 값들에 기초하여 상기 입력 신호의 상기 복조 주파수 성분의 크기를 계산한다.
일 실시예에 있어서, 상기 검출부는, 하나의 믹서를 이용하여 동작 모드 별로 상기 오프셋 전압, 상기 제1 출력 전압 및 상기 제2 출력 전압을 순차적으로 발생하고, 상기 제어부는, 하기의 수학식에 의해 상기 입력 신호의 상기 복조 주파수 성분의 크기를 계산할 수 있다.
Vo=[(VOX-VOS)2+(VOY-VOS)2]1/2
여기서 Vo은 상기 복조 주파수 성분의 크기에 상응하는 록인 증폭기의 출력, VOX는 상기 제1 출력 전압, VOY는 상기 제2 출력 전압, VOS는 상기 오프셋 전압.
일 실시예에 있어서, 상기 검출부는, 제1 믹서를 이용하여 동작 모드 별로 제1 오프셋 전압 및 상기 제1 출력 전압을 순차적으로 발생하고 제2 믹서를 이용하여 제2 오프셋 전압 및 상기 제2 출력 전압을 순차적으로 발생하고,
상기 제어부는, 하기의 수학식에 의해 상기 입력 신호의 상기 복조 주파수 성분의 크기를 계산할 수 있다.
Vo=[(VOX-VOSX)2+(VOY-VOSY)2]1/2
여기서 Vo은 상기 복조 주파수 성분의 크기에 상응하는 록인 증폭기의 출력, VOX는 상기 제1 출력 전압, VOY는 상기 제2 출력 전압, VOSX는 상기 제1 오프셋 전압, VOSY는 상기 제2 오프셋 전압.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 휴대용 측정 장치는 변조 클록 신호에 기초하여 변조 신호를 발생하는 변조기, 상기 변조 신호와 피검사체의 상호 반응에 의해 발생된 신호를 센싱하여 입력 신호를 발생하는 센서, 90도의 위상차를 갖고 동일한 복조 주파수를 갖는 제1 복조 클록 신호 및 제2 복조 클록 신호를 발생하는 클록 신호 발생부, 입력 신호, 상기 제1 복조 클록 신호 및 상기 제2 복조 클록 신호에 기초하여, 제1 동작 모드에서 내부 회로의 오프셋에 상응하는 오프셋 전압을 제공하고 제2 동작 모드에서 상기 입력 신호의 복조 주파수 성분의 크기에 상응하는 제1 출력 전압 및 제2 출력 전압을 제공하는 검출부, 상기 오프셋 전압, 상기 제1 출력 전압 및 상기 제2 출력 전압을 각각 디지털 값들로 변환하는 아날로그-디지털 컨버터 및 상기 클록 신호 발생부, 상기 검출부 및 상기 아날로그-디지털 컨버터를 제어하고 상기 디지털 값들에 기초하여 상기 입력 신호의 상기 복조 주파수 성분의 크기를 계산하는 제어부를 포함한다.
일 실시예에 있어서, 상기 클록 신호 발생부는, 상기 복조 주파수의 정수배의 주파수를 갖는 기준 클록 신호에 기초하여 상기 제1 복조 클록 신호 및 상기 제2 복조 클록 신호를 발생하는 복수의 플립 플롭들을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 복조 클록 신호 및 상기 제2 복조 클록 신호 중 적어도 하나는 상기 변조기에 상기 변조 클록 신호로서 제공될 수 있다.
본 발명의 실시예들에 따른 록인 증폭기, 이를 포함하는 집적 회로 및 휴대용 측정 장치는, 입력 신호의 위상에 관계없이 90도의 위상차를 갖는 2개의 복조 클록 신호들을 이용하여 직교하는 두 개의 성분들(In-Phase 성분과 Quadrature 성분)을 검출하고 이를 이용하여 입력 신호의 복조 주파수 성분의 크기를 계산함으로써 종래의 위상 록인을 위한 위상 조정 회로 및 피드백 회로를 제거하고 단순화된 구성 및 감소된 크기로 구현될 수 있다. 또한 본 발명의 실시예들에 따른 록인 증폭기는 복수의 플립 플롭들을 이용하여 90도의 위상차를 갖는 복조 클록 신호들을 제공함으로써 더욱 감소된 크기 및 전력 소모를 가질 수 있고, 휴대용 장치에 효율적으로 이용될 수 있다.
본 발명의 실시예들에 따른 록인 증폭기, 이를 포함하는 집적 회로 및 휴대용 측정 장치는, 록인 증폭기의 내부 회로의 오프셋을 나타내는 오프셋 전압을 추출하여 입력 신호의 복조 주파수 성분의 크기를 정확하게 제공할 수 있다.
본 발명의 실시예들에 따른 록인 증폭기, 이를 포함하는 집적 회로 및 휴대용 측정 장치는, 하나의 믹서를 포함하는 단일 신호 채널을 이용하여 동작 모드 별로 제1 출력 전압 및 제2 출력 전압을 순차적으로 발생함으로써, 종래의 채널들 간의 미스매치를 방지하고 입력 신호의 복조 주파수 성분의 크기를 정확하게 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 록인 증폭기를 나타내는 블록도이다.
도 2는 도 1의 록인 증폭기에 포함되는 검출부의 일 실시예를 나타내는 블록도이다.
도 3은 도 2의 검출부에 포함되는 입력부의 일 실시예를 나타내는 회로도이다.
도 4는 도 2의 검출부에 포함되는 증폭부의 일 실시예를 나타내는 회로도이다.
도 5는 공통 모드 전압 발생기의 일 예를 나타내는 도면이다.
도 6은 도 2의 검출부에 포함되는 믹서부 및 필터부의 일 실시예를 나타내는 도면이다.
도 7은 도 6의 믹서부에 포함되는 믹서의 일 실시예를 나타내는 회로도이다.
도 8은 도 7의 믹서에 포함되는 논오버랩 클록 신호 발생부의 동작을 나타내는 타이밍도이다.
도 9는 도 6의 믹서부 및 필터부를 포함하는 록인 검출기의 동작을 나타내는 타이밍도이다.
도 10 믹서로부터 출력되는 정류 신호의 일 예를 나타내는 파형도이다.
도 11은 도 2의 검출부에 포함되는 믹서부 및 필터부의 일 실시예를 나타내는 도면이다.
도 12는 도 11의 믹서부 및 필터부를 포함하는 록인 검출기의 동작을 나타내는 타이밍도이다.
도 13 및 도 14는 도 1의 록인 증폭기에 포함되는 클록 신호 발생부의 실시예들을 나타내는 도면들이다.
도 15는 도 13 및 도 14의 클록 신호 발생부의 동작을 나타내는 타이밍도이다.
도 16은 도 1의 록인 증폭기에 포함되는 클록 신호 발생부의 일 실시예를 나타내는 도면이다.
도 17은 도 16의 클록 신호 발생부의 동작을 나타내는 타이밍도이다.
도 18은 클록 신호 발생부에 포함되는 플립 플롭의 일 실시예를 나타내는 회로도이다.
도 19는 본 발명의 실시예들에 따른 록인 증폭기를 포함하는 집적 회로를 나타내는 블록도이다.
도 20은 본 발명의 실시예들에 따른 신호 측정 방법을 나타내는 순서도이다.
도 21은 본 발명의 일 실시예들에 따른 록인 증폭기를 포함하는 휴대용 측정 장치를 나타내는 블록도이다.
도 22는 본 발명의 일 실시예에 따른 측정 장치를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 23은 도 22의 컴퓨팅 시스템에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되지 않는다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설명된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 록인 증폭기를 나타내는 블록도이다.
도 1을 참조하면, 록인 증폭기(lock-in amplifier)(10)는 검출부(DET)(20) 및 클록 신호 발생부(CKGEN)(30)을 포함한다.
클록 신호 발생부(30)는 90도의 위상차를 갖고 동일한 복조 주파수를 갖는 제1 복조 클록 신호(CKX) 및 제2 복조 클록 신호(CKY)를 발생한다. 일 실시예에서, 클록 신호 발생부(30)는 복수의 플립 플롭들을 이용하여 제1 복조 클록 신호(CKX) 및 제2 복조 클록 신호(CKY)를 발생할 수 있다. 클록 신호 발생부(30)의 실시예들은 도 13 내지 도 18을 참조하여 후술한다.
검출부(20)는 입력 신호(SI), 제1 복조 클록 신호(CKX) 및 제2 복조 클록 신호(CKY)에 기초하여 출력 신호(SO)를 발생한다. 검출부(20)는 출력 신호(SO)를 통하여 오프셋 전압(VOS), 제1 출력 전압(VOX) 및 제2 출력 전압(VOY)를 제공할 수 있다. 검출부(20)는 제1 동작 모드(OM1)에서 내부 회로의 오프셋에 상응하는 오프셋 전압(VOS)을 제공하고 제2 동작 모드(OM2)에서 입력 신호(SI)의 복조 주파수 성분의 크기에 상응하는 제1 출력 전압(VOX) 및 제2 출력 전압(VOY)을 제공할 수 있다.
일 실시예에서, 도 6 및 도 9를 참조하여 후술하는 바와 같이, 검출부(20)는 하나의 믹서를 포함하는 싱글 신호 채널을 이용하여 오프셋 전압(VOS), 제1 출력 전압(VOX) 및 제2 출력 전압(VOY)를 순차적으로 제공할 수 있다. 다른 실시예에서, 도 11 및 도 12를 참조하여 후술하는 바와 같이, 검출부(20)는 제1 믹서를 제1 신호 채널을 이용하여 제1 오프셋 전압(VOSX) 및 제1 출력 전압(VOX)를 순차적으로 제공하고 제2 믹서를 포함하는 제2 신호 채널을 이용하여 제2 오프셋 전압(VOSY) 및 제2 출력 전압(VOY)를 순차적으로 제공할 수 있다.
종래의 록인 증폭기는 입력 신호(SI)의 복조 주파수 성분과의 위상 록인을 위하여 정교한 위상 조정 회로(tunable phase shifting circuit) 및 피드백 회로를 포함하고, 이러한 회로들은 하드웨어의 복잡성(complexity) 및 록인 증폭기의 사이즈를 증가시킨다. 또한 종래의 록인 증폭기는 제공 공정상의 변동, 동작 조건의 변동 등에 따라서 록인 증폭기마다의 트리밍이 요구되므로 테스트 시간 및 비용을 증가시킨다. 본 발명의 실시예들에 따른 록인 증폭기는 입력 신호의 위상에 관계없이 90도의 위상차를 갖는 2개의 복조 클록 신호들을 이용하여 직교하는 두 개의 성분들(In-Phase 성분과 Quadrature 성분)을 검출하고 이를 이용하여 입력 신호의 복조 주파수 성분의 크기를 계산함으로써 종래의 위상 록인을 위한 위상 조정 회로 및 피드백 회로를 제거하고 단순화된 구성 및 감소된 크기로 구현될 수 있다. 또한 본 발명의 실시예들에 따른 록인 증폭기는 복수의 플립 플롭들을 이용하여 90도의 위상차를 갖는 복조 클록 신호들을 제공함으로써 더욱 감소된 크기 및 전력 소모를 가질 수 있고, 휴대용 장치에 효율적으로 이용될 수 있다. 나아가 본 발명의 실시예들에 따른 록인 증폭기는 내부 회로의 오프셋을 나타내는 오프셋 전압을 추출하여 입력 신호의 복조 주파수 성분의 크기를 정확하게 제공할 수 있다.
도 2는 도 1의 록인 증폭기에 포함되는 검출부의 일 실시예를 나타내는 블록도이다.
도 2를 참조하면, 검출부(20)는 입력부(100), 증폭부(AMP)(200), 믹서부(MX)(300) 및 필터부(FLT)(400)를 포함할 수 있다.
입력부(100)는 모드 신호(MD)에 응답하여 제1 동작 모드(OM1)에서 상기 증폭부(200)에 인가되는 입력 신호(SI)를 차단할 수 있다. 입력부(100)는 모드 신호(MD)가 제1 논리 레벨(예를 들어, 논리 로우 레벨)일 때 열리고(opened) 제2 논리 레벨(예를 들어, 논리 하이 레벨)일 때 닫히는(closed) 스위치(SW)를 포함할 수 있다. 모드 신호(MD)가 제1 논리 레벨일 때 제1 동작 모드(OM1)에 해당하고 제2 논리 레벨일 때 제2 동작 모드(OM2)에 해당할 수 있다. 제1 동작 모드(OM1)에서는 입력 신호(SI)가 차단되고 검출부(20)는 출력 신호(SO)를 통하여 오프셋 전압(VOS)를 제공할 수 있다. 제2 동작 모드(OM2)에서는 입력 신호(SI)가 전달되고 검출부(20)는 도 2에는 입력부(100)가 별개의 구성요소로서 증폭부(200)의 전단에 배치되는 것으로 도시되어 있으나, 입력부(100)는 증폭부(200)에 포함될 수도 있다.
증폭부(200)는 제2 동작 모드(OM2)에서 입력 신호(SI)를 증폭하여 증폭 신호(SA)를 출력한다. 증폭부(200)의 이득 및 구성은 록인 증폭기(10)에 따라서 다양하게 구현될 수 있다.
믹서부(300)는 제2 동작 모드(OM2)에서 증폭 신호(SA)를 제1 복조 클록 신호(CKX)와 승산하여 제1 정류 신호(SRX)를 발생하고 증폭 신호(SA)를 제2 복조 클록 신호(CKY)와 승산하여 제2 정류 신호(SRY)를 발생한다. 필터부(400)는 제1 정류 신호(SRX)를 필터링하여 제1 출력 전압(VOX)을 발생하고 제2 정류 신호(SRY)를 필터링하여 제2 출력 전압(VOY)을 발생할 수 있다. 일 실시예에서, 도 6 및 도 9를 참조하여 후술하는 바와 같이, 믹서부(300)는 제2 동작 모드(OM2)에서 하나의 믹서를 이용하여 제1 정류 신호(SRX) 및 제2 정류 신호(SRY)를 순차적으로 제공하고 필터부(400)는 하나의 저역 통과 필터를 이용하여 제1 출력 전압(VOX) 및 제2 출력 전압(VOY)를 순차적으로 제공할 수 있다. 다른 실시예에서, 도 11 및 도 12를 참조하여 후술하는 바와 같이, 믹서부(300)는 제2 동작 모드(OM2)에서 두 개의 믹서들을 이용하여 제1 정류 신호(SRX) 및 제2 정류 신호(SRY)를 각각 제공하고, 필터부(400)는 제1 출력 전압(VOX) 및 제2 출력 전압(VOY)를 각각 제공할 수 있다.
도 3은 도 2의 검출부에 포함되는 입력부의 일 실시예를 나타내는 회로도이다.
도 3을 참조하면, 입력부(100)는 입력 신호(SI)가 인가되는 제1 노드(N1)와 증폭부(200)의 입력에 해당하는 제2 노드 사이에 연결된 커패시터(Cd) 및 트랜지스터(TN)를 포함할 수 있다.
커패시터(Cd)는 입력 신호(SI)의 교류 성분만을 후단으로 전달하고 직류 성분을 차단하는 기능을 수행할 수 있다. 트랜지스터(TN)는 모드 신호(MD)에 응답하여 턴온되는 스위치로서의 기능을 수행할 수 있다. 예를 들어, 트랜지스터(TN)는 엔모스(NMOS) 트랜지스터로 구현될 수 있다. 이 경우, 모드 신호(MD)가 논리 로우 레벨일 때 트랜지스터(TN)가 턴오프되어 제1 동작 모드(OM1)를 나타낼 수 있고, 모드 신호(MD)가 논리 하일 레벨일 때 트랜지스터(TN)가 턴온되어 제2 동작 모드(OM2)를 나타낼 수 있다.
도 4는 도 2의 검출부에 포함되는 증폭부의 일 실시예를 나타내는 회로도이고, 도 5는 공통 모드 전압 발생기의 일 예를 나타내는 도면이다.
도 4를 참조하면, 증폭부(200)는 제2 노드(N2)와 제3 노드(N3) 사이에 연결되는 하나 이상의 연산 증폭기들(210, 220)을 포함할 수 있다. 연산 증폭기들(210, 220)은 저소음 증폭기(LNA: low noise amplifier)로 구현될 수 있다. 연산 증폭기들(210, 220)의 네거티브 단자(-)들에는 입력 저항들(R1, R3)이 각각 연결될 수 있고 포지티브 단자(+)들에는 공통 모드 전압(VCM)이 인가될 수 있다. 연산 증폭기들(210, 220)의 귀환 경로 상에는 커패시터들(C1, C2)의 각각 및 피드백 저항들(R2, R4)의 각각이 병렬로 연결될 수 있다. 일부의 피드백 저항(R4)은 가변 저항으로 구현될 수 있고, 가변 저항(R4)의 저항값을 조절함으로써 증폭부(200)의 이득을 조절할 수 있다. 도 4에는 증폭부(200)가 2단(two stages)으로 구현된 예를 도시하였으나 증폭부(200)의 구성 및 단수는 다양하게 변경될 수 있다.
도 5를 참조하면, 공통 모드 전압 발생기(230)는 분배 저항들(Ru, Rd), 커패시터(Cg) 및 연산 증폭기(232)를 포함할 수 있다. 연산 증폭기(230)은 저소음 증폭기(LNA)로 구현될 수 있다. 분배 저항들(Ru, Rd)은 전원 전압(VDD)과 접지 사이에 직렬로 연결될 수 있다. 연산 증폭기(232)의 네거티브 단자(-)는 공통 모드 전압(VCM)을 발생하는 출력에 연결되고, 포지티브 단자(+)는 분배 저항들(Ru, Rd) 사이의 노드에 연결될 수 있다. 커패시터(Cg)는 연산 증폭기(232)의 포지티브 단자(+)와 접지 사이에 연결될 수 있다.
연산 증폭기(232)는 단위 이득 증폭기(unity-gain amplifier)로서 동작하고, 분배 저항들(Ru, Rd)에 의한 분배 전압을 공통 모드 전압(VCM)으로서 제공할 수 있다. 예를 들어, 분배 저항들(Ru, Rd)의 저항값들은 동일하고, 이 경우 공통 모드 전압(VCM)은 전원 전압(VDD)의 절반(VDD/2)에 해당할 수 있다.
도 6은 도 2의 검출부에 포함되는 믹서부 및 필터부의 일 실시예를 나타내는 도면이다.
도 6에는 본 발명의 일 실시예에 따른 싱글 신호 채널의 구조가 도시되어 있다. 도 6을 참조하면, 믹서부(310)는 하나의 믹서(320) 및 클록 선택부(MUX)(330)를 포함할 수 있고, 필터부(410)는 하나의 저역 통과 필터(LPF: low pass filter)를 포함할 수 있다.
믹서(320)는 증폭부(200)로부터 제공되는 증폭 신호(SA)를 수신하는 제1 입력 단자, 제2 동작 모드(OM2)에서 제1 복조 클록 신호(CKX)와 제2 복조 클록 신호(CKY)를 순차적으로 수신하는 제2 입력 단자 및 제2 동작 모드(OM2)에서 제1 정류 신호(SRX)와 제2 정류 신호(SRY)를 순차적으로 출력하는 출력 단자를 갖는다. 즉 제1 정류 신호(SRX)와 제2 정류 신호(SRY)는 하나의 출력 단자를 통하여 동작 모드 별로 제공되는 하나의 정류 신호(SR)에 상응할 수 있다.
클록 선택부(330)는 클록 선택 신호(SEL)에 응답하여 제1 복조 클록 신호(CKX) 및 제2 복조 클록 신호(CKY) 중 하나를 선택하여 믹서(320)의 상기 제2 입력 단자에 선택 클록 신호(CKS)로서 제공할 수 있다. 도 6에는 클록 선택부(330)가 믹서부(310)에 포함되는 것으로 도시되어 있으나, 실시예에 따라서 클록 선택부(330)는 도 1의 클록 신호 발생부(30)에 포함될 수도 있다.
저역 통과 필터(410)는 믹서(320)의 상기 출력 단자에 연결되어 제1 동작 모드(OM1)에서 오프셋 전압(VOS)을 발생하고 제2 동작 모드(OM2)에서 제1 출력 전압(VOX)과 제2 출력 전압(VOY)을 순차적으로 발생한다. 즉, 저역 통과 필터(410)는 하나의 출력 신호(SO)를 통하여 오프셋 전압(VOS), 제1 출력 전압(VOX) 및 제2 출력 전압(VOY)을 동작 모드 별로 순차적으로 제공할 수 있다. 전술한 바와 같이, 입력 신호(SI)가 차단되는 제1 동작 모드(OM1)에서 저역 통과 필터(410)는 오프셋 전압(VOS)을 발생한다. 예를 들어, 저역 통과 필터(410)는 이상의 RC 필터들을 포함할 수 있다. 도 6의 싱글 신호 채널의 구조를 채택한 록인 증폭기의 동작은 도 9를 참조하여 후술한다.
도 7은 도 6의 믹서부에 포함되는 믹서의 일 실시예를 나타내는 회로도이고, 도 8은 도 7의 믹서에 포함되는 논오버랩 클록 신호 발생부의 동작을 나타내는 타이밍도이다.
도 7을 참조하면, 믹서(320)는 논오버랩 클록 신호 발생부(NOCG)(322), 연산 증폭기(324), 저항들(R1, R2) 및 스위치들(SW1, SW2)을 포함할 수 있다. 제1 저항(R1)은 연산 증폭기(324)의 네거티브 단자(-)에 연결되고 제2 저항(R2)은 정류 신호(SR)를 발생하는 연산 증폭기(324)의 출력 단자와 네거티브 단자(-) 사이의 귀환 경로 상에 배치될 수 있다. 제1 스위치(SW1)는 논오버랩 클록 신호 발생부(322)로부터의 제1 클록 신호(Q1)에 응답하여 증폭 신호(SA)를 연산 증폭기(324)의 포지티브 단자(+)에 인가할 수 있다. 제2 스위치(SW2)는 논오버랩 클록 신호 발생부(322)로부터의 제2 클록 신호(Q2)에 응답하여 공통 모드 전압(VCM)을 연산 증폭기(324)의 포지티브 단자(+)에 인가할 수 있다. 예를 들어, 제1 저항(R1)과 제2 저항(R2)은 동일한 저항값을 가질 수 있다.
논오버랩 클록 신호 발생부(322)는 도 6의 클록 선택부(330)로부터 제공되는 선택 클록 신호(CKS)에 기초하여 상보적으로 활성화되는 제1 클록 신호(Q1) 및 제2 클록 신호(Q2)를 발생할 수 있다. 도 8에 도시된 바와 같이, 논오버랩 클록 신호 발생부(322)는 제1 클록 신호(Q1) 및 제2 클록 신호(Q2)의 하나가 논리 로우 레벨로 비활성화된 후 일정한 지연 시간(td) 후에 다른 하나가 논리 하이 레벨로 활성화될 수 있도록 타이밍을 조절할 수 있다. 즉, 논오버랩 클록 신호 발생부(322)는 제1 클록 신호(Q1)와 제2 클록 신호(CK2)의 활성화 구간이 서로 중복되지 않도록 타이밍을 조절할 수 있다. 이와 같이 논오버랩되는 제1 클록 신호(Q1) 및 제2 클록 신호(Q2)를 이용하여, 증폭 신호(SA)와 공통 모드 전압(VCM)이 동시에 연산 증폭기(324)의 포지티브 단자(+)에 인가되는 것을 방지할 수 있다.
도 9는 도 6의 믹서부 및 필터부를 포함하는 록인 검출기의 동작을 나타내는 타이밍도이다.
도 9에서 시구간 t1~t2는 제1 동작 모드(OM1)에 해당하고 시구간 t2~t4는 제2 동작 모드(OM2)에 해당한다.
도 1, 2, 6 및 9를 참조하면, 검출부(20)는 전술한 바와 같이 하나의 믹서(320)를 이용하여 동작 모드 별로 오프셋 전압(VOS), 제1 출력 전압(VOX) 및 제2 출력 전압(VOY)을 순차적으로 발생할 수 있다. 클록 신호 발생부(30)는 90도의 위상차를 갖고 동일한 복조 주파수를 갖는 제1 복조 클록 신호(CKX) 및 제2 복조 클록 신호(CKY)를 발생한다.
시구간 t1~t2 동안에 모드 신호(MD)는 논리 로우 레벨로서 제1 동작 모드(OM1)를 나타내고, 입력부(100)는 제1 동작 모드(OM1)를 나타내는 모드 신호(MD)에 응답하여 입력 신호(SI)를 차단한다. 클록 선택부(330)는 클록 선택 신호(SEL)의 논리 로우 레벨에 응답하여 제1 복조 클록 신호(CKX)를 선택하여 선택 클록 신호(CKS)로서 제공한다. 편의상 제1 동작 모드(OM1)에서 제1 복조 클록 신호(CKX)가 선택되는 예를 도시하였으나, 제1 동작 모드(OM1)에서 제2 복조 클록 신호 신호(CKY)가 선택 클록 신호(CKS)로서 제공되어도 무방하다. 입력 신호(SI)가 차단된 상태에서 저역 통과 필터(410)로부터 제공되는 출력 신호(SO)는 록인 증폭기(10)의 내부 회로의 오프셋 전압(VOS)을 나타낸다.
시구간 t2~t3 동안에 모드 신호(MD)는 논리 하이 레벨로서 제2 동작 모드(OM2)를 나타내고, 입력부(100)는 제2 동작 모드(OM2)를 나타내는 모드 신호(MD)에 응답하여 입력 신호(SI)를 증폭부(200)에 전달한다. 클록 선택부(330)는 클록 선택 신호(SEL)의 논리 로우 레벨에 응답하여 제1 복조 클록 신호(CKX)를 선택하여 선택 클록 신호(CKS)로서 제공한다. 이 때, 저역 통과 필터(410)로부터 제공되는 출력 신호(SO)는 제1 출력 전압(VOX)을 나타낸다.
입력 신호(Si)의 복조 주파수 성분은 Vi*sin(wt)로 나타내고, 제1 복조 클록 신호(CKX)는 Vd*sin(wt+θ)로 나타낼 수 있다. 이 경우, 시구간 t2~t3 동안에 믹서(320)로부터 발생되는 제1 정류 신호(SRX)는 수학식 1과 같이 표현될 수 있다.
Figure pat00001
수학식 1에서 Ga는 증폭부(200)의 이득을 나타내고, θ는 입력 신호(Si)의 복조 주파수 성분과 제1 복조 클록 신호(SKX) 사이의 위상차를 나타내고, w는 복조 주파수에 상응하는 각 주파수(angular frequency)를 나타낸다. 제1 정류 신호(SRX)의 시간에 의존하는 성분은 저역 통과 필터(410)에 의해 제거되고, 결과적으로 제1 출력 전압(VOX)은 수학식 2와 같이 표현될 수 있다.
Figure pat00002
시구간 t3~t4 동안에 모드 신호(MD)는 논리 하이 레벨로서 제2 동작 모드(OM2)를 나타내고, 입력부(100)는 제2 동작 모드(OM2)를 나타내는 모드 신호(MD)에 응답하여 입력 신호(SI)를 증폭부(200)에 전달한다. 클록 선택부(330)는 클록 선택 신호(SEL)의 논리 하이 레벨에 응답하여 제2 복조 클록 신호(CKY)를 선택하여 선택 클록 신호(CKS)로서 제공한다. 이 때, 저역 통과 필터(410)로부터 제공되는 출력 신호(SO)는 제2 출력 전압(VOY)을 나타낸다.
제2 복조 클록 신호(CKY)는 제1 복조 클록 신호(CKX)와 90도의 위상차를 가지므로 Vd*cos(wt+θ)로 나타낼 수 있다. 이 경우, 시구간 t3~t4 동안에 믹서(320)로부터 발생되는 제2 정류 신호(SRY)는 수학식 3과 같이 표현될 수 있다.
Figure pat00003
제2 정류 신호(SRY)의 시간에 의존하는 성분은 저역 통과 필터(410)에 의해 제거되고, 결과적으로 제2 출력 전압(VOY)은 수학식 4와 같이 표현될 수 있다.
Figure pat00004
수학식 2 및 수학식 4로부터 입력 신호(Si)의 복조 주파수 성분의 크기(Vo)를 구할 수 있고, 그 결과는 수학식 5와 같다.
Figure pat00005
이와 같이, 본 발명의 실시예들에 따른 록인 증폭기는, 하나의 믹서(320)를 포함하는 단일 신호 채널을 이용하여 동작 모드 별로 제1 출력 전압(VOX) 및 제2 출력 전압(VOY)을 순차적으로 발생함으로써, 종래의 채널들 간의 미스매치를 방지하고 입력 신호(SI)의 복조 주파수 성분의 크기(Vo)를 정확하게 제공할 수 있다.
도 10 믹서로부터 출력되는 정류 신호의 일 예를 나타내는 파형도이다.
도 10을 참조하면, 제1 동작 모드(OM1)에서 정류 신호(SR)는 실질적으로 직류 전압에 해당하고, 그 실효 전압은 오프셋 전압(VOS)에 해당한다. 제1 동작 모드(OM1)에서 선택 클록 신호(CKS)는 제1 복조 클록 신호(CKX)와 제2 복조 클록 신호(CKY) 중에서 어떤 것이어도 무방하다.
제2 동작 모드(OM2)에서는 제1 복조 클록 신호(CKX) 및 제2 복조 클록 신호(CKY)가 순차적으로 선택 클록 신호(CKS)로서 선택된다. 제1 복조 클록 신호(CKX)가 선택 클록 신호(CKS)로서 선택되는 경우에는 정류 신호(SR)는 제1 정류 신호(SRX)에 해당하고, 제2 복조 클록 신호(CKY)가 선택 클록 신호(CKS)로서 선택되는 경우에는 정류 신호(SR)는 제2 정류 신호(SRY)에 해당한다. 제1 복조 클록 신호(CKX)와 제2 복조 클록 신호(CKY)는 서로 90도의 위상차를 가지므로 제1 정류 신호(SRX)와 제2 정류 신호(SRY)의 파형은 서로 다르게 나타난다. 제1 정류 신호(SR1)의 실효 전압은 제1 출력 전압(VOX)에 해당하고, 제2 정류 신호(SR2)의 실효 전압은 제2 출력 전압(VOY)에 해당한다.
도 11은 도 2의 검출부에 포함되는 믹서부 및 필터부의 일 실시예를 나타내는 도면이다.
도 11에는 본 발명의 일 실시예에 따른 더블 신호 채널의 구조가 도시되어 있다. 도 11을 참조하면, 믹서부(350)는 제1 믹서(360) 및 제2 믹서(370)를 포함할 수 있고, 필터부(450)는 제1 저역 통과 필터(LPF: low pass filter)(460) 및 제2 저역 통과 필터(470)를 포함할 수 있다.
제1 믹서(360)는 증폭 신호(SA)를 수신하는 제1 입력 단자, 제1 복조 클록 신호(CKX)를 수신하는 제2 입력 단자 및 제1 정류 신호(SRX)를 출력하는 제1 출력 단자를 갖는다. 제2 믹서(370)는 증폭 신호(SA)를 수신하는 제3 입력 단자, 제2 복조 클록 신호(CKY)를 수신하는 제4 입력 단자 및 제2 정류 신호(SRY)를 출력하는 제2 출력 단자를 갖는다.
제1 저역 통과 필터(460)는 제1 믹서(360)의 상기 제1 출력 단자에 연결되어 제1 동작 모드(OM1)에서 제1 오프셋 전압(VOSX)을 발생하고 제2 동작 모드(OM2)에서 제1 출력 전압(VOX)을 발생한다. 즉 제1 저역 통과 필터(460)는 제1 출력 신호(SOX)를 통하여 제1 오프셋 전압(VOSX) 및 제1 출력 전압(VOX)을 동작 모드 별로 순차적으로 제공할 수 있다. 제2 저역 통과 필터(470)는 제2 믹서(370)의 상기 제2 출력 단자에 연결되어 제1 동작 모드(OM1)에서 제2 오프셋 전압(VOSY)을 발생하고 제2 동작 모드(OM2)에서 제2 출력 전압(VOY)을 발생한다. 즉 제2 저역 통과 필터(470)는 제2 출력 신호(SOY)를 통하여 제2 오프셋 전압(VOSY) 및 제2 출력 전압(VOY)을 동작 모드 별로 순차적으로 제공할 수 있다.
도 12는 도 11의 믹서부 및 필터부를 포함하는 록인 검출기의 동작을 나타내는 타이밍도이다.
도 12에서 시구간 t1~t2는 제1 동작 모드(OM1)에 해당하고 시구간 t2~t3는 제2 동작 모드(OM2)에 해당한다.
도 1, 2, 11 및 12를 참조하면, 검출부(20)는 전술한 바와 같이 제1 믹서(360)를 이용하여 동작 모드 별로 제1 오프셋 전압(VOSX) 및 제1 출력 전압(VOX)을 순차적으로 발생할 수 있고, 제2 믹서(370)를 이용하여 동작 모드 별로 제2 오프셋 전압(VOSY) 및 제2 출력 전압(VOY)을 순차적으로 발생할 수 있다. 클록 신호 발생부(30)는 90도의 위상차를 갖고 동일한 복조 주파수를 갖는 제1 복조 클록 신호(CKX) 및 제2 복조 클록 신호(CKY)를 발생한다.
시구간 t1~t2 동안에 모드 신호(MD)는 논리 로우 레벨로서 제1 동작 모드(OM1)를 나타내고, 입력부(100)는 제1 동작 모드(OM1)를 나타내는 모드 신호(MD)에 응답하여 입력 신호(SI)를 차단한다. 입력 신호(SI)가 차단된 상태에서 제1 저역 통과 필터(460)로부터 제공되는 제1 출력 신호(SOX)는 증폭부(200), 제1 믹서(360) 및 제1 저역 통과 필터(460)를 포함하는 제1 신호 채널의 제1 오프셋 전압(VOSX)을 나타낸다. 입력 신호(SI)가 차단된 상태에서 제2 저역 통과 필터(470)로부터 제공되는 제2 출력 신호(SOY)는 증폭부(200), 제2 믹서(370) 및 제2 저역 통과 필터(470)를 포함하는 제2 신호 채널의 제2 오프셋 전압(VOSY)을 나타낸다.
시구간 t2~t3 동안에 모드 신호(MD)는 논리 하이 레벨로서 제2 동작 모드(OM2)를 나타내고, 입력부(100)는 제2 동작 모드(OM2)를 나타내는 모드 신호(MD)에 응답하여 입력 신호(SI)를 증폭부(200)에 전달한다. 이 때, 제1 저역 통과 필터(460)로부터 제공되는 제1 출력 신호(SOX)는 제1 출력 전압(VOX)을 나타내고, 제2 저역 통과 필터(470)로부터 제공되는 제2 출력 신호(SOY)는 제2 출력 전압(VOY)을 나타낸다.
전술한 바와 같이, 입력 신호(Si)의 복조 주파수 성분은 Vi*sin(wt)로 나타내고, 제1 복조 클록 신호(CKX)는 Vd*sin(wt+θ)로 나타낼 수 있다. 이 경우, 시구간 t2~t3 동안에 제1 믹서(360)로부터 발생되는 제1 정류 신호(SRX)는 수학식 6과 같이 표현될 수 있다.
Figure pat00006
수학식 6에서 Ga는 증폭부(200)의 이득을 나타내고, θ는 입력 신호(Si)의 복조 주파수 성분과 제1 복조 클록 신호(SKX) 사이의 위상차를 나타내고, w는 복조 주파수에 상응하는 각 주파수(angular frequency)를 나타낸다. 제1 정류 신호(SRX)의 시간에 의존하는 성분은 제1 저역 통과 필터(460)에 의해 제거되고, 결과적으로 제1 출력 전압(VOX)은 수학식 7와 같이 표현될 수 있다.
Figure pat00007
전술한 바와 같이, 제2 복조 클록 신호(CKY)는 제1 복조 클록 신호(CKX)와 90도의 위상차를 가지므로 Vd*cos(wt+θ)로 나타낼 수 있다. 이 경우, 시구간 t2~t3 동안에 제2 믹서(370)로부터 발생되는 제2 정류 신호(SRY)는 수학식 8과 같이 표현될 수 있다.
Figure pat00008
제2 정류 신호(SRY)의 시간에 의존하는 성분은 제2 저역 통과 필터(470)에 의해 제거되고, 결과적으로 제2 출력 전압(VOY)은 수학식 9와 같이 표현될 수 있다.
Figure pat00009
수학식 7 및 수학식 9로부터 입력 신호(Si)의 복조 주파수 성분의 크기(Vo)를 구할 수 있고, 그 결과는 수학식 10과 같다.
Figure pat00010
이와 같이, 본 발명의 실시예들에 따른 록인 증폭기는, 입력 신호의 위상에 관계없이 90도의 위상차를 갖는 2개의 복조 클록 신호들(CKX, CKY)을 이용하여 직교하는 두 개의 성분들, 즉 In-Phase 성분(VOX)과 Quadrature 성분(VOY)을 검출하고 이를 이용하여 입력 신호의 복조 주파수 성분의 크기(Vo)를 계산함으로써 종래의 위상 록인을 위한 위상 조정 회로 및 피드백 회로를 제거하고 단순화된 구성 및 감소된 크기로 구현될 수 있다. 또한 본 발명의 실시예들에 따른 록인 증폭기는, 록인 증폭기의 내부 회로의 오프셋을 나타내는 오프셋 전압들(VOSX, VOSY)을 추출하여 입력 신호(SI)의 복조 주파수 성분의 크기(Vo)를 정확하게 제공할 수 있다.
본 발명의 실시예들에 따라서, 도 1의 클록 신호 발생부(30)는, 복조 주파수의 정수배의 주파수를 갖는 기준 클록 신호(SKR)에 기초하여 제1 복조 클록 신호(CKX) 및 제2 복조 클록 신호(SKY)를 발생하는 복수의 플립 플롭들을 포함할 수 있다. 이하 도 13,도 14 및 도 15를 참조하여 복조 주파수의 네 배의 주파수를 갖는 기준 클록 신호(SKR)에 기초하여 제1 복조 클록 신호(CKX) 및 제2 복조 클록 신호(SKY)를 발생하는 세 개의 플립 플롭들을 포함하는 클록 신호 발생부들(31, 32)의 실시예를 설명하고, 도 16 및 도 17을 참조하여 복조 주파수의 두 배의 주파수를 갖는 기준 클록 신호(SKR)에 기초하여 제1 복조 클록 신호(CKX) 및 제2 복조 클록 신호(SKY)를 발생하는 두 개의 플립 플롭들을 포함하는 클록 신호 발생부(33)의 실시예를 설명한다.
도 13 및 도 14는 도 1의 록인 증폭기에 포함되는 클록 신호 발생부의 실시예들을 나타내는 도면들이고, 도 15는 도 13 및 도 14의 클록 신호 발생부의 동작을 나타내는 타이밍도이다.
도 13을 참조하면, 클록 신호 발생부(31)는 제1 플립 플롭(FF1), 제2 플립 플롭(FF2) 및 제3 플립 플롭(FF3)을 포함한다.
제1 플립 플롭(FF1)은 클록 단자(CK)로 기준 클록 신호(CKR)를 수신하고, 데이터 단자(D)가 반전 출력 단자(QB)에 연결되고, 비반전 출력 단자(Q)로 제1 클록 신호(CKa)를 발생하고, 반전 출력 단자(QB)로 제2 클록 신호(CKb)를 발생한다.
제2 플립 플롭(FF2)은 클록 단자(CK)로 제1 클록 신호(CKa)를 수신하고, 데이터 단자(D)가 반전 출력 단자(QB)에 연결되고, 비반전 출력 단자(Q)로 제1 복조 클록 신호(CKX)를 발생한다.
제3 플립 플롭(FF3)은 클록 단자(CK)로 제2 클록 신호(CKb)를 수신하고, 데이터 단자(D)가 반전 출력 단자(QB)에 연결되고, 비반전 출력 단자(Q)로 제2 복조 클록 신호(CKY)를 발생한다.
일 실시예에서, 제1 플립 플롭(FF1), 제2 플립 플롭(FF2) 및 제3 플립 플롭(FF3)은 모두 상승 에지 트리거형 D-플립 플롭으로 구현될 수 있다. 상승 에지 트리거형 D-플립 플롭은 도 18을 참조하여 후술한다.
도 14의 클록 신호 발생부(32)는 도 13의 클록 신호 발생부(31)와 유사하므로 중복되는 설명은 생략한다. 다만, 도 13의 클록 신호 발생부(31)에서는 제3 플립 플롭(FF3)의 데이터 단자(D)가 제3 플립 플롭(FF3)의 반전 출력 단자(QB)에 연결되지만, 도 14의 클록 신호 발생부(32)에서는 제3 플립 플롭(FF3)의 데이터 단자(D)가 제2 플립 플롭(FF2)의 비반전 출력 단자(Q)에 연결된다.도 13, 도 14 및 도 15를 참조하면, 제1 플립 플롭(FF1)은 기준 클록 신호(CKR)의 상승 에지에 동기하여 토글링하는 제1 클록 신호(CKa) 및 제2 클록 신호(CKb)를 발생한다. 제1 클록 신호(CKa) 및 제2 클록 신호(CKb)는 서로 반전된 신호들에 해당한다. 제2 플립 플롭(FF2)은 제1 클록 신호(CKa)의 상승 에지에 동기하여 토글링하는 제1 복조 클록 신호(CKX)를 발생한다. 제3 플립 플롭(FF3)은 제2 클록 신호(CKb)의 상승 에지에 동기하여 토글링하는 제2 복조 클록 신호(CKY)를 발생한다.
결과적으로, 제1 복조 클록 신호(CKX) 및 제2 복조 클록 신호(CKY)는 90도의 위상차를 갖고, 기준 클록 신호(CKR)의 주파수는 복조 주파수의 네 배에 해당할 수 있다.
도 16은 도 1의 록인 증폭기에 포함되는 클록 신호 발생부의 일 실시예를 나타내는 도면이고, 도 17은 도 16의 클록 신호 발생부의 동작을 나타내는 타이밍도이다.
도 16을 참조하면, 클록 신호 발생부(33)는 제1 플립 플롭(FFa) 및 제2 플립 플롭(FFb)을 포함한다.
제1 플립 플롭(FFa)는 클록 단자(CK)로 기준 클록 신호(CKR)를 수신하고, 데이터 단자(D)가 반전 출력 단자(QB)에 연결되고, 비반전 출력 단자(Q)로 제1 복조 클록 신호(CKY)를 발생한다.
제2 플립 플롭(FFb)은 클록 단자(CK)로 기준 클록 신호(CKR)의 반전 신호를 수신하고, 데이터 단자(D)가 반전 출력 단자(QB)에 연결되고, 비반전 출력 단자(Q)로 제2 복조 클록 신호(CKY)를 발생한다.
일 실시예에서, 제1 플립 플롭(FF1)은 상승 에지 트리거형 D-플립 플롭으로 구현될 수 있고, 제2 플립 플롭(FF2)은 하강 에지 트리거형 D-플립 플롭으로 구현될 수 있다. 상승 에지 트리거형 D-플립 플롭 및 하강 에지 트리거형 D-플립 플롭은 도 18을 참조하여 후술한다.
도 16 및 도 17을 참조하면, 제1 플립 플롭(FFa)은 기준 클록 신호(CKR)의 상승 에지에 동기하여 토글링하는 제1 복조 클록 신호(CKX)를 발생한다. 제2 플립 플롭(FFb)는 기준 클록 신호(CKR)의 하강 에지에 동기하여 토글링하는 제2 복조 클록 신호(CKY)를 발생한다.
결과적으로, 제1 복조 클록 신호(CKX) 및 제2 복조 클록 신호(CKY)는 90도의 위상차를 갖고, 기준 클록 신호(CKR)의 주파수는 복조 주파수의 두 배에 해당할 수 있다.
도 18은 클록 신호 발생부에 포함되는 플립 플롭의 실시예를 나타내는 회로도이다.
도 18을 참조하면, D-플립 플롭(50)은 제1 인버터(111), 제2 인버터(112), 제1 스위치(113), 제3 인버터(114), 제4 인버터(115), 제2 스위치(116) 및 제5 인버터(117)를 포함한다.
제1 인버터(111)의 출력은 제2 인버터(112)의 입력과 연결되고 제2 인버터(112)의 출력이 제1 인버터(111)의 입력과 연결되는 래치 구조를 갖는다. 또한 제3 인버터(114)의 출력은 제4 인버터(115)의 입력과 연결되고 제4 인버터(115)의 출력이 제3 인버터(114)의 입력과 연결되는 래치 구조를 갖는다.
도 13, 도 14 및 도 16의 예에서 제5 인버터(117)의 출력은 반전 출력 단자(QB)에 해당하고 제4 인버터(115)의 출력은 비반전 출력 단자(Q)에 해당한다. 제1 스위치(113)는 데이터 단자(D)와 제2 인버터(112)의 입력 사이에 연결되고 제1 스위치(113)의 제어 단자(CK)는 클록 단자에 해당한다. 제1 스위치(113)와 제2 스위치(116)의 제어 단자(CK)에는 클록 신호(CLK)가 인가된다.
도 18에는 제1 스위치(113)가 PMOS 타입이고 제2 스위치(116)는 NMOS 타입인 예가 도시되어 있다. 이 경우, D-플립 플롭(50)은 상승 에지 트리거형 D-플립 플롭에 해당한다.
제어 단자(CK)로 인가되는 클록 신호(CLK)가 논리 로우일 때, 도 18의 D-플립 플롭(50)의 출력은 이전 데이터 값에 대한 메모리, 즉 저장 상태에 있고 데이터 단자(D)의 논리 상태가 변하더라도 플립 플롭의 출력 상태는 변하지 않는다. 즉 이때 데이터 단자(D)는 제2 인버터(112)에 의해 반전된 신호로 전달되어 제2 인버터(112)의 출력 노드(N1)까지 전달되나 제2 스위치(116)가 꺼져있는 상태므로 플립 플롭의 출력 단자(Q,QB)까지 전달되지는 않는다. 클록 신호(CLK)가 논리 하이로 천이 할 때, 즉 클록 신호(CLK)의 상승 에지에서, 제1 스위치(113)가 꺼지는 순간 제2 인버터(112)의 출력노드(N1)에 저장된 값은 제1 인버터(111)와 제2 인버터(112)를 통해 래치되어 유지되며 제2 스위치(116)를 통해 전달되고 제4 인버터(115)에 의해 다시 반전되어 비반전 출력 단자(Q)에는 클록 신호(CLK) 상승 에지에 트리거된 데이터 값이, 반전 출력 단자(QB)에는 그 반전된 데이터 값이 전달된다. 이후에 클록 신호(CLK)가 하강하여 논리 로우가 되면 제2 스위치(116)가 턴오프되고 제3 인버터(114)와 제4 인버터(115)의 래치 구조에 의해 이전 출력값이 출력 단자(Q,QB)에 저장되고 이때 제1 스위치(113)의 턴온과 제2 인버터(112)에 의해 제2 인버터(112)의 출력노드(N1)에 새로운 데이터 값이 반전되어 전달된다.
이와 같이 제어 단자(CK)에 인가되는 신호의 에지에 동기하여 논리 상태가 변화하는 플립 플롭을 에지 트리거형(edge-triggered)이라고 하고, 도 18의 D-플립 플롭은 상승 에지 트리거형 D-플립 플롭에 해당한다. 상승 에지 트리거형 D-플립 플롭은 클록 신호(CLK)의 상승 에지마다 논리 하이에서 논리 로우로 또는 논리 로우에서 논리 하이로 저장 상태가 역전되는 토글링 동작을 수행한다.
한편, 제1 스위치(113)를 NMOS 타입으로 하고 제2 스위치(116)를 PMOS 타입으로 함으로써 하강 에지 트리거형 D-플립 플롭을 구현할 수 있다. 또한 제1 스위치(113) 및 제2 스위치(116)의 타입을 바꾸는 대신에 원래 신호의 반전된 신호를 제어 단자(CK)에 인가하는 방식으로 하강 에지 트리거형 D-플립 플롭을 구현할 수 있다.
이러한 토글링 동작을 수행하는 플립 플롭들을 이용하여 전술한 바와 같이, 90도의 위상차를 갖는 제1 복조 클록 신호(CKX) 및 제2 복조 클록 신호(CKY)를 발생할 수 있다.
도 19는 본 발명의 실시예들에 따른 록인 증폭기를 포함하는 집적 회로를 나타내는 블록도이다.
도 19를 참조하면, 집적 회로(50)는 록인 증폭기(LIA)(10), 아날로그-디지털 컨버터(ADC)(60) 및 제어부(CTRL)(70)를 포함할 수 있다.
도 19의 집적 회로(50)는 하나의 반도체 다이(semiconductor die)를 이용하여 동시에 형성되는 반도체 집적 회로일 있다. 집적 회로(50)는 하나의 칩으로 패키징될 수 있다.
록인 증폭기(10)는 입력 신호(SI)를 수신하고 출력 신호(SO)를 발생한다. 출력 신호(SO)는 동작 모드에 따른 전압 레벨을 갖는 전압 신호일 수 있다. 도 1 내지 도 18을 참조하여 설명한 바와 같이 록인 증폭기(10)는 클록 신호 발생부 및 검출부를 포함한다. 상기 클록 신호 발생부는 90도의 위상차를 갖고 동일한 복조 주파수를 갖는 제1 복조 클록 신호 및 제2 복조 클록 신호를 발생한다. 상기 검출부는 입력 신호(SI), 상기 제1 복조 클록 신호 및 상기 제2 복조 클록 신호에 기초하여, 제1 동작 모드에서 내부 회로의 오프셋에 상응하는 오프셋 전압을 제공하고 제2 동작 모드에서 상기 입력 신호의 복조 주파수 성분의 크기에 상응하는 제1 출력 전압 및 제2 출력 전압을 제공한다.
아날로그-디지털 컨버터(60)는 상기 오프셋 전압, 상기 제1 출력 전압 및 상기 제2 출력 전압을 각각 디지털 값들로 변환한다. 아날로그-디지털 컨버터(60)는 제어부(70)의 제어에 따라서 록인 증폭기(10)의 출력을 적절한 시점에서 샘플링할 수 있다. 도 9 및 도 12의 타이밍도들에 도시된 바와 같이, 저역 통과 필터의 시정수에 따라서 제1 출력 전압(VOX) 및 제2 출력 전압(VOY)이 실질적인 직류 전압으로 안정화되기 위해서는 일정한 시간이 필요할 수 있다. 제어부(70)는 이러한 안정화 시간을 고려하여 아날로그-디지털 컨버터(60)가 록인 증폭기(10)의 출력을 샘플링하는 타이밍을 결정할 수 있다. 안정화 이후 일정구간의 시간 동안 아날로그-디지털 컨버터(60)가 N번 샘플링하고 그 출력을 모두 더한 후 N으로 나누어 평균을 구하는 평균 필터링을 할 수 있다.
제어부(70)는 록인 증폭기(10) 및 아날로그-디지털 컨버터(60)를 제어하고 상기 디지털 값들에 기초하여 입력 신호(SI)의 상기 복조 주파수 성분의 크기를 계산한다. 이를 위하여, 제어부(70)는 마이크로 프로세서, 내장 메모리 등을 포함할 수 있다. 예를 들어, 전술한 모드 신호(MD), 클록 선택 신호(SEL) 등은 제어부(70)로부터 제공될 수 있다. 일 실시예에서, 록인 증폭기(10)는 도 6 및 도 9를 참조하여 전술한 바와 같이 싱글 신호 채널의 구조를 가질 수 있고, 이 경우 제어부(70)는 수학식 5에 의해 입력 신호(SI)의 복조 주파수 성분의 크기(Vo)를 계산할 수 있다. 다른 실시예에서, 록인 증폭기(10)는 도 11 및 도 12를 참조하여 전술한 바와 같이 더블 신호 채널의 구조를 가질 수 있고, 이 경우 제어부(70)는 수학식 10에 의해 입력 신호(SI)의 복조 주파수 성분의 크기(Vo)를 계산할 수 있다.
이와 같이, 본 발명의 실시예들에 따른 록인 증폭기 및 이를 포함하는 집적 회로는, 입력 신호의 위상에 관계없이 90도의 위상차를 갖고 동일한 복조 주파수를 갖는 2개의 복조 클록 신호들을 이용하여 직교하는 두 개의 성분들(In-Phase 성분과 Quadrature 성분)을 검출하고 이를 이용하여 입력 신호의 복조 주파수 성분의 크기를 계산함으로써 종래의 위상 록인을 위한 위상 조정 회로 및 피드백 회로를 제거하고 단순화된 구성 및 감소된 크기로 구현될 수 있다. 또한 본 발명의 실시예들에 따른 록인 증폭기 및 이를 포함하는 집적 회로는, 록인 증폭기의 내부 회로의 오프셋을 나타내는 오프셋 전압을 추출하여 입력 신호의 복조 주파수 성분의 크기를 정확하게 제공할 수 있다.
도 20은 본 발명의 실시예들에 따른 신호 측정 방법을 나타내는 순서도이다.
도 1, 2, 19 및 20을 참조하면, 집적 회로(50)는 포함된 록인 증폭기(10)를 이용하여 오프셋 전압(VOS)을 측정한다(단계 S100). 전술한 바와 같이, 오프셋 전압(VOS)은 록인 증폭기(10)로 인가되는 입력 신호(SI)가 차단된 상태에서 출력되는 출력 신호(SO)의 전압 레벨에 상응할 수 있다. 또한 집적 회로(50)는 록인 증폭기(10)를 이용하여 제1 출력 전압(VOX) 및 제2 출력 전압(VOY)을 측정한다(단계 S200, S300). 전술한 바와 같이, 제1 출력 전압(VOX)은 제1 복조 클록 신호(CKX)와 입력 신호(SI)를 믹싱 또는 승산하는 경우의 출력 신호(SO)의 전압 레벨에 상응하고, 제2 출력 전압(VOY)은 제1 복조 클록 신호(CKX)와 90도의 위상차를 갖는 제2 복조 클록 신호(CKY)와 입력 신호(SI)를 믹싱 또는 승산하는 경우의 출력 신호(SO)의 전압 레벨에 상응할 수 있다.
아날로그-디지털 컨버터(60)는 이와 같이 측정된 아날로그 직류 전압들은 디지털 값들로 각각 변환한다. 집적 회로(50)의 제어부(70)는 상기 디지털 값들에 기초하여 입력 신호(SI)의 복조 주파수 성분의 크기(Vo)를 계산한다(단계 S400). 복조 주파수 성분의 크기(Vo)의 계산은 수학식 1 내지 10을 참조하여 설명한 바와 같다.
도 20에는 오프셋 전압(VOS), 제1 출력 전압(VOX) 및 제2 출력 전압(VOY)이 순차적으로 측정되는 것으로 도시되어 있으나, 상기 전압들의 측정 순서는 다양하게 변경될 수 있다. 실시예에 따라서, 더블 신호 채널의 구조를 채택하는 경우에는 제1 출력 전압(VOX) 및 제2 출력 전압(VOY)이 동시에 측정될 수도 있다.
도 21은 본 발명의 일 실시예들에 따른 록인 증폭기를 포함하는 휴대용 측정 장치를 나타내는 블록도이다.
도 21을 참조하면, 휴대용 측정 장치(900)는 변조기(MOD)(910), 센서(SEN)(920) 및 집적 회로 칩(50)을 포함할 수 있다. 도 21에는 피검사체(OBJ)(90)가 편의상 함께 도시되어 있다.
변조기(910)는 변조 클록 신호에 기초하여 변조 신호(SM1)를 발생한다. 센서(920)는 변조 신호(SM1)와 피검사체(90)의 상호 반응에 의해 발생된 신호(SM2)를 센싱하여 입력 신호(SI)를 발생한다. 일 실시예에서, 변조기(910)는 레이저 다이오드로 구현될 수 있고 센서(920)는 포토다이오드로 구현될 수 있다. 이 경우, 센서(920)로 입력되는 신호(SM2)는 피검사체(90)에 의한 변조 신호(SM1)의 투과파, 반사파, 굴절파, 산란파 등을 포함할 수 있다.
센서(920)는 입력 신호(SI)로서 전압 신호 또는 전류 신호를 제공할 수 있다. 입력 신호(SI)가 전류 신호인 경우에는 집적 회로 칩(50)은 입력 신호(SI)를 전압 신호로 변환하여 록인 증폭기(10)에 제공하기 위한 전류-전압 컨버터를 포함할 수 있다.
집적 회로 칩(50)은 도 19를 참조하여 설명한 바와 같이 록인 증폭기(LIA)(10), 아날로그-디지털 컨버터(ADC)(60) 및 제어부(CTRL)(70)를 포함할 수 있다. 도 1 내지 도 18을 참조하여 설명한 바와 같이 록인 증폭기(10)는 클록 신호 발생부 및 검출부를 포함한다. 상기 클록 신호 발생부는 90도의 위상차를 갖고 동일한 복조 주파수를 갖는 제1 복조 클록 신호 및 제2 복조 클록 신호를 발생한다. 상기 검출부는 입력 신호, 상기 제1 복조 클록 신호 및 상기 제2 복조 클록 신호에 기초하여, 제1 동작 모드에서 내부 회로의 오프셋에 상응하는 오프셋 전압을 제공하고 제2 동작 모드에서 상기 입력 신호의 복조 주파수 성분의 크기에 상응하는 제1 출력 전압 및 제2 출력 전압을 제공한다. 아날로그-디지털 컨버터(60)는 상기 오프셋 전압, 상기 제1 출력 전압 및 상기 제2 출력 전압을 각각 디지털 값들로 변환한다. 제어부(70)는 록인 증폭기(10) 및 아날로그-디지털 컨버터(60)를 제어하고 상기 디지털 값들에 기초하여 입력 신호(SI)의 상기 복조 주파수 성분의 크기를 계산한다.
휴대용 측정 장치(900)는 작은 사이즈 및 낮은 전력 소모가 요구되는 임의의 측정 장치 일 수 있다. 예를 들어, 휴대요 측정 장치(900)는 혈당계, 혈압계, 전자코와 같은 다양한 신호 측정 장치일 수 있다.
이와 같이, 본 발명의 실시예들에 따른 록인 증폭기, 이를 포함하는 집적 회로 및 휴대용 측정 장치는, 입력 신호의 위상에 관계없이 90도의 위상차를 갖는 2개의 복조 클록 신호들을 이용하여 직교하는 두 개의 성분들(In-Phase 성분과 Quadrature 성분)을 검출하고 이를 이용하여 입력 신호의 복조 주파수 성분의 크기를 계산함으로써 종래의 위상 록인을 위한 위상 조정 회로 및 피드백 회로를 제거하고 단순화된 구성 및 감소된 크기로 구현될 수 있다. 또한 본 발명의 실시예들에 따른 록인 증폭기, 이를 포함하는 집적 회로 및 휴대용 측정 장치는, 록인 증폭기의 내부 회로의 오프셋을 나타내는 오프셋 전압을 추출하여 입력 신호의 복조 주파수 성분의 크기를 정확하게 제공할 수 있다.
도 22는 본 발명의 일 실시예에 따른 측정 장치를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 22를 참조하면, 컴퓨팅 시스템(1000)은 프로세서(1010), 메모리 장치(1020), 저장 장치(1030), 입출력 장치(1040), 파워 서플라이(1050) 및 신호 측정 장치(MSRM)(900)를 포함할 수 있다. 한편, 도 22에는 도시되지 않았지만, 컴퓨팅 시스템(1000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.
프로세서(1010)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(1010)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(1010)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus)를 통하여 메모리 장치(1020), 저장 장치(1030), 촬영 장치(900) 및 입출력 장치(1040)와 통신을 수행할 수 있다. 실시예에 따라, 프로세서(1010)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다. 메모리 장치(1020)는 컴퓨팅 시스템(1000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(1020)는 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다. 저장 장치(1030)는 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브(hard disk drive), 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치(1040)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 파워 서플라이(1050)는 전자 기기(1000)의 동작에 필요한 동작 전압을 공급할 수 있다.
신호 측정 장치(900)는 도 1 내지 18을 참조하여 설명한 바와 같은 본 발명의 실시예들에 따른 록인 증폭기를 포함할 수 있다. 상기 록인 증폭기 및 이를 포함하는 신호 측정 장치(900)는, 입력 신호의 위상에 관계없이 90도의 위상차를 갖는 2개의 복조 클록 신호들을 이용하여 직교하는 두 개의 성분들(In-Phase 성분과 Quadrature 성분)을 검출하고 이를 이용하여 입력 신호의 복조 주파수 성분의 크기를 계산함으로써 종래의 위상 록인을 위한 위상 조정 회로 및 피드백 회로를 제거하고 단순화된 구성 및 감소된 크기로 구현될 수 있다. 또한 상기 록인 증폭기 및 이를 포함하는 신호 측정 장치(900)는, 록인 증폭기의 내부 회로의 오프셋을 나타내는 오프셋 전압을 추출하여 입력 신호의 복조 주파수 성분의 크기를 정확하게 제공할 수 있다.
컴퓨팅 시스템(1000)은 다양한 형태들의 패키지로 구현될 수 있다. 예를 들어, 컴퓨팅 시스템(1000)의 적어도 일부의 구성들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 컴퓨팅 시스템(1000)은 본 발명의 실시예들에 따른 록인 증폭기를 포함하는 모든 컴퓨팅 시스템으로 해석되어야 할 것이다. 예를 들어, 컴퓨팅 시스템(1000)은 디지털 카메라, 이동 전화기, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 스마트폰 등을 포함할 수 있다.
도 23은 도 22의 컴퓨팅 시스템에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.
도 23을 참조하면, 컴퓨팅 시스템(1100)은 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치로 구현될 수 있고, 어플리케이션 프로세서(1110), 이미지 센서(1140) 및 디스플레이(1150) 등을 포함할 수 있다. 어플리케이션 프로세서(1110)의 CSI 호스트(1112)는 카메라 시리얼 인터페이스(Camera Serial Interface; CSI)를 통하여 이미지 센서(1140)의 CSI 장치(1141)와 시리얼 통신을 수행할 수 있다. 일 실시예에서, CSI 호스트(1112)는 디시리얼라이저(DES)를 포함할 수 있고, CSI 장치(1141)는 시리얼라이저(SER)를 포함할 수 있다. 어플리케이션 프로세서(1110)의 DSI 호스트(1111)는 디스플레이 시리얼 인터페이스(Display Serial Interface; DSI)를 통하여 디스플레이(1150)의 DSI 장치(1151)와 시리얼 통신을 수행할 수 있다.
일 실시예에서, DSI 호스트(1111)는 시리얼라이저(SER)를 포함할 수 있고, DSI 장치(1151)는 디시리얼라이저(DES)를 포함할 수 있다. 나아가, 컴퓨팅 시스템(1100)은 어플리케이션 프로세서(1110)와 통신을 수행할 수 있는 알에프(Radio Frequency; RF) 칩(1160)을 더 포함할 수 있다. 컴퓨팅 시스템(1100)의 PHY(1113)와 RF 칩(1160)의 PHY(1161)는 MIPI(Mobile Industry Processor Interface) DigRF에 따라 데이터 송수신을 수행할 수 있다. 또한, 어플리케이션 프로세서(1110)는 PHY(1161)의 MIPI DigRF에 따른 데이터 송수신을 제어하는 DigRF MASTER(1114)를 더 포함할 수 있다.
한편, 컴퓨팅 시스템(1100)은 지피에스(Global Positioning System; GPS)(1120), 스토리지(1170), 마이크(1180), 디램(Dynamic Random Access Memory; DRAM)(1185) 및 스피커(1190)를 포함할 수 있다. 또한 컴퓨팅 시스템(1100)은 본 발명의 실시예들에 따른 록인 증폭기를 포함하는 신호 측정 장치(MSRM)(900)를 포함할 수 있다. 또한, 컴퓨팅 시스템(1100)은 초광대역(Ultra WideBand; UWB)(1210), 무선 랜(Wireless Local Area Network; WLAN)(1220) 및 와이맥스(Worldwide Interoperability for Microwave Access; WIMAX)(1230) 등을 이용하여 통신을 수행할 수 있다. 다만, 컴퓨팅 시스템(1100)의 구조 및 인터페이스는 하나의 예시로서 이에 한정되는 것이 아니다.
이상 설명한 바와 같이, 본 발명의 실시예들에 따른 록인 증폭기, 이를 포함하는 집적 회로 및 휴대용 측정 장치는, 입력 신호의 위상에 관계없이 90도의 위상차를 갖는 2개의 복조 클록 신호들을 이용하여 직교하는 두 개의 성분들(In-Phase 성분과 Quadrature 성분)을 검출하고 이를 이용하여 입력 신호의 복조 주파수 성분의 크기를 계산함으로써 종래의 위상 록인을 위한 위상 조정 회로 및 피드백 회로를 제거하고 단순화된 구성 및 감소된 크기로 구현될 수 있다. 또한 본 발명의 실시예들에 따른 록인 증폭기는 복수의 플립 플롭들을 이용하여 90도의 위상차를 갖는 복조 클록 신호들을 제공함으로써 더욱 감소된 크기 및 전력 소모를 가질 수 있고, 휴대용 장치에 효율적으로 이용될 수 있다.
또한, 본 발명의 실시예들에 따른 록인 증폭기, 이를 포함하는 집적 회로 및 휴대용 측정 장치는, 록인 증폭기의 내부 회로의 오프셋을 나타내는 오프셋 전압을 추출하여 입력 신호의 복조 주파수 성분의 크기를 정확하게 제공할 수 있다.
또한, 본 발명의 실시예들에 따른 록인 증폭기, 이를 포함하는 집적 회로 및 휴대용 측정 장치는, 하나의 믹서를 포함하는 단일 신호 채널을 이용하여 동작 모드 별로 제1 출력 전압 및 제2 출력 전압을 순차적으로 발생함으로써, 종래의 채널들 간의 미스매치를 방지하고 입력 신호의 복조 주파수 성분의 크기를 정확하게 제공할 수 있다.
본 발명의 실시예들은 작은 사이즈 및 낮은 전력 소모가 요구되는 신호 측정 장치 및 이를 포함하는 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들은 혈당계, 혈압계, 전자코(electronic nose) 등과 같은 신호 측정 장치 및 이를 포함하는 핸드폰(cellular phone), 스마트폰(smart phone), 웨어러블(wearable) 기기 등과 같은 휴대용 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
10: 록인 증폭기
20: 검출부
30: 클록 신호 발생부
100: 입력부
200: 증폭부
300: 믹서부
400: 필터부

Claims (20)

  1. 90도의 위상차를 갖고 동일한 복조 주파수를 갖는 제1 복조 클록 신호 및 제2 복조 클록 신호를 발생하는 클록 신호 발생부; 및
    입력 신호, 상기 제1 복조 클록 신호 및 상기 제2 복조 클록 신호에 기초하여, 제1 동작 모드에서 내부 회로의 오프셋에 상응하는 오프셋 전압을 제공하고 제2 동작 모드에서 상기 입력 신호의 복조 주파수 성분의 크기에 상응하는 제1 출력 전압 및 제2 출력 전압을 제공하는 검출부를 포함하는 록인 증폭기(lock-in amplifier).
  2. 제1 항에 있어서,
    상기 검출부는, 하나의 믹서를 이용하여 동작 모드 별로 상기 오프셋 전압, 상기 제1 출력 전압 및 상기 제2 출력 전압을 순차적으로 발생하는 것을 특징으로 하는 록인 증폭기.
  3. 제2 항에 있어서,
    상기 입력 신호의 상기 복조 주파수 성분의 크기는 하기의 수학식에 의해 결정되는 것을 특징으로 하는 록인 증폭기.
    Vo=[(VOX-VOS)2+(VOY-VOS)2]1/2
    여기서 Vo은 상기 복조 주파수 성분의 크기에 상응하는 록인 증폭기의 출력, VOX는 상기 제1 출력 전압, VOY는 상기 제2 출력 전압, VOS는 상기 오프셋 전압.
  4. 제1 항에 있어서,
    상기 검출부는, 제1 믹서를 이용하여 동작 모드 별로 제1 오프셋 전압 및 상기 제1 출력 전압을 순차적으로 발생하고 제2 믹서를 이용하여 제2 오프셋 전압 및 상기 제2 출력 전압을 순차적으로 발생하는 것을 특징으로 하는 록인 증폭기.
  5. 제3 항에 있어서,
    상기 입력 신호의 상기 복조 주파수 성분의 크기는 하기의 수학식에 의해 결정되는 것을 특징으로 하는 록인 증폭기.
    Vo=[(VOX-VOSX)2+(VOY-VOSY)2]1/2
    여기서 Vo은 상기 복조 주파수 성분의 크기에 상응하는 록인 증폭기의 출력, VOX는 상기 제1 출력 전압, VOY는 상기 제2 출력 전압, VOSX는 상기 제1 오프셋 전압, VOSY는 상기 제2 오프셋 전압.
  6. 제1 항에 있어서, 상기 검출부는,
    상기 제2 동작 모드에서 상기 입력 신호를 증폭하여 증폭 신호를 출력하는 증폭부;
    상기 제2 동작 모드에서 상기 증폭 신호를 상기 제1 복조 클록 신호와 승산하여 제1 정류 신호를 발생하고 상기 증폭 신호를 상기 제2 복조 클록 신호와 승산하여 제2 정류 신호를 발생하는 믹서부; 및
    상기 제2 동작 모드에서 상기 제1 정류 신호를 필터링하여 상기 제1 출력 전압을 발생하고 상기 제2 정류 신호를 필터링하여 상기 제2 출력 전압을 발생하는 필터부를 포함하는 록인 증폭기.
  7. 제6 항에 있어서, 상기 믹서부는,
    상기 증폭 신호를 수신하는 제1 입력 단자, 상기 제2 동작 모드에서 상기 제1 복조 클록 신호와 상기 제2 복조 클록 신호를 순차적으로 수신하는 제2 입력 단자 및 상기 제2 동작 모드에서 상기 제1 정류 신호와 상기 제2 정류 신호를 순차적으로 출력하는 출력 단자를 갖는 믹서를 포함하는 것을 특징으로 하는 록인 증폭기.
  8. 제7 항에 있어서, 상기 필터부는,
    상기 믹서의 상기 출력 단자에 연결되어 상기 제2 동작 모드에서 상기 제1 출력 전압과 상기 제2 출력 전압을 순차적으로 발생하는 저역 통과 필터를 포함하는 것을 특징으로 하는 록인 증폭기.
  9. 제7 항에 있어서,
    상기 제1 복조 클록 신호 및 상기 제2 복조 클록 신호 중 하나를 선택하여 상기 믹서의 상기 제2 입력 단자에 제공하는 클록 선택부를 더 포함하는 것을 특징으로 하는 록인 증폭기.
  10. 제6 항에 있어서, 상기 믹서부는,
    상기 증폭 신호를 수신하는 제1 입력 단자, 상기 제1 복조 클록 신호를 수신하는 제2 입력 단자 및 상기 제1 정류 신호를 출력하는 제1 출력 단자를 갖는 제1 믹서; 및
    상기 증폭 신호를 수신하는 제3 입력 단자, 상기 제2 복조 클록 신호를 수신하는 제4 입력 단자 및 상기 제2 정류 신호를 출력하는 제2 출력 단자를 갖는 제2 믹서를 포함하는 것을 특징으로 하는 록인 증폭기.
  11. 제10 항에 있어서, 상기 필터부는,
    상기 제1 믹서의 상기 제1 출력 단자에 연결되어 상기 제1 동작 모드에서 제1 오프셋 전압을 발생하고 상기 제2 동작 모드에서 상기 제1 출력 전압을 발생하는 제1 저역 통과 필터; 및
    상기 제2 믹서의 상기 제2 출력 단자에 연결되어 상기 제1 동작 모드에서 제2 오프셋 전압을 발생하고 상기 제2 동작 모드에서 상기 제2 출력 전압을 발생하는 제2 저역 통과 필터를 포함하는 것을 특징으로 하는 록인 증폭기.
  12. 제6 항에 있어서, 상기 검출부는,
    모드 신호에 응답하여 상기 제1 동작 모드에서 상기 증폭부에 인가되는 상기 입력 신호를 차단하는 입력부를 더 포함하는 것을 특징으로 하는 록인 증폭기.
  13. 제12 항에 있어서,
    상기 모드 신호가 활성화되어 상기 증폭부에 인가되는 상기 입력 신호가 상기 입력부에 의해 차단하는 동안에 상기 필터부는 상기 오프셋 전압을 발생하는 것을 특징으로 하는 록인 증폭기.
  14. 제1 항에 있어서, 상기 클록 신호 발생부는,
    상기 복조 주파수의 정수배의 주파수를 갖는 기준 클록 신호에 기초하여 상기 제1 복조 클록 신호 및 상기 제2 복조 클록 신호를 발생하는 복수의 플립 플롭들을 포함하는 것을 특징으로 하는 록인 증폭기.
  15. 제1 항에 있어서, 상기 클록 신호 발생부는,
    클록 단자로 기준 클록 신호를 수신하고, 데이터 단자가 반전 출력 단자에 연결되고, 비반전 출력 단자로 제1 클록 신호를 발생하고, 상기 반전 출력 단자로 제2 클록 신호를 발생하는 제1 플립 플롭;
    클록 단자로 상기 제1 클록 신호를 수신하고, 데이터 단자가 반전 출력 단자에 연결되고, 비반전 출력 단자로 상기 제1 복조 클록 신호를 발생하는 제2 플립 플롭; 및
    클록 단자로 상기 제2 클록 신호를 수신하고, 데이터 단자가 반전 출력 단자에 연결되고, 비반전 출력 단자로 상기 제2 복조 클록 신호를 발생하는 제3 플립 플롭을 포함하고,
    상기 기준 클록 신호의 주파수는 상기 복조 주파수의 네 배인 것을 특징으로 하는 록인 증폭기.
  16. 제1 항에 있어서, 상기 클록 신호 발생부는,
    클록 단자로 기준 클록 신호를 수신하고, 데이터 단자가 반전 출력 단자에 연결되고, 비반전 출력 단자로 상기 제1 복조 클록 신호를 발생하는 제1 플립 플롭; 및
    클록 단자로 상기 기준 클록 신호의 반전 신호를 수신하고, 데이터 단자가 반전 출력 단자에 연결되고, 비반전 출력 단자로 상기 제2 복조 클록 신호를 발생하는 제2 플립 플롭을 포함하고,
    상기 기준 클록 신호의 주파수는 상기 복조 주파수의 두 배인 것을 특징으로 하는 록인 증폭기.
  17. 90도의 위상차를 갖고 동일한 복조 주파수를 갖는 제1 복조 클록 신호 및 제2 복조 클록 신호를 발생하는 클록 신호 발생부;
    입력 신호, 상기 제1 복조 클록 신호 및 상기 제2 복조 클록 신호에 기초하여, 제1 동작 모드에서 내부 회로의 오프셋에 상응하는 오프셋 전압을 제공하고 제2 동작 모드에서 상기 입력 신호의 복조 주파수 성분의 크기에 상응하는 제1 출력 전압 및 제2 출력 전압을 제공하는 검출부;
    상기 오프셋 전압, 상기 제2 출력 전압 및 상기 제2 출력 전압을 각각 디지털 값들로 변환하는 아날로그-디지털 컨버터; 및
    상기 클록 신호 발생부, 상기 검출부 및 상기 아날로그-디지털 컨버터를 제어하고 상기 디지털 값들에 기초하여 상기 입력 신호의 상기 복조 주파수 성분의 크기를 계산하는 제어부를 포함하는 집적 회로.
  18. 변조 클록 신호에 기초하여 변조 신호를 발생하는 변조기;
    상기 변조 신호와 피검사체의 상호 반응에 의해 발생된 신호를 센싱하여 입력 신호를 발생하는 센서;
    90도의 위상차를 갖고 동일한 복조 주파수를 갖는 제1 복조 클록 신호 및 제2 복조 클록 신호를 발생하는 클록 신호 발생부;
    입력 신호, 상기 제1 복조 클록 신호 및 상기 제2 복조 클록 신호에 기초하여, 제1 동작 모드에서 내부 회로의 오프셋에 상응하는 오프셋 전압을 제공하고 제2 동작 모드에서 상기 입력 신호의 복조 주파수 성분의 크기에 상응하는 제1 출력 전압 및 제2 출력 전압을 제공하는 검출부;
    상기 오프셋 전압, 상기 제1 출력 전압 및 상기 제2 출력 전압을 각각 디지털 값들로 변환하는 아날로그-디지털 컨버터; 및
    상기 클록 신호 발생부, 상기 검출부 및 상기 아날로그-디지털 컨버터를 제어하고 상기 디지털 값들에 기초하여 상기 입력 신호의 상기 복조 주파수 성분의 크기를 계산하는 제어부를 포함하는 휴대용 측정 장치.
  19. 제22 항에 있어서, 상기 클록 신호 발생부는,
    상기 복조 주파수의 정수배의 주파수를 갖는 기준 클록 신호에 기초하여 상기 제1 복조 클록 신호 및 상기 제2 복조 클록 신호를 발생하는 복수의 플립 플롭들을 포함하는 것을 특징으로 하는 휴대용 측정 장치.
  20. 제23 항에 있어서,
    상기 제1 복조 클록 신호 및 상기 제2 복조 클록 신호 중 적어도 하나는 상기 변조기에 상기 변조 클록 신호로서 제공되는 것을 특징으로 하는 휴대용 측정 장치.
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