KR20170058831A - 스핀 궤도 쓰기를 갖는 스핀 전달 토크 자기저항 랜덤 액세스 메모리를 위한 크로스 포인트 구조 - Google Patents

스핀 궤도 쓰기를 갖는 스핀 전달 토크 자기저항 랜덤 액세스 메모리를 위한 크로스 포인트 구조 Download PDF

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Abstract

자기 메모리 셀 및 이의 상태 읽기 및 쓰기 방법이 제공된다. 자기 메모리 셀은 제1 스핀 궤도 상호작용 활성막(spin-orbit interaction active layer), 상기 제1 스핀 궤도 상호작용 활성막 상에, 전환 가능한(changeable) 자화(magnetization)를 갖는 제1 자기 자유막(magnetic free layer), 상기 제1 자기 자유막 상의 제1 비자성 스페이서막(nonmagnetic spacer layer), 상기 제1 비자성 스페이서막 상에, 고정된 자화(fixed magnetization)를 갖는 기준막, 상기 기준막 상의 제2 비자성 스페이서막, 상기 제2 비자성 스페이서막 상에, 전환가능한 자화를 갖는 제2 자기 자유막 및 상기 제2 자기 자유막 상의 제2 스핀 궤도 상호작용 활성막을 포함한다.

Description

스핀 궤도 쓰기를 갖는 스핀 전달 토크 자기저항 랜덤 액세스 메모리를 위한 크로스 포인트 구조 {CROSS-POINT ARCHITECTURE FOR SPIN-TRANSFER TORQUE MAGNETORESISTIVE RANDOM ACCESS MEMORY WITH SPIN ORBIT WRITING}
본 발명은 스핀 전달 토크 자기저항(magnetoresistive) 랜덤 액세스 메모리 장치에 관한 것이다.
자기 메모리, 구체적으로 자기 랜덤 액세스 메모리(Magnetic Random Access Memory; MRAM)은, 높은 읽기/쓰기 속도, 탁월한 내구성, 비휘발성(지속성) 및 저소비전력으로 인해 높은 관심을 이끌어 왔다. MRAM은 자기 물질을 정보 저장 매체로 사용함으로써 정보를 저장할 수 있다. MRAM의 한 종류로 스핀 전달 토크 랜덤 액세스 메모리(Spin Transfer Torque Random Access Memory)가 있다. STT-RAM은 적어도 부분적으로 자기 접합을 통해 구동되는 전류에 의하여 기록되는 자기 접합을 이용한다. 자기 정션을 통해 스핀 편극 전류(spin polarized current)는 자기 접합의 자기 모멘트 상에 스핀 토크를 가한다. 결과적으로, 스핀 토크에 반응하는 자기 모멘트를 갖는 레이어는 원하는 상태로 전환될 수 있다. STT-RAM은 SRAM의 빠른 읽기 및 쓰기 속도와, DRAM의 용량 및 가격 상의 이점 및 플래시 메모리의 비휘발성(예를 들어 대기 전력을 요구하지 않는 데이터 지속성)의 이점을 가지고 있다. 후술되는 바와 같이, STT-RAM은 데이터 기록을 위해 양방향(bi-directional) 전류를 이용한다. 이러한 쓰기 동작은 외부로부터 인가되는 자기장, 열 또는 다른 에너지원으로부터의 도움 없이 수행될 수 있다. 일반적으로, STT-RAM은 쓰기에 낮은 에너지가 요구된다.
도 1은 STT-RAM(50)에 이용될 수 있는 자기 터널링 접합(Magnetic Tunneling Junction, MTJ)을 도시한다. MTJ(10)는 하부 컨택(11) 상에 시드막(12)과 함께 배치될 수 있으며 반강자성(antiferromagnetic, AFM)막(14), 자기 모멘트(17)를 갖는 기준(또는 고정(pinned))막(16), 터널링 배리어막(18), 자유막(20) 및 캡핑막(22)을 포함할 수 있다. 도 1은 상부 컨택(24) 또한 도시한다. 상부 및 하부 컨택(24, 11)은 선택 디바이스(도 2의 62)와 결합될 수 있다.
STT-RAM(50)은 MTJ(10), 선택 디바이스(62)를 포함하는 자기 메모리 셀(60)을 포함할 수 있다. 선택 디바이스(62)는 일반적으로 NMOS 트랜지스터와 같은 트랜지스터를 포함하고, 드레인(66), 소오스(64) 및 게이트(68)을 포함한다. 워드 라인(72), 비트 라인(74) 및 소오스 라인(70) 또한 도시되었다. 워드 라인(72)은 비트 라인(74)의 수직으로 배치된다. 소오스 라인(70)은 일반적으로 STT-RAM(50)에 이용된 특정 구조에 따라 비트 라인(74)에 평행이거나 수직이다 비트 라인(74)은 MTJ(10)에 연결되고, 소오스 라인(70)은 선택 디바이스(62)의 소오스(64)에 연결된다. 워드 라인(72)은 게이트(68)에 연결된다.
STT-RAM(50)은 자기 메모리 셀(60)을 통해 양방향 전류를 구동함으로써 자기 메모리 셀(60)을 프로그래밍한다. 구체적으로, MTJ(10)는 MTJ(10)를 통해 흐르는 전류에 의해 고저항 또는 저저항 상태 사이에서 변화할 수 있다. 예를 들어, MTJ(10)는 스핀 전달 효과(spin transfer effect)를 이용하여 쓰여지는 자기 터널링 접합 또는 다른 자기 구조일 수 있다. 이는 예를 들어, MTJ(10)가 스핀 전달 효과를 이용한 스위칭을 위한 다른 특징들뿐만 아니라 충분히 작은 단면적을 갖는 것이 보장됨에 따라 얻어질 수 있다. 전류 밀도가 충분히 큰 경우에, MTJ(10)을 통해 흐르는 전류 캐리어(current carrier)가 MTJ(10)의 상태를 변화시키기 위하여 충분한 토크를 전달할 수 있다. Iw1과 같은 쓰기 전류가 한 방향으로 흐른다면, 저저항 상태에서 고저항 상태로 변화할 수 있다. Iw2와 같은 쓰기 전류가 반대 방향으로 MTJ(10)를 통해 흐른다면, 고저항 상태에서 저저항 상태로 변화할 수 있다.
쓰기 동작 동안에, 워드 라인(72)은 하이(high) 상태이고 선택 디바이스(62)를 턴 온(turn on)시킨다. 쓰기 전류는 쓰여질 자기 메모리 셀(60)의 상태에 따라 비트 라인(74)으로부터 소오스 라인(70)으로 또는 반대로 흐른다. 따라서 자유막(20)의 자기 모멘트는 변화할 수 있다. 읽기 동작 동안에, 칼럼 디코더(미도시)는 원하는 비트 라인(74)을 선택한다. 로우 디코더 또한 적절한 워드 라인(72)을 인에이블 시킨다. 따라서, 워드 라인(72)은 하이 상태이고, 선택 디바이스(62)를 인에이블 시킨다. 결과적으로, 읽기 전류는 비트 라인(74)로부터 소오스 라인(70)으로 흐른다. 읽혀지는 셀을 통해 흐르는 쓰기 전류(도 2의 IData)에 더하여, 기준 전류는 기준 저항을 통해 구동된다. 출력 신호는 센스 증폭기에 제공된다. 자기 메모리 셀(60)에 저장된 값은 읽혀지는 셀을 통해 흐르는 전류와 별도의 기준 저항을 통해 흐르는 기준 전류와의 비교를 통해 결정된다.
그러나, 도 1에 도시된 것과 같은 수직 MTJ의 스위칭을 위한 수직 스핀 궤도를 이용하는 것은, 개발 및 실증이 더욱 어려운 특별한 합금막을 요구할 수 있다.
상기 배경 기술에 기재된 정보는 본 발명의 배경 기술 이해의 향상만을 위한 것이며, 따라서 종래 기술을 구성하지 않는 정보를 포함할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 동작에 별도의 자기장을 필요로 하지 않는 스핀 궤도 전환(spin orbit-switched) 자기 터널링 접합 셀과, 쓰기 및 읽기를 위한 크로스 포인트 어레이(cross-point array)의 개별 셀을 선택하는 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 제1 스핀 궤도 상호작용 활성막(spin-orbit interaction active layer), 상기 제1 스핀 궤도 상호작용 활성막 상에, 전환 가능한(changeable) 자화(magnetization)를 갖는 제1 자기 자유막(magnetic free layer), 상기 제1 자기 자유막 상의 제1 비자성 스페이서막(nonmagnetic spacer layer), 상기 제1 비자성 스페이서막 상에, 고정된 자화(fixed magnetization)를 갖는 기준막, 상기 기준막 상의 제2 비자성 스페이서막, 상기 제2 비자성 스페이서막 상에, 전환가능한 자화를 갖는 제2 자기 자유막 및 상기 제2 자기 자유막 상의 제2 스핀 궤도 상호작용 활성막을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 자기 자유막은 상기 제1 자기 자유막의 평면에 수직인 자화 용이축(easy axis)의 자기 이방성(magnetic anisotropy)을 보일 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 스핀 궤도 상호작용 활성막은 상기 제1 스핀 궤도 상호작용 활성막의 평면에 평행인 제1 방향을 따라 전류를 전도시키고, 상기 제2 스핀 궤도 상호작용 활성막은 상기 제2 스핀 궤도 상호작용 활성막의 평면에 평행이고 상기 제1 방향과 교차하는 제2 방향을 따라 전류를 전도시킬 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 자기 자유막과 상기 제2 자기 자유막은 정자기적으로(magnetostatically) 서로 결합될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 스핀 궤도 상호작용 활성막과 상기 제2 스핀궤도 상호작용 활성막은 백금(Pt), 탄탈륨(Ta), 티타늄(Ti) 및 텅스텐(W) 중 선택된 적어도 하나의 물질을 포함하고, 상기 제1 자기 자유막과 상기 제2 자기 자유막은 철(Fe), 니켈(Ni), 백금, 팔라듐(Pd), 붕소(B), 탄탈륨, 텅스텐, 이리듐(Ir) 및 코발트(Co) 중 하나 이상의 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 비자성 스페이서막과 상기 제2 비자성 스페이서막은 결정질(crystalline) MgO 또는 MgAlO를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 기준막은 낮은 자기 포화(magnetic saturation; Ms)를 갖는 페리 자성(ferrimagnetic) 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 낮은 자기 포화를 갖는 페리 자성 물질은 MnGe, MnGa 및 MnAl 중 어느 하나일 수 있다.
본 발명의 몇몇 실시예에서, 상기 기준막은, 상기 기준막에 수직인 방향을 따르는 고정된 자화를 갖는 제1 강자성막, 상기 제1 강자성막의 상기 고정된 자화에 평행인 방향을 따르는 고정된 자화를 갖는 제2 강자성막, 상기 제1 강자성막과 상기 제2 강자성막 사이의 제3 강자성막으로, 상기 제3 강자성막은 상기 제1 및 제2 강자성막의 상기 고정된 자화들에 역평행(antiparallel)인 방향을 따르는 고정된 자화를 갖는 제3 강자성막, 상기 제1 및 제3 강자성막 사이의 제1 비자성막(nonmagnetic layer) 및 상기 제2 및 제3 강자성막 사이의 제2 비자성막을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 상기 제1 강자성막은 [Co/Pt]N/Co, [Co/Ir]N/Co, [Co/Rh]N/Co 또는 이들의 조합을 포함하고, 상기 제2 강자성막은 [Co/Pt]N/Co, [Co/Ir]N/Co, [Co/Rh]N/Co 또는 이들의 조합을 포함하고, 상기 제3 강자성막은 [Co/Pt]N/Co, [Co/Ir]N/Co, [Co/Rh]N/Co 또는 이들의 조합을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 강자성막은 Co/[Pt/Co]N를 포함하고, 상기 제2 강자성막은 [Co/Ir]2n/Co를 포함하고, 상기 제3 강자성막은 [Co/Pt]N/Co를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 비자성막은 루테늄(Ru), 이리듐, 로듐(Rh) 또는 이들의 합금을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 자기 메모리 셀은 복수의 자기 메모리 셀 중 하나이고, 상기 복수의 자기 메모리 셀은 크로스 포인트 어레이(cross point array)에 정렬되되, 상기 크로스 포인트 어레이는 제1 방향으로 연장된 복수의 제1 컨트롤 라인 및 상기 제1 방향과 교차하는 제2 방향으로 연장된 복수의 제2 컨트롤 라인으로, 상기 제2 컨트롤 라인은 복수의 교차 영역에서 상기 제1 컨트롤 라인과 교차하는 제2 컨트롤 라인을 포함하고, 상기 자기 메모리 셀은 상기 복수의 제1 컨트롤 라인과 상기 복수의 제2 컨트롤 라인의 상기 교차 영역들에 대응할 수 있다.
본 발명의 몇몇 실시예에서, 인접하는 상기 자기 메모리 셀들 사이의 상기 제1 컨트롤 라인 상에 도전 물질을 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 자기 메모리 셀의 상태 쓰기 방법은, 상기 제1 스핀궤도 상호작용 활성막 상의 제1 자기 자유막으로, 상기 제1 자기 자유막은 전환 가능한 자화를 갖는 제1 자기 자유막, 상기 제1 자기 자유막 상의 제1 비자성 스페이서막, 상기 제1 비자성 스페이서막 상에 고정된 자화를 갖는 기준막, 상기 기준막 상의 제2 비자성 스페이서막, 상기 제2 비자성 스페이서막 상에 전환 가능한 자화를 갖는 제2 자기 자유막 및 상기 제2 자기 자유막 상의 제2 스핀 궤도 상호작용 활성막을 포함하는 자기 메모리 셀의 상태 쓰기 방법에 있어서, 상기 제1 스핀 궤도 상호작용 활성막의 평면에 평행인 제1 방향을 따라 상기 제1 스핀 궤도 상호작용 활성막에 제1 전류를 인가하고, 동시에, 상기 제2 스핀 궤도 상호작용 활성막의 평면에 평행이고 상기 제1 방향과 교차하는 제2 방향을 따라 상기 제2 스핀 궤도 상호작용 활성막에 제2 전류를 인가하고, 상기 제2 전류를 계속 인가하면서 상기 제1 전류의 인가를 중단하고, 상기 제2 전류의 인가를 중단하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제2 전류의 인가를 중단하는 것은 상기 제1 전류의 인가를 중단한 후 1 내지 10ns 이후에 발생할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 자기 메모리 셀의 상태 읽기 방법은 메모리 셀의 제1 저항을 읽고, 상기 메모리 셀에 미리 정해진 상태(known state)를 쓰고, 상기 메모리 셀의 제2 저항을 읽고, 상기 제1 저항과 상기 제2 저항을 비교하고, 상기 제1 저항과 상기 제2 저항이 동일한 경우 상기 메모리 셀이 미리 정해진 상태를 저장한 것으로 결정하고, 상기 제1 저항과 상기 제2 저항이 동일하지 않은 경우 상기 메모리 셀에 상기 메모리 셀이 다른 상태(different state)를 저장하는 것으로 결정하고, 상기 메모리 셀에 상기 다른 상태를 쓸 수 있다.
본 발명의 몇몇 실시예에서, 상기 메모리 셀은, 전환 가능한 자화를 갖는 제1 자기 자유막, 전환 가능한 자화를 갖는 제2 자기 자유막 및 고정된 자화를 갖는 기준막으로, 상기 기준막은 상기 제1 자기 자유막과 상기 제2 자기 자유막 사이에 배치되는 기준막을 포함하되, 상기 미리 정해진 상태는 상기 제1 자기 자유막의 상기 전환 가능한 자화와, 상기 제2 자기 자유막의 상기 전환 가능한 자화가, 상기 기준막의 상기 고정된 자화와 모두 평행인 상태와 대응할 수 있다.
본 발명의 몇몇 실시예에서, 상기 자기 메모리 셀은, 전환 가능한 자화를 갖는 제1 자기 자유막, 전환 가능한 자화를 갖는 제2 자기 자유막 및 고정된 자화를 갖는 기준막으로, 상기 기준막은 상기 제1 자기 자유막과 상기 제2 자기 자유막 사이에 배치되는 기준막을 포함하되, 상기 미리 정해진 상태는 상기 제1 자기 자유막의 상기 전환 가능한 자화와, 상기 제2 자기 자유막의 상기 전환 가능한 자화가, 상기 기준막의 상기 고정된 자화와 모두 역평행(antiparallel)인 상태와 대응할 수 있다.
본 발명의 몇몇 실시예에서, 상기 미리 정해진 상태는 “0” 상태이고, 상기 다른 상태는 “1” 상태일 수 있다.
본 발명의 몇몇 실시예에서, 상기 자기 메모리 셀은, 제1 스핀 궤도 상호작용 활성막, 상기 제1 스핀궤도 상호작용 활성막 상의 제1 자기 자유막으로, 상기 제1 자기 자유막은 전환 가능한 자화를 갖는 제1 자기 자유막, 상기 제1 자기 자유막 상의 제1 비자성 스페이서막, 상기 제1 비자성 스페이서막 상에 고정된 자화를 갖는 기준막, 상기 기준막 상의 제2 비자성 스페이서막, 상기 제2 비자성 스페이서막 상에 전환 가능한 자화를 갖는 제2 자기 자유막 및 상기 제2 자기 자유막 상의 제2 스핀 궤도 상호작용 활성막을 포함하고, 상기 미리 정해진 상태를 쓰는 것은, 상기 제1 스핀 궤도 상호작용 활성막의 평면에 평행인 제1 방향을 따라 상기 제1 스핀 궤도 상호작용 활성막에 제1 전류를 인가하고, 동시에, 상기 제2 스핀 궤도 상호작용 활성막의 평면에 평행이고 상기 제1 방향과 교차하는 제2 방향을 따라 상기 제2 스핀 궤도 상호작용 활성막에 제2 전류를 인가하고, 상기 제2 전류를 계속 인가하면서 상기 제1 전류의 인가를 중단하고, 상기 제2 전류의 인가를 중단하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 자기 메모리 셀의 상기 상태를 읽기 위한 전체 시간은 5ns 내지 50ns 범위에 있을 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 STT-RAM에 이용될 수 있는 자기 터널링 접합을 도시한다.
도 2는 스핀 전달 토크 랜덤 액세스 메모리의 일부를 도시한다.
도 3a는 본 발명의 일 실시예에 따른 크로스 포인트 어레이의 사시도이다.
도 3b는 도 3a의 III-III를 따라 절단한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 자기 메모리 셀의 개략도이다.
도 5a는 본 발명의 일 실시예에 따른 자기 메모리 셀에 결합된 단 하나의 컨트롤 라인으로 전류를 인가하는 것의 개략도이다.
도 5b는 본 발명의 일 실시예에 따른 자기 메모리 셀의 컨트롤 라인들 모두에 대한 전류의 인가를 도시한 개략도이다.
도 5c는 본 발명의 일 실시예에 따른 정자기장 주위를 도는 자기 자유막의 자화의 전진을 도시한 개략도이다.
도 6a는 본 발명의 일 실시예에 따른 자기 메모리 셀을 쓰는 방법을 도시하는 순서도이다.
도 6b는 본 발명의 일 실시예에 따른 자기 메모리 셀의 비트 라인과 워드라인에 공급되는 전류 를 도시하는 파형도이다.
도 7a는 본 발명의 일 실시예에 따른 크로스 포인트 어레이의 사시도이다.
도 7b는 도 7a의 크로스 포인트 어레이의 단면도이다.
도 8a 및 8b는 본 발명의 일 실시예에 따른 스핀 궤도 상호작용을 이용하는 자기 메모리 셀의 일부를 도시한 도면이다.
도 9는 세 개의 강자성막을 포함하는 다중막인 이중 합성 반강자성 기준막을 더 포함하는 자기 메모리 셀의 개략도이다.
도 10은 본 발명의 일 실시예에 따른 자기 메모리 셀을 읽는 방법을 도시하는 순서도이다.
도 11은 본 발명의 일 실시예의 컨트롤 라인에 배치되어 라인 저항을 감소시키도록 낮은 저항을 갖는 도전 물질을 더 포함하는 크로스 포인트 어레이의 사시도이다.
도 12는 본 발명의 일 실시예에 따른 자기 메모리 셀와 같은의 제조 방법을 도시한 순서도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 발명의 실시예들은 자기 메모리와 자기 메모리의 제공 및 프로그래밍 방법을 설명한다. 자기 메모리와 함께, 본 발명의 실시예는 스핀 궤도 상호작용(spin-orbit interaction)을 통해 전환되는 자기 자유막을 포함하는 자기 메모리 셀(102)을 위한 방법 및 시스템을 설명한다. 자기 메모리는 크로스 포인트 어레이(Cross Point Arrays, CPA), 중간 회로, 글로벌 비트 라인 및 글로벌 회로를 포함한다. 중간 회로는 CPA 내의 읽기 및 쓰기 동작을 제어한다. 각각의 비트 라인은 CPA의 일부에 대응한다. 글로벌 회로는 읽기 및 쓰기 동작을 위한 비트 라인의 일부를 선택 및 구동한다.
본 발명의 실시예들은 특정한 구성 요소를 갖는 특정한 자기 접합 및 자기 메모리의 맥락 속에서 설명된다. 본 발명의 기술 분야에서 통상의 지식을 가진 자는 본 발명의 실시예들이 일관되어 본 발명의 실시예와 일관되지 않는 다른 및/또는 추가적인 구성 요소 및/또는 다른 특징들을 포함하는 자기 접합과 자기 메모리를 이용하는 것을 쉽게 이해할 것이다. 본 발명의 방법 및 시스템은 또한 스핀 궤도 상호작용, 스핀 전달 현상, 자기 이방성(magnetic anisotropy) 및 다른 물리적 현상에 대한 현재의 이해를 맥락으로 설명되었다. 결과적으로, 본 발명이 속한 분야에서 통상의 지식을 가진 자는 본 발명의 방법 및 시스템의 동작에 대한 이론적인 설명은 이러한 스핀 궤도 상호작용, 스핀 전달, 자기 이방성 및 다른 물리적 현상에 대한 현재 이해를 기초로 기술된다는 것을 쉽게 이해할 것이다. 그러나, 본 명세서에서 기재된 방법 및 시스템은 특정한 물리적 설명에 의존적이지 않다. 본 발명이 속한 분야에서 통상의 지식을 가진 자는 기판과 특정한 관계를 갖는 구조를 맥락으로 본 발명의 방법 및 시스템이 설명된다는 것을 쉽게 이해할 것이다. 그러나, 본 발명이 속한 분야에서 통상의 지식을 가진 자는 본 발명의 방법 및 시스템이 다른 구조들과도 일관된다는 것을 쉽게 이해할 것이다. 또한, 본 발명의 방법 및 시스템은 합성 및/또는 단일의 특정한 막들의 맥락 속에서 설명된다. 그러나, 본 발명이 속한 분야에서 통상의 지식을 가진 자는 막들이 다른 구조를 가질 수 있다는 것을 쉽게 이해할 것이다. 게다가, 본 발명의 방법 및 시스템은 특정한 층들을 포함하는 자기 접합, 스핀 궤도 상호작용 액티브층 및/또는 다른 구조를 맥락으로 설명된다. 그러나, 본 발명이 속한 분야에서 통상의 지식을 가진 자는 본 발명의 방법 및 시스템과 일관되지 않는 추가적인 및/또는 다른 층들을 포함하는 자기 접합, 스핀 궤도 상호작용 액티브층 및/또는 다른 구조가 이용될 수 있음을 쉽게 이해할 것이다. 또한, 특정한 구성 요소는 자성, 강자성(ferromagnetic) 또는 페리 자성(ferrimagnetic)으로 설명된다. 본 명세서에서 사용된 것과 같이, 자성(magnetic)은 강자성, 페리 자성 또는 기타 구조를 포함할 수 있다. 그러므로, 본 명세서에서 사용된 것과 같이, “자성”과 “강자성”은 강자성체(ferromagnet)과 페리 자성체(ferrimagnet)을 포함하나 이에 제한되지 않는다. 본 발명의 방법 및 시스템은 단일 자기 접합의 맥락 속에서 설명된다. 그런나, 본 발명이 속한 분야에서 통상의 지식을 가진 자는 본 발명의 방법 및 시스템이 복수의 자기 접합을 갖는 자기 메모리를 사용할 수 있음을 쉽게 이해할 것이다. 또한, 본 명세서에서 사용된 것과 같이, “평면 내(in-plane)”는 실질적으로 자기 접합의 하나 이상의 막들의 평면 내부에 있거나 평면과 평행한 것이다. 반대로, “수직(perpendicular)” 및 “평면에 수직(perpendicular-to-plane)”은 자기 접합의 하나 이상의 막에 실질적으로 수직인 방향에 해당한다.
도 3a는 본 발명의 일 실시예에 따른 크로스 포인트 어레이(CPA, 100)의 사시도이다. 도 3b는 도 3a의 III-III를 따라 절단한 단면도이다. 각각의 CPA는 제1 컨트롤 라인(예를 들어, 워드 라인)(110), 제1 컨트롤 라인(110)과 교차하는 제2 컨트롤 라인(예를 들어, 비트 라인)(120), 자기 메모리 셀(또는 MTJ 셀)(102)을 포함한다. 제1 컨트롤 라인(110)과 제2 컨트롤 라인(120)이 교차하는 영역은 자기 메모리 셀(102)에 대응하고, 이는 자기 메모리 장치(130)를 포함한다. CPA의 크기는 예를 들어, 8셀 X 8셀, 16셀 X 16셀 등일 수 있다. 측면 상에 큰 트랜지스터가 위치하고, 라인과 연결된 셀들을 가로질러 공유될 수 있다(예를 들어, 단일 컨트롤 라인에 연결된 8셀들 또는 16셀들).
도 4는 본 발명의 일 실시예에 따른 자기 메모리 셀(102)의 개략도이다. 도 4에 도시된 것과 같이, 자기 메모리 셀(102)은 적어도 두 개의 자기 자유막들(210, 220)과, 각각의 자기 자유막들(210, 220)과 인접한 스핀 궤도 상호작용 활성막(또는 SO 활성막)(112, 122)의 일부를 포함한다. 자기 자유막(210, 220)은 전환될 수 있는 자화(magnetization)(212, 222) 또는 전환될 수 있는 자기 모멘트를 갖고, 자기 자유막(210, 220)은 수직일 수 있다(예를 들어, 자기 자유막의 평면에 수직인 방향 또는 도 4에 도시된 Z축을 따르는 자화의 자화 용이축(easy axis)을 포함하는). 자기 자유막(210, 220)은 정자기적으로(magnetostatically) 서로 결합된다. 다른 실시예에서, 자기 자유막(210, 220)은 스핀 전달로 결합되지 않는다. 자기 자유막(210, 220)은 각각의 스핀 궤도 상호작용(spin-orbit interaction, SO) 활성막(112, 122)과 접촉할 수 있다(예를 들어, 자기 자유막(210)이 제1 스핀 궤도 상호작용 활성막(112)의 바로 위(directly on)에 있거나 접촉하고, 제2 스핀 궤도 상호작용 활성막(122)이 자기 자유막(220)의 바로 위에 있거나 접촉한다.). 스핀 궤도 상호작용 활성막(112, 122)은 백금(Pt), 탄탈륨(Ta), 티타늄(Ti) 또는 텅스텐(W)과 같은 스핀 홀 효과(Spin Hall Effect; SHE) 물질을 포함할 수 있으나 본 발명이 이에 제한되는 것은 아니다. 제1 및 제2 스핀 궤도 상호작용 활성막(112, 122)은 자기 메모리 셀(102)에 연결된 특정한 제1 컨트롤 라인(110)과 특정한 제2 컨트롤 라인(120)에 대응할 수 있으나(예를 들어, 제1 스핀 궤도 상호작용 활성막(112)은 워드 라인에 대응할 수 있고 제2 스핀 궤도 상호작용 활성막(122)은 비트 라인에 대응할 수 있다. 또는 제1 스핀 궤도 상호작용 활성막(112)이 비트 라인에 대응하고 제2 스핀 궤도 상호작용 활성막(122)이 워드 라인에 대응할 수도 있다.), 본 발명이 이에 제한되는 것은 아니고, 제1 및 제2 스핀 궤도 상호작용 활성막(112, 122)은 다른 읽기 및 쓰기 컨트롤 배치(arrangement)와 대응할 수도 있다.
스핀 궤도 상호작용 활성막들(112, 122)은 강한 스핀 궤도 상호작용을 가지는 막들로서 자기 자유막(210, 220)의 자기 모멘트를 전환시키기 위한 스핀 궤도장(spin-orbit field)을 생성하는 것에 이용될 수 있다. 더욱 구체적으로, 전류가 자기 메모리(102)와 연결된 스핀 궤도 상호작용 활성층들(112, 122)의 평면 내로(in-plane) 흐른다. 이는 자기 메모리 셀(102)과 연결된 제1 컨트롤 라인(110)과 제2 컨트롤 라인(120)을 통해 전류(예를 들어 도 4의 파선으로 도시된 JSO)를 구동함으로써 얻어질 수 있다. 제1 스핀 궤도 상호작용 활성막(112)을 흐르는 전류는 제1 자기 자유막(210)의 자화(212) 상의 스핀 궤도 토크(TSO)를 야기할 수 있는 스핀 궤도 상호작용을 가진다. 이와 유사하게, 제2 스핀 궤도 상호작용 활성막(122)을 통해 흐르는 전류는 제2 자기 자유막(220)의 자기 모멘트(222) 상의 스핀 궤도 토크를 야기할 수 있는 스핀 궤도 상호작용을 가진다.
구체적으로, 도 4에 도시된 것과 같이, 스핀 홀 효과로 인하여, 평면 내 전류 JSO가 제1 스핀 궤도 상호작용 활성막(112)을 따라 흐를 때(즉, X 축을 따라 흐를 때), 다른 스핀의 전자들이 Z축 상의 서로 다른 방향을 향한다. 자기 자유막으로 주입된 전자들의 스핀 방향은 전류 JSO의 방향에 의존한다. 예를 들어, 도 4에 도시된 것과 같이, 전류 JSO가 +X 방향으로 흐른다면, +Y 방향의 스핀을 갖는 전자들은 +Z 방향을 향하고 반대의 스핀(-Y 방향)을 갖는 전자들은 -Z 방향을 향한다. 한편으로, 만약 전류 JSO가 -X 방향으로 흐른다면, -Y 방향의 스핀을 갖는 전자들은 +Z 방향을 향하는 반면 반대의 스핀(+Y 방향)을 갖는 전자들은 -Z 방향을 향한다. 이렇게, 스핀 분극 전류(JS)가 스핀 궤도 상호작용 활성막(112)과 접촉하는 자기 자유막(210)으로 주입되고, 주입된 스핀 분극 전류의 스핀 방향은 전류 JSO의 방향에 의존한다.
주입된 스핀 분극 전류JS는 제1 자기 자유막(210)의 자화(212)에 토크를 인가하고, 이는 평면 내 전류 JSO와 같은 방향으로 자화(212)의 방향을 바꾸는 효과를 갖는다(예를 들어, +X 방향의 도 4의 점선 화살표(212a)). 아래 좀더 자세히 설명하겠지만, 전류가 자기 메모리 셀(102)에 대응하는 제1 및 제2 스핀 궤도 상호작용 활성막(112, 122)에 인가될 때에만 자기 메모리 셀(102)의 자기 자유막(212, 220)은 스핀 궤도 토크를 이용하여 전환되고, 이로써 크로스 포인트 어레이의 각각의 자기 메모리 셀이 선택되도록 한다(즉, 전류가 자기 메모리 셀(102)의 제1 스핀 궤도 상호작용 활성막(112)에만 인가되는 경우, 전환이 발행하지 않는다.).
제1 자기 자유막(210)의 자화(212)의 스핀 궤도 토크는
Figure pat00001
로 주어지고, 여기서 M은 자화(또는 자기 모멘트)(212)의 크기이고 HSO는 스핀 궤도 토크에 대응하는 스핀 궤도 자기장이다. 이렇게 상호 연관된 토크와 자기장은 따라서 본 명세서에서 스핀 궤도장과 스핀 궤도 토크로 교환되어 지칭된다.
스핀 궤도 토크(TSO)는 자기 자유막의 자화를 안정된 상태에서 자화 용이축에 평행하도록 바꿀 수 있다. 스핀 궤도 토크(TSO)는 STT 토크보다 현저히 빠르게 자기 자유막의 자화를 기울일 수 있다. 이렇게, 자기 메모리 셀(102)은 스핀 궤도 전류의 도움으로, 자기 자유막(210, 220)의 자화(212, 222)를 전환함으로써 빠르게 프로그램될 수 있고, 이는 아래에서 더욱 자세하게 설명한다.
도 5a는 본 발명의 일 실시예에 따른 자기 메모리 셀(102)에 결합된 단 하나의 컨트롤 라인(예를 들어, 워드 라인)으로 전류를 인가하는 것의 개략도이다. 도 5a의 좌측에 도시된 것과 같이, 처음에, 자기 자유막(210, 220)의 자화(212, 222)는 동일하게 위(즉, +Z 방향)를 향한다. 이후 전류 Iw1가 스핀 궤도 상호작용 활성막(112)에 인가된다(즉, 도 5a에 도시된 것과 같이 전류 Iw1는 파선으로 도시되었다.). 스핀 홀 효과로 인하여, 도 5a의 가운데에 도시된 것과 같이, 전류 Iw1는 제1(하부) 자기 자유막(210)의 자화(212)에 토크를 가하고, 이에 따라 자화(212)를 전류 Iw1와 동일한 방향(+X 방향)으로 바꿀 수 있다. 자기 자유막(210)의 자화(212)가 제2 자기 자유막(220)의 자화(222)로부터 상승하는 정자기장(magnetostatic field, 222m)으로 인해 제1 자기 자유막(210) 내의 점선 화살표로 나타난 것과 같이 여전히 +Z 방향의 성분을 가지고 있는 것에 주목하라. 이와 같이, 전류 Iw1가 제거되면, 도 5a의 우측에 도시된 것과 같이 제2 자기 자유막(220)의 자화(222)로부터의 정자기 결합(magnetostatic coupling)이 +Z 방향의 제1 자기 자유막(210)의 자화(212)를 실질적으로 복원한다.
도 5b는 본 발명의 일 실시예에 따른 자기 메모리 셀의 컨트롤 라인들(즉, 비트 라인과 워드 라인) 모두에 대한 전류의 인가를 도시한 개략도이다. 도 5b의 좌상에 도시되고, 도 5a와 같이, 처음에 자기 자유막(210, 220)의 자화(212, 222)는 모두 위쪽 방향(즉, +Z 방향)으로 동일하다. 전류 Iw1가 스핀 궤도 상호작용 활성막(112)(즉, 도 5b의 상부 중단에 도시된 하부 컨트롤 라인(110), 전류는 +X 방향의 파선으로 도시된다.) 중 하나에 인가되고, 전류 Iw2는 제2 컨트롤 라인(즉, 도 5b의 상부 중간에 도시된 상부 컨트롤 라인(120), 전류는 파선의 원과 함께 지면으로부터 나오는 -y 방향으로 도시된다.)에 인가된다. 전류 Iw1 및 Iw2는 제1 자기 자유막(210)과 제2 자기 자유막(220) 각각에 토크를 유발시켜, 이들의 자화(212, 222)가 전류 Iw1 및 Iw2 각각과 평행한 방향으로 재정렬되도록 한다. 제1 자기 자유막(210)과 제2 자기 자유막(220)의 정자기 결합은 제2 및 제1 자기 자유막(220, 210)에서 정자기장(212m, 222m)의 인가를 야기한다.
전류 Iw2가 제2 컨트롤 라인에 인가되는 동안 제1 컨트롤 라인에 인가되는 제1 전류 Iw1는 이후 제거된다(도는 0으로 감소한다.). 제1 자기 자유막(210)의 자화(212)에 제1 전류 Iw1가 토크를 인가하지 않음에 따라, 제1 자기 자유막(210)은 z축 방향을 따라 이방성을 보이고, 자화(2112)는 불안정한 상태로 남는다(즉, +X 방향). 제1 자기 자유막(210)의 이방성은 자화(212)로 하여금 +Z 방향 또는 -Z 방향으로 안정되게 한다. 전류 Iw2가 여전히 인가되고 있으므로, 제2 자기 자유막(220)의 자화(222)는 여전히 -Y 방향을 향하고 있으며, 정자기 결합을 통해 -Y 방향으로제1 자기 자유막(210)을 관통하는 정자기장(222m)을 확립한다. 결과적으로, 도 5c에 도시된 것과 같이 제1 자기 자유막(210)의 자화(212)는 정자기 결합을 통해 확립된 정자기장(222m)을 도는 방향(502)으로 전진(precession)하고, 따라서 도 5b의 중하단에 도시된 것과 같이 제1 자기 자유막(210)의 자화(212)를 -Z 방향으로 치우치게 한다.
제1 자기 자유막(210)의 자화(212)가 안정되면(즉, 도 5b에서 도시된 -Z 방향으로), 이는 정자기 결합을 통해 제2 자기 자유막(222)에서 정자기장(212m)을 확립한다. 이와 같이, 전류 Iw2가 제거되면, 제2 자기 자유막(220)의 자화(222) 또한 불안정한 상태(-Y 방향, 이는 제2 자기 자유막의 이방성에 수직인 Z축에 수직이다.)로 남으며, 제1 자기 자유막(210)에 의해 확립된 자기장(212m)이 제2 자기 자유막(220)의 자화(222)를 -Z 방향을 향해 안정되도록 치우치게 한다. 이러한 과정을 통해, 제1 자기 자유막(210)과 제2 자기 자유막(220) 모두의 자화(212, 222)가 전환된다.
도 6a는 본 발명의 일 실시예에 따른 자기 메모리 셀을 쓰는 방법(600)을 도시하는 순서도이다. 도 5b와 관련하여 도시된 것과 같이, 동작(610)에서, 전류가 제1 및 제2 컨트롤 라인에 인가된다. 동작(630)에서, 제1 컨트롤 라인으로의 전류 공급이 중단(중지)되고, 동작(650)에서, 제2 컨트롤 라인으로의 전류 공급이 중단(중지)된다.
도 6b는 본 발명의 일 실시예에 따른 자기 메모리 셀(102)의 비트 라인과 워드라인에 공급되는 전류 Iw1, Iw2를 도시하는 파형도이다. 상술한 것과 같이, 최초 두 전류 Iw1(도 6b에서 실선으로 도시됨)와 Iw2(도 6b에서 파선으로 도시됨)는 시간 tw1 까지 동시에 인가된다. 제1 및 제2 자기 자유막(210, 220)의 자기 모멘트에 토크를 인가하여 이들이 평면을 따르는 방향이 되도록(즉, 제1 및 제2 자기 자유막(210, 220)의 자화 용이축에 수직인 방향으로). 시간 tw1에서, 전류 Iw1의 인가가 중단(즉, Iw1이 0으로 감소한다.)되는 한편 전류 Iw2는 시간 tw2까지 계속 인가되고, 시간 tw2에서 전류 Iw2 또한 0으로 감소한다. 시간 tw2와 tw1 간의 간격(즉, tw2-tw1)은 1 내지 10 나노초의 범위일 수 있다. 전류 Iw1 및/또는 Iw2의 부호는 자기 메모리 셀(102)의 최종 상태가 +Z 방향 또는 -Z 축 방향으로 되어야 하는지에 따라 변화할 수 있다.
도 7a는 본 발명의 일 실시예에 따른 크로스 포인트 어레이의 사시도이고, 여기서 전류는 크로스 포인트 어레이의 제1 방향(즉, 비트 라인 방향)을 따라 연장되는 하나의 컨트롤 라인과 이와 교차하는 방향(즉, 워드 라인)으로 연장되는 하나의 컨트롤 라인으로 공급되어 하나의 자기 메모리 셀(즉, 도 7a에서 도시된 중심 셀)을 선택한다. 도 7b는 도 7a의 크로스 포인트 어레이의 단면도이다. 도 7a 및 7b에서 도시된 것과 같이, 전류 Iw1 및 Iw2는 각각의 라인들에 인가되는 전압 V에 의하여 인가되며 전류 Iw1 및 Iw2의 방향은 인가되는 전압을 변화시켜 조절할 수 있다. 전류 Iw1 및 Iw2는 도 7a와 7b에서 파선으로 도시되었다. 도 7a 및 7b에서 도시된 것과 같이, 몇몇 자기 메모리 셀(102)은 일단에 인가된 전류를 포함할 수 있다. 그러나, 도 5a에서 도시된 것과 같이, 단 하나의 선택된 일단 만을 갖는 자기 메모리 셀은 전환되지 않는다. 이와 같이, 양 컨트롤 라인 모두에 전류가 인가된 셀(즉, 도 7a 및 7b의 중앙 셀) 만이 선택되며 쓰여진다. 그러므로, 본 발명의 실시예는 선택된 자기 메모리 셀 만을 목표로 하는 쓰기를 가능하게 한다.
도 8a 및 8b는 본 발명의 일 실시예에 따른 스핀 궤도 상호작용을 이용하는 자기 메모리 셀(102)의 일부를 도시한 도면이고, 도 8a 및 8b는 자기 메모리 셀(102)의 두 가지 다른 상태를 도시한다. 명확성을 위해, 도 8a 및 8b는 일정한 축척으로 도시되지 않는다. 자기 메모리 셀(102)은 CPA(100) 내의 많은 자기 메모리 셀 중 하나일 수 있다. 스핀 궤도 상호작용 활성막(112)을 포함하는 제1 컨트롤 라인(예를 들어, 워드 라인)(110)과 스핀 궤도 상호작용 활성막(122)을 포함하는 제2 컨트롤 라인(예를 들어, 비트 라인)(120) 또한 도시되었다. 상술한 것과 같이, 제1 컨트롤 라인(110)은 복수의 메모리 셀(102)들을 가로질러 연장되며, 이 중 도 8a 및 8b에서 메모리 셀은 단 하나만 도시되었다. 유사하게, 제2 컨트롤 라인(120)이 제1 컨트롤 라인(110)을 가로지르는 방향으로 복수의 자기 메모리 셀(102)들을 가로질러 연장된다. 제1 컨트롤 라인(110)과 제2 컨트롤 라인(120)이 교차하는 영역은 자기 메모리 셀(102)에 대응한다. 도시된 실시예에서, 스핀 궤도 상호작용 활성막들(112, 122)을 구성하는 물질(들)은 메모리 셀(102) 부근에만 존재한다. 그러므로, 고전도성 및/또는 비자성 물질을 포함하나 이에 제한되지 않는 다른 물질들은 셀들(102) 사이에 사용될 수 있다. 그러나, 다른 실시예에서, 제1 및 제2 컨트롤 라인(110, 120)은 전부 스핀 궤도 상호작용 활성막(112, 122)의 스핀 홀 물질로 만들어질 수 있다. 또 다른 실시예에서, 스핀궤도 상호작용 활성막(112, 122)은 제1 및 제2 컨트롤 라인(110, 120)과 분리될 수 있다.
도시된 실시예에서, 자기 메모리 셀(102)은 제1 스핀 궤도 상호작용 활성막(112), 제1 스핀 궤도 상호작용 활성막(112)과 접촉하는 제1 자기 자유막(210), 기준막(250), 제1 자기 자유막(210)과 기준막(250) 사이의 제1 비자성 스페이서막(232) 및 제2 자기 자유막(220), 제2 자기 자유막(220)과 접촉하는 제2 스핀 궤도 상호작용 활성막(122)을 포함한다. 본 발명의 몇몇 실시예에서, 제1 및 제2 비자성 스페이서막(232, 234)은 예를 들어 터널링 배리어막과 같은 절연체이다. 이러한 실시예에서, 각각의 스페이서막(232, 234)은 결정질 MgO를 포함할 수 있고, 이는 터널링 자기저항성(Tunneling magnetoresistance; TMR)과 자기 메모리 셀(102)의 스핀 전달 효율(spin transfer efficiency) 및/또는 스핀 궤도 상호작용을 향상시킬 수 있다. 다른 실시예에서, 스페이서막들(232, 234)은 Cu와 같은 전도체일 수 있고다. 또 다른 실시예에서, 스페이서막(232, 234)은 예를 들어 절연 매트릭스(insulating matrix) 내의 도전 채널을 포함하는 과립막(granular layer)과 같은 다른 구조를 가질 수 있다.
본 발명의 일 실시예에서 도시된 것과 같이, 도 8a 및 8b의 실시예에서 자기 메모리 셀(102)의 막들은 다른 하나에 라미네이션되어 각각의 막들은 실질적으로 평면이고(planar) 막들의 면들은 실질적으로 각각에 평행이다. 이처럼 본 명세서에서 사용되는 것과 같이, “수직인” 것은 막들의 면에 수직인 방향(즉, Z축 방향)인 것을 의미한다.
상술한 것과 같이, 제1 및 제2 자기 자유막(210, 220)은 전환 가능한 자기 모멘트(212, 222)를 갖는다. 자기 메모리 셀(102)이 정지 상태(quiescent, 전환되지 않은 상태)인 경우, 자기 자유막(210, 220)의 자기 모멘트는 자기 자유막(210)의 자화 용이축(예를 들어 수직인 방향)을 따라 존재한다. 기준막(250)의 자화(또는 자기 모멘트) (252)는 크로스 포인트 어레이(100)의 동작 중에 실질적으로 고정된다. 기준막(250)은 단일막으로 도시되었다. 기준막(250)으로 인한 자기 이동(magnetic shift)(또는 H-shift)은 자기 메모리 셀(102)의 동작과 관련된 문제를 야기할 수 있다. 이에 따라 MnGe와 같은 낮은 자기 포화(magnetic saturation, Ms)를 갖는 물질이 이용될 수 있다.
기준막(250)은 자기 자유막(210, 220)의 자화 용이축과 평행한 방향(예를 들어, +Z 방향을 따라)을 따라 고정된 자화(252)를 갖는다. 이와 같이, 자기 자유막(210, 220)의 자화(212, 222)의 변화는 자기 메모리 셀(102)의 터널링 자기저항(TMR)의 변화(예를 들어, 자기 자유막(210, 220)이 기준막(250)의 자화(252)와 동일한 방향인 자화(212, 222)를 갖는 경우에, 기준막(250)의 자화(252)와 반대 방향의 자화(212, 222)를 갖는 자기 자유막(210, 220)인 경우보다 저항이 낮다.
본 발명의 몇몇 실시예에서, 기준막(250)은 루테늄(Ru), 이리듐(Ir) 또는 로듐(Rh)일 수 있는 비자성막에 의해 분리된 강자성막을 갖는 합성 반강자성체(synthetic antiferromagnet)일 수 있으나 본 발명이 이에 제한되는 것은 아니다.
도 9는 세 개의 강자성막(260, 270, 280)을 포함하는 다중막인 이중 합성 반강자성 기준막(250')을 더 포함하는 자기 메모리 셀(102')의 개략도이고, 여기서 세 개의 강자성막은 루테늄(Ru)을 포함할 수 있는 비자성막들(265, 275)에 의해 분리된다. 두 강자성막(260, 280)은 제1 방향(즉, +Z 방향)의 자화(262, 282)를 가질 수 있으며 강자성막(270)은 다른 두 강자성막(260, 280) 사이에 있으며 반대 방향 또는 역평행 방향(즉, -Z 방향)의 자화(272)를 갖는다. 제1 강자성막(260)은 Co/[Pt/Co]N로 이루어질 수 있고, 제2 강자성막(280)은 [Co/Ir]2n/Co일 수 있으며, 제3 강자성막(270)은 [Co/Pt]N/Co일 수 있다. 본 발명의 다른 실시예에서, 제1, 제2 및 제3 강자성막들은 [Co/Pt]N/Co, [Co/Ir]N/Co, [Co/Rh]N/Co 또는 이들의 조합으로 이루어질 수 있다.
본 발명의 몇몇 실시예에서, 자기 메모리 셀(102)은 기준막(250)의 자기 모멘트(252)를 제자리에 고정시키는 반강자성막과 같은 고정막(pinning layer) 또한 포함한다. 다른 실시예에서, 기준막(250)의 자기 모멘트(252)는 다른 방식으로 고정된다. 자기 자유막(210, 220)과 기준막(250)은 강자성이고 따라서 Fe, Ni 및 Co 중 하나 이상을 포함할 수 있다.
본 발명의 일 실시예 따른 자기 메모리 셀(102)은 기준막(250)의 자화(252)의 방향에 대한 자기 자유막(210, 220)의 자화(212, 222)의 방향에 따른 두 가지 다른 상태(즉, 제1 상태 또는 제2 상태) 중 하나를 유지할 수 있다. 구체적으로, 자기 메모리 셀(102)이 도 8a에 도시된 것과 같이 제1 상태인 경우, 자기 자유막(210, 220)의 자화(212, 222)가 기준막의 자화와 평행(즉, 기준막(250)의 자화(252)이 +Z 방향을 향한다면, 자기 자유막(210, 220)의 자화(212, 222) 또한 +Z 방향을 향한다.)이고, 자기 메모리 셀(102)이 도 8b에 도시된 것과 같이 제2 상태인경우, 자기 자유막(210, 220)의 자화(212, 222)와 역평행(즉, 기준막(250)의 자화(252)가 +Z 방향을 향한다면, 자기 자유막(210, 220)의 자화(212, 222)가 모두 -Z 방향을 향한다.)이다.
자기 메모리 셀(102)의 상태는 전기 저항을 측정함으로써 감지할 수 있다. 구체적으로, 자기 메모리 셀의 전기 저항은 제1 상태일 때보다 제2 상태일 때 높다. 이는 평행인 상태일 때, 두 강자성막 내의 이용 가능한 전기적 상태에서 좋은 결합이 있기 때문이다. 두 개의 상태는 “0” 상태와 “1” 상태를 나타낼 수 있고, “0”과 “1” 중 어느 것이 높은 저항 또는 낮은 저항 상태인지는 제한되지 않는다(즉, 낮은 저항=0이고 높은 저항=1이거나 높은 저항=0이고 낮은 저항=1).
그러나, 기준 저항 없이는, 특정 측정된 저항이 높고 낮은지를 결정하는 것이 어려울 수 있다. 상대적인 장치에서, 기준 저항은 측정된 저항이 높거나 낮은 것인지를 결정하는 기준선을 제공한다. 그러나, 기준 저항은 측정되는 장치에 비하여 회로에서 매우 다른 곳에 위치할 수 있으므로, 지연 및 제조 공정 상의 불균일성으로 인한 추가적인 잠재 오차를 야기한다.
본 발명의 몇몇 실시예들은 자기 메모리 셀을 읽는 방법을 설명한다. 도 10은 본 발명의 일 실시예에 따른 자기 메모리 셀을 읽는 방법(100)을 도시하는 순서도이다.
동작(1002)에서, 자기 메모리 셀(102)의 초기 저항 레벨 Ri(또는 제1 저항)이 읽혀진다(예를 들어, 자기 메모리 셀(102)을 통해 미리 정해진 전류를 인가하고 자기 메모리 셀(102)의 전압을 측정하거나, 자기 메모리 셀(102)에 미리 정해진 전압을 인가하여 자기 메모리 셀(102)을 흐르는 전류를 측정한다.), 동작(1004)에서, 미리 정해진 상태(제1 상태 또는 “0” 상태)가 메모리 셀에 쓰여진다(예를 들어, 도 6a와 관련된 방법). 동작(1006)에서, 미리 정해진 상태가 쓰여지고 난 후, 자기 메모리 셀(102)의 저항 레벨 R=(또는 제2 저항)이 측정된다. 동작(1008)에서, 동작(1002)에서 측정된 초기 저항 레벨 Ri이 동작(1006)에서 측정된 저항 레벨 R0과 비교된다.
만약 저항 레벨이 동일(Ri=R0)하다면, 동작(1010)에서 초기 상태가 동작(1004)에서 쓰여진 상태와 동일한 것이 결정된다. 예를 들어, 자기 메모리 셀(102)이 “0” 상태를 저장하도록 다시 쓰여지고 저항이 쓰기 전(Ri)과 후(R0)가 동일하다면, 자기 메모리 셀(102)은 초기 “0” 상태를 가질 것이다.
만약 저항 레벨이 다르다면(RiR0), 동작(1012)에서 초기 상태와 동작(1004)에서 쓰여진 미리 정해진 상태와 다르다는 것이 결정된다. 예를 들어, 만약 셀이 "0" 상태를 저장하도록 다시 쓰여지고 저항이 쓰기 이후(R0)와 다르다면, 자기 메모리 셀(102)은 다른 상태, 즉 "1" 상태를 가질 것이다. 이처럼, 자기 메모리 셀의 원래 상태를 복원하기 위하여, 동작(1014)에서 다른 상태가 메모리 셀로 다시 쓰여진다(예를 들어, 도 6a와 관련하여 상술된 방법을 이용하여 동작(1004)에서 "0"으로 덮어씌워진 원래 "1" 상태를 복원).
이와 같이, 본 발명의 실시예들은 외부 기준 저항의 이용 없이 자기 메모리 셀(102)을 읽을 수 있게 하고, 따라서 더욱 빠르고 신뢰성 있는 동작을 가능하게 한다. 구체적으로, 자기 메모리 셀(102)의 상태를 읽는 것은, 최선의 경우에서, 두 번의 저항의 읽기(동작 1002와 1006) 및 한 번의 쓰기(동작 1004)을 수반하며, 최악의 경우, 두 번의 저항의 읽기(동작 1002와 1006)와 두 번의 쓰기(동작 1004와 1014)를 수반한다.
본 발명의 실시예에 따른 자기 메모리 셀(102)의 읽기 방법이 자기 참조(self-referenced)(즉, 미리 정해진 상태에서의 자신의 저항을 측정된 저항과 비교하는 것)이기 때문에, 읽기는 2 내지 3ns만에 수행될 수 있고, 이는 통상의 자기 메모리의 읽기에 10 내지 20ns가 걸리는 것과 비교할 때 훨씬 빠른 것이다. 게다가, 스핀 궤도 토크가 쓰기에 이용되기 때문에, 쓰기는 1 내지 2ns 만에 수행될 수 있고, 이는 통상의 자기 메모리의 쓰기에 10 내지 20ns가 걸리는 것과 비교할 때 훨씬 빠른 것이다. 이와 같이, 본 발명의 실시예에 따른 자기 메모리 셀(102)의 전체 읽기 소요 시간은 5 내지 50ns의 범위이거나, 또는 약 20ns일 수 있다.
도 11은 본 발명의 일 실시예의 컨트롤 라인에 배치되어 라인 저항(line resistance)을 감소시키도록 낮은 저항(low resistance)을 갖는 도전 물질(1100)을 더 포함하는 크로스 포인트 어레이의 사시도이다. 도전 물질(1100)은 예를 들어, 코발트(Co), 알루미늄(Al), 텅스텐(W) 또는 탄탈륨(Ta)일 수 있다.
도 12는 본 발명의 일 실시예에 따른 자기 메모리 셀(도 8의 장치(130)와 같은)(102)의 제조 방법(1200)을 도시한 순서도이다. 동작(1202)에서, 제1 스핀 궤도 상호작용 활성막(112)이 제공되고(예를 들어, 기판 상에) 제1 자기 자유막(210)이 동작(1204)에서 스핀 궤도 상호작용 활성막(112) 상에 제공된다. 동작 (1206)에서 제1 비자성 스페이서막(232)이 제1 자기 자유막(210) 상에 제공되고, 이어서 기준막(250)이 동작(1208)에서 제공된다. 동작(1210)에서, 제2 비자성 스페이서막(234)이 기준막(250) 상에 제공되고, 동작(1212)에서, 제2 자기 자유막(220)이 제2 비자성 스페이서막(234) 상에 제공된다. 동작(1214)에서, 제2 스핀 궤도 상호작용 활성막(122)이 제2 자기 자유막(220) 상에 제공된다.
이와 같이, 본 발명의 실시예들은 스핀 궤도 쓰기를 이용하는 스핀 전달 토크 자기 메모리를 설명한다. 본 발명의 실시예의 측면들은 본 발명의 실시예에 따른 스핀 전달 토크 자기 메모리의 읽기 및 쓰기 방법을 설명한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 크로스 포인트 오레이 110, 120: 컨트롤 라인
130: 자기 메모리 장치 112, 122: 스핀궤도 상호작용 활성막
212, 222: 자화 210, 220: 자기, 자유막

Claims (10)

  1. 제1 스핀 궤도 상호작용 활성막(spin-orbit interaction active layer);
    상기 제1 스핀 궤도 상호작용 활성막 상에, 전환 가능한(changeable) 자화(magnetization)를 갖는 제1 자기 자유막(magnetic free layer);
    상기 제1 자기 자유막 상의 제1 비자성 스페이서막(nonmagnetic spacer layer);
    상기 제1 비자성 스페이서막 상에, 고정된 자화(fixed magnetization)를 갖는 기준막;
    상기 기준막 상의 제2 비자성 스페이서막;
    상기 제2 비자성 스페이서막 상에, 전환가능한 자화를 갖는 제2 자기 자유막; 및
    상기 제2 자기 자유막 상의 제2 스핀 궤도 상호작용 활성막을 포함하는 자기 메모리 셀.
  2. 제 1항에 있어서,
    상기 제1 및 제2 자기 자유막은 상기 제1 자기 자유막의 평면에 수직인 자화 용이축(easy axis)의 자기 이방성(magnetic anisotropy)을 보이는 자기 메모리 셀.
  3. 제1 항에 있어서,
    상기 제1 스핀 궤도 상호작용 활성막은 상기 제1 스핀 궤도 상호작용 활성막의 평면에 평행인 제1 방향을 따라 전류를 전도시키고,
    상기 제2 스핀 궤도 상호작용 활성막은 상기 제2 스핀 궤도 상호작용 활성막의 평면에 평행이고 상기 제1 방향과 교차하는 제2 방향을 따라 전류를 전도시키는 자기 메모리 셀.
  4. 제 1항에 있어서,
    상기 제1 자기 자유막과 상기 제2 자기 자유막은 정자기적으로(magnetostatically) 서로 결합되는 자기 메모리 셀.
  5. 제 1항에 있어서,
    상기 기준막은,
    상기 기준막에 수직인 방향을 따르는 고정된 자화를 갖는 제1 강자성막;
    상기 제1 강자성막의 상기 고정된 자화에 평행인 방향을 따르는 고정된 자화를 갖는 제2 강자성막;
    상기 제1 강자성막과 상기 제2 강자성막 사이의 제3 강자성막으로, 상기 제3 강자성막은 상기 제1 및 제2 강자성막의 상기 고정된 자화들에 역평행(antiparallel)인 방향을 따르는 고정된 자화를 갖는 제3 강자성막;
    상기 제1 및 제3 강자성막 사이의 제1 비자성막(nonmagnetic layer); 및
    상기 제2 및 제3 강자성막 사이의 제2 비자성막을 포함하는 자기 메모리 셀.
  6. 제 1항에 있어서,
    상기 자기 메모리 셀은 복수의 자기 메모리 셀 중 하나이고, 상기 복수의 자기 메모리 셀은 크로스 포인트 어레이(cross point array)에 정렬되되, 상기 크로스 포인트 어레이는:
    제1 방향으로 연장된 복수의 제1 컨트롤 라인; 및
    상기 제1 방향과 교차하는 제2 방향으로 연장된 복수의 제2 컨트롤 라인으로, 상기 제2 컨트롤 라인은 복수의 교차 영역에서 상기 제1 컨트롤 라인과 교차하는 제2 컨트롤 라인을 포함하고,
    상기 자기 메모리 셀은 상기 복수의 제1 컨트롤 라인과 상기 복수의 제2 컨트롤 라인의 상기 교차 영역들에 대응하는 자기 메모리 셀.
  7. 제1 스핀 궤도 상호작용 활성막;
    상기 제1 스핀궤도 상호작용 활성막 상의 제1 자기 자유막으로, 상기 제1 자기 자유막은 전환 가능한 자화를 갖는 제1 자기 자유막;
    상기 제1 자기 자유막 상의 제1 비자성 스페이서막;
    상기 제1 비자성 스페이서막 상에 고정된 자화를 갖는 기준막;
    상기 기준막 상의 제2 비자성 스페이서막;
    상기 제2 비자성 스페이서막 상에 전환 가능한 자화를 갖는 제2 자기 자유막; 및
    상기 제2 자기 자유막 상의 제2 스핀 궤도 상호작용 활성막을 포함하는 자기 메모리 셀의 상태 쓰기 방법에 있어서,
    상기 제1 스핀 궤도 상호작용 활성막의 평면에 평행인 제1 방향을 따라 상기 제1 스핀 궤도 상호작용 활성막에 제1 전류를 인가하고, 동시에, 상기 제2 스핀 궤도 상호작용 활성막의 평면에 평행이고 상기 제1 방향과 교차하는 제2 방향을 따라 상기 제2 스핀 궤도 상호작용 활성막에 제2 전류를 인가하고,
    상기 제2 전류를 계속 인가하면서 상기 제1 전류의 인가를 중단하고,
    상기 제2 전류의 인가를 중단하는 것을 포함하는, 자기 메모리 셀의 상태 쓰기 방법.
  8. 자기 메모리 셀의 제1 저항을 읽고,
    상기 자기 메모리 셀에 미리 정해진 상태(known state)를 쓰고,
    상기 자기 메모리 셀의 제2 저항을 읽고,
    상기 제1 저항과 상기 제2 저항을 비교하고,
    상기 제1 저항과 상기 제2 저항이 동일한 경우 상기 자기 메모리 셀이 미리 정해진 상태를 저장한 것으로 결정하고,
    상기 제1 저항과 상기 제2 저항이 동일하지 않은 경우 상기 자기 메모리 셀에 상기 자기 메모리 셀이 다른 상태(different state)를 저장하는 것으로 결정하고,
    상기 자기 메모리 셀에 상기 다른 상태를 쓰는, 자기 메모리 셀의 상태 읽기 방법.
  9. 제 8항에 있어서,
    상기 미리 정해진 상태는 “0” 상태이고, 상기 다른 상태는 “1” 상태인 자기 메모리 셀의 상태 읽기 방법.
  10. 제 8항에 있어서,
    상기 자기 메모리 셀은,
    제1 스핀 궤도 상호작용 활성막;
    상기 제1 스핀궤도 상호작용 활성막 상의 제1 자기 자유막으로, 상기 제1 자기 자유막은 전환 가능한 자화를 갖는 제1 자기 자유막;
    상기 제1 자기 자유막 상의 제1 비자성 스페이서막;
    상기 제1 비자성 스페이서막 상에 고정된 자화를 갖는 기준막;
    상기 기준막 상의 제2 비자성 스페이서막;
    상기 제2 비자성 스페이서막 상에 전환 가능한 자화를 갖는 제2 자기 자유막; 및
    상기 제2 자기 자유막 상의 제2 스핀 궤도 상호작용 활성막을 포함하고,
    상기 미리 정해진 상태를 쓰는 것은,
    상기 제1 스핀 궤도 상호작용 활성막의 평면에 평행인 제1 방향을 따라 상기 제1 스핀 궤도 상호작용 활성막에 제1 전류를 인가하고, 동시에, 상기 제2 스핀 궤도 상호작용 활성막의 평면에 평행이고 상기 제1 방향과 교차하는 제2 방향을 따라 상기 제2 스핀 궤도 상호작용 활성막에 제2 전류를 인가하고,
    상기 제2 전류를 계속 인가하면서 상기 제1 전류의 인가를 중단하고,
    상기 제2 전류의 인가를 중단하는 것을 포함하는, 자기 메모리 셀의 상태 읽기 방법.
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