KR20170054759A - 메모리 시스템 및 그의 동작 방법 - Google Patents
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Abstract
본 발명의 실시예들은 고속 동작을 위한 메모리 시스템에 사용하기 위한 어드레스를 생성하기 위한 장치와 방법을 제공한다. 일 실시예에서, 어드레스 생성 장치는 어드레스 생성기와 동기화부를 포함한다. 상기 어드레스 생성기는 클럭을 입력하여 제1 어드레스와 상기 제1 어드레스 이후의 제2 어드레스를 순차적으로 생성한다. 상기 동기화부는 상기 어드레스 생성기에 의한 상기 제2 어드레스의 생성 시점 이전의 미리 설정된 시점에 상기 클럭에 응답하여 상기 제1 어드레스를 동기화하여 출력 어드레스를 출력한다.
Description
본 출원에서 개시되는 내용들은 메모리 시스템에 관한 것으로, 특히 메모리 시스템의 인터페이스에 관한 것이다.
스마트폰, 태블릿 등과 같은 휴대용 전자 장치 뿐만 아니라 데스크탑 컴퓨터 등과 같은 고정용 전자 장치를 통하여 데이터를 처리하는 시스템은 점차 고속으로 데이터를 처리하는 추세에 있다. 이러한 추세에 따라 데이터 처리 시스템에 포함되는 메모리 장치, 예를 들어 낸드 플래시(NAND flash) 메모리의 인터페이스도 점점 고속화되고 있다.
따라서 본 발명의 실시예들은 고속 동작을 위한 메모리 시스템에 사용하기 위한 어드레스를 생성하기 위한 장치와 방법을 제공함에 있다.
본 발명의 실시예들은 메모리 시스템에서 전력 감소를 위한 어드레스 생성 장치와 방법을 제공함에 있다.
본 발명의 실시예들은 메모리 시스템에서 칩 사이즈의 개선을 위한 어드레스 생성 장치와 방법을 제공함에 있다.
본 발명의 일 실시예에 따르면, 메모리 시스템의 어드레스 생성 장치는 어드레스 생성기와 동기화부를 포함한다. 상기 어드레스 생성기는 클럭을 입력하여 제1 어드레스와 상기 제1 어드레스 이후의 제2 어드레스를 순차적으로 생성한다. 상기 동기화부는 상기 어드레스 생성기에 의한 상기 제2 어드레스의 생성 시점 이전의 미리 설정된 시점에 상기 클럭에 응답하여 상기 제1 어드레스를 동기화하여 출력 어드레스를 출력한다.
본 발명의 다른 실시예에 따르면, 메모리 시스템에 사용하기 위한 어드레스 생성 방법은, 클럭을 입력하여 제1 어드레스와 상기 제1 어드레스 이후의 제2 어드레스를 순차적으로 생성하는 과정과, 상기 제2 어드레스의 생성 시점 이전의 미리 설정된 시점에 상기 클럭에 응답하여 상기 제1 어드레스를 동기화하여 출력 어드레스를 출력하는 과정을 포함한다.
본 발명의 또 다른 실시예에 따르면, 메모리 시스템은, 데이터를 저장하고 있는 메모리 장치와, 상기 메모리 장치에 저장된 데이터의 출력을 위한 어드레스를 생성하는 어드레스 생성 장치를 포함한다. 상기 어드레스 생성 장치는, 클럭을 입력하여 제1 어드레스와 상기 제1 어드레스 이후의 제2 어드레스를 순차적으로 생성하는 어드레스 생성기와, 상기 어드레스 생성기에 의한 상기 제2 어드레스의 생성 시점 이전의 미리 설정된 시점에 상기 클럭에 응답하여 상기 제1 어드레스를 동기화하여 출력 어드레스를 출력하는 동기화부를 포함한다.
본 발명의 실시 예들에 따르면, 어드레스 생성 장치는 다음 어드레스로 변경되기 전 어드레스 카운터 타임 마진을 가진 상황에서 이전 어드레스를 동기화하는 방식을 사용한다. 이에 따라 어드레스 생성 장치는 NAND 플래시와 같은 메모리 장치의 인터페이스가 점점 고속화됨에 따라, 요구되는 고속 동작을 하면서도, 칩 내부 회로의 동작 전류 및 칩 사이즈를 최소화할 수 있는 어드레스 생성 장치를 제공한다.
본 발명 및 그의 효과에 대한 보다 완벽한 이해를 위해, 첨부되는 도면들을 참조하여 하기의 설명들이 이루어질 것이고, 여기서 동일한 참조 부호들은 동일한 부분들을 나타낸다.
도 1은 본 발명의 실시 예가 적용되는 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 2는 본 발명의 실시 예에 따른 어드레스 생성 장치의 개략적인 블록 구성을 도시한 도면이다.
도 3a는 일반적인 어드레스 생성 장치의 구체적인 구성을 보여주는 도면이다.
도 3b는 본 발명의 실시 예에 따른 어드레스 생성 장치의 구체적인 구성을 보여주는 도면이다.
도 4a는 일반적인 어드레스 생성 장치의 동작 타이밍을 보여주는 도면이다.
도 4b는 본 발명의 실시 예에 따른 어드레스 생성 장치의 동작 타이밍을 보여주는 도면이다.
도 5a는 일반적인 어드레스 생성 장치의 데이터 출력 타이밍을 보여주는 도면이다.
도 5b는 본 발명의 실시 예에 따른 어드레스 생성 장치의 데이터 출력 타이밍을 보여주는 도면이다.
도 1은 본 발명의 실시 예가 적용되는 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 2는 본 발명의 실시 예에 따른 어드레스 생성 장치의 개략적인 블록 구성을 도시한 도면이다.
도 3a는 일반적인 어드레스 생성 장치의 구체적인 구성을 보여주는 도면이다.
도 3b는 본 발명의 실시 예에 따른 어드레스 생성 장치의 구체적인 구성을 보여주는 도면이다.
도 4a는 일반적인 어드레스 생성 장치의 동작 타이밍을 보여주는 도면이다.
도 4b는 본 발명의 실시 예에 따른 어드레스 생성 장치의 동작 타이밍을 보여주는 도면이다.
도 5a는 일반적인 어드레스 생성 장치의 데이터 출력 타이밍을 보여주는 도면이다.
도 5b는 본 발명의 실시 예에 따른 어드레스 생성 장치의 데이터 출력 타이밍을 보여주는 도면이다.
이하 본 발명의 실시 예들을 첨부한 도면들을 참조하여 상세히 설명한다. 그리고, 하기에서는 본 발명의 실시예들에 따른 동작을 이해하는데 필요한 부분만이 설명되며, 그 이외의 부분의 설명은 본 발명의 요지를 흩트리지 않도록 생략될 것이라는 것을 유의하여야 한다. 그리고 후술되는 용어들은 본 발명의 실시예들에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시 예들을 가질 수 있는 바, 특정 실시 예들을 도면들에 예시하여 상세하게 설명한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 할 것이다. 따라서 본 특허 명세서에서 본 발명의 원리들을 설명하기 위해 사용되는 도 1 내지 도 5b는 단지 예시를 위한 것인 바, 발명의 범위를 제한하는 어떠한 것으로도 해석되어져서는 아니될 것이다.
도 1은 본 발명의 실시 예들이 적용되는 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템 100은, 호스트(Host) 102 및 메모리 시스템 110을 포함한다.
그리고, 호스트 102는, 예컨대, 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함한다.
또한, 메모리 시스템 110은, 호스트 102의 요청에 응답하여 동작하며, 특히 호스트 102에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템 110은, 호스트 102의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템 110은 호스트 102와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템 110은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템 110을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
그리고, 메모리 시스템 110은, 호스트 102에 의해서 액세스되는 데이터를 저장하는 메모리 장치 150, 및 메모리 장치 150로의 데이터 저장을 제어하는 컨트롤러 130를 포함한다.
여기서, 컨트롤러 130 및 메모리 장치 150은 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러 130 및 메모리 장치 150은 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템 110이 SSD로 이용되는 경우, 메모리 시스템 110에 연결되는 호스트 102의 동작 속도는 획기적으로 개선될 수 있다.
컨트롤러 130 및 메모리 장치 150은 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러 130 및 메모리 장치 150은, 하나의 반도체 장치로 집적되어, PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
또 다른 일 예로, 메모리 시스템 110은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 태블릿(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
한편, 메모리 시스템 110의 메모리 장치 150은, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트 102로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트 102로 제공한다. 그리고, 메모리 장치 150는, 복수의 메모리 블록(memory block)들 152,154,156을 포함하며, 각각의 메모리 블록들은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치 150은, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3D 입체 스택(stack) 구조가 될 수 있다.
그리고, 메모리 시스템 110의 컨트롤러 130은, 호스트 102로부터의 요청에 응답하여 메모리 장치 150을 제어한다. 예컨대, 컨트롤러 130은, 메모리 장치 150로부터 리드된 데이터를 호스트 102로 제공하고, 호스트 102로부터 제공된 데이터를 메모리 장치 150에 저장하며, 이를 위해 컨트롤러 130은, 메모리 장치 150의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러 130은, 호스트 인터페이스(Host I/F) 유닛 132, 프로세서(Processor) 134, 에러 정정 코드(ECC: Error Correction Code) 유닛 138, 파워 관리 유닛(PMU: Power Management Unit) 140, 메모리 컨트롤러(MC: Memory Controller) 142, 및 메모리(Memory) 144를 포함한다.
또한, 호스트 인터페이스 유닛 132는, 호스트 102의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트 102와 통신하도록 구성될 수 있다.
아울러, ECC 유닛 138은, 메모리 장치 150에 저장된 데이터를 리드할 경우, 메모리 장치 150으로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 다시 말해, ECC 유닛 138은, 메모리 장치 150으로부터 리드한 데이터에 대하여 에러 정정 디코딩을 수행한 후, 에러 정정 디코딩의 성공 여부를 판단하고 판단 결과에 따라 지시 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. 이때, ECC 유닛 138은, 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패(fail) 신호를 출력할 수 있다.
여기서, ECC 유닛 138은, LDPC(low density parity check) code, BCH(Bose, Chaudhri, Hocquenghem) code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며 이에 한정되는 것은 아니다. 또한, ECC 유닛(138)는 오류 정정을 위한 회로, 시스템 또는 장치를 모두 포함할 수 있다.
그리고, PMU 140은, 컨트롤러 130의 파워, 즉 컨트롤러 130에 포함된 구성 요소들의 파워를 제공 및 관리한다.
또한, MC 142는, 컨트롤러 130이 호스트 102로부터의 요청에 응답하여 메모리 장치 150을 제어하기 위해, 컨트롤러 130과 메모리 장치 150 간의 인터페이싱을 수행하는 메모리 인터페이스로서, 메모리 장치 150이 플래시 메모리, 특히 일 예로 메모리 장치 150이 낸드 플래시 메모리일 경우에, 프로세서 134의 제어에 따라 메모리 장치 150의 제어 신호를 생성하고 데이터를 처리한다.
아울러, 메모리 144는, 메모리 시스템 110 및 컨트롤러 130의 동작 메모리로, 메모리 시스템 110 및 컨트롤러 130의 구동을 위한 데이터를 저장한다. 보다 구체적으로 설명하면, 메모리 144는, 컨트롤러 130이 호스트 102로부터의 요청에 응답하여 메모리 장치 150을 제어, 예컨대 컨트롤러 130이, 메모리 장치 150으로부터 리드된 데이터를 호스트 102로 제공하고, 호스트 102로부터 제공된 데이터를 메모리 장치 150에 저장하며, 이를 위해 컨트롤러 130이, 메모리 장치 150의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 이러한 동작을 메모리 시스템 110, 즉 컨트롤러 130과 메모리 장치 150 간이 수행하기 위해 필요한 데이터를 저장한다.
여기서, 메모리 144는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 또한, 메모리 144는, 전술한 바와 같이, 호스트 102와 메모리 장치 150 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼, 리드 버퍼, 맵(map) 버퍼 등을 포함한다.
그리고, 프로세서 134는, 메모리 시스템 110의 제반 동작을 제어하며, 호스트 102로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치 150에 대한 라이트 동작 또는 리드 동작을 제어한다. 여기서, 프로세서 134는, 메모리 시스템 110의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서 134는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
아울러, 프로세서 134에는, 메모리 장치 150의 배드 관리(bad management), 예컨대 배드 블록 관리(bad block management)를 수행하기 위한 관리 유닛(도시하지 않음)이 포함되며, 관리 유닛은, 메모리 장치 150에 포함된 복수의 메모리 블록들에서 배드 블록(bad block)을 확인한 후, 확인된 배드 블록을 배드 처리하는 배드 블록 관리를 수행한다. 여기서, 배드 관리, 다시 말해 배드 블록 관리는, 메모리 장치 150이 플래쉬 메모리, 예컨대 낸드 플래시 메모리일 경우, 낸드의 특성으로 인해 데이터 라이트, 예컨대 데이터 프로그램(program) 시에 프로그램 실패(program fail)이 발생할 수 있으며, 프로그램 실패가 발생한 메모리 블록을 배드(bad) 처리한 후, 프로그램 실패된 데이터를 새로운 메모리 블록에 라이트, 즉 프로그램하는 것을 의미한다. 또한, 메모리 장치 150이 3D 입체 스택 구조를 가질 경우에는, 프로그램 실패에 따라 해당 블록을 배드 블록으로 처리할 경우, 메모리 장치 150의 사용 효율 및 메모리 시스템 110의 신뢰성이 급격하게 저하되므로, 보다 신뢰성 있는 배드 블록 관리 수행이 필요하다.
도 2는 본 발명의 실시 예에 따른 어드레스 생성 장치 200의 개략적인 블록 구성을 도시한 도면이다. 예를 들어, 상기 어드레스 생성 장치 200은 도 1에 도시된 메모리 시스템 110, 즉 메모리 장치 150을 위해 사용될 수 있다.
도 2를 참조하면, 어드레스 생성 장치 200은 어드레스 생성기 210과 동기화부 220을 포함한다. 어드레스 생성기 210은 클럭을 입력하고, 이 클럭에 응답하여 어드레스를 생성한다. 일 실시 예에서, 어드레스 생성기 210은 제1 어드레스를 생성하고, 상기 제1 어드레스의 생성 이후의 제2 어드레스를 순차적으로 생성한다. 일 실시 예에서, 상기 클럭은 메모리 시스템의 데이터 출력을 위한 클럭을 포함한다.
동기화부 220은 클럭과 상기 어드레스 생성기 210에 의해 생성되는 어드레스를 입력하고, 상기 입력에 응답하여 상기 어드레스 생성기 210에 의해 생성되는 어드레스를 동기화하고, 동기화된 어드레스를 출력 어드레스로서 출력한다. 일 실시 예에서, 동기화부 220은 상기 어드레스 생성기 210에 의한 상기 제2 어드레스의 생성 시점 이전의 미리 설정된 시점에 상기 클럭에 응답하여 상기 제1 어드레스를 동기화하여 출력 어드레스를 출력한다. 예를 들어, 동기화부 220이 플립플롭(flip flop)으로 구현되는 경우, 상기 설정된 시점은 상기 제2 어드레스의 생성 시점으로부터 상기 플립플롭의 홀드 타임 이전의 시점으로 결정될 수 있다.
도 3a는 일반적인 어드레스 생성 장치의 구체적인 구성을 보여주는 도면이다. 예를 들어, 이러한 어드레스 생성 장치는 도 2에 도시된 어드레스 생성 장치 200의 구체적인 구성이 될 수 있다. 도 4a는 도 3a에 도시된 어드레스 생성 장치의 동작 타이밍을 보여주는 도면이다.
도 3a를 참조하면, 어드레스 생성 장치는 어드레스 카운터 310, 클럭 지연부 320, 리페어(repair) 검출부 330, 어드레스 지연부 340, 플립플롭(F/F) 350 및 플립플롭 360을 포함한다.
어드레스 카운터 310은 클럭 CKCOL을 입력하고, 상기 클럭 CKCOL에 응답하여 카운트 동작을 수행하고, 카운트 동작에 대응하는 어드레스 AX<14:2>를 생성한다.
클럭 지연부 320은 상기 클럭 CKCOL을 입력하고, 상기 클럭 CKCOL을 지연하여 지연된 클럭 PLS4DO를 출력한다. 상기 클럭 PLS4DO는 도 1에 도시된 메모리 장치 150에 저장된 데이터의 출력을 위한 소스 클럭(source clock)으로서 사용될 수 있다.
리페어 검출부 330은 어드레스 카운터 310에 의해 생성된 어드레스 AX<14:2>를 입력하고, 상기 어드레스 AX<14:2>가 리페어 관련 어드레스인지 여부를 검출 또는 평가한다. 리페어 검출부 330은 검출 결과를 신호 Rep_En으로 출력한다.
어드레스 지연부 340은 어드레스 카운터 310에 의해 생성된 어드레스 AX<14:2>를 입력하고, 상기 어드레스 AX<14:2>를 지연하여 지연된 어드레스 ADD<14:2>를 출력한다.
플립플롭 350은 리페어 검출부 330으로부터 출력되는 신호 Rep_En를 제1 입력 단자를 통해 입력하고, 클럭 지연부 320으로부터 출력되는 클럭 PLS4DO을 제2 입력 단자를 통해 입력한다. 플립플롭 350은 상기 신호 Rep_En을 상기 클럭 PLS4DO에 응답하여 래치한 후 리페어 활성화 신호 Rep_enable로서 출력한다. 예를 들어, 플립플롭 350은 D 플립플롭으로 구현될 수 있다.
플립플롭 360은 어드레스 지연부 340으로부터 출력되는 어드레스 ADD<14:2>를 제1 입력 단자를 통해 입력하고, 클럭 지연부 320으로부터 출력되는 클럭 PLS4DO을 제2 입력 단자를 통해 입력한다. 플립플롭 360은 상기 어드레스 ADD<14:2>를 상기 클럭 PLS4DO에 응답하여 래치한 후 출력 어드레스 AX_P<14:2>로서 출력한다. 예를 들어, 플립플롭 360은 D 플립플롭으로 구현될 수 있다.
도 4a를 참조하면, 도 3a에 도시된 어드레스 생성 장치는 내부 카운팅된 어드레스가 리페어 어드레스인지 아닌지 평가하는 타이밍 이후에 내부에 리던던시(redundancy) 어드레스 또는 메인(main) 어드레스를 클럭으로 동기화하는 방식이다. 즉, 클럭 PLS4DO는 일정 시간 지연된 후 출력 어드레스 AX_P<14:2>로서 출력된다. 이러한 클럭 PLS4DO의 지연 시간은 다음의 <수학식 1>과 같이 정의될 수 있다.
도 3b는 본 발명의 실시 예에 따른 어드레스 생성 장치의 구체적인 구성을 보여주는 도면이다. 예를 들어, 이러한 어드레스 생성 장치는 도 2에 도시된 어드레스 생성 장치 200의 구체적인 구성이 될 수 있다. 이 어드레스 생성 장치는 도 3a에 도시된 어드레스 생성 장치에 의해 생성되는 데이터 출력용 소스 클럭으로서의 출력 어드레스를 보다 빠르게 출력하기 위한 것이다.
도 3b를 참조하면, 어드레스 카운터 310, 리페어(repair) 검출부 330, 어드레스 지연부 340, 플립플롭(F/F) 350 및 플립플롭 360을 포함한다.
어드레스 카운터 310은 클럭 CKCOL을 입력하고, 상기 클럭 CKCOL에 응답하여 카운트 동작을 수행하고, 카운트 동작에 대응하는 어드레스 AX<14:2>를 생성한다. 상기 클럭 CKCOL은 도 1에 도시된 메모리 장치 150에 저장된 데이터의 출력을 위한 소스 클럭(source clock) 클럭 PLS4DOC로서 사용될 수 있다.
리페어 검출부 330은 어드레스 카운터 310에 의해 생성된 어드레스 AX<14:2>를 입력하고, 상기 어드레스 AX<14:2>가 리페어 관련 어드레스인지 여부를 검출 또는 평가한다. 리페어 검출부 330은 검출 결과를 신호 Rep_En으로 출력한다.
어드레스 지연부 340은 어드레스 카운터 310에 의해 생성된 어드레스 AX<14:2>를 입력하고, 상기 어드레스 AX<14:2>를 지연하여 지연된 어드레스 ADD<14:2>를 출력한다.
플립플롭 355는 리페어 검출부 330으로부터 출력되는 신호 Rep_En를 제1 입력 단자를 통해 입력하고, 클럭 PLS4DOC(또는 CKCOL)를 제2 입력 단자를 통해 입력한다. 플립플롭 355는 상기 신호 Rep_En을 상기 클럭 PLS4DOC에 응답하여 래치한 후 리페어 활성화 신호 Rep_enable로서 출력한다. 예를 들어, 플립플롭 350은 D 플립플롭으로 구현될 수 있다.
플립플롭 365는 어드레스 지연부 340으로부터 출력되는 어드레스 ADD<14:2>를 제1 입력 단자를 통해 입력하고, 클럭 PLS4DOC(또는 CKCOL)를 제2 입력 단자를 통해 입력한다. 플립플롭 365는 상기 어드레스 ADD<14:2>를 상기 클럭 PLS4DOC에 응답하여 래치한 후 출력 어드레스 AX_P<14:2>로서 출력한다. 예를 들어, 플립플롭 365는 D 플립플롭으로 구현될 수 있다.
도 4b를 참조하면, 도 3b에 도시된 어드레스 생성 장치는 어드레스 카운팅 이전 어드레스(예; 01)를 어드레스(예; 02) 카운팅 시점에 미리 설정된 시간을 고려하여 플립플롭 365에서 동기화한다. 상기 설정된 시간은 플립플롭 365의 홀드 타임(hold time) t10으로 정해질 수 있다.
이와 같이 본 발명의 실시예에 따른 도 3b에 도시된 어드레스 생성 장치는 도 3a에 도시된 장치에서 수행되는 리페어를 평가하는 타이밍 t2를 숨긴다. 즉, 도 3b에 도시된 어드레스 생성 장치는 내부 카운팅 어드레스(counting address)를 1 사이클(cycle)(예; 2tCK) 빨리 카운팅(counting)되도록 구현함으로써, 다음 어드레스(예; 02)로 변경되기 전에 리던던시 어드레스 또는 메인 어드레스를 클럭 PLS4DOC로 동기화한다.
본 발명의 실시 예에 따른 어드레스 생성 장치는 내부 어드레스 동기화 클럭 PLS4DOC가 내부 카운팅 어드레스 AX<14:2>가 변경(예; 00에서 01로)되기 전 플립플롭 홀드 시간(F/F hold time) t10 만큼 마진(margin)을 가지도록 한다. 이를 위하여 어드레스 생성 장치는 도 3b에 도시된 바와 같이 도 3a에서의 {어드레스 카운팅 시간(address counting time) t1 + 리페어 평가 타이밍(repair evaluation timing) t2}을 1 사이클(cycle)(예; 2tCK) 안에 숨기고, 내부 어드레스 동기화 클럭 PLS4DOC가 지연 회로 없이 플립플롭 365에 직접 제공되도록 한다. 즉, 본 발명의 실시 예에 따른 어드레스 생성 장치는 내부 어드레스 동기화가 리페어 평가 시간 t2 이후에 셋업 시간 마진 기준으로 수행되지 않고, 어드레스가 변경되기 전 홀드 타임 마진 기준으로 수행되도록 함으로써, 어드레스 클럭의 주기만큼 리페어 어드레스 평가 시간을 숨길 수 있다. 다시 말하면, 본 발명의 실시 예에 따른 어드레스 생성 장치는 전체 데이터 출력 타이밍 버짓(total data out timing budget)에서 리페어 평가 시간을 줄임으로써 타이밍 버짓(timing budget)을 최소화한다.
도 5b는 본 발명의 실시 예에 따른 어드레스 생성 장치의 데이터 출력 타이밍을 보여주는 도면이다. 이 타이밍은 도 4a에 도시된 바와 같은 어드레스 생성 장치에 의해 생성된 어드레스가 도 1에 도시된 메모리 장치 150에 이용되는 경우의 데이터 출력 타이밍에 해당한다.
도 5b를 참조하면, 전체 데이터 출력 타이밍(total data out timing)(예; 533Mbps int. tAC 기준) t58은 도 5a에 도시된 일반적인 어드레스 생성 장치의 데이터 출력 타이밍 t57에 비하여 약 8ns의 개선이 있다.
도 5a를 참조하면, 데이터 출력 타이밍 t57은 t53 + t54 + t55 + t56 + t57에 의해 결정된다. 여기서 t53은 {클럭 지연 t51(예; 15ns) + 1tCK(예; 3.75ns)}이고, t54는 {어드레스 카운팅 시간(address counting time) + 라인 및 게이트 지연(line and gate delay) + 리페어 관련 지연시간 또는 리페어 마진(Rep. margin)}(예; 16.6ns)이고, t55는 {라인 및 게이트 지연(line and gate delay) + Iostrobe 신호 생성 시간(Ioprechb) + 데이터 센싱 시간(data sensing time)}(예; 14.5ns)이고, t56은 {글로벌 데이터 라인 변화(GDL(global data line) change)(또는 pipe latching 지연 시간) + 라인 지연(line delay) + 파이프 래치 전달 시간(pipe latch transfer time)}(예; 8ns)이다. t52는 데이터 경로 마진(data path margin)으로, 예를 들어 data path margin (int. tAC) = 58.1ns (15ns + 11.5*3.75ns)와 같이 정해진다. 따라서 데이터 출력 타이밍 t57은 57.9ns로 정해질 수 있다.
다시 도 5b를 참조하면, 데이터 출력 타이밍 t58은 t53 + t57 + t55 + t56 + t57에 의해 결정된다. 여기서 t53은 {클럭 지연 t51(예; 15ns) + 1tCK(예; 3.75ns)}이고, t57은 {라인 및 게이트 지연(line and gate delay) + 리페어 관련 지연시간 또는 리페어 마진(Rep. margin over 2tCK)(예; 7.5ns)}(예; 8.6ns)이고, t55는 {라인 및 게이트 지연(line and gate delay) + Iostrobe 신호 생성 시간(Ioprechb) + 데이터 센싱 시간(data sensing time)}(예; 14.5ns)이고, t56은 {글로벌 데이터 라인 변화(GDL(global data line) change)(또는 pipe latching 지연 시간) + 라인 지연(line delay) + 파이프 래치 전달 시간(pipe latch transfer time)}(예; 8ns)이다. t52는 데이터 경로 마진(data path margin)으로, 예를 들어 data path margin (int. tAC) = 58.1ns (15ns + 11.5*3.75ns)와 같이 정해진다. 따라서 데이터 출력 타이밍 t58은 49.9ns로 정해질 수 있다. 본 발명의 실시예에 따른 어드레스 생성 장치의 전체 데이터 출력 타이밍(total data out timing) t58은 도 5a에 도시된 데이터 출력 타이밍 t57에 비하여 약 8ns가 개선된다. 또한, 이러한 데이터 출력 타이밍 마진(예; 533Mbps int. tAC 기준)은 충분하기 때문에 메모리 시스템에서의 추가적인 파이프 래치(pipe latch)(예; 1단의 파이프 래치)를 필요로 하지 않는다.
전술한 바와 같이, 본 발명의 실시 예에 따른 어드레스 생성 장치는 어드레스 생성 장치는 다음 어드레스로 변경되기 전 어드레스 카운터 타임 마진을 가진 상황에서 이전 어드레스를 동기화하는 방식을 사용한다. 이에 따라 어드레스 생성 장치는 NAND 플래시와 같은 메모리 장치의 인터페이스가 점점 고속화됨에 따라, 요구되는 고속 동작을 하면서도, 칩 내부 회로의 동작 전류 및 칩 사이즈를 최소화할 수 있다. 예를 들어, 클럭 지연부의 연결 제거를 통해 0.5mA 전류 감소(current reduction), 약 8ns의 전체 데이터 출력 타이밍 버짓의 속도 개선, 그리고 데이터 출력 타이밍 의 속도 개선에 따라 파이프 래치를 1단 이상 개선할 수 있다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나 본 발명은 상기의 실시예에 한정되는 것은 아니며 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능할 것이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니될 것이며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해서 정해져야 할 것이다.
210 : 어드레스 생성기 220 : 동기화부
310 : 어드레스 카운터 330 : 리페어 검출부
340 : 어드레스 지연부 355,365 : 플립플롭(F/F)
310 : 어드레스 카운터 330 : 리페어 검출부
340 : 어드레스 지연부 355,365 : 플립플롭(F/F)
Claims (18)
- 메모리 시스템의 어드레스 생성 장치에 있어서:
클럭을 입력하여 제1 어드레스와 상기 제1 어드레스 이후의 제2 어드레스를 순차적으로 생성하는 어드레스 생성기; 및
상기 어드레스 생성기에 의한 상기 제2 어드레스의 생성 시점 이전의 미리 설정된 시점에 상기 클럭에 응답하여 상기 제1 어드레스를 동기화하여 출력 어드레스를 출력하는 동기화부를 포함하는 장치.
- 청구항 1에 있어서,
상기 제2 어드레스를 지연하여 제3 어드레스를 생성하는 어드레스 지연부; 및
상기 제2 어드레스가 리페어 어드레스인지 여부를 검출하는 리페어 검출부를 더 포함하는 장치.
- 청구항 1에 있어서, 상기 동기화부는,
상기 어드레스 지연부에 결합된 제1 입력단자;
상기 클럭을 수신하도록 결합된 제2 입력단자; 및
상기 출력 어드레스의 출력을 위한 출력단자를 포함하는 플립플롭을 포함하는 장치.
- 청구항 3에 있어서, 상기 설정된 시점은,
상기 제2 어드레스의 생성 시점으로부터 상기 플립플롭의 홀드 타임 이전의 시점으로 결정되는 장치.
- 청구항 2에 있어서, 상기 클럭에 응답하여 상기 리페어 검출부에 의한 검출 결과에 대응하는 리페어 활성화 신호를 출력하는 신호 출력부를 더 포함하는 장치.
- 청구항 5에 있어서, 상기 신호 출력부는,
상기 리페어 검출부에 결합된 제1 입력단자;
상기 클럭을 수신하도록 결합된 제2 입력단자; 및
상기 리페어 활성화 신호를 출력하는 출력단자를 포함하는 플립플롭을 포함하는 장치.
- 청구항 1에 있어서, 상기 클럭은,
상기 메모리 시스템의 데이터 출력을 위한 클럭을 포함하는 장치.
- 메모리 시스템에 사용하기 위한 어드레스 생성 방법에 있어서:
클럭을 입력하여 제1 어드레스와 상기 제1 어드레스 이후의 제2 어드레스를 순차적으로 생성하는 과정; 및
상기 제2 어드레스의 생성 시점 이전의 미리 설정된 시점에 상기 클럭에 응답하여 상기 제1 어드레스를 동기화하여 출력 어드레스를 출력하는 과정을 포함하는 방법.
- 청구항 8에 있어서,
상기 제2 어드레스를 지연하여 제3 어드레스를 생성하는 과정; 및
상기 제2 어드레스가 리페어 어드레스인지 여부를 검출하는 과정을 더 포함하는 방법.
- 청구항 8에 있어서, 상기 설정된 시점은,
상기 제2 어드레스의 생성 시점으로부터 플립플롭의 홀드 타임 이전의 시점으로 결정되는 방법.
- 청구항 9에 있어서, 상기 클럭에 응답하여 상기 리페어 검출부에 의한 검출 결과에 대응하는 리페어 활성화 신호를 출력하는 과정을 더 포함하는 방법.
- 청구항 8에 있어서, 상기 클럭은,
상기 메모리 시스템의 데이터 출력을 위한 클럭을 포함하는 방법.
- 메모리 시스템에 있어서:
데이터를 저장하고 있는 메모리 장치; 및
상기 메모리 장치에 저장된 데이터의 출력을 위한 어드레스를 생성하는 어드레스 생성 장치를 포함하고,
상기 어드레스 생성 장치는:
클럭을 입력하여 제1 어드레스와 상기 제1 어드레스 이후의 제2 어드레스를 순차적으로 생성하는 어드레스 생성기; 및
상기 어드레스 생성기에 의한 상기 제2 어드레스의 생성 시점 이전의 미리 설정된 시점에 상기 클럭에 응답하여 상기 제1 어드레스를 동기화하여 출력 어드레스를 출력하는 동기화부를 포함하는 메모리 시스템.
- 청구항 13에 있어서, 상기 어드레스 생성 장치는,
상기 제2 어드레스를 지연하여 제3 어드레스를 생성하는 어드레스 지연부; 및
상기 제2 어드레스가 리페어 어드레스인지 여부를 검출하는 리페어 검출부를 더 포함하는 메모리 시스템.
- 청구항 13에 있어서, 상기 동기화부는,
상기 어드레스 지연부에 결합된 제1 입력단자;
상기 클럭을 수신하도록 결합된 제2 입력단자; 및
상기 출력 어드레스의 출력을 위한 출력단자를 포함하는 플립플롭을 포함하는 메모리 시스템.
- 청구항 15에 있어서, 상기 설정된 시점은,
상기 제2 어드레스의 생성 시점으로부터 상기 플립플롭의 홀드 타임 이전의 시점으로 결정되는 메모리 시스템. - 청구항 14에 있어서, 상기 클럭에 응답하여 상기 리페어 검출부에 의한 검출 결과에 대응하는 리페어 활성화 신호를 출력하는 신호 출력부를 더 포함하는 메모리 시스템.
- 청구항 17에 있어서, 상기 신호 출력부는,
상기 리페어 검출부에 결합된 제1 입력단자;
상기 클럭을 수신하도록 결합된 제2 입력단자; 및
상기 리페어 활성화 신호를 출력하는 출력단자를 포함하는 플립플롭을 포함하는 메모리 시스템.
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