KR20170052802A - 액정 표시 장치 - Google Patents

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Abstract

액정 표시 장치가 제공된다. 액정 표시 장치는 단위 화소 영역에 배치된 각각 박막 트랜지스터, 상기 박막 트랜지스터에 연결되는 제1 전극 및 상기 제1 전극과 동일 층 상에 배치되는 제2 전극을 포함하는 제1 기판, 상기 제1 기판에 대향하는 제2 기판 및 상기 제1 기판 및 제2 기판 사이에 배치되는 액정 분자를 포함하는 액정층을 포함하되, 상기 제1 전극 및 제2 전극에는 서로 다른 전압이 인가되며, 상기 제1 전극 및 제2 전극의 각각은 상기 단위 화소 영역의 가장 자리 영역에 배치되는 제1 배선 전극 및 제2 배선 전극, 상기 제1 배선 전극 및 제2 배선 전극에서 일 방향으로 각각 분기되며, 서로 엇갈려 배치되는 제1 주전극 및 제2 주전극, 상기 제1 주전극 및 제2 주전극의 연장 방향에 대해 수직한 방향으로 배치되는 제1 슬릿 전극 및 제2 슬릿 전극을 가지며, 상기 제1 슬릿 전극과 제2 슬릿 전극은 서로 엇갈려 배치된다.

Description

액정 표시 장치{liquid crystal display}
본 발명은 액정 표시 장치에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극이 형성되어 있는 두 장의 표시판과 그 사이에 삽입되어 있는 액정층으로 이루어진다.
전기장 생성 전극에 인가된 전압에 의해 액정층에 전기장이 인가되며, 상기 전기장으로 인해 액정 분자들의 배열이 조절되어 입사광의 투과율 및 편광이 제어되어 영상이 표시된다.
현재, 광시야각을 달성할 수 있는 대표적인 액정 표시 방식으로서 IPS(In Plane Switching) 방식을 들 수 있다. IPS 방식은 횡전계에 의해서 액정 분자가 면 내방향으로 회전함으로써, 실효적인 광축을 면내에서 회전시켜 투과율을 제어하는 액정 구동 방식이다. IPS(In Plane Switching) 방식은 횡전계를 인가하기 때문에 다양한 방법이 제안되고 있고, 가장 일반적인 방법은 화소 전극과 공통 전극을 동일 기판에 형성하는 방법이다.
스트라이프 형상의 전극에 의한 횡전계 인가는 화소 전극과 공통 전극을 동일 평면 상에 배치시키는 방법과, 화소 전극과 공통전극이 동일 기판 상에 형성되되, 화소 전극과 공통 전극을 절연층을 사이에 두고 서로 다른 층에 배치시키는 방법 등이 있다.
본 발명이 해결하고자 하는 과제는 동일 기판 상에 서로 다른 전압을 인가 받는 두 전극을 배치시켜 수평 전계를 형성하고 상기 두 전극들에 슬릿 전극들을 엇갈려 배치시킴으로써 전극들에 형성될 수 있는 전경선의 발생을 제어하여 응답속도를 개선할 수 액정 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 액정 표시 장치는 단위 화소 영역에 배치된 각각 박막 트랜지스터, 상기 박막 트랜지스터에 연결되는 제1 전극 및 상기 제1 전극과 동일 층 상에 배치되는 제2 전극을 포함하는 제1 기판, 상기 제1 기판에 대향하는 제2 기판 및 상기 제1 기판 및 제2 기판 사이에 배치되는 액정 분자를 포함하는 액정층을 포함하되, 상기 제1 전극 및 제2 전극에는 서로 다른 전압이 인가되며, 상기 제1 전극 및 제2 전극의 각각은 상기 단위 화소 영역의 가장 자리 영역에 배치되는 제1 배선 전극 및 제2 배선 전극, 상기 제1 배선 전극 및 제2 배선 전극에서 일 방향으로 각각 분기되며, 서로 엇갈려 배치되는 제1 주전극 및 제2 주전극, 상기 제1 주전극 및 제2 주전극의 연장 방향에 대해 수직한 방향으로 배치되는 제1 슬릿 전극 및 제2 슬릿 전극을 가지며, 상기 제1 슬릿 전극과 제2 슬릿 전극은 서로 엇갈려 배치된다.
상기 박막 트랜지스터가 배치된 상기 제1 기판의 타면에 배치되는 제1 편광판, 상기 액정층과 마주하면 상기 제2 기판 일면의 타면에 배치되는 제2 편광판을 포함하되, 상기 제1 편광판의 편광축과 상기 제2 편광판의 편광축은 서로 직교하는 방향으로 배치되고, 상기 제1, 2 편광판의 편광축에 대해 상기 제1, 2 주전극은 40° 내지 50° 방향으로 연장 배치될 수 있다.
상기 제1 전극 또는 제2 전극은 IZO, ITO, IGZO 및 이들의 조합으로 이루어진 군 중 적어도 선택된 어느 하나를 포함하는 투명 전도성 재료로 배치 될 수 있다.
상기 박막 트랜지스터는, 상기 단위 화소 영역의 일방향으로 배치되는 게이트 라인, 상기 게이트 라인과 교차하는 데이터 라인이 교차하는 영역에 배치되고, 상기 게이트 라인에서 연장된 게이트 전극, 상기 데이터 라인에서 연장된 소스 전극, 상기 소스 전극과 이격되어 배치되는 드레인 전극을 포함하되, 상기 드레인 전극은 콘택홀을 통해 상기 제1 전극과 연결될 수 있다.
상기 제1 전극의 제1 배선 전극은, 상기 단위 화소 영역 일측의 가장 자리를 따라 상기 데이터 라인에 평행하게 배치되는 제1 세로 배선 전극, 상기 제1 세로 배선 전극에서 분기되어 상기 게이트 라인과 평행한 방향으로 배치되며, 상기 단위 화소 영역을 상하로 분할하는 제1 가로 배선 전극을 포함할 수 있다.
상기 제1 가로 배선 전극에서 연장 배치되는 제1 주전극은 상기 제1 가로 배선 전극에서 상방향으로 연장되는 제1 주전극과, 상기 제1 가로 배선전극에서 하방향으로 연장되는 제1 주전극은 서로 엇갈려 연장 배치 될 수 있다.
상기 제2 전극의 제2 배선 전극은, 상기 단위 화소 영역 타측의 가장 자리를 따라 상기 데이터 라인과 평행하게 배치되는 제2 세로 배선 전극, 상기 제2 세로 배선 전극의 단부에서 상기 게이트 라인에 평행한 방향으로 배치되는 제2 가로 배선 전극을 포함하며, 상기 제2 가로 배선 전극은 상기 게이트 라인에 인접하게 배치되며, 상기 게이트 라인의 상하 영역에 각각 배치 될 수 있다.
상기 제2 가로 배선 전극에서 연장 배치되는 제2 주전극은 상기 제2 가로 배선 전극에서 상방향으로 연장되는 제2 주전극과, 상기 제2 가로 배선전극에서 하방향으로 연장되는 제2 주전극은 서로 엇갈려 연장 배치 될 수 있다.
상기 제1 전극 및 제2 주전극은 복수로 배치될 수 있으며, 상기 제1 전극 및 제2 주전극은 서로 교호(交互)적으로 배치되며, 상기 제1 전극 및 제2 주전극이 소정 간격 이격된 이격영역을 포함할 수 있다.
상기 제1, 2 슬릿 전극은 서로 교호적으로 배치되며, 상기 제1 슬릿 전극과 인접한 제1 슬릿 전극 사이에는 제1 슬릿 전극과 인접한 제1 슬릿 전극을 이격시키는 제1 슬릿 영역이 배치되고, 상기 제1 슬릿 영역에 대응되는 영역에는 제2 슬릿 전극이 배치되고, 상기 제2 슬릿 전극과 인접한 제2 슬릿 전극 사이에는 상기 제2 슬릿 전극과 인접한 제2 슬릿 전극을 이격시키는 제2 슬릿 영역이 배치되고, 상기 제2 슬릿 영역에 대응되는 영역에는 제1 슬릿 전극이 배치 될 수 있다.
상기 제1 주전극 또는 상기 제2 주전극의 길이는 상기 단위 화소 영역에 크기에 따라 1 μm 내지 200 μm의 길이로 배치 될 수 있다.
상기 제1 주전극과 상기 제2 주전극의 피치(Pitch)는 2 μm 내지 20 μm의 범위로 배치 될 수 있다.
상기 제1 주전극과 상기 제2 주전극의 선폭은 0.1 μm 내지 5 μm의 범위로 배치 될 수 있다.
상기 제1 슬릿 전극 또는 상기 제2 슬릿 전극의 선폭은 0.1 μm 내지 5 μm의 범위로 배치 될 수 있다.
상기 제1 슬릿 전극과 상기 제2 슬릿 전극이 배치되는 피치(Pitch)는 0.1 μm 내지 20 μm의 범위로 배치 될 수 있다.
상기 제1 슬릿 전극과 상기 제2 슬릿 전극의 길이는 0.5 μm 내지 18 μm의 범위로 배치 될 수 있다.
상기 제1 슬릿 전극 및 상기 제2 슬릿 전극은 상기 제1, 2 주전극에 각각 연장 방향에 대해 가상의 법선에 서로 대칭되게 배치 될 수 있다.
상기 제1 슬릿 전극 및 상기 제2 슬릿 전극은 상기 제1, 2 주전극에 각각 연장 방향에 대해 가상의 법선에 서로 교호적으로 배치 될 수 있다.
상기 제1, 2 슬릿 전극은 단부가 모따기 패턴으로 배치 될 수 있다.
상기 제1, 2 편광판 중 적어도 어느 하나는 금속 패턴으로 배치되는 와이어 그리드 편광판으로 배치 될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면 화소 전극과 공통 전극에 슬릿 전극들을 엇갈려 배치시킴으로써 전극들에 형성될 수 있는 전경선의 발생을 제어하여 투과율 및 응답 속도를 개선할 수 있는 효과가 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치의 레이아웃도이다.
도 2는 도 1의 I-I' 에 따른 액정 표시 장치의 단면도이다.
도 3은 II-II' 에 따른 액정 표시 장치의 단면도이다.
도 4는 도 1의 “A” 영역의 확대 사시도이다.
도 5는 본 발명의 일실시예 따른 액정 표시 장치의 액정 거동을 나타내는 평면도이다.
도 6은 본 발명의 다른 실시예에 따른 액정 표시 장치를 도시한 레이아웃도이다.
도 7은 도 6의 III-III' 및 IV-IV' 에 따른 단면도이다.
도 8은 도 6의 V-V' 에 따른 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 액정 표시 장치의 레이아웃도이다.
도 10 내지 도 14는 본 발명의 또 다른 실시예에 따른 액정 표시 장치의 전극 구조를 도시한 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below 또는 beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있으며, 이 경우 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
이하, 도면을 참조하여 본 발명의 실시예들에 대하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치의 레이아웃도이고, 도 2는 도 1의 I-I' 에 따른 액정 표시 장치의 단면도이고, 도 3은 II-II' 에 따른 액정 표시 장치의 단면도이고, 도 4는 도 1의 “A” 영역의 확대 사시도이다.
도 1 내지 도 4을 참조하면, 액정 표시 장치(1)는 서로 마주 보고 있는 제1 패널(100) 및 제2 패널(200), 제1 패널(100) 및 제2 패널(200) 사이에 위치하는 액정층(300)을 포함한다.
액정 표시 장치(1)는 설명의 편의를 위해 하나의 화소(PX)인 단위 화소(UPX) 영역을 도시하고, 이와 관련된 게이트 라인(GL), 데이터 라인(DL)을 도시하고 있지만, 복수의 단위 화소(UPX)들이 행들과 열들의 매트릭스 타입으로 배치될 수 있다. 또한, 각 단위 화소(UPX)들에 배치되는 박막 트랜지스터(TR)는 행 방향으로 신장하는 복수의 게이트 라인(GL)들과 열 방향으로 신장하는 복수의 데이터 라인(DL)들의 교차점들 근처에 배치될 수 있다.
제1 패널(100)은 제1 기판(105), 제1 기판(105)의 일면 상에 차례로 위치하는 제1 전극 및 제1 배향막, 그리고 제1 기판(105)의 타면 상에 위치하는 제1 편광판(140)을 포함할 수 있다. 제1 패널(100)에 배치되는 상기 제1 전극은 박막 트랜지스터(TR)와 연결될 수 있다. 상기 제1 전극은 예컨대, 화소 전극(PE)일 수 있다.
그리고 제1 패널(100) 상에는 제1 전극인 화소 전극(PE)과 동일 층의 동일 평면 상에 제2 전극이 배치될 수 있고, 상기 제2 전극은 유지 전극선(Cst)과 연결될 수 있다. 상기 제2 전극은 예컨대, 공통 전극(CE)일 수 있다.
제2 패널(200)은 제2 기판(205), 제2 기판(205)의 일면 상에 배치되는 색 필터, 차광 부재(230), 오버 코트막(260), 제2 배향막, 그리고 제2 기판(205)의 타면 상에 배치되는 제2 편광판(240)을 포함할 수 있다. 제2 패널(200)에 배치되는 제2 배향막은 생략될 수 있고, 색 필터 및 차광 부재(230)는 제2 패널(200) 상에 배치된 것을 도시하였으나, 이에 한정되는 것은 아니고 제1 패널(100) 상에 배치될 수 있다. 즉, 제1 패널(100) 또는 제2 패널(200)은 박막 트랜지스터, 색 필터, 차광 부재(230) 등을 포함할 수 있다.
상술한 제1 편광판(140)은 제1 편광축을 가지고, 제2 편광팡(240)은 제2 편광축이 배치될 수 있으며, 제1 편광축과 제2 편광축은 서로 다른 방향으로 배치될 수 있다. 구체적으로, 제1 편광축과 제2 편광축은 서로 직교하는 방향으로 배치될 수 있다.
그리고 제1, 2 편광판(140, 240) 중 적어도 어느 하나는 금속 패턴이 일정 주기로 배치되는 와이어 그리드 편광자로 배치될 수 있다. 예를 들면, 상기 금속 패턴이 배치되는 와이어 그리드 편광자가 제2 패널(200) 상에 배치될 경우, 상기 금속 패턴은 제2 패널(200)의 그라운드 전극 역할을 할 수 있다. 이는 추후에 설명할 제1, 2 전극들이 제1 패널(100) 상에 배치되기 때문에 제2 패널(200) 상에는 전극이 배치되지 않는다. 따라서 제2 패널(200) 상에 금속 패턴이 배치되는 와이어 그리드 편광자를 배치시켜 정전기 방지 등을 할 수 있다. 이에 한정하는 것은 아니고, 그라운드 전극으로 사용할 수 있는 투명 전극을 제2 패널(200)의 안쪽 또는 외측에 배치시킬 수도 있다.
다시 도 1 내지 도 4를 참조하면, 단위 화소(UPX)는 대략 직사각형 형상일 수 있다. 단위 화소(UPX) 영역에 배치되는 상기 제1, 2 전극은 단위 화소(UPX) 영역을 커버하도록 배치될 수 있다. 여기서 상기 제1 전극 또는 제2 전극은 본 실시예와 같이, 단위 화소(UPX) 영역의 일부를 커버하도록 패터닝될 수도 있고, 제1 패널(100) 또는 제2 패널(200) 전체를 커버하도록 배치될 수도 있다.
제1 패널(100)과 제2 패널(200) 사이에 배치되는 액정층(300)은 음의 유전율 이방성을 갖는 액정 또는 양의 유전율 이방성을 갖는 액정을 포함할 수 있다. 이하의 실시예에서는 액정층(300)이 양의 유전율 이방성을 갖는 액정을 포함하는 경우를 예시한다. 액정층(300)의 액정 분자들(302)은 화소 전극(PE)과 공통 전극(CE) 사이에 전계가 없는 경우, 액정 분자(302)들의 장축은 대체로 배향막 표면에 수평한 방향으로 배열될 수 있다.
이하, 구체적으로 제1 패널(100) 및 제2 패널(200)을 구분하여 설명한다.
제1 패널(100)은 제1 기판(105), 게이트 라인(GL), 유지 전극선(Cst), 데이터 라인(DL), 화소 전극(PE) 및 공통 전극(CE)을 포함한다. 화소 전극(PE) 및 공통 전극(CE)은 동일층에 배치될 수 있다.
제1 기판(105)은 광학적으로 등방성을 갖는 소다석회유리(soda lime glass) 또는 보로 실리케이트 유리 등으로 이루어질 수도 있고, 또는 플라스틱 등으로 이루어질 수 있다.
제1 기판(105)에는 매트릭스 형태로 배열되는 단위 화소(UPX)들이 정의된다. 구체적으로, 단위 화소(UPX)는 단위 화소(UPX)들의 사이로 연장 배치되는 데이터 라인(DL)들 및 게이트 라인(GL)들이 교차하여 형성되는 영역으로 정의될 수 있다. 따라서 단위 화소(UPX)들은 매트릭스 형태 및 모자이크 형태 등 일정한 배열 방식을 따라 배치될 수 있다.
게이트 라인(GL)들은 제1 기판(105) 상에서 단위 화소(UPX)들 사이로 연장될 수 있다. 그리고 게이트 라인(GL)은 단위 화소(UPX) 영역 방향으로 연장 배치된 게이트 전극(110)을 구비할 수 있다.
게이트 라인(GL)들과 절연된 채로 게이트 라인(GL)들이 형성된 제1 기판(105) 상에는 데이터 라인(DL)들이 배치될 수 있다. 데이터 라인(DL)들은 게이트 라인(GL)들과 교차하며 단위 화소(UPX)들의 사이로 연장될 수 있다.
데이터 라인(DL)들은 게이트 라인(GL)들과 교차하여 배치되는 단위 화소(UPX) 영역들의 각각에는 박막 트랜지스터(TR)가 배치될 수 있다. 구체적인 예를 들면, 박막 트랜지스터(TR)는 게이트 라인(GL)에 연장 배치된 게이트 전극(110)과, 데이터 라인(DL)에 연장 배치된 소스/드레인 전극(173, 175)이 중첩된 영역 각각에 배치될 수 있다.
박막 트랜지스터(TR)는 게이트 라인(GL) 및 데이터 라인(DL)과 전기적으로 연결될 수 있다. 각 박막 트랜지스터(TR)는 각 게이트 라인(GL) 또는 각 데이터 라인(DL)을 따라 배치될 수 있으며, 게이트 라인(GL) 및 데이터 라인(DL)과 전기적으로 연결되어, 게이트 라인(GL)으로부터 인가된 제어 신호에 따라 데이터 라인(DL)으로부터 인가된 화소 전압을 출력할 수 있다.
상기한 화소 전압은 제1 전극 즉, 화소 전극(PE)에 인가될 수 있다. 그리고 화소 전극(PE)과 동일층 상에는 공통 전극(CE)이 배치될 수 있다. 이와 같이, 화소 전극(PE)과 공통 전극(CE)을 동일층 상에 배치시켜 수평 전계를 형성시켜 액정층(300)에 배치된 액정 분자(302)를 회전시킬 수 있다.
이하, 박막 트랜지스터를 중심으로 구체적인 액정 표시 장치(1)의 구조를 상세히 설명하기로 한다.
제1 기판(105) 상에 게이트 라인(GL)은 일 방향을 따라 배치될 수 있다. 그리고 게이트 라인(GL)에서 연장된 게이트 전극(110)이 배치된 영역에 박막 트랜지스터(TR)가 배치될 수 있다.
게이트 라인(GL)에 인가되는 제어신호가 지연되는 신호지연을 감소시키기 위해서 게이트 라인(GL)은 저항값이 작은 메탈로 이루어지는 것이 바람직하며, 게이트 라인(GL)의 단면적이 큰 것이 바람직하다.
그러나, 게이트 라인(GL)의 선폭이 너무 크면 단위 화소(UPX)들의 개구율이 감소될 수 있으며, 게이트 라인(GL)의 두께가 너무 두꺼우면 게이트 라인(GL)의 상부에 형성되는 다른 층들의 형성이 용이하지 못하게 될 수 있다. 따라서 게이트 라인(GL)은 상기한 개구율 감소 및 적층에 용이한 두께와 선폭을 갖도록 형성하는 것이 바람직하다.
그리고 도 1 및 도 4을 참조하면, 게이트 라인(GL)과 동일층 상에는 유지 전극선(Cst)과 기준 전압선(RL)이 배치될 수 있으나 이에 한정하는 것은 아니다.
기준 전압선(RL)은 게이트 라인(GL)에 소정 간격 이격되어 게이트 라인(GL)에 평행한 방향으로 배치될 수 있으나 이에 한정하는 것은 아니다. 예를 들면, 기준 전압선(RL)은 데이터 라인(DL)과 동일층 상에 배치될 수 있으며 데이터 라인(DL)과 평행한 방향으로 배치될 수도 있다. 유지 전극선(Cst) 또한 데이터 라인(DL)과 동일층 상에 배치될 수도 있다.
유지 전극선(Cst)은 기준 전압선(RL)과 연결 배치될 수 있다. 도면에 도시된 바와 같이, 유지 전극선(Cst)은 기준 전압선(RL)의 일부 영역에서 분기되어 단위 화소(UPX) 영역에 가장 자리를 따라 배치될 수 있다. 구체적으로 단위 화소(UPX) 영역에 가장 자리는 데이터 라인(DL) 또는 화소 전극(PE)의 일부와 중첩되는 영역일 수 있다. 즉, 유지 전극선(Cst)은 유지 전극선(Cst) 상에 배치되는 전극들과 일부 중첩되게 배치되어 유지 용량을 형성할 수 있다.
그리고, 기준 전압선(RL)의 일부는 공통 전극(CE)의 일부와 중첩되게 배치될 수 있으며, 공통 전극(CE)과 기준 전압선(RL)은 제2 콘택홀(CH2)을 통해 연결되어 공통 전극(CE) 상에 공통 전압을 인가시킬 수 있다. 구체적으로, 기준 전압선(RL)은 공통 전극(CE)의 제2 가로 배선 전극(H-LCE)의 일부에 제2 콘택홀(CH2)을 통해 연결될 수 있다. 따라서 기준 전압선(RL), 유지 전극선(Cst) 및 공통 전극(CE)에는 동일한 전압이 인가될 수 있다.
구체적으로 공통 전극(CE)의 제2 가로 배선 전극(H-LCE) 중 적어도 어느 하나에는 기준 전압선(RL)이 중첩되도록 배치될 수 있다. 기준 전압선(RL)과 제2 가로 배선 전극(H-LCE) 중 적어도 어느 하나는 제2 콘택홀(CH2)을 통해 서로 연결될 수 있다.
또한, 기준 전압선(RL)은 유지 전극선(Cst)과 서로 연결되어 있으며, 유지 전극선(Cst)은 데이터 라인(DL)과 평행한 방향으로 배치되어 데이터 라인의 일부와 중첩되게 배치될 수 있고, 화소 전극(PE)의 제1 세로 배선 전극(V-LPE)에 일부가 중첩되도록 배치될 수 있다. 그리고 유지 용량은 서로 다른 전압을 갖는 전극들이 서로 중첩되는 면적이 크면 클수록 증가시킬 수 있으므로 유지 전극선(Cst)은 유지 용량을 형성하기 위해서 제1 세로 배선 전극(V-LPE) 또는 제1 가로 배선 전극(H-LPE)에 적어도 일부가 중첩되게 배치할 수 있다.
게이트 라인(GL), 유지 전극선(Cst) 및 기준 전압선(RL)은 동일한 물질로 동일한 층 위에 형성될 수 있다. 게이트 라인(GL) 유지 전극선(Cst) 및 기준 전압선(RL)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 등으로 이루어질 수 있다.
또한, 게이트 라인(GL), 유지 전극선(Cst) 및 기준 전압선(RL)은 물리적 성질이 다른 두 개의 도전막(미도시)을 포함하는 다중막 구조를 가질 수 있다. 이 중 한 도전막은 게이트 라인(GL), 유지 전극선(Cst) 및 기준 전압선(RL)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄(Al) 계열 금속, 은(Ag) 계열 금속, 구리(Cu) 계열 금속 등으로 이루어질 수 있다.
다시 도 1 및 도 2를 참조하면, 게이트 라인(GL), 유지 전극선(Cst) 및 기준 전압선(RL)이 배치된 제1 기판(105)의 전면(whole surface)에 게이트 절연막(120)이 배치될 수 있다. 게이트 절연막(120)은 산화 규소(SiOx) 또는 질화 규소(SiNx) 등으로 형성될 수 있다.
게이트 절연막(120) 상에는 반도체층(160)이 배치될 수 있다. 반도체층(160)은 게이트 전극(110)과 적어도 일부가 중첩되도록 배치될 수 있다. 여기서 반도체층(160)은 비정질 실리콘(a-silicon), 다결정 실리콘(poly-silicon) 또는, 산화 아연(ZnO) 등을 포함하는 산화물 반도체로 형성될 수 있다.
반도체층(160) 위에는 복수의 저항성 접촉 부재(ohmic contact, 165)가 형성될 수 있다.
저항성 접촉 부재(165) 및 게이트 절연막(120) 상에는 소스 전극(173)을 포함하는 복수의 데이터 라인(DL), 소스 전극(173)과 소정 간격 이격되어 배치되는 드레인 전극(175)을 포함하는 데이터 도전체가 형성될 수 있다.
그리고, 반도체층(160) 상에 배치되는 상기 데이터 도전체는 게이트 라인(GL)을 교차하도록 가로질러 세로 방향으로 뻗어 있는 데이터 라인(DL)을 포함할 수 있다. 상기한 데이터 도전체 및 그 아래에 위치되어 있는 반도체층(160) 및 저항성 접촉 부재(165)는 하나의 마스크를 이용하여 동시에 형성될 수 있다.
데이터 라인(DL)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트 라인(GL)과 교차할 수 있다. 각 데이터 라인(DL)은 게이트 전극(110)을 향하여 뻗어 있으며, 서로 연결되어 있는 소스 전극(173)을 포함할 수 있다. 그리고 상기 데이터 도전체는 데이터 라인(DL)에 연결된 소스 전극(173)과 마주보고 이격되어 형성된 드레인 전극(175)를 포함할 수 있다. 드레인 전극(175)의 끝 부분은 "U" 자 형태로 굽은 소스 전극(173)으로 일부가 둘러싸여 있다. 드레인 전극(175)의 타 끝 부분은 화소 전극(PE)에 일부 중첩되게 배치되고, 제1 콘택홀(CH1)을 통해 화소 전극(PE)에 연결될 수 있다. 구체적으로, 드레인 전극(175)의 끝 단부는 제1 콘택홀(CH1)을 통해 화소 전극(PE)의 제1 세로 배선 전극(V-LPE)에 연결될 수 있다.
반도체층(160)은 소스 전극(173)과 드레인 전극(175) 사이의 채널 영역을 제외하고는 상기 데이터 도전체 및 그 하부의 저항성 접촉 부재(165)와 실질적으로 동일한 평면 모양을 배치될 수 있다. 즉, 반도체층(160)에는 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 상기 데이터 도전체에 의해 가리지 않고 노출된 부분이 있다.
데이터 라인(DL)은 전술한 바와 같이, 반도체층(160)과 직접 접촉하여 오믹 컨택(Ohmic contact)을 형성할 수 있다. 데이터 라인(DL)은 반도체층(160)과 오믹 컨택 역할을 수행하도록 저저항 물질로 이루어진 단일층일 수 있다. 예를 들어 데이터 라인(DL)은 Cu, Al, 또는 Ag로 이루어질 수 있다.
다만, 반도체층(160)과 오믹 컨택 특성을 향상시키기 위해 데이터 라인(DL)은 Ni, Co, Ti, Ag, Cu, Mo, Al, Be, Nb, Au, Fe, Se, 또는 Ta 등으로 이루어진 단일막 또는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 Ta/Al, Ta/Al, Ni/Al, Co/Al, Mo(Mo 합금)/Cu, Mo(Mo 합금)/Cu, Ti(Ti 합금)/Cu, TiN(TiN 합금)/Cu, Ta(Ta 합금)/Cu, TiOx/Cu 등과 같은 이중막 또는 Ti/Al/Ti, Ta/Al/Ta, Ti/Al/TiN, Ta/Al/TaN, Ni/Al/Ni, Co/Al/Co 등과 같은 삼중막을 들 수 있다.
이와 같이, 게이트 전극(110), 소스 전극(173) 및 드레인 전극(175)은 반도체층(160)과 함께 박막 트랜지스터(thin film transistor, TR)를 이루며, 적어도 하나 이상의 박막 트랜지스터(TR)는 단위 화소(UPX) 영역에 각각 배치될 수 있다. 박막 트랜지스터(TR)의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 반도체층(160)에 형성될 수 있다. 따라서 본 실시예에 따른 액정 표시 장치(1)는 하나의 단위 화소(PX) 영역에 하나의 박막 트랜지스터(TR)를 갖는 원-픽셀 구조로 배치시킴으로써 개구율이 향상시킬 수 있고, 투과율을 향상시킬 수 있다.
상기 데이터 도전체 및 노출된 반도체층(160) 상에는 보호막이 배치될 수 있다. 상기 보호막은 무기막 또는 유기막으로 형성될 수 있다. 또는 반도체층(160)을 보호하기 위하여 하부 무기막(180P)과 상부 유기막의 이중막 구조를 가질 수도 있다. 또는 하부에 하부 무기막(180P), 하부 무기막(180P) 상에 유기막(180), 유기막(180) 상에 또 다른 상부 무기막(180q)의 3중막으로 형성할 수도 있다. 여기서 상기 보호막에 사용되는 유기막(180)은 색 필터가 사용될 수도 있다. 또는 유기막의 색필터 상에 기생 캐패시던스 문제점 및 평탄면을 형성하기 색필터 상에 평탄막으로 또 다른 유기막을 더 배치시킬 수도 있다.
구체적인 예를 들어 상기 데이터 도전체 및 노출된 반도체층(160) 부분 상에는 질화규소 또는 산화규소 등의 무기 절연물로 만들어질 수 있는 하부 무기막(180P)이 배치될 수 있다. 이하, 용어의 통일을 위해 하부 무기막(180P)은 하부 보호막(180P)으로, 상부 무기막(180q)은 상부 보호막(180q)으로 명칭한다.
하부 보호막(180P) 상에는 보호막으로 유기막(180)을 사용할 수 있다. 여기서 유기막(180)으로 색필터를 사용할 수 있다. 또는 색필터를 배치하고 색필터 상에 투명한 유기막을 더 배치할 수 있다. 즉, 색필터 상에 배치되는 유기막은 선택적으로 배치할 수 있다.
상기 색필터는 이웃하는 데이터 라인(DL) 사이를 따라서 세로 방향으로 길게 뻗어 형성되어 있으며, 각 상기 색필터는 적색, 녹색 및 청색의 삼원색 등 기본색(primary color) 중 하나를 표시할 수 있으며, 각 상기 색필터는 데이터 라인(DL)의 위에서 서로 중첩되어 배치될 수 있다. 상기 색필터 상부에는 평탄화를 위한 또 다른 유기막이 더 배치될 수 있다.
상기 색필터 및 개구부에 의하여 노출된 하부 보호막(180P) 위에는 상부 보호막(180q)이 배치될 수 있다. 상부 보호막(180q)은 상기 색필터가 들뜨는 것을 방지하고 상기 색필터로부터 유입되는 용제(solvent)와 같은 유기물에 의한 액정층(300)의 오염을 억제하여 화면 구동 시 초래할 수 있는 잔상과 같은 불량을 방지할 수 있다. 상기한 상부 보호막(180q)은 질화 규소 또는 산화 규소 등의 무기 절연물 또는, 유기 물질로 만들어질 수 있다.
하부 보호막(180P), 상기 색필터 및 상부 보호막(180q)에는 드레인 전극(175)의 끝 부분과 화소 전극(PE)의 끝 부분을 각각 연결시키는 제1 콘택홀(CH1)이 배치될 수 있다.
상부 보호막(180q) 상에는 화소 전극(PE) 및 공통 전극(CE)이 배치될 수 있다. 여기서 화소 전극(PE) 및 공통 전극(CE)은 ITO, IGZO 또는 IZO 등의 투명 도전체로 이루어질 수 있다.
화소 전극(PE)은 각 게이트 라인(GL)과 데이터 라인(DL)에 의해 정의되는 단위 화소(UPX) 영역에 각각 배치될 수 있다. 화소 전극(PE)은 게이트 신호에 의해 제어되는 박막 트랜지스터(TR)들을 통해 데이터 전압을 인가 받을 수 있다. 다시 말해 도 1에서와 같이 배치된 화소 전극(PE)은 제1 콘택홀(CH1)을 통하여 각기 드레인 전극(175)과 연결되어 있으며 드레인 전극(175)으로부터 데이터 전압을 인가 받을 수 있다.
그리고, 공통 전극(CE) 또한 각 게이트 라인(GL)과 데이터 라인(DL)에 의해 정의되는 단위 화소(UPX) 영역에 각각 배치될 수 있다. 공통 전극(CE)은 제2 콘택홀(CH2)을 통해 기준 전압선(RL) 또는 유지 전극선(Cst)에 연결될 수 있다. 따라서 공통 전극(CE)은 제2 콘택홀(CH2)로 통해 기준 전압선(RL)에서 제공된 공통 전압을 인가 받을 수 있다. 여기서, 화소 전극(PE)에 인가되는 화소 전압과 공통 전극(CE)에 인가되는 공통 전압은 서로 상이한 전압이 인가될 수 있다.
상기와 같이 배치된 드레인 전극(175)을 통해 화소 전압을 인가받은 화소 전극(PE)과, 기준 전압선(RL)을 통해 공통 전압을 인가받은 공통 전극(CE)은 각각 단위 화소(UPX) 영역의 동일층 상에서 서로 엇갈려 배치될 수 있다.
따라서, 공통 전극(CE) 및 화소 전극(PE)은 서로 다른 전압이 인가되어 상기 두 전극 사이에서 수평 전계를 생성할 수 있게 되고, 상기 수평 전계는 제1 패널(100)과 제2 패널(200) 사이에 배치된 액정층(300)의 액정 분자(302)들을 회전시킬 수 있다.
보다 구체적으로 화소 전극(PE) 및 공통 전극(CE)의 배치 관계를 상세히 설명하기 위해 도 1 및 도 4를 참조하면, 화소 전극(PE)은 단위 화소(UPX) 영역에 배치되는 제1 배선 전극(LPE), 제1 배선 전극(LPE)에서 분기되는 제1 주전극(MPE), 제1 주전극(MPE)에서 분기되어 제1 주전극(MPE)에서 법선 방향으로 배치되는 제1 슬릿 전극(SPE)을 포함할 수 있다. 그리고 제1 슬릿 전극(SPE)과 이웃한 제1 슬릿 전극(SPE) 사이에는 제1 슬릿 전극(SPE)들을 서로 이격시키는 제1 슬릿 영역(SA1)이 배치될 수 있다.
한편, 공통 전극(CE)은 단위 화소(UPX) 영역에 배치되는 제2 배선 전극(LCE), 제1 배선 전극(LCE)에서 분기되는 제2 주전극(MCE), 제1 주전극(MCE)에서 분기되어 제1 주전극(MCE)에서 법선 방향으로 배치되는 제2 슬릿 전극(SCE)을 포함할 수 있다. 그리고 제2 슬릿 전극(SCE)과 이웃한 제2 슬릿 전극(SCE) 사이에는 제2 슬릿 전극(SCE)들을 서로 이격시키는 제2 슬릿 영역(SA2)이 배치될 수 있다.
화소 전극(PE)의 제1 주전극(MPE)과 공통 전극(CE)의 제2 주전극(MCE)은 서로 소정 간격 이격되어 배치되어 있으며, 서로 엇갈려 배치될 수 있다. 여기서 상기 소정 간격 이격된 이격 영역(DA)에는 제1, 2 슬릿 전극(SPE, SCE)들이 배치될 수 있다. 그리고 제1 슬릿 전극(SPE)과 제2 슬릿 전극(SCE)은 서로 교호적으로 배치될 수 있다.
먼저, 화소 전극(PE)에 대해서 설명하면, 화소 전극(PE)의 제1 배선 전극(LPE)은, 단위 화소(UPX) 영역의 일측을 따라 배치되며 데이터 라인(DL)에 평행하게 배치되는 제1 세로 배선 전극(V- LPE), 제1 세로 배선 전극(V-LPE)에서 분기되어 게이트 라인(GL)에 평행하게 배치되는 제1 가로 배선 전극(H-LPE)을 포함할 수 있다.
예를 들어, 제1 가로 배선 전극(H-LPE)은 제1 세로 배선 전극(V-LPE)의 길이 방향에 대해서 수직한 방향으로 배치될 수 있다. 제1 가로 배선 전극(H-LPE)은 제1 세로 배선 전극(V-LPE)의 길이에 대해 소정 영역에서, 예를 들어 1/2 지점에서 분기되어 단위 화소(UPX) 영역을 상하 방향으로 분할시킬 수 있다. 여기서 단위 화소(UPX) 영역은 제1 가로 배선 전극(H-LPE)으로 분할된 단위 화소(UPX) 영역의 상부를 상부 영역으로 명칭하고, 제1 가로 배선 전극(H-LPE)으로 분할된 단위 화소(UPX) 영역의 하부를 하부 영역으로 명칭한다.
화소 전극(PE)은 상기 상부 영역 및 하부 영역에 배치되는 제1 주전극(MPE)을 포함할 수 있다. 단위 화소(UPX) 영역의 상기 상부 영역에 배치되는 제1 주전극(MPE)은 제1 세로 배선 전극(V-LPE) 및 제1 가로 배선 전극(H-LPE)에서 분기되며, 제1 세로 배선 전극(V-LPE) 및 제1 가로 배선 전극(H-LPE)을 기준으로 135°방향으로 배치될 수 있다. 또한 단위 화소(UPX) 영역의 하부 영역에 배치되는 제1 주전극(MPE)은 제1 세로 배선 전극(V-LPE) 및 제1 가로 배선 전극(H-LPE)을 기준으로 225°방향으로 배치될 수 있다.
여기서 제1 주전극(MPE)은 제1 세로 배선 전극(V-LPE) 및 제1 배선 전극(H-LPE)에 대해 135°또는 225°의 배치 각도에 한정하는 것은 아니고, 각각 130° 내지 140° 또는, 220° 내지 230°로 배치될 수 있다. 이와 같이, 제1 주전극(MPE)을 하나의 단위 화소(UPX) 영역에서 서로 다른 길이 방향을 갖도록 배치시킴으로써 복수의 도메인(domain)을 형성하여 액정 표시 장치(1)의 광시야각을 구현할 수 있다.
화소 전극(PE)은 제1 주전극(MPE)에서 분기되는 제1 슬릿 전극(SPE)을 포함할 수 있다. 제1 슬릿 전극(SPE)은 제1 주전극(MPE)의 길이 방향에 대해서 법선 방향에 평행한 방향으로 배치될 수 있다. 제1 슬릿 전극(SPE)은 이격 영역(DA)에 배치될 수 있다.
제1 슬릿 전극(SPE)은 제1 주전극(MPE)의 길이 방향에 대해서 일측부와, 타측부에서 각각 분기될 수 있다. 여기서 제1 주전극(MPE)의 길이 방향에 대해서 일측부 및 타측부에서 분기된 제1 슬릿 전극(SPE)은 서로 대응되도록 배치될 수 있다.
또한, 제1 슬릿 전극(SPE)은 인접한 제1 슬릿 전극(SPE)과 서로 이격되고, 상기한 이격된 영역을 제1 슬릿 영역(SA1)으로 정의한다. 여기서 제1 슬릿 영역(SA1)에는 공통 전극(CE)의 제2 슬릿 전극(SCE)이 대응되도록 배치될 수 있다. 따라서 화소 전극(PE)의 제1 슬릿 전극(SPE)과, 공통 전극(CE)의 제2 슬릿 전극(SCE)은 서로 교호적으로 배치될 수 있다.
다음으로, 공통 전극(CE)은 화소 전극(PE)과 유사하게 배치되며, 다른 점 및 배치 관계는 화소 전극(PE)을 중심으로 설명하기로 한다. 공통 전극(CE)은 제2 배선 전극(LCE), 제2 주전극(MCE), 제2 슬릿 전극(SCE)을 포함할 수 있다.
공통 전극(CE)의 제2 배선 전극(LCE)은 제1 세로 배선 전극(V-LPE)에 평행한 방향으로 배치되는 제2 세로 배선 전극(V-LCE) 및, 제2 세로 배선 전극(V-LCE)의 단부에서 분기하여 제1 가로 배선 전극(H-LPE)에 평행한 방향으로 배치되는 제2 가로 배선 전극(H-LCE)을 포함할 수 있다.
제2 세로 배선 전극(V-LCE)은 단위 화소(UPX) 영역에서 제1 세로 배선 전극(V-LPE)이 배치된 일측에 대해서 타측에 배치되며, 데이터 라인(DL)에 평행하게 배치될 수 있다.
제2 가로 배선 전극(H-LCE)은 제2 세로 배선 전극((V-LCE)의 단부에서 각각 분기되어 단위 화소(UPX) 영역의 상기 상부 영역의 상측 및 상기 하부 영역의 하측에 각각 배치될 수 있다. 상기 상부 영역 또는 하부 영역에 배치된 제2 가로 배선 전극(H-LCE) 중 어느 하나는 기준 전압선(RL)에 적어도 일부가 중첩되게 배치될 수 있다.
제2 세로 배선 전극(V-LCE) 중에서 제1 가로 배선 전극(H-LPE)에 인접하는 영역의 제2 세로 배선 전극(V-LCE)은 쉐브론 형상으로 배치될 수 있으며, 쉐브론 형상의 꼭지점이 제1 가로 배선 전극(H-LPE)을 향하도록 배치될 수도 있다.
그리고, 공통 전극(CE)은 제2 배선 전극(LCE)에서 분기되는 제2 주전극(MCE)을 포함할 수 있다. 제2 주전극(MCE)은 제1 주전극(MPE)의 길이 방향에 대해 평행한 방향으로 배치될 수 있다. 제2 주전극(MCE)이 제1 주전극(MPE)에 대해 평행하게 배치시키기 위해서, 제2 주전극(MCE)은 제2 세로 배선 전극(V-LCE) 및 상기 상부 영역의 제2 가로 배선 전극(H-LCE)을 기준으로 315° 방향으로 배치될 수 있다. 이에 한정하는 것은 아니고, 상부 영역에 배치된 제2 주전극(MCE)은 310° 내지 320° 범위의 각도로 배치될 수 있다.
그리고 제2 주전극(MCE)은 제2 세로 배선 전극(V-LCE) 및 상기 하부 영역의 제2 가로 배선 전극(H-LCE)을 기준으로 45° 방향으로 배치될 수 있다. 이에 한정하는 것은 아니고, 하부 영역에 배치된 제2 주전극(MCE)은 40° 내지 50° 범위의 각도로 배치될 수 있다.
평행한 방향으로 배치되는 제1 주전극(MPE)과 제2 주전극(MCE)은 교호적으로 배치될 수 있다. 다시 말해, 제2 주전극(MCE)은 제1 주전극(MPE)과 이웃한 제1 주전극(MPE) 사이에 배치될 수 있다. 그리고 제2 주전극(MCE) 및 제1 주전극(MPE)은 소정 간격 이격된 공간을 두고 배치될 수 있다. 여기서 제1 주전극(MPE)과 제2 주전극(MCE) 사이 공간에 이격 영역(DA)이 형성될 수 있다.
이와 같이 교호적으로 배치되는 제1 주전극(MPE)과 제2 주전극(MCE)의 피치(Pitch)는 2 μm 내지 20 μm의 범위로 배치될 수 있다. 제1 주전극(MPE)과 제2 주전극(MCE)의 피치(Pitch)의 범위가 커지면 투과율은 높일 수 있으나, 응답 속도가 저하될 수도 있다. 그래서 응답 속도 및 투과율 등을 고려하여 제1 주전극(MPE)과 제2 주전극(MCE)의 피치(Pitch)는 2 μm 내지 15 μm 범위로 배치시킬 수 있다. 또한, 상기한 제1 주전극(MPE)과 제2 주전극(MCE)의 피치(Pitch)를 조절하여 하이 영역 및 로우 영역을 갖는 화소를 구현할 수도 있다.
여기서 상기한 제1 주전극(MPE)과 제2 주전극(MCE)의 선폭은 각각 0.1 μm 내지 5 μm의 범위로 배치될 수 있다. 또한, 제1 주전극(MPE)과 제2 주전극(MCE)의 길이는 단위 화소(UPX) 영역의 크기에 따라 1 μm 내지 200 μm의 길이로 배치될 수 있다.
또한 공통 전극(CE)은 제2 주전극(MCE)의 길이 방향에 대해 법선 방향에 평행한 방향으로 배치되는 제2 슬릿 전극(SCE)을 포함할 수 있다. 제2 슬릿 전극(SCE)은 제1 슬릿 전극(SPE)과 동일하게 이격 영역(DA)에 배치될 수 있다.
제2 슬릿 전극(SCE)은 제1 슬릿 전극(SPE)과 이웃한 제1 슬릿 전극(SPE) 사이에 배치될 수 있다. 구체적으로, 제1 슬릿 전극(SPE)과 이웃한 제1 슬릿 전극(SPE) 사이에는 제1 슬릿 전극(SPE)들을 서로 이격시키는 제1 슬릿 영역(SA1)이 배치될 수 있고, 제1 슬릿 영역(SA1)에 대응되는 영역에는 제2 슬릿 전극(SCE)이 배치될 수 있다.
또한, 제2 슬릿 전극(SCE)과 이웃한 제2 슬릿 전극(SCE) 사이에는 제2 슬릿 전극(SCE)들을 서로 이격시키는 제2 슬릿 영역(SA2)이 배치될 수 있고, 제2 슬릿 영역(SA2)에 대응되는 영역에는 제1 슬릿 전극(SPE)이 배치될 수 있다. 즉, 제1 슬릿 전극(SPE)과 제2 슬릿 전극(SCE)은 교호적으로 배치될 수 있다.
여기서 제1 슬릿 영역(SA1) 또는 제2 슬릿 영역(SA2) 각각에까지 제1 슬릿 전극(SPE) 또는 제2 슬릿 전극(SCE)은 배치될 수도 있고, 상기 영역까지 배치되지 않을 수도 있다. 예를 들면, 제1 슬릿 전극(SPE) 및 제2 슬릿 전극(SCE)의 단부는 가상의 동일선 상에 배치될 수도 있다.
제1 슬릿 전극(SPE) 또는 제2 슬릿 전극(SCE)은 제1 주전극(MPE) 또는 제2 주전극(MCE) 각각의 길이 방향에 대해서 법선에 평행하게 배치되에 있어 제1 주전극(MPE) 또는 제2 주전극(MCE)의 길이 방향에 일측에 분기된 제1, 2 슬릿 전극(SPE, SCE)은 타측에 분기된 제1, 2 슬릿 전극(SPE, SCE)이 마주보도록 배치될 수도 있으나, 이에 한정하는 것은 아니다. 제1, 2 슬릿 전극(SPE, SCE)은 제1, 2 주전극(MPE, MCE)을 기준으로 서로 엇갈려 배치될 수도 있다.
상기와 같이, 교호적으로 배치된 제1 슬릿 전극(SPE)과 제2 슬릿 전극(SCE)의 피치는 0.1 μm 내지 20 μm의 범위로 배치될 수 있으나 이에 한정하는 것은 아니다. 예를 들면, 제1 슬릿 전극(SPE)과 제2 슬릿 전극(SCE)의 피치가 커지면 응답 속도가 늦어질 수 있고, 너무 작으면 노광에 의한 제조가 어려울 수 잇다. 따라서, 응답 속도, 제조 공정 등을 고려하여 제1 슬릿 전극(SPE)과 제2 슬릿 전극(SCE)의 피치는 1 μm 내지 10 μm의 범위로 배치시킬 수 있다.
그리고, 제1 슬릿 전극(SPE) 및 제2 슬릿 전극(SCE)의 선폭은 0.1 μm 내지 5 μm의 범위로 배치될 수 있으나 이에 한정하는 것은 아니다. 예를 들어, 제1 슬릿 전극(SPE) 및 제2 슬릿 전극(SCE)의 선폭이 작을수록 투과율을 향상시킬 수 있다. 그러나 제1 슬릿 전극(SPE) 및 제2 슬릿 전극(SCE)의 선폭이 너무 작게 되면 배선 저항이 증가할 수 있고, 단선 등의 불량이 발생할 수 있으므로 제조 비용이 증가할 수 있다. 따라서 배선저항, 단선 불량 등을 고려하여 제1 슬릿 전극(SPE) 및 제2 슬릿 전극(SCE)의 선폭은 0.5 μm 내지 3 μm 범위로 배치시킬 수 있다.
또한, 제1 슬릿 전극(SPE) 및 제2 슬릿 전극(SCE)의 길이는 0.5 μm 내지 18 μm의 범위로 배치될 수 있으나 이에 한정하는 것은 아니다. 예를 들어, 제1 슬릿 전극(SPE)과 제2 슬릿 전극(SCE)의 길이가 너무 길어 지면 투과율이 저하될 수 있고, 너무 짧아지면 응답 속도가 저하되고, 전경(disclination)이 발생되는 영역이 선 형상으로 발생되어 얼룩 불량(Bruising)이 발생할 수 있다. 따라서 투과율, 응답속도 및 얼룩 불량(Bruising)등의 발생 문제를 고려하여 제1 슬릿 전극(SPE) 및 제2 슬릿 전극(SCE)의 길이는 1 μm 내지 9 μm 범위로 배치시킬 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 액정 표시 장치(1)는 화소 전극(PE)과 공통 전극(CE)을 제1 기판(105)의 동일층 상에 배치시켜 수평 전계를 형성하여 광시야각을 이룰 수 있고, 제1, 2 슬릿 전극(SPE, SCE)들을 엇갈려 배치시킴으로써 전극들에 형성될 수 있는 전경선의 발생을 제어하여 응답속도를 개선할 수 있다.
도 5는 본 발명의 일실시예 따른 액정 표시 장치의 액정 거동을 나타내는 평면도이다. 여기서 도 5는 중복설명을 회피하기 위해 도 1 내지 도 4를 인용하여 설명하기로 한다.
도 5를 참조하면, 액정 표시 장치(1)의 단위 화소(UPX) 영역에는 동일 평면 상에 제1 전극과 제2 전극이 배치될 수 있다. 상기 제1 전극은 화소 전극(PE)일 수 있고, 상기 제2 전극은 공통 전극(CE)일 수 있다.
화소 전극(PE)과, 공통 전극(CE)에는 서로 다른 전압이 인가되어 두 전극의 전위차가 발생되어 두 전극 사이에 수평 전계가 형성될 수 있다.
여기서 화소 전극(PE)과, 공통 전극(CE)에는 주전극(MPE, MCE)들 및 슬릿 전극(SPE, SCE)들이 각각 포함하고 있으며 상기한 주전극(MPE, MCE)들 및 슬릿 전극(SPE, SCE)들은 교호적으로 배치되어 있다. 이와 같이, 주전극(MPE, MCE)들 및 슬릿 전극(SPE, SCE)들이 엇갈려 배치되는 경우, 액정 분자들을 다양한 방향으로 제어 가능하여 시야각을 더 향상시킬 수 있다.
이에 따라 제1 슬릿 전극(SPE)과 제2 슬릿 전극(SCE) 사이, 제1, 2 슬릿 전극(SPE, SCE)과 제1, 2 주전극(MPE, MCE) 사이에서는 수평 전계가 형성될 수 있다. 각 전극들 사이에 형성된 수평 전계에 의해서 양의 유전률 이방성을 갖는 액정 분자(302)들의 장축이 수평 전계 형성 방향에 평행하게 배열될 수 있다.
여기서 제1 슬릿 전극(SPE)은 제2 슬릿 전극(SCE) 사이에서도 수평 전계(EF)를 형성할 수 있지만, 제1 슬릿 전극(SPE) 또는 제2 슬릿 전극(SCE) 각각은 인접한 제1, 2 주전극(MPE, MCE)과도 수평 전계(EF)를 형성할 수 있다. 상기한 제1 슬릿 전극(SPE) 또는 제2 슬릿 전극(SCE) 각각은 인접한 제1, 2 주전극(MPE, MCE)과도 수평전계는 제1 슬릿 전극(SPE) 또는 제2 슬릿 전극(SCE)의 단부와, 제1, 2 주전극(MPE, MCE) 사이에 액정 분자(302)의 배열이 변경되는 전경(disclination)이 발생될 수 있다.
상기한 전경은 액정 표시 장치(1)의 투과율 및 응답 속도를 저하시키는 요인될 수 있다. 본 실시예와 종래와 비교하면, 종래의 전경은 선형상으로 형성되어 투과율을 저하시킬 수 있었다. 반면, 본 실시예에서는 상기한 전경이 제1 슬릿 영역(SA1), 제2 슬릿 영역(SA2)에 형성되어 점 형상의 전경(dsA)을 형성할 수 있다.
이에 따라 제1 슬릿 영역(SA1), 제2 슬릿 영역(SA2)에 점 형상의 전경(dsA)을 형성함에 따라 전경 제어가 용이해져 액정 표시 장치(1)의 투과율 및 응답 속도를 개선할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 액정 표시 장치를 도시한 레이아웃도이고, 도 7은 도 5의 III-III' 및 IV-IV' 에 따른 단면도이고, 도 8은 V-V' 에 따른 단면도이다.
여기서 도 6 내지 8은 용이한 설명 및 중복을 회피하기 위해 도 1 내지 도 5를 인용하여 설명하기로 한다.
여기 도 6 내지 도 8은 용이한 설명 및 중복을 회피하기 위해 도 1 내지 도 5를 인용하여 설명한다.
도 6 내지 도 8을 참조하면, 게이트 라인(GL) 및 데이터 라인(DL1)이 교차하는 영역에 제1 박막 트랜지스터(TR1)가 배치될 수 있고, 게이트 라인(GL) 및 신호 라인(DL2)이 교차하는 영역에 제2 박막 트랜지스터(TR2)가 배치될 수 있다.
먼저, 제1 기판(105) 상에는 게이트 라인(GL)이 배치되고, 게이트 라인(GL)과 동일층에 배치되는 유지 전극선(Cst)이 단위 화소(UPX) 영역의 가장 자리에 배치될 수 있다. 그리고 유지 전극선(Cst) 및 게이트 라인(GL)이 배치된 층 상에 게이트 절연막(120)이 배치될 수 있다.
게이트 절연막(120) 상에는 반도체층(160), 저항성 접촉 부재(165)이 배치될 수 있다. 반도체층(160), 저항성 접촉 부재(165)는 게이트 라인(GL)에서 연장되어 돌출된 게이트 전극(110)에 중첩되게 배치될 수 있다.
저항성 접촉 부재(165) 상에는 데이터 라인(DL1)이 배치될 수 있다. 데이터 라인(DL1)은 소스/드레인 전극(163, 165)이 연결될 수 있다. 데이터 라인(DL1)과 평행한 방향으로 배치되는 신호 라인(DL2)이 더 배치될 수 있다. 신호 라인(DL2)은 데이터 라인(DL1)과 동일층에 배치될 수 있으며, 데이터 라인(DL1)과 동일한 공정을 형성될 수 있다. 따라서 신호 라인(DL2)의 하부에는 데이터 라인(DL1)의 형성과 유사하게 반도체층(160) 및 저항성 접촉 부재(165)가 남아 있을 수 있다.
데이터 라인(DL1)에서 제1 전극에 인가되는 전압과 신호 라인(DL2)에서 제2 전극에 인가되는 전압은 서로 상이할 수 있다. 이하 제1 전극은 화소 전극(PE), 제2 전극은 공통 전극(CE)으로 명칭한다.
이와 같이, 상이한 전압이 인가되는 화소 전극(PE) 및 공통 전극(CE) 사이에서는 전위차에 의한 수평 전계가 형성될 수 있다. 상기한 수평 전계는 제1 패널(100)과 제2 패널(200) 사이에 배치된 액정층(300)의 액정 분자(302)를 회전시킬 수 있다.
데이터 라인(DL1) 및 신호 라인(DL2)이 배치된 제1 기판(105) 상에는 하부 보호막(180P)이 배치될 수 있다. 하부 보호막(180P) 상에는 기준 전압선(RL)이 배치될 수 있으며, 기준 전압선(RL)은 단위 화소(UPX)의 가장 자리를 따라 배치될 수 있다. 그리고 기준 전압선(RL)은 동일한 전압이 인가되기 위해 데이터 라인(DL1) 또는 신호 라인(DL2)에 평행한 방향으로 배치될 수 있다.
신호 라인(DL2)에 연결되는 제2 박막 트랜지스터(TR2)는 제1 박막 트랜지스터(TR1)의 형상의 유사하게 형성되어 제1 박막 트랜지스터(TR1)를 인용하여 설명한다. 신호 라인(DL2)에 연결되는 제2 박막 트랜지스터(TR2)는 드레인 전극(175)의 단부에는 제3 콘택홀(CH3) 및 제4 콘택홀(CH4)이 배치될 수 있다. 제3 콘택홀(CH3)은 공통 전극(CE)과 제2 박막 트랜지스터(TR2)의 드레인 전극(175)을 연결시킬 수 있고, 제4 콘택홀(CH4)은 유지 전극선(Cst)과 제2 박막 트랜지스터(TR2)의 드레인 전극(175)을 연결시킬 수 있다.
기준 전압선(RL)은 유지 전극선(Cst)과 일부 중첩되도록 배치되어 있고, 유지 전극선(Cst)과 제5 콘택홀(CH5)을 통해서 연결될 수 있다. 유지 전극선(Cst)에 연결된 기준 전압선(RL)은 제5 콘택홀(CH5)을 통해서 공통 전극(CE)과 연결될 수 있다. 구체적으로, 기준 전압선(RL)은 제5 콘택홀(CH5)을 통해 제2-1 배선 전극(LCE1)에 연결될 수 있다. 보다 구체적으로 제2-1 세로 배선 전극(V-LCE1) 및 제2-1 가로 배선 전극(H-LCE1)이 연결되는 영역에서 연결될 수 있다.
따라서 신호 라인(DL2)에서 제공되는 전압은 공통 전극(CE), 유지 전극선(Cst) 및 기준 전압선(RL)에 제공될 수 있으나, 이에 한정하는 것은 아니다. 예를 들면, 기준 전압선(RL)에는 패드부에서 서로 연결시켜 공통 전극(CE), 유지 전극선(Cst)과 다른 전압을 인가해 줄 수도 있다.
단위 화소(UPX) 영역에는 유지 전극선(Cst)이 단위 화소(UPX) 영역의 가장 자리를 따라 배치되고 유지 용량을 증가시키기 위해서 단위 화소(UPX) 영역을 상/하부 영역으로 분할하는 유지 전극선(Cst)을 배치시킬 수 있다. 상기 상/하부 영역으로 분할하는 유지 전극선(Cst)은 단위 화소(UPX) 영역의 가로 방향으로 가로지르도록 배치될 수 있다.
상기한 상부 영역과 하부 영역에 배치된 유지 전극선(Cst)은 서로 분리되어 있으며, 기준 전압선(RL)으로 상부 영역과 하부 영역에 배치된 유지 전극선(Cst)을 서로 연결시킬 수 있다.
상/하부 영역으로 분할하는 유지 전극선(Cst)을 기준으로 제1-1 배선 전극(LPE1) 또는 제2-1 배선 전극(LCE1)이 분리되어 배치시킬 수 있다. 구체적으로, 제2-1 배선 전극(LCE1)은 제2-1 세로 배선 전극(V-LCE1) 및 제2-1 가로 배선 전극(H-LCE1)을 구비할 수 있다. 여기서 제2-1 세로 배선 전극(V-LCE1) 및 제2-1 가로 배선 전극(H-LCE1)은 서로 분리되어 배치될 수 있다.
제2-1 배선 전극(LCE1)은 제2 박막 트랜지스터(TR2)에 연결되어 상기 하부 영역에 즉, 단위 화소(UPX) 영역의 좌측 하단에 제2-1 세로 배선 전극(V-LCE1) 및 제2-1 가로 배선 전극(H-LCE1)이 연결되어 배치될 수 있다. 또한, 상기 상부 영역에 즉, 단위 화소(UPX) 영역의 우측 상단에 제2-1 세로 배선 전극(V-LCE1) 및 제2-1 가로 배선 전극(H-LCE1)이 배치될 수 있다. 이와 같이, 단위 화소(UPX) 영역의 우측 상단 및 좌측 하단에 각각 제2-1 세로 배선 전극(V-LCE1) 및 제2-1 가로 배선 전극(H-LCE1)은 제5 콘택홀(CH5)을 통해 기준 전압선(RL)에 연결되어 공통 전압을 인가 받을 수 있다.
반면, 제1-1 배선 전극(LPE1)은 제1-1 세로 배선 전극(V-LPE1) 및 제1-1 가로 배선 전극(H-LPE1)을 구비할 수 있다. 여기서 제1-1 세로 배선 전극(V-LPE1) 및 제1-1 가로 배선 전극(H-LPE1)은 서로 분리되어 배치될 수 있다.
제1-1 배선 전극(LPE1)은 제1 박막 트랜지스터(TR1)에 연결되어 상기 하부 영역에 즉, 단위 화소(UPX) 영역의 우측 하단에 제1-1 세로 배선 전극(V-LPE1) 및 제1-1 가로 배선 전극(H-LPE1)이 연결되어 배치될 수 있다.
또한, 상기 상부 영역에 즉, 단위 화소(UPX) 영역의 좌측 상단에 제1-1 세로 배선 전극(V-LPE1) 및 제1-1 가로 배선 전극(H-LPE1)이 배치될 수 있다. 이와 같이, 단위 화소(UPX) 영역의 우측 하단 및 좌측 상단에 각각 제1-1 세로 배선 전극(V-LPE1) 및 제1-1 가로 배선 전극(H-LPE1)은 우측 하단의 제1-1 세로 배선 전극(V-LPE1)에 제1-1 주전극(MPE1)을 연결시켜 좌측 상단에 배치된 제1-1 세로 배선 전극(V-LPE1)에 연결시켜 화소 전압을 인가 받을 수 있다.
제1-1 주전극(MPE1) 및 제2-1 주전극(MCE1)은 본 발명의 일 실시예와 유사하게 배치될 수 있다. 다만, 본 실시예에서는 제1-1 주전극(MPE1) 및 제2-1 주전극(MCE1)의 피치(Pitch)를 상이하게 배치시켜 하이 레벨 영역과 로우 레벨 영역을 형성할 수도 있다. 이에 같이 하이/로우 레벨 영역을 하나의 단위 화소(UPX) 안에 배치시켜 측면 시인성을 향상시킬 수 있다.
또한, 화소 전극(PE) 및 공통 전극(CE)은 제1-1 주전극(MPE1) 및 제2-1 주전극(MCE1)의 길이 방향에 대해 법선 방향으로 배치되는 제1-1, 2-1 슬릿 전극(SPE1, SCE1)을 포함할 수 있다. 제1-1, 2-1 슬릿 전극(SPE1, SCE1)은 중복설명을 회피하기 위해 도 1 내지 4를 인용한다.
이와 같이, 하나의 단위 화소(UPX) 영역에 두개의 박막 트랜지스터(TR1, TR2)를 배치시키고, 제1 전극인 화소 전극(PE) 및 제2 전극인 공통 전극(CE)에 서로 다른 전압을 인가시켜 수평 전계를 형성할 수 있으며, 제1-1, 2-1 슬릿 전극(SPE1, SCE1)들을 엇갈려 배치시킴으로써 전극들에 형성될 수 있는 전경을 선 형상에 점 형상으로 형성할 수 있다.
따라서, 본 발명의 다른 실시예에 따른 액정 표시 장치(1)는 화소 전극(PE)과 공통 전극(CE)을 제1 기판(105)의 서로 다른층 상에 배치시켜 수평 전계를 형성하여 광시야각을 이룰 수 있고, 제1-1, 2-1 슬릿 전극(SPE1, SCE1)들을 엇갈려 배치시킴으로써 전극들에 형성될 수 있는 전경선의 발생을 제어하여 투과율 및 응답 속도를 개선할 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 액정 표시 장치의 레이아웃도이다. 여기서 도 9는 중복설명을 회피하고 간략히 설명하기 위해 도 1 내지 도 8을 인용하여 설명하기로 한다.
도 9를 참조하면, 화소(PX)에는 복수의 단위 화소(UPX)가 배치될 수 있다. 각 단위 화소(UPX)에는 데이터 라인(DL)과 평행한 방향으로 신호 라인(SL)이 배치될 수 있다. 신호 라인(SL)은 기준 전압선(RL)과 유사한 역할을 할 수 있다. 신호 라인(SL)은 단위 화소(UPX)에 배치된 유지 전극선(Cst) 등에 공통 전압을 인가할 수 있다. 이러한 신호 라인(SL)은 복수의 단위 화소에 어느 하나의 전극에 동일한 전압을 인가하기 위해 신호 라인(SL)과 제2 박막 트랜지스터(TR2)를 연결하는 연결 라인(SSL)이 더 배치될 수 있다. 구체적으로, 복수의 신호 라인(SL) 중에 적어도 어느 하나 이상에는 제6 콘택홀(CH6)이 배치되어 있고, 상기한 제6 콘택홀(CH6)에는 연결 라인(SSL)이 배치될 수 있다. 연결 라인(SSL)은 게이트 라인(GL)에 평행한 방향으로 배치될 수 있다.
한편, 제2 박막 트랜지스터(TR2)는 제7 콘택홀(CH7)에 연결될 수 있다. 여기서 연결 라인(SSL)은 제7 콘택홀(CH7)에 연결되어 연결 라인(SSL)에 연결되는 제2 박막 트랜지스터(TR2)에 연결되는 전극들에는 동일한 전압이 인가될 수 있다.
각각의 단위 화소(UPX)에 제2 박막 트랜지스터(TR2)가 배치되어 있으며, 제2 박막 트랜지스터(TR2)는 제1 박막 트랜지스터(TR1)와 게이트 라인(GL)을 공유하도록 배치되어 있다. 따라서 제1 전극인 화소 전극(PE) 상에 제1 전압을 인가하기 위해 게이트 온 신호를 주는 경우, 제2 박막 트랜지스터(TR2) 또한 게이트 온 신호를 받아 제2 전극인 공통 전극(CE)에 제2 전압이 인가될 수 있다.
여기서 제1 전압 및 제2 전압으로 상이한 전압이며, 서로 다른 전압으로 전위차가 발생되어 각 단위 화소(UPX) 영역에 배치된 액정 분자(302)를 회전시킬 수 있다.
한편, 제2 박막 트랜지스터(TR2)에 연결되는 제2 전극인 공통 전극(CE2)의 제2-2 배선 전극(LCE2)은 서로 이격되게 배치될 수 있다. 제2-2 배선 전극(LCE2)은 제2 박막 트랜지스터(TR2)에 연결되며 단위 화소(UPX) 영역의 상기 상부 영역과 상기 하부 영역에 각각 배치될 수 있다. 간략히 설명하면, 제2-2 배선 전극(LCE2)은 단위 화소(UPX) 영역에서 하부 영역의 좌측의 일변을 따라 배치되고, 단위 화소(UPX) 영역에서 상부 영역의 우측의 일변을 따라 배치될 수 있다.
따라서 상기 상/하부 영역은 소정 간격 이격되어 있어 제2-2 배선 전극(LCE2)은 단위 화소(UPX) 영역을 둘러 쌓는 형상으로 배치되어 제2-2 배선 전극(LCE2)에서 분기되는 제2-2 주전극(MCE2)은 단위 화소(UPX) 영역의 전체에 배치될 수 있다. 그리고 제1-2 배선 전극(LPE2)은 제2-2 배선 전극(LCE2)와 유사하게 배치되기 때문에 설명은 생략하기로 한다.
제2-2 주전극(MCE2) 상에는 제2 슬릿 전극(SCE2)이 배치될 수 있고, 제1-2 주전극(MPE2)에서 분기되는 제1 슬릿 전극(SPE2)을 배치시킬 수 있다. 제1-2, 2-2 슬릿 전극(SCE2, SPE2)은 서로 교호적으로 배치시킴으로써 액정 표시 장치(1)의 전경선 불량을 방지하여 응답속도를 향상시킬 수 있다.
이와 같이, 하나의 단위 화소(UPX) 영역에 두개의 박막 트랜지스터(TR1, TR2)를 배치시키고, 제1 전극인 화소 전극(PE2) 및 제2 전극인 공통 전극(CE2)에 서로 다른 전압을 인가시켜 수평 전계를 형성할 수 있으며, 제1-2, 2-2 슬릿 전극(SPE2, SCE2)들을 엇갈려 배치시킴으로써 전극들에 형성될 수 있는 전경을 선 형상에 점 형상으로 형성할 수 있다.
따라서, 본 발명의 다른 실시예에 따른 액정 표시 장치(1)는 화소 전극(PE2)과 공통 전극(CE2)을 제1 기판(105)의 서로 다른층 상에 배치시켜 수평 전계를 형성하여 광시야각을 이룰 수 있고, 제1-2, 2-2 슬릿 전극(SPE2, SCE2)들을 엇갈려 배치시킴으로써 전극들에 형성될 수 있는 전경선의 발생을 제어하여 투과율 및 응답 속도를 개선할 수 있다.
도 10 내지 도 14는 본 발명의 또 다른 실시예에 따른 액정 표시 장치의 전극 구조를 도시한 도면들이다.
여기서 도 1 내지 도 9를 인용하며, 도 10 내지 도 14는 본 발명의 각각의 실시예에 적용시킬 수 있다. 용이한 설명을 위해 대표적으로 본 발명의 일 실시예에 따른 액정 표시 장치를 예를 들어 설명하나 이에 한정하는 것은 아니다.
먼저, 화소 전극(PE) 및 공통 전극(CE)은 배선 전극(LPE, LCE), 주전극(MPE, MCE) 및 슬릿 전극(SPE, SCE)들을 포함할 수 있다. 슬릿 전극(SPE, SCE)들의 형상을 다양한 형상으로 배치시킬 수 있다.
먼저 도 10을 참조하면, 주전극(MPE, MCE)에서 분기된 슬릿 전극(SPE, SCE)들은 주전극(MPE, MCE)의 길이 방향의 법선 방향에 대해 평행하게 배치될 수 있다.
주전극(MPE, MCE)의 길이 방향의 법선 방향에 평행하게 슬릿 전극(SPE, SCE)들이 분기되어 배치될 수 있다. 여기서, 주전극(MPE, MCE)의 길이 방향에 대해 일측에서 분기된 슬릿 전극(SPE, SCE)들과 타측에서 분기된 슬릿 전극(SPE, SCE)들은 서로 엇갈려 배치될 수 있다.
한편, 도 11 내지 도 14를 참조하면, 슬릿 전극(SPE, SCE)의 단부의 형상을 다양한 형상으로 배치시킬 수 있다. 슬릿 전극(SPE, SCE)의 단부의 형상을 다각형 형상, 라운드진 형상 등으로 배치시킬 수 있다. 도 11에 도시된 바와 같이, 슬릿 전극(SPE, SCE)의 단부에 모따기하여 단부의 형상이 삼각의 형상으로 배치시킬 수 있다. 도 12에 도시된 바와 같이, 슬릿 전극(SPE, SCE)의 단부에서 길이방향으로 일부를 경사지게 패턴화시켜 사다리꼴 형상으로 배치시킬 수 있다. 도 13에 도시된 바와 같이, 슬릿 전극(SPE, SCE)의 단부를 라운드진 형상으로 배치시킬 수 있다. 도 14에 도시된 바와 같이, 슬릿 전극(SPE, SCE)의 주전극(MPE, MCE)의 일측에 대해서 삼각의 형상으로 배치될 수 있다.
이와 같이, 도 11 내지 도 14에 도시된 바와 같이, 슬릿 전극(SPE, SCE)의 단부를 일부 제거하여 삼각 형상, 라운드진 형상, 사다리꼴 형상 등을 배치시킬 경우, 제1 슬릿 전극(SPE)과 인접한 제2 슬릿 전극(SCE) 간의 이격 거리가 증가할 수 있다.
예를 들어, 도 1에와 같이, 제1 슬릿 전극(SPE)과 제2 슬릿 전극(SCE)의 이격 거리는 짧게 형성될 수 있다. 반면, 도 11 내지 도 14에 도시된 바와 같이, 제1 슬릿 전극(SPE)과 제2 슬릿 전극(SCE)의 이격 거리가 보다 증가할 수 있다.
이와 같이, 슬릿 전극(SPE, SCE)의 단부에 형상을 변경하여 슬릿 전극(SPE, SCE)들 간의 이격 거리에 의해 전경의 형성 및 응답 속도에서 차이가 발생할 수 있다.
따라서, 본 실시예들에 따른 전극 형상의 변형으로 슬릿 전극(SPE, SCE)들 간의 이격 거리에 의해 전경 발생을 제어하여 투과율 및 응답 속도를 개선할 수 있다.
한편, 표 1 및 표 2는 본 발명의 액정 표시 장치의 실시예 및 비교예에 따른 응답속도 및 투과율 등을 표시한 표이다. 여기서 실시예 1은 도 1의 본 발명의 일 실시예에 따른 액정 표시 장치이고, 비교예 1은 실시예 1에서 슬릿 전극(SPE, SCE)이 배치되지 않은 경우의 액정 표시 장치를 나타낸다.
실시예 2는 도 6의 본 발명의 다른 실시예에 따른 액정 표시 장치이고, 비교예 2은 실시예 2에서 슬릿 전극(SPE, SCE)이 배치되지 않은 경우의 액정 표시 장치를 나타낸다.
비교예1 비교예2 실시예1 실시예2
응답속도on(Rising) 10.1ms 10.4ms 6.6ms 4.3ms
응답속도off(Falling) 5.0ms 5.3ms 3.8ms 2.4ms
투과율 저하 6.2% 6.0% 6.4% 5.9%
얼룩(bruising)발생 있음 있음 없음 없음
면 잔상(64glay) 26g 28g 24g 12g
액정 비교예1 비교예2 실시예1 실시예2
회전점도(mPa.s) 130 130 130 100
유전률 이방성 15.0 15.0 15.0 9.0
표 1 및 표 2를 참조하면, 본 발명의 실시예들 및 비교예들에 따른 액정 표시 장치(1)에서 액정으로 비교예 1, 2 에서는 액정의 회전 점도가 130을 갖는 액정을 사용하였고, 실시예 1, 2에서는 각각 130, 100을 사용하였다. 그리고 유전율 이방성은 비교예 1, 2 에서 15.0을 갖는 액정을 사용하였고, 실시예 1, 2에서는 각각 15.0, 9.0을 갖는 액정을 사용하였다.
본 발명의 실시예들에 따른 액정 표시 장치(1)는 응답 속도의 상승시간(rising)에 대해서, 실시예 1에서는 6.6ms, 실시예 2에서는 4.3ms가 측정되었다. 반면, 비교예 1에서는 응답 속도의 상승시간(rising)은 10.1ms, 비교예 2에서는 10.4ms가 측정되었다.
그리고 본 발명의 실시예들에 따른 액정 표시 장치(1)는 하강시간(falling) 응답 속도에서 실시예 1에서는 3.8ms, 실시예 2에서는 2.4ms가 측정되었다. 반면, 비교예 1에서는 하강시간(falling) 응답 속도에서 5.0ms, 비교예 2에서는 5.3ms가 측정되었다. 즉, 본 발명의 실시예들의 액정 표시 장치는 응답 속도가 향상됨을 알 수 있다.
이는 슬릿 전극(SPE, SCE)들이 주전극(MPE, MCE)들의 길이 방향에 대해 법선 방향으로 배치되어 전경의 발생이 선 형상에 점 형상으로 형성되어 액정 분자(302)들이 용이하게 거동되어 응답 속도가 향상되는 것으로 판단할 수 있다.
비교예 1, 2 에서는 얼룩(bruisng)이 발생하는 반면, 실시예 1, 2 에서는 얼룩(bruisng)이 발생하지 않는 것으로 나타났다. 이 또한, 슬릿 전극(SPE, SCE)들이 주전극(MPE, MCE)들의 길이 방향에 대해 법선 방향으로 배치되어 전경의 발생이 선 형상에 점 형상으로 형성으로 기인된 것으로 판단할 수 있다.
면 잔상에서도 비교예 1, 2 에서는 각각 26g, 28g인 반면, 실시예 1, 2 에서는 24g, 12g로 면 잔상이 저감되는 것을 확인할 수 있다.
투과율 저하면에서도, 실시예1, 2 의 경우 슬릿 전극들의 배치로 인해 전극 배치 면적이 증가하여 투과율이 소폭 저하될 것으로 판단하였으나, 비교예 1, 2에서는 각각 6.2%, 6.0%로 나타났고, 실시예 1, 2에서는 각각 6.4%, 5.9%로 비교예들과 비교하여 투과율이 상승하는 것으로 측정되었다.
이는 슬릿 전극(SPE, SCE)들의 배치로 인해 전경 형성을 억제시키고, 전경을 점 형상으로 형성되어 액정 분자(302)들의 거동이 용해져 투과율이 상승하는 것으로 판단할 수 있다. 이와 같이, 전경의 형성을 억제시켜 액정 분자(302)의 거동을 용이하게 하는 것이 투과율을 향상시키는데 도움이 된다는 것을 알 수 있다.
이상에서 본 발명의 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 제1 패널 105 제1 기판
110: 게이트 전극 120 게이트 절연막
140: 제1 편광판 160: 반도체층
180: 유기막 200: 제2 패널
240: 제2 편광판 300: 액정층
302: 액정분자 PE: 화소 전극
LPE: 제1 배선 전극 MPE: 제1 주전극
SPE: 제1 슬릿 전극 CE: 공통 전극
LCE: 제2 배선 전극 MCE: 제2 주전극
SCE: 제2 슬릿 전극

Claims (20)

  1. 단위 화소 영역에 배치된 각각 박막 트랜지스터, 상기 박막 트랜지스터에 연결되는 제1 전극 및 상기 제1 전극과 동일 층 상에 배치되는 제2 전극을 포함하는 제1 기판;
    상기 제1 기판에 대향하는 제2 기판; 및
    상기 제1 기판 및 제2 기판 사이에 배치되는 액정 분자를 포함하는 액정층을 포함하되,
    상기 제1 전극 및 제2 전극에는 서로 다른 전압이 인가되며, 상기 제1 전극 및 제2 전극의 각각은 상기 단위 화소 영역의 가장 자리 영역에 배치되는 제1 배선 전극 및 제2 배선 전극,
    상기 제1 배선 전극 및 제2 배선 전극에서 일 방향으로 각각 분기되며, 서로 엇갈려 배치되는 제1 주전극 및 제2 주전극,
    상기 제1 주전극 및 제2 주전극의 연장 방향에 대해 수직한 방향으로 배치되는 제1 슬릿 전극 및 제2 슬릿 전극을 가지며, 상기 제1 슬릿 전극과 제2 슬릿 전극은 서로 엇갈려 배치되는 액정 표시 장치.
  2. 제 1항에 있어서,
    상기 박막 트랜지스터가 배치된 상기 제1 기판의 타면에 배치되는 제1 편광판,
    상기 액정층과 마주하면 상기 제2 기판 일면의 타면에 배치되는 제2 편광판을 포함하되,
    상기 제1 편광판의 편광축과 상기 제2 편광판의 편광축은 서로 직교하는 방향으로 배치되고,
    상기 제1, 2 편광판의 편광축에 대해 상기 제1, 2 주전극은 40° 내지 50° 방향으로 연장 배치되는 액정 표시 장치.
  3. 제 1항에 있어서,
    상기 제1 전극 또는 제2 전극은 IZO, ITO, IGZO 및 이들의 조합으로 이루어진 군 중 적어도 선택된 어느 하나를 포함하는 투명 전도성 재료로 배치되는 액정 표시 장치.
  4. 제 1항에 있어서,
    상기 박막 트랜지스터는,
    상기 단위 화소 영역의 일방향으로 배치되는 게이트 라인,
    상기 게이트 라인과 교차하는 데이터 라인이 교차하는 영역에 배치되고,
    상기 게이트 라인에서 연장된 게이트 전극,
    상기 데이터 라인에서 연장된 소스 전극, 상기 소스 전극과 이격되어 배치되는 드레인 전극을 포함하되,
    상기 드레인 전극은 콘택홀을 통해 상기 제1 전극과 연결되는 액정 표시 장치.
  5. 제 4항에 있어서,
    상기 제1 전극의 제1 배선 전극은,
    상기 단위 화소 영역 일측의 가장 자리를 따라 상기 데이터 라인에 평행하게 배치되는 제1 세로 배선 전극,
    상기 제1 세로 배선 전극에서 분기되어 상기 게이트 라인과 평행한 방향으로 배치되며, 상기 단위 화소 영역을 상하로 분할하는 제1 가로 배선 전극을 포함하는 액정 표시 장치.
  6. 제 5항에 있어서,
    상기 제1 가로 배선 전극에서 연장 배치되는 제1 주전극은
    상기 제1 가로 배선 전극에서 상방향으로 연장되는 제1 주전극과, 상기 제1 가로 배선전극에서 하방향으로 연장되는 제1 주전극은 서로 엇갈려 연장 배치되는 액정 표시 장치.
  7. 제 4항에 있어서,
    상기 제2 전극의 제2 배선 전극은,
    상기 단위 화소 영역 타측의 가장 자리를 따라 상기 데이터 라인과 평행하게 배치되는 제2 세로 배선 전극,
    상기 제2 세로 배선 전극의 단부에서 상기 게이트 라인에 평행한 방향으로 배치되는 제2 가로 배선 전극을 포함하며,
    상기 제2 가로 배선 전극은 상기 게이트 라인에 인접하게 배치되며, 상기 게이트 라인의 상하 영역에 각각 배치되는 액정 표시 장치.
  8. 제 1항에 있어서,
    상기 제2 가로 배선 전극에서 연장 배치되는 제2 주전극은
    상기 제2 가로 배선 전극에서 상방향으로 연장되는 제2 주전극과, 상기 제2 가로 배선 전극에서 하방향으로 연장되는 제2 주전극은 서로 엇갈려 연장 배치되는 액정 표시 장치.
  9. 제 1항에 있어서,
    상기 제1 전극 및 제2 주전극은 복수로 배치될 수 있으며, 상기 제1 전극 및 제2 주전극은 서로 교호(交互)적으로 배치되며, 상기 제1 전극 및 제2 주전극이 소정 간격 이격된 이격 영역을 포함하는 액정 표시 장치.
  10. 제 1항에 있어서,
    상기 제1, 2 슬릿 전극은 서로 교호적으로 배치되며,
    상기 제1 슬릿 전극과 인접한 제1 슬릿 전극 사이에는 제1 슬릿 전극과 인접한 제1 슬릿 전극을 이격시키는 제1 슬릿 영역이 배치되고, 상기 제1 슬릿 영역에 대응되는 영역에는 제2 슬릿 전극이 배치되고,
    상기 제2 슬릿 전극과 인접한 제2 슬릿 전극 사이에는 상기 제2 슬릿 전극과 인접한 제2 슬릿 전극을 이격시키는 제2 슬릿 영역이 배치되고, 상기 제2 슬릿 영역에 대응되는 영역에는 제1 슬릿 전극이 배치되는 액정 표시 장치.
  11. 제 1항에 있어서,
    상기 제1 주전극 또는 상기 제2 주전극의 길이는 상기 단위 화소 영역에 크기에 따라 1 μm 내지 200 μm의 길이로 배치되는 액정 표시 장치.
  12. 제 1항에 있어서,
    상기 제1 주전극과 상기 제2 주전극의 피치(Pitch)는 2 μm 내지 20 μm의 범위로 배치되는 액정 표시 장치.
  13. 제 1항에 있어서,
    상기 제1 주전극과 상기 제2 주전극의 선폭은 0.1 μm 내지 5 μm의 범위로 배치되는 액정 표시 장치.
  14. 제 1항에 있어서,
    상기 제1 슬릿 전극 또는 상기 제2 슬릿 전극의 선폭은 0.1 μm 내지 5 μm의 범위로 배치되는 액정 표시 장치.
  15. 제 1항에 있어서,
    상기 제1 슬릿 전극과 상기 제2 슬릿 전극이 배치되는 피치(Pitch)는 0.1 μm 내지 20 μm의 범위로 배치되는 액정 표시 장치.
  16. 제 1항에 있어서,
    상기 제1 슬릿 전극과 상기 제2 슬릿 전극의 길이는 0.5 μm 내지 18 μm의 범위로 배치되는 액정 표시 장치.
  17. 제 1항에 있어서,
    상기 제1 슬릿 전극 및 상기 제2 슬릿 전극은 상기 제1, 2 주전극에 각각 연장 방향에 대해 가상의 법선에 서로 대칭되게 배치되는 액정 표시 장치.
  18. 제 1항에 있어서,
    상기 제1 슬릿 전극 및 상기 제2 슬릿 전극은 상기 제1, 2 주전극에 각각 연장 방향에 대해 가상의 법선에 서로 교호적으로 배치되는 액정 표시 장치.
  19. 제 1항에 있어서,
    상기 제1, 2 슬릿 전극은 단부가 모따기 패턴으로 배치되는 액정 표시 장치.
  20. 제 1항에 있어서,
    상기 제1, 2 편광판 중 적어도 어느 하나는 금속 패턴으로 배치되는 와이어 그리드 편광판으로 배치되는 액정 표시 장치.
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