KR20170036869A - 박막 트랜지스터 기판 - Google Patents

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Abstract

본 발명은 박막 트랜지스터, 화소 전극, 공통 전극, 및 이중 전극층을 포함한다. 화소 전극은 박막 트랜지스터와 연결된다. 공통 전극은 절연막을 사이에 두고 화소 전극과 중첩한다. 이중 전극층은, 화소 전극 및 공통 전극 중 상층에 위치하는 전극과 동일층에 위치하며, 제1 폭의 투명층과 제2 폭의 불투명층을 갖는다. 이때, 제1 폭은 제2 폭보다 넓다.

Description

박막 트랜지스터 기판{Thin Film Transistor Substrate}
본 발명은 박막 트랜지스터 기판에 관한 것이다. 특히, 본 발명은 폭이 서로 다른 층이 적층된 이중층 구조를 갖는 광 차단층 또는 공통 배선을 포함하는 박막 트랜지스터 기판에 관한 것이다.
표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동 표시장치(Electrophoretic Display Device: ED) 등이 있다.
능동형으로 구동하는 액정 표시장치, 유기발광 표시장치 및 전기영동 표시장치의 경우, 매트릭스 방식으로 배열된 화소 영역 내에 할당된 박막 트랜지스터가 배치된 박막 트랜지스터 기판을 포함한다. 액정표시장치(Liquid Crystal Display Device: LCD)는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다. 이러한 액정표시장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 구분한다.
수직 전계형 액정표시장치는 상 하부 기판에 대향하게 배치된 화소 전극과 공통전극 사이에 형성되는 수직 전계에 의해 TN(Twisted Nematic) 모드의 액정을 구동한다. 이러한 수직전계형 액정표시장치는 개구율이 큰 장점을 가지는 반면, 시야각이 90도 정도로 좁은 단점이 있다.
수평 전계형 액정표시장치는 하부 기판에 평행하게 배치된 화소 전극과 공통전극 사이에 수평 전계를 형성하여 인-플레인 스위치(In Plane Switching: IPS) 모드의 액정을 구동한다. 이러한 IPS 모드의 액정표시장치는 시야각이 160도 정도로 넓은 장점이 있으나, 개구율 및 투과율이 낮은 단점이 있다. 구체적으로 IPS 모드의 액정표시장치는 인 플레인 필드(In Plane Field)를 형성하기 위해서 공통전극과 화소전극간의 간격을 상부 기판과 하부 기판의 간격(셀 갭: Cell Gap)보다 넓게 형성하고, 적정한 세기의 전계를 얻기 위해서 공통전극과 화소 전극을 일정한 너비를 갖는 띠 형태로 형성한다. 이와 같은 IPS 모드의 화소 전극 및 공통전극 사이에는 기판과 거의 평행한 전계가 형성되지만, 일정 너비를 갖는 화소 전극 및 공통전극들 상부의 액정에는 전계가 형성되지 않는다. 즉, 화소 전극 및 공통전극 상부에 놓인 액정분자들은 구동되지 않고 초기 배열 상태를 유지한다. 초기상태를 유지하는 액정은 광을 투과시키지 못하여 개구율 및 투과율을 저하하는 요인이 된다.
이러한 IPS 모드의 액정표시장치의 단점을 개선하기 위해 프린지 필드(Fringe Field)에 의해 동작하는 프린지 필드 스위칭(Fringe Field Switching: FFS) 방식의 액정표시장치가 제안되었다. FFS 타입의 액정표시장치는 각 화소 영역에 절연막을 사이에 둔 공통전극과 화소 전극을 구비하고, 그 공통전극과 화소 전극이 수직 방향으로 서로 중첩되거나, 중첩하지 않더라도 수평 방향으로의 이격 간격이 상부 기판과 하부 기판의 간격보다 좁게 형성하여 공통전극과 화소 전극 상부에 포물선 형태의 프린지 필드를 형성하도록 만든다. 프린지 필드에 의해 상 하부 기판 사이에 개재된 액정 분자들은 모두 동작함으로써 개구율 및 투과율이 향상된 결과를 얻을 수 있다.
이하, 도 1 및 도 2를 참조하여, 종래 기술에 의한 박막 트랜지스터 기판을 설명한다. 도 1은 종래 기술에 의한 박막 트랜지스터 기판을 나타내는 평면도이다. 도 2는 도 1에 도시한 박막 트랜지스터 기판을 절취선 I-I' 선을 따라 자른 단면도이다.
도 1 및 도 2를 참조하면, 박막 트랜지스터 기판은, 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 서로 교차하는 게이트 배선(GL) 및 데이터 배선(DL), 그 교차 구조에 의해 정의된 각 화소 영역을 포함한다. 화소 영역의 일측에는, 게이트 배선(GL)에서 분기된 게이트 전극(G), 데이터 배선(DL)에서 분기된 소스 전극(S), 그리고 소스 전극(D)과 소정 간격 이격되어 대향 하도록 배치된 드레인 전극(D)을 포함하는 박막 트랜지스터(T)가 배치된다.
게이트 전극(G)을 덮는 게이트 절연막(GI) 상에는 게이트 전극(G)과 중첩하도록 반도체층(A)이 형성된다. 반도체층(A)의 일측은 소스 전극(S)과 접촉하며, 타측은 드레인 전극(D)과 접촉한다. 반도체층(A)은 게이트 전극(G)과 중첩되어, 소스 전극(S)과 드레인 전극(D) 사이에서 채널 영역(CA)을 형성한다.
채널 영역(CA)은 빛에 노출된 상태로 구동될 경우, 박막 트랜지스터(T)의 off-current 특성이 급격히 저하되는 문제가 있다. 즉, 채널 영역(CA)이 빛에 노출되는 경우 광 전류가 발생하게 되며, 발생한 광 누설 전류로 인해 박막 트랜지스터(T)의 동작 불량이 발생하는 문제점을 갖는다.
예를 들어, 박막 트랜지스터(T) 하부에 배치되는 백라이트 유닛(미도시)으로부터 유입된 빛은, 채널 영역(CA)의 하부에 그대로 입사(DRL)되거나, 박막 트랜지스터(T) 상부의 컬러 필터 기판(미도시)에 구비된 블랙 매트릭스에 반사되어 채널 영역(CA)의 상부에 입사(RL)될 수 있다. 채널 영역(CA) 하부에는 게이트 전극(G)이 배치되어 있어 채널 영역의 하부를 향하여 유입되는 빛을 차단할 수 있으나, 채널 영역(CA) 상부는 그대로 노출되어 있어 채널 영역(CA) 상부로 유입되는 빛에 취약하다. 따라서, 채널 영역(CA)의 상부로 유입되는 빛을 차단할 수 있는 구조를 갖는 것이 요구된다.
박막 트랜지스터(T) 상에는 소자를 보호하기 위한 제1 보호막(PAS1) 및 평탄화를 위한 평탄화막(PAC)이 차례로 형성된다. 평탄화막(PAC) 상에는 도전 물질로 형성한 화소 전극(PXL)이 형성된다.
화소 전극(PXL)은 평탄화막(PAC), 및 제1 보호막(PAS)을 관통하는 화소 콘택홀(PH)을 통해 드레인 전극(D)과 접촉한다. 화소 전극(PXL)은 드레인 전극(D)과 전기적으로 연결되어 데이터 전압을 인가받는다. 화소 전극(PXL)은 기판(SUB) 화소 영역의 대부분을 덮도록 형성할 수 있다. 즉, 화소 전극(PXL)은 면 전극 형태로 화소 영역 대부분을 차지하는 구조를 갖는다.
화소 전극(PXL)을 덮는 제2 보호막(PAS2) 상에는 공통 전극(COM)이 형성된다. 공통 전극(COM)은 화소 영역 내에서 다수 개의 선분 모양이 일정 간격으로 평행하게 배열된 빗살 구조를 가질 수 있다. 공통 전극(COM)은 제2 보호막(PAS2), 평탄화막(PAC), 및 제1 보호막(PAS1)을 관통하는 공통 콘택홀(CH)을 통해 공통 배선(CL)과 접촉한다. 공통 전극(COM)은 공통 배선(CL)과 전기적으로 연결되어 공통 전압을 인가받는다. 공통 전극(COM)과 화소 전극(PXL)이 제2 보호막(PAS2)을 사이에 두고 중첩함으로써, 프린지 필드에 의한 수평 전계를 형성할 수 있다.
공통 배선(CL)은 게이트 배선(GL)과 나란하게 배열된다. 공통 배선(CL)은 게이트 배선(GL)과 동일한 물질로 게이트 배선(GL)과 동일한 층에 형성된다. 공통 배선(CL)과 게이트 배선(GL)에는 서로 다른 신호가 인가되기 때문에, 공통 배선(CL)은 동일한 층에 형성된 게이트 배선(GL)과 일정 거리(M1) 이격될 필요가 있다. 즉, 공통 배선(CL)은 게이트 배선(GL)과 단락(short)되는 것을 방지하기 위해, 게이트 배선으로부터 일정 거리(M1) 이격되어 형성된다. 공통 배선(CL)은 저 저항의 불투명한 금속 배선이기 때문에, 공통 배선(CL)이 지나가는 영역은 비 개구부가 된다. 한정된 화소 영역의 면적 내에서 공통 배선(CL)이 게이트 배선(GL)과 인접하게 배치되지 못하는 경우, 그 이격 거리(M1)만큼 개구 영역이 줄어들게 되는 문제점이 있다.
본 발명의 목적은 서로 다른 폭을 갖는 이중층 구조의 광 차단층을 포함하여 채널 영역으로 입사되는 빛을 효과적으로 차단할 수 있는 박막 트랜지스터 기판을 제공하는 데 있다. 본 발명의 또 다른 목적은 서로 다른 폭을 갖는 이중층 구조의 공통 배선을 포함하여 한정된 화소 영역 내에서 충분한 개구 영역을 확보한 박막 트랜지스터 기판을 제공하는 데 있다.
본 발명은 박막 트랜지스터, 박막 트랜지스터와 연결되어 데이터 전압을 인가받는 화소 전극, 및 공통 전압을 인가받아 상기 화소 전극과 전계를 형성하는 공통 전극을 포함한다. 이때, 화소 전극 및 공통 전극 중 상층에 위치하는 전극과 동일층에 위치하는 이중 전극층을 포함한다. 이중 전극층은 제1 폭을 갖는 투명층과 제2 폭을 갖는 불투명층이 적층되어 형성된다. 제1 폭은 제2 폭보다 넓다.
이중 전극층은 박막 트랜지스터의 채널 영역과 중첩되도록 배치되어 채널영역으로 유입될 수 있는 빛을 차단시킬 수 있는 광 차단층일 수 있다.
이중 전극층은 공통 전극과 연결되어 공통 전극으로 공통 전압을 인가하는 공통 배선일 수 있다.
본 발명에 의한 박막 트랜지스터 기판은 화소 전극 및 공통 전극 중 최상층에 위치한 전극층과 함께 형성된 광 차단층을 포함한다. 따라서, 본 발명은 채널 영역의 상부에서 유입되는 빛들을 효과적으로 차단할 수 있기 때문에, 빛에 의해 박막 트랜지스터의 특성이 열화되는 것을 방지한 박막 트랜지스터 기판을 제공할 수 있다.
본 발명에 의한 박막 트랜지스터 기판은 공통 전극과 함께 형성된 공통 배선을 포함한다. 공통 배선은 게이트 배선과 다른층에 형성되기 때문에 게이트 배선의 위치에 따른 구조적인 제약 없이 게이트 배선과의 간격을 최소로 하거나, 중첩시킬 수 있다. 본 발명은 공통 배선과 게이트 배선 사이의 간격을 줄임으로써 한정된 화소 영역의 면적 내에서 개구 영역을 충분히 확보할 수 있다.
본 발명은 최상층에 위치하는 전극층을 형성할 때, 광 차단층 또는 공통 배선의 불투명층을 함께 형성할 수 있다. 따라서, 본 발명에서는 추가 공정이 요구되지 않기 때문에, 공정 추가에 따른 수율 저하 문제를 방지할 수 있고, 제조 비용 및 제조 시간의 상승을 방지할 수 있다.
본 발명은 최상층에 위치하는 전극층과 광 차단층 또는 공통 배선을 동시에 형성하기 위해, 회절 마스크 또는 하프톤 마스크(half-tone mask)를 이용하지 않고, 풀톤 마스크(full tone mask)를 이용하여 과식각 공정을 수행한다. 이에 따라, 본 발명은 회절 마스크 또는 하프톤 마스크를 이용하는 경우에 비해 패턴 균일도를 향상시킨 박막 트랜지스터 기판을 제공할 수 있다.
도 1은 종래 기술에 의한 박막 트랜지스터 기판을 나타내는 평면도이다.
도 2는 도 1에 도시한 박막 트랜지스터 기판을 절취선 I-I' 선을 따라 자른 단면도이다.
도 3은 본 발명의 제1 실시예에 의한 박막 트랜지스터 기판의 구조를 나타내는 평면도이다.
도 4는 도 3에 도시한 본 발명의 제1 실시예에 의한 박막 트랜지스터 기판을 절취선 Ⅱ-Ⅱ'을 따라 자른 단면도이다.
도 5a 내지 도 5g는 도 3에서 절취선 Ⅱ-Ⅱ'을 따라 자른 것으로, 본 발명의 제1 실시예에 의한 박막 트랜지스터 기판을 제조하는 방법을 설명하기 위한 도면들이다.
도 6은 본 발명의 제2 실시예에 의한 박막 트랜지스터 기판의 구조를 나타내는 평면도이다.
도 7은 도 6에 도시한 본 발명의 제2 실시예에 의한 박막 트랜지스터 기판을 절취선 Ⅲ-Ⅲ'을 따라 자른 단면도이다.
도 8a 내지 도 8g는 도 6에서 절취선 Ⅲ-Ⅲ'을 따라 자른 것으로, 본 발명의 제2 실시예에 의한 박막 트랜지스터 기판을 제조하는 방법을 설명하기 위한 도면들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시 예들을 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
본 발명에 의한 박막 트랜지스터 기판은 서로 다른 폭을 갖는 이중 전극층을 포함하는 것을 특징으로 한다. 이중 전극층은 광 차단층으로써 기능하여, 박막 트랜지스터의 채널 영역으로 유입될 수 있는 빛을 차단시킬 수 있다. 이중 전극층은 공통 배선으로써 기능하여 공통 전극에 공통 전압을 인가하며, 게이트 전극과 다른 층에 형성됨으로써 게이트 전극과 인접하거나 혹은 중첩되어 형성될 수 있다.
본 발명에 의한 박막 트랜지스터는 박막 트랜지스터, 화소 전극, 공통 전극 및 이중 전극층을 포함한다. 화소 전극은 화소 영역 내에서 박막 트랜지스터와 연결된다. 공통 전극은 절연막을 사이에 두고 상기 화소 전극과 중첩한다. 이중 전극층은 화소 전극 및 상기 공통 전극 중 상층에 위치하는 전극과 동일층에 위치하며 제1 폭의 투명층과 제2 폭의 불투명층을 갖는다. 이때, 제1 폭은 상기 제2 폭보다 넓다.
이하, 본 발명의 바람직한 실시예를 통해, 본 발명의 기술적 특징을 자세히 설명하기로 한다. 본 발명의 바람직한 실시예는, 이중 전극층이 광 차단층인 경우와, 공통 배선층인 경우로 나누어 설명하기로 한다. 본 발명의 기술적 사상은 이하의 실시예에 의해 한정되는 것이 아님에 주의하여야 한다.
<제1 실시예>
이하, 도 3 및 도 4를 참조하여, 본 발명의 제1 실시예에 의한 박막 트랜지스터 기판을 설명한다. 도 3은 본 발명의 제1 실시예에 의한 박막 트랜지스터 기판의 구조를 나타내는 평면도이다. 도 4는 도 3에 도시한 본 발명의 제1 실시예에 의한 박막 트랜지스터 기판을 절취선 Ⅱ-Ⅱ'을 따라 자른 단면도이다.
도 3 및 도 4를 참조하면, 본 발명의 제1 실시예에 의한 박막 트랜지스터 기판은, 기판(SUB) 상에서 서로 교차하는 게이트 배선(GL)과, 데이터 배선(DL)을 포함한다. 게이트 절연막(GI)을 사이에 두고 서로 교차하는 게이트 배선(GL)과 데이터 배선(DL)이 화소 영역을 정의한다. 화소 영역의 일측에는 게이트 배선(GL)에서 분기된 게이트 전극(G), 데이터 배선(DL)에서 분기된 소스 전극(S), 및 소스 전극(D)과 소정 간격 이격되어 대향 하도록 배치된 드레인 전극(D)을 포함하는 박막 트랜지스터(T)가 배치된다.
게이트 전극(G)을 덮는 게이트 절연막(GI) 위에는 게이트 전극(G)과 중첩하도록 반도체층(A)이 형성된다. 반도체층(A)의 일측은 소스 전극(S)과 접촉하며, 타측은 드레인 전극(D)과 접촉한다. 반도체층(A)은 게이트 전극(G)과 중첩되어, 소스 전극(S)과 드레인 전극(D)사이에서 채널 영역(CA)을 형성한다. 박막 트랜지스터(T) 상에는 소자를 보호하기 위한 제1 보호막(PAS1) 및 평탄화를 위한 평탄화막(PAC)이 차례로 형성된다.
평탄화막(PAC) 상에는 제2 보호막(PAS2)를 사이에 두고 화소 전극(PXL)과 공통 전극(COM)이 형성된다. 화소 전극(PXL)은 화소 콘택홀(PH)을 통해 드레인 전극(D)과 접촉한다. 화소 전극(PXL)은 드레인 전극(D)과 전기적으로 연결되어 데이터 전압을 인가받는다. 공통 전극(COM)은 공통 콘택홀(CH)을 통해 게이트 배선(GL)과 나란하게 배열된 공통 배선(CL)과 접촉한다. 공통 전극(COM)은 공통 배선(CL)과 전기적으로 연결되어 공통 전압을 공급받는다.
공통 전극(COM)과 화소 전극(PXL)의 위치 및 모양은 설계 환경과 목적에 맞추어 다양하게 형성될 수 있다. 예를 들어, 화소 전극(PXL)이 형성된 후 제2 보호막(PAS2)과 공통 전극(COM)이 차례로 형성될 수 있다. 또 다른 예로, 공통 전극(COM)이 형성된 후 제2 보호막(PAS2)과 화소 전극(PXL)이 차례로 형성될 수도 있다. 이하, 제1 실시예의 설명에서는 공통 전극(COM)이 화소 전극(PXL)보다 상층에 위치한 경우를 예로 들어 설명한다.
제2 보호막(PAS2) 상에는 광 차단층(LS), 및 공통 전극(COM)이 형성된다. 광 차단층(LS)은 투명층(TP)과 불투명층(OP)이 적층된 이중층 구조를 갖는다. 광 차단층(LS)의 투명층(TP)은 제1 폭(W1)을 갖는다. 광 차단층(LS)의 불투명층(OP)은 제2 폭(W2)을 갖는다. 제1 폭(W1)은 제2 폭(W2)보다 넓다. 광 차단층(LS)은 채널 영역(CA)과 중첩되도록 형성된다.
공통 전극(COM)은 서로 평행한 다수 개의 선분 형상을 갖는 슬릿(COMS)들을 포함한다. 슬릿(COMS)들은 화소 전극(PXL)과 중첩되도록 위치한다. 공통 전극(COM)은 광 차단층(LS)의 투명층(TP)과 동일한 물질로 동일한 층에 형성된 투명층(TP)이다. 공통 전극(COM)의 슬릿(COMS)들은 제3 폭(W3)을 갖는다. 제3 폭(W3)은 제1 폭(W1)보다 좁다.
본 발명은 광 차단층(LS)을 구비하여 채널 영역(CA) 상부로 유입될 수 있는 빛을 차단할 수 있다. 따라서, 본 발명은 채널 영역(CA)이 빛에 노출되어 발생할 수 있는 광 누설 전류에 기인한 박막 트랜지스터(T)의 불량을 방지할 수 있다. 본 발명은 채널 영역(CA)으로 입사될 수 있는 빛을 광 차단층(LS)을 통해 차단함으로써 박막 트랜지스터(T)의 특성이 열화되는 것을 방지한 박막 트랜지스터 기판을 제공할 수 있다.
이하, 도 5a 내지 도 5g를 참조하여, 본 발명의 제1 실시예에 의한 박막 트랜지스터 기판을 제조하는 방법을 설명한다. 도 5a 내지 도 5g는 도 3에서 절취선 Ⅱ-Ⅱ'을 따라 자른 것으로, 본 발명의 제1 실시예에 의한 박막 트랜지스터 기판을 제조하는 방법을 설명하기 위한 도면들이다.
도 5a를 참조하면, 기판(SUB) 상에 게이트 금속 물질을 도포하고 마스크 공정으로 패턴하여 게이트 요소를 형성한다. 마스크 공정은 공지된 방법으로 수행될 수 있으므로, 자세한 설명은 생략한다. 게이트 요소는 게이트 전극(G) 및 공통 배선(CL, 도 3)을 포함한다. 게이트 전극(G)은 기판(SUB)의 일 방향으로 진행하는 게이트 배선(GL, 도 3)으로부터 분기된다. 공통 배선(CL)은 게이트 배선(GL, 도 3) 및 게이트 전극(G)과 접촉되지 않도록 이격되어 형성된다. 공통 배선(CL)은 게이트 배선(GL, 도 3)과 나란하게 배열된다. 공통 배선(CL)에는 공통 전압이 인가된다. 게이트 요소가 형성된 기판(SUB) 상에 게이트 절연막(GI)을 도포한다.
도 5b를 참조하면, 게이트 절연막(GI)이 형성된 기판(SUB) 상에 반도체 물질을 도포한다. 마스크 공정으로 반도체 물질을 패턴하여, 게이트 전극(G)과 중첩하는 반도체층(A)을 형성한다. 반도체층(A)이 형성된 기판(SUB) 상에 소스-드레인 금속 물질을 증착한다. 마스크 공정으로 소스-드레인 금속 물질을 패턴하여, 소스 전극(S)과 드레인 전극(D)을 형성한다. 소스 전극(S)은 반도체층(A)의 일측과 접촉하며, 드레인 전극(D)은 반도체층(A)의 타측과 접촉한다. 소스 전극(S)과 드레인 전극(D)은 서로 분리되며, 일정 간격 이격되도록 형성된다. 이로써, 게이트 전극(G), 반도체층(A), 소스 전극(A), 및 드레인 전극(D)을 갖는 박막 트랜지스터(T)가 완성된다. 박막 트랜지스터(T)가 형성된 기판(SUB) 상에 절연 물질을 도포하여 제1 보호막(PAS1)을 형성한다.
도 5c를 참조하면, 제1 보호막(PAS1)이 형성된 기판(SUB) 상에 유기 물질을 도포하여 평탄화막(PAC)을 형성한다. 마스크 공정으로 제1 보호막(PAS1) 및 평탄화막(PAC)을 패턴하여 화소 콘택홀(PH)을 형성한다. 화소 콘택홀(PH)을 통해 드레인 전극(D)의 일부가 노출된다.
도 5d를 참조하면, 평탄화막(PAC)이 형성된 기판(SUB) 상에 투명 도전 물질을 증착한다. 투명 도전 물질은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide)일 수 있으나 이에 한정되는 것은 아니다. 마스크 공정으로 투명 도전 물질을 패턴하여 화소 전극(PXL)을 형성한다. 화소 전극(PXL)이 형성된 기판(SUB) 상에 절연 물질을 도포하여 제2 보호막(PAS2)를 형성한다.
도 5e 내지 도 5g를 참조하면, 평탄화막(PAC)이 형성된 기판(SUB) 상에 투명 도전 물질(TPM)과, 불투명 도전 물질(OPM)을 연속적으로 증착한다. 마스크 공정으로 투명 도전 물질(TPM)과, 불투명 도전 물질(OPM)을 패턴하여, 광 차단층(LS) 및 공통 전극(COM)을 형성한다. 본 발명의 바람직한 실시예에서는 광 차단층(LS)을 형성하기 위한 별도의 마스크 공정을 진행하지 않고, 화소 전극(PXL) 및 공통 전극(COM) 중 최상층에 위치하는 전극을 형성할 때 광 차단층(LS)을 함께 형성하는 것을 특징으로 한다.
이종의 물질을 동시에 패턴하기 위해서는, 회절 마스크 또는 하프톤 마스크가 이용될 수 있다. 다만, 이러한 회절 마스크 또는 하프톤 마스크를 이용하는 경우, 형성되는 구조물의 균일도(uniformity)가 현저히 저하되는 문제점이 있다. 특히, 공통 전극(COM)의 슬릿(COMS)들과 같이, 광 투과 효율을 향상시키기 위해 폭을 미세하게 패턴할 것이 요구되는 경우에는 그 문제가 더 심각해 진다. 슬릿(COMS)들의 패턴 형성 균일도가 낮은 경우, 패널 내 휘도 편차가 심해져 표시 품질을 저하 시킨다.
본 발명의 바람직한 실시예에서는 식각 선택비(etch selectivity)를 갖는 도전 물질, 및 이를 이용한 과식각(over etch) 공정을 통해 전술한 문제점을 해결한다. 불투명 도전 물질(OPM)은 투명 도전 물질(TPM)과 식각 선택비 차가 큰 물질을 이용한다. 일 예로, 불투명 도전 물질(OPM)은 CuNx일 수 있고, 투명 도전 물질(TPM)은 ITO일 수 있다. 다만 이에 한정되는 것은 아니다.
연속적으로 증착된 투명 도전 물질(TPM)과 불투명 도전 물질(OPM) 상에 포토 레지스트(photoresist)를 도포하고, 이를 패턴하기 위해 마스크를 준비한다. 포토 레지스트는 네거티브 타입이거나 포지티브 타입일 수 있다. 이하 설명에서는 포토 레지스트가 포지티브 타입인 경우를 예로 들어 설명한다.
마스크를 통해 포토 레지스트에 선택적으로 광을 조사한다. 마스크를 통해 노광된 포토 레지스트를 현상하면, 광이 조사된 영역의 포토 레지스트는 제거되고 광이 조사되지 않은 영역의 포토 레지스트(PR1, PR2)는 잔류한다. 포토 레지스트(PR1, PR2)는 광 차단층(LS)과 공통 전극(COM, 도 3)이 배치될 영역에 잔류한다. 공통 전극(COM)에서 분기된 슬릿(COMS)들은 미세 패턴으로 좁은 폭을 갖도록 형성되며, 광 차단층(LS)은 채널 영역(CA)과 중첩되어 유입될 수 있는 빛을 차단하기 위해 상대적으로 넓은 폭을 갖도록 형성된다. 따라서, 슬릿(COMS)들이 형성될 위치에 잔류하는 포토 레지스트(PR1)는 광 차단층(LS)이 형성될 위치에 잔류하는 포토 레지스트(PR2)에 비하여 좁은 폭을 갖는다.
이어서, 투명 도전 물질(TPM)과 불투명 도전 물질(OPM)을 식각 공정을 통해 패턴한다. 과 식각 공정은 슬릿(COMS)들이 형성되는 영역에 위치하는 불투명 도전 물질(OPM)이 완전히 제거될 때까지 수행된다. 광 차단층(LS)이 형성되는 영역에 위치하는 불투명 도전 물질(OPM)은 일부 잔류한다. 불투명 도전 물질(OPM)과 투명 도전 물질(TPM)은 식각 선택비 차가 큰 물질이므로, 불투명 도전 물질(OPM)이 과식각 되더라도 투명 도전 물질(OPM)은 기 설정된 폭을 유지할 수 있다. 이에 따라, 투명층(TP)을 갖는 단일층 구조의 슬릿(COMS)들이 형성되고, 투명층(TP) 및 불투명층(OP)이 적층된 이중층 구조의 광 차단층(LS)이 형성된다.
광 차단층(LS)의 투명층(TP)은 제1 폭(W1)을 갖는다. 광 차단층(LS)의 불투명층(OP)은 제1 폭(W1)보다 좁은 제2 폭(W2)을 갖는다. 광 차단층(LS)의 불투명층(OP)은 채널 영역(CA)과 중첩되되, 채널 영역(CA)으로 유입되는 빛을 차단할 수 있는 충분한 폭을 갖도록 형성하는 것이 바람직하다. 슬릿(COMS)들은 광 투과 효율을 향상시키기 위해 미세 패턴으로 형성하는 것이 바람직하다. 슬릿(COMS)들은 제1 폭(W1)보다 좁은 제3 폭(W3)을 갖도록 형성된다. 또한. 제3 폭(W3)은 제2 폭(W2)보다 좁은 것이 바람직하다.
본 발명은 화소 전극 및 공통 전극 중 최상층에 위치하는 전극층을 형성할 때, 광 차단층의 불투명층(OP)을 함께 형성할 수 있다. 따라서, 본 발명에서는 추가 공정이 요구되지 않기 때문에, 공정 추가에 따른 수율 저하 문제를 방지할 수 있고, 제조 비용 및 제조 시간의 상승을 방지할 수 있다.
본 발명은 화소 전극 및 공통 전극 중 최상층에 위치하는 전극층과 광 차단층을 동시에 형성하기 위해, 회절 마스크 또는 하프톤 마스크(half-tone mask)를 이용하지 않고, 풀톤 마스크(full tone mask)를 이용하여 과식각 공정을 수행한다. 이에 따라, 본 발명은 회절 마스크 또는 하프톤 마스크를 이용하는 경우에 비해 패턴 균일도를 향상시킨 박막 트랜지스터 기판을 제공할 수 있다.
<제2 실시예>
이하, 도 6 및 도 7을 참조하여, 본 발명의 제2 실시예에 의한 박막 트랜지스터 기판을 설명한다. 도 6은 본 발명의 제2 실시예에 의한 박막 트랜지스터 기판의 구조를 나타내는 평면도이다. 도 7은 도 6에 도시한 본 발명의 제2 실시예에 의한 박막 트랜지스터 기판을 절취선 Ⅲ-Ⅲ'을 따라 자른 단면도이다.
도 6 및 도 7을 참조하면, 본 발명의 제2 실시예에 의한 박막 트랜지스터 기판은, 기판(SUB) 상에서 서로 교차하는 게이트 배선(GL)과, 데이터 배선(DL)을 포함한다. 게이트 절연막(GI)을 사이에 두고 서로 교차하는 게이트 배선(GL)과 데이터 배선(DL)이 화소 영역을 정의한다. 화소 영역의 일측에는 게이트 배선(GL)에서 분기된 게이트 전극(G), 데이터 배선(DL)에서 분기된 소스 전극(S), 및 소스 전극(D)과 소정 간격 이격되어 대향 하도록 배치된 드레인 전극(D)을 포함하는 박막 트랜지스터(T)가 배치된다.
게이트 전극(G)을 덮는 게이트 절연막(GI) 위에는 게이트 전극(G)과 중첩하도록 반도체층(A)이 형성된다. 반도체층(A)의 일측은 소스 전극(S)과 접촉하며, 타측변은 드레인 전극(D)과 접촉한다. 반도체층(A)은 게이트 전극(G)과 중첩되어, 소스 전극(S)과 드레인 전극(D)사이에서 채널 영역(CA)을 형성한다. 박막 트랜지스터(T) 상에는 소자를 보호하기 위한 제1 보호막(PAS1) 및 평탄화를 위한 평탄화막(PAC)이 차례로 형성된다.
평탄화막(PAC) 상에는 화소 전극(PXL)이 형성된다. 화소 전극(PXL)은 평탄화막(PAC)과 제1 보호막(PAS1)을 관통하는 화소 콘택홀(PH)을 통해 드레인 전극(D)과 접촉한다. 화소 전극(PXL)은 드레인 전극(D)과 전기적으로 연결되어 데이터 전압을 인가받는다. 화소 전극(PXL)은 화소 영역 내에서 최대한의 크기를 갖는 장방형의 형상을 갖는 것이 바람직하다.
화소 전극(PXL)을 덮도록 제2 보호막(PAS2)이 형성된다. 제2 보호막(PAS2) 상에는 공통 전극(COM)이 형성된다. 공통 전극(COM)은 화소 영역 내에서 서로 평행한 다수 개의 선분 형상을 갖는 슬릿(COMS)들을 포함한다. 슬릿(COMS)들은 화소 전극(PXL)과 중첩되도록 위치한다. 공통 전극(COM)과 동일 층에는 공통 배선(CL)이 형성된다. 공통 전극(COM)은 공통 배선(CL)과 직접 연결되어 공통 전압을 인가받는다. 공통 배선(CL)은 투명층(TP)과 불투명층(OP)이 적층된 구조를 갖는다. 공통 배선(COM)의 투명층(OP)과 공통 전극(COM)은 연결된 한 몸체로 형성된다. 즉, 투명 도전 물질로 형성된 투명층(OP)은 공통 전극(COM)과 공통 배선(CL)이 형성되는 영역에 모두 위치하고, 저 저항의 불투명 도전 물질로 형성된 불투명층(OP)은 공통 배선(CL)이 형성되는 영역에 위치한다. 따라서, 공통 배선(CL)은 투명층(TP)과 불투명층(OP)으로 이루어진 이중층 구조를 가지며, 공통 전극(COM)은 투명층(TP)으로 이루어진 단일층 구조를 갖는다. 공통 배선(CL)의 투명층(TP)은 제1 폭(W1')을 갖고, 공통 배선(CL)의 불투명층(OP)은 제2 폭(W2')을 갖는다. 제1 폭(W1')은 제2 폭(W2')보다 넓다. 공통 전극(COM)으로부터 분기된 슬릿(COMS)들은 제3 폭(W3')을 갖는다. 제3 폭(W3')은 제1 폭(W1')보다 좁다.
공통 배선(CL)은 게이트 배선(GL)과 다른 층에 형성된다. 따라서, 공통 배선(CL)은 게이트 배선(GL)과의 단락 문제 등 게이트 배선(GL)의 위치에 따른 구조적인 제약 없이 게이트 배선(GL)과의 간격(M2)을 최소로 하거나, 중첩시킬 수 있다. 따라서, 본 발명은 종래와 같이 공통 배선(CL)과 게이트 배선(GL)의 단락을 방지하기 위한 이격 거리(M1, 도 1)를 확보할 필요가 없다. 즉, 비 개구부 영역인 공통 배선(CL)과 게이트 배선(GL)의 폭이 동일하다고 가정할 때, 본 발명은 공통 배선(CL)과 게이트 배선(GL) 사이의 간격을 줄임으로써 한정된 화소 영역의 면적 내에서 개구 영역을 충분히 확보할 수 있다. 따라서, 본 발명은 공통 배선(CL)과 게이트 배선(GL)의 이격 거리(M1, 도 1)에 따른 비 개구부 증가를 방지할 수 있어 개구율이 향상된 박막 트랜지스터 기판을 제공할 수 있다.
이하, 도 8a 내지 도 8g를 참조하여, 본 발명의 제2 실시예에 의한 박막 트랜지스터 기판을 제조하는 방법을 설명한다. 도 8a 내지 도 8g는 도 6에서 절취선 Ⅲ-Ⅲ'을 따라 자른 것으로, 본 발명의 제2 실시예에 의한 박막 트랜지스터 기판을 제조하는 방법을 설명하기 위한 도면들이다.
도 8a를 참조하면, 기판(SUB) 상에 게이트 금속 물질을 도포하고 마스크 공정으로 패턴하여 게이트 배선(GL) 및 게이트 배선(GL)으로부터 분기된 게이트 전극(G)을 형성한다. 마스크 공정은 공지된 방법으로 수행될 수 있으므로, 자세한 설명은 생략한다. 게이트 배선(GL) 및 게이트 전극(G)이 형성된 기판(SUB) 상에 게이트 절연막(GI)을 도포한다.
도 8b를 참조하면, 게이트 절연막(GI)이 형성된 기판(SUB) 상에 반도체 물질을 도포한다. 마스크 공정으로 반도체 물질을 패턴하여, 게이트 전극(G)과 중첩하는 반도체층(A)을 형성한다. 반도체층(A)이 형성된 기판(SUB) 상에 소스-드레인 금속 물질을 증착한다. 마스크 공정으로 소스-드레인 금속 물질을 패턴하여, 소스 전극(S)과 드레인 전극(D)을 형성한다. 소스 전극(S)은 반도체층(A)의 일측과 접촉하며, 드레인 전극(D)은 반도체층(A)의 타측과 접촉한다. 소스 전극(S)과 드레인 전극(D)은 서로 분리되며, 일정 간격 이격되도록 형성된다. 이로써, 게이트 전극(G), 반도체층(A), 소스 전극(A), 및 드레인 전극(D)을 갖는 박막 트랜지스터(T)가 완성된다. 박막 트랜지스터(T)가 형성된 기판(SUB) 상에 절연 물질을 도포하여 제1 보호막(PAS1)을 형성한다.
도 8c를 참조하면, 제1 보호막(PAS1)이 형성된 기판(SUB) 상에 유기 물질을 도포하여 평탄화막(PAC)을 형성한다. 마스크 공정으로 제1 보호막(PAS1) 및 평탄화막(PAC)을 패턴하여 화소 콘택홀(PH)을 형성한다. 화소 콘택홀(PH)을 통해 드레인 전극(D)의 일부가 노출된다.
도 8d를 참조하면, 평탄화막(PAC)이 형성된 기판(SUB) 상에 투명 도전 물질을 증착한다. 투명 도전 물질은 ITO, IZO일 수 있으나 이에 한정되는 것은 아니다. 마스크 공정으로 투명 도전 물질을 패턴하여 화소 전극(PXL)을 형성한다. 화소 전극(PXL)이 형성된 기판(SUB) 상에 절연 물질을 도포하여 제2 보호막(PAS2)를 형성한다.
도 8e 내지 도 8g를 참조하면, 평탄화막(PAC)이 형성된 기판(SUB) 상에 투명 도전 물질(TPM)과, 저 저항의 불투명 도전 물질(OPM)을 연속적으로 증착한다. 마스크 공정으로 투명 도전 물질(TPM)과 불투명 도전 물질(OPM)을 패턴하여, 공통 배선(CL) 및 공통 전극(COM)을 형성한다. 본 발명의 바람직한 실시예에서는 공통 배선(CL)을 형성하기 위한 별도의 마스크 공정을 진행하지 않고, 공통 전극(COM)을 형성할 때 공통 배선(CL)을 함께 형성하는 것을 특징으로 한다.
이종의 물질을 동시에 패턴하기 위해서는, 회절 마스크 또는 하프톤 마스크가 이용될 수 있다. 다만, 이러한 회절 마스크 또는 하프톤 마스크를 이용하는 경우, 형성되는 구조물의 균일도(uniformity)가 현저히 저하되는 문제점이 있다. 특히, 공통 전극(COM)의 슬릿(COMS)들과 같이, 광 투과 효율을 향상시키기 위해 폭을 미세하게 패턴할 것이 요구되는 경우에는 그 문제가 더 심각해 진다. 슬릿(COMS)들의 패턴 형성 균일도가 낮은 경우, 패널 내 휘도 편차가 심해져 표시 품질을 저하 시킨다.
본 발명의 바람직한 실시예에서는 식각 선택비(etch selectivity)를 갖는 도전 물질, 및 이를 이용한 과식각(over etch) 공정을 통해 전술한 문제점을 해결한다. 불투명 도전 물질(OPM)은 투명 도전 물질(TPM)과 식각 선택비 차가 큰 물질을 이용한다.
연속적으로 증착된 투명 도전 물질(TPM)과 불투명 도전 물질(OPM) 상에 포토 레지스트(photoresist)를 도포하고, 이를 패턴하기 위해 마스크를 준비한다. 포토 레지스트는 네거티브 타입이거나 포지티브 타입일 수 있다. 이하 설명에서는 포토 레지스트가 포지티브 타입인 경우를 예로 들어 설명한다.
마스크를 통해 포토 레지스트에 선택적으로 광을 조사한다. 마스크를 통해 노광된 포토 레지스트를 현상하면, 광이 조사된 영역의 포토 레지스트는 제거되고 광이 조사되지 않은 영역의 포토 레지스트(PR1, PR2)는 잔류한다. 포토 레지스트(PR1, PR2)는 공통 배선(CL)과 공통 전극(COM, 도 3)이 배치될 영역에 잔류한다. 공통 전극(COM)에서 분기된 슬릿(COMS)들은 미세 패턴으로 좁은 폭을 갖도록 형성되며, 공통 배선(CL)은 저항을 줄이기 위해 상대적으로 넓은 폭을 갖도록 형성된다. 따라서, 슬릿(COMS)들이 형성될 위치에 잔류하는 포토 레지스트(PR1)는 공통 배선(CL)이 형성될 위치에 잔류하는 포토 레지스트(PR2)에 비하여 좁은 폭을 갖는다.
이어서, 투명 도전 물질(TPM)과 불투명 도전 물질(OPM)을 식각 공정을 통해 패턴한다. 과 식각 공정은 슬릿(COMS)들이 형성되는 영역에 위치하는 불투명 도전 물질(OPM)이 완전히 제거될 때까지 수행된다. 공통 배선(CL)이 형성되는 영역에 위치하는 불투명 도전 물질(OPM)은 일부 잔류한다. 불투명 도전 물질(OPM)과 투명 도전 물질(TPM)은 식각 선택비 차가 큰 물질이므로, 불투명 도전 물질(OPM)이 과식각 되더라도 투명 도전 물질(OPM)은 기 설정된 폭을 유지할 수 있다. 이에 따라, 투명층(TP)을 갖는 단일층 구조의 슬릿(COMS)들이 형성되고, 투명층(TP) 및 불투명층(OP)이 적층된 이중층 구조의 공통 배선(CL)이 형성된다. 슬릿(COMS)들은 공통 배선(CL)의 투명층(TP)에서 직접 분기된 구조를 갖는다. 공통 배선(CL)에는 공통 전압이 인가된다.
공통 배선(CL)의 투명층(TP)은 제1 폭(W1)을 갖는다. 공통 배선(CL)의 불투명층(OP)은 제1 폭(W1)보다 좁은 제2 폭(W2)을 갖는다. 공통 배선(CL)의 불투명층(OP)은 저 저항의 도전 물질로 형성되며, 저항을 고려하여 일정 폭을 갖도록 형성된다. 슬릿(COMS)들은 광 투과 효율을 향상시키기 위해 미세 패턴으로 형성하는 것이 바람직하다. 슬릿(COMS)들은 제1 폭(W1)보다 좁은 제3 폭(W3)을 갖도록 형성된다. 또한. 제3 폭(W3)은 제2 폭(W2)보다 좁은 것이 바람직하다.
본 발명은 공통 배선(CL)의 투명층(TP)과 공통 전극(COM)을 한 몸체로 형성한다. 다만, 공통 전극(COM)은 ITO와 같은 저항이 큰 투명 물질로 형성되기 때문에, 화소 영역들에 공통 전압을 원활하게 인가하기 위해서 저 저항의 금속 배선이 더 형성될 필요가 있다. 이를 위하여, 본 발명은 저 저항의 불투명 도전 물질로 이루어진 불투명층(OP)을 투명층(TP) 상에 적층 시킴으로써 전술한 문제점을 해결할 수 있다.
본 발명은 공통 전극(COM)을 형성할 때, 공통 배선(CL)의 투명층(TP) 및 불투명층(OP)을 함께 형성할 수 있다. 따라서, 본 발명에서는 공통 배선(CL)의 불투명층(OP)을 형성하기 위한 추가 공정이 요구되지 않기 때문에, 공정 추가에 따른 수율 저하 문제를 방지할 수 있고, 제조 비용 및 제조 시간의 상승을 방지할 수 있다.
본 발명은 단일층의 공통 전극(COM)과 이중층의 공통 배선(CL)을 동시에 형성하기 위해, 회절 마스크 또는 하프톤 마스크(half-tone mask)를 이용하지 않고, 풀톤 마스크(full tone mask)를 이용하여 과식각 공정을 수행한다. 이에 따라, 본 발명은 회절 마스크 또는 하프톤 마스크를 이용하는 경우에 비해 패턴 균일도를 향상시킨 박막 트랜지스터 기판을 제공할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양하게 변경 및 수정할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정해져야만 할 것이다.
PXL : 화소 전극 COM : 공통 전극
LS : 광 차단층 CA : 채널 영역
TP : 투명층 OP : 불투명층
COMS : 슬릿 CL : 공통 배선
W1 : 제1 폭 W2 : 제2 폭
W3 : 제3 폭

Claims (9)

  1. 화소 영역의 어느 일측에 배치된 박막 트랜지스터;
    상기 박막 트랜지스터와 연결된 화소 전극;
    절연막을 사이에 두고 상기 화소 전극과 중첩하는 공통 전극;
    상기 화소 전극 및 상기 공통 전극 중 상층에 위치하는 전극과 동일층에 위치하며, 제1 폭의 투명층과 제2 폭의 불투명층을 갖는 이중 전극층을 포함하고,
    상기 제1 폭은 상기 제2 폭보다 넓은 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 불투명층은 상기 투명층 상에 위치하는 박막 트랜지스터 기판.
  3. 제 1 항에 있어서,
    상기 투명층은,
    상기 화소 전극 및 상기 공통 전극 중 상층에 위치하는 전극과 동일한 물질로 이루어진 박막 트랜지스터 기판.
  4. 제 1 항에 있어서,
    상기 화소 전극 및 상기 공통 전극 중 상층에 위치하는 전극으로부터 분기된 제3 폭을 갖는 슬릿들을 더 포함하고,
    상기 제3 폭은 제2 폭 보다 좁은 박막 트랜지스터 기판.
  5. 제 1 항에 있어서,
    상기 불투명층은,
    상기 박막 트랜지스터의 채널 영역과 중첩된 박막 트랜지스터 기판.
  6. 제 1 항에 있어서,
    상기 이중 전극층은,
    상기 공통 전극과 연결되어 공통전압을 인가하는 공통 배선인 박막 트랜지스터 기판.
  7. 제 6 항에 있어서,
    상기 투명층은,
    상기 공통 전극과 한 몸체인 박막 트랜지스터 기판.
  8. 제 6 항에 있어서,
    상기 화소 영역은 게이트 배선과 데이터 배선이 교차되어 정의되며,
    상기 공통 배선은,
    상기 게이트 배선과 서로 다른 층에 배치된 박막 트랜지스터 기판.
  9. 제 8 항에 있어서,
    상기 공통 배선은,
    상기 게이트 배선과 중첩된 박막 트랜지스터 기판.
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* Cited by examiner, † Cited by third party
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JP2010008758A (ja) * 2008-06-27 2010-01-14 Epson Imaging Devices Corp 液晶表示パネル
KR20120133130A (ko) * 2011-05-30 2012-12-10 엘지디스플레이 주식회사 프린지 필드형 액정표시장치 및 그 제조방법

Patent Citations (2)

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