KR20170017170A - 패드 구조체를 갖는 반도체 소자 - Google Patents

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KR20170017170A
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Abstract

기판, 상기 기판의 제1 면 상에 형성되고, 비아 패드 및 상기 비아 패드를 덮는 층간 절연막을 포함하는 회로 층, 상기 기판을 완전히 관통하고 상기 층간 절연막을 부분적으로 관통하여 상기 비아 패드와 접촉하는 비아 구조체, 상기 기판을 관통하고 상기 비아 구조체의 외측 면들과 수평 방향으로 이격되는 비아 분리 절연막 및 상기 기판 내에 매립되고 상기 기판의 상기 제1 면에 대향하는 제2 면 상으로 노출되는 패드 구조체를 포함하는 반도체 소자가 설명된다.

Description

패드 구조체를 갖는 반도체 소자{Semiconductor device having a pad structure}
본 발명은 패드 구조체를 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
후면 조사형 이미지 센서(backside illuminated image sensor)는 본딩된 상부 소자와 하부 소자, 및 실리콘 관통 비아(through silicon via, TSV)를 포함한다. 상기 실리콘 관통 비아(TSV) 상에는 외부와의 접촉을 위한 랜딩 패드가 형성될 수 있다. 상기 랜딩 패드는 상기 상부 소자의 기판 상으로 돌출되도록 형성되는데, 이에 따라, 상기 랜딩 패드와 상기 기판의 표면 사이에 단차가 발생한다.
본 발명이 해결하고자 하는 과제는 기판과 패드 간의 단차를 최소화한 반도체 소자들을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상기 반도체 소자들의 제조 방법들을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 기판과 패드 간의 단차를 최소화한 후면 조사형 이미지 센서(backside illuminated image sensor)를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상기 후면 조사형 이미지 센서(backside illuminated image sensor)를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상기 후면 조사형 이미지 센서를 갖는 카메라 시스템 및 전자 시스템을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 기판, 상기 기판의 제1 면 상에 형성되고, 비아 패드 및 상기 비아 패드를 덮는 층간 절연막을 포함하는 회로 층, 상기 기판을 완전히 관통하고 상기 층간 절연막을 부분적으로 관통하여 상기 비아 패드와 접촉하는 비아 구조체, 상기 기판을 관통하고 상기 비아 구조체의 외측 면들과 수평 방향으로 이격되는 비아 분리 절연막 및 상기 기판 내에 매립되고 상기 기판의 상기 제1 면에 대향하는 제2 면 상으로 노출되는 패드 구조체를 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 하부 기판, 상기 하부 기판 상의 하부 층간 절연막, 상기 하부 층간 절연막은 하부 비아 패드를 포함하고, 상기 하부 층간 절연막 상의 상부 층간 절연막, 상기 상부 층간 절연막은 상부 비아 패드를 포함하고, 상기 상부 층간 절연막 상의 상부 기판, 상기 상부 기판 및 상기 상부 층간 절연막을 완전히 관통하고 상기 하부 층간 절연막을 부분적으로 관통하여 상기 상부 비아 패드 및 하부 비아 패드와 접촉하는 비아 구조체, 상기 상부 기판을 관통하고 상기 비아 구조체의 외측 면들과 이격되는 비아 분리 절연막, 상기 상부 기판 내에 매립된 매립부와 상기 상부 기판의 상면으로부터 돌출된 돌출부를 포함하는 패드 구조체, 상기 패드 구조체의 하면 및 측면들과 상기 상부 기판의 표면 사이에 배치된 패드 절연막, 상기 상부 기판의 상면상에 상기 패드 구조체의 상면 일부를 노출시키도록 형성된 패시베이션 층, 상기 상부 기판 내의 포토다이오드, 상기 패시베이션 층 상에 배치되고, 상기 포토다이오드와 수직으로 정렬되는 컬러필터 및 상기 컬러필터 상에 배치된 마이크로 렌즈를 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 하부 기판, 및 상기 하부 기판 상의 하부 회로 및 하부 층간 절연막을 포함하는 하부 소자, 상기 하부 소자 상에 배치되고, 상부 기판, 및 상기 상부 기판 아래의 상부 회로 및 상부 층간 절연막을 포함하는 상부 소자, 상기 상부 기판 및 상기 상부 층간 절연막을 완전히 관통하고 상기 하부 층간 절연막을 부분적으로 관통하여 상기 상부 회로 및 상기 하부 회로와 전기적으로 연결되는 비아 구조체, 상기 상부 기판을 관통하고 상기 비아 구조체의 외측 면들과 이격되는 비아 분리 절연막, 상기 상부 기판 내에 거의 매립되는 패드 구조체, 상기 패드 구조체의 하면 및 측면들과 상기 상부 기판의 표면 사이에 배치되는 패드 절연막, 상기 상부 기판의 상면상에 상기 패드 구조체의 상면 일부를 노출시키도록 형성된 패시베이션 층, 상기 상부 기판 내의 포토다이오드, 상기 패시배이션 층 상에 배치되고, 상기 포토다이오드와 수직으로 정럴되는 컬러필터 및 상기 컬러필터 상에 배치된 마이크로 렌즈를 포함한다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시 예들에 의한 반도체 소자들은 상부 기판 내에 거의 매립된 패드 구조체를 포함함으로써, 상기 패드 구조체와 상부 기판의 상면 사이의 단차를 최소화할 수 있다.
이에 따라, 후속 공정으로 상부 기판의 상면 상에 포토레지스트 패턴 또는 컬러필터 등을 형성하는 코팅 공정을 수행할 때, 균일한 코팅 층을 형성할 수 있으므로, 패턴 불량 또는 이미지 불량 등을 방지할 수 있다.
또한, 패드 구조체와 상부 기판의 상면 사이의 단차를 최소화함으로써, 상부 기판의 표면으로부터 반사되는 빛이 패드 구조체의 측면에 의해 반사되어 포토다이오드로 입사되는 문제를 방지할 수 있다.
기타 다양한 효과들은 상세한 설명 내에서 언급될 것이다.
도 1a 내지 도 1g는 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 소자들의 종단면도들이다.
도 2a 내지 도 2f는 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 소자들의 종단면도들이다.
도 3a 내지 도 10f는 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 소자들의 제조 방법들을 설명하는 도면들이다.
도 11은 본 발명의 기술적 사상의 일 실시예에 의한 카메라 시스템을 개략적으로 도시한 블록도이다.
도 12는 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템을 개략적으로 도시한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’및/또는 ‘포함하는(comprising)’은 언급된 구성 요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', 아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
본 명세서에서 비아 구조체는 실리콘 관통 비아(TSV: through silicon via)를 의미할 수 있다. 실리콘 관통 비아는 단결정 실리콘 웨이퍼 및 실리콘 산화물을 관통하는 반도체 가공 기술을 통하여 형성될 수 있다.
도 1a는 본 발명의 기술적 사상의 다양한 실시 예에 의한 반도체 소자의 종단면도이다.
도 1a를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(10A)는 하부 소자(100), 상부 소자(200), 비아 분리 절연막(250), 패드 절연막(252), 캡핑 절연막(260), 비아 구조체(310), 패드 구조체(320), 및 패시베이션 층(280)을 포함할 수 있다.
상기 하부 소자(100)는 하부 기판(110) 및 상기 하부 기판(110) 상에 형성된 하부 회로(120)를 포함할 수 있다.
상기 하부 기판(110)은 벌크 단결정 실리콘 웨이퍼, SOI(silicon on insulator) 웨이퍼, Si-Ge 같은 화합물 반도체 웨이퍼, 실리콘 에피택셜 층이 성장된 웨이퍼 등을 포함할 수 있다.
상기 하부 회로(120)는 하부 배선(121) 및 하부 비아 패드(122)를 포함할 수 있다. 상기 하부 비아 패드(122)는 상기 비아 구조체(310)의 하단부와 접촉하여 전기적으로 연결될 수 있다. 상기 하부 배선(121) 및 상기 하부 비아 패드(122)는 텅스텐, 알루미늄, 또는 구리 같은 금속, 텅스텐 실리사이드 또는 티타늄 실리사이드 같은 금속 실리사이드, 텅스텐 나이드라이드 또는 티타늄 나이트라이드 같은 금속 화합물, 또는 도핑된 다결정 실리콘을 포함할 수 있다.
상기 하부 소자(100)는 상기 하부 배선(121)과 상기 하부 비아 패드(122)를 감싸고 덮는 하부 층간 절연막(125)을 포함할 수 있다. 상기 하부 층간 절연막(125)은 실리콘 산화물을 포함할 수 있다.
상기 상부 소자(200)는 상기 하부 소자(100) 상에 적층될 수 있다. 상기 상부 소자(200)와 상기 하부 소자(100)는 본딩될 수 있다.
상기 상부 소자(200)는 상부 기판(210) 및 상기 상부 기판(210) 상에 형성된 상부 회로(220)를 포함할 수 있다.
상기 상부 기판(210)은 벌크 단결정 실리콘 웨이퍼, SOI(silicon on insulator) 웨이퍼, Si-Ge 같은 화합물 반도체 웨이퍼, 실리콘 에피택셜 층이 성장된 웨이퍼 등을 포함할 수 있다.
상기 상부 기판(210)내에 비아 분리 트렌치(T1) 및 패드 트렌치(T2)가 형성될 수 있다. 상기 비아 분리 트렌치(T1)는 상기 상부 기판(210)을 관통하여 상기 상부 층간 절연막(225)을 노출시키도록 형성될 수 있다. 상기 패드 트렌치(T2)는 상기 비아 분리 트렌치(T1)와 수평 방향으로 이격되도록 형성될 수 있다. 상기 비아 분리 트렌치(T1)는 상면도에서 상기 비아 구조체(310)를 둘러싸는 모양을 가질 수 있다. 상기 패드 트렌치(T2)의 바닥면은 상기 비아 분리 트렌치(T1)의 바닥면보다 높은 레벨에 위치할 수 있다. 상기 패드 트렌치(T2)의 수평 폭은 상기 비아 분리 트렌치(T1)의 수평 폭보다 클 수 있다.
상기 상부 회로(220)는 상부 배선(221) 및 상부 비아 패드(222)를 포함할 수 있다. 상기 상부 비아 패드(222)는 상기 비아 구조체(310)의 하면 또는 측면과 접촉하여 전기적으로 연결될 수 있다. 다른 실시 예에서, 상기 상부 비아 패드(222)는 상기 비아 구조체(310)와 이격되어 전기적으로 절연될 수 있다.
상기 상부 배선(221) 및 상부 비아 패드(222)는 텅스텐, 알루미늄, 또는 구리 같은 금속, 텅스텐 실리사이드 또는 티타늄 실리사이드 같은 금속 실리사이드, 텅스텐 나이드라이드 또는 티타늄 나이트라이드 같은 금속 화합물, 또는 도핑된 다결정 실리콘을 포함할 수 있다.
상기 상부 소자(200)는 상기 상부 배선(221) 및 상부 비아 패드(222)를 감싸고 덮는 상부 층간 절연막(225)을 포함할 수 있다. 상기 상부 층간 절연막(225)은 실리콘 산화물을 포함할 수 있다.
상기 비아 분리 절연막(250)은 상기 상부 기판(210)을 관통하는 상기 비아 분리 트렌치(T1)를 채우도록 형성될 수 있다. 이에 따라, 상기 비아 분리 절연막(250)의 하면은 상기 상부 층간 절연막(225)과 접촉할 수 있다. 상기 비아 분리 절연막(250)은 상기 비아 구조체(310)의 외측 면들과 수평 방향으로 이격될 수 있다. 즉, 상기 비아 분리 절연막(250)은 상기 비아 구조체(310)와 상기 패드 구조체(320) 사이에 배치될 수 있다. 상기 비아 분리 절연막(250)은 상면도에서 상기 비아 구조체(310)를 둘러싸므로, 상기 비아 구조체(310)는 상기 상부 기판(210)과 전기적으로 절연될 수 있다.
상기 패드 절연막(252)은 상기 상부 기판(210) 내에 형성된 패드 트렌치(T2)의 바닥면 및 내부 측벽들 상에 컨포멀하게 형성될 수 있다.
상기 캡핑 절연막(260)은 상기 상부 기판(210)의 상면 상에 컨포멀하게 형성될 수 있다.
상기 비아 분리 절연막(250), 패드 분리 절연막(252), 및 캡핑 절연막(260)은 서로 물질적으로 연속할 수 있다. 예를 들어, 상기 비아 분리 절연막(250), 패드 분리 절연막(252), 및 캡핑 절연막(260)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 비아 구조체(310)는 상기 상부 소자(200)를 완전히 관통하고, 상기 하부 소자(100)의 상기 하부 층간 절연막(125)의 상부를 부분적으로 관통하도록 형성될 수 있다. 상기 비아 구조체(310)는 상기 상부 소자(200)의 상기 상부 비아 패드(222) 및 상기 하부 소자(100)의 상기 하부 비아 패드(122)에 전기적으로 연결될 수 있다.
상기 비아 구조체(310)는 비아 배리어 패턴(311), 제1 비아 패턴(313) 및 제2 비아 패턴(315)을 포함할 수 있다.
상기 비아 배리어 패턴(311)은 상기 상부 소자(200)를 관통하여 상기 하부 비아 패드(122)를 노출시키는 비아 홀(VH)의 바닥면 및 내부 측벽들 상에 컨포멀하게 형성될 수 있다. 상기 비아 배리어 패턴(311)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 티타늄 텅스텐(TiW), 또는 기타 다양한 배리어용 금속을 포함할 수 있다. 상기 비아 배리어 패턴(311)은 상기 상부 기판(210)의 상면 상의 상기 캡핑 절연막(260)의 상면의 일부 상으로 연장될 수 있다.
상기 제1 비아 패턴(313)은 상기 비아 배리어 패턴(311) 상에 컨포멀하게 형성될 수 있다. 상기 제1 비아 패턴(313)은 텅스텐(W), 알루미늄(Al), 코발트(Co), 니켈(Ni), 또는 구리(Cu) 같은 금속을 포함할 수 있다. 예를 들어, 상기 제1 비아 패턴(313)은 텅스텐(W)을 포함할 수 있다. 상기 제1 비아 패턴(313)은 상기 상부 기판(210)의 상면 상의 상기 캡핑 절연막(260)의 상면의 일부 상으로 연장될 수 있다.
상기 제2 비아 패턴(315)은 상기 제1 비아 패턴(313) 상에 상기 비아 홀(VH)을 부분적으로 채우도록 형성될 수 있다. 예를 들어, 상기 제2 비아 패턴(315)은 상기 비아 홀(VH)의 상부에 형성될 수 있다. 이에 따라, 상기 비아 홀(VH)의 하부에는 에어 스페이스(S)가 형성될 수 있다. 상기 에어 스페이스(S)는 상기 제2 비아 패턴(315) 및 상기 제1 비아 패턴(313)에 의해 정의될 수 있다. 상기 제2 비아 패턴(315)은 텅스텐(W), 알루미늄(Al), 코발트(Co), 니켈(Ni), 또는 구리(Cu) 같은 금속을 포함할 수 있다. 상기 제2 비아 패턴(315)은 상기 제1 비아 패턴(313)과 다른 금속 물질을 포함할 수 있다. 예를 들어, 상기 제2 비아 패턴(315)은 알루미늄(Al)을 포함할 수 있다.
상기 패드 구조체(320)는 상기 상부 기판(210)의 상기 패드 트렌치(T2)를 채우도록 형성될 수 있다. 상기 패드 구조체(320)의 많은 부분이 상기 상부 기판(210) 내에 매립될 수 있다. 예를 들어, 상기 패드 구조체(320)의 일부는 상기 상부 기판(210) 내에 매립되고, 상기 패드 구조체(320)의 다른 일부는 상기 상부 기판(210) 상으로 돌출될 수 있다. 이때, 상기 패드 구조체(320) 중 상기 상부 기판(210) 상으로 돌출한 부분의 수직 길이는 상기 상부 기판(210) 내에 매립된 부분의 수직 길이보다 짧을 수 있다. 상기 패드 구조체(320)는 상기 비아 구조체(310)와 수직으로 중첩하지 않을 수 있다. 상기 패드 구조체(320)는 상기 비아 구조체(310)와 수평 방향으로 이격될 수 있다. 상기 패드 구조체(320)는 패드 배리어 패턴(321), 제1 패드 패턴(323), 및 제2 패드 패턴(315)을 포함할 수 있다.
상기 패드 배리어 패턴(321)은 상기 패드 트렌치(T2) 내의 상기 패드 절연막(252) 상에 컨포멀하게 형성될 수 있다. 상기 패드 배리어 패턴(321)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 티타늄 텅스텐(TiW), 또는 기타 다양한 배리어용 금속을 포함할 수 있다. 상기 패드 배리어 패턴(321)은 상기 비아 배리어 패턴(311)과 물질적으로 연속할 수 있다. 상기 패드 배리어 패턴(321)은 상기 상부 기판(210)의 상면상의 상기 캡핑 절연막(260)의 상면의 일부 상으로 연장될 수 있다.
상기 제1 패드 패턴(323)은 상기 패드 배리어 패턴(321) 상에 컨포멀하게 형성될 수 있다. 상기 제1 패드 패턴(323)은 텅스텐(W), 알루미늄(Al), 코발트(Co), 니켈(Ni), 또는 구리(Cu) 같은 금속을 포함할 수 있다. 상기 제1 패드 패턴(323)은 상기 제1 비아 패턴(313)과 물질적으로 연속할 수 있다. 상기 제1 패드 패턴(323)은 상기 상부 기판(210)의 상면상의 상기 캡핑 절연막(260)의 상면의 일부 상으로 연장될 수 있다.
상기 제2 패드 패턴(325)은 상기 패드 트렌치(T2) 내의 상기 제1 패드 패턴(323) 상에 형성될 수 있다. 상기 제2 패드 패턴(325)의 측면들 및 하면은 상기 제1 패드 패턴(323)에 의해 감싸질 수 있다. 상기 제2 패드 패턴(325)은 상기 제2 비아 패턴(315)과 동일한 금속 물질을 포함할 수 있다. 상기 패드 구조체(320)는 물질적으로 연속하는 제1 패드 패턴(323)과 제1 비아 패턴(313) 및/또는 물질적으로 연속하는 패드 배리어 패턴(321)과 비아 배리어 패턴(311)을 통해 상기 비아 구조체(310)와 전기적으로 연결될 수 있다.
상기 비아 구조체(310)의 상면 및 상기 패드 구조체(320)의 상면은 실질적으로 공면을 이룰 수 있다. 예를 들어, 상기 제2 비아 패턴(315)의 상면, 상기 제2 패드 패턴(325)의 상면, 및 상기 캡핑 절연막(260)의 상면 상으로 연장된 상기 제1 비아 패턴(313)의 표면은 실질적으로 공면을 이룰 수 있다. 상기 비아 구조체(310)는 상기 캡핑 절연막(260)의 두께, 상기 비아 배리어 패턴(311)의 두께, 및 상기 제1 비아 패턴(313)의 두께를 합한 것과 대응되는 높이만큼 상기 상부 기판(210)의 상면으로부터 돌출할 수 있다. 또한, 상기 패드 구조체(320)는 상기 캡핑 절연막(260)의 두께, 상기 패드 배리어 패턴(321)의 두께, 및 상기 제1 패드 패턴(323)의 두께들 합한 것과 대응되는 높이만큼 상기 상부 기판(210)의 상면으로부터 돌출할 수 있다.
상기 패시베이션 층(280)은 상기 캡핑 절연막(260), 상기 비아 구조체(310), 및 상기 패드 구조체(320) 상에 형성될 수 있다. 상기 패시베이션 층(280)은 상기 패드 구조체(320)의 상기 제2 패드 패턴(325)의 표면을 노출시키는 개구부(280a)를 포함할 수 있다. 상기 패시베이션 층(280)은 실리콘 질화물을 포함할 수 있다.
이상, 본 발명의 일 실시 예에 의한 반도체 소자(10A)에 대하여 설명하였다. 본 실시 예에 의한 반도체 소자(10A)는 상부 기판(210) 내에 거의 매립된 패드 구조체(320)를 포함함으로써, 상기 패드 구조체(320)와 상부 기판(210)의 상면 사이의 단차를 최소화할 수 있다.
도 1b는 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자의 종단면도이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 1b를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(10B)는 도 1a의 반도체 소자(10A)와 비교하여, 비아 구조체(310)와 수직으로 중첩하지 않고 상부 소자(200)의 상부 기판(210) 내에 매립된 제1 부분(325a) 및 상기 비아 구조체(310) 상으로 연장되고 상기 상부 기판(210)의 상면 상에 형성된 제2 부분(325b)을 갖는 제2 패드 패턴(325)을 포함하는 패드 구조체(320)를 포함할 수 있다. 상기 제2 패드 패턴(325)의 상기 제1 부분(325a)의 상면은 상기 제2 패드 패턴(325)의 상기 제2 부분(325b)의 상면보다 낮은 레벨에 위치할 수 있다. 상기 제2 패드 패턴(325)의 상기 제2 부분(325b)의 일부는 상기 비아 구조체(310)의 제2 비아 패턴(315)과 물질적으로 연속할 수 있다.
도 1c는 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자의 종단면도이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 1c를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(10C)에서 패드 구조체(320)의 제2 패드 패턴(325)은 상부 소자(200)의 상부 기판(210) 내에 매립된 제1 부분(325a), 비아 구조체(310) 상에 형성된 제2 부분(325b), 및 상기 제1 부분(325a)의 주변의 상기 상부 기판(210) 상에 형성된 제3 부분(325c)을 포함할 수 있다.
도 1d는 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자의 종단면도이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 1d를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(10D)는 도 1a의 반도체 소자(10A)와 비교하여, 비아 홀(VH)을 완전히 채우는 제2 비아 패턴(315)을 갖는 비아 구조체(310)를 포함할 수 있다. 상기 제2 비아 패턴(315)는 도 1a의 반도체 소자(10A)의 제2 비아 패턴(315)과 다른 종류의 금속 물질을 포함할 수 있다. 예를 들어, 상기 제2 비아 패턴(315)은 구리(Cu)를 포함할 수 있다.
도 1e는 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자의 종단면도이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 1e를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(10E)는 도 1a의 반도체 소자(10A)와 비교하여, 비아 구조체(310)와 수직으로 중첩하는 패드 구조체(320)를 포함할 수 있다. 상기 패드 구조체(320)의 제2 패드 패턴(325)의 일부는 상기 비아 구조체(310)의 제2 비아 패턴(315)과 물질적으로 연속할 수 있다.
도 1f는 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자의 종단면도이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 1f를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(10F)는 도 1e의 반도체 소자(10E)와 비교하여, 비아 홀(VH)을 완전히 채우는 제2 비아 패턴(315)을 갖는 비아 구조체(310)를 포함할 수 있다. 예를 들어, 상기 제2 비아 패턴(315)은 구리(Cu)를 포함할 수 있다.
도 1g는 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자의 종단면도이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 1g를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(10G)는 도 1a의 반도체 소자(10A)와 비교하여, 비아 분리 트렌치(T1)의 바닥면 및 내부 측벽들 상에 컨포멀하게 형성된 비아 분리 절연막(250) 및 상기 비아 분리 트렌치(T1)의 내부를 채우는 전도성 비아 분리 코어(330)를 포함할 수 있다. 상기 비아 분리 코어(330)는 상기 비아 분리 절연막(250) 상에 컨포멀하게 형성된 비아 분리 배리어 패턴(331) 및 상기 비아 분리 배리어 패턴(331) 상에 상기 비아 분리 트렌치(T1)를 채우도록 형성된 비아 분리 패턴(333)을 포함할 수 있다.
상기 비아 분리 배리어 패턴(331)는 비아 구조체(310)의 비아 배리어 패턴(311) 및 패드 구조체(320)의 패드 배리어 패턴(321)과 물질적으로 연속할 수 있다. 또한, 상기 비아 분리 패턴(333)은 상기 비아 구조체(310)의 제1 비아 패턴(313) 및 상기 패드 구조체(320)의 제1 패드 패턴(323)과 물질적으로 연속할 수 있다.
도 2a는 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자의 종단면도이다. 본 실시 예에서 상기 반도체 소자는 후면 조사형 이미지 센서(back-side illuminated image sensor)일 수 있다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 2a를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(20A)는 하부 소자(100), 상부 소자(200), 비아 분리 절연막(250), 패드 절연막(252), 픽셀 분리 절연막(255), 캡핑 절연막(260), 비아 구조체(310), 패드 구조체(320), 및 패시베이션 층(280)을 포함할 수 있다. 상기 반도체 소자(20A)는 상기 상부 소자(200) 상의 컬러 필터들(190) 및 마이크로 렌즈들(195)을 더 포함할 수 있다.
상기 하부 소자(100)는 하부 기판(110) 및 상기 하부 기판(110) 상에 형성된 하부 게이트 구조체(115) 및 하부 회로(120), 및 상기 하부 게이트 구조체(115)와 상기 하부 회로(120)를 감싸고 덮는 하부 층간 절연막(125)을 포함할 수 있다. 상기 하부 기판(110) 내에 하부 소자 분리 영역(112)이 형성될 수 있다.
상기 하부 게이트 구조체(115)는 하부 게이트 전극(115a) 및 하부 게이트 캡핑층(115b)을 포함할 수 있다. 상기 하부 게이트 전극(115a)은 다결정 실리콘, 금속 실리사이드, 또는 금속 같은 전도체를 포함할 수 있다. 상기 하부 게이트 캡핑층(115b)은 실리콘 질화물 같은 절연물을 포함할 수 있다.
상기 하부 회로(120)는 하부 배선(121) 및 하부 비아 패드(122)를 포함할 수 있다. 상기 하부 비아 패드(122)는 상기 비아 구조체(310)의 하단부와 접촉하여 전기적으로 연결될 수 있다. 상기 하부 배선(121) 및 하부 비아 패드(122)는 금속, 금속 실리사이드, 또는 도핑된 다결정 실리콘 같은 전도체를 포함할 수 있다. 상기 하부 층간 절연막(125)은 실리콘 산화물 같은 절연체를 포함할 수 있다.
상기 상부 소자(200)는 상기 하부 소자(100) 상에 적층될 수 있다. 상기 상부 소자(200)와 상기 하부 소자(100)는 본딩될 수 있다.
상기 상부 소자(200)는 상부 기판(210) 및 상기 상부 기판(110) 상에 형성된 상부 게이트 구조체(215), 전달 게이트 구조체(217), 및 상부 회로(220) 및 상기 상부 게이트 구조체(215), 전달 게이트 구조체(217), 및 상부 회로(220)를 감싸고 덮는 상부 층간 절연막(225)을 포함할 수 있다.
상기 상부 기판(210) 내에 상부 소자 분리 영역(212)이 형성될 수 있다. 또한, 상기 상부 기판(210) 내에 포토다이오드들(205)이 형성될 수 있다.
상기 상부 기판(210) 내에 비아 분리 트렌치(T3), 픽셀 분리 트렌치(T4), 및 패드 트렌치(T5)가 형성될 수 있다. 상기 비아 분리 트렌치(T3) 및 상기 픽셀 분리 트렌치(T4)는 상기 상부 기판(210)을 관통하여 상기 상부 층간 절연막(225)을 노출시키도록 형성될 수 있다. 상기 비아 분리 트렌치(T3)는 상기 비아 구조체(310)의 측면들과 이격되어 형성될 수 있다. 상기 픽셀 분리 트렌치(T4)는 상기 포토다이오드들(205) 사이에 형성될 수 있다. 상기 패드 트렌치(T5)는 상기 비아 분리 트렌치(T3) 및 상기 픽셀 분리 트렌치(T4)와 수평 방향으로 이격되도록 형성될 수 있다.
상기 패드 트렌치(T5)의 바닥면은 상기 비아 분리 트렌치(T3) 및 픽셀 분리 트렌치(T4)의 바닥면들보다 높은 레벨에 위치할 수 있다. 상기 패드 트렌치(T5)의 수평 폭은 상기 비아 분리 트렌치(T3) 및 픽셀 분리 트렌치(T4)의 수평 폭들보다 클 수 있다. 상기 비아 분리 트렌치(T3)의 수평 폭은 상기 픽셀 분리 트렌치(T4)의 수평 폭보다 클 수 있다.
상기 상부 게이트 구조체(215)는 상부 게이트 전극(215a) 및 상부 게이트 캡핑층(215b)을 포함할 수 있다. 상기 상부 게이트 전극(215a)은 다결정 실리콘, 금속 실리사이드, 또는 금속 같은 전도체를 포함할 수 있다. 상기 상부 게이트 캡핑층(215b)은 실리콘 질화물 같은 절연물을 포함할 수 있다.
상기 전달 게이트 구조체(217)는 전달 게이트 전극(217a) 및 전달 게이트 캡핑층(217b)을 포함할 수 있다. 상기 전달 게이트 전극(217a)은 다결정 실리콘, 금속 실리사이드, 또는 금속 같은 전도체를 포함할 수 있다. 상기 전달 게이트 캡핑층(217b)은 실리콘 질화물 같은 절연물을 포함할 수 있다. 상기 전달 게이트 구조체(217)는 상기 포토다이오드들(205)과 인접하게 배치될 수 있다.
상기 상부 회로(220)는 상부 배선(221) 및 상부 비아 패드(222)를 포함할 수 있다. 상기 상부 배선(221) 및 상부 플러그 패드(222)는 금속, 금속 실리사이드, 금속 화합물, 또는 도핑된 다결정 실리콘을 포함할 수 있다. 상기 상부 층간 절연막(225)은 실리콘 산화물을 포함할 수 있다.
상기 비아 분리 절연막(250)은 상기 상부 기판(210)을 관통하는 상기 비아 분리 트렌치(T3)를 채우도록 형성될 수 있다.
상기 패드 절연막(252)은 상기 상부 기판(210) 내에 형성된 상기 패드 트렌치(T5)의 바닥면 및 내부 측벽들 상에 컨포멀하게 형성될 수 있다.
상기 픽셀 분리 절연막(255)은 상기 상부 기판(210)을 관통하는 상기 픽셀 분리 트렌치(T4)를 채우도록 형성될 수 있다.
상기 캡핑 절연막(260)은 상기 상부 기판(210)의 상면 상에 컨포멀하게 형성될 수 있다.
상기 비아 분리 절연막(250), 상기 패드 절연막(252), 상기 픽셀 분리 절연막(255), 및 상기 캡핑 절연막(260)은 실리콘 산화물을 포함할 수 있다.
상기 비아 구조체(310)는 상기 상부 소자(200)를 완전히 관통하고, 상기 하부 소자(100)의 상기 하부 층간 절연막(125)을 부분적으로 관통하여 상기 하부 소자(100)의 상기 하부 비아 패드(122)와 접촉하도록 형성될 수 있다. 상기 비아 구조체(310)는 상기 상부 소자(200)의 상기 상부 회로(220) 및 상기 하부 소자(100)의 상기 하부 회로(120)와 전기적으로 연결될 수 있다. 상기 비아 구조체(310)는 비아 배리어 패턴(311), 제1 비아 패턴(313) 및 제2 비아 패턴(315)을 포함할 수 있다.
상기 비아 배리어 패턴(311)은 상기 상부 소자(200)를 관통하여 상기 하부 비아 패드(122)를 노출시키는 비아 홀(VH)의 바닥면 및 내부 측벽들 상에 컨포멀하게 형성될 수 있다. 상기 비아 배리어 패턴(311)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 티타늄 텅스텐(TiW), 또는 기타 다양한 배리어용 금속을 포함할 수 있다. 상기 비아 배리어 패턴(311)은 상기 상부 기판(210)의 상면상의 상기 캡핑 절연막(260)의 상면의 일부 상으로 연장될 수 있다.
상기 제1 비아 패턴(313)은 상기 비아 배리어 패턴(311) 상에 컨포멀하게 형성될 수 있다. 상기 제1 비아 패턴(313)은 텅스텐(W), 알루미늄(Al), 코발트(Co), 니켈(Ni), 또는 구리(Cu) 같은 금속을 포함할 수 있다. 예를 들어, 상기 제1 비아 패턴(313)은 텅스텐(W)을 포함할 수 있다. 상기 제1 비아 패턴(313)은 상기 상부 기판(210)의 상면상의 상기 캡핑 절연막(260)의 상면의 일부 상으로 연장될 수 있다.
상기 제2 비아 패턴(315)은 상기 제1 비아 패턴(313) 상에 상기 비아 홀(VH)을 부분적으로 채우도록 형성될 수 있다. 예를 들어, 상기 제2 비아 패턴(315)은 상기 비아 홀(VH)의 상부에 형성될 수 있다. 이에 따라, 상기 비아 홀(VH)의 하부에는 에어 스페이스(S)가 형성될 수 있다. 상기 제2 비아 패턴(315)은 텅스텐(W), 알루미늄(Al), 코발트(Co), 니켈(Ni), 또는 구리(Cu) 같은 금속을 포함할 수 있다. 상기 제2 비아 패턴(315)은 상기 제1 비아 패턴(313)과 다른 금속 물질을 포함할 수 있다. 예를 들어, 상기 제2 비아 패턴(315)은 알루미늄(Al)을 포함할 수 있다.
상기 패드 구조체(320)는 상기 상부 기판(210)의 상기 패드 트렌치(T5)를 채우도록 형성될 수 있다. 상기 패드 구조체(320)는 상기 상부 기판(210) 내에 거의 매립될 수 있다. 상기 패드 구조체(320)는 패드 배리어 패턴(321), 제1 패드 패턴(323), 및 제2 패드 패턴(315)을 포함할 수 있다.
상기 패드 배리어 패턴(321)은 상기 패드 트렌치(T5) 내의 상기 패드 절연막(252) 상에 컨포멀하게 형성될 수 있다. 상기 패드 배리어 패턴(321)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 티타늄 텅스텐(TiW), 또는 기타 다양한 배리어용 금속을 포함할 수 있다. 상기 패드 배리어 패턴(321)은 상기 비아 배리어 패턴(311)과 물질적으로 연속할 수 있다. 상기 패드 배리어 패턴(321)은 상기 상부 기판(210)의 상면상의 상기 캡핑 절연막(260)의 상면의 일부 상으로 연장될 수 있다.
상기 제1 패드 패턴(323)은 상기 패드 배리어 패턴(321) 상에 컨포멀하게 형성될 수 있다. 상기 제1 패드 패턴(323)은 텅스텐(W), 알루미늄(Al), 코발트(Co), 니켈(Ni), 또는 구리(Cu) 같은 금속을 포함할 수 있다. 상기 제1 패드 패턴(323)은 상기 제1 비아 패턴(313)과 물질적으로 연속할 수 있다. 상기 제1 패드 패턴(323)은 상기 상부 기판(210)의 상면상의 상기 캡핑 절연막(260)의 상면의 일부 상으로 연장될 수 있다.
상기 제2 패드 패턴(325)은 상기 패드 트렌치(T5) 내의 상기 제1 패드 패턴(323) 상에 형성될 수 있다. 상기 제1 패드 패턴(323)은 상기 제2 패드 패턴(325)의 측면들 및 하면을 감쌀 수 있다. 상기 제2 패드 패턴(325)은 상기 제2 비아 패턴(315)과 동일한 금속 물질을 포함할 수 있다.
상기 패드 구조체(320)는 물질적으로 연속하는 제1 패드 패턴(323)과 제1 비아 패턴(313) 및/또는 물질적으로 연속하는 패드 배리어 패턴(321)과 비아 배리어 패턴(311)을 통해 상기 비아 구조체(310)와 전기적으로 연결될 수 있다.
상기 패시베이션 층(280)은 상기 캡핑 절연막(260), 상기 비아 구조체(310), 및 상기 패드 구조체(320) 상에 컨포멀하게 형성될 수 있다. 상기 패시베이션 층(280)은 상기 패드 구조체(320)의 상기 제2 패드 패턴(325)의 표면을 노출시키는 개구부(280a)를 포함할 수 있다. 상기 패시베이션 층(280)은 실리콘 질화물을 포함할 수 있다.
상기 컬러 필터들(190) 및 상기 마이크로 렌즈들(195)은 상기 포토다이오드들(205)과 수직으로 정렬되도록 상기 패시베이션 층(280) 상에 배치될 수 있다.
이상, 본 발명의 일 실시 예에 의한 반도체 소자(20A)에 대하여 설명하였다. 본 실시 예에 의한 반도체 소자(20A)는 상부 기판(210) 내에 거의 매립된 패드 구조체(320)를 포함함으로써, 상기 패드 구조체(320)와 상부 기판(210)의 상면 사이의 단차를 최소화할 수 있다.
이에 따라, 후속 공정으로 상부 기판(210)의 상면 상에 포토레지스트 패턴 또는 컬러필터(190) 등을 형성하기 위한 코팅 공정을 수행할 때, 코팅 층을 균일하게 형성할 수 있으므로, 패턴 불량 또는 이미지 불량 등을 방지할 수 있다.
또한, 패드 구조체(320)와 상부 기판(210)의 상면 간의 단차를 최소화함으로써, 상부 기판(210)의 표면으로부터 반사되는 빛이 패드 구조체(320)의 표면에서 반사되어 포토다이오드(205)로 입사되는 문제를 방지할 수 있다.
도 2b는 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자의 종단면도이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 2b를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(20B)는 도 2a의 반도체 소자(20A)와 비교하여, 비아 구조체(310)와 수직으로 중첩하지 않고 상부 소자(200)의 상부 기판(210) 내에 거의 매립된 제1 부분(325a) 및 상기 비아 구조체(310) 상으로 연장된 제2 부분(325b)을 갖는 제2 패드 패턴(325)을 포함하는 패드 구조체(320)를 포함할 수 있다. 상기 제2 패드 패턴(325)의 상기 제1 부분(325a)의 상면은 상기 제2 패드 패턴(325)의 상기 제2 부분(325b)의 상면보다 낮은 레벨에 위치할 수 있다. 상기 제2 패드 패턴(325)의 상기 제2 부분(325b)의 일부는 상기 비아 구조체(310)의 제2 비아 패턴(315)과 물질적으로 연속할 수 있다.
도 2c는 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자의 종단면도이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 2c를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(20C)는 도 2a의 반도체 소자(20A)와 비교하여, 비아 홀(VH)을 완전히 채우는 제2 비아 패턴(315)을 갖는 비아 구조체(310)를 포함할 수 있다. 상기 제2 비아 패턴(315)는 도 2a의 반도체 소자(20A)의 제2 비아 패턴(315)과 다른 종류의 금속 물질을 포함할 수 있다. 예를 들어, 상기 제2 비아 패턴(315)은 구리(Cu)를 포함할 수 있다.
도 2d는 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자의 종단면도이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 2d를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(20d)는 도 2a의 반도체 소자(20a)와 비교하여, 비아 구조체(310)와 수직으로 중첩하는 패드 구조체(320)를 포함할 수 있다. 상기 패드 구조체(320)의 제2 패드 패턴(325)의 일부는 상기 비아 구조체(310)의 제2 비아 패턴(315)과 물질적으로 연속할 수 있다.
도 2e는 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자의 종단면도이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 2e를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(20E)는 도 2d의 반도체 소자(20D)와 비교하여, 비아 홀(VH)을 완전히 채우는 제2 비아 패턴(315)을 갖는 비아 구조체(310)를 포함할 수 있다. 상기 제2 비아 패턴(315)는 도 2d의 반도체 소자(20D)의 제2 비아 패턴(315)과 다른 종류의 금속 물질을 포함할 수 있다. 예를 들어, 상기 제2 비아 패턴(315)은 구리(Cu)를 포함할 수 있다.
도 2f는 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자의 종단면도이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 2f를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(20F)는 도 2a의 반도체 소자(20A)와 비교하여, 픽셀 분리 절연막(255)과 수직으로 중첩되는 차광 패턴들(290)을 포함할 수 있다. 상기 차광 패턴들(290)은 비아 구조체(310)의 비아 배리어 패턴(311) 및 패드 구조체(320)의 패드 배리어 패턴(321)과 동일한 금속 물질을 갖는 하부 차광 패턴들(291) 및 상기 비아 구조체(310)의 제1 비아 패턴(313) 및 상기 패드 구조체(320)의 제1 패드 패턴(313)과 동일한 금속 물질을 갖는 상부 차광 패턴들(293)을 포함할 수 있다.
도 3a 내지 도 3f는 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자의 제조 방법을 설명하는 도면들이다.
도 3a를 참조하면, 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자의 제조 방법은 하부 소자(100)를 형성하고, 상부 소자(200)를 형성하고, 상기 하부 소자(100) 및 상기 상부 소자(200)를 본딩하는 것을 포함할 수 있다.
상기 하부 소자(100)를 형성하는 것은 하부 기판(110) 상에 하부 회로(120) 및 상기 하부 회로(120)를 덮는 하부 층간 절연막(125)을 형성하는 것을 포함할 수 있다.
상기 하부 기판(110)은 벌크 단결정 실리콘 웨이퍼, SOI 웨이퍼, 화합물 반도체 웨이퍼, 실리콘 에피택셜 층이 성장된 웨이퍼 등을 포함할 수 있다.
상기 하부 회로(120)는 하부 배선(121) 및 하부 비아 패드(122)를 포함할 수 있다. 상기 하부 회로(120)는 증착 공정, 도금 공정, 및/또는 패터닝 공정 등을 통하여 형성된 금속, 금속 실리사이드, 또는 도핑된 다결정 실리콘을 포함할 수 있다. 상기 하부 층간 절연막(125)은 실리콘 산화물을 포함할 수 있다.
상기 상부 소자(200)를 형성하는 것은 상부 기판(210) 상에 상부 회로(220) 및 상기 상부 회로(220)를 덮는 상부 층간 절연막(225)을 형성하는 것을 포함할 수 있다.
상기 상부 기판(210)은 벌크 단결정 실리콘 웨이퍼, SOI 웨이퍼, 화합물 반도체 웨이퍼, 실리콘 에피택셜 층이 성장된 웨이퍼 등을 포함할 수 있다.
상기 상부 회로(220)는 상부 배선(221) 및 상부 비아 패드(222)를 포함할 수 있다. 상기 상부 회로(220)는 증착 공정, 도금 공정, 및/또는 패터닝 공정 등을 통하여 형성된 금속, 금속 실리사이드, 또는 도핑된 다결정 실리콘을 포함할 수 있다. 상기 상부 층간 절연막(225)은 실리콘 산화물을 포함할 수 있다.
상기 하부 소자(100)와 상기 상부 소자(200)를 본딩하는 것은 상기 하부 소자(100)의 상기 하부 층간 절연막(125)과 상기 상부 소자(200)의 상기 상부 층간 절연막(225)이 접촉하도록 수행될 수 있다.
도 3b를 참조하면, 상기 방법은 상기 상부 기판(210) 내에 비아 분리 트렌치(T1) 및 패드 트렌치(T2)를 형성하는 것을 포함할 수 있다.
상기 비아 분리 트렌치(T1)의 수직 깊이는 상기 상부 기판(210)의 수직 두께와 실질적으로 동일할 수 있다. 이에 따라, 상기 비아 분리 트렌치(T1)의 바닥면으로 상기 상부 층간 절연막(225)의 표면이 노출될 수 있다.
상기 패드 트렌치(T2)는 상기 비아 분리 트렌치(T1)와 수평 방향으로 이격 형성될 수 있다. 상기 패드 트렌치(T2)의 바닥면은 상기 비아 분리 트렌치(T1)의 바닥면보다 높은 레벨에 위치할 수 있다. 이에 따라, 상기 패드 트랜치(T2)의 바닥면으로 상기 상부 기판(210)의 표면이 노출될 수 있다. 상기 패드 트렌치(T2)의 수평 폭은 상기 비아 분리 트렌치(T1)의 수평 폭보다 클 수 있다.
일 실시 예에서, 상기 비아 분리 트렌치(T1)를 먼저 형성한 후, 상기 패드 트렌치(T2)를 형성할 수 있다. 다른 실시 예에서, 상기 패드 트렌치(T2)를 먼저 형성한 후, 상기 비아 분리 트렌치(T1)를 형성할 수 있다. 또 다른 실시 예에서, 상기 비아 분리 트렌치(T1)와 상기 패드 트렌치(T2)를 동시에 형성할 수 있다.
도 3c을 참조하면, 상기 방법은 상기 비아 분리 트렌치(T1)를 채우는 비아 분리 절연막(250), 상기 패드 트렌치(T2)의 바닥면 및 내부 측벽들을 컨포멀하게 덮는 패드 절연막(252), 및 상기 상부 기판(210)의 상면을 컨포멀하게 덮는 캡핑 절연막(260)을 형성하는 것을 포함할 수 있다. 상기 비아 분리 절연막(250), 상기 패드 절연막(252) 및 상기 캡핑 절연막(260)은 증착 공정을 수행하여 형성될 수 있다. 상기 비아 분리 절연막(250), 상기 패드 절연막(252) 및 캡핑 절연막(260)은 실리콘 산화물을 포함할 수 있다.
도 3d 참조하면, 상기 방법은 상기 상부 기판(210) 및 상기 상부 층간 절연막(225)을 완전히 관통하고, 상기 하부 층간 절연막(125)을 부분적으로 관통하여 상기 하부 비아 패드(122)를 노출하는 비아 홀(VH)을 형성하는 것을 포함할 수 있다. 상기 비아 홀(VH)은 식각 공정을 수행하여 형성될 수 있다. 일 실시 예에서, 상기 비아 홀(VH)은 상기 상부 소자(200)의 상기 상부 비아 패드(222)를 관통할 수 있다.
도 3e 참조하면, 상기 방법은 상기 비아 홀(VH)의 바닥면 및 내부 측벽들, 상기 패드 절연막(252) 및 상기 캡핑 절연막(250) 상에 배리어 금속 층(31)을 컨포멀하게 형성하고, 상기 배리어 금속 층(31) 상에 제1 금속 층(32)을 컨포멀하게 형성하고, 및 상기 제1 금속 층(32) 상에 상기 비아 홀(VH)을 부분적으로 채우고 상기 패드 트렌치(T2)를 완전히 채우는 제2 금속 층(33)을 형성하는 것을 포함할 수 있다.
예를 들어, 상기 배리어 금속 층(31) 및 상기 제1 금속 층(32)은 원자층 증착(atomic layer deposition, ALD) 공정을 수행하여 형성될 수 있다. 상기 제2 금속 층(33)은 물리적 기상 증착(physical vapor deposition, PVD) 공정을 수행하여 형성될 수 있다.
상기 배리어 금속 층(31)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 티타늄 텅스텐(TiW), 또는 기타 다양한 배리어용 금속을 포함할 수 있다. 상기 제1 금속 층(32)과 상기 제2 금속 층(33)은 서로 다른 금속 물질을 포함할 수 있다. 예를 들어, 상기 제1 금속 층(32)은 텅스텐(W)을 포함하고, 상기 제2 금속 층(33)은 알루미늄(Al)을 포함할 수 있다. 상기 제2 금속 층(32)은 상기 비아 홀(VH)의 상부에만 형성될 수 있다. 이에 따라, 상기 비아 홀(VH)의 하부에는 에어 스페이스(S)가 형성될 수 있다.
도 3f를 참조하면, 상기 방법은 평탄화 공정을 수행하여 상기 캡핑 절연막(260) 상에 형성된 상기 제1 금속 층(32, 도 3e 참조)의 표면이 노출되도록 상기 제2 금속 층(33, 도 3e 참조)을 제거하는 것을 포함할 수 있다. 이 공정에서, 상기 비아 홀(VH) 내에 배치되는 비아 구조체(310) 및 상기 패드 트렌치(T2) 내에 배치되는 패드 구조체(320)가 형성될 수 있다.
상기 비아 구조체(310)는 비아 배리어 패턴(311), 제1 비아 패턴(313) 및 제2 비아 패턴(315)을 포함할 수 있다. 상기 비아 배리어 패턴(311)은 상기 비아 홀(VH)의 바닥면 및 내부 측벽들 상에 컨포멀하게 형성될 수 있다. 상기 비아 배리어 패턴(311)은 상기 캡핑 절연막(260)의 표면 상으로 연장될 수 있다. 상기 제1 비아 패턴(313)은 상기 비아 배리어 패턴(311) 상에 컨포멀하게 형성될 수 있다. 상기 제1 비아 패턴(313)은 상기 캡핑 절연막(260)의 표면 상으로 연장될 수 있다. 상기 제2 비아 패턴(315)은 상기 제1 비아 패턴(313) 상에 상기 비아 홀(VH)을 부분적으로 채우도록 형성될 수 있다. 예를 들어, 상기 제2 비아 패턴(315)은 상기 비아 홀(VH)의 상부에 형성될 수 있다. 이에 따라, 상기 비아 구조체(310)는 상기 에어 스페이스(S)를 포함할 수 있다.
상기 패드 구조체(320)는 상기 상부 기판(210)의 상기 패드 트렌치(T2)를 채우도록 형성될 수 있다. 예를 들어, 상기 패드 구조체(320)는 상기 상부 기판(210) 내에 거의 매립될 수 있다. 상기 패드 구조체(320)는 패드 배리어 패턴(321), 제1 패드 패턴(323), 및 제2 패드 패턴(315)을 포함할 수 있다.
상기 패드 배리어 패턴(321)은 상기 패드 트렌치(T2) 내의 상기 패드 절연막(252) 상에 컨포멀하게 형성될 수 있다. 상기 패드 배리어 패턴(321)은 상기 비아 배리어 패턴(323)과 물질적으로 연속할 수 있다. 상기 패드 배리어 패턴(321)은 상기 캡핑 절연막(260)의 표면 상으로 연장될 수 있다. 상기 제1 패드 패턴(323)은 상기 패드 배리어 패턴(321) 상에 컨포멀하게 형성될 수 있다. 상기 제1 패드 패턴(323)은 상기 제1 비아 패턴(313)과 물질적으로 연속할 수 있다. 상기 제1 패드 패턴(323)은 상기 캡핑 절연막(260)의 표면 상으로 연장될 수 있다. 상기 제2 패드 패턴(325)은 상기 패드 트렌치(T2) 내의 상기 제1 패드 패턴(323) 상에 형성될 수 있다. 상기 제2 패드 패턴(325)의 측면들 및 하면은 상기 제1 패드 패턴(323)에 의해 감싸질 수 있다.
상기 패드 구조체(320)는 서로 물질적으로 연속하는 제1 패드 패턴(323)과 제1 비아 패턴(313) 및 서로 물질적으로 연속하는 패드 배리어 패턴(321)과 비아 배리어 패턴(311)을 통해 상기 비아 구조체(310)와 전기적으로 연결될 수 있다.
다시 도 1a를 참조하면, 상기 방법은 상기 캡핑 절연막(260) 상으로 연장된 상기 비아 배리어 패턴(311), 제1 비아 패턴(313), 패드 배리어 패턴(321), 및 제1 패드 패턴(323)을 패터닝하고, 및 상기 캡핑 절연막(260), 상기 비아 구조체(310), 및 상기 패드 구조체(320) 상에 상기 제2 패드 패턴(325)의 표면 일부를 노출시키는 개구부(280a)를 갖는 패시베이션 층(280)을 형성하는 것을 포함할 수 있다.
도 4a 내지 도 4b는 본 발명의 기술적 사상의 일 실시 예에 의한 비아 구조체를 갖는 반도체 소자의 제조 방법을 설명하는 도면들이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
먼저, 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자의 제조 방법은, 상기 도 3a 내지 도 3e를 참조하여 설명된 공정들을 수행하여 하부 소자(100) 및 상부 소자(200)를 형성하고, 상기 하부 소자(100) 및 상기 상부 소자(200)를 본딩하고, 상기 상부 소자(200)의 상기 상부 기판(210) 내에 비아 분리 트렌치(T1) 및 패드 트렌치(T2)를 형성하고, 상기 비아 분리 트렌치(T1), 상기 패드 트렌치(T2) 및 상기 상부 기판(210)의 표면 상에 각각 비아 분리 절연막(250), 패드 절연막(252), 및 캡핑 절연막(260)을 형성하고, 상기 하부 소자(100)의 상기 하부 비아 패드(122)를 노출하는 비아 홀(VH)을 형성하고, 및 비아 배리어 층(31), 제1 금속 층(32) 및 제2 금속 층(33)을 순차적으로 형성하는 것을 포함할 수 있다.
다음, 도 4a를 참조하면, 상기 방법은 상기 제2 금속 층(33) 상에 상기 제2 금속 층(33)을 부분적으로 노출시키는 마스크 패턴(M)을 형성하는 것을 포함할 수 있다. 예를 들어, 상기 마스크 패턴(M)은 상기 제2 금속 층(33)에서 상기 비아 홀(VH)과 수직으로 중첩하는 부분부터 상기 패드 트렌치(T2) 내에 형성된 부분까지는 덮고, 나머지 부분은 노출시키도록 형성될 수 있다. 이때, 상기 마스크 패턴(M)은 상기 패드 트렌치(T2) 내의 상기 제2 금속 층(33)을 완전히 덮지 않을 수 있다.
도 4b를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 마스크 패턴(M)을 통해 노출된 상기 제2 금속 층(33)을 제거하고, 상기 마스크 패턴(M)을 제거하는 것을 포함할 수 있다. 다른 실시 예에서, 상기 마스크 패턴(M)을 통해 노출된 상기 제2 금속 층(33), 상기 노출된 제2 금속 층(33) 아래의 제1 금속 층(32) 및 배리어 금속 층(31)도 함께 제거할 수 있다.
이 공정에서, 비아 구조체(310) 및 패드 구조체(320)가 형성될 수 있다. 상기 패드 구조체(320)는 상기 비아 구조체(310)와 수직으로 중첩하지 않고 상기 상부 기판(210) 내에 거의 매립된 제1 부분(325a) 및 상기 비아 구조체(310) 상으로 연장되고 상기 상부 기판(210)의 상면 상으로부터 돌출된 제2 부분(325b)을 갖는 제2 패드 패턴(325)을 포함할 수 있다.
다시 도 1b를 참조하면, 상기 방법은 상기 캡핑 절연막(260), 상기 비아 구조체(310), 및 상기 패드 구조체(320) 상에 상기 제2 패드 패턴(325)의 표면 일부를 노출시키는 개구부(280a)를 갖는 패시베이션 층(280)을 형성하는 것을 포함할 수 있다.
도 5a 내지 도 5b는 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자의 제조 방법을 설명하는 도면들이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 5a를 참조하면, 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자의 제조 방법은 도 4a의 반도체 소자의 제조 방법과 비교하여, 패드 트렌치(T2) 내의 제2 금속 층(33)을 완전히 덮고 상부 기판(310) 상의 상기 제2 금속 층(33)을 부분적으로 덮는 마스크 패턴(M)을 형성하는 것을 포함할 수 있다.
도 5b를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 마스크 패턴(M)을 통해 노출된 상기 제2 금속 층(33)을 제거하고, 상기 마스크 패턴(M)을 제거하는 것을 포함할 수 있다. 이 공정에서, 비아 구조체(310) 및 패드 구조체(320)가 형성될 수 있다.
상기 패드 구조체(320)는 상기 비아 구조체(310)와 수직으로 중첩하지 않고 상기 상부 기판(210) 내에 거의 매립되고 및 상기 상부 기판(210) 상으로 연장된 제1 부분(325a) 및 상기 비아 구조체(310) 상으로 연장된 제2 부분(325b)을 갖는 제2 패드 패턴(325)을 포함할 수 있다.
다시 도 1c를 참조하면, 상기 방법은 상기 캡핑 절연막(260), 상기 비아 구조체(310), 및 상기 패드 구조체(320) 상에 상기 제2 패드 패턴(325)의 표면 일부를 노출시키는 개구부(280a)를 갖는 패시베이션 층(280)을 형성하는 것을 포함할 수 있다.
도 6a 내지 도 6b는 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자의 제조 방법을 설명하는 도면들이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
먼저, 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자의 제조 방법은, 상기 도 3a 내지 도 3d를 참조하여 설명된 공정들을 수행하여 하부 소자(100) 및 상부 소자(200)를 형성하고, 상기 하부 소자(100) 및 상기 상부 소자(200)를 본딩하고, 상기 상부 소자(200)의 상기 상부 기판(210) 내에 비아 분리 트렌치(T1) 및 패드 트렌치(T2)를 형성하고, 상기 비아 분리 트렌치(T1), 상기 패드 트렌치(T2) 및 상기 상부 기판(210)의 표면 상에 각각 비아 분리 절연막(250), 패드 절연막(252), 및 캡핑 절연막(260)을 형성하고, 상기 하부 소자(100)의 상기 하부 비아 패드(122)를 노출하는 비아 홀(VH)을 형성하는 것을 포함할 수 있다.
다음, 도 6a를 참조하면, 상기 방법은 상기 비아 홀(VH)의 바닥면 및 내부 측벽들, 상기 패드 절연막(252) 및 상기 캡핑 절연막(260) 상에 비아 배리어 층(31)을 컨포멀하게 형성하고, 상기 비아 배리어 층(31) 상에 제1 금속 층(32)을 컨포멀하게 형성하고, 및 상기 제1 금속 층(32) 상에 상기 비아 홀(VH) 및 상기 패드 트렌치(T2)를 완전히 채우는 제2 금속 층(35)을 형성하는 것을 포함할 수 있다. 상기 제2 금속 층(35)은 상기 도 3e의 상기 제2 금속 층(33)과 다른 종류의 금속 물질을 포함할 수 있다. 예를 들어, 상기 제2 금속 층(35)은 구리(Cu)를 포함할 수 있다. 본 실시 예에서, 상기 제2 금속 층(35)은 CVD 공정을 수행하여 형성될 수 있다.
도 6b를 참조하면, 상기 방법은 평탄화 공정을 수행하여 상기 제1 금속 층(32)의 표면이 노출될때까지 상기 제2 금속 층(35)을 제거하는 것을 포함할 수 있다. 이 공정에서, 상기 패드 트렌치(T2) 내의 패드 구조체(320) 및 상기 비아 홀(VH)을 내의 비아 구조체(310)가 형성될 수 있다. 상기 비아 구조체(310)의 제2 비아 패턴(315)은 상기 비아 홀(VH)을 완전히 채울 수 있다.
다시 도 1d를 참조하면, 상기 방법은 상기 캡핑 절연막(260), 상기 비아 구조체(310), 및 상기 패드 구조체(320) 상에 상기 제2 패드 패턴(325)의 표면 일부를 노출시키는 개구부(280a)를 갖는 패시베이션 층(280)을 형성하는 것을 포함할 수 있다.
도 7a 내지 도 7e는 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자의 제조 방법을 설명하는 도면들이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
먼저, 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자의 제조 방법은, 상기 도 3a를 참조하여 설명된 공정을 수행하여 하부 소자(100) 및 상부 소자(200)를 형성하고, 상기 하부 소자(100) 및 상기 상부 소자(200)를 본딩하는 것을 포함할 수 있다.
다음, 도 7a를 참조하면, 상기 방법은 상기 상부 기판(210)를 관통하는 비아 분리 트렌치(T2) 및 상기 비아 분리 트렌치(T2)와 수직으로 중첩하는 패드 트렌치(T2)를 형성하는 것을 포함할 수 있다. 상기 패드 트렌치(T2)의 바닥면으로 상기 비아 분리 트렌치(T1)의 내부 공간이 노출될 수 있다.
도 7b를 참조하면, 상기 방법은 상기 비아 분리 트렌치(T1)를 채우는 비아 분리 절연막(250), 상기 패드 트렌치(T2)의 바닥면 및 내부 측벽들을 컨포멀하게 덮는 패드 절연막(252), 및 상기 상부 기판(210)의 상면을 컨포멀하게 덮는 캡핑 절연막(260)을 형성하는 것을 포함할 수 있다.
도 7c를 참조하면, 상기 방법은 상기 상부 기판(210) 및 상기 상부 층간 절연막(225)을 완전히 관통하고, 상기 하부 층간 절연막(125)을 부분적으로 관통하여 상기 하부 비아 패드(122)를 노출하는 비아 홀(VH)을 형성하는 것을 포함할 수 있다.
도 7d를 참조하면, 상기 방법은 상기 비아 홀(VH)의 바닥면 및 내부 측벽들, 상기 패드 절연막(252) 및 상기 캡핑 절연막(250) 상에 배리어 금속 층(31)을 컨포멀하게 형성하고, 상기 배리어 금속 층(31) 상에 제1 금속 층(32)을 컨포멀하게 형성하고, 및 상기 제1 금속 층(32) 상에 상기 비아 홀(VH)을 부분적으로 채우고 상기 패드 트렌치(T2)를 완전히 채우는 제2 금속 층(33)을 형성하는 것을 포함할 수 있다.
도 7e를 참조하면, 상기 방법은 평탄화 공정을 수행하여 상기 캡핑 절연막(260) 상에 형성된 상기 제1 금속 층(32, 도 7d 참조)의 표면이 노출될때까지 상기 제2 금속 층(33, 도 7d 참조)을 제거하는 것을 포함할 수 있다.
다시 도 1e를 참조하면, 상기 방법은 상기 캡핑 절연막(260), 상기 비아 구조체(310), 및 상기 패드 구조체(320) 상에 상기 제2 패드 패턴(325)의 표면 일부를 노출시키는 개구부(280a)를 갖는 패시베이션 층(280)을 형성하는 것을 포함할 수 있다.
도 8a 내지 도 8b는 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자의 제조 방법을 설명하는 도면들이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
먼저, 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자의 제조 방법은, 상기 도 3a, 및 도 7a 내지 도 7c를 참조하여 설명된 공정들을 수행하여 하부 소자(100) 및 상부 소자(200)를 형성하고, 상기 하부 소자(100) 및 상기 상부 소자(200)를 본딩하고, 비아 분리 트렌치(T2) 및 패드 트렌치(T2)를 형성하고, 비아 분리 절연막(250), 패드 절연막(252), 및 캡핑 절연막(260)을 형성하고, 및 상기 하부 소자(100)의 상기 하부 비아 패드(122)를 노출하는 비아 홀(VH)을 형성하는 것을 포함할 수 있다.
다음, 도 8a를 참조하면, 상기 방법은 상기 비아 홀(VH)의 바닥면 및 내부 측벽들, 상기 패드 절연막(252) 및 상기 캡핑 절연막(250) 상에 배리어 금속 층(31)을 컨포멀하게 형성하고, 상기 배리어 금속 층(31) 상에 제1 금속 층(32)을 컨포멀하게 형성하고, 및 상기 제1 금속 층(32) 상에 상기 비아 홀(VH) 및 상기 패드 트렌치(T2)를 완전히 채우는 제2 금속 층(35)을 형성하는 것을 포함할 수 있다. 상기 제2 금속 층(35)은 상기 도 7d의 제2 금속 층(33)과 다른 금속 물질을 포함할 수 있다.
도 8b를 참조하면, 상기 방법은 평탄화 공정을 수행하여 상기 캡핑 절연막(260) 상에 형성된 상기 제1 금속 층(32, 도 8a 참조)의 표면이 노출될때까지 상기 제2 금속 층(35, 도 8a 참조)을 제거하는 것을 포함할 수 있다.
다시 도 1f를 참조하면, 상기 방법은 상기 캡핑 절연막(260), 상기 비아 구조체(310), 및 상기 패드 구조체(320) 상에 상기 제2 패드 패턴(325)의 표면 일부를 노출시키는 개구부(280a)를 갖는 패시베이션 층(280)을 형성하는 것을 포함할 수 있다.
도 9a 내지 도 9d는 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자의 제조 방법을 설명하는 도면들이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
먼저, 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자의 제조 방법은, 상기 도 3a 및 도 3b를 참조하여 설명된 공정들을 수행하여 하부 소자(100) 및 상부 소자(200)를 형성하고, 상기 하부 소자(100) 및 상기 상부 소자(200)를 본딩하고, 및 상기 상부 소자(200)의 상기 상부 기판(210) 내에 비아 분리 트렌치(T1) 및 패드 트렌치(T2)를 형성하는 것을 포함할 수 있다.
다음, 도 9a를 참조하면, 상기 방법은 상기 비아 분리 트렌치(T1)의 바닥면 및 내부 측벽들을 컨포멀하게 덮는 비아 분리 절연막(250), 상기 패드 트렌치(T2)의 바닥면 및 내부 측벽들을 컨포멀하게 덮는 패드 절연막(252), 및 상기 상부 기판(210)의 상면을 컨포멀하게 덮는 캡핑 절연막(260)을 형성하는 것을 포함할 수 있다.
도 9b를 참조하면, 상기 방법은 상기 상부 기판(210) 및 상기 상부 층간 절연막(225)을 완전히 관통하고, 상기 하부 층간 절연막(125)을 부분적으로 관통하여 상기 하부 비아 패드(122)를 노출하는 비아 홀(VH)을 형성하는 것을 포함할 수 있다.
도 9c를 참조하면, 상기 방법은 상기 비아 홀(VH)의 바닥면 및 내부 측벽들, 상기 비아 분리 절연막(250), 상기 패드 절연막(252) 및 상기 캡핑 절연막(250) 상에 배리어 금속 층(31)을 컨포멀하게 형성하고, 상기 배리어 금속 층(31) 상에 제1 금속 층(32)을 컨포멀하게 형성하고, 및 상기 제1 금속 층(32) 상에 상기 비아 홀(VH)을 부분적으로 채우고 상기 패드 트렌치(T2)를 완전히 채우는 제2 금속 층(33)을 형성하는 것을 포함할 수 있다. 이 공정에서, 상기 비아 분리 트렌치(T2)는 상기 배리어 금속 층(31) 및 상기 제1 금속 층(32)으로 채워질 수 있다.
도 9d를 참조하면, 상기 방법은 평탄화 공정을 수행하여 상기 캡핑 절연막(260) 상에 형성된 상기 제1 금속 층(32, 도 7d 참조)의 표면이 노출될때까지 상기 제2 금속 층(33, 도 7d 참조)을 제거하는 것을 포함할 수 있다.
다시 도 1g를 참조하면, 상기 방법은 상기 캡핑 절연막(260), 상기 비아 구조체(310), 및 상기 패드 구조체(320) 상에 상기 제2 패드 패턴(325)의 표면 일부를 노출시키는 개구부(280a)를 갖는 패시베이션 층(280)을 형성하는 것을 포함할 수 있다.
도 10a 내지 도 10f는 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 소자의 제조 방법을 설명하는 도면들이다. 본 실시 예에서 상기 반도체 소자는 후면 조사형 이미지 센서(back-side illuminated image sensor)일 수 있다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 10a를 참조하면, 본 발명의 일 실시 예에 의한 반도체 소자(20a)의 제조 방법은 하부 소자(100)를 형성하고, 상부 소자(200)를 형성하고, 상기 하부 소자(100) 및 상기 상부 소자(200)를 본딩하는 것을 포함할 수 있다.
상기 하부 소자(100)를 형성하는 것은 하부 기판(110) 내에 하부 소자 분리 영역(112)을 형성하고, 상기 하부 기판(110) 상에 하부 게이트 구조체(115)를 형성하고, 상기 하부 기판(110) 상에 하부 회로(120) 및 하부 층간 절연막(125)을 형성하는 것을 포함할 수 있다.
상기 하부 소자 분리 영역(112)을 형성하는 것은 상기 하부 기판(110) 내에 트렌치를 형성하고, 상기 트렌치 내에 절연물을 채우는 것을 포함할 수 있다.
상기 하부 게이트 구조체(115)를 형성하는 것은 증착 공정, 포토리소그래피 공정, 및 식각 공정을 이용하여 상기 하부 기판(110) 상에 하부 게이트 전극(115a) 및 하부 게이트 캡핑층(115b)을 형성하는 것을 포함할 수 있다. 상기 하부 게이트 전극(115a)은 다결정 실리콘, 금속 실리사이드, 또는 금속을 포함할 수 있다. 상기 하부 게이트 캡핑층(115b)은 실리콘 질화물을 포함할 수 있다.
상기 하부 회로(120)는 하부 배선(121), 및 하부 비아 패드(122)를 포함할 수 있다. 상기 하부 회로(120)는 증착 공정, 도금 공정, 및/또는 패터닝 공정 등을 통하여 형성된 금속, 금속 실리사이드, 또는 도핑된 다결정 실리콘을 포함할 수 있다. 상기 하부 층간 절연막(125)은 실리콘 산화물을 포함할 수 있다.
상기 상부 소자(200)를 형성하는 것은 상부 기판(210) 내에 포토다이오드들(205), 상부 소자 분리 영역(212)을 형성하고, 상기 상부 기판(210) 상에 상부 게이트 구조체(215) 및 전달 게이트 구조체(217)를 형성하고, 상기 상부 기판(210) 상에 상부 회로(220) 및 상부 층간 절연막(225)을 형성하는 것을 포함할 수 있다.
상기 상부 소자 분리 영역(212)을 형성하는 것은 상기 상부 기판(210) 내에 트렌치를 형성하고, 상기 트렌치 내에 절연물을 채우는 것을 포함할 수 있다.
상기 상부 게이트 구조체(215)를 형성하는 것은 증착 공정, 포토리소그래피 공정, 및 식각 공정을 이용하여 상기 상부 기판(210) 상에 상부 게이트 전극(215a) 및 상부 게이트 캡핑층(215b)을 형성하는 것을 포함할 수 있다. 상기 상부 게이트 전극(215a)은 다결정 실리콘, 금속 실리사이드, 또는 금속을 포함할 수 있다. 상기 상부 게이트 캡핑층(215b)은 실리콘 질화물을 포함할 수 있다.
상기 전달 게이트 구조체(217)를 형성하는 것은 증착 공정, 포토리소그래피 공정, 및 식각 공정을 이용하여 상기 상부 기판(210) 상에 전달 게이트 전극(217a) 및 전달 게이트 캡핑층(217b)을 형성하는 것을 포함할 수 있다. 상기 전달 게이트 전극(217a)은 다결정 실리콘, 금속 실리사이드, 또는 금속을 포함할 수 있다. 상기 전달 게이트 캡핑층(217b)은 실리콘 질화물을 포함할 수 있다. 상기 상부 게이트 구조체(215)와 상기 전달 게이트 구조체(217)는 동시에 형성될 수 있다.
상기 상부 회로(220)는 상부 배선(221), 및 상부 비아 패드(222)를 포함할 수 있다. 상기 상부 회로(220)는 증착 공정, 도금 공정, 및/또는 패터닝 공정 등을 통하여 형성된 금속, 금속 실리사이드, 또는 도핑된 다결정 실리콘을 포함할 수 있다. 상기 상부 층간 절연막(225)은 실리콘 산화물을 포함할 수 있다.
상기 하부 소자(100)와 상기 상부 소자(200)를 본딩하는 것은 상기 하부 소자(100)의 상기 하부 층간 절연막(125)과 상기 상부 소자(200)의 상기 상부 층간 절연막(225)이 접촉하도록 수행될 수 있다.
도 10b를 참조하면, 상기 방법은 상기 상부 기판(210) 내에 비아 분리 트렌치(T3), 픽셀 분리 트렌치(T4) 및 패드 트렌치(T5)를 형성하는 것을 포함할 수 있다. 상기 픽셀 분리 트렌치(T4)는 상기 포토다이오드들(205) 사이에 형성될 수 있다. 일 실시 예에서, 상기 비아 분리 트렌치(T3)의 수평 폭은 상기 픽셀 분리 트렌치(T4)의 수평 폭 보다 클 수 있다. 상기 패드 트렌치(T5)는 상기 비아 분리 트렌치(T3) 및 상기 픽셀 분리 트렌치(T4)와 수평 방향으로 이격될 수 있다. 상기 패드 트렌치(T5)는 상기 비아 분리 트렌치(T3)와 인접하게 형성될 수 있다.
한편, 다른 실시 예에서 도 7a를 참조하면, 상기 방법은 비아 분리 트렌치(T3), 픽셀 분리 트렌치(T4), 및 상기 비아 분리 트렌치(T3)와 수직으로 중첩하는 상기 패드 트렌치(T5)를 형성하는 것을 포함할 수 있다. 이후, 도 10c 내지 도 10f를 참조하여 설명된 공정들을 수행하여 도 2d에 도시된 반도체 소자(20D)가 형성될 수 있다.
도 10c를 참조하면, 상기 방법은 상기 비아 분리 트렌치(T3)를 채우는 비아 분리 절연막(250), 상기 패드 트렌치(T2)의 바닥면 및 내부 측벽들을 컨포멀하게 덮는 패드 절연막(252), 상기 픽셀 분리 트렌치(T4)를 채우는 픽셀 분리 절연막(255), 및 상기 상부 기판(210)의 상면을 컨포멀하게 덮는 캡핑 절연막(260)을 형성하는 것을 포함할 수 있다.
도 10d를 참조하면, 상기 상부 기판(210) 및 상기 상부 층간 절연막(225)을 완전히 관통하고, 상기 하부 층간 절연막(125)을 부분적으로 관통하여 상기 하부 비아 패드(122)를 노출하는 비아 홀(VH)을 형성하는 것을 포함할 수 있다.
도 10e를 참조하면, 상기 방법은 상기 비아 홀(VH)의 바닥면 및 내부 측벽들, 패드 절연막(252) 및 상기 캡핑 절연막(260) 상에 배리어 금속 층(31)을 컨포멀하게 형성하고, 상기 배리어 금속 층(31) 상에 제1 금속 층(32)을 컨포멀하게 형성하고, 및 상기 제1 금속 층(32) 상에 상기 비아 홀(VH)을 부분적으로 채우고 상기 패드 트렌치(T2)를 완전히 채우는 제2 금속 층(33)을 형성하는 것을 포함할 수 있다. 상기 제2 금속 층(33)은 상기 비아 홀(VH)의 상부에만 형성될 수 있다. 이에 따라, 상기 비아 홀(VH)의 하부에는 에어 스페이스(S)가 형성될 수 있다.
다른 실시 예에서, 도 6a를 참조하면, 상기 방법은 상기 비아 홀(VH)의 바닥면 및 내부 측벽들, 및 패드 절연막(252) 및 상기 캡핑 절연막(260) 상에 배리어 금속 층(31)을 컨포멀하게 형성하고, 상기 배리어 금속 층(31) 상에 제1 금속 층(32)을 컨포멀하게 형성하고, 및 상기 제1 금속 층(32) 상에 상기 비아 홀(VH) 및 상기 패드 트렌치(T2)를 완전히 채우는 제2 금속 층(33)을 형성하는 것을 포함할 수 있다. 이후, 도 9f를 참조하여 설명되는 공정을 수행하여 도 2c에 도시된 반도체 소자(20C)를 형성하는 것을 포함할 수 있다.
도 10f를 참조하면, 상기 방법은 평탄화 공정을 수행하여 상기 제1 금속 층(32, 도 9e 참조)의 표면이 노출될때까지 상기 제2 금속 층(33, 도 9e 참조)을 제거하는 것을 포함할 수 있다. 이 공정에서, 상기 비아 홀(VH) 내에 배치되는 비아 구조체(310) 및 상기 패드 트렌치(T2) 내에 배치되는 패드 구조체(320)가 형성될 수 있다.
다시 도 2a를 참조하면, 상기 방법은 상기 캡핑 절연막(260) 상으로 연장된 비아 배리어 패턴(311), 제1 비아 패턴(313), 패드 배리어 패턴(321), 및 제1 패드 패턴(323)을 패터닝하고, 및 상기 캡핑 절연막(260), 상기 비아 구조체(310), 및 상기 패드 구조체(320) 상에 상기 패드 구조체(320)의 제2 패드 패턴(325)의 표면 일부를 노출시키는 개구부(280a)를 갖는 패시베이션 층(280)을 형성하는 것을 포함할 수 있다.
다른 실시 예에서, 도 4a 내지 5b를 참조하면, 상기 방법은 상기 제2 금속 층(33) 상에 상기 제2 금속 층(33)의 표면을 부분적으로 노출시키는 마스크 패턴(M)을 형성하고, 상기 마스크 패턴(M)을 식각 마스크로 이용하는 식각 공정을 수행하여 상기 제2 금속 층(33)을 패터닝하는 것을 포함할 수 있다. 이 공정을 수행하여 도 2b 및 2c에 도시된 반도체 소자(20B, 20C)가 형성될 수 있다.
도 11은 본 발명의 기술적 사상의 일 실시예에 의한 카메라 시스템(400, camera system)을 개략적으로 도시한 블록도이다. 도 11을 참조하면, 본 발명의 일 실시예에 의한 카메라 시스템(400)은, 이미지 센싱부(410, image sensing part), 이미지 신호 처리부(420, image signal processing part), 및 이미지 표시부(430, image display part)를 포함한다. 상기 이미지 센싱부(410)는 컨트롤 레지스터 블록(411, control register block), 타이밍 제네레이터(412, timing generator), 램프 제네레이터(413, lamp generator), 버퍼부(414, buffering part), 액티브 픽셀 센서 어레이(415, active pixel sensor array), 로우 드라이버(416, row driver), 상관 이중 샘플러(417, correlalted double sampler), 비교부(418, comparing part), 및 아날로그-디지털 변환부(419, analogue-digital convertor)를 포함할 수 있다. 상기 컨트롤 레지스터 블록(411)은 상기 이미지 센서(400)의 동작을 전체적으로 제어할 수 있다. 특히, 상기 타이밍 제네레이터(412), 상기 램프 제네레이터(413), 및 상기 버퍼부(414)에는 직접적으로 동작 신호를 전송할 수 있다. 상기 타이밍 제네레이터(412)는 상기 이미지 센싱부(410)의 여러 구성 요소들의 동작 타이밍의 기준이 되는 신호를 발생할 수 있다. 상기 타이밍 제네레이터(412)에서 발생된 동작 타이밍 기준 신호는 상기 로우 드라이버(416), 상기 상관 이중 샘플러(417), 상기 비교부(418), 및/또는 상기 아날로그-디지털 변환부(419) 등에 전달될 수 있다. 상기 램프 제네레이터(413)는 상기 상관 이중 샘플러(417) 및/또는 상기 비교기(418) 등에 사용되는 램프 신호를 생성, 전송할 수 있다. 상기 버퍼부(414)는 래치 회로를 포함할 수 있다. 상기 버퍼부(414)는 외부로 송신할 이미지 신호를 임시적으로 저장할 수 있다. 상기 액티브 픽셀 센서 어레이(415)는 외부 이미지를 센싱할 수 있다. 상기 액티브 픽셀 센서 어레이(415)는 다수 개의 액티브 픽셀 센서들을 포함하며, 상기 각 액티브 픽셀 센서들은 본 발명의 기술적 사상에 의한 후면 조사형 이미지 센서를 포함할 수 있다. 상기 로우 드라이버(416)는 상기 액티브 픽셀 센서 어레이(415)의 로우를 선택적으로 활성화시킬 수 있다. 상기 상관 이중 샘플러(417)는 상기 액티브 픽셀 센서 어레이(415)로부터 발생된 아날로그 신호를 샘플링하고 출력할 수 있다. 상기 비교부(418)는 상기 상관 이중 샘플러(417)에서 전송된 데이터와 그 아날로그 기준 전압들에 따라 피드백된 램프 시그널의 기울기 등을 비교하여 다양한 참조 신호를 발생할 수 있다. 상기 아날로그-디지털 변환부(419)는 아날로그 이미지 데이터를 디지털 이미지 데이터로 변환할 수 있다.
도 12는 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템(500)을 개략적으로 도시한 블록도이다. 도 12를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템은(500), 버스(510, bus), 상기 버스(510)를 통해 입출력(I/O, input/output) 하여 통신할 수 있는 이미지 센싱부(520, image sensing part), 중앙 처리 장치(530, central process unit), 및 입/출력부(540, I/O part)를 포함할 수 있다. 상기 전자 시스템(500)은 메모리 드라이브(550)을 더 포함할 수 있다. 상기 전자 시스템(500)은 광학 디스크 드라이브(560, ODD: optical disk drive)를 더 포함할 수 있다. 상기 전자 시스템(500)은 외부 통신부(570)를 더 포함할 수 있다. 상기 이미지 센싱부(520)는 본 발명의 기술적 사상에 의한 후면 조사형 이미지 센서를 포함할 수 있다. 상기 중앙 처리 장치(530)는 마이크로 프로세서를 포함할 수 있다. 상기 입/출력부(540)는 동작 버튼(button), 스위치, 키보드, 마우스, 키패드, 터치 패드, 스캐너, 카메라, 광센서 등을 포함하는 다양한 입력 장치들 중 하나를 포함하거나, LCD, LED 및/또는 CRT 모니터, 프린터, 및/또는 각종 시각적 정보를 보이는 표시 장치 중 하나를 포함할 수 있다. 상기 메모리 드라이브(550)는 DRAM(dynamic random access memory), SRAM(static random access memory), PRAM(phase changeable random access memory), RRAM(resistive random access memory), MRAM(magnetic random access memory), NVM(non-volatile memory), FLASH, SSD(solid state disk), HD(hard disk) 및/또는 다양한 메모리 장치 또는 그 드라이브를 포함할 수 있다. 상기 광학적 디스크 드라이브(560)은 예를 들어, CD-ROM 드라이브, DVD 드라이브 등을 포함할 수 있다. 상기 외부 통신부(570)는 모뎀, 랜 카드, 또는 USB(universal serial bus)등을 포함하며, 외장형 메모리, 와이브로 통신장치, 적외선 통신 장치 등을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 하부 소자 110: 하부 기판
112: 하부 소자 분리막 115: 하부 게이트 구조체
120: 하부 회로 121: 하부 배선
122: 하부 비아 패드 125: 하부 층간 절연막
190: 컬러필터 195: 마이크로렌즈
200: 상부 소자 210: 상부 기판
205: 포토다이오드 212: 상부 소자 분리막
215: 상부 게이트 구조체 217: 전달 게이트 구조체
220: 상부 회로 221: 상부 배선
222: 상부 비아 패드 225: 상부 층간 절연막
250: 비아 분리 절연막 255: 픽셀 분리 절연막
260: 캡핑 절연막 280: 패시베이션 층
290: 차광 패턴
310: 비아 구조체 311: 비아 배리어 패턴
313: 제1 비아 패턴 315: 제2 비아 패턴
320: 패드 구조체 321: 패드 배리어 패턴
323: 제1 패드 패턴 325: 제2 패드 패턴
VH: 비아 홀 T1, T3: 비아 분리 트렌치
T2, T5: 패드 트렌치 T4: 픽셀 분리 트렌치

Claims (10)

  1. 기판;
    상기 기판의 제1 면 상에 형성되고, 비아 패드 및 상기 비아 패드를 덮는 층간 절연막을 포함하는 회로 층;
    상기 기판을 완전히 관통하고 상기 층간 절연막을 부분적으로 관통하여 상기 비아 패드와 접촉하는 비아 구조체;
    상기 기판을 관통하고 상기 비아 구조체의 외측 면들과 수평 방향으로 이격되는 비아 분리 절연막; 및
    상기 기판 내에 매립되고 상기 기판의 상기 제1 면에 대향하는 제2 면 상으로 노출되는 패드 구조체를 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 패드 구조체는 상기 비아 분리 절연막과 수평 방향으로 이격되는 반도체 소자.
  3. 제2항에 있어서,
    상기 비아 구조체는,
    상기 기판을 완전히 관통하고 상기 층간 절연막을 부분적으로 관통하는 비아 홀의 바닥면 및 내부 측벽들 상에 컨포멀하게 형성된 비아 배리어 패턴;
    상기 비아 배리어 패턴 상에 컨포멀하게 형성된 제1 비아 패턴; 및
    상기 제1 비아 패턴 상의 제2 비아 패턴을 포함하고,
    상기 패드 구조체는,
    상기 기판 내에 형성된 패드 트렌치의 바닥면 및 내부 측벽들 상에 컨포멀하게 형성된 패드 배리어 패턴;
    상기 패드 배리어 패턴 상에 컨포멀하게 형성된 제1 패드 패턴; 및
    상기 제1 패드 패턴 상의 제2 패드 패턴을 포함하는 반도체 소자.
  4. 제3항에 있어서,
    상기 비아 배리어 패턴과 상기 패드 배리어 패턴은 물질적으로 연속하고, 및 상기 제1 비아 패턴과 상기 제1 패드 패턴은 물질적으로 연속하는 반도체 소자.
  5. 제3항에 있어서,
    상기 제2 비아 패턴은 상기 비아 홀을 부분적으로 채우는 반도체 소자.
  6. 제3항에 있어서,
    상기 제2 패드 패턴은,
    상기 비아 분리 절연막과 수평 방향으로 이격되고 상기 패드 트렌치 내에 매립된 제1 부분; 및
    상기 비아 구조체 상으로 연장되는 제2 부분을 포함하는 반도체 소자.
  7. 제3항에 있어서,
    상기 제2 비아 패턴은 상기 비아 홀을 완전히 채우는 반도체 소자.
  8. 제1항에 있어서,
    상기 패드 구조체는 상기 비아 구조체 및 상기 비아 분리 절연막과 수직으로 중첩하는 반도체 소자.
  9. 제1항에 있어서,
    상기 패드 구조체는 상기 기판 내에 매립된 매립부 및 상기 기판의 상기 제2 면으로부터 돌출한 돌출부를 포함하고,
    상기 패드 구조체의 상기 매립부의 수직 길이는 상기 패드 구조체의 상기 돌출부의 수직 길이보다 긴 반도체 소자.
  10. 하부 기판;
    상기 하부 기판 상의 하부 층간 절연막, 상기 하부 층간 절연막은 하부 비아 패드를 포함하고;
    상기 하부 층간 절연막 상의 상부 층간 절연막, 상기 상부 층간 절연막은 상부 비아 패드를 포함하고;
    상기 상부 층간 절연막 상의 상부 기판;
    상기 상부 기판 및 상기 상부 층간 절연막을 완전히 관통하고 상기 하부 층간 절연막을 부분적으로 관통하여 상기 상부 비아 패드 및 하부 비아 패드와 접촉하는 비아 구조체;
    상기 상부 기판을 관통하고 상기 비아 구조체의 외측 면들과 이격되는 비아 분리 절연막;
    상기 상부 기판 내에 매립된 매립부와 상기 상부 기판의 상면으로부터 돌출된 돌출부를 포함하는 패드 구조체;
    상기 패드 구조체의 하면 및 측면들과 상기 상부 기판의 표면 사이에 배치된 패드 절연막;
    상기 상부 기판의 상면상에 상기 패드 구조체의 상면 일부를 노출시키도록 형성된 패시베이션 층;
    상기 상부 기판 내의 포토다이오드;
    상기 패시베이션 층 상에 배치되고, 상기 포토다이오드와 수직으로 정렬되는 컬러필터; 및
    상기 컬러필터 상에 배치된 마이크로 렌즈를 포함하는 반도체 소자.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190054769A (ko) * 2017-11-14 2019-05-22 삼성전자주식회사 이미지 센서
KR20200038147A (ko) * 2018-10-02 2020-04-10 삼성전자주식회사 이미지 센서
KR20200051867A (ko) * 2018-11-05 2020-05-14 삼성전자주식회사 이미지 센서 및 이의 형성 방법
US11769711B2 (en) 2020-12-21 2023-09-26 SK Hynix Inc. Semiconductor device including a through silicon via structure and method of fabricating the same

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102051373B1 (ko) * 2016-09-23 2019-12-04 삼성전자주식회사 팬-아웃 센서 패키지 및 이를 포함하는 카메라 모듈
US10178764B2 (en) 2017-06-05 2019-01-08 Waymo Llc PCB optical isolation by nonuniform catch pad stack
CN107195649B (zh) * 2017-06-06 2019-09-17 豪威科技(上海)有限公司 背照式cmos图像传感器及其制造方法
KR102411698B1 (ko) 2017-11-13 2022-06-22 삼성전자주식회사 이미지 센서 및 이의 형성 방법
KR102538174B1 (ko) * 2017-12-26 2023-05-31 삼성전자주식회사 비아 플러그를 갖는 반도체 소자
KR102646012B1 (ko) * 2019-02-18 2024-03-13 삼성전자주식회사 반도체 소자 및 이의 제조 방법
DE102020101246A1 (de) * 2019-08-29 2021-03-04 Taiwan Semiconductor Manufacturing Co. Ltd. Leitfähiger kontakt für ionen-substratdurchkontaktierung
KR20210122526A (ko) * 2020-04-01 2021-10-12 에스케이하이닉스 주식회사 이미지 센서 장치
KR20210122525A (ko) * 2020-04-01 2021-10-12 에스케이하이닉스 주식회사 이미지 센서 장치
US11404378B2 (en) * 2020-11-24 2022-08-02 Omnivision Technologies, Inc. Semiconductor device with buried metal pad, and methods for manufacture
KR20220079300A (ko) * 2020-12-04 2022-06-13 삼성전자주식회사 이미지 센서
US11631631B2 (en) * 2021-05-28 2023-04-18 Advanced Semiconductor Engineering, Inc. Semiconductor device including via structure for vertical electrical connection
US11784111B2 (en) 2021-05-28 2023-10-10 Advanced Semiconductor Engineering, Inc. Semiconductor device and method for manufacturing the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080108644A (ko) * 2007-06-11 2008-12-16 박태석 관통 비아홀 연결에 의한 실리콘 이미지 센서의 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법
KR20100108109A (ko) * 2009-03-27 2010-10-06 삼성전자주식회사 이미지 센서 및 그 제조 방법
KR20130134162A (ko) * 2012-05-30 2013-12-10 삼성전자주식회사 관통 실리콘 비아 구조물 및 그 제조 방법, 이를 포함하는 이미지 센서 및 그 제조 방법
KR20140068951A (ko) * 2011-10-04 2014-06-09 소니 주식회사 고체 촬상 장치, 고체 촬상 장치의 제조 방법 및 전자 기기

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI281239B (en) 2005-05-11 2007-05-11 Advanced Semiconductor Eng CIS package and method thereof
JP4792821B2 (ja) 2005-06-06 2011-10-12 ソニー株式会社 固体撮像装置およびその製造方法
KR20090033636A (ko) * 2007-10-01 2009-04-06 삼성전자주식회사 이미지 센서 및 그 제조 방법
US7843064B2 (en) 2007-12-21 2010-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and process for the formation of TSVs
US8278152B2 (en) 2008-09-08 2012-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding process for CMOS image sensor
US8426938B2 (en) 2009-02-16 2013-04-23 Samsung Electronics Co., Ltd. Image sensor and method of fabricating the same
JP5970826B2 (ja) 2012-01-18 2016-08-17 ソニー株式会社 半導体装置、半導体装置の製造方法、固体撮像装置および電子機器
JP2014060380A (ja) 2012-06-14 2014-04-03 Rohm Co Ltd 光電変換装置
US8890274B2 (en) 2012-07-11 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for CIS flip-chip bonding and methods for forming the same
US10270003B2 (en) 2012-12-04 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for CMOS sensor packaging

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080108644A (ko) * 2007-06-11 2008-12-16 박태석 관통 비아홀 연결에 의한 실리콘 이미지 센서의 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법
KR20100108109A (ko) * 2009-03-27 2010-10-06 삼성전자주식회사 이미지 센서 및 그 제조 방법
KR20140068951A (ko) * 2011-10-04 2014-06-09 소니 주식회사 고체 촬상 장치, 고체 촬상 장치의 제조 방법 및 전자 기기
KR20130134162A (ko) * 2012-05-30 2013-12-10 삼성전자주식회사 관통 실리콘 비아 구조물 및 그 제조 방법, 이를 포함하는 이미지 센서 및 그 제조 방법

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190054769A (ko) * 2017-11-14 2019-05-22 삼성전자주식회사 이미지 센서
US10672823B2 (en) 2017-11-14 2020-06-02 Samsung Electronics Co., Ltd. Image sensors
US10971537B2 (en) 2017-11-14 2021-04-06 Samsung Electronics Co., Ltd. Image sensors
KR20200038147A (ko) * 2018-10-02 2020-04-10 삼성전자주식회사 이미지 센서
CN110993628A (zh) * 2018-10-02 2020-04-10 三星电子株式会社 图像传感器
KR20200051867A (ko) * 2018-11-05 2020-05-14 삼성전자주식회사 이미지 센서 및 이의 형성 방법
US11769711B2 (en) 2020-12-21 2023-09-26 SK Hynix Inc. Semiconductor device including a through silicon via structure and method of fabricating the same

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