KR20170016463A - 준극성 구조체의 제조 - Google Patents

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Abstract

III족 질화물 결정 구조체를 성장시키는 방법은 실리콘 기판(12)을 제공하는 단계와; 상기 기판상에 제1마스크(10)를 형성하되, 상기 마스크는 이를 관통하는 복수의 개구(14)를 갖고 상기 복수의 개구(14)는 각각 상기 실리콘 기판의 각각의 영역을 노출시키는 단계와; 상기 개구 각각에 의해 노출된 실리콘을 식각하여 복수의 패싯(18, 20, 22, 24)을 갖는 각각의 리세스(16)를 형성하는 단계와; 노출된 각 리세스의 패싯들 중 적어도 하나(22)를 남겨두고 각 리세스의 패싯들의 일부 상에 제2마스크를 증착하는 단계와; 노출된 패싯(22) 상에 Ⅲ족 질화물을 성장시킨 다음, 상기 기판상에 연속층을 형성하는 단계를 포함한다.

Description

준극성 구조체의 제조 {FABRICATION OF SEMI-POLAR CRYSTAL STRUCTURES}
본 발명은 비극성(non-polar) 및 준극성(semi-polar) 결정 구조체의 성장 및 이러한 구조체를 포함하는 템플레이트(template)에 관한 것이다. 본 발명은 실리콘 상의 준극성 또는 비극성 GaN의 성장에 특정하게 적용되지만, 준극성 알루미늄 질화물(AlN), 준극성 알루미늄 갈륨 질화물(AlGaN) 또는 준극성 인듐 갈륨 질화물 (InGaN) 등의 기타 III족 질화물에 대해서도 사용될 수도 있다.
지난 40년간 실리콘 기술에 의해 창출된 반도체 산업에 대한 독보적인 영향이 전 세계 반도체 시장의 90% 이상을 차지해왔다. 실리콘을 기반으로 한 성숙되고 비용 효율적인 기술을 감안할 때, III-V족 기술과 실리콘 기술의 통합은 반도체 기반의 전자 및 광 기술의 통합에 매우 양호한 솔루션을 제공할 수 있는 잠재력이 있다. 일반 조명은 전 세계 총 에너지 소비의 19%를 소비한다. 에너지 부족과 기후 변화로 인해 에너지 효율이 높은 기술에 대한 수요가 크게 증가함에 따라 백열등과 형광등을 대체하기 위해서는 백색 발광다이오드(LED)를 기반으로 한 에너지 효율적인 고상 발광원(solid-state lighting source)을 개발해야 한다. 백색 LED의 제조는 주로 III-질화물 반도체에 관한 것이다. 지금까지 III-질화물 분야에서 달성된 주요 성과는 주로 극성 배향인 (0001) 사파이어 성장으로 제한된다. 이로 인해 분극 문제가 발생하고 이에 따라 압전 전기장이 발생한다. 그 결과, 소자는 전자 및 홀 파동함수들 간에 감소된 중첩을 보이면서 긴 방사 재결합 시간(radiative recombination time)과 결국 낮은 양자 효율을 초래한다.
실리콘 상의 GaN의 성장(즉, GaN-on-Si 기술)이 등장하고 있지만, 이는 또한 극성 c-면 GaN으로 제한된다. GaN-on-Si 기술을 사용함에 따라 생기는 재료 문제는 GaN-on-사파이어에 비해 훨씬 더 심각해진다. 따라서, 내부 전계의 문제를 극복하여 IQE에서 큰 개선을 달성하는 가장 유망한 방법으로서 실리콘 상에 높은 결정 품질의 준극성 또는 비극성 GaN을 얻기 위한 새로운 성장 기술을 개발하는 것이 바람직하다.
지난 10년간 전 세계적인 여러 그룹이 실리콘 상의 준극성/비극성 GaN 개발에 상당한 노력을 기울여왔다. 그러나, 실리콘 상의 준극성/비극성 GaN의 개발을 크게 제한하는 여러 과제로 인해 결과는 전혀 만족스럽지않다.
사파이어 기판과는 달리, 모든 평면 실리콘 기판상에 비극성/준극성 GaN을 얻는 것은 극히 어렵다. 지금까지, ((11-22) 및 (1-101) 배향을 포함하여) 실리콘 상의 준극성 GaN 기판은 패터닝된 실리콘 기판상에서의 성장으로만, 즉 예컨대 KOH를 사용하여 이방성 습식식각 (113) 실리콘 상에서 성장시킴으로써 (113) 실리콘의 표면에 대해 58°에 있는 (1-11) 패싯(facet)을 갖는 경사진 스트립을 가진 규칙적인 실리콘 패턴을 제조하는 것으로만 얻을 수 있고, 이때 상기 GaN 성장은 준극성 GaN을 형성하기 위하여 선택적으로 (1-11) 실리콘 패싯 상에서 수행된다.
실리콘 위의 GaN의 성장은 소위 "Ga 멜트백(Ga melting-back)" 식각 문제를 피할 필요가 있음은 잘 알려진 사실이다. 이는 성장된 GaN과 실리콘 사이의 강한 화학반응에 기인하며 표면 형태의 불량과 결과적으로 성장 붕괴를 초래한다. 평탄한 실리콘 기판의 경우에는 (111) 실리콘 상의 극성 c-면 GaN과 같이 GaN 기판을 실리콘 기판과 완전히 분리할 수 있는 AlN 버퍼층의 초기 증착을 통해 간단하게 해결할 수 있다. 그러나, 경사진 스트립이 있는 패터닝된 (113) 실리콘 상에서의 성장을 위해서는 불가피하게 많은 개수의 잔류 공극(void)이 성장 도중 생성됨으로써 성장된 GaN으로 하여금 실리콘과 직접 접촉하게 한다(도 1 참조). 상기 멜트백 식각(melting-back etching)은 성장 온도가 증가할수록 증가한다. 현재의 해결책은 멜트백 식각을 억제하기 위해 GaN 에피택셜 성장에 수용되지 않는 단계까지 성장 온도를 낮추는 것이다. 결과적으로, 결정 품질은 전혀 만족스럽지 않다.
도 1에 도시된 바와 같이, 2단계 선택적 성장 방법이 Naogya의 Amano에 의해 제안되었다(1 T Murase, T Tanikawa, Y Honda, M Yamaguchi, H Amano and N Sawaki, J Appl. Phys. 50, 01AD04 2011)). 삼각형 GaN 스트라이프 템플레이트을 전술한 바와 동일한 접근법을 사용하여 (113) 실리콘 상의 경사진 (1-11) 스트립 패싯에 준비한 후, 추후 재성장을 위해 삼각형 GaN 스트라이프를 선택적으로 덮도록 SiO2 마스크 층을 증착하였다. 여기서 상기 재성장이 덮이지 않은 영역에서 선택적으로 일어날 것이다. 이들은 매우 인상적인 결과를 얻었다. 그러나, 이러한 접근법에는 몇 가지 문제가 있었다. 첫째로, 상기 멜트백 문제가 아직 해결되지 않았다. 둘째로, 선택적 재성장을 위해 상기 삼각형 GaN 스트라이프의 에지에 있는 작은 (0001)면은 (0001)을 따라 성장하는 것을 피하도록 SiO2(도 1의 파선 원)로 조심스럽게 덮여야 한다. 이것은 극히 어려운 것으로 판명되었다.
본 발명은 준극성(semi-polar) 또는 비극성(non-polar) Ⅲ족 질화물 결정 또는 템플레이트를 성장시키는 방법을 제공하며, 실리콘 기판을 제공하는 단계와; 상기 기판상에 제1마스크를 형성하되, 상기 마스크는 상기 마스크를 관통하는 복수의 개구를 갖고 상기 복수의 개구는 각각 상기 실리콘 기판의 각각의 영역을 노출시키는 단계와; 상기 개구 각각에 의해 노출된 실리콘을 식각하여 복수의 패싯(facet)을 갖는 각각의 리세스를 형성하는 단계와; 노출된 각 리세스의 패싯들 중 적어도 하나를 남겨두고 각 리세스의 패싯들의 일부 상에 제2마스크를 증착하는 단계와; 노출된 패싯 상에 Ⅲ족 질화물을 성장시키는 단계를 포함할 수 있다. 상기 방법은 상기 기판상에 Ⅲ족 질화물을 성장시켜 연속층을 형성하는 단계를 더 포함할 수 있다. 임의의 마스크 물질이 상기 리세스들 간의 기판상에 남아있는 경우, 상기 성장은 상기 기판의 표면상에 직접 있지 않을 수 있지만, 또한 그 마스크 물질상에 있을 수도 있다. 상기 층은 복수의 리세스 상으로 연장될 수 있으며 모든 리세스에 걸쳐 연장될 수 있다.
제1마스크는 III족 질화물을 성장시키기 이전에 제거될 수 있다.
상기 식각은 이방성 습식 에칭, 예컨대 KOH를 식각액으로 사용하여 수행될 수 있다.
각 리세스들의 패싯들 각각은 실질적으로 삼각형 또는 사다리꼴일 수 있다. 각 리세스는 그 저부에서 점으로 테이퍼진다. 각 패싯은 부분적으로 상방을 향하도록 수평면에 대해 경사질 수 있다. 따라서, 각 개구에는 돌출부를 갖지 않을 수 있다.
각 리세스 내의 단 하나의 패싯만이 그 위에서의 Ⅲ족 질화물의 성장을 위해 노출된 채로 남을 수 있다.
각 리세스는 그 위에서의 Ⅲ족 질화물의 성장을 위해 노출된 채로 남겨진 (1-11) 패싯을 가질 수 있다.
상기 III족 질화물은 초기에 각 리세스의 (1-11) 실리콘 패싯 상에 (0001) III족 질화물로서 성장할 수 있다. 그 다음, 상기 III족 질화물은 리세스 밖으로 성장해나가 합쳐져 (11-22) Ⅲ족 질화물의 단일층을 형성할 수 있다. 다른 구현예에서, 최종 Ⅲ족 질화물층은 (001) Si 상의 (1-101) Ⅲ족 질화물 또는 (110) Si 상의 (11-20) 극성 Ⅲ족 질화물일 수 있다.
상기 Ⅲ족 질화물은 GaN, InGaN, AlGaN 또는 ALN일 수 있다.
III족 질화물 성장 이전에 버퍼층이 상기 노출된 패싯 상에 증착될 수 있다.
상기 개구는 정방형 어레이, 장방형 어레이, 육각형 어레이, 경사진 어레이 또는 면심 장방형(또는 사방형) 어레이 등의 규칙적인 2D 어레이로 배열될 수 있다. 일부 경우, 덜 규칙적이거나 불규칙한 어레이가 사용될 수 있다. 각 개구는 정방형, 장방형, 삼각형, 육각형 또는 원형일 수 있다.
또한, 본 발명은 기판상에 Ⅲ족 질화물층을 갖는 실리콘 기판을 포함하는 템플레이트을 추가로 제공하며, 상기 기판은 상기 기판 내에 형성되며 각각 복수의 패싯을 갖는 리세스들의 어레이를 갖고, 상기 패싯들 중의 일부는 그 위에 마스크를 가지며, 각 리세스 내의 패싯들 중의 적어도 하나는 그 위로 성장된 Ⅲ족 질화물을 가지며, 상기 Ⅲ족 질화물은 상기 리세스들의 어레이를 덮는 연속층을 형성할 수 있다. 상기 III 족 질화물은 준극성이거나 실제로 비극성 또는 극성일 수 있다.
상기 방법 또는 템플레이트는 임의의 조합으로 본 발명의 바람직한 구현예들의 특징 중 임의의 하나 이상을 추가로 포함할 수 있으며, 이는 도면을 참조하여 단지 예로서만 설명된다.
도 1은 삼각형 구획의 GaN 스트립을 사용하는 공지된 2단계 성장 방법을 보인한다.
도 2의 (I) 내지 (V)는 본 발명의 일 구현예에 따른 성장 방법의 단계들을 보인다.
도 3a는 도 2 (IV)의 패터닝된 Si 기판의 SEM 이미지이다.
도 3b는 도 3a의 기판의 (1-11) Si 패싯에서만 성장되어 (11-22) GaN을 형성한 GaN의 SEM 이미지이다.
도 2의 (I)~(V)를 참조하면, (113) 실리콘 상에 원자적으로 편평한 (11-22) GaN 템플레이트를 제조하는 방법을 설명한다. 먼저, (113) 실리콘 기판, 즉 그 결정 구조의 (113) 평면에서 평탄한 표면을 갖는 실리콘 기판이 제공된다. 도 2의 (I)에 도시하듯이, SiO2 박막(10)은 PECVD(plasma-enhanced chemical vapour deposition)에 의해 (113) 실리콘 기판(12)의 표면상에 증착된다. 다른 구현예로서, SiO2는 전자빔 증착기(electron-beam evaporator)나 스퍼터링 증착(sputtering deposition)을 이용하여 증착될 수 있다. 그 다음, 도 2의 (II)에 도시하듯이, 약 1㎛의 분리를 갖는(그러나, 상기 분리는 100㎚ 내지 5㎛로 될 수 있다) 윈도우 어레이(14), 즉 본 구현예에서는 2×2㎛ 크기의 정방형 윈도우의 정방형 어레이(그러나, 상기 윈도우 크기는 500×500㎚ 내지 10×10㎛로 더 작거나 더 클 수 있다)가 표준 사진 식각법 및 건식 식각 기법(이 경우, RIE(reactive ion etching))을 사용하여 SiO2 막을 통해 식각하여 웨이퍼 전체에 걸쳐 개방된다. 상기 윈도우는 장방형, 원형 또는 기타 형태로 될 수 있다. 각 윈도우(14)는 실리콘 기판(12) 표면의 일 영역을 노출한다. 이어서, 도 2의 (III)에 도시하듯이, 4개의 상이한 (111) 패싯(facet)(18, 20, 22, 24)을 갖는 리세스(16)를 각 윈도우(14) 영역에서 실리콘 기판 내에 형성한다. 이것은 이방성 식각 단계로써 달성되며, 이 경우 식각액으로서 KOH를 사용하는 이방성 습식 식각에 의해 달성된다. 상기 4개 패싯(18, 20, 22, 24)은 각각 실질적으로 평탄하고 각각 실리콘의 상이한 (111) 평면들 중의 각각 하나, 특히 (111)(20), (-111)(24), (-1-11)(18) 및 (1-11)(22) 평면들 중의 각각 하나에 있게 된다. 이들 패싯 각각은 상부 (113) 표면에 대해 90° 미만으로 기울어지며 이로써 부분적으로 위쪽과 부분적으로 안쪽을 향하고, 각각은 상기 리세스의 각 상측을 따른 하나의 에지와 상기 리세스의 저부에 한 뾰쪽한 끝을 갖는 삼각형이다. 식각이 일부 지점에서 SiO2 막을 언더컷하기 때문에, 최종 리세스의 상부는 윈도우(14)와 동일한 정방형 형상이 아니고 실제로는 사다리꼴이다. 이후, 상기 SiO2(10)를 묽은 불산을 사용하여 도 2의 (IV)와 같이 제거한다.
다음으로, 도 2의 (V)에 도시하듯이, SiO2가 (111), (-111) 및 (-1-11) 패싯 상에 증착되고 따라서 (1-11) 패싯이 덮이지 않은 채로 남겨진다. SiO2는 또한 각 리세스들 간의 영역(즉, (113) 실리콘의 식각되지 않은 부분) 상에 증착된다. 이는 기판의 식각된 표면 전체를 덮을 만큼 충분히 넓은 전자 빔으로 전자빔 증착을 사용하고, 패터닝된 실리콘의 표면이 상기 전자 빔(EB) 챔버 내의 전자 빔의 방향에 수직하지 않도록 상기 패터닝된 실리콘을 기울이며, 상기 전자빔이 (111), (-111) 및 (-1-11) 패싯에 입사하지만 (1-11) 패싯 상에는 입사하지 않도록 하는(또는 상당한 양이 않되도록 하는) 경사각을 선택함으로써 간단하게 달성될 수 있다. 이후, 최종 패터닝된 실리콘은 (11-22) GaN의 성장에 사용되며 상기 성장은 GaN-on-실리콘에 대한 전형적인 절차 처리방법에 의해 상기 덮이지 않은 (1-11) 패싯 상에서만 수행 될 것이다. 본 구현예에서, GaN의 성장은 노출된 실리콘 패싯 상에 AlN 층의 초기 증착과 이에 뒤따르는 GaN 층의 성장에 의해 달성된다. 상기 성장은 초기에 이들 패싯이 직면하는 방향으로 상기 노출된 실리콘 패싯들 상에 있게 될 것이다. 그러나, 각각의 노출된 패싯 주위의 성장은 상기 리세스들에서 연장되어 나오고 실리콘의 (113) 표면을 가로 질러 연장됨에 따라, 상기 GaN은 합쳐져서 GaN 구조의 (11-22) 평면에서 매끄러운 표면을 갖되 원래의 (113) 실리콘 표면과 평행한 단일 연속층을 형성하게 된다.
패터닝된 (113) 실리콘의 제조를 위한 본 구현예의 방법은 도 1을 참조하여 기술한 경사진 스트립 패턴 처리방법과는 완전히 다르다. 본 구현예의 방법은 "개방" 구조를 초래하며, 여기서 리세스의 측면들을 형성하는 모든 패싯은 부분적으로 위쪽을 향하고 따라서 상기 리세스들에 돌출하는 측면들이 없으며, SiO2 필름은 (1-11) 패싯을 제외한 나머지 모든 패싯을 잘 덮을 수 있어 "Ga 멜트백" 문제를 제거할 수 있다. 반대로, 도 1의 경사진 스트립 패턴 처리방법은 일종의 "폐쇄" 구조이고 따라서 SiO2를 (-11-1) 패싯을 덮도록 증착하는 것이 불가능하므로 "Ga 멜트백"을 발생시킬 수 있고, 이것이 상기 경사진 스트립 패턴 방식의 기본 한계이다.
도 3a는 2인치 웨이퍼를 가로질러 연장되는 패터닝된 (113) 실리콘 일부의 전형적인 SEM 평면 이미지를 보이며, 여기서 4개의 (111) 패싯은 전술했듯이 KOH 이방성 습식식각에 의해 도 2의 (IV)에 도시하듯이 2×2㎛의 크기를 갖는 각각의 윈도우 영역 내에 형성된다. 도 3b는 도 3a의 패터닝된 실리콘 상에 성장된 (11-22) GaN의 단면 SEM 이미지를 보이며, 이는 GaN이 (1-11) 실리콘 패싯 상에서만 성장할 수 있음을 나타낸다. GaN은 각각의 리세스 내에서 (1-11) 실리콘 패싯의 평면에 수직인 방향으로 0001 GaN으로 성장할 것이다. GaN이 성장함에 따라, 각 리세스에서의 성장은 상기 리세스 밖으로 성장한 다음, 초기 (113) 실리콘 표면과 평행한 (11-22) 표면을 갖는 GaN의 연속층을 형성할 때까지 확산한다. 이후, 추가의 성장은 수직 방향을 따라, 즉 원래의 (113) 실리콘 표면에 수직하는 (11-22) GaN을 형성한다. 또한, 성장 전면의 합체로 인한 공극(void)이 명확하게 관찰되며, 이는 결함 및 스트레인 완화를 감소시키는데 도움이 될 것으로 예상된다. SEM으로 웨이퍼 전체를 검사한 결과, "Ga 멜트백" 식각의 흔적은 발견되지 않았다. 추가 X-선 측정에 의해 단지 (11-22) GaN만이 형성되었음이 확인되었다.
전술한 구현예에 대한 다양한 변형예들에 있어서 상이한 III족 질화물들이 동일한 기판상에 성장된다. 이 방법은 전술한 바와 동일하며 완성된 템플레이트은 도 3b에 보이는 바에 상응한다. 추가 변형예들에서 개구의 단순한 정방형 어레이 대신에, 마스크는 개구가 장방형 어레이로 배열되도록 수정되고, 다른 변형예에서는 육각형 어레이로 배열되도록 수정된다. 이들 구현예에 대한 추가 변형예에서, 개구들의 배향이 변경되어 개구들은 도 2의 (II)에 도시한 위치에 대해 회전됨으로써 개구들의 측면이 개구들의 열의 방향에 정렬되지 않는다. 또 다른 변형예에서, 개구의 형상이 변경되어 일부 경우에서는 장방형이며 일부 경우에서는 삼각형 또는 육각형으로 된다.

Claims (15)

  1. III족 질화물 결정 구조체를 성장시키는 방법에 있어서,
    실리콘 기판을 제공하는 단계와;
    상기 기판상에 제1마스크를 형성하되, 상기 마스크는 상기 마스크를 관통하는 복수의 개구를 갖고 상기 복수의 개구는 각각 상기 실리콘 기판의 각각의 영역을 노출시키는 단계와;
    상기 개구 각각에 의해 노출된 실리콘을 식각하여 복수의 패싯을 갖는 각각의 리세스를 형성하는 단계와;
    노출된 각 리세스의 패싯들 중 적어도 하나를 남겨두고 각 리세스의 패싯들의 일부 상에 제2마스크를 증착하는 단계와;
    노출된 패싯 상에 Ⅲ족 질화물을 성장시킨 다음, 상기 기판상에 연속층을 형성하는 단계를 포함하는 방법.
  2. 제1항에 있어서,
    상기 식각은 이방성 습식 식각을 사용하여 수행되는 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 리세스 각각의 패싯 각각은 실질적으로 삼각형 또는 사다리꼴인 방법.
  4. 전술한 항들 중의 어느 한 항에 있어서,
    각 리세스는 상기 리세스의 저부에서 한 점으로 테이퍼링되는 방법.
  5. 전술한 항들 중의 어느 한 항에 있어서,
    각 리세스 내의 단 하나의 패싯만이 상기 패싯 상에 Ⅲ족 질화물의 성장을 위해 노출된 상태로 남겨지는 방법.
  6. 전술한 항들 중의 어느 한 항에 있어서,
    각 리세스는 상기 리세스 상에 Ⅲ족 질화물의 성장을 위해 노출된 채로 남겨진 (1-11) 패싯을 갖는 방법.
  7. 전술한 항들 중의 어느 한 항에 있어서,
    상기 III족 질화물은 초기에 각 리세스의 (1-11) 실리콘 패싯 상에 (0001) III족 질화물로서 성장한 다음, 상기 III족 질화물은 상기 리세스로부터 성장해나가 합쳐져 (11-22) Ⅲ족 질화물의 단일층을 형성하는 방법.
  8. 전술한 항들 중의 어느 한 항에 있어서,
    III족 질화물의 성장 이전에 상기 노출된 패싯 상에 버퍼층을 증착하는 방법.
  9. 전술한 항들 중의 어느 한 항에 있어서,
    상기 개구는 규칙적인 어레이로 배열되는 방법.
  10. 전술한 항들 중의 어느 한 항에 있어서,
    상기 III족 질화물은 GaN, AlGaN, InGaN 또는 AlN인 방법.
  11. 기판상에 Ⅲ족 질화물층을 갖는 실리콘 기판을 포함하는 템플레이트에 있어서,
    상기 기판은 상기 기판 내에 형성되며 각각 복수의 패싯을 갖는 리세스들의 어레이를 갖고, 상기 패싯들 중의 일부는 상기 패싯 상에 마스크를 가지며, 각 리세스 내의 패싯들 중의 적어도 하나는 상기 패싯 상으로 성장된 Ⅲ족 질화물을 가지며, 상기 Ⅲ족 질화물은 상기 리세스들의 어레이를 덮는 연속층을 형성하는 템플레이트.
  12. 제11항에 있어서,
    상기 리세스들 각각의 패싯들 각각은 각 리세스가 상기 리세스의 저부에서 한 점으로 테이퍼지도록 실질적으로 삼각형인 템플레이트.
  13. 제11항 또는 제12항에 있어서,
    각 리세스 내의 단 하나의 패싯만이 상기 패싯 상에 성장된 III족 질화물을 갖는 템플레이트.
  14. 제11항 내지 제13 항 중의 어느 한 항에 있어서,
    각 리세스는 상기 리세스 상에 성장된 III족 질화물을 갖는 (1-11) 패싯을 갖는 템플레이트.
  15. 제11항 내지 제14항 중의 어느 한 항에 있어서,
    상기 III족 질화물은 GaN인 템플레이트.
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