KR20170005568A - 발광소자 및 이를 포함하는 발광소자 패키지 - Google Patents

발광소자 및 이를 포함하는 발광소자 패키지 Download PDF

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Abstract

실시예는 제1 도전형 반도체층으로 이루어지는 베이스층; 상기 베이스층 상에 선택적으로 배치되는 마스크; 및 상기 마스크 사이에서 상기 베이스층 상에 선택적으로 배치되고, 상기 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함하며, 나노 스케일(scale)의 높이와 폭을 가지는 복수 개의 발광 구조물을 포함하는 발광소자를 제공한다.

Description

발광소자 및 이를 포함하는 발광소자 패키지{LIGHT EMITTNG DEVICE AND LIGHT EMITTING DEVICE PACKAGE INCLUDING THE SAME}
실시예는 발광소자 및 이를 포함하는 발광소자 패키지에 관한 것이다.
GaN, AlGaN 등의 3-5 족 화합물 반도체는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점으로 인해 광 전자 공학 분야(optoelectronics)와 전자 소자를 위해 등에 널리 사용된다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Ligit Emitting Diode)나 레이저 다이오드와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경친화성의 장점을 가진다.
따라서, 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등에까지 응용이 확대되고 있다.
도 1은 종래의 발광소자를 나타낸 도면이다.
종래의 발광소자(100)는 사파이어 등으로 이루어진 기판(110) 위에 제1 도전형 반도체층(122)과 활성층(124) 및 제2 도전형 반도체층(126)을 포함하는 발광구조물(120)이 형성되고, 제1 도전형 반도체층(122)과 제2 도전형 반도체층(126) 상에 각각 제1 전극(162)과 제2 전극(166)이 배치된다.
발광소자(100)는 제1 도전형 반도체층(122)을 통해서 주입되는 전자와 제2 도전형 반도체층(126)을 통해서 주입되는 정공이 서로 만나서 활성층(124)을 이루는 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출한다. 활성층(124)에서 방출되는 빛은 활성층(124)을 이루는 물질의 조성에 따라 다를 수 있으며, 청색광이나 자외선(UV) 또는 심자외선(Deep UV) 또는 다른 파장 영역의 광일 수 있다.
활성층(124)은 이중 접합 구조(Double Hetero Junction Structure), 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 등으로 형성될 수 있다.
상술한 종래의 발광소자는 다음과 같은 문제점이 있다.
기판과 발광 구조물은 이종의 재료이므로 격자 상수 부정합(lattice mismatch)이 매우 크고 이들 사이에 열 팽창 계수 차이도 매우 크기 때문에, 결정성을 악화시키는 전위(dislocation), 멜트 백(melt-back), 크랙(crack), 피트(pit), 표면 모폴로지(surface morphology) 불량 등이 발생할 수 있다.
상술한 문제점을 해결하고자 기판(110)과 발광 구조물(120)의 사이에 버퍼층을 형성할 수도 있으나, 전위가 여전히 형성되어 발광 구조물의 품질을 악화시킬 수도 있다.
상술한 결정 결함으로 인하여 활성층에서 방출된 빛에너지가 열에너지로 변환되어 외부로 방출되어 광효율이 저하될 수 있다.
상술한 문제점을 해결하고자 도 2의 발광소자가 제안되고 있다.
도 2의 발광소자(200)는 발광 구조물(220)이 나노 로드(nano rod) 형상으로 배치되고 있다. 마스크층(250)를 통하여 부분적으로 성장된 제1 도전형 반도체층(222)의 둘레에 활성층(224)과 제2 도전형 반도체층(226)이 성장되고 있으며, 각각의 나노 로드의 사이를 투광성 도전층(236)이 채우고, 투광성 도전층(236) 상에 각각 제1 전극(262)과 제2 전극(266)이 배치된다.
그리고, 발광소자(200)의 주변에 형광체가 배치되어, 발광소자(200)에서 방출되는 광의 파장을 변화시킬 수 있다.
도 2의 발광소자(200)는 발광 구조물(220)이 나노 로드 형상으로 성장되어, 상술한 전위 등의 발생을 줄일 수 있다.
그러나, 종래의 나노 로드 형상의 발광 구조물(220)은 전위 등의 결정 결함이 감소할 수는 있으나, 나노 스케일의 지름을 가지는 나노 로드 형상의 발광 구조물은 외력에 의하여 손상될 수 있다. 특히, 플렉서블 디스플레이(flexible display) 장치에 도 2의 발광소자(200)가 사용될 때, 발광소자(200)의 휨에 의한 외력이 발광 구조물(220)에 미칠 수 있다.
실시예는 발광 구조물의 성장에서 전위 등의 결정 결함을 감소시키고, 플렉서블 디스플레이 장치에 사용될 때 외력에 대하여 외구성을 가지는 발광소자를 제공하고자 한다.
실시예는 제1 도전형 반도체층으로 이루어지는 베이스층; 상기 베이스층 상에 선택적으로 배치되는 마스크; 및 상기 마스크 사이에서 상기 베이스층 상에 선택적으로 배치되고, 상기 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함하며, 나노 스케일(scale)의 높이와 폭을 가지는 복수 개의 발광 구조물을 포함하는 발광소자를 제공한다.
발광 구조물을 이루는 복수 개의 발광 구조물 중 적어도 일부의 표면에 투광성 도전층이 배치될 수 있다.
투광성 도전층은 일정한 두께로 배치될 수 있다.
투광성 도전층의 표면은 패턴을 이룰 수 있다.
투광성 도전층 상에 배치되는 반사층을 포함할 수 있다.
반사층은 일정한 두께로 배치될 수 있다.
반사층의 표면은 패턴을 이룰 수 있다.
반사층의 표면은 플랫할 수 있다.
베이스층의 측면에 차례로 배치되는 제1 패시베이션층 및 제2 패시베이션층을 더 포함하고, 상기 제1 패시베이션층 및 제2 패시베이션층은, 상기 베이스층의 상부면 중 일부에 배치될 수 있다.
베이스층의 상부면에서, 상기 투광성 도전층 상에 상기 제1 패시베이션층이 접촉하며 배치되고, 상기 제1 패시베이션층 상에 제2 패시베이션층이 접촉하며 배치될 수 있다.
베이스층 상에 배치되는 제1 전극과, 상기 반사층 상에 배치되는 제2 전극을 더 포함하고, 상기 제2 전극의 하부면은 상기 반사층과 상기 제2 패시베이션층에 각각 접촉할 수 있다.
제2 전극의 하부면은 패턴을 이룰 수 있다.
제2 패시베이션층의 상부면은, 상기 발광 구조물의 상부 영역에서 플랫할 수 있다.
제2 전극의 하부면은 단차를 이루며 배치될 수 있다.
다른 실시예는 플랙서블(flexible) 회로 기판; 상기 플랙서블 회로 기판 상에 플립 칩 본딩되어 배치되는 상술한 발광소자; 및 상기 회로 기판의 제1 도전층과 제2 도전층을 상기 발광소자의 제1 전극과 제2 전극에 각각 전기적으로 접촉시키는 도전성 접착제를 포함하는 발광소자 패키지를 제공한다.
도전성 접착제는 모재와 도전성 볼을 포함하고, 상기 도전성 볼이 압축되어 상기 회로 기판의 제1 도전층과 제2 도전층을 상기 발광소자의 제1 전극과 제2 전극에 각각 전기적으로 접촉시킬 수 있다.
실시예들에 따른 발광소자는 나노 스케일 또는 마이크로 스케일의 베이스층 상에 피라미드 등의 형상으로 나노 스케일로 배치된 발광 구조물이 배치되고, 따라서 플렉서블 디스플레이 장치 등에서 발광소자가 휘더라도 외력에 의한 충격을 덜 받고 손상이 발생하지 않을 수 있으며, 소형화된 발광소자의 크기로 인하여 정밀도를 요하는 장치에 사용될 수 있다.
도 1 및 도 2는 종래의 발광소자를 나타낸 도면이고,
도 3a 내지 도 3n은 발광소자의 일실시예의 제조공정을 나타낸 도면이고,
도 4a 및 도 4b는 발광소자의 일실시예들을 나타낸 도면이고,
도 5는 발광소자가 배치된 표시장치의 일실시예를 나타낸 도면이고,
도 6은 도 5의 발광소자 패키지를 나타낸 도면이고,
도 7은 발광소자가 포함된 다양한 어플리케이션들을 나타낸 도면이다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 실시예를 첨부한 도면을 참조하여 설명한다.
본 발명에 따른 실시예의 설명에 있어서, 각 element의 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 상(위) 또는 하(아래)(on or under) 등으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향 뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도 3a 내지 도 3n은 발광소자의 일실시예의 제조공정을 나타낸 도면이다.
도 3a에 도시된 바와 같이 기판(310) 위에 베이스층(322a)을 성장시키고, 베이스층(322a) 상에 마스크(350)를 선택적으로 배치한다.
기판(310)은 반도체 물질 성장에 적합한 물질이나 캐리어 웨이퍼로 형성될 수 있으며, 열 전도성이 뛰어난 물질로 형성될 수 있고, 전도성 기판 또는 절연성 기판을 포함할 수 있다. 예컨대, 사파이어(Al2O3), SiO2, SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, Ga203 중 적어도 하나를 사용할 수 있다.
베이스층(322a)은 후술하는 제1 도전형 반도체층(322b)의 재료로 이루어질 수 있다. 베이스층(322a)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도전형 도펀트가 도핑될 수 있다.
베이스층(322a)은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질, AlGaN, GaN, InAlGaN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나 이상으로 형성될 수 있다.
베이스층(322a)이 n형 반도체층인 경우, 제1 도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 n형 도펀트를 포함할 수 있다. 베이스층(322a)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
도 3b는 도 3a의 상면도이다.
도 3b에서 a 영역에는 베이스층(322a)이 노출되고, b 영역에는 마스크(350)가 배치되고, 마스크(350) 상에 오픈 영역인 c 영역이 형성되며, c 영역을 통하여 베이스층(322a)이 노출될 수 있다.
도 3b에서 오픈 영역인 c 영역의 단면은 사각형인데, 원형 내지 육각형 등 다양한 형상으로 오픈 영역이 형성될 수 있다.
도 3c에서 마스크(350) 사이의 오픈 영역을 통하여 베이스층(322a) 상에서 선택적으로 발광 구조물(320)을 성장시킨다.
발광 구조물(320)은 제1 도전형 반도체층(322b)과 활성층(324) 및 제2 도전형 반도체층(326)을 포함하여 이루어진다.
베이스층(322a)과 제1 도전형 반도체층(322b)은 점선으로 구분되고 있으나,마스크(350)의 배치 이전과 이후에 성장된 차이점이 있으나 제1 도전형 반도체층(322b)은 베이스층(322a)과 동일한 재료로 이루어질 수 있다.
활성층(324)은 제1 도전형 반도체층(322)과 제2 도전형 반도체층(326) 사이에 배치되며, 단일 우물 구조(Double Hetero Structure), 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(MQW:Multi Quantum Well) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나를 포함할 수 있다.
활성층(324)은 Ⅲ-Ⅴ족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층, 예를 들면 AlGaN/AlGaN, InGaN/GaN, InGaN/InGaN, AlGaN/GaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지는 않는다.
우물층은 장벽층의 에너지 밴드 갭보다 작은 에너지 밴드 갭을 갖는 물질로 형성될 수 있다. 활성층(324)이 심자외선(deep UV) 파장의 빛을 생성할 때, 활성층(324)은 다중양자우물 구조로 이루어질 수 있고, 상세하게는 AlxGa(1-x)N (0<x<1)을 포함하는 양자벽과 AlyGa(1-y)N (0<x<y<1)을 포함하는 양자우물층의페어 구조가 1주기 이상인 다중 양자 우물 구조일 수 있고, 양자 우물층은 후술하는 제2 도전형의도펀트를 포함할 수 있다.
제2 도전형 반도체층(326)은 반도체 화합물로 형성될 수 있다. 제2 도전형 반도체층(326)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 도펀트가 도핑될 수 있다. 제2 도전형 반도체층(326)은 예컨대, InxAlyGa1 -x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질, AlGaN, GaN AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나 이상으로 형성될 수 있으며, 예를 들어 제2 도전형 반도체층(326)이 AlxGa(1-x)N으로 이루어질 수 있다.
제2 도전형 반도체층(326)이 p형 반도체층인 경우, 제2 도전형 도펀트는 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트일 수 있다. 제2 도전형 반도체층(326)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
도시되지는 않았으나, 활성층(324)과 제2 도전형 반도체층(326)의 사이에는 전자 차단층(Electron blocking layer)이 배치될 수 있다. 전자 차단층은 초격자(superlattice) 구조로 이루어질 수 있는데, 초격자는 예를 들어 제2 도전형 도펀트로 도핑된 AlGaN이 배치될 수 있고, 알루미늄의 조성비를 달리하는 GaN이 층(layer)을 이루어 복수 개 서로 교번하여 배치될 수도 있다.
발광 구조물(320)은 각각의 마스크(350)의 사이에서 성장되는데, 제1 도전형 반도체층(322)이 마스크(350)의 사이에서 피라미드 형상으로 성장될 수 있고, 제1 도전형 반도체층(322) 상에 활성층(324)이 성장되며, 활성층(324) 상에 제2 도전형 반도체층(326)이 성장될 수 있다.
도 3c에서 제1 도전형 반도체층(322)의 하부면의 길이는 마스크(350) 사이의 거리(d1)보다 클 수 있으며, 상술한 마스크(350) 사이의 거리(d1)는 도 3b의 오픈 영역(region c)의 한 변의 길이일 수 있다.
도 3d에서 피라미드 형상의 발광 구조물(light emitting structure)이 도시되고 있으나, 원기둥이나 다각뿔로 성장될 수도 있다. 발광 구조물의 형상은 마스크(350) 사이의 오픈 영역(region c)의 형상보다는 성장 조건에 의존할 수 있다.
도 3d에서 발광 구조물의 높이(h1)는 나노 스케일(scale) 내지 마이크로 스케일일 수 있고, 발광 구조물의 한 변의 길이 내지 폭도 나노 스케일(scale) 내지 마이크로 스케일일 수 있다.
그리고, 각각의 발광 구조물은 규칙적인 배열 외에 불규칙하게도 배열될 수 있으며, 각각의 돌출 구조물의 크기나 형상은 서로 같을 수 있으나 다를 수도 있다.
도 3e부터 발광 구조물(light emitting structure)의 성장 이후의 공정이 도시되고 있다. 발광 구조물(light emitting structure)과 마스크(350)의 형상은 도 3c와 동일하나, 도 3e 이하에서는 간략히 도시한다.
도 3e에서 발광 구조물과 베이스층(322a)의 표면에 투광성 도전층(330)을 배치하는데, 투광성 도전층(330)은 일정한 두께로 가지고 배치되어 패턴을 이룰 수 있다. 투광성 도전층(330)은 제2 도전형 반도체층(326)에 전류 공급을 원활하게 할 수 있고, 예를 들면 ITO(Indium Tin Oxide)로 이루어질 수 있다.
도 3f 내지 도 3g에서 2회의 식각 공정이 도시되고 있다. 도 3f의 식각 공정은 후술하는 제1 전극(362)을 배치할 영역을 확보하기 위한 공정으로 메사 식각 공정이라 할 수 있다.
도 3f 내지 도 3g의 식각 공정에서는 각각 마스크(350a, 350b)를 사용하여 발광 구조물 등을 선택적으로 식각하는데, 상기 마스크(350a, 350b)의 폭은 서로 다를 수 있다.
도 3g의 식각 공정은 각 발광소자 단위의 분리(isolation)를 위한 공정인데, 웨이퍼 레벨에서 성장된 발광 구조물을 각각의 소자 단위로 분리할 수 있다. 소자 단위의 분리 공정에서 베이스층(322a)의 측면이 단차를 이룰 수 있는데, 후술하는 바와 같이 단차로 구분되는 하부의 베이스층(322a)의 발광소자 패키지의 제조 공정 이후에 제거될 수 있다.
도 3g에서 발광 구조물의 한 변의 폭(w1)은 25 마이크로 미터 내지 35 마이크로 미터일 수 있다. 베이스층(322a)의 한 변의 폭(w2)은 41 마이크로 미터 내외일 수 있으며, 소자 단위로 분리된 후의 기판(310)의 한 변의 폭(w2)은 45 마이크로 미터 내외일 수 있다.
도 3h에 도시된 바와 같이 투광성 도전층(330)이 배치된 발광 구조물, 그리고 베이스층(322a)의 상부에 제1 패시베이션층(340)을 배치한다. 패시베이션층(340)은 절연물질로 이루어질 수 있으며, 절연물질은 비전도성인 산화물이나 질화물로 이루어질 수 있다. 일 예로서, 패시베이션층(340)은 실리콘 산화물(SiO2)층, 산화 질화물층, 산화 알루미늄층으로 이루어질 수 있다.
도 3i에 도시된 바와 같이, 발광 구조물의 상부 영역에서 제1 패시베이션층(340)을 일부 제거할 수 있다.
상세하게는, 도 3i에서 발광 구조물을 이루는 피라미드 형상 등이 모두 노출될 수 있도록 제1 패시베이션층(340)을 제거할 수 있다.
도 3j에서는 도 3i에서 제1 패시베이션층(340)이 오픈된 영역에 반사층(360)을 배치할 수 있고, 반사층(360)은 일정한 두께를 가지고 패턴을 이룰 수 있다. 반사층(360)은 반사율이 높은 재료로 이루어질 수 있고, 상세하게는 금속으로 이루어질 수 있고, 보다 상세하게는 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 은(Ag), 니켈(Ni), 백금(Pt), 로듐(Rh), 혹은 Al이나 Ag이나 Pt나 Rh를 포함하는 합금을 포함하는 금속층으로 이루어질 수 있다.
완성될 발광소자는 플립 칩 타입으로 배치될 수 있으므로, 이때 발광소자 패키지의 하부로 향하는 빛을 반사층(360)에서 상부 방향으로 반사할 수 있다.
반사층(360)은 발광 구조물의 전 영역의 상부에 배치되되, 일부 제1 패시베이션층(340)과 상하 방향으로 중첩되어 배치될 수도 있다.
도 3k에서는 반사층(360)의 상부에 제2 패시베이션층(370)을 배치할 수 있다. 제2 패시베이션층(370)의 조성은 제1 패시베이션층(340)과 동일할 수 있으며, 반사층(360)과 제1 패시베이션층(340)의 상부면과 제2 패시베이션층(370)의 하부면이 접촉할 수 있다.
도 3l에서는 제2 패시베이션층(370)의 적어도 2 영역을 제거(open)할 수 있다. 제2 패시베이션층(370)의 오픈 공정 후에, 상술한 메사 식각 공정에서 노출된 베이스층(322a)의 표면이 노출될 수 있고, 또한 반사층(360)의 적어도 일부가 노출될 수 있다. 반사층(360)을 노출시키는 이유는 후술하는 제2 전극(366)과 반사층(360)이 컨택할 영역을 확보하기 위한 것이므로, 반사층(360) 상부의 제2 패시베이션층(370) 중 일부만을 제거할 수 있다.
메사 영역의 일부 표면에는 제1 패시베이션층(340)과 제2 패시베이션층(370)이 배치될 수 있고, 발광 구조물의 상부면 상에는 투광성 도전층(330)과 도전층(340)이 배치되며 투광성 도전층(330)이 노출될 수 있다.
발광 구조물의 가장 자리의 일부 영역에서는 투광성 도전층(330) 상에 제1 패시베이션층(340)과 반사층(360) 및 제2 패시베이션층(370)이 차례로 적층될 수도 있다.
도 3m에서 메사 영역에서 노출된 베이스층(322a)의 적어도일부 상에 컨택 전극(380)을 배치할 수 있다. 컨택 전극(380)은 제1 도전형 반도체층인 베이스층(322a)과 후술하는 제1 전극(362)의 전기적인 컨택 특성을 향상시키기 위한 것으로, 예를 들면 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-GaZnO), IGZO(In-GaZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며, 이러한 재료에 한정되는 않는다.
도 3n에서 컨택 전극(380)과 반사층(360) 상에 각각 제1 전극(362)과 제2 전극(362)을 배치할 수 있다.
제1 전극(362)과 제2 전극(366)의 상부면은 플랫(flat)하게 배치되어, 발광소자 패키지에서 플립 칩 본딩을 용이하게 할 수 있다.
도 3n에서 베이스층(322a) 중 단차를 이루는 영역은 LLO(laser lift off) 등의 공정으로 제거될 수 있으며, 상술한 제거 공정은 발광소자의 플립 칩 본딩 ㄱ공정 후에 진행될 수 있다. 제거될 베이스층(322a)의 두께(t1)는 수 마이크로 미터, 예를 들면 3 마이크로 미터 이하일 수 있는데, 베이스층(322a) 중 일부의 제거 후에 마이크로 스케일의 높이를 가지는 발광소자가 완성될 수 있다.
도 4a 및 도 4b는 발광소자의 일실시예들을 나타낸 도면이다.
도 4a와 도 4b에서는 상술한 레이저 리프트 오프 공정 이전의 발광소자(300)가 도시되고 있으며, 각 층의 조성은 도 3a 내지 도 3n에서 상술한 바와 동일할 수 있다.
도 4a의 발광소자(300)는 기판(310) 상에 베이스층(322a)이 단차를 이루며 배치되고, 베이스층(322a)의 상부에 마스크(미도시)가 선택적으로 배치되고, 인접한 마스크 사이에서 발광 구조물(light emitting structure)들이 배치되고 있다. 각각의 발광 구조물의 높이와 폭은 나노 스케일 또는 마이크로 스케일일 수 있다.
발광 구조물은 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층으로 이루어짐은 상술한 바와 동일하다.
발광 구조물의 상부에는 투광성 도전층(330)이 배치되어, 제2 전극(366)으로부터 제2 도전형 반도체층 방향으로 전류 흐름 특성을 향상시킬 수 있다.
베이스층(322a)의 상부면과 측면에는 제1 패시베이션층(340)이 배치되는데, 제1 패시베이션층(340)은 투광성 도전층(330)의 적어도 일부를 노출시키도록 오픈되고 또한 메사 영역에서 베이스층(322a)의 적어도 일부를 노출시키도록 오픈될 수 있다.
제1 패시베이션층(340)의 사이에서 노출된 투광성 도전층(330)의 적어도 일부 표면에는 반사층(360)이 배치될 수 있다. 발광 구조물의 상부에서 투광성 도전층(330)과 반사층(360)이 일정 두께로 배치되므로, 투광성 도전층(330)과 반사층(360)은 패턴을 이루고 배치될 수 있으며, 후술하는 제2 패시베이션층(370)도 일부 영역에서 패턴을 이룰 수 있다.
제2 패시베이션층(370)은 베이스층(322a)의 측면과 상부면의 일부 영역에 배치되되, 반사층(360)의 적어도 일부를 노출시키도록 오픈되고 또한 메사 영역에서 베이스층(322a)의 적어도 일부를 노출시키도록 오픈될 수 있다.
메사 영역에서 노출된 베이스층(322a) 상에는 컨택 전극(380)이 배치되고, 오픈된 반사층(360)의 적어도 일부를 덮으며 제2 전극(366)이 배치될 수 있다. 컨택 전극(380)과 메사 영역에서 노출되는 베이스층(322a) 및 제2 패시베이션층(370)의 일부를 덮으며 제1 전극(362)이 배치될 수 있다.
제1 패시베이션층(340) 및 제2 패시베이션층(370)은 베이스층(322a)의 측면에 배치되고, 또한 베이스층(322a)의 상부면 중 일부에 배치될 수 있다. 이때, 베이스층(322a)의 상부면에서, 투광성 도전층(330) 상에 상기 제1 패시베이션층(340)이 접촉하며 배치되고 제1 패시베이션층(340) 상에 제2 패시베이션층(370)이 접촉하며 배치될 수 있다.
제2 전극(366)의 하부면은 반사층(360)과 제2 패시베이션층(370)에 각각 접촉하고, 제2 전극(366)의 하부면은 패턴을 이룰 수 있다. 그리고, 제2 패시베이션층(370)의 상부면은, 발광 구조물의 상부 영역에서 플랫할 수 있다.
도 4b의 발광소자(300)는 도 4a의 실시예와 동일하되, 반사층(360)의 상부면이 플랫(flat)하게 배치될 수 있다. 즉, 반사층(360)의 하부는 패턴을 이루며 배치되나 상부는 플랫하여, 반사층(360)의 두께가 일정하지 않을 수 있다.
그리고, 반사층(360)의 상부면이 플랫함에 따라, 제2 패시베이션층(370)도 일정한 두께를 가지되, 도 4a와 상이하게 반사층(360)의 상부면 중 일부 영역에서도 패턴을 가지지 않고 배치될 수 있다.
또한, 제2 전극(366)의 하부면도 반사층(360)과 제2 패시베이션층(370) 상에 플랫한 형상으로 배치될 수 있되, 도시된 바와 같이 단차를 가질 수는 있다.
도 4b의 발광소자(300)는 도 4a의 실시예에 비하여 상부면이 플랫하게 배치되어, 플립 칩 본딩 공정이 용이할 수 있다.
도 5는 발광소자가 배치된 표시장치의 일실시예를 나타낸 도면이다.
표시장치(400)를 이루는 기판(410)은 회로기판일 수 있고, 예를 들면 FPCB(flexible printed circuit board)일 수 있다. 기판(410)은 일측에 배치된 구동 칩(420)과 전기적으로연결될 수 있다.
기판(410)은 도전성 접착제(430)를 통하여 발광 화소(440)와 전기적으로 연결될 수 있다. 도전성 접착제(430)는 예를 들면 도전 볼(conductive ball)을 포함할 수 있다. 발광 화소(440)는 상술한 발광소자를 포함하는 발광소자 패키지들의 어레이일 수 있다.
발광 화소(440) 내에는 복수 개의 발광소자들이 행과 열로 정열되어 픽셀(pixel)을 이루며 배치될 수 있다. 예를 들어, 발광 자는 가로 방향과 세로 방향으로 각각 400개와 1080개가 정열될 수 있다.
발광 화소(440) 상에는 형광체(450)가 플레이트 형상으로 배치될 수도 있으나, 생략될 수도 있다. 즉, 발광 화소(440)를 이루는 각각의 발광소자 패키지 내에서 서로 다른 파장 영역의 광이 방출되거나, 컬러 필터(460)가 배치될 수 있으므로, 형광체(450)가 생략될 수 있다.
컬러 필터(460)의 상부에는 터치 패널(470)이 배치될 수 있고, 예를 들면 정전식 터치 패널이 배치될 수 있다.
도 6은 도 5의 발광소자 패키지를 나타낸 도면이다.
발광소자 패키지는 회로기판(410)에 발광소자(300)가 도전성 접착제(430)를 통하여 플립 칩 본딩(flip chip bonding)될 수 있다. 회로기판(410)의 제1 도전층(411)과 제2 도전층(412)이 각각 도전성 접착제를 통하여 발광소자(300)의 제1 전극(362)과 제2 전극(366)에 전기적으로 연결될 수 있다.
이때, 도전성 접착제(430)는 모재(431) 내에 도전성 볼(432)이 배치되며, 발광소자(300)를 회로기판 방향으로 압착하면, 도전성 볼(432)이 회로기판(410)의 제1 도전층(411)과 제2 도전층(412)을 각각 발광소자(300)의 제1 전극(362)과 제2 전극(366)에 전기적으로 연결할 수 있다.
도 6에서 발광소자(300)의 상부 영역은 상술한 레이저 리프트 오프 공정 등으로 제거될 수 있다.
상술한 표시장치(400)는 얇은 박막(thin film) 형상으로 배치될 수 있고, 플렉서블 디스플레이(flexible display) 장치로 구현될 수 있다. 이때, 표시장치(400)가 휘면 회로기판(410) 상의 발광 화소(300)도 휠 수 있는데, 나노 스케일 또는 마이크로 스케일의 베이스층 상에 피라미드 등의 형상으로 나노 스케일로 배치된 발광 구조물은 발광소자(300)가 휘더라도 외력에 의한 충격을 덜 받고 손상이 발생하지 않을 수 있다. 또한, 소형화된 발광소자의 크기로 인하여 정밀도를 요하는 장치에 사용될 수 있으며, 예를 들면 40 마이크로 미터×40 마이크로 미터의 크기를 가지는 발광소자를 화소로 사용할 경우 500ppi의 해상도를 구현할 수 있다.
도 7은 발광소자가 포함된 다양한 어플리케이션들을 나타낸 도면이고, 예를 들면 웨이러블(wearable) 장치인 스마트 워치(500)를 나타낸다.
스마트 워치(500)는 외부 디지털 디바이스와 페어링을 수행할 수 있으며, 외부 디지털 디바이스는 스마트 워치(500)와 통신 접속이 가능한 디지털 디바이스일 수 있으며, 예를 들면 도시된 스마트폰(510), 노트북(530), IPTV(Internet Protocol Television)(520) 등을 포함할 수 있다.
스마트 워치(500)의 광원으로 상술한 발광소자(300)가 사용될 수 있으며, FPCB의 유연성으로 인하여 손목에 웨어러블할 수 있으며, 발광소자의 미세한 사이즈(size)로 인하여 미세 화소를 구현할 수 있다.
기타 상술한 발광소자는, 영상 표시장치 및 조명 장치에 사용될 수 있다. 이때, 발광소자의 크기가 소형화되어 장치 크기를 소형화할 수 있으며 유연성을 가지는 발광소자의 특성으로 인하여 디자인의 제약을 줄일 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100, 200, 300: 발광소자 110, 210, 310: 기판
120: 220, 320: 발광 구조물 162, 262, 362: 제1 전극
166, 266, 366: 제2 전극 322a: 베이스층
322: 제1 도전형 반도체층 324: 활성층
326: 제2 도전형 반도체층 330: 투광성 도전층
340: 제1 패시베이션층 350, 350a, 350b: 마스크
360: 반사층 370: 제2 패시베이션층
400: 표시장치 410: 기판
420: 구동 칩 430: 도전성 접착제
431: 모재 432: 도전성 볼
440: 발광 화소 460: 컬러 필터
470: 터치 패널 500: 스마트 워치
510: 스마트폰 520: IPTV
530: 노트북

Claims (16)

  1. 제1 도전형 반도체층으로 이루어지는 베이스층;
    상기 베이스층 상에 선택적으로 배치되는 마스크; 및
    상기 마스크 사이에서 상기 베이스층 상에 선택적으로 배치되고, 상기 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함하며, 나노 스케일(scale)의 높이와 폭을 가지는 복수 개의 발광 구조물을 포함하는 발광소자.
  2. 제1 항에 있어서,
    상기 발광 구조물을 이루는 복수 개의 발광 구조물 중 적어도 일부의 표면에 투광성 도전층이 배치된 발광소자.
  3. 제2 항에 있어서,
    상기 투광성 도전층은 일정한 두께로 배치되는 발광소자.
  4. 제2 항에 있어서,
    상기 투광성 도전층의 표면은 패턴을 이루는 발광소자.
  5. 제2 항에 있어서,
    상기 투광성 도전층 상에 배치되는 반사층을 포함하는 발광소자.
  6. 제5 항에 있어서,
    상기 반사층은 일정한 두께로 배치되는 발광소자.
  7. 제5 항에 있어서,
    상기 반사층의 표면은 패턴을 이루는 발광소자.
  8. 제5 항에 있어서,
    상기 반사층의 표면은 플랫한 발광소자.
  9. 제5 항에 있어서,
    상기 베이스층의 측면에 차례로 배치되는 제1 패시베이션층 및 제2 패시베이션층을 더 포함하고,
    상기 제1 패시베이션층 및 제2 패시베이션층은, 상기 베이스층의 상부면 중 일부에 배치된 발광소자.
  10. 제9 항에 있어서,
    상기 베이스층의 상부면에서, 상기 투광성 도전층 상에 상기 제1 패시베이션층이 접촉하며 배치되고, 상기 제1 패시베이션층 상에 제2 패시베이션층이 접촉하며 배치되는 발광소자.
  11. 제9 항에 있어서,
    상기 베이스층 상에 배치되는 제1 전극과, 상기 반사층 상에 배치되는 제2 전극을 더 포함하고,
    상기 제2 전극의 하부면은 상기 반사층과 상기 제2 패시베이션층에 각각 접촉하는 발광소자.
  12. 제11 항에 있어서,
    상기 제2 전극의 하부면은 패턴을 이루는 발광소자.
  13. 제11 항에 있어서,
    상기 제2 패시베이션층의 상부면은, 상기 발광 구조물의 상부 영역에서 플랫한 발광소자.
  14. 제13 항에 있어서,
    상기 제2 전극의 하부면은 단차를 이루며 배치되는 발광소자.
  15. 플랙서블(flexible) 회로 기판;
    상기 플랙서블 회로 기판 상에 플립 칩 본딩되어 배치되는 제1 항 내지 제14 항 중 어느 한 항의 발광소자; 및
    상기 회로 기판의 제1 도전층과 제2 도전층을 상기 발광소자의 제1 전극과 제2 전극에 각각 전기적으로 접촉시키는 도전성 접착제를 포함하는 발광소자 패키지.
  16. 제15 항에 있어서,
    상기 도전성 접착제는 모재와 도전성 볼을 포함하고, 상기 도전성 볼이 압축되어 상기 회로 기판의 제1 도전층과 제2 도전층을 상기 발광소자의 제1 전극과 제2 전극에 각각 전기적으로 접촉시키는 발광소자 패키지.
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