KR20170000086A

KR20170000086A - Light emitting device

Info

Publication number: KR20170000086A
Application number: KR1020150088815A
Authority: KR
Inventors: 강대성; 송기영
Original assignee: 엘지이노텍 주식회사
Priority date: 2015-06-23
Filing date: 2015-06-23
Publication date: 2017-01-02
Also published as: KR102342713B1

Abstract

An embodiment provides a light emitting device and a light emitting device package. The light emitting device includes: first and second conductive type semiconductor layers; an active layer between the first and second conductive type semiconductor layers; and an electron shielding layer between the second conductive type semiconductor layer and the active layer. The active layer includes a plurality of well layers and a plurality of wall layers. The well layers have a bad gap narrower than a band gap of the wall layers, and the well layers include: a first well layer which is closest to the first conductive type semiconductor layer; a second well layer which is closest to the second conductive type semiconductor layer; and a plurality of third well layers between the first and second well layers. The first well layer has the most narrow first band gap in the active layer, the second well layer has the widest second band gap in the well layers, and the third well layers have a band gap which is wider than the first band gap but narrower than the second band gap.

Description

[0001] LIGHT EMITTING DEVICE [0002]

실시 예는 발광 소자에 관한 것이다.An embodiment relates to a light emitting element.

발광 소자, 예컨대 발광 다이오드(Light Emitting Device)는 전기 에너지를 빛으로 변환하는 반도체 소자의 일종으로, 기존의 형광등, 백열등을 대체하여 차세대 광원으로서 각광받고 있다.BACKGROUND ART A light emitting device, for example, a light emitting device (Light Emitting Device) is a type of semiconductor device that converts electrical energy into light, and has been widely recognized as a next generation light source in place of existing fluorescent lamps and incandescent lamps.

발광 다이오드는 반도체 소자를 이용하여 빛을 생성하므로, 텅스텐을 가열하여 빛을 생성하는 백열등이나, 또는 고압 방전을 통해 생성된 자외선을 형광체에 충돌시켜 빛을 생성하는 형광등에 비해 매우 낮은 전력만을 소모한다.Since the light emitting diode generates light by using a semiconductor element, the light emitting diode consumes very low power as compared with an incandescent lamp that generates light by heating tungsten, or a fluorescent lamp that generates ultraviolet light by impinging ultraviolet rays generated through high-pressure discharge on a phosphor .

발광 다이오드는 실내 및 실외에서 사용되는 각종 램프, 액정표시장치, 전광판, 가로등, 지시등과 같은 조명 장치의 광원으로서 사용이 증가하고 있다. BACKGROUND ART Light emitting diodes are increasingly used as light sources for various lamps used in indoor and outdoor, lighting devices such as liquid crystal display devices, electric sign boards, street lamps, and indicator lamps.

실시 예는 새로운 활성층의 우물 구조를 갖는 발광 소자를 제공한다.The embodiment provides a light emitting device having a well structure of a new active layer.

실시 예는 활성층의 우물층들이 서로 다른 밴드 갭을 갖는 발광 소자를 제공한다.The embodiment provides a light emitting device in which the well layers of the active layer have different band gaps.

실시 예는 활성층의 우물층들이 제2도전형 반도체층에 가까워질수록 점차 넓어지는 밴드 갭을 갖는 발광 소자를 제공한다. The embodiment provides a light emitting device having a bandgap gradually widened as the well layers of the active layer approach the second conductivity type semiconductor layer.

실시 예는 활성층의 우물층들이 제1도전형 반도체층에 가까워질수록 점차 좁아지는 밴드 갭을 갖는 발광 소자를 제공한다.Embodiments provide a light emitting device having a bandgap that gradually becomes narrower as the well layers of the active layer become closer to the first conductivity type semiconductor layer.

실시 예는 내부 발광효율이 개선된 활성층을 갖는 발광 소자, 발광 소자 패키지 및 조명시스템을 제공하고자 한다.Embodiments provide a light emitting device, a light emitting device package, and an illumination system having an active layer with improved internal light emitting efficiency.

실시 예에 따른 발광 소자는, 제1 도전형 반도체층 및 제2 도전형 반도체층; 및 상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층 사이에 활성층; 및 상기 제2도전형 반도체층과 상기 활성층 사이에 전자 차단층을 포함하며, 상기 활성층은 복수의 우물층 및 복수의 장벽층을 포함하며, 상기 복수의 우물층은 상기 장벽층의 밴드 갭보다 좁은 밴드 갭을 갖고, 상기 복수의 우물층은 제1도전형 반도체층에 가장 가까운 제1우물층; 상기 제2도전형 반도체층에 가장 가까운 제2우물층; 및 상기 제1 및 제2우물층 사이에 복수의 제3우물층을 포함하며, 상기 제1우물층은 상기 활성층 내에서 가장 좁은 제1밴드 갭을 갖고, 상기 제2우물층은 상기 우물층 내에서 가장 넓은 제2밴드 갭을 갖고, 상기 복수의 제3우물층은 제1밴드 갭보다 넓고 제2밴드 갭보다 좁은 밴드 갭을 포함한다. A light emitting device according to an embodiment includes a first conductive semiconductor layer and a second conductive semiconductor layer; And an active layer between the first conductive semiconductor layer and the second conductive semiconductor layer; And an electron blocking layer between the second conductive type semiconductor layer and the active layer, wherein the active layer includes a plurality of well layers and a plurality of barrier layers, wherein the plurality of well layers have a band gap smaller than a band gap of the barrier layer Wherein the plurality of well layers have a bandgap, the first well layer closest to the first conductivity type semiconductor layer; A second well layer closest to the second conductivity type semiconductor layer; And a plurality of third well layers between the first and second well layers, wherein the first well layer has a narrowest first band gap in the active layer and the second well layer is in the well layer And the third plurality of well layers include a bandgap that is wider than the first bandgap and narrower than the second bandgap.

실시 예에 따른 발광 소자 패키지는 상기 발광 소자를 포함한다. The light emitting device package according to the embodiment includes the light emitting device.

실시 예에 따른 발광 소자, 발광 소자 패키지 및 조명시스템에 의하면 발광 재결합률(radiative recombination rate)을 향상시켜 내부 발광효율을 증대시킬 수 있다.According to the light emitting device, the light emitting device package, and the illumination system according to the embodiment, the radiative recombination rate can be improved to increase the internal light emitting efficiency.

실시 예는 활성층의 마지막 우물층과 제2도전형 반도체층 사이의 밴드 갭 차이를 줄여주어, 마지막 우물층의 전계(Internal field)를 줄여줄 수 있다.Embodiments can reduce the bandgap difference between the last well layer of the active layer and the second conductivity type semiconductor layer, thereby reducing the internal field of the last well layer.

실시 예는 활성층의 정공 주입 효율을 개선시켜 줄 수 있다.The embodiment can improve the hole injection efficiency of the active layer.

실시 예는 활성층 내의 우물층들에서의 발광 분포를 개선시켜 줄 수 있다.Embodiments can improve the emission distribution in the well layers in the active layer.

실시 예에 따른 발광 소자는 고 전류에서 발광 효율을 개선시켜 줄 수 있다.The light emitting device according to the embodiment can improve the luminous efficiency at a high current.

도 1은 실시 예에 따른 발광 소자의 단면도이다.
도 2는 도 1의 발광 소자에서 활성층의 에너지 밴드를 나타낸 예이다.
도 3은 도 2의 활성층 내에서의 캐리어 이동을 설명하기 위한 도면이다.
도 4는도 1의 활성층의 제1변형 예이다.
도 5는 도 4의 활성층의 부분 확대도이다.
도 6은 도 1의 활성층의 제2변형 예이다.
도 7은 도 1의 활성층의 제3변형 예이다.
도 8은 도 1의 활성층의 제4변형 예이다.
도 9는 도 1의 발광 소자에 전극을 배치한 예이다.
도 10은 도 1의 발광 소자에 전극을 배치한 다른 예이다.
도 11은 실시 예와 비교 예의 활성층의 정공 분포를 비교한 도면이다.
도 12는 실시 예와 비교 예의 활성층에서의 재 결합 분포를 비교한 도면이다.
도 13은 실시 예와 비교 예의 활성층에서의 내부 양자 효율을 비교한 도면이다.
도 14는 실시 예와 비교 예의 활성층에서의 외부 양자 효율을 비교한 도면이다.
도 15는 도 11의 부분 확대도이다.
도 16은 실시예에 따른 발광 소자를 갖는 발광 소자 패키지 단면도이다.1 is a cross-sectional view of a light emitting device according to an embodiment.
2 is an example of energy bands of the active layer in the light emitting device of FIG.
FIG. 3 is a view for explaining carrier movement in the active layer of FIG. 2. FIG.
Fig. 4 is a first modification of the active layer of Fig.
5 is a partial enlarged view of the active layer of Fig.
6 is a second modification of the active layer of FIG.
7 is a third modification of the active layer of Fig.
Fig. 8 is a fourth modification of the active layer of Fig.
9 is an example in which electrodes are arranged in the light emitting element of Fig.
10 is another example in which electrodes are arranged in the light emitting element of Fig.
11 is a view comparing hole distributions of the active layers in Examples and Comparative Examples.
Fig. 12 is a diagram comparing the distribution of recombination in the active layer of the example and the comparative example. Fig.
Fig. 13 is a diagram comparing internal quantum efficiencies in the active layers of Examples and Comparative Examples. Fig.
14 is a diagram comparing external quantum efficiencies in the active layers of the example and the comparative example.
15 is a partially enlarged view of Fig.
16 is a sectional view of a light emitting device package having a light emitting device according to the embodiment.

이하, 첨부된 도면을 참조하여 본 발명의 실시형태들을 설명한다.Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.

실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
In the description of the embodiments, it is to be understood that each layer (film), area, pattern or structure may be referred to as being "on" or "under" the substrate, each layer Quot; on "and" under "are intended to include both" directly "or" indirectly " do. Also, the criteria for top, bottom, or bottom of each layer will be described with reference to the drawings.

(실시예)(Example)

도 1은 실시 예에 따른 발광 소자의 단면도이고, 도 2는 도 1의 발광 소자에서 활성층의 에너지 밴드를 나타낸 예이며, 도 3은 도 2의 활성층에서의 캐리어의 이동을 설명하기 위한 도면이다. FIG. 1 is a cross-sectional view of a light emitting device according to an embodiment, FIG. 2 is an example of energy bands of an active layer in the light emitting device of FIG. 1, and FIG. 3 is a view illustrating movement of carriers in the active layer of FIG.

도 1 내지 도 3를 참조하면, 실시예에 따른 발광 소자는 제1도전형 반도체층(41)과, 상기 제1도전형 반도체층(41) 상에 배치되며 우물층(6) 및 장벽층(5)을 갖는 활성층(50)과, 상기 활성층(50) 상에 배치된 전자 차단층(71)과, 상기 전자 차단층(71) 상에 배치된 제2 도전형 반도체층(75)을 포함할 수 있다.1 to 3, the light emitting device according to the embodiment includes a first conductive semiconductor layer 41, a well layer 6 and a barrier layer (not shown) disposed on the first conductive semiconductor layer 41, 5), an electron blocking layer 71 disposed on the active layer 50, and a second conductive semiconductor layer 75 disposed on the electron blocking layer 71 .

상기 발광 소자는 제1도전형 반도체층(41) 아래에 버퍼층(31) 및 기판(21) 중 하나 이상 또는 모두를 포함할 수 있다. 상기 발광 소자는 상기 제1도전형 반도체층(41)과 활성층(50) 사이에 제1클래드층(43) 및 상기 활성층(50)과 제2도전형 반도체층(75) 사이에 제2클래드층(미도시) 중 적어도 하나 또는 모두를 포함할 수 있다.
The light emitting device may include one or more of a buffer layer 31 and a substrate 21 under the first conductive semiconductor layer 41. The light emitting device includes a first clad layer 43 between the first conductive semiconductor layer 41 and the active layer 50 and a second clad layer 43 between the active layer 50 and the second conductive semiconductor layer 75. [ (Not shown), or both.

상기 기판(21)은 예를 들어, 투광성, 전도성 기판 또는 절연성 기판일 수 있다. 예를 들어, 상기 기판(21)은 사파이어(Al₂O₃), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, and Ga₂O₃중 적어도 하나를 포함할 수 있다. 상기 기판(21)의 상면 및/또는 하면에는 복수의 돌출부(미도시)가 형성될 수 있으며, 상기 복수의 돌출부 각각은 측 단면이, 반구형 형상, 다각형 형상, 타원 형상 중 적어도 하나를 포함하며, 스트라이프 형태 또는 매트릭스 형태로 배열될 수 있다. 상기 돌출부는 광 추출 효율을 개선시켜 줄 수 있다.The substrate 21 may be, for example, a translucent, conductive substrate or an insulating substrate. For example, the substrate 21 may include at least one of sapphire (Al ₂ O ₃ ), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, and Ga ₂ O ₃ . A plurality of protrusions (not shown) may be formed on the upper surface and / or the lower surface of the substrate 21, and each of the plurality of protrusions may include at least one of a hemispherical shape, a polygonal shape, and an elliptical shape, And may be arranged in a stripe form or a matrix form. The protrusions can improve the light extraction efficiency.

상기 기판(21) 위에는 복수의 화합물 반도체층이 배치될 수 있으며, 상기 복수의 화합물 반도체층의 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이에 대해 한정하지는 않는다. A plurality of compound semiconductor layers may be disposed on the substrate 21. The plurality of compound semiconductor layers may be grown using an electron beam evaporator, physical vapor deposition (PVD), chemical vapor deposition (CVD), plasma laser deposition (PLD) A dual-type thermal evaporator, sputtering, metal organic chemical vapor deposition (MOCVD), or the like. However, the present invention is not limited thereto.

상기 버퍼층(31)은 기판(21)과 상기 제1도전형 반도체층(41) 사이에 배치될 수 있다. 상기 버퍼층(31)은 II족 내지 VI족 화합물 반도체를 이용하여 적어도 한 층으로 형성될 수 있다. 상기 버퍼층(31)은 III족-V족 화합물 반도체를 이용한 반도체층을 포함하며, 예컨대, In_xAl_yGa_1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 버퍼층(31)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, ZnO와 같은 재료 중 적어도 하나를 포함한다. The buffer layer 31 may be disposed between the substrate 21 and the first conductive type semiconductor layer 41. The buffer layer 31 may be formed of at least one layer using Group II to VI compound semiconductors. The buffer layer 31 includes a semiconductor layer using a Group III-V compound semiconductor, for example, In _x Al _y Ga _1-xy N (0? _X? 1, 0? Y? Lt; = 1). The buffer layer 31 includes at least one of materials such as GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP and ZnO.

상기 버퍼층(31)은 서로 다른 반도체층을 교대로 배치한 초 격자(super lattice) 구조를 포함할 수 있다. 상기 버퍼층(31)은 상기 기판(21)과 질화물 계열의 반도체층과의 격자상수의 차이를 완화시켜 주기 위해 형성될 수 있으며, 결함 제어층으로 정의될 수 있다. 상기 버퍼층(31)의 격자 상수는 상기 기판(21)과 질화물 계열의 반도체층 사이의 격자상수 사이의 값을 가질 수 있다. The buffer layer 31 may include a superlattice structure in which different semiconductor layers are alternately arranged. The buffer layer 31 may be formed to reduce the difference in lattice constant between the substrate 21 and the nitride-based semiconductor layer, and may be defined as a defect control layer. The lattice constant of the buffer layer 31 may have a value between lattice constants between the substrate 21 and the nitride-based semiconductor layer.

상기 버퍼층(31)은 언도프드 반도체층을 포함할 수 있으며, 상기 언도프드 반도체층은 제1도전형 반도체층(41) 보다 낮은 전기 전도성을 가질 수 있다. 상기 언도프드 반도체층은 의도적으로 도전형 도펀트를 도핑하지 않더라도 제1도전형 특성을 가지게 된다. 상기 버퍼층(31)은 단층 또는 다층으로 형성될 수 있다. The buffer layer 31 may include an undoped semiconductor layer, and the undoped semiconductor layer may have lower electrical conductivity than the first conductive semiconductor layer 41. The undoped semiconductor layer has intrinsic first conductivity type characteristics even if it is not doped with a conductive dopant. The buffer layer 31 may be formed as a single layer or a multilayer.

상기 제1도전형 반도체층(41)은 상기 기판(21) 및 상기 버퍼층(31) 중 적어도 하나와 상기 활성층(50) 사이에 배치될 수 있다. 상기 제1도전형 반도체층(41)은 제1도전형의 도펀트가 도핑된 III족-V족 및 II족-VI족의 화합물 반도체 중 적어도 하나로 구현될 수 있다. The first conductive semiconductor layer 41 may be disposed between the active layer 50 and at least one of the substrate 21 and the buffer layer 31. The first conductive semiconductor layer 41 may be formed of at least one of Group III-V and Group II-VI compound semiconductors doped with a first conductivity type dopant.

상기 제1도전형 반도체층(41)은 예컨대, In_xAl_yGa_1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제1도전형 반도체층(41)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 적어도 하나를 포함할 수 있다. 상기 제1도전형 반도체층(41)은 Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층이 될 수 있다. The first conductivity type semiconductor layer 41 is a semiconductor material having a composition formula of In _x Al _y Ga _1-xy N (0? X? 1, 0? _Y? 1, 0? _X + y? . The first conductive semiconductor layer 41 may include at least one of GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP and AlGaInP. The first conductive semiconductor layer 41 may be an n-type semiconductor layer doped with an n-type dopant such as Si, Ge, Sn, Se, or Te.

상기 제1도전형 반도체층(41)은 단층 또는 다층으로 배치될 수 있다. 상기 제1도전형 반도체층(41)은 서로 다른 적어도 두 층이 교대로 배치된 초격자 구조로 형성될 수 있다. 상기 제1도전형 반도체층(41)은 전극 접촉층이 될 수 있다.
The first conductivity type semiconductor layer 41 may be a single layer or a multilayer structure. The first conductive semiconductor layer 41 may have a superlattice structure in which at least two different layers are alternately arranged. The first conductive semiconductor layer 41 may be an electrode contact layer.

상기 제1클래드층(43)은 II족-VI족 및 III족-V족 화합물 반도체 중에서 적어도 하나를 포함할 수 있다. 상기 제1클래드층(43)은 제1도전형의 도펀트 예컨대, n형 도펀트를 갖는 n형 반도체층일 수 있다. 상기 제1클래드층(43)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 적어도 하나를 포함할 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층이 될 수 있다. 상기 제1클래드층(43)은 단층 또는 다층으로 형성될 수 있다.The first cladding layer 43 may include at least one of Group II-VI and Group III-V compound semiconductors. The first cladding layer 43 may be an n-type semiconductor layer having a dopant of the first conductivity type, for example, an n-type dopant. The first cladding layer 43 may include at least one of GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, May be an n-type semiconductor layer doped with an n-type dopant. The first cladding layer 43 may be a single layer or a multi-layered structure.

상기 활성층(50)은 단일 우물, 단일 양자우물, 다중 우물, 다중 양자우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 하나로 형성될 수 있다. The active layer 50 may be formed of at least one of a single well, a single quantum well, a multi-well, a multi quantum well (MQW), a quantum-wire structure, or a quantum dot structure .

상기 활성층(50)은 상기 제1도전형 반도체층(41)을 통해서 주입되는 전자(또는 정공)와 상기 제2도전형 반도체층(75)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 활성층(50)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드 갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다. The active layer 50 may be formed by combining electrons (or holes) injected through the first conductive type semiconductor layer 41 and holes (or electrons) injected through the second conductive type semiconductor layer 75, And is a layer which emits light due to a band gap difference of an energy band according to a material of the active layer 50. [

상기 활성층(50)은 화합물 반도체로 구현될 수 있다. 상기 활성층(50)은 예로서 II족-VI족 및 III족-V족 화합물 반도체 중에서 적어도 하나로 구현될 수 있다.The active layer 50 may be formed of a compound semiconductor. The active layer 50 may be formed of at least one of Group II-VI and Group III-V compound semiconductors.

상기 활성층(50)이 다중 우물 구조로 구현된 경우, 상기 활성층(50)은 복수의 우물층(6)과 복수의 장벽층(5)을 포함한다. 상기 활성층(50)은 우물층(6)과 장벽층(5)이 교대로 배치된다. 상기 우물층(6)과 상기 장벽층(5)의 페어는 2~30주기로 형성될 수 있다. When the active layer 50 is implemented as a multi-well structure, the active layer 50 includes a plurality of well layers 6 and a plurality of barrier layers 5. In the active layer 50, the well layer 6 and the barrier layer 5 are alternately arranged. The pair of the well layer 6 and the barrier layer 5 may be formed in 2 to 30 cycles.

상기 우물층(6)/장벽층(5)의 주기는 예를 들어, InGaN/GaN, GaN/AlGaN, AlGaN/AlGaN, InGaN/AlGaN, InGaN/InGaN, AlGaAs/GaAs, InGaAs/GaAs, InGaP/GaP, AlInGaP/InGaP, 또는 InP/GaAs의 페어 중 적어도 하나를 포함한다. 상기 활성층(50)은 자외선, 청색, 녹색, 적색 파장 중 적어도 하나의 피크 파장을 발광할 수 있다.The period of the well layer 6 / barrier layer 5 may be, for example, InGaN / GaN, GaN / AlGaN, AlGaN / AlGaN, InGaN / InGaN, InGaN / InGaN, AlGaAs / GaAs, InGaAs / , AlInGaP / InGaP, or a pair of InP / GaAs. The active layer 50 may emit at least one peak wavelength of ultraviolet, blue, green, and red wavelengths.

상기 활성층(50) 내에서 상기 제1도전형 반도체층(41)에 가장 가까운 층은 우물층이 될 수 있고, 상기 제2도전형 반도체층(75)에 가장 가까운 층은 장벽층이 될 수 있다. 상기 우물층(6)은 활성층(50) 내에서 인접한 적어도 2개의 장벽층(5) 사이에 각각 배치될 수 있다.A layer closest to the first conductivity type semiconductor layer 41 in the active layer 50 may be a well layer and a layer closest to the second conductivity type semiconductor layer 75 may be a barrier layer . The well layer 6 may be disposed between at least two adjacent barrier layers 5 in the active layer 50, respectively.

상기 우물층(6)은 예컨대, In_xAl_yGa_1-x-yN (0<x≤1, 0≤y≤1, 0≤x+y<1)의 조성식을 갖는 반도체 재료로 배치될 수 있다. 상기 장벽층(5)은 예컨대, In_xAl_yGa_1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y<1)의 조성식을 갖는 반도체 재료로 형성될 수 있다.The well layer 6 may be arranged in a semiconductor material having a composition formula of In _x Al _y Ga _{1-x y} N (0 < x < 1, 0 y 1, 0 x + y < 1) . The barrier layer 5 may be formed of a semiconductor material having a composition formula of In _x Al _y Ga _1-xy N (0? _X? 1, 0? Y? 1, 0? _X + y < .

실시 예에 따른 활성층(50)의 우물층(6)은 InGaN, AlGaN, 또는 InAlGaN 반도체로 구현될 수 있다. 상기 장벽층(5)은 GaN계 반도체로 구현될 수 있으며, 예컨대 InGaN, AlGaN, 또는 InAlGaN 반도체로 구현될 수 있다. 이러한 활성층(50)은 상기 우물층(6) 및 장벽층(5)의 반도체 조성에 따라 청색 또는 자외선 파장을 선택적으로 발광할 수 있다. The well layer 6 of the active layer 50 according to the embodiment may be formed of InGaN, AlGaN, or InAlGaN semiconductor. The barrier layer 5 may be formed of GaN-based semiconductor, for example, InGaN, AlGaN, or InAlGaN semiconductor. The active layer 50 may selectively emit blue or ultraviolet wavelengths depending on the semiconductor composition of the well layer 6 and the barrier layer 5.

상기 우물층(6)이 인듐(In) 을 포함하는 경우, 복수의 우물층(6)은 서로 다른 인듐 조성을 가질 수 있다. 상기 우물층(6)의 인듐 조성은 상기 장벽층(5)의 인듐 조성보다 높은 조성을 가질 수 있다. 상기 우물층(6)의 인듐 조성은 4% 내지 28% 범위일 수 있으며, 예컨대 8% 내지 25% 범위일 수 있다. 이러한 인듐 조성은 활성층(50)의 발광 파장에 따라 달라질 수 있다. 상기 복수의 우물층(6)은 상기 인듐 조성 범위 내에서 상기 제2도전형 반도체층(75)에 가까워질수록 점차 적어질 수 있다. 상기 복수의 우물층(6)은 상기 인듐의 조성 차이로 인해 상기 제2도전형 반도체층(75)에 가까워질수록 밴드 갭이 점차 넓어질 수 있다. When the well layer 6 includes indium (In), the plurality of well layers 6 may have different indium compositions. The indium composition of the well layer (6) may be higher than the indium composition of the barrier layer (5). The indium composition of the well layer 6 may range from 4% to 28%, for example from 8% to 25%. The composition of the indium may be varied depending on the emission wavelength of the active layer 50. The number of the well layers 6 may be gradually decreased as the distance from the second conductivity type semiconductor layer 75 is within the indium composition range. The bandgap of the plurality of well layers 6 may gradually increase as the second conductivity type semiconductor layer 75 is closer to the second conductivity type semiconductor layer 75 due to the difference in indium composition.

상기 우물층(6)이 알루미늄(Al)을 포함하는 경우, 상기 복수의 우물층(6)은 서로 다른 알루미늄의 조성을 가질 수 있다. 상기 우물층(6)이 AlGaN인 경우, 상기 우물층(6)의 알루미늄 조성은 장벽층(5)의 알루미늄 조성보다 낮은 조성을 가질 수 있다. 상기 장벽층(5)의 인듐 조성은 1% 이하 예컨대, 0.5% 이하일 수 있다. 상기 장벽층(5)은 인듐 조성을 가지지 않을 수 있다. 이러한 우물층(6)은 상기 장벽층(5)의 밴드 갭보다 좁은 밴드 갭을 가질 수 있다. 상기 복수의 우물층(6)은 상기 알루미늄 조성 범위 내에서 상기 제2도전형 반도체층(75)에 가까워질수록 점차 낮아질 수 있다. 상기 복수의 우물층(6)은 상기 알루미늄 조성의 조성 차이로 인해 상기 제2도전형 반도체층(75)에 가까워질수록 밴드 갭이 점차 넓어질 수 있다.
When the well layer 6 includes aluminum (Al), the plurality of well layers 6 may have different compositions of aluminum. When the well layer 6 is AlGaN, the aluminum composition of the well layer 6 may be lower than the aluminum composition of the barrier layer 5. The barrier layer 5 may have an indium composition of 1% or less, for example, 0.5% or less. The barrier layer 5 may not have an indium composition. The well layer 6 may have a narrower bandgap than the bandgap of the barrier layer 5. The plurality of well layers 6 can be gradually lowered toward the second conductivity type semiconductor layer 75 within the aluminum composition range. The bandgap of the plurality of well layers 6 may gradually increase as they approach the second conductivity type semiconductor layer 75 due to the difference in composition of the aluminum composition.

상기 전자 차단층(71)은 활성층(50) 위에 배치된다. 상기 전자 차단층(71)은 AlGaN계 반도체를 포함할 수 있다. 상기 전자 차단층(71)은 제2도전형의 도펀트 예컨대, p형 도펀트를 갖는 p형 반도체층일 수 있다. 상기 전자 차단층(71)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, 또는 AlGaInP 중에서 적어도 하나를 포함할 수 있으며, Mg, Zn, Ca, Sr, Ba와 같은 p형 도펀트를 포함할 수 있다. The electron blocking layer 71 is disposed on the active layer 50. The electron blocking layer 71 may include an AlGaN-based semiconductor. The electron blocking layer 71 may be a p-type semiconductor layer having a second conductivity type dopant, for example, a p-type dopant. The electron blocking layer 71 may include at least one of GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, Lt; RTI ID = 0.0 > p-type < / RTI >

상기 전자 차단층(71) 위에 제2도전형 반도체층(75)이 배치될 수 있다. 상기 제2도전형 반도체층(75)은 예컨대, In_xAl_yGa_1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제2도전형 반도체층(75)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, 또는 AlGaInP 중에서 적어도 하나를 포함할 수 있으며, p형 도펀트가 도핑된 p형 반도체층이 될 수 있다. The second conductivity type semiconductor layer 75 may be disposed on the electron blocking layer 71. The second conductivity type semiconductor layer 75 is a semiconductor material having a composition formula of In _x Al _y Ga _1-xy N (0? X? 1, 0? _Y? 1, 0? _X + . The second conductive semiconductor layer 75 may include at least one of, for example, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, May be a doped p-type semiconductor layer.

상기 제2도전형 반도체층(75)은 단층 또는 다층으로 배치될 수 있다. 상기 제2도전형 반도체층(75)은 서로 다른 적어도 두 층이 교대로 배치된 초격자 구조로 형성될 수 있다. 상기 제2도전형 반도체층(75)은 전극 접촉층이 될 수 있다. The second conductivity type semiconductor layer 75 may be a single layer or a multilayer. The second conductive semiconductor layer 75 may have a superlattice structure in which at least two different layers are alternately arranged. The second conductive semiconductor layer 75 may be an electrode contact layer.

발광 구조물은 제1도전형 반도체층(41)부터 제2도전형 반도체층(75)까지를 포함할 수 있다. 다른 예로서, 발광 구조물은 제1도전형 반도체층(41) 및 제1클래드층(43)이 p형 반도체층, 상기 제2클래드층(73) 및 제2도전형 반도체층(75)은 n형 반도체층으로 구현될 수 있다. 이러한 발광 구조물은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.
The light emitting structure may include the first conductivity type semiconductor layer 41 to the second conductivity type semiconductor layer 75. As another example, in the light emitting structure, the first conductivity type semiconductor layer 41 and the first cladding layer 43 are a p-type semiconductor layer, the second cladding layer 73 and the second conductivity type semiconductor layer 75 are n Type semiconductor layer. Such a light emitting structure can be implemented by any one of an np junction structure, a pn junction structure, an npn junction structure, and a pnp junction structure.

한편, 실시 예에 따른 활성층(50)에 대해 상세하게 설명하기로 한다.The active layer 50 according to the embodiment will be described in detail.

도 1 및 도 2를 참조하면, 활성층(50)의 복수의 우물층(6)은 상기 제1도전형 반도체층(41) 또는 제1클래드층(43)에 가장 가까운 제1우물층(61), 상기 전자 차단층(71) 또는 제2도전형 반도체층(75)에 가장 가까운 제2우물층(62), 상기 제1 및 제2우물층(61,62) 사이에 복수의 제3우물층(63)을 포함한다. 상기 우물층(6)은 장벽층(5)의 밴드 갭(G5)보다 좁은 밴드 갭(G1-G4)을 가질 수 있다.1 and 2, a plurality of well layers 6 of the active layer 50 may include a first well layer 61 closest to the first conductivity type semiconductor layer 41 or the first cladding layer 43, A second well layer 62 closest to the electron blocking layer 71 or the second conductivity type semiconductor layer 75 and a plurality of third well layers 62 between the first and second well layers 61, (63). The well layer 6 may have a band gap G1-G4 that is narrower than the band gap G5 of the barrier layer 5.

상기 복수의 장벽층(5)은 상기 제1도전형 반도체층(41) 또는 제1클래드층(43)에 가장 가까운 제1장벽층(51), 상기 전자 차단층(71) 또는 제2도전형 반도체층(75)에 가장 가까운 제2장벽층(52), 상기 제1 및 제2장벽층(51,52) 사이에 복수의 제3장벽층(53)을 포함한다. 상기 장벽층(5)은 전자 차단층(71)의 밴드 갭(G5)보다 좁은 밴드 갭(G6)을 가질 수 있다.The plurality of barrier layers 5 may include a first barrier layer 51 closest to the first conductive type semiconductor layer 41 or the first clad layer 43, an electron blocking layer 71, A second barrier layer 52 closest to the semiconductor layer 75 and a plurality of third barrier layers 53 between the first and second barrier layers 51 and 52. The barrier layer 5 may have a band gap G6 that is narrower than the band gap G5 of the electron blocking layer 71.

상기 제1장벽층(51)은 상기 제1우물층(61)과 제2우물층(62) 사이에 배치되며, 상기 제2장벽층(52)은 제2우물층(62)과 전자 차단층(71) 사이에 배치될 수 있다. The first barrier layer 51 is disposed between the first well layer 61 and the second well layer 62 and the second barrier layer 52 is disposed between the second well layer 62 and the electron blocking layer 62. [ (71).

상기 제1우물층(61)은 상기 활성층(50) 내에서 가장 좁은 제1밴드 갭(G1)을 가질 수 있다. 상기 제2우물층(62)은 상기 우물층(5)의 밴드 갭(G1-G4) 중에서 가장 넓은 제2밴드 갭(G2)을 가질 수 있다. The first well layer 61 may have the narrowest first band gap G1 in the active layer 50. The second well layer 62 may have a second band gap G2 that is the widest among the band gaps G1-G4 of the well layer 5. [

상기 복수의 제3우물층(63)은 제1밴드 갭(G1)보다 넓고 제2밴드 갭(G2)보다 좁은 밴드 갭(G3,G4)을 가질 수 있다. 상기 복수의 제3우물층(63)은 서로 다른 밴드 갭(G4>G3)을 가질 수 있다. 상기 복수의 제3우물층(63)의 밴드 갭(G3,G4)은 상기 제1우물층(61)으로부터 멀어질수록 점차 넓어질 수 있으며(G4>G3), 예컨대 상기 제1장벽층(51)에 접한 우물층(3A)의 밴드 갭(G3)이 제1밴드 갭(G1)보다 넓고 제2밴드 갭(G2)보다 좁을 수 있다. 상기 복수의 제3우물층(63)의 밴드 갭(G3,G4)은 상기 제2우물층(62)에 가까울수록 점차 넓어질 수 있다. The plurality of third well layers 63 may have band gaps G3 and G4 wider than the first band gap G1 and narrower than the second band gap G2. The plurality of third well layers 63 may have different band gaps (G4 > G3). The bandgaps G3 and G4 of the plurality of third well layers 63 may gradually increase as they are away from the first well layer 61 (G4> G3), for example, the first barrier layer 51 The band gap G3 of the well layer 3A in contact with the first band gap G1 may be wider than the first band gap G1 and narrower than the second band gap G2. The band gaps G3 and G4 of the third well layers 63 may be gradually widened toward the second well layer 62.

상기 우물층(6)이 인듐(In)을 포함한 경우, 제1 내지 제3우물층(61,62,63)은 인듐의 조성이 서로 다를 수 있다. 상기 복수의 우물층(6) 간의 인듐의 조성 차이는 동일한 차이를 가질 수 있다. 예컨대, 상기 제1우물층(61)과 이에 인접한 우물층(3A) 간의 인듐 조성 차이는, 상기 제2우물층(62)과 이에 인접한 우물층(3B) 간의 인듐 조성 차이와 동일할 수 있다.When the well layer 6 contains indium (In), the first through third well layers 61, 62 and 63 may have indium compositions different from each other. The difference in indium composition between the plurality of well layers 6 may have the same difference. For example, the difference in indium composition between the first well layer 61 and the adjacent well layer 3A may be the same as the indium composition difference between the second well layer 62 and the adjacent well layer 3B.

상기 제1 내지 제3우물층(61,62,63)의 인듐 조성은 상기 제1클래드층(43) 또는 제1도전형 반도체층(41)으로부터 멀어질수록 점차 낮을 수 있다. 상기 제1 내지 제3우물층(61,62,63)의 인듐 조성은 상기 제1클래드층(43) 또는 제1도전형 반도체층(41)에 가까워질수록 점차 높을 수 있다.
The indium composition of the first to third well layers 61, 62 and 63 may be gradually lowered away from the first cladding layer 43 or the first conductivity type semiconductor layer 41. The indium composition of the first to third well layers 61, 62 and 63 may be gradually increased toward the first cladding layer 43 or the first conductivity type semiconductor layer 41.

상기 복수의 우물층(6) 중 M번째 우물층의 인듐 조성은, A-((A-B)/n]×(M-1))±△d의 조건을 만족하며, 상기 A는 첫 번째인 제1우물층(61)의 인듐 조성(A>0)이며, 상기 B는 마지막 번째인 제2우물층(62)의 인듐 조성(B>0)이며, 상기 n은 우물층의 전체 개수이며, 상기 M은 정수이며, 상기 △d은 우물층의 개수에 따라 설정되는 변수일 수 있다.The indium composition of the Mth well layer of the plurality of well layers 6 satisfies the condition A - ((AB) / n] (M-1)) + DELTA d, 1 is the indium composition (A> 0) of the first well layer 61, B is the indium composition (B> 0) of the second well layer 62 as the last one, n is the total number of well layers, M is an integer, and [Delta] d may be a variable set according to the number of well layers.

상기 활성층(50)의 우물층(6)이 인듐을 포함하는 경우, 제1우물층(61)과 제2우물층(62)의 인듐 조성은 활성층(50)의 발광 파장과 우물층(6)의 개수에 따라 결정될 수 있다. 또한 우물층(6)의 개수에 따라 우물층(6) 간의 인듐 조성의 범위가 달라질 수 있다. 예컨대, 상기 △d은 우물층(6)의 개수에 따라 설정되는 가변 값으로서, ±0.4% 내지 0.08% 범위 내에서 변동될 수 있다. 상기 우물층(6)의 개수가 5개 이하인 경우, 우물층(6) 간의 인듐 조성의 차이는 더 높아질 수 있으므로, △d는 0.4%이거나 이에 인접한 값으로 설정될 수 있다. 상기 우물층(6)의 개수가 10개 이상인 경우 상기 우물층(6) 간의 인듐 조성의 차이는 작아지게 되므로 상기 △d는 0.8%이거나 이에 인접한 값으로 설정될 수 있다. The indium composition of the first well layer 61 and the second well layer 62 is such that the luminescence wavelength of the active layer 50 and the luminescence wavelength of the well layer 6 are different from each other in the case where the well layer 6 of the active layer 50 includes indium. As shown in FIG. Also, the range of the indium composition between the well layers 6 may vary depending on the number of the well layers 6. For example, the above-mentioned [Delta] d can be varied within a range of +/- 0.4% to 0.08% as a variable value set according to the number of the well layers 6. [ If the number of the well layers 6 is 5 or less, the difference in the indium composition between the well layers 6 may be higher, so that? D may be 0.4% or a value adjacent thereto. When the number of the well layers 6 is 10 or more, the difference in the indium composition between the well layers 6 becomes small, so that Δd may be set to 0.8% or a value adjacent thereto.

예를 들면, 제1우물층(61)이 15.1%±△d이고, 마지막 제2우물층(62)이 13.9±△d%이며, 상기 우물층의 전체 개수는 15개인 경우, 각 우물층(6)의 인듐 조성은 아래와 같이 구해질 수 있다.For example, if the first well layer 61 is 15.1% ± Δd, the last second well layer 62 is 13.9 ± Δd%, and the total number of well layers is 15, then each well layer 6) can be obtained as follows.

첫 번째 우물층의 인듐 조성은, 15.1±(0.4~0.08)의 범위이며, The indium composition of the first well layer is in the range of 15.1 ± (0.4-0.08)

두 번째 우물층의 인듐 조성은 15.1-[(15.1-13.9)/15)x(2-1)]±(0.4~0.08)의 범위이며, The indium composition of the second well layer is in the range of 15.1 - [(15.1-13.9) / 15) x (2-1)] + (0.4 ~ 0.08)

세 번째 우물층의 인듐 조성은 15.1-[(15.1-13.9)/15x(3-1)]±(0.4~0.08)의 범위이며, 그리고The indium composition of the third well layer is in the range of 15.1 - [(15.1-13.9) / 15x (3-1)] ± (0.4 ~ 0.08)

마지막 15번째 우물층의 인듐 조성은 15.1-((15.1-13.9)/15x(15-1))±(0.4~0.08) 범위일 수 있다. The indium composition of the last 15th well layer may be in the range of 15.1 - ((15.1-13.9) / 15x (15-1) + (0.4 ~ 0.08).

여기서, 상기의 인듐의 조성은 청색 파장의 예로 설명하고 있으나, 다른 파장의 예인 경우 다음과 같이 구해질 수 있다. Here, the composition of indium is described as an example of a blue wavelength, but it can be obtained as follows in case of an example of another wavelength.

적색 파장의 경우, 우물층이 (Al_xGa_1-x)_0.5In_0.5P의 조성식일 때, 제1우물층의 알루미늄 조성을 12%±△d 로 하고, 제2우물층의 알루미늄의 조성을 8%±△d 로 한 다음, 상기의 조건에 따라 점차 감소시켜 줄 수 있다. In the case of the red wavelength, the aluminum composition of the first well layer is 12% ± Δd and the composition of the aluminum of the second well layer is 8% when the well layer is a composition formula of (Al _x Ga _{1 -x} ) _0.5 In _0.5 P, ± Δd, and then gradually decreased according to the above conditions.

녹색 파장의 경우, 우물층이 In_xGa_1-xN의 조성식일 때, 제1우물층의 인듐 조성을　25%±△d 로 하고, 제2우물층의 인듐 조성을 20%±△d로 설정하고, 상기 인듐 조성을 p형 반도체층에 가까울수록 점차 감소시켜 줄 수 있다. In the case of the green wavelength, the indium composition of the first well layer is set to 25% ± Δd and the indium composition of the second well layer is set to 20% ± Δd when the well layer is a composition formula of In _x Ga _{1 -x} N , And the indium composition can be gradually reduced as it is closer to the p-type semiconductor layer.

UV의 경우, 우물층이 In_xAl_yGa_(1-x-y)N의 조성식일 때, 상기의 조성식에 따라 인듐 조성 또는 알루미늄이 조성을 점차 증가시켜 줄 수 있다.
In the case of UV, when the well layer is a composition formula of In _x Al _y Ga _(1-xy) N, the composition of indium or aluminum may be gradually increased according to the above composition formula.

상기 우물층(6)이 알루미늄을 포함한 경우, 상기 제1 내지 제3우물층(61,62,63)은 알루미늄의 조성이 서로 다를 수 있다. 상기 복수의 제1내지 제3우물층(61,62,63) 간의 알루미늄의 조성 차이는 동일한 차이를 가질 수 있다. 이 경우, 상기 제1 내지 제3우물층(61,62,63)의 알루미늄 조성은 상기 제1클래드층(43) 또는 제1도전형 반도체층(41)으로부터 멀어질수록 점차 커질 수 있다. 상기 제1 내지 제3우물층(61,62,63)의 알루미늄 조성은 상기 제1클래드층(43) 또는 제1도전형 반도체층(41)에 가까울수록 점차 작아질 수 있다.
When the well layer 6 includes aluminum, the first through third well layers 61, 62 and 63 may have different compositions of aluminum. The difference in composition of aluminum between the first to third well layers 61, 62, 63 may have the same difference. In this case, the aluminum composition of the first to third well layers 61, 62 and 63 may become larger as the distance from the first clad layer 43 or the first conductivity type semiconductor layer 41 increases. The aluminum composition of the first to third well layers 61, 62 and 63 may be gradually decreased toward the first cladding layer 43 or the first conductivity type semiconductor layer 41.

상기 우물층(6)은 마지막 제2우물층(62)의 밴드 갭(G2)이 상기 제1 및 제3우물층(61,63)의 밴드 갭(G4>G3)에 비해 넓기 때문에, 전자 차단층(71)과의 밴드 갭(G6) 차이가 줄어들게 된다. 이에 따라 마지막 제2우물층(62)의 내부 전계를 줄일 수 있고, 다른 제2우물층(63)으로의 정공 주입 효율을 개선시켜 줄 수 있다.
Since the band gap G2 of the last second well layer 62 is wider than the band gap G4 > G3 of the first and third well layers 61 and 63 in the well layer 6, The difference in band gap G6 from the layer 71 is reduced. Accordingly, the internal electric field of the last second well layer 62 can be reduced, and the efficiency of hole injection into the other second well layer 63 can be improved.

상기 각 우물층(6)의 두께(T1)는 각 장벽층(5)의 두께(T2)보다 얇을 수 있다. 상기 우물층(6)은 10nm 내지 50nm 범위의 두께(T1)이며, 상기 장벽층(5)은 20nm 내지 200nm 범위의 두께(T1)로 형성될 수 있다. 상기 우물층(6)의 두께(T1)가 상기 범위보다 두꺼운 경우, 결정 품질이 저하될 수 있고, 상기 범위보다 낮은 경우 층의 경계가 무너지거나 캐리어의 재 결합률이 저하될 수 있다. 상기 장벽층(5)의 두께(T2)가 상기 범위보다 두꺼운 경우 캐리어의 터널링이 어려운 문제가 있고, 상기 범위보다 얇은 경우 전자 장벽으로서의 기능이 저하될 수 있다.
The thickness T1 of each well layer 6 may be thinner than the thickness T2 of each barrier layer 5. [ The well layer 6 has a thickness T1 ranging from 10 nm to 50 nm and the barrier layer 5 has a thickness T1 ranging from 20 nm to 200 nm. If the thickness T1 of the well layer 6 is thicker than the above range, the crystal quality may deteriorate. If the thickness T1 is less than the above range, the boundary of the layer may collapse or the re-bonding ratio of the carrier may be lowered. When the thickness T2 of the barrier layer 5 is larger than the above range, tunneling of the carrier is difficult. When the thickness T2 is thinner than the above range, the function as an electron barrier may be deteriorated.

또한 도 3과 같이 상기와 같이 전자 차단층(71)에 인접한 우물층들의 밴드 갭(G2>G4>G3)을 전자 차단층(71)의 밴드 갭(G6)과의 차이를 줄여줌으로써, 전자 차단층(71)으로부터 주입되는 정공은 제2우물층(62)에서 제2장벽층(52)을 통해 터널링되거나 넘어 복수의 제3우물층(63)의 영역으로 이동될 수 있다. 이에 따라 복수의 제3우물층(63)에서 전자와 정공이 재 결합될 수 있다. 이에 따라 활성층(50)은 제3우물층(63)으로의 정공 주입 효율이 개선될 수 있다. 또한 전류 증가에 따른 발광 효율을 극대화시켜 줄 수 있다.As shown in FIG. 3, by reducing the difference between the bandgap (G2> G4> G3) of the well layers adjacent to the electron blocking layer 71 and the band gap G6 of the electron blocking layer 71, Holes injected from the layer 71 may be tunneled through the second barrier layer 52 in the second well layer 62 or may be moved over to the areas of the third well layer 63. As a result, electrons and holes can be recombined in the plurality of third well layers (63). Accordingly, the efficiency of injecting holes into the third well layer 63 can be improved in the active layer 50. In addition, it is possible to maximize the luminous efficiency according to the current increase.

또한 상기와 같이 전자 차단층(71)에 가까워질수록 우물층(6)의 밴드 갭(G1,G3,G4,G2)이 밴드 갭(G1<G3<G4<G2) 간의 차이에 의해 점차 넓어지게 됨으로써, 유효 질량(effective mass)이 큰 정공(E2)이 높은 에너지를 갖는 제2우물층(62)에서 낮은 에너지를 갖는 제3우물층(63)으로 쉽게 이동될 수 있다. 반대로, 유효 질량이 작은 전자(E1)는 마지막 제2우물층(62)과 전자 차단층(71) 사이의 밴드 갭(G6-G2) 차이로 인해 제2도전형 반도체층(75)으로 쉽게 넘어가는 것을 억제할 수 있다. Further, as the band gap G1, G3, G4 and G2 of the well layer 6 becomes closer to the electron blocking layer 71 as described above, the band gap (G1 <G3 <G4 <G2) The hole E2 having a large effective mass can be easily moved from the second well layer 62 having a high energy to the third well layer 63 having a low energy. Conversely, the electrons E1 having a small effective mass easily pass to the second conductivity type semiconductor layer 75 due to the difference in band gap G6-G2 between the last second well layer 62 and the electron blocking layer 71 Can be suppressed.

실시 예에 따른 활성층(50)은 다중 양자우물 구조에서 발광 분포를 고르게 제공할 수 있어, 고 전류에서도 광 효율을 극대화시켜 줄 수 있다.
The active layer 50 according to the embodiment can uniformly provide the light emission distribution in the multiple quantum well structure, thereby maximizing the light efficiency even at a high current.

다른 예로서, 상기 복수의 우물층(6) 및 장벽층(5) 중 적어도 하나 또는 2개 이상은 n형 도펀트 또는 p형 도펀트를 포함할 수 있다. 예컨대, 상기 복수의 우물층(6) 및 장벽층(5) 중 상기 제1도전형 반도체층(41)에 가까운 적어도 하나 또는 복수의 층들은 n형 도펀트를 포함할 수 있다. 상기 복수의 우물층(6) 및 장벽층(5) 중 상기 제2도전형 반도체층(75)에 가까운 적어도 하나 또는 복수의 층들은 p형 도펀트를 포함할 수 있다.
As another example, at least one or more of the plurality of well layers 6 and the barrier layer 5 may include an n-type dopant or a p-type dopant. For example, at least one or a plurality of layers of the well layer 6 and the barrier layer 5 close to the first conductivity type semiconductor layer 41 may include an n-type dopant. At least one or a plurality of layers of the plurality of well layers 6 and the barrier layer 5 close to the second conductivity type semiconductor layer 75 may include a p-type dopant.

도 4는 도 1의 활성층의 변형 예이다.Fig. 4 is a modification of the active layer of Fig.

도 1 및 도 4를 참조하면, 활성층(50)은 복수의 우물층(6) 및 복수의 장벽층(5)을 포함한다.Referring to FIGS. 1 and 4, the active layer 50 includes a plurality of well layers 6 and a plurality of barrier layers 5.

상기 복수의 우물층(6)은 상기 제1도전형 반도체층(41) 또는 제1클래드층(43)에 가장 가까운 제1우물층(61), 상기 전자 차단층(71) 또는 제2도전형 반도체층(75)에 가장 가까운 제2우물층(62), 상기 제1 및 제2우물층(61,62) 사이에 복수의 제3우물층(63)을 포함한다. The plurality of well layers 6 may include a first well layer 61 closest to the first conductivity type semiconductor layer 41 or the first cladding layer 43, an electron blocking layer 71, A second well layer 62 closest to the semiconductor layer 75 and a plurality of third well layers 63 between the first and second well layers 61 and 62.

상기 복수의 장벽층(5)은 상기 제1도전형 반도체층(41) 또는 제1클래드층(43)에 가장 가까운 제1장벽층(51), 상기 전자 차단층(71) 또는 제2도전형 반도체층(75)에 가장 가까운 제2장벽층(52), 상기 제1 및 제2장벽층(51,52) 사이에 복수의 제3장벽층(53)을 포함한다. The plurality of barrier layers 5 may include a first barrier layer 51 closest to the first conductive type semiconductor layer 41 or the first clad layer 43, an electron blocking layer 71, A second barrier layer 52 closest to the semiconductor layer 75 and a plurality of third barrier layers 53 between the first and second barrier layers 51 and 52.

상기 제1우물층(61)은 상기 활성층(50) 내에서 가장 좁은 제1밴드 갭(G1)을 가질 수 있다. 상기 제2우물층(62)은 상기 우물층(6)의 밴드 갭 중에서 가장 넓은 제2밴드 갭(G2)을 가질 수 있다. The first well layer 61 may have the narrowest first band gap G1 in the active layer 50. The second well layer 62 may have a second band gap G2 that is the widest among the band gaps of the well layer 6.

상기 복수의 제3우물층(63)은 제1밴드 갭(G1)보다 넓고 제2밴드 갭(G2)보다 좁은 밴드 갭(G3,G4)을 가질 수 있다. 상기 복수의 제3우물층(63)은 서로 다른 밴드 갭(G3<G4)을 가질 수 있다. 상기 복수의 제3우물층(63)의 밴드 갭(G3<G4)은 상기 제1우물층(61)으로부터 멀어질수록 점차 넓어질 수 있다. 상기 복수의 제3우물층(63)의 밴드 갭(G3<G4)은 상기 제2우물층(62)에 가까울수록 점차 넓어질 수 있다. The plurality of third well layers 63 may have band gaps G3 and G4 wider than the first band gap G1 and narrower than the second band gap G2. The plurality of third well layers 63 may have different band gaps (G3 < G4). The bandgap (G3 <G4) of the plurality of third well layers 63 may gradually increase as the distance from the first well layer 61 increases. The band gap (G3 <G4) of the third well layers 63 may gradually increase toward the second well layer 62.

상기 우물층(6)이 인듐(In)을 포함한 경우, 제1 내지 제3우물층(61,62,63)은 인듐의 조성이 서로 다를 수 있다. 상기 복수의 제1내지 제3우물층(61,62,63) 간의 인듐의 조성 차이는 동일한 차이를 가질 수 있다. 예컨대, 상기 제1우물층(61)과 이에 인접한 우물층(3A) 간의 인듐 조성 차이는, 상기 제2우물층(62)과 이에 인접한 우물층(3B) 간의 인듐 조성 차이와 동일할 수 있다.When the well layer 6 contains indium (In), the first through third well layers 61, 62 and 63 may have indium compositions different from each other. The difference in indium composition between the first through third well layers 61, 62, 63 may have the same difference. For example, the difference in indium composition between the first well layer 61 and the adjacent well layer 3A may be the same as the indium composition difference between the second well layer 62 and the adjacent well layer 3B.

상기 제1 내지 제3우물층(61,62,63)의 인듐 조성은 상기 제1클래드층(43) 또는 제1도전형 반도체층(41)으로부터 멀어질수록 점차 작아질 수 있다. 상기 제1 내지 제3우물층(61,62,63)의 인듐 조성은 상기 제1클래드층(43) 또는 제1도전형 반도체층(41)에 가까워질수록 점차 커질 수 있다.
The indium composition of the first to third well layers 61, 62 and 63 may become smaller as the distance from the first cladding layer 43 or the first conductivity type semiconductor layer 41 increases. The indium composition of the first to third well layers 61, 62 and 63 may become larger as the first cladding layer 43 or the first conductivity type semiconductor layer 41 is closer to the first cladding layer 43 or the first conductivity type semiconductor layer 41.

상기 활성층(50)의 우물층(6)이 인듐(In)을 포함하는 경우, 제1우물층(61)과 제2우물층(62)의 인듐 조성은 활성층(50)의 발광 파장과 우물층(6)의 개수에 따라 결정될 수 있다. 또한 우물층(6)의 개수에 따라 우물층(6) 간의 변동 범위가 결정될 수 있다. 예컨대, 상기 △d은 우물층(6)의 개수에 따라 설정되는 가변 값으로서, ±0.4% 내지 0.08% 범위 내에서 변동될 수 있다. 상기 우물층(6)의 개수가 5개 이하인 경우, 우물층(6) 간의 인듐 조성의 차이는 더 커질 수 있으므로, △d는 0.4%이거나 이에 인접한 값으로 설정될 수 있다. 상기 우물층(6)의 개수가 10개 이상인 경우 상기 우물층(6) 간의 인듐 조성의 차이는 작아지게 되므로 △d는 0.8%이거나 이에 인접한 값으로 설정될 수 있다. The indium composition of the first well layer 61 and the second well layer 62 may be controlled such that the emission wavelength of the active layer 50 and the indium (6). &Lt; / RTI > The variation range between the well layers 6 can also be determined according to the number of the well layers 6. For example, the above-mentioned [Delta] d can be varied within a range of +/- 0.4% to 0.08% as a variable value set according to the number of the well layers 6. [ If the number of the well layers 6 is 5 or less, the difference in the indium composition between the well layers 6 may be larger, so that? D may be 0.4% or a value adjacent thereto. When the number of the well layers 6 is 10 or more, the difference in the indium composition between the well layers 6 becomes small, so Δd can be set to a value of 0.8% or adjacent thereto.

예를 들면, 제1우물층(61)이 15.1%±△d이고, 마지막 제2우물층(62)이 13.9±△d%이며, 상기 우물층(6)의 전체 개수는 15개인 경우, 각 우물층(6)의 인듐 조성은 아래와 같이 구해질 수 있다.For example, if the first well layer 61 is 15.1% ± Δd, the last second well layer 62 is 13.9 ± Δd%, and the total number of well layers 6 is 15, The indium composition of the well layer 6 can be determined as follows.

상기 우물층(6)이 알루미늄(Al)을 포함한 경우, 상기 제1 내지 제3우물층(61,62,63)은 알루미늄의 조성이 서로 다를 수 있다. 상기 복수의 제 1내지 제3우물층(61,62,63) 간의 알루미늄의 조성 차이는 동일한 차이를 가질 수 있다. 이 경우, 상기 제1 내지 제3우물층(61,62,63)의 알루미늄 조성은 상기 제1클래드층(43) 또는 제1도전형 반도체층(41)으로부터 멀어질수록 점차 커질 수 있다. 상기 제1 내지 제3우물층(61,62,63)의 알루미늄 조성은 상기 제1클래드층(43) 또는 제1도전형 반도체층(41)에 가까울수록 점차 작아질 수 있다.When the well layer 6 includes aluminum (Al), the first through third well layers 61, 62 and 63 may have different compositions of aluminum. The difference in composition of aluminum between the first to third well layers 61, 62, 63 may have the same difference. In this case, the aluminum composition of the first to third well layers 61, 62 and 63 may become larger as the distance from the first clad layer 43 or the first conductivity type semiconductor layer 41 increases. The aluminum composition of the first to third well layers 61, 62 and 63 may be gradually decreased toward the first cladding layer 43 or the first conductivity type semiconductor layer 41.

이러한 활성층(50)은 각 우물층(6) 내에서의 인듐 조성 또는 알루미늄 조성이 그레이드(grade)하게 변할 수 있다. 예컨대, 각 우물층(6)은 전자 차단층(71)에 인접할수록 인듐 조성 또는 알루미늄 조성이 점차 감소될 수 있다. 이에 따라 제1우물층(61) 내에서의 제1밴드 갭(G1)은 점차 넓어질 수 있으며, 상기 제1우물층(61)에 인접한 우물층(3A)의 밴드 갭(G3)보다는 작을 수 있다. The active layer 50 may have an indium composition or an aluminum composition graded in each well layer 6. For example, the closer to the electron blocking layer 71, the smaller the indium composition or the aluminum composition may be gradually decreased in each well layer 6. The first band gap G1 in the first well layer 61 may be gradually widened and may be smaller than the band gap G3 of the well layer 3A adjacent to the first well layer 61 have.

도 5와 같이, 상기 제1우물층(61) 내에서 제1장벽층(51)에 접촉된 영역(A2)의 밴드 갭(G11)은 가장 넓은 갭을 가지며, 제1클래드층(43)에 접촉된 영역(A1)은 제1밴드 갭(G1)으로서 밴드 갭(G11>G1)보다 작을 수 있다. 이러한 밴드 갭(G11)은 제1우물층(61)에 인접한 우물층(3A)의 밴드 갭(G3)과 같거나 더 좁을 수 있다(G3≥G11). 5, the band gap G11 of the region A2 that is in contact with the first barrier layer 51 in the first well layer 61 has the widest gap, and the band gap G11 of the first cladding layer 43 The contacted area A1 may be smaller than the band gap (G11 > G1) as the first band gap G1. This band gap G11 may be equal to or narrower than the band gap G3 of the well layer 3A adjacent to the first well layer 61 (G3? G11).

여기서, 상기 우물층(6)이 인듐을 포함하는 경우, 상기 각 우물층(6) 내에서의 인듐 조성은 우물층(6)의 개수에 따라 △d의 범위 내에서 조절할 수 있다. 예컨대, 우물층(6)의 개수가 작으면 상기 △d 값은 증가될 수 있고, 상기 우물층(6)의 개수가 많은 경우 상기 △d 값은 감소될 수 있다. 이에 따라 우물층(6)의 개수에 따라 각 우물층(6)에서의 인듐 조성 차이는 △d 값으로 조절할 수 있다.
Here, when the well layer 6 includes indium, the composition of indium in each well layer 6 can be controlled within the range of? D according to the number of the well layers 6. For example, the Δd value can be increased if the number of well layers 6 is small, and the Δd value can be reduced if the number of well layers 6 is large. Accordingly, the difference in indium composition in each well layer 6 can be controlled to a value of d according to the number of the well layers 6.

실시 예는 전자 차단층(71)에 인접한 우물층들의 밴드 갭(G2>G4>G3>G1)을 전자 차단층(71)의 밴드 갭(G6)과의 차이를 줄여줌으로써, 전자 차단층(71)으로부터 주입되는 정공은 제2우물층(62)에서 제2장벽층(52)을 통해 터널링되거나 넘어 복수의 제3우물층(63)의 영역으로 이동될 수 있다. 이에 따라 복수의 제3우물층(63)에서 전자와 정공이 재 결합될 수 있다. 이에 따라 활성층(50)은 제3우물층(63)으로의 정공 주입 효율이 개선될 수 있다. 또한 전류 증가에 따른 발광 효율을 극대화시켜 줄 수 있다.The embodiment reduces the difference between the band gap (G2> G4> G3> G1) of the well layers adjacent to the electron blocking layer 71 and the band gap G6 of the electron blocking layer 71, May be tunneled through the second barrier layer 52 in the second well layer 62 or may be moved beyond the third well layer 63 to the region of the third well layer 63. [ As a result, electrons and holes can be recombined in the plurality of third well layers (63). Accordingly, the efficiency of injecting holes into the third well layer 63 can be improved in the active layer 50. In addition, it is possible to maximize the luminous efficiency according to the current increase.

또한 전자 차단층(71)에 가까워질수록 우물층(6)의 밴드 갭(G1,G3,G4,G2)이 밴드 갭(G1<G3<G4<G2) 간의 차이에 의해 점차 넓어지게 됨으로써, 유효 질량(effective mass)이 큰 정공의 이동은 쉽게 하고 전자의 이동은 억제해 줄 수 있다. 이에 따라 실시 예에 따른 활성층(50)은 다중 양자우물 구조에서 발광 분포를 고르게 제공할 수 있어, 고 전류에서도 광 효율을 극대화시켜 줄 수 있다.
Further, as the band gap (G1, G3, G4, G2) of the well layer 6 becomes gradually wider by the difference between the band gaps (G1 <G3 <G4 <G2) The movement of holes having a large mass (effective mass) is facilitated and the movement of electrons can be suppressed. Accordingly, the active layer 50 according to the embodiment can uniformly provide the light emission distribution in the multiple quantum well structure, thereby maximizing the light efficiency even at a high current.

도 6은 도 1의 활성층의 제2변형 예이다. 6 is a second modification of the active layer of FIG.

도 1 및 도 6을 참조하면, 활성층(50)은 복수의 우물층(6) 및 복수의 장벽층(5)을 포함한다. 상기 복수의 우물층(6)은 상기 제1도전형 반도체층(41) 또는 제1클래드층(43)에 인접한 제1우물층(61), 상기 전자 차단층(71) 또는 제2도전형 반도체층(75)에 인접한 제2우물층(62), 상기 제1 및 제2우물층(61,62) 사이에 복수의 제3 및 제4우물층(64,65)을 포함한다. Referring to FIGS. 1 and 6, the active layer 50 includes a plurality of well layers 6 and a plurality of barrier layers 5. The plurality of well layers 6 may include a first well layer 61 adjacent to the first conductivity type semiconductor layer 41 or the first cladding layer 43, an electron blocking layer 71, A second well layer 62 adjacent the layer 75 and a plurality of third and fourth well layers 64 and 65 between the first and second well layers 61 and 62.

상기 제1내지 제4우물층(61,62,64,65) 각각은 2층이 하나의 페어(pair)로 이루어질 수 있다. 예컨대, 제1 내지 제4우물층(61,62,64,65)은 제1 및 제2층(1A,1B)(4A,4B)(5A,5B)(2A,2B)을 포함하며, 상기 제1 및 제2층(1A,1B)(4A,4B)(5A,5B)(2A,2B) 사이에는 장벽층(5)이 각각 배치될 수 있다.Each of the first through fourth well layers 61, 62, 64, and 65 may be formed of one pair of two layers. For example, the first to fourth well layers 61, 62, 64 and 65 include first and second layers 1A and 1B (4A and 4B) (5A and 5B) (2A and 2B) A barrier layer 5 may be disposed between the first and second layers 1A and 1B and 4A and 4B and 5A and 5B and 2A and 2B.

상기 복수의 장벽층(5)은 상기 제1도전형 반도체층(41) 또는 제1클래드층(43)에 가장 가까운 제1장벽층(51)과, 상기 전자 차단층(71) 또는 제2도전형 반도체층(75)에 가장 가까운 제2장벽층(52)과, 상기 제1 및 제2장벽층(51,52) 사이에 복수의 제3장벽층(53)을 포함한다. The plurality of barrier layers 5 may include a first barrier layer 51 closest to the first conductivity type semiconductor layer 41 or the first clad layer 43 and a second barrier layer 51 nearest to the first barrier layer 51, Type semiconductor layer 75 and a plurality of third barrier layers 53 between the first and second barrier layers 51,

상기 제1장벽층(51)은 상기 복수의 제1우물층(61: 1A,1B) 사이에 배치될 수 있으며, 상기 제2장벽층(52)은 제2우물층(62)의 제2층(2B)과 전자 차단층(71) 사이에 배치될 수 있다. The first barrier layer 51 may be disposed between the plurality of first well layers 61 A and 1 B and the second barrier layer 52 may be disposed between the second well layer 62, (2B) and the electron blocking layer (71).

상기 제1우물층(61)의 제1 및 제2층(1A,2B)은 복수개가 동일한 물질로서, 밴드 갭(G1)을 가질 수 있다. 상기 복수의 제1우물층(61)은 상기 활성층(50) 내에서 가장 좁은 제1밴드 갭(G1)을 가질 수 있다. 상기 제2우물층(62)은 제1 및 제2층(2A,2B)이 동일한 물질로서, 동일한 밴드 갭(G2)을 가질 수 있다. 상기 제2밴드 갭(G2)은 상기 우물층(51)의 밴드 갭 중에서 가장 넓은 제2밴드 갭(G2)을 가질 수 있다.
A plurality of the first and second layers 1A and 2B of the first well layer 61 may have the same material and a band gap G1. The plurality of first well layers 61 may have the narrowest first band gap G1 in the active layer 50. The second well layer 62 may have the same band gap G2 as the first and second layers 2A and 2B are the same material. The second band gap G2 may have a second band gap G2 that is the widest in the band gap of the well layer 51. [

상기 복수의 제3 및 제4우물층(64,65) 각각은 2개의 층(4A,4B)(5A,5B)이 하나의 페어로 형성될 수 있으며, 제1밴드 갭(G1)보다 넓고 제2밴드 갭(G2)보다 좁은 밴드 갭(G3<G4)을 가질 수 있다. Each of the plurality of third and fourth well layers 64 and 65 may be formed by one pair of two layers 4A and 4B and 5A and 5B and may be formed to be wider than the first band gap G1, Band gap (G3 < G4) narrower than the two-band gap G2.

상기 활성층(50) 내에서 우물층(6)의 밴드 갭을 보면, 전자 차단층(71)에 가까운 우물층일수록 밴드 갭(G1<G3<G4<G2)이 더 넓어질 수 있다. 상기 우물층(6)은 제1우물층(61)의 제1밴드 갭(G1)이 가장 좁고, 상기 제1우물층(61)로부터 전자 차단층(71)에 가까울수록 점차 넓어져, 제2우물층(62)의 제2밴드 갭(G2)이 가장 넓어질 수 있다. The bandgap (G1 <G3 <G4 <G2) can be widened as the well layer closer to the electron blocking layer 71 becomes closer to the band gap of the well layer 6 in the active layer 50. [ The first band gap G1 of the first well layer 61 is narrowest and the well layer 6 is gradually widened closer to the electron blocking layer 71 from the first well layer 61, The second band gap G2 of the well layer 62 can be widest.

상기 우물층(6)이 인듐을 포함한 경우, 제1 내지 제4우물층(61,62,64,65)은 인듐의 조성이 서로 다를 수 있다. 상기 복수의 제1내지 제4우물층(61,62,64,65) 간의 인듐의 조성 차이는 동일한 차이를 가질 수 있다. 상기 제1 내지 제4우물층(61,62,64,65)의 인듐 조성은 상기 제1클래드층(43) 또는 제1도전형 반도체층(41)으로부터 멀어질수록 점차 작아질 수 있다. 상기 제1 내지 제4우물층(61,62,64,65)의 인듐 조성은 상기 제1클래드층(43) 또는 제1도전형 반도체층(41)에 가까워질수록 점차 커질 수 있다.
When the well layer 6 includes indium, the first through fourth well layers 61, 62, 64, and 65 may have indium compositions different from each other. The difference in composition of indium between the first to fourth well layers 61, 62, 64, and 65 may have the same difference. The indium composition of the first to fourth well layers 61, 62, 64, and 65 may be gradually reduced as the distance from the first clad layer 43 or the first conductivity type semiconductor layer 41 increases. The indium composition of the first to fourth well layers 61, 62, 64, and 65 may become larger as the first cladding layer 43 or the first conductivity type semiconductor layer 41 approaches.

상기 복수의 우물층 중 M 번째의 우물층 페어의 인듐 조성은, A-((A-B)/n]×(M-1))±△d의 조건을 만족하며, 상기 A는 첫 번째인 제1우물층(61: 1A,1B) 페어의 인듐 조성(A>0)이며, 상기 B는 마지막 번째인 제2우물층(62:2A,2B) 페어의 인듐 조성(B>0)이며, 상기 n은 우물층의 전체 페어의 개수이며, 상기 M은 정수이며, 상기 △d은 우물층의 페어 개수에 따라 설정되는 가변 값일 수 있다.The indium composition of the Mth well layer pair of the plurality of well layers satisfies a condition of A - ((AB) / n] (M-1)) + DELTA d, (B> 0) of the second well layer (62: 2A, 2B) pair, the last of which is the indium composition (A> 0) of the well layer (61: Is the total number of pairs of well layers, M is an integer, and [Delta] d may be a variable value set according to the number of pairs of well layers.

상기 활성층(50)의 우물층(6)이 인듐을 포함하는 경우, 제1우물층(61)와 제2우물층(62)의 인듐 조성은 활성층(50)의 발광 파장과 우물층(6)의 페어 개수에 따라 결정될 수 있다. 또한 우물층(6)의 페어 개수에 따라 제1내지 제4우물층(61,62,64,65) 간의 변동 범위가 결정될 수 있다. 예컨대, 상기 △d은 우물층(6)의 페어 개수에 따라 설정되는 가변 값으로서, ±0.4% 내지 0.08% 범위 내에서 변동될 수 있다. 상기 우물층(6)의 페어 개수가 5개 이하인 경우, 제 1내지 제4우물층(61,62,64,65) 간의 인듐 조성의 차이는 더 커질 수 있으므로, △d는 0.4%이거나 이에 인접한 값으로 설정될 수 있다. 상기 우물층(6)의 페어 개수가 10개 이상인 경우 상기 우물층(6)의 페어 간의 인듐 조성의 차이는 작아지게 되므로 △d는 0.8%이거나 이에 인접한 값으로 설정될 수 있다. The indium composition of the first well layer 61 and the second well layer 62 is such that the luminescence wavelength of the active layer 50 and the indium concentration of the well layer 6, Lt; / RTI > Also, the variation range between the first to fourth well layers 61, 62, 64, and 65 can be determined according to the number of pairs of the well layers 6. For example, the Δd may be varied within a range of ± 0.4% to 0.08% as a variable value set according to the number of pairs of the well layers 6. If the number of pairs of the well layers 6 is 5 or less, the difference in indium composition between the first to fourth well layers 61, 62, 64, and 65 may be larger, so that? D is 0.4% Lt; / RTI > When the number of pairs of the well layers 6 is 10 or more, the difference in the indium composition between the pairs of the well layers 6 becomes small, so that Δd can be set to a value of 0.8% or adjacent thereto.

예를 들면, 제1우물층(61)의 페어(1A,1B)가 15.1%±△d이고, 마지막 제2우물층(62)의 페어(2A,2B)가 13.9±△d%이며, 상기 우물층의 전체 페어의 개수는 15개인 경우, 각 우물층의 인듐 조성은 아래와 같이 구해질 수 있다.For example, it is assumed that the pairs 1A and 1B of the first well layer 61 are 15.1% ± Δd and the pairs 2A and 2B of the last second well layer 62 are 13.9 ± Δd% If the total number of pairs of well layers is 15, the indium composition of each well layer can be obtained as follows.

마지막 15번째 우물층의 인듐 조성은 15.1-((15.1-13.9)/15x(15-1))±(0.4~0.08) 범위일 수 있다. 여기서, 각 우물층(61,62,64,65)은 두 층이 동일한 인듐 조성을 갖는다.
The indium composition of the last 15th well layer may be in the range of 15.1 - ((15.1-13.9) / 15x (15-1) + (0.4 ~ 0.08). Here, the two well layers 61, 62, 64, and 65 have the same indium composition.

상기 우물층(6)이 알루미늄을 포함한 경우, 상기 제1 내지 제4우물층(61,62,64,65)의 페어는 알루미늄의 조성이 서로 다를 수 있다. 상기 복수의 제1내지 제4우물층(61,62,64,65) 간의 알루미늄의 조성 차이는 동일한 차이를 가질 수 있다. 상기 제1 내지 제4우물층(61,62,64,65)의 각 페어는 알루미늄 조성이 상기 제1클래드층(43) 또는 제1도전형 반도체층(41)으로부터 멀어질수록 점차 커질 수 있다. 상기 제1 내지 제4우물층(61,62,64,65)의 각 페어는 알루미늄 조성이 상기 제1클래드층(43) 또는 제1도전형 반도체층(41)에 가까울수록 점차 작아질 수 있다.When the well layer 6 includes aluminum, the pair of the first through fourth well layers 61, 62, 64, and 65 may have different compositions of aluminum. The difference in composition of aluminum between the first to fourth well layers 61, 62, 64, and 65 may have the same difference. Each pair of the first to fourth well layers 61, 62, 64, and 65 may become gradually larger as the aluminum composition is away from the first clad layer 43 or the first conductivity type semiconductor layer 41 . Each pair of the first to fourth well layers 61, 62, 64, and 65 may become smaller as the aluminum composition is closer to the first clad layer 43 or the first conductivity type semiconductor layer 41 .

상기 활성층(50)의 장벽층(5) 및 우물층(6) 중 상기 제1도전형 반도체층(41)에 인접한 층들은 n형 도펀트 또는/및 상기 제2도전형 반도체층(75)에 인접한 층들은 p형 도펀트를 포함할 수 있다. The barrier layer 5 and the well layer 6 adjacent to the first conductivity type semiconductor layer 41 of the active layer 50 may be doped with an n-type dopant and / or an n-type dopant adjacent to the second conductivity type semiconductor layer 75 The layers may comprise a p-type dopant.

실시 예는 전자 차단층(71)에 인접한 페어 구조의 우물층들의 밴드 갭(G2>G4>G3)을 전자 차단층(71)의 밴드 갭(G6)과의 차이를 줄여줌으로써, 전자 차단층(71)으로부터 주입되는 정공은 제2우물층(62)에서 제2장벽층(52)을 통해 터널링되거나 넘어 복수의 제3우물층(64)의 영역으로 이동될 수 있다. 이에 따라 복수의 제3우물층(64)에서 전자와 정공이 재 결합될 수 있다. 이에 따라 활성층(50)은 제3우물층(64)으로의 정공 주입 효율이 개선될 수 있다. 또한 전류 증가에 따른 발광 효율을 극대화시켜 줄 수 있다.The embodiment reduces the difference between the band gap (G2> G4> G3) of the pair of well layers adjacent to the electron blocking layer 71 and the band gap G6 of the electron blocking layer 71, 71 may be tunneled through the second barrier layer 52 in the second well layer 62 or may be moved beyond the third well layer 64 to the region of the third well layer 64. Thus, electrons and holes can be recombined in the plurality of third well layers 64. As a result, the active layer 50 can improve hole injection efficiency into the third well layer 64. In addition, it is possible to maximize the luminous efficiency according to the current increase.

도 7은 도 1의 활성층의 제3변형 예로서, 도 6과 동일한 부분은 도 6의 설명을 참조하기로 한다.Fig. 7 is a third modification of the active layer of Fig. 1, and the same parts as those of Fig. 6 will be described with reference to Fig.

도 7을 참조하면, 활성층(50) 내의 우물층(6)은 장벽층(5)들 사이에 배치되며, 제1우물층(61)을 제외한 우물층들은 2개의 층이 하나의 페어로서, 각 우물층(62,64,65)의 페어(2A,2B)(4A,4B)(5A,5B)이 동일한 반도체 및 동일한 밴드 갭(G2,G3,G4)을 가질 수 있다. 7, the well layer 6 in the active layer 50 is disposed between the barrier layers 5, and the well layers except for the first well layer 61 are formed such that the two layers are one pair, The pairs 2A, 2B (4A, 4B) 5A, 5B of the well layers 62, 64, 65 may have the same semiconductor and the same bandgap G2, G3, G4.

제1우물층(61)은 상기 활성층(50) 내에서 가장 좁은 제1밴드 갭(G1)을 가질 수 있다. 상기 제2우물층(62)은 2개가 하나의 페어로서, 동일한 반도체로 형성되며 제2밴드 갭(G2>G1)을 가질 수 있다. 상기 복수의 제2우물층(62:2A,2B)은 상기 우물층(6)의 밴드 갭 중에서 가장 넓은 제2밴드 갭(G2>G4>G3>G1)을 가질 수 있다. The first well layer 61 may have the narrowest first band gap G1 in the active layer 50. [ The second well layer 62 may be formed of the same semiconductor and may have a second band gap (G2 > G1). The plurality of second well layers 62 (2A, 2B) may have a second band gap (G2> G4> G3> G1) which is the widest among the band gaps of the well layer 6.

상기 복수의 제3 및 제4우물층(64,65)은 2개의 층(4A,4B)(5A,5B)이 하나의 페어로 형성될 수 있으며, 제1밴드 갭(G1)보다 넓고 제2밴드 갭(G2)보다 좁은 밴드 갭(G3>G4>G2)을 가질 수 있다. 이러한 구성은 도 6의 설명을 참조하기로 한다.The plurality of third and fourth well layers 64 and 65 may be formed such that the two layers 4A and 4B and 5A and 5B may be formed of one pair and have a larger width than the first band gap G1, And a band gap (G3 > G4 > G2) narrower than the band gap G2. This configuration will be described with reference to FIG.

또한 전자 차단층(71)에 가까워질수록 우물층(6)의 밴드 갭(G1,G3,G4,G2)이 밴드 갭(G1<G3<G4<G2) 간의 차이에 의해 점차 넓어지게 됨으로써, 유효 질량(effective mass)이 큰 정공의 이동은 쉽게 하고 전자의 이동은 억제해 줄 수 있다. 이에 따라 실시 예에 따른 활성층(50)은 다중 양자우물 구조에서 발광 분포를 고르게 제공할 수 있어, 고 전류에서도 광 효율을 극대화시켜 줄 수 있다.Further, as the band gap (G1, G3, G4, G2) of the well layer 6 becomes gradually wider by the difference between the band gaps (G1 <G3 <G4 <G2) The movement of holes having a large mass (effective mass) is facilitated and the movement of electrons can be suppressed. Accordingly, the active layer 50 according to the embodiment can uniformly provide the light emission distribution in the multiple quantum well structure, thereby maximizing the light efficiency even at a high current.

실시 예는 도 1과 같이, 상기 활성층(50)의 장벽층(5) 및 우물층(6) 중 상기 제1도전형 반도체층(41)에 인접한 층들은 n형 도펀트 또는/및 상기 제2도전형 반도체층(75)에 인접한 층들은 p형 도펀트를 포함할 수 있다.
1, the barrier layer 5 of the active layer 50 and the well layer 6 adjacent to the first conductivity type semiconductor layer 41 are formed of an n-type dopant and / -Type semiconductor layer 75 may comprise a p-type dopant.

도 8은 도 1의 활성층의 제4변형 예로서, 도 6과 동일한 부분은 도 6의 설명을 참조하기로 한다.Fig. 8 is a fourth modification of the active layer of Fig. 1, and the same parts as those in Fig. 6 will be described with reference to Fig.

도 8을 참조하면, 활성층(50)은 복수의 우물층(6) 및 복수의 장벽층(5)을 포함하며, 상기 복수의 우물층(6)은 장벽층(5)들 사이에 배치될 수 있다. 8, the active layer 50 includes a plurality of well layers 6 and a plurality of barrier layers 5, wherein the plurality of well layers 6 can be disposed between the barrier layers 5 have.

상기 활성층(50)은 제1 및 제2우물층(61,62)을 제외한, 제3 및 제4우물층(64,65)이 2개의 층(4A,4B,5A,5B)이 하나의 페어 구조로 형성될 수 있다. The active layer 50 is formed by the third and fourth well layers 64 and 65 excluding the first and second well layers 61 and 62 such that the two layers 4A, 4B, 5A, Structure.

상기 복수의 제3 및 제4우물층(64,65)은 제1밴드 갭(G1)보다 넓고 제2밴드 갭(G2)보다 좁은 밴드 갭(G3,G4)을 가질 수 있다. 상기 복수의 제3우물층(64)은 서로 다른 밴드 갭(G3<G4)을 가질 수 있다. 상기 복수의 제3우물층(64)의 밴드 갭(G3<G4)은 상기 제1우물층(61)으로부터 멀어질수록 점차 넓어질 수 있다. 상기 복수의 제3우물층(64)의 밴드 갭(G3<G4)은 상기 제2우물층(62)에 가까울수록 점차 넓어질 수 있다. The third and fourth well layers 64 and 65 may have band gaps G3 and G4 wider than the first band gap G1 and narrower than the second band gap G2. The plurality of third well layers 64 may have different band gaps G3 < G4. The band gap G3 < G4 of the plurality of third well layers 64 may gradually increase as the distance from the first well layer 61 increases. The bandgap (G3 <G4) of the third well layers 64 may gradually increase toward the second well layer 62.

상기 변형 예들은 설명의 편의를 위해, 제1 및 제2우물층 사이에 2개 또는 4개의 우물층에 대해 설명하였지만, 우물층/장벽층의 주기 예컨대, 2주기 내지 30주기에 따라 달라질 수 있다.
Although these variants have been described for two or four well layers between the first and second well layers for convenience of explanation, they may vary depending on the period of the well layer / barrier layer, for example, two to thirty cycles .

도 9는 도 1의 발광 소자에 전극을 배치한 예를 나타낸다. 도 9를 설명함에 있어서, 상기에 개시된 구성과 동일한 부분은 상기에 개시된 실시 예의 설명을 참조하기로 한다.Fig. 9 shows an example in which electrodes are arranged in the light emitting element of Fig. In describing FIG. 9, the same portions as those described above will be described with reference to the description of the embodiments disclosed above.

도 9를 참조하면, 발광 소자(101)는 제1전극(91) 및 제2전극(95)을 포함한다. 상기 제1도전형 반도체층(41)에 제1전극(91)이 전기적으로 연결되며, 상기 제2도전형 반도체층(75)에 제2전극(95)이 전기적으로 연결될 수 있다. 상기 제1전극(91)은 상기 제1도전형 반도체층(41) 위에 배치될 수 있으며, 상기 제2전극(95)은 제2도전형 반도체층(75) 위에 배치될 수 있다. Referring to FIG. 9, the light emitting device 101 includes a first electrode 91 and a second electrode 95. The first electrode 91 may be electrically connected to the first conductive semiconductor layer 41 and the second electrode 95 may be electrically connected to the second conductive semiconductor layer 75. The first electrode 91 may be disposed on the first conductive semiconductor layer 41 and the second electrode 95 may be disposed on the second conductive semiconductor layer 75.

상기 제1전극(91) 및 상기 제2전극(95)은 암(arm) 구조 또는 핑거(finger) 구조의 전류 확산 패턴이 더 형성될 수 있다. 상기 제1전극(91) 및 제2전극(95)은 오믹 접촉, 접착층, 본딩층의 특성을 갖는 금속으로 비 투광성으로 이루어질 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1전극(93) 및 제2전극(95)은 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au와 이들의 선택적인 합금 중에서 선택될 수 있다.The first electrode 91 and the second electrode 95 may have a current diffusion pattern having an arm structure or a finger structure. The first electrode 91 and the second electrode 95 may be made of a metal having properties of an ohmic contact, an adhesive layer, and a bonding layer, and may not be transparent. The first electrode 93 and the second electrode 95 are formed of a material selected from the group consisting of Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Alloys.

상기 제2전극(95)과 상기 제2도전형 반도체층(75) 사이에는 전극층(93)이 배치될 수 있으며, 상기 전극층(93)은 70% 이상의 광을 투과하는 투광성 물질이거나 70% 이상의 광을 반사하는 반사성 특성을 갖는 물질로 형성될 수 있으며, 예컨대 금속 또는 금속 산화물로 형성될 수 있다. 상기 전극층(93)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), ZnO, IrOx, RuOx, NiO, Al, Ag, Pd, Rh, Pt, Ir 중 선택적으로 형성될 수 있다. An electrode layer 93 may be disposed between the second electrode 95 and the second conductive semiconductor layer 75. The electrode layer 93 may be a light transmissive material that transmits light of 70% And may be formed of a metal or a metal oxide, for example. The electrode layer 93 may be formed of indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc oxide (IZTO), indium aluminum zinc oxide (IAZO), indium gallium zinc oxide (IGZO), indium gallium tin oxide ), AZO (aluminum zinc oxide), ATO (antimony tin oxide), GZO (gallium zinc oxide), ZnO, IrOx, RuOx, NiO, Al, Ag, Pd, Rh, Pt and Ir.

상기 전극층(93) 상에 절연층(81)이 배치될 수 있다. 상기 절연층(81)은 상기 전극층(93)의 상면 및 반도체층의 측면에 배치될 수 있으며, 제1, 2전극(91,95)과 선택적으로 접촉될 수 있다. 상기 절연층(81)은 Al, Cr, Si, Ti, Zn, Zr 중 적어도 하나를 갖는 산화물, 질화물, 불화물, 및 황화물 중 적어도 하나로 형성된 절연물질 또는 절연성 수지를 포함한다. 상기 절연층(81)은 예컨대, SiO₂, Si₃N₄, Al₂O₃, TiO₂ 중에서 선택적으로 형성될 수 있다. 상기 절연층(81)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.An insulating layer 81 may be disposed on the electrode layer 93. The insulating layer 81 may be disposed on the upper surface of the electrode layer 93 and the side surface of the semiconductor layer and may be selectively in contact with the first and second electrodes 91 and 95. The insulating layer 81 includes an insulating material or an insulating resin formed of at least one of oxides, nitrides, fluorides, and sulfides having at least one of Al, Cr, Si, Ti, Zn and Zr. The insulating layer 81 may be selectively formed of, for example, SiO ₂ , Si ₃ N ₄ , Al ₂ O ₃ , or TiO ₂ . The insulating layer 81 may be formed as a single layer or a multilayer, but is not limited thereto.

실시예는 활성층(50)에서의 전자와 정공의 파동 함수의 회절을 저감하여 캐리어의 트랩 효율을 개선하여 내부 발광효율을 증대시킬 수 있는 발광 소자를 제공하고자 한다. 실시예에 의하면 활성층(50)의 우물층에서 전자의 파동함수(wave function)와 정공의 파동함수의 오버랩(overlap) 비율을 넓힘으로써 발광 재결합률(radiative recombination rate)을 향상시켜 내부 발광효율을 증대시킬 수 있다.The embodiment attempts to reduce the diffraction of the wave function of electrons and holes in the active layer 50, thereby improving the trapping efficiency of carriers, thereby enhancing the internal luminous efficiency. According to the embodiment, the overlap ratio between the wave function of the electron and the wave function of the hole is widened in the well layer of the active layer 50, thereby improving the radiative recombination rate, .

도 10은 도 1의 발광 소자를 이용한 수직형 발광 소자의 예를 나타낸 도면이다. 도 10을 설명함에 있어서, 상기에 개시된 구성과 동일한 부분은 상기에 개시된 실시 예의 설명을 참조하기로 한다.10 is a view showing an example of a vertical light emitting device using the light emitting device of FIG. In describing Fig. 10, the same parts as those described above will be described with reference to the description of the embodiments disclosed above.

도 10을 참조하면, 발광 소자(102)는 제1도전형 반도체층(41) 위에 제1전극(91) 및 제2도전형 반도체층(75) 아래에 복수의 전도층(96,97,98,99)을 갖는 제2전극을 포함한다. 10, the light emitting device 102 includes a first electrode 91 and a plurality of conductive layers 96, 97, and 98 under the second conductive semiconductor layer 75 on the first conductive semiconductor layer 41, , 99).

상기 제2전극은 상기 제2도전형 반도체층(75) 아래에 배치되며, 접촉층(96), 반사층(97), 본딩층(98) 및 지지 부재(99)를 포함한다. 상기 접촉층(96)은 반도체층 예컨대, 제2도전형 반도체층(75)과 접촉된다. 상기 접촉층(96)은 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등과 같은 저 전도성 물질이거나 Ni, Ag의 금속을 이용할 수 있다. 상기 접촉층(96) 아래에 반사층(97)이 배치되며, 상기 반사층(97)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 그 조합으로 구성된 그룹으로부터 선택된 물질로 이루어진 적어도 하나의 층을 포함하는 구조로 형성될 수 있다. 상기 반사층(97)은 상기 제2도전형 반도체층(75) 아래에 접촉될 수 있으며, 이에 대해 한정하지는 않는다.The second electrode is disposed under the second conductive semiconductor layer 75 and includes a contact layer 96, a reflective layer 97, a bonding layer 98, and a support member 99. The contact layer 96 is in contact with the semiconductor layer, for example, the second conductivity type semiconductor layer 75. The contact layer 96 may be made of a low conductive material such as ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, or Ni or Ag. A reflective layer 97 is disposed under the contact layer 96 and the reflective layer 97 is formed of Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, And at least one layer made of a material selected from the group. The reflective layer 97 may be in contact with the second conductive semiconductor layer 75, but the present invention is not limited thereto.

상기 반사층(97) 아래에는 본딩층(98)이 배치되며, 상기 본딩층(98)은 베리어 금속 또는 본딩 금속으로 사용될 수 있으며, 그 물질은 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 및 Ta와 선택적인 합금 중에서 적어도 하나를 포함할 수 있다. A bonding layer 98 is disposed under the reflective layer 97 and the bonding layer 98 may be used as a barrier metal or a bonding metal. The material may be, for example, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag, and Ta and an optional alloy.

상기 제2도전형 반도체층(75)과 제2전극 사이에 채널층(83) 및 전류 블록킹층(85)이 배치된다. A channel layer 83 and a current blocking layer 85 are disposed between the second conductive type semiconductor layer 75 and the second electrode.

상기 채널층(83)은 상기 제2도전형 반도체층(75)의 하면 에지를 따라 형성되며, 링 형상, 루프 형상 또는 프레임 형상으로 형성될 수 있다. 상기 채널층(83)은 투명한 전도성 물질 또는 절연성 물질을 포함하며, 예컨대 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, SiO₂, SiO_x, SiO_xN_y, Si₃N₄, Al₂O₃, TiO₂ 중 적어도 하나를 포함할 수 있다. 상기 채널층(83)의 내측부는 상기 제2도전형 반도체층(75) 아래에 배치되고, 외측부는 상기 발광 구조물의 측면보다 더 외측에 배치된다.The channel layer 83 is formed along the bottom edge of the second conductive semiconductor layer 75, and may be formed in a ring shape, a loop shape, or a frame shape. The channel layer 83 comprises a transparent conductive material or an insulating material, such as ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, SiO _2, SiO _x, SiO _x N _y, Si ₃ N _4, Al ₂ O ₃ , and TiO ₂ . The inner side of the channel layer 83 is disposed below the second conductivity type semiconductor layer 75 and the outer side is disposed further outward than the side surface of the light emitting structure.

상기 전류 블록킹층(85)은 제2도전형 반도체층(75)과 접촉층(96) 또는 반사층(97) 사이에 배치될 수 있다. 상기 전류 블록킹층(85)은 절연물질을 포함하며, 예컨대 SiO₂, SiO_x, SiO_xN_y, Si₃N₄, Al₂O₃, TiO₂중에서 적어도 하나를 포함할 수 있다. 다른 예로서, 상기 전류 블록킹층(85)은 쇼트키 접촉을 위한 금속으로도 형성될 수 있다. The current blocking layer 85 may be disposed between the second conductive semiconductor layer 75 and the contact layer 96 or the reflective layer 97. The current blocking layer 85 may include at least one of SiO ₂ , SiO _x , SiO _x N _y , Si ₃ N ₄ , Al ₂ O ₃ and TiO ₂ . As another example, the current blocking layer 85 may also be formed of a metal for Schottky contact.

상기 전류 블록킹층(85)은 상기 발광 구조물 위에 배치된 제1전극(91)과 상기 발광 구조물의 두께 방향으로 대응되게 배치된다. 상기 전류 블록킹층(85)은 상기 제2전극(96-99)으로부터 공급되는 전류를 차단하여, 다른 경로로 확산시켜 줄 수 있다. 상기 전류 블록킹층(85)은 하나 또는 복수로 배치될 수 있으며, 제1전극(91)과 수직 방향으로 적어도 일부 또는 전 영역이 오버랩될 수 있다. The current blocking layer 85 is disposed to correspond to the first electrode 91 disposed on the light emitting structure and the thickness direction of the light emitting structure. The current blocking layer 85 may cut off the current supplied from the second electrode 96-99 and diffuse it to another path. The current blocking layer 85 may be disposed in one or a plurality of regions, and at least a part of the current blocking layer 85 may overlap the first electrode 91 in the vertical direction.

상기 본딩층(98) 아래에는 지지 부재(99)가 형성되며, 상기 지지 부재(99)는 전도성 부재로 형성될 수 있으며, 그 물질은 구리(Cu-copper), 금(Au-gold), 니켈(Ni-nickel), 몰리브덴(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC 등)와 같은 전도성 물질로 형성될 수 있다. 상기 지지부재(99)는 다른 예로서, 전도성 시트로 구현될 수 있다.A support member 99 is formed under the bonding layer 98 and the support member 99 may be formed of a conductive material such as copper-copper, gold-gold, nickel (Ni-nickel), molybdenum (Mo), copper-tungsten (Cu-W), and carrier wafers (e.g., Si, Ge, GaAs, ZnO, SiC and the like). As another example, the support member 99 may be embodied as a conductive sheet.

여기서, 상기 도 1의 기판은 제거할 수 있다. 상기 기판의 제거 방법은 물리적 방법(예: Laser lift off) 또는/및 화학적 방법(습식 에칭 등)으로 제거할 수 있으며, 상기 제1도전형 반도체층(41)을 노출시켜 준다. 상기 기판이 제거된 방향을 통해 아이솔레이션 에칭을 수행하여, 상기 제1도전형 반도체층(41) 상에 제1전극(91)을 형성하게 된다. Here, the substrate of FIG. 1 can be removed. The substrate may be removed by a physical method such as laser lift off or chemical method such as wet etching to expose the first conductivity type semiconductor layer 41. The first electrode 91 is formed on the first conductive type semiconductor layer 41 by performing the isolation etching through the direction in which the substrate is removed.

상기 제1도전형 반도체층(41)의 상면에는 러프니스와 같은 광 추출 구조(미도시)로 형성될 수 있다. 상기 반도체층의 표면에는 절연층(미도시)이 더 배치될 수 있으며, 이에 대해 한정하지는 않는다. 이에 따라 발광 구조물 위에 제1전극(91) 및 아래에 지지 부재(99)를 갖는 수직형 전극 구조를 갖는 발광 소자(102)가 제조될 수 있다.The upper surface of the first conductive semiconductor layer 41 may be formed with a light extraction structure (not shown) such as a roughness. An insulating layer (not shown) may be further disposed on the surface of the semiconductor layer, but the present invention is not limited thereto. Accordingly, the light emitting device 102 having a vertical electrode structure having the first electrode 91 and the supporting member 99 under the light emitting structure can be manufactured.

실시예는 활성층(50)에서의 전자와 정공의 파동 함수의 회절을 저감하여 캐리어의 트랩 효율을 개선하여 내부 발광효율을 증대시킬 수 있는 발광 소자를 제공하고자 한다. 실시예에 의하면 활성층(50)의 우물층에서 전자의 파동함수(wave function)와 정공의 파동함수의 오버랩(overlap) 비율을 넓힘으로써 발광 재결합률(radiative recombination rate)을 향상시켜 내부 발광효율을 증대시킬 수 있다.
The embodiment attempts to reduce the diffraction of the wave function of electrons and holes in the active layer 50, thereby improving the trapping efficiency of carriers, thereby enhancing the internal luminous efficiency. According to the embodiment, the overlap ratio between the wave function of the electron and the wave function of the hole is widened in the well layer of the active layer 50, thereby improving the radiative recombination rate, .

도 11은 실시 예와 비교 예의 활성층의 각 우물층의 정공 분포를 비교한 도면이다.Fig. 11 is a diagram comparing the hole distributions of the well layers of the active layer of the example and the comparative example.

도 11과 같이, 실시 예의 활성층은 비교 예에 비해, P형 반도체층(p측)에 가장 가까운 우물층보다 p측으로부터 먼 우물층에서 정공의 농도가 더 높게 나타남을 알 수 있다. 또한 제1클래드층 또는 제1도전형 반도체층인 n측에 가까운 우물층일수록 비교 예와 정공 농도 차이가 더 커짐을 알 수 있다. As shown in Fig. 11, it can be seen that the concentration of holes in the active layer of the embodiment is higher in the well layer farther from the p side than the well layer closest to the p-type semiconductor layer (p side), as compared with the comparative example. It can also be seen that the difference in hole concentration between the first cladding layer and the well layer closer to the n-side, which is the first conductivity type semiconductor layer, is larger than that of the comparative example.

도 12는 실시 예와 비교 예의 활성층에서의 각 우물층의 재 결합 분포를 비교한 도면이다. 도 12와 같이, 실시 예의 활성층은 비교 예에 비해, p형 반도체층에 인접한 제2우물층 보다는 n측 반도체층에 인접한 우물층 즉, 제1 및 제3우물층, 또는 제1, 3 및 4우물층에서 재 결합 분포가 개선됨을 알 수 있다.Fig. 12 is a diagram comparing the re-bond distribution of each well layer in the active layer of the example and the comparative example. As shown in Fig. 12, the active layer of the embodiment has a well layer adjacent to the n-side semiconductor layer, that is, first and third well layers, or first, third and fourth well layers adjacent to the p- It can be seen that the recombination distribution is improved in the well layer.

도 13은 실시 예와 비교 예의 활성층에서의 내부 양자 효율을 비교한 도면이다. 도 13을 참조하면, 실시 예의 활성층은 내부 양자 효율(IQE)이 비교 예에 비해, 전류 증가에 따라 개선됨을 알 수 있다. 또한 실시 예의 활성층은 전류 증가에 따른 내부 양자 효율의 드롭 비율(droop ratio)이 비교 예에 비해 줄어들 수 있다.Fig. 13 is a diagram comparing internal quantum efficiencies in the active layers of Examples and Comparative Examples. Fig. Referring to FIG. 13, it can be seen that the internal quantum efficiency (IQE) of the active layer of the embodiment is improved with increasing current as compared with the comparative example. Also, in the active layer of the embodiment, the droop ratio of the internal quantum efficiency as the current increases can be reduced as compared with the comparative example.

도 14는 실시 예와 비교 예의 활성층에서의 외부 양자 효율을 비교한 도면이다. 도 15는 도 11의 부분 확대도이다. 도 14 및 도 15와 같이, 전류 밀도에 따른 활성층의 외부 양자 효율은 비교 예에 비해 개선됨을 알 수 있다. 실시 예는 전류 밀도가 증가할수록 비교 예에 비해 외부 양자 효율이 개선됨을 알 수 있다.
14 is a diagram comparing external quantum efficiencies in the active layers of the example and the comparative example. 15 is a partially enlarged view of Fig. As shown in FIGS. 14 and 15, the external quantum efficiency of the active layer according to the current density is improved as compared with the comparative example. It can be seen that the external quantum efficiency is improved as compared with the comparative example as the current density increases.

<발광 소자 패키지>&Lt; Light emitting device package &

도 16은 도 9의 발광 소자를 갖는 발광소자 패키지를 나타낸 도면이다. 16 is a view showing a light emitting device package having the light emitting element of FIG.

도 16을 참조하면, 발광소자 패키지(200)는 몸체(221)와, 상기 몸체(221)에 적어도 일부가 배치된 제1 리드전극(211) 및 제2 리드전극(213)과, 상기 몸체(221) 상에 상기 제1 리드전극(211) 및 제2 리드전극(213)과 전기적으로 연결되는 상기 발광 소자(101)를 포함한다.16, the light emitting device package 200 includes a body 221, a first lead electrode 211 and a second lead electrode 213 at least partially disposed on the body 221, And the light emitting element 101 is electrically connected to the first lead electrode 211 and the second lead electrode 213 on the first and second lead electrodes 221 and 221.

상기 몸체(221)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있다. 상기 몸체(221)는 위에서 볼 때 내부에 캐비티(cavity)(225) 및 상기 캐비티(225)의 둘레에는 캐비티 바닥에 대해 경사진 면으로 형성될 수 있다. The body 221 may be formed of a silicon material, a synthetic resin material, or a metal material. The body 221 may be formed as a cavity 225 in the top view and an inclined surface with respect to the bottom of the cavity around the cavity 225 as viewed from above.

상기 제1 리드전극(211) 및 상기 제2 리드전극(213)은 서로 전기적으로 분리되며, 상기 몸체(221) 내부를 관통하도록 형성될 수 있다. 즉, 상기 제1 리드전극(211) 및 상기 제2 리드전극(213)은 일부는 상기 캐비티(225) 내부에 배치되고, 다른 부분은 상기 몸체(221)의 외부에 배치될 수 있다. The first lead electrode 211 and the second lead electrode 213 may be electrically separated from each other and penetrate the body 221. That is, the first lead electrode 211 and the second lead electrode 213 may be partially disposed inside the cavity 225 and the other portion may be disposed outside the body 221.

상기 제1 리드전극(211) 및 제2 리드전극(213)은 상기 발광 소자(101)에 전원을 공급하고, 상기 발광 소자(101)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광 소자(101)에서 발생된 열을 외부로 배출시키는 기능을 할 수도 있다. 상기 제1 및 제2리드 전극(211,213)은 금속 재질로 형성될 수 있으며, 간극부(223)에 의해 분리된다.The first lead electrode 211 and the second lead electrode 213 may supply power to the light emitting device 101 and increase the light efficiency by reflecting the light generated from the light emitting device 101, And may also function to discharge heat generated in the light emitting device 101 to the outside. The first and second lead electrodes 211 and 213 may be formed of a metal material and are separated by a gap portion 223.

상기 발광 소자(101)는 상기 몸체(221) 상에 설치되거나 상기 제1 리드전극(211) 또는/및 제2 리드전극(213) 상에 설치될 수 있다. The light emitting device 101 may be mounted on the body 221 or on the first lead electrode 211 and / or the second lead electrode 213.

상기 발광 소자(101)는 제1와이어(242)로 상기 제1 리드전극(211)과 연결되며, 제2와이어(243)로 제2 리드전극(213)과 연결될 수 있으며, 이에 한정되지 않는다. The light emitting device 101 may be connected to the first lead electrode 211 by a first wire 242 and may be connected to a second lead electrode 213 by a second wire 243.

상기 캐비티(225) 상에는 몰딩 부재(231) 또는 투명 윈도우가 배치될 수 있다. 상기 몰딩 부재(231)는 실리콘 또는 에폭시와 같은 수지 재질을 포함하며, 내부에 형광체를 포함할 수 있다. 상기 형광체는 발광 소자(101)로부터 방출된 일부 광의 파장을 변환시켜 줄 수 있다. 상기 투명 윈도우는 글라스 재질을 포함할 수 있으며, 상기 발광 소자(101)과 이격되게 배치될 수 있다. A molding member 231 or a transparent window may be disposed on the cavity 225. The molding member 231 may include a resin material such as silicone or epoxy, and may include a fluorescent material therein. The phosphor may convert the wavelength of some light emitted from the light emitting element 101. The transparent window may include a glass material and may be spaced apart from the light emitting device 101.

상기 캐비티(225) 상에는 광학 렌즈가 더 배치될 수 있으며, 이에 대해 한정하지는 않는다.
An optical lens may be further disposed on the cavity 225, but the present invention is not limited thereto.

실시 예에 따른 발광 소자 또는 발광 소자 패키지는 복수개가 기판 상에 어레이되며, 상기 발광 소자 또는 발광 소자 패키지에서 방출되는 광의 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트, 형광 시트 등이 배치될 수 있다. 이러한 발광 소자 또는 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능하거나 조명 유닛으로 기능할 수 있으며, 예를 들어, 조명 시스템은 백라이트 유닛, 조명 유닛, 지시 장치, 램프, 가로등을 포함할 수 있다. A light guide plate, a prism sheet, a diffusion sheet, a fluorescent sheet, and the like, which are optical members, are disposed on a path of light emitted from the light emitting device or the light emitting device package . The light emitting device or the light emitting device package, the substrate, and the optical member may function as a backlight unit or function as a lighting unit. For example, the lighting system may include a backlight unit, a lighting unit, a pointing device, a lamp, .

실시예에 따른 발광 소자, 발광 소자 패키지 및 조명시스템에 의하면 발광 재결합률(radiative recombination rate)을 향상시켜 내부 발광효율을 증대시킬 수 있다.According to the light emitting device, the light emitting device package, and the illumination system according to the embodiment, the radiative recombination rate can be improved to increase the internal light emitting efficiency.

이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.The features, structures, effects and the like described in the embodiments are included in at least one embodiment of the present invention and are not necessarily limited to only one embodiment. Furthermore, the features, structures, effects and the like illustrated in the embodiments can be combined and modified by other persons skilled in the art to which the embodiments belong. Therefore, it should be understood that the present invention is not limited to these combinations and modifications.

또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is clearly understood that the same is by way of illustration and example only and is not to be taken by way of illustration, It can be seen that various modifications and applications are possible. For example, each component specifically shown in the embodiments can be modified and implemented. It is to be understood that all changes and modifications that come within the meaning and range of equivalency of the claims are therefore intended to be embraced therein.

21: 기판 31: 버퍼층
41: 제1도전형 반도체층 43: 제1클래드층
50: 활성층 5,51,52,53: 장벽층
6,61,62,64,64: 우물층 71: 전자 차단 구조층
75: 제2도전형 반도체층21: substrate 31: buffer layer
41: first conductivity type semiconductor layer 43: first cladding layer
50: active layer 5,51,52,53: barrier layer
6, 61, 62, 64, 64: a well layer 71:
75: second conductive type semiconductor layer

Claims

A first conductivity type semiconductor layer and a second conductivity type semiconductor layer; And
An active layer between the first conductive semiconductor layer and the second conductive semiconductor layer;
And an electron blocking layer between the second conductivity type semiconductor layer and the active layer,
Wherein the active layer comprises a plurality of well layers and a plurality of barrier layers,
Wherein the plurality of well layers have a band gap narrower than a band gap of the barrier layer,
Wherein the plurality of well layers include a first well layer closest to the first conductivity type semiconductor layer; A second well layer closest to the second conductivity type semiconductor layer; And a plurality of third well layers between the first and second well layers,
The first well layer having a narrowest first band gap in the active layer,
The second well layer having a second largest band gap in the well layer,
Wherein the plurality of third well layers have a band gap larger than the first band gap and narrower than the second band gap.

The method according to claim 1,
Wherein the plurality of third well layers have different band gaps.

3. The method of claim 2,
And the band gaps of the plurality of third well layers are gradually widened away from the first well layer.

3. The method of claim 2,
Wherein a bandgap of the plurality of third well layers is gradually widened closer to the second well layer.

5. The method according to any one of claims 2 to 4,
Wherein the plurality of well layers comprise indium (In)
And the first to third well layers are formed such that the composition of the indium is gradually decreased toward the second conductivity type semiconductor layer.

5. The method according to any one of claims 2 to 4,
Wherein the plurality of well layers comprise aluminum,
Wherein the first to third well layers are formed in such a manner that the composition of the aluminum is gradually decreased as the first to third well layers are adjacent to the second conductivity type semiconductor layer.

5. The method according to any one of claims 2 to 4,
Wherein the plurality of well layers comprise indium,
Wherein a difference in composition of indium between adjacent well layers in said plurality of well layers has the same difference.

5. The method according to any one of claims 2 to 4,
Wherein each of the first through third well layers has a band gap widened in grade.

5. The method according to any one of claims 2 to 4,
Wherein the active layer emits at least one peak wavelength of blue, green, red, or ultraviolet light.

5. The method according to any one of claims 2 to 4,
The indium composition of the Mth well layer of the plurality of well layers may be,
A - [(AB) / n] x (M-1)] + [Delta] d,
A is the indium composition of the first well layer (A > 0)
B is the indium composition of the second well layer (B > 0)
N is the total number of well layers,
Wherein M is an integer,
And d is a variable that varies depending on the total number of well layers.

5. The method according to any one of claims 2 to 4,
Wherein the first conductive semiconductor layer includes an n-type semiconductor layer,
And the second conductive semiconductor layer includes a p-type semiconductor layer.

5. The method according to any one of claims 2 to 4,
Wherein the active layer comprises at least one of an n-type and a p-type dopant.

5. The method according to any one of claims 2 to 4,
Wherein a bandgap of the electron blocking layer is smaller than a difference between a band gap of the second well layer and a band gap of the third well layer.

A light emitting device according to any one of claims 1 to 4;
A body having a cavity in which the light emitting element is disposed; And
And a lead electrode electrically connected to the light emitting element in the body.