KR20160150302A - A power supply circuit system using a negative threshold five-terminal NMOS FET device with multiple step connection for power RF - Google Patents

A power supply circuit system using a negative threshold five-terminal NMOS FET device with multiple step connection for power RF Download PDF

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Abstract

A voltage converting apparatus for converting from high voltage of an alternating current and direct current power source to low voltage of a direct current power source does not have a configuration of an additional common transformer circuit and a configuration of a Zener diode device, and has a configuration of a depletion N-type metal oxide semiconductor (NMOS) field effect transistor (FET) having properties of voltage between negative gate sources (negative Vgs), that is including a negative threshold voltage five-terminal NMOS FET device. Accordingly, a low cost circuit can be realized by removing a configuration of a common transformer circuit (100) and a circuit area of a Zener diode (104) to remove an area occupied in the common transformer circuit (100) and the circuit area of the Zener diode (104).

Description

전력 RF 다단계 연결 음의 문턱전압 5-단자 엔모스 트랜지스터 소자를 이용한 전력 공급 회로 장치 {A power supply circuit system using a negative threshold five-terminal NMOS FET device with multiple step connection for power RF}TECHNICAL FIELD [0001] The present invention relates to a power supply circuit device using a 5-terminal NMOS transistor element, and a power supply circuit device using the NMOS FET device with a multi-step connection for power RF,

고 전압의 교류 및 직류 전원에서 저 전압의 직류 전원으로 변환하는 전압 변환 장치에 있어서, 통상 변압 회로(100) 및 제너 다이오드(Zener diode)(104)회로 영역의 구성을 제거하여 통상 변압 회로(100) 및 제너 다이오드(Zener diode)(104)회로 영역에서 차지하는 면적을 제거하여 저 비용 회로의 구현과 대기 및 동작 전력 손실을 차단하여 대기 및 동작 전원 공급 상태에서 전력 소모가 없는 회로의 구현이 가능하게 하는 것을 특징으로 하고, 음의 문턱전압 엔모스 트랜지스터 소자를 이용하여 프리 전압(free voltage) 동작 구현이 가능하게 하는 전력 공급 회로 장치에 관한 기술이다. (EN) A voltage converting apparatus for converting a high voltage alternating current and a direct current power source into a low voltage direct current power source, the constitution of the circuit region of the transformer circuit (100) and the zener diode (104) ) And zener diode (104) circuit area, thereby realizing a low-cost circuit and preventing standby and operation power loss, thereby realizing a circuit without power consumption in standby and operation power supply state And a power supply circuit device capable of implementing a free voltage operation using a negative threshold voltage emmos transistor element.

고 전압의 교류 전원에서 저 전압의 직류 전원으로 변환하는 전압 변환 장치에 있어서 통상 변압 회로(100)는 회로의 구성에 많은 면적과 비용을 유발하는 회로 영역이 된다. In a voltage converting apparatus for converting a high voltage AC power source to a low voltage DC power source, the normal voltage transforming circuit 100 is a circuit region causing a large area and cost in the circuit configuration.

따라서 저 비용의 회로를 구성하는데 있어서 방해 요인으로 작용하게 된다. 한편, 제너 다이오드(Zener diode)(104)회로 영역은 정 전압의 출력 전압 특성을 확보하기 위해 정류 회로(102)의 출력 단자에 병렬로 배치하여 사용하게 된다. Therefore, it becomes an obstacle factor in constructing a low cost circuit. On the other hand, the circuit region of the Zener diode 104 is arranged in parallel with the output terminal of the rectifying circuit 102 in order to secure the output voltage characteristic of the constant voltage.

이때 대기 혹은 동작 전원 공급 상태에서 제너 다이오드(Zener diode)(104)에 일정 전류를 흐르게 하여 출력 전압에서 정 전압의 출력 전압 특성을 확보하는 동작을 특징으로 하게 된다. 따라서 대기 혹은 동작 전원 공급 상태에서 일정한 대기 혹은 동작 공급 전력의 손실이 발생하게 된다. At this time, a constant current is allowed to flow through the Zener diode 104 in the standby or operating power supply state, thereby securing the output voltage characteristic of the constant voltage from the output voltage. Therefore, a certain amount of standby or operation power is lost in standby or operating power supply.

이러한 문제점을 해결하여 대기 및 동작 전원 공급 상태에서 전력 손실이 없는 회로의 구성이 필요하게 된다. 특히 에너지 절약 측면에서 대기 상태에서 전력 손실이 없는 회로의 구성이 절실하게 필요하게 된다.In order to solve such a problem, it is necessary to construct a circuit without power loss in standby and operation power supply states. Particularly, in terms of energy saving, a circuit configuration without power loss in a standby state is desperately needed.

또한, 자동차 전원과 같은 직류 전원의 전압을 저 전압으로 변환시에도 상기와 같은 동일한 특성의 회로가 요구된다.In addition, a circuit having the same characteristics as described above is also required when converting the voltage of the DC power source such as the automobile power supply to a low voltage.

최근에는 통신 분야의 system transients와 lightning-induced transients로부터 시스템을 보호해주는 써지 보호 역할과, 이동 통신 단말기, 노트북 PC, 전자수첩, PDA등의 정전 기에 대하여 회로를 보호해주는 ESD(electrostatic discharge) protection의 역할로서 PN 바리스터(Varistor)가 필요하다.In recent years, the role of surge protection to protect the system from system transients and lightning-induced transients in the field of communication and ESD (electrostatic discharge) protection to protect circuits against static electricity in mobile communication terminals, notebook PCs, A PN varistor is required.

각종 정보기기, 제어기기 등 전기를 사용하는 제품에 갑작스런 전압의 변화(surge) 가전제품에 대한 기기 손상을 방지하기 위한 써지 흡수소자로서 사용 된다. 또한 발전소, 변전소, 송전소 같은 전력 기기 분야에서 낙뢰로부터 설비를 안전하게 보호하기 위한 전력용 피뢰기의 핵심 소자에 이르기까지 다양한 부분에 사용된다. It is used as a surge absorbing element to prevent a sudden change in voltage (surge) to appliances such as various information devices and control devices. It is used in various parts ranging from power devices such as power plants, substations, and power stations to the core devices of lightning arresters for safeguarding equipment from lightning strikes.

이에 따라 이들 장비에 발생하는 전원서지, 낙뇌서지 등으로부터 시스템을 보호하기 위한 필요성이 그 어느 때보다도 강하게 요구되고 있다.Accordingly, there is a strong demand for protecting the system from power surges, ridiculous surges, and the like that occur in these devices.

전력 계통에 설치되는 전자기기들을 이러한 과도 외부 서지로부터 파괴, 또는 오동작하지 않도록 서지를 차단하기 위해서는 서지 보호 장치(Surge Protection Device : SPD, Voltage Transient Management System : VTMS, or Transient Voltage Surge Suppressor : TVSS)를 설치하여야 한다.A surge protection device (SPD, VTMS, or Transient Voltage Surge Suppressor: TVSS) is used in order to prevent surges from destroying or malfunctioning electronic equipment installed in the power system from such transient external surges. Should be installed.

본 발명의 실시예는 다음과 같은 특징을 갖는다. The embodiment of the present invention has the following features.

첫째, 통상 변압 회로(100) 및 제너 다이오드(Zener diode)(104)회로 영역의 구성을 제거하여 통상 변압 회로(100) 및 제너 다이오드(Zener diode)(104)회로 영역에서 차지하는 면적을 제거하여 저 비용 회로의 구현이 가능하게 하는 특징을 갖는다. First, the circuit area of the normal transformer circuit 100 and the zener diode 104 is removed to remove the area occupied in the circuit area of the transformer circuit 100 and the zener diode 104, Which makes it possible to implement a cost circuit.

둘째, 통상 변압 회로(100) 및 제너 다이오드(Zener diode)(104)회로 영역의 구성을 제거하여 대기 및 동작 전력 손실을 차단하여 대기 및 동작 전원 공급 상태에서 전력 소모가 없는 회로의 구현이 가능하도록 하는 특징을 갖는다. Second, by eliminating the configuration of the circuit region of the normal transformer circuit 100 and the zener diode 104, it is possible to realize a circuit free from power consumption in standby and operation power supply state by interrupting standby and operation power loss .

셋째, 음의 문턱 전압(negative threshold Vt) 디플리션 엔모스(depletion NMOS(N-type metal oxide semiconductor)) 전계 효과 트랜지스터(FET(field effect transistor)) 임계 고 전압(약 1000V 이상) 공급 전원 영역까지 프리 전압(free voltage) 동작 구현이 가능하게 하는 특징을 갖는다.Third, a negative threshold Vt depletion NMOS (N-type metal oxide semiconductor) field effect transistor (FET) critical high voltage (about 1000V or higher) A free voltage operation can be realized.

넷째, 음의 문턱 전압(negative threshold Vt) 즉, 음의 게이트 소스간의 전압(negative Vgs) 특성을 갖는 디플리션 엔모스(depletion NMOS(N-type metal oxide semiconductor)) 전계 효과 트랜지스터(FET(field effect transistor))의 구성, 즉, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 소자를 포함함을 특징으로 하여 회로의 동작 특성에서 안정적 동작 구현이 가능하게 하는 특징을 갖는다. Fourth, a depletion NMOS (N-type metal oxide semiconductor) field effect transistor (FET) having a negative threshold Vt, that is, a negative Vgs characteristic, effect transistors, i.e., elements of a negative threshold 5-terminal NMOS FET, to enable stable operation in the operational characteristics of the circuit. .

다섯째, 자동차 전원과 같은 직류 전원의 전압을 저 전압의 직류 전압으로 변환시에도 동일한 회로를 이용하여 구현이 가능하게 하는 특징을 갖는다. Fifth, even when the voltage of the DC power source such as the automobile power source is converted into the DC voltage of the low voltage, the same circuit can be used to implement it.

여섯째, 전원서지, 낙뇌서지, 및 ESD(electrostatic discharge) protection의 역할로서 PN 바리스터(Varistor) 기능의 구현이 가능하게 하는 특징을 갖는다.Sixth, it is possible to realize the function of PN varistor as the role of power surge, Brain Brain surge, and electrostatic discharge (ESD) protection.

일곱째, N 개의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 Step 연결 방법으로 구성하면 Vgs의 N 배수 개의 전압 값과 최종 단에서는 Vgs의 N 배수의 전압 구현이 가능하게 하는 특징을 갖는다.Seventh, when N negative threshold voltage 5-terminal NMOS FETs are constructed by the step connection method, the voltage of N times of Vgs and the voltage of N times of Vgs at the final stage are realized. . ≪ / RTI >

여덟째, N 배수의 전압을 제어 회로의 전원으로 사용해서 높은 전압으로 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 게이트(Gate) 전압을 제어하여 RF 전력 증폭(Power RF) 구현이 가능하게 하는 특징을 갖는다.Eighth, by using N times of voltage as the power source of the control circuit, the gate voltage of negative threshold 5-terminal NMOS FET is controlled at a high voltage, Power RF).

고 전압의 교류 및 직류 전원에서 저 전압의 직류 전원으로 변환하는 전압 변환 장치에 있어서, 통상 변압 회로(100)의 구성을 제거하여 통상 변압 회로(100) 구성에서 차지하는 많은 면적과 전력 소모를 절약 하여 저 비용의 회로를 구성할 수 있도록 하는 것을 특징으로 한다. 또한, 제너 다이오드(Zener diode)(104) 회로 영역의 구성을 제거하여 제너 다이오드(Zener diode)(104) 회로 영역에서 차지하는 면적과 대기 및 동작 전력 소모를 차단하여 저 비용의 회로를 구성할 수 있도록 하는 것과 대기 및 동작 전원 공급 상태에서 전력 손실이 없는 회로의 구현이 가능하게 하는 것을 특징으로 한다. A voltage converting apparatus for converting a high-voltage alternating current and a direct-current power source into a low-voltage direct-current power source, the configuration of the transformer circuit 100 is usually removed to save a large area and power consumption in the constitution of the transformer circuit 100 So that a low-cost circuit can be constituted. In addition, the structure of the Zener diode 104 circuit area is removed to reduce the area occupied in the circuit area of the Zener diode 104, and the standby and operation power consumption, And to realize a circuit without power loss in standby and operation power supply states.

또한 고 전압의 교류 및 직류 전원의 입력 전압은 넓은 전압 범위에 걸쳐서 동작해야 하기 때문에 모든 전압 동작 범위에서 동일한 출력 전압 특성을 유지할 수 있는 동작 특성이 요구되는데, 본 발명은 이러한 동작 특성을 만족할 수 있는 프리 전압(free voltage) 동작 특성을 나타냄을 특징으로 한다.In addition, since the input voltage of the high voltage AC and DC power supplies must operate over a wide voltage range, it is required to have such an operating characteristic that the same output voltage characteristics can be maintained in all voltage operating ranges. And a free voltage operation characteristic.

교류 및 직류 전원에서 직류 전원의 전압으로 변환하는 전압 변환 장치에 있어서 음의 문턱 전압(negative threshold voltage) 즉, 음의 게이트 소스간의 전압(negative Vgs) 특성을 갖는 디플리션 엔모스(depletion NMOS) 전계 효과 트랜지스터(FET: field effect transistor)의 구성, 즉, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 구성을 포함함을 특징으로 한다. 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)는 드레인(drain:D), 게이트(gate:G), 소스(source:S), 바디(body:B) 및 P-기판(P-substrate: P-Sub)의 5-단자로 구성됨을 특징으로 한다. 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 문턱 전압(Vt:Vgs)은 예를 들어, -1V, -2V, -3V, -4V 등의 음의 값을 갖는 것을 특징으로 한다. 게이트(gate:G)와 P-기판(P-substrate:P-sub)는 접지 단자, 드레인(drain:D)은 전압 변환 전의 전원이 입력되는 단자, 소스(source:S)은 전압 변환 후의 Step-1 전력 공급 단자로 각각 연결되어 사용된다.A depletion NMOS transistor having a negative threshold voltage, that is, a voltage between negative gate sources (negative Vgs), in a voltage converter for converting AC and DC power to a voltage of a DC power source, Includes a configuration of a field effect transistor (FET), that is, a configuration of a negative threshold 5-terminal NMOS FET. The negative threshold 5-terminal NMOS FET includes a drain D, a gate G, a source S, a body B, And a 5-terminal of a P-substrate (P-substrate). The threshold voltage (Vt: Vgs) of the negative threshold 5-terminal NMOS FET may be a negative value such as -1V, -2V, -3V, -4V, . The gate is connected to the ground terminal of the P-substrate and the drain D is connected to the terminal to which power is supplied before the voltage conversion. -1 power supply terminal, respectively.

이상에서 설명한 바와 같이, 본 발명의 실시예는 다음과 같은 효과를 갖는다. As described above, the embodiment of the present invention has the following effects.

첫째, 통상 변압 회로(100) 및 제너 다이오드(Zener diode)(104)회로 영역의 구성을 제거하여 통상 변압 회로(100) 및 제너 다이오드(Zener diode)(104)회로 영역에서 차지하는 면적을 제거하여 저 비용 회로의 구현이 가능하도록 한다. First, the circuit area of the normal transformer circuit 100 and the zener diode 104 is removed to remove the area occupied in the circuit area of the transformer circuit 100 and the zener diode 104, Thereby enabling implementation of a cost circuit.

둘째, 통상 변압 회로(100) 및 제너 다이오드(Zener diode)(104)회로 영역의 구성을 제거하여 대기 및 동작 전력 손실을 차단하여 대기 및 동작 전원 공급 상태에서 전력 소모가 없는 회로의 구현이 가능하도록 한다. Second, by eliminating the configuration of the circuit region of the normal transformer circuit 100 and the zener diode 104, it is possible to realize a circuit free from power consumption in standby and operation power supply state by interrupting standby and operation power loss do.

셋째, 고 전압의 교류 및 직류 전원의 입력 전압은 넓은 전압 범위에 걸쳐서 동작해야 하기 때문에 모든 전압 동작 범위에서 동일한 출력 전압 특성을 유지할 수 있는 동작 특성이 요구되는데, 본 발명은 이러한 동작 특성을 만족할 수 있는 고 전압(약 1000V 이상) 공급 전원 영역까지 프리 전압(free voltage) 동작 특성을 나타냄을 특징으로 하는 효과를 제공한다. Third, the input voltage of AC and DC power supplies of high voltage must operate over a wide voltage range. Therefore, it is required to have such an operating characteristic that the same output voltage characteristics can be maintained in all voltage operating ranges. (About 1000 V or more) power supply voltage range.

넷째, 음의 문턱 전압(negative threshold Vt) 즉, 음의 게이트 소스간의 전압(negative Vgs) 특성을 갖는 디플리션 엔모스(depletion NMOS(N-type metal oxide semiconductor) 전계 효과 트랜지스터(FET(field effect transistor))의 구성, 즉, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 소자를 포함함을 특징으로 하여 회로의 동작 특성에서 안정적 동작 구현이 가능할 수 있도록 하는 효과를 제공한다.Fourth, a depletion NMOS (N-type metal oxide semiconductor) field effect transistor (FET) having a negative threshold Vt, that is, a negative Vgs characteristic, transistor, or a negative threshold 5-terminal NMOS FET), so that a stable operation can be realized in the operational characteristics of the circuit. Effect.

다섯째, 자동차 전원과 같은 직류 전원의 전압을 저 전압의 직류 전압으로 변환시에도 동일한 회로를 이용하여 구현이 가능함을 특징으로 하는 효과를 제공한다. Fifth, the same circuit can be used to convert a voltage of a DC power source such as a vehicle power source into a DC voltage of a low voltage.

여섯째 전원서지, 낙뇌서지, 및 ESD(electrostatic discharge) protection의 역할로서 PN 바리스터(Varistor) 기능의 구현이 가능함을 특징으로 하는 효과를 제공한다. Sixth, it is possible to implement a PN varistor function as a role of power surge, rational brace, and electrostatic discharge (ESD) protection.

일곱째, N 개의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 Step 연결 방법으로 구성하면 Vgs의 N 배수 개의 전압 값과 최종 단에서는 Vgs의 N 배수의 전압 구현이 가능함을 특징으로 하는 효과를 제공한다.Seventh, when N negative threshold voltage 5-terminal NMOS FETs are constructed by the step connection method, the voltage of N times of Vgs and the voltage of N times of Vgs at the final stage are realized. The present invention provides an effect that is feasible.

여덟째, N 배수의 전압을 제어 회로의 전원으로 사용해서 높은 전압으로 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 게이트(Gate) 전압을 제어하여 RF 전력 증폭(Power RF) 구현이 가능함을 특징으로 하는 효과를 제공한다.Eighth, by using N times of voltage as the power source of the control circuit, the gate voltage of negative threshold 5-terminal NMOS FET is controlled at a high voltage, Power RF) is possible.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. It will be apparent to those skilled in the art that various modifications, additions, and substitutions are possible, and that various modifications, additions and substitutions are possible, within the spirit and scope of the appended claims. As shown in Fig.

도 1은 통상의 변압 회로와 제너 다이오드(Zener diode)를 이용한 전압 변환 회로의 구성도.
도 2는 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 단자 구성도.
도 3은 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 동작 특성도.
도 4는 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 RF 전력 증폭(Power RF) 전압 변환 회로의 구성도.
도 5는 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 RF 전력 증폭(Power RF) 전압 변환 회로의 동작 파형도.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a configuration diagram of a voltage conversion circuit using a normal transformer circuit and a zener diode; Fig.
2 is a terminal block diagram of a negative threshold 5-terminal NMOS FET of the present invention.
3 is an operational characteristic diagram of a negative threshold 5-terminal NMOS FET of the present invention.
4 is a configuration diagram of an RF power amplification (power RF) voltage conversion circuit using a negative threshold voltage 5-terminal NMOS FET of the present invention.
5 is an operational waveform diagram of an RF power amplification (Voltage RF) voltage conversion circuit using a negative threshold 5-terminal NMOS FET of the present invention.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 통상의 변압 회로와 제너 다이오드(Zener diode)를 이용한 전압 변환 회로의 구성도이다.1 is a configuration diagram of a voltage conversion circuit using a normal transformer circuit and a zener diode.

교류 입력 전원(100)에서 저 전압의 직류 전원의 전압으로 변환하는 전압 변환 장치에 있어서 통상 변압회로(101), 정류 회로(102), 및 제너 다이오드(Zener diode)(104)의 회로 영역으로 구성된다. 통상 변압 회로(100)는 고 전압의 입력 전원을 저 전압으로 변환하는 회로 영역이다. A rectifying circuit 102 and a zener diode 104 in a voltage converting apparatus for converting an AC input power supply 100 into a low voltage DC power supply voltage do. The transformer circuit 100 is a circuit region for converting a high voltage input power source to a low voltage.

정류 회로(102)는 교류 전원을 직류 전원으로 변환하는 반파 혹은 전파 정류 다이오드로 구성된 회로 영역이다. 통상 변압 회로(100)는 회로의 구성에 많은 면적과 비용을 유발하는 회로 영역이 된다. The rectifying circuit 102 is a circuit region composed of a half-wave or full-wave rectifying diode for converting an AC power source to a DC power source. The transformer circuit 100 is usually a circuit area that causes a large area and cost in the construction of the circuit.

따라서 저 비용의 회로를 구성하는데 있어서 방해 요인으로 작용하게 된다.Therefore, it becomes an obstacle factor in constructing a low cost circuit.

한편, 제너 다이오드(Zener diode)(104)회로 영역은 정 전압의 출력 전압 특성을 확보하기 위해 정류 회로(102)의 출력 단자(103)에 병렬로 배치하여 사용하게 된다. On the other hand, the circuit region of the Zener diode 104 is arranged in parallel with the output terminal 103 of the rectifying circuit 102 in order to secure the output voltage characteristic of the constant voltage.

정류 회로(102)의 출력 단자(103)는 최종 출력 Step-1 전력 공급 단자(105)로 사용된다.The output terminal 103 of the rectifying circuit 102 is used as the final output Step-1 power supply terminal 105. [

이때 대기 혹은 동작 전원 공급 상태에서 제너 다이오드(Zener diode)에 일정 전류를 흐르게 하여 출력 전압에서 정 전압의 출력 전압 특성을 확보하게 된다. 따라서 대기 혹은 동작 전원 공급 상태에서 일정한 대기 혹은 동작 공급 전력의 손실이 발생하게 된다.At this time, a constant current flows to the Zener diode in the standby or operating power supply state, thereby securing the output voltage characteristic of the constant voltage from the output voltage. Therefore, a certain amount of standby or operation power is lost in standby or operating power supply.

도 2는 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 단자 구성도이다. 2 is a terminal block diagram of a negative threshold 5-terminal NMOS FET of the present invention.

음의 문턱 전압(negative threshold Vt) 즉, 음의 게이트 소스간의 전압(negative Vgs) 특성을 갖는 디플리션 엔모스(depletion NMOS) 전계 효과 트랜지스터(FET: field effect transistor)의 구성, 즉, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 구성을 포함함을 특징으로 한다. A configuration of a depletion NMOS field effect transistor (FET) having a negative threshold voltage Vt, that is, a voltage between negative gate sources (negative Vgs) And a configuration of a threshold voltage 5-terminal NMOS FET.

상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)는 드레인(drain:D), 게이트(gate:G), 소스(source:S), 바디(body:B) 및 P-기판(P-substrate: P-sub)의 5-단자로 구성됨을 특징으로 한다. The negative threshold 5-terminal NMOS FET includes a drain D, a gate G, a source S, a body B, And a 5-terminal of a P-substrate (P-substrate).

상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 문턱 전압(Vt:Vgs)은 예를 들어, -1V, -2V, -3V, -4V 등의 음의 값을 갖는 것을 특징으로 한다.The threshold voltage (Vt: Vgs) of the negative threshold 5-terminal NMOS FET may be a negative value such as -1V, -2V, -3V, -4V, .

상기의 상기 바디(body:B) 단자는 설계적 선택 방법에 따라 다음과 같이 0V의 접지 전압 전압을 공급하기 위한 공통의 접지 단자에 연결하는 첫 번째 방법과 상기 소스(source:S) 단자에 연결되어 출력 단자로 사용되는 두 번째 연결 방법이 가능하다.The body (B) terminal may be connected to a common ground terminal for supplying a ground voltage of 0 V according to a design selection method, and to the source (S) terminal A second connection method is available which is used as an output terminal.

좀더 상세 설명하면,More specifically,

첫 번째 방법으로써, 상기 게이트(gate:G) 단자, 상기 바디(body:B) 단자, 및 P-기판(P-substrate: P-sub) 단자는 0V의 접지 전압을 공급하기 위한 공통의 접지 단자에 각각 연결된다.As a first method, the gate (G) terminal, the body (B) terminal and the P-substrate (P-sub) terminal are connected to a common ground terminal Respectively.

다른 두 번째 선택 방법으로써, 상기 게이트(gate:G) 단자 및 상기 P-기판(P-substrate: P-sub) 단자는 0V의 접지 전압을 공급하기 위한 공통의 접지 단자에 각각 연결되고, 상기 바디(body:B) 단자는 상기 소스(source:S) 단자에 연결되어 표시하고 출력 단자로 사용된다.As another second selection method, the gate (G) terminal and the P-substrate (P-sub) terminal are respectively connected to a common ground terminal for supplying a ground voltage of 0V, (body: B) terminal is connected to the source (S) terminal and is used as an output terminal.

상기 게이트(gate:G) 단자는 별도의 제어 전압이 공급될 수도 있음을 특징으로 한다.And the gate (G) terminal may be supplied with a separate control voltage.

상기 드레인(drain:D) 단자는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 공급 전원에 연결하기 위한 단자 구성이다. 드레인(drain:D) 단자는 약 1000V 이상의 고 전압, 즉, 프리 전압(free voltage) 인가가 가능한 것을 특징으로 한다.The drain (D) terminal is a semiconductor doping region having an n-type semiconductor characteristic, and is a terminal configuration for connecting to a power supply. The drain (D) terminal is characterized by being capable of applying a high voltage of about 1000 V or more, that is, a free voltage.

또한, 상기 드레인(drain:D) 단자 영역은 상기 바디(body:B) 단자와 상기 소스(source:S) 단자 영역을 감싸서 상기 드레인(drain:D) 단자 영역 내부에 포함하는 것을 특징으로 한다.In addition, the drain (D) terminal region may surround the body (B) terminal and the source (S) terminal region and may be included in the drain (D) terminal region.

상기 드레인(drain:D) 단자 영역은 P-기판 (P-substrate: P-sub) 단자에 직접 접하면서 PN 바리스터(Varistor) 구조를 형성함을 특징으로 한다.The drain (D) terminal region is directly contacted with a P-substrate (P-sub) terminal to form a PN varistor structure.

상기 PN 바리스터(Varistor)는 보호하고자 하는 상기 드레인(drain:D) 단자 영역에 병렬로 연결 구조로 사용된다. 일정한 전압 이하에서는 상기 PN 바리스터(Varistor)가 부도체로 작용을 하기 때문에 회로에 아무 영향을 주지 않지만, 일정량 이상의 전압이 가해지게 되면 병렬로 연결되어있는 PN 바리스터(Varistor)가 도체로 변하게 되어서 전기를 P-기판 (P-substrate: P-sub) 단자로 방출하게 됨으로써 소자를 써지로부터 보호하게 되는 것이다.The PN varistor is connected in parallel to the drain (D) terminal region to be protected. The PN varistor acts as a nonconductor at a constant voltage or lower, but it does not affect the circuit. However, when a certain voltage or more is applied, the PN varistor connected in parallel becomes a conductor, - P-substrate (P-sub) terminal to protect the device from surge.

상기 PN 바리스터(Varistor) 구조의 추가 동작 특성은 다음과 같다.Additional operating characteristics of the PN varistor structure are as follows.

바리스터(Varistor)란 variable resistor란 말의 준말이며, 때로는 VDR(Voltage-Dependent Resistors)라고 불리기도 한다. PN 바리스터(Varistor)의 역할은 위의 이름에서도 예상할 수 있듯이 입력되는 전압에 따라 저항을 달리하는 반도체 소자이다.Varistors are short for variable resistors, sometimes called VDRs (Voltage-Dependent Resistors). The role of the PN varistor is a semiconductor device whose resistance varies according to the input voltage, as can be expected from the above name.

일반적인 PN 바리스터(Varistor)의 특징은 비직선적인 I-V 그래프에서 나타나는데, 어느 일정한 항복 전압 이전까지는 전기에 대한 부도체로 작용을 하다가 항복 전압 이후에는 도체의 성질을 나타낸다.A typical PN varistor is characterized by a nonlinear I-V plot, which acts as an insulator for electricity until a certain breakdown voltage, but after the breakdown voltage it exhibits the nature of the conductor.

저전압을 사용하는 저전압 마이크로프로세서가 적용된 시스템이나 기기에 낙뢰나 스위치 개폐시 발생하는 서지(surge)가 침입하게 되면 시스템의 정지, 장비의 소손 및 열화, 데이터 전송의 오류, 통신 에러, 원인 불명의 전체적인 시스템 운용불능 등의 장애발생이 순간적으로 일어날 수 있다는 것이 반도체를 이용한 시스템의 큰 약점으로 나타나게 되는데 이러한 약점을 보호하기 위해 PN 바리스터(Varistor)가 필요하다.When a low voltage microprocessor is used in a system or device, a surge that occurs when a lightning strike or switch is opened can cause system stoppage, equipment burnout or deterioration, data transmission error, communication error, The failure of the system, such as inoperability, can occur momentarily. This is a big weakness of the system using the semiconductor. To protect this weak point, a PN varistor is needed.

상기 소스(source:S) 단자는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 목표 출력 전력 공급 전압을 얻기 위한 출력 단자로 사용됨을 특징으로 한다. 상기 소스(source:S) 단자는 상기 바디(body:B) 단자와 공통으로 연결되어 출력 단자로 사용될 수도 있고, 상기 소스(source:S) 단자만을 이용하여 출력 단자로 사용될 수도 있는 선택 사양 특성을 갖는다.The source S terminal is a semiconductor doping region having an n-type semiconductor characteristic and is used as an output terminal for obtaining a target output power supply voltage. The source (S) terminal may be connected to the body (B) terminal as an output terminal, or may be used as an output terminal using only the source (S) terminal. .

도 3은 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 동작 특성도이다.3 is an operational characteristic diagram of a negative threshold 5-terminal NMOS FET of the present invention.

게이트(gate:G) 단자와 소스(source:S) 단자 사이의 전압인 Vgs와 드레인(drain:D) 단자와 소스(source:S) 단자 사이의 전류인 Ids의 전압 전류 특성 곡선에서 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 문턱 전압 값은 음의 값(VT)을 가짐을 특징으로 한다.A negative threshold voltage at the Vds between the gate (G) terminal and the source (S) terminal, Vgs, and the current between the drain (D) terminal and the source (S) A threshold voltage value of a voltage 5-terminal NMOS FET is characterized by having a negative value (VT).

도 4는 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 RF 전력 증폭(Power RF) 전압 변환 회로의 구성도이다.4 is a configuration diagram of an RF power amplification (Power RF) voltage conversion circuit using a negative threshold voltage 5-terminal NMOS FET of the present invention.

정류 회로(401)는 교류 전원을 직류 전원으로 변환하는 반파 혹은 전파 정류 다이오드로 구성된 회로 영역이다. 또한, 직류 전원을 직류 전원으로 변환하는 용도에서도 동일하게 구성된 정류 다이오드로 사용이 가능함을 특징으로 한다. The rectifying circuit 401 is a circuit region composed of a half-wave or full-wave rectifying diode for converting an AC power source into a DC power source. In addition, the present invention is also applicable to a rectifier diode configured to convert DC power to DC power.

즉, 직류 전원의 극성에 상관 없이 연결하여 직류 전원으로 변환하는 용도에서도 동일하게 구성된 정류 다이오드로 사용이 가능함을 특징으로 한다.That is, the present invention is characterized in that the rectifier diode can be used as a rectifier diode configured to be connected to a DC power source regardless of the polarity of the DC power source.

정류 회로(401)는 전파 정류 다이오드 회로의 구성을 나타낸 것으로 입력 단자에는 입력 전원(400)이 연결되고, 정류 출력 단자(1)은 정류회로(401)의 정류 출력 단자(402)가 연결되고 정류 접지 단자(0)은 공통 접지 단자(GND)에 연결된다.An input power supply 400 is connected to the input terminal of the rectifier circuit 401. The rectified output terminal 1 is connected to the rectified output terminal 402 of the rectifier circuit 401, The ground terminal (0) is connected to the common ground terminal (GND).

정류회로(401)의 정류 출력 단자(402)는 복수 N 개의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403; 409, 415; 421)의 드레인(drain:D) 단자(404; 410; 416; 422)에 공통으로 연결된다.The rectifying output terminal 402 of the rectifying circuit 401 is connected to a drain of a plurality of N negative threshold 5-terminal NMOS FETs 403, 409, 415, D) terminals 404 (410; 416; 422).

첫 번째 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 연결 구성은 다음과 같다.The connection configuration of the first negative threshold voltage 5-terminal NMOS FET 403 is as follows.

상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 게이트(gate:G) 단자(405)와 P-기판(P-substrate:P-sub) 단자(406)는 0V의 접지 전압을 공급하기 위한 공통의 접지 단자에 각각 연결된다.The gate terminal G 405 of the negative threshold 5-terminal NMOS FET 403 and the P-substrate P-sub terminal 405 of the negative threshold voltage 5- 406 are respectively connected to a common ground terminal for supplying a ground voltage of 0V.

상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 소스(source:S) 단자(407)는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 목표 출력 전력 공급 전압을 얻기 위한 출력 단자인 Step-1 전력 공급 단자(408)로 사용됨을 특징으로 한다.The source (S) terminal 407 of the negative threshold 5-terminal NMOS FET 403 is connected to a semiconductor doping (not shown) having n-type semiconductor characteristics 1 power supply terminal 408, which is an output terminal for obtaining a target output power supply voltage in a doping region.

상기 소스(source:S) 단자(407)는 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 바디(body:B) 단자와 공통으로 연결되어 출력 단자로 사용될 수도 있고, 상기 소스(source:S) 단자(407)만을 이용하여 출력 단자로 사용될 수도 있는 선택 사양 특성을 갖는다.The source S terminal 407 is commonly connected to the body (B) terminal of the negative threshold 5-terminal NMOS FET 403, And may have an optional characteristic that may be used as an output terminal using only the source (S) terminal 407. [

상기 드레인(drain:D) 단자(404)는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 공급 전원에 연결하기 위한 단자 구성이다. 상기 드레인(drain:D) 단자(404)는 약 1000V 이상의 고 전압, 즉, 프리 전압(free voltage) 인가가 가능한 것을 특징으로 한다.The drain (D) terminal 404 is a terminal configuration for connecting a power source to a semiconductor doping region having n-type semiconductor characteristics. The drain (D) terminal 404 is characterized by being capable of applying a high voltage of about 1000 V or more, that is, a free voltage.

상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 문턱 전압(Vt:Vgs)은 예를 들어, -1V, -2V, -3V, -4V 등의 음의 값을 갖는 것을 특징으로 한다.The threshold voltage (Vt: Vgs) of the negative threshold 5-terminal NMOS FET 403 is, for example, -1 V, -2 V, -3 V, And has a negative value.

상기 게이트(gate:G) 단자(405)와 상기 P-기판(P-substrate:P-sub) 단자(406)는 0V의 접지 전압을 공급하기 위한 공통의 접지 단자에 각각 연결된다.The gate (G) terminal 405 and the P-substrate (P-sub) terminal 406 are connected to a common ground terminal for supplying a ground voltage of 0V, respectively.

상기 소스(source:S) 단자(407)는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 목표 출력 전력 공급 전압을 얻기 위한 출력 단자인 Step-1 전력 공급 단자(408)로 사용됨을 특징으로 한다.The source (S) terminal 407 is a semiconductor doping region having an n-type semiconductor characteristic and has a step-1 power supply terminal 408 as an output terminal for obtaining a target output power supply voltage. Is used.

두 번째 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409)의 연결 구성은 다음과 같다.The connection configuration of the second negative threshold voltage 5-terminal NMOS FET 409 is as follows.

상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409)의 게이트(gate:G) 단자(411)와 P-기판(P-substrate:P-sub) 단자(412)는 0V의 접지 전압을 공급하기 위한 공통의 접지 단자에 각각 연결된다.The gate terminal G 411 of the negative threshold 5-terminal NMOS FET 409 and the P-substrate (P-substrate) terminal 411 of the negative threshold voltage 5-terminal NMOS FET 409 412 are respectively connected to a common ground terminal for supplying a ground voltage of 0V.

상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409)의 소스(source:S) 단자(413)는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 목표 출력 전력 공급 전압을 얻기 위한 출력 단자인 Step-2 전력 공급 단자(414)로 사용됨을 특징으로 한다.The source (S) terminal 413 of the negative threshold 5-terminal NMOS FET 409 is a semiconductor doping having an n-type semiconductor characteristic 2 power supply terminal 414, which is an output terminal for obtaining a target output power supply voltage in a first-doping region.

상기 소스(source:S) 단자(413)는 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409)의 바디(body:B) 단자와 공통으로 연결되어 출력 단자로 사용될 수도 있고, 상기 소스(source:S) 단자(413)만을 이용하여 출력 단자로 사용될 수도 있는 선택 사양 특성을 갖는다.The source (S) terminal 413 is connected in common to the body (B) terminal of the negative threshold 5-terminal NMOS FET 409, And may have an optional characteristic that may be used as an output terminal using only the source (S) terminal 413.

상기 드레인(drain:D) 단자(410)는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 공급 전원에 연결하기 위한 단자 구성이다. 상기 드레인(drain:D) 단자(410)는 약 1000V 이상의 고 전압, 즉, 프리 전압(free voltage) 인가가 가능한 것을 특징으로 한다.The drain (D) terminal 410 is a semiconductor doping region having an n-type semiconductor characteristic, and is a terminal configuration for connecting to a power supply. The drain (D) terminal 410 is characterized by being capable of applying a high voltage of about 1000 V or more, that is, a free voltage.

상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409)의 문턱 전압(Vt:Vgs)은 예를 들어, -1V, -2V, -3V, -4V 등의 음의 값을 갖는 것을 특징으로 한다.The threshold voltage (Vt: Vgs) of the negative threshold 5-terminal NMOS FET 409 may be, for example, -1 V, -2 V, -3 V, And has a negative value.

상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409)의 게이트(gate:G) 단자(411)는 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 소스(source:S) 단자(407) 혹은 출력 단자인 Step-1 전력 공급 단자(408)와 연결된다. 상기 P-기판(P-substrate:P-sub) 단자(412)는 0V의 접지 전압을 공급하기 위한 공통의 접지 단자에 각각 연결된다.The gate (G) terminal 411 of the negative threshold 5-terminal NMOS FET 409 is connected to the negative threshold voltage 5-terminal NMOS transistor (negative) (S) terminal 407 of the threshold 5-terminal NMOS FET 403 or the Step-1 power supply terminal 408 serving as an output terminal. The P-substrate (P-sub) terminal 412 is connected to a common ground terminal for supplying a ground voltage of 0V, respectively.

상기 소스(source:S) 단자(413)는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 목표 출력 전력 공급 전압을 얻기 위한 출력 단자인 Step-2 전력 공급 단자(414)로 사용됨을 특징으로 한다.The source (S) terminal 413 is a semiconductor doping region having n-type semiconductor characteristics, and a Step-2 power supply terminal 414 serving as an output terminal for obtaining a target output power supply voltage. Is used.

N 번째 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(415)의 연결 구성은 다음과 같다.The connection configuration of the Nth negative threshold voltage 5-terminal NMOS FET 415 is as follows.

상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(415)의 게이트(gate:G) 단자(417)와 P-기판(P-substrate:P-sub) 단자(418)는 0V의 접지 전압을 공급하기 위한 공통의 접지 단자에 각각 연결된다.The gate terminal G 417 of the negative threshold 5-terminal NMOS FET 415 and the P-substrate P-sub terminal 417 of the negative threshold voltage 5- 418 are respectively connected to a common ground terminal for supplying a ground voltage of 0V.

상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(415)의 소스(source:S) 단자(419)는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 목표 출력 전력 공급 전압을 얻기 위한 출력 단자인 Step-N 전력 공급 단자(420)로 사용됨을 특징으로 한다.The source terminal 419 of the negative threshold 5-terminal NMOS FET 415 is connected to a semiconductor doping (not shown) having n-type semiconductor characteristics N power supply terminal 420, which is an output terminal for obtaining a target output power supply voltage as a power supply voltage and a doping region.

상기 소스(source:S) 단자(420)는 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(415)의 바디(body:B) 단자와 공통으로 연결되어 출력 단자로 사용될 수도 있고, 상기 소스(source:S) 단자(420)만을 이용하여 출력 단자로 사용될 수도 있는 선택 사양 특성을 갖는다.The source (S) terminal 420 is commonly connected to the body (B) terminal of the negative threshold 5-terminal NMOS FET 415, And may have an optional characteristic that may be used as an output terminal using only the source (S) terminal 420.

상기 드레인(drain:D) 단자(416)는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 공급 전원에 연결하기 위한 단자 구성이다. 상기 드레인(drain:D) 단자(416)는 약 1000V 이상의 고 전압, 즉, 프리 전압(free voltage) 인가가 가능한 것을 특징으로 한다.The drain (D) terminal 416 is a terminal configuration for connecting a power source to a semiconductor doping region having n-type semiconductor characteristics. The drain (D) terminal 416 is characterized by being capable of applying a high voltage of about 1000 V or more, that is, a free voltage.

상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(415)의 문턱 전압(Vt:Vgs)은 예를 들어, -1V, -2V, -3V, -4V 등의 음의 값을 갖는 것을 특징으로 한다.The threshold voltage (Vt: Vgs) of the negative threshold 5-terminal NMOS FET 415 is set to a value of, for example, -1 V, -2 V, -3 V, And has a negative value.

상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(415)의 게이트(gate:G) 단자(417)는 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409)의 소스(source:S) 단자(413) 혹은 출력 단자인 Step-2 전력 공급 단자(414)와 연결된다. The gate (G) terminal 417 of the negative threshold 5-terminal NMOS FET 415 is connected to the negative threshold voltage 5-terminal NMOS transistor 415 (S) terminal 413 of the threshold 5-terminal NMOS FET 409 or the Step-2 power supply terminal 414 which is an output terminal.

상기 P-기판(P-substrate:P-sub) 단자(418)는 0V의 접지 전압을 공급하기 위한 공통의 접지 단자에 각각 연결된다.The P-substrate (P-sub) terminal 418 is connected to a common ground terminal for supplying a ground voltage of 0V, respectively.

상기 소스(source:S) 단자(419)는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 목표 출력 전력 공급 전압을 얻기 위한 출력 단자인 Step-N 전력 공급 단자(420)로 사용됨을 특징으로 한다.The source (S) terminal 419 is a semiconductor doping region having an n-type semiconductor characteristic and has a step-N power supply terminal 420 as an output terminal for obtaining a target output power supply voltage. Is used.

복수 N은 한 개 이상의 자연수를 의미한다. 전 단 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 소스(source:S) 단자(N-1) 혹은 출력 단자인 Step-(N-1) 전력 공급 단자는 다음 단 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 게이트(gate:G) 단자에 연결되는 방법이다.Multiple N means one or more natural numbers. The source terminal S (N-1) or the output terminal Step- (N-1) of the negative threshold 5-terminal NMOS FET The next step is to connect the gate to the gate (G) terminal of the threshold voltage 5-terminal NMOS FET.

이렇게 발생된 N 배수의 Step-N 전력 공급 단자 전압을 전원으로 하여 제어회로를 구성한다.The control circuit is constituted by using the N-folded Step-N power supply terminal voltage generated as the power source.

상기 제어회로는 바이어스 회로(Bias)(430)를 중심으로 하여 구성되어 있다.The control circuit is formed around a bias circuit (Bias) 430.

상기 제어회로 바이어스 회로(Bias)(430)의 입력은 외부의 RF 입력 신호인 Vrf(429)가 입력된다.An input of the control circuit bias circuit (Bias) 430 is input to an external RF input signal Vrf (429).

상기 제어회로 바이어스 회로(Bias)(430)의 출력 단자(431) 전압은 RF 전력 증폭기 (Power RF) 소자인 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(421)의 게이트(gate:G) 단자(423)에 입력된다.The voltage of the output terminal 431 of the control circuit bias circuit 430 is set to a negative threshold 5-terminal NMOS FET 421 which is an RF power amplifier (Power RF) (Gate: G) terminal 423 of the memory cell array.

상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(421)의 드레인(drain:D) 단자(422)는 정류회로(401)의 정류 출력 단자(402)에 공통으로 연결된다.The negative (D) terminal 422 of the negative threshold 5-terminal NMOS FET 421 is common to the rectified output terminal 402 of the rectifying circuit 401 Lt; / RTI >

상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(421)의 소스(source:S) 단자(425)는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 목표 출력 전력 공급 전압을 얻기 위한 출력 단자인 상기 Power RF 전력 공급 단자(426)로 사용됨을 특징으로 한다.The source (S) terminal 425 of the negative threshold 5-terminal NMOS FET 421 is a semiconductor doping having an n-type semiconductor characteristic the power RF power supply terminal 426, which is an output terminal for obtaining a target output power supply voltage in a doping region, is used.

상기 소스(source:S) 단자(425)는 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(421)의 바디(body:B) 단자와 공통으로 연결되어 출력 단자로 사용될 수도 있고, 상기 소스(source:S) 단자(425)만을 이용하여 상기 Power RF 전력 공급 단자(426)로 사용될 수도 있는 선택 사양 특성을 갖는다.The source (S) terminal 425 is connected in common to the body (B) terminal of the negative threshold 5-terminal NMOS FET 421, And may have an optional characteristic that may be used as the Power RF power supply terminal 426 using only the source (S) terminal 425.

상기 Power RF 전력 공급 단자(426)는 높은 전류 공급 능력과 전력 소모가 큰 부하에 적용된다. 따라서 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(421)는 높은 전력 구동 능력을 구비한 Power RF의 소자가 된다.The Power RF power supply terminal 426 is applied to a high current supply capability and a high power consumption load. Thus, the negative threshold 5-terminal NMOS FET 421 becomes a device of Power RF with high power driving capability.

상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(421)의 P-기판(P-substrate:P-sub) 단자(424)는 0V의 접지 전압을 공급하기 위한 공통의 접지 단자에 각각 연결된다.The P-substrate (P-sub) terminal 424 of the negative threshold 5-terminal NMOS FET 421 is connected to a ground terminal Respectively, to a common ground terminal.

도 5는 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 RF 전력 증폭(Power RF) 전압 변환 회로의 동작 파형도이다.FIG. 5 is an operational waveform diagram of an RF power amplification (power RF) voltage conversion circuit using a negative threshold voltage 5-terminal NMOS FET of the present invention.

상기 입력전원(500)은 정류 회로를 통과하여 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 드레인(drain:D) 단자(404)에 입력된다.The input power source 500 passes through a rectifier circuit and is input to a drain (D) terminal 404 of a negative threshold 5-terminal NMOS FET 403.

상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 문턱 전압(Vt:Vgs)은 예를 들어, -1V, -2V, -3V, -4V 등의 음의 값을 갖는 것을 특징으로 한다.The threshold voltage (Vt: Vgs) of the negative threshold 5-terminal NMOS FET 403 is, for example, -1 V, -2 V, -3 V, And has a negative value.

상기 게이트(gate:G) 단자(405)와 상기 P-기판(P-substrate:P-sub) 단자(406)는 0V의 접지 전압을 공급하기 위한 공통의 접지 단자에 각각 연결된다.The gate (G) terminal 405 and the P-substrate (P-sub) terminal 406 are connected to a common ground terminal for supplying a ground voltage of 0V, respectively.

상기 소스(source:S) 단자(407)의 Step-1 전력 공급 단자(508)의 전압은 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 문턱 전압(Vt:Vgs)에 대응하여 각각, +1V, +2V, +3V, +4V 등의 양의 출력 공급 전압 값을 갖는 것을 특징으로 한다.The voltage of the Step-1 power supply terminal 508 of the source S terminal 407 is lower than the threshold voltage Vt of the negative threshold 5-terminal NMOS FET : + 1V, + 2V, + 3V, + 4V, and the like, respectively, corresponding to the output voltage Vgs.

또한, 각 Step 별로 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 문턱전압(Vgs) 만큼씩 전압을 상승시키는 것을 특징으로 한다.Further, the voltage is increased by the threshold voltage (Vgs) of the negative threshold voltage 5-terminal NMOS FET for each step.

따라서 N 개의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 상기 방법으로 구성하면 Vgs의 N 배수 개의 전압 값과 최종 단에서는 Vgs의 N 배수의 전압을 얻을 수 있다.Therefore, when N negative threshold voltage 5-terminal NMOS FETs are constructed in this way, voltages of N times of Vgs and voltages of N times Vgs can be obtained at the final stage .

Power RF 전력 공급 단자(526)는 높은 전류 공급 능력과 전력 소모가 큰 부하에 적용된다. 따라서 N 배수의 전압인 Step-N 전원 공급 단자(520) 전압보다 낮은 상기 Power RF 전력 공급 단자(526)을 갖도록 설계하여 높은 Vgs 전압 구동 조건으로 높은 전력 구동 능력을 구비한 Power RF의 소자가 되도록 하는 것을 특징으로 한다.The power RF power supply terminal 526 is applied to a high current supply capability and a high power consumption load. Therefore, it is designed to have the power RF power supply terminal 526 which is lower than the voltage of Step-N power supply terminal 520, which is a voltage of N times, to be a power RF device having high power driving capability under high Vgs voltage driving condition .

100 입력 전원
101 변압 회로
102 정류 회로
104 제너 다이노드(Zener diode)
105 Step-1 전력 공급 단자
400 입력 전원
401 정류 회로
403 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)
404 드레인(drain:D) 단자
405 게이트(gate:G) 단자
406 P-기판(P-substrate:P-sub) 단자
407 소스(source:S) 단자
408 Step-1 전력 공급 단자
414 Step-2 전력 공급 단자
420 Step-N 전력 공급 단자
426 Power RF 전력 공급 단자100 input power
101 transformer circuit
102 rectifier circuit
104 Zener diode
105 Step-1 Power supply terminal
400 input power
401 rectifier circuit
403 negative threshold voltage 5-terminal NMOS FET with negative threshold
404 drain (D) terminal
405 gate (G) terminal
406 P-substrate (P-sub) terminal
407 source (S) terminal
408 Step-1 power supply terminal
414 Step-2 power supply terminal
420 Step-N power supply terminal
426 Power RF power supply terminal

Claims (7)

고 전압의 교류 혹은 직류 입력 전원에서 저 전압의 출력 전압으로 변환하는 전력 공급 장치에 있어서,
교류 전원을 직류 전원으로 변환하는 정류 다이오드로 구성된 정류 회로(401); 및
상기 정류 회로(401)의 입력 단에 연결되는 입력 전원 단자(400); 및
상기 정류 회로(401)의 출력 단에 연결되는 정류 출력 단자(402); 및
첫 번째, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403); 및
상기 정류 출력 단자(402)에 연결되는 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 드레인(drain:D) 단자(404); 및
상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 게이트(gate:G) 단자(405)와 P-기판(P-substrate:P-sub) 단자(406)에 연결되어 접지 전압을 공급하기 위한 공통의 접지 단자; 및
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 소스(source:S) 단자(407)에 연결되어 출력 전력을 공급하기 위한 Step-1 전력 공급 단자(408); 및
상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 상기 소스(source:S) 단자(407) 혹은 P-기판(P-substrate:P-sub) 단자(406) 중에서 선택적으로 한 단자에 연결되는 제 1 바디(body:B); 및
두 번째, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409); 및
상기 정류 출력 단자(402)에 연결되는 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409)의 드레인(drain:D) 단자(410); 및
상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 소스(source:S) 단자(407)에 연결되는 상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409)의 게이트(gate:G) 단자(411); 및
P-기판(P-substrate:P-sub) 단자(412)에 연결되어 접지 전압을 공급하기 위한 공통의 접지 단자; 및
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409)의 소스(source:S) 단자(413)에 연결되어 출력 전력을 공급하기 위한 Step-2 전력 공급 단자(414); 및
상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409)의 상기 소스(source:S) 단자(413) 혹은 P-기판(P-substrate:P-sub) 단자(412) 중에서 선택적으로 한 단자에 연결되는 제 2 바디(body:B); 및
N 번째, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(415); 및
상기 정류 출력 단자(402)에 연결되는 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(415)의 드레인(drain:D) 단자(416); 및
상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409)의 소스(source:S) 단자(413)에 연결되는 상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(415)의 게이트(gate:G) 단자(417); 및
P-기판(P-substrate:P-sub) 단자(418)에 연결되어 접지 전압을 공급하기 위한 공통의 접지 단자; 및
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(415)의 소스(source:S) 단자(419)에 연결되어 출력 전력을 공급하기 위한 Step-N 전력 공급 단자(420); 및
상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(415)의 상기 소스(source:S) 단자(419) 혹은 P-기판(P-substrate:P-sub) 단자(418) 중에서 선택적으로 한 단자에 연결되는 제 N 바디(body:B) 단자; 및
N+1 번째, RF 전력 증폭기 (Power RF) 소자인 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(421); 및
상기 정류 출력 단자(402)에 연결되는 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(421)의 드레인(drain:D) 단자(422); 및
상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(421)의 소스(source:S) 단자(425)에 연결되어 출력 전력을 공급하기 위한 Power RF 전력 공급 단자(426); 및
상기 Step-N 전력 공급 단자(420)의 전압을 전원으로 사용하고 외부의 RF 입력 신호 Vrf(429)를 입력으로 사용하는 제어회로 바이어스 회로(Bias) (430); 및
상기 제어회로 바이어스 회로(Bias) (430)의 출력 단자(431) 전압에 연결되는 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(421)의 게이트(gate:G) 단자(423); 및
P-기판(P-substrate:P-sub) 단자(424)에 연결되어 접지 전압을 공급하기 위한 공통의 접지 단자; 및
상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(421)의 상기 소스(source:S) 단자(425) 혹은 상기 P-기판(P-substrate:P-sub) 단자(424) 중에서 선택적으로 한 단자에 연결되는 제 N+1 바디(body:B) 단자로 구성됨을 특징으로 하는 전력 공급 장치.1. A power supply apparatus for converting a high-voltage AC or DC input power supply to an output voltage of low voltage,
A rectifying circuit (401) composed of a rectifying diode for converting AC power into DC power; And
An input power terminal 400 connected to the input terminal of the rectifying circuit 401; And
A rectifying output terminal 402 connected to an output terminal of the rectifying circuit 401; And
First, a negative threshold 5-terminal NMOS FET 403; And
A drain (D) terminal 404 of the negative threshold 5-terminal NMOS FET 403 coupled to the rectified output terminal 402; And
The gate terminal G 405 of the negative threshold 5-terminal NMOS FET 403 and the P-substrate P-sub terminal 405 of the negative threshold voltage 5- 406) for supplying a ground voltage; And
A step-1 power supply terminal connected to the source (S) terminal 407 of the negative threshold 5-terminal NMOS FET 403 for supplying the output power, (408); And
The source (S) terminal 407 of the negative threshold 5-terminal NMOS FET 403 or the P-substrate (P-sub) A first body (B) connected to one of the terminals (406); And
Second, a negative threshold 5-terminal NMOS FET 409; And
A drain (D) terminal 410 of the negative threshold 5-terminal NMOS FET 409 connected to the rectified output terminal 402; And
The negative threshold voltage emmos 5-terminal transistor element 407 connected to the source (S) terminal 407 of the negative threshold 5-terminal NMOS FET 403, a gate (G) terminal 411 of a negative threshold 5-terminal NMOS FET 409; And
A common ground terminal connected to a P-substrate (P-substrate) terminal 412 to supply a ground voltage; And
A Step-2 power supply terminal connected to the source (S) terminal 413 of the negative threshold 5-terminal NMOS FET 409 for supplying output power, (414); And
The source (S) terminal 413 of the negative threshold 5-terminal NMOS FET 409 or the P-substrate (P-sub) A second body (B) selectively connected to one of the terminals (412); And
Nth negative threshold 5-terminal NMOS FET 415; And
A drain (D) terminal 416 of the negative threshold 5-terminal NMOS FET 415 connected to the rectified output terminal 402; And
The negative threshold voltage emmos 5-terminal transistor element 413 connected to the source (S) terminal 413 of the negative threshold 5-terminal NMOS FET 409, a gate (G) terminal 417 of a negative threshold 5-terminal NMOS FET 415; And
A common ground terminal connected to a P-substrate (P-sub) terminal 418 for supplying a ground voltage; And
And a Step-N power supply terminal connected to the source (S) terminal 419 of the negative threshold 5-terminal NMOS FET 415 for supplying output power, (420); And
The source (S) terminal 419 of the negative threshold 5-terminal NMOS FET 415 or the P-substrate (P-sub) An Nth body (B) terminal connected to one of the terminals of the first switch (418); And
N + 1 th negative threshold 5-terminal NMOS FET 421, which is an RF power amplifier element; And
A drain (D) terminal 422 of the negative threshold 5-terminal NMOS FET 421 connected to the rectified output terminal 402; And
A power RF power supply terminal (not shown) connected to the source (S) terminal 425 of the negative threshold 5-terminal NMOS FET 421 for supplying output power 426); And
A control circuit bias circuit (Bias) 430 using the voltage of the Step-N power supply terminal 420 as a power source and using an external RF input signal Vrf 429 as an input; And
A gate of a negative threshold 5-terminal NMOS FET 421 connected to the voltage of the output terminal 431 of the control circuit bias circuit 430 ) Terminal 423; And
A common ground terminal connected to a P-substrate (P-sub) terminal 424 to supply a ground voltage; And
The source (S) terminal 425 of the negative threshold 5-terminal NMOS FET 421 or the P-substrate (P-substrate) 425 of the negative threshold voltage 5- And an (N + 1) -th body (B) terminal connected to one terminal of the terminal (424). 제 1항에 있어서,
상기 Step-1 전력 공급 단자(408), Step-2 전력 공급 단자(414), 혹은 Step-N 전력 공급 단자(420)와 상기 접지 단자 사이에 평활 콘덴서 용량 소자가 추가로 구성됨을 특징으로 하는 전력 공급 장치.The method according to claim 1,
Characterized in that a smoothing capacitor capacitance element is additionally provided between the Step-1 power supply terminal (408), the Step-2 power supply terminal (414) or the Step-N power supply terminal (420) Supply device. 제 1항에 있어서,
상기 정류 출력 단자(402)와 상기 접지 단자 사이에 고전압 전력 콘덴서 용량 소자가 추가로 구성됨을 특징으로 하는 전력 공급 장치.The method according to claim 1,
And a high-voltage power capacitor capacitive element is additionally provided between the rectified output terminal (402) and the ground terminal. 제 1항에 있어서,
상기 Step-1 전력 공급 단자(408), Step-2 전력 공급 단자(414), 혹은 Step-N 전력 공급 단자(420)에 다중 출력 선택 스위치가 추가로 구성됨을 특징으로 하는 전력 공급 장치.The method according to claim 1,
Wherein a multi-output selection switch is additionally provided to the Step-1 power supply terminal (408), the Step-2 power supply terminal (414), or the Step-N power supply terminal (420). 제 1항에 있어서,
상기 드레인(drain:D) 단자(404), 상기 드레인(drain:D) 단자(410), 상기 드레인(drain:D) 단자(416), 혹은 상기 드레인(drain:D) 단자(422)와 상기 P-기판(P-substrate:P-sub) 단자(406), P-기판(P-substrate:P-sub) 단자(412), P-기판(P-substrate:P-sub) 단자(418), 혹은 P-기판(P-substrate:P-sub) 단자(424) 사이에 PN 바리스터(Varistor) 기능의 구조로 형성됨을 특징으로 하는 전력 공급 장치The method according to claim 1,
The drain (D) terminal 404, the drain D terminal 410, the drain D terminal 416, or the drain D terminal 422, A P-substrate 408, a P-substrate 412, a P-substrate 418, and a P- , Or a PN varistor function between a P-substrate (P-substrate) 424 and a P- 고 전압의 교류 혹은 직류 입력 전원에서 저 전압의 출력 전압으로 변환하는 전력 공급 장치에 있어서,
교류 전원을 직류 전원으로 변환하는 정류 다이오드로 구성된 정류 회로(401); 및
상기 정류 회로(401)의 입력 단에 연결되는 입력 전원 단자(400); 및
상기 정류 회로(401)의 출력 단에 연결되는 정류 출력 단자(402); 및
첫 번째, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403); 및
상기 정류 출력 단자(402)에 연결되는 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 드레인(drain:D) 단자(404); 및
상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 게이트(gate:G) 단자(405)와 P-기판(P-substrate:P-sub) 단자(406)에 연결되어 접지 전압을 공급하기 위한 공통의 접지 단자; 및
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 소스(source:S) 단자(407)에 연결되어 출력 전력을 공급하기 위한 Step-1 전력 공급 단자(408); 및
상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 상기 소스(source:S) 단자(407) 혹은 P-기판(P-substrate:P-sub) 단자(406) 중에서 선택적으로 한 단자에 연결되는 제 1 바디(body:B); 및
두 번째, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409); 및
상기 정류 출력 단자(402)에 연결되는 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409)의 드레인(drain:D) 단자(410); 및
상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 소스(source:S) 단자(407)에 연결되는 상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409)의 게이트(gate:G) 단자(411); 및
P-기판(P-substrate:P-sub) 단자(412)에 연결되어 접지 전압을 공급하기 위한 공통의 접지 단자; 및
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409)의 소스(source:S) 단자(413)에 연결되어 출력 전력을 공급하기 위한 Step-2 전력 공급 단자(414); 및
상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409)의 상기 소스(source:S) 단자(413) 혹은 P-기판(P-substrate:P-sub) 단자(412) 중에서 선택적으로 한 단자에 연결되는 제 2 바디(body:B); 및
N 번째, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(415); 및
상기 정류 출력 단자(402)에 연결되는 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(415)의 드레인(drain:D) 단자(416); 및
상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409)의 소스(source:S) 단자(413)에 연결되는 상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(415)의 게이트(gate:G) 단자(417); 및
P-기판(P-substrate:P-sub) 단자(418)에 연결되어 접지 전압을 공급하기 위한 공통의 접지 단자; 및
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(415)의 소스(source:S) 단자(419)에 연결되어 출력 전력을 공급하기 위한 Step-N 전력 공급 단자(420); 및
상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(415)의 상기 소스(source:S) 단자(419) 혹은 P-기판(P-substrate:P-sub) 단자(418) 중에서 선택적으로 한 단자에 연결되는 제 N 바디(body:B) 단자; 및
N+1 번째, RF 전력 증폭기 (Power RF) 소자인 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(421); 및
상기 정류 출력 단자(402)에 연결되는 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(421)의 드레인(drain:D) 단자(422); 및
상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(421)의 소스(source:S) 단자(425)에 연결되어 출력 전력을 공급하기 위한 Power RF 전력 공급 단자(426); 및
상기 Step-N 전력 공급 단자(420)의 전압을 전원으로 사용하고 외부의 RF 입력 신호 Vrf(429)를 입력으로 사용하는 제어회로 바이어스 회로(Bias) (430); 및
상기 제어회로 바이어스 회로(Bias) (430)의 출력 단자(431) 전압에 연결되는 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(421)의 게이트(gate:G) 단자(423); 및
P-기판(P-substrate:P-sub) 단자(424)에 연결되어 접지 전압을 공급하기 위한 공통의 접지 단자; 및
상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(421)의 상기 소스(source:S) 단자(425) 혹은 상기 P-기판(P-substrate:P-sub) 단자(424) 중에서 선택적으로 한 단자에 연결되는 제 N+1 바디(body:B) 단자로 구성되어 동작됨을 특징으로 하는 전력 공급 방법.1. A power supply apparatus for converting a high-voltage AC or DC input power supply to an output voltage of low voltage,
A rectifying circuit (401) composed of a rectifying diode for converting AC power into DC power; And
An input power terminal 400 connected to the input terminal of the rectifying circuit 401; And
A rectifying output terminal 402 connected to an output terminal of the rectifying circuit 401; And
First, a negative threshold 5-terminal NMOS FET 403; And
A drain (D) terminal 404 of the negative threshold 5-terminal NMOS FET 403 coupled to the rectified output terminal 402; And
The gate terminal G 405 of the negative threshold 5-terminal NMOS FET 403 and the P-substrate P-sub terminal 405 of the negative threshold voltage 5- 406) for supplying a ground voltage; And
A step-1 power supply terminal connected to the source (S) terminal 407 of the negative threshold 5-terminal NMOS FET 403 for supplying the output power, (408); And
The source (S) terminal 407 of the negative threshold 5-terminal NMOS FET 403 or the P-substrate (P-sub) A first body (B) connected to one of the terminals (406); And
Second, a negative threshold 5-terminal NMOS FET 409; And
A drain (D) terminal 410 of the negative threshold 5-terminal NMOS FET 409 connected to the rectified output terminal 402; And
The negative threshold voltage emmos 5-terminal transistor element 407 connected to the source (S) terminal 407 of the negative threshold 5-terminal NMOS FET 403, a gate (G) terminal 411 of a negative threshold 5-terminal NMOS FET 409; And
A common ground terminal connected to a P-substrate (P-substrate) terminal 412 to supply a ground voltage; And
A Step-2 power supply terminal connected to the source (S) terminal 413 of the negative threshold 5-terminal NMOS FET 409 for supplying output power, (414); And
The source (S) terminal 413 of the negative threshold 5-terminal NMOS FET 409 or the P-substrate (P-sub) A second body (B) selectively connected to one of the terminals (412); And
Nth negative threshold 5-terminal NMOS FET 415; And
A drain (D) terminal 416 of the negative threshold 5-terminal NMOS FET 415 connected to the rectified output terminal 402; And
The negative threshold voltage emmos 5-terminal transistor element 413 connected to the source (S) terminal 413 of the negative threshold 5-terminal NMOS FET 409, a gate (G) terminal 417 of a negative threshold 5-terminal NMOS FET 415; And
A common ground terminal connected to a P-substrate (P-sub) terminal 418 for supplying a ground voltage; And
And a Step-N power supply terminal connected to the source (S) terminal 419 of the negative threshold 5-terminal NMOS FET 415 for supplying output power, (420); And
The source (S) terminal 419 of the negative threshold 5-terminal NMOS FET 415 or the P-substrate (P-sub) An Nth body (B) terminal connected to one of the terminals of the first switch (418); And
N + 1 th negative threshold 5-terminal NMOS FET 421, which is an RF power amplifier element; And
A drain (D) terminal 422 of the negative threshold 5-terminal NMOS FET 421 connected to the rectified output terminal 402; And
A power RF power supply terminal (not shown) connected to the source (S) terminal 425 of the negative threshold 5-terminal NMOS FET 421 for supplying output power 426); And
A control circuit bias circuit (Bias) 430 using the voltage of the Step-N power supply terminal 420 as a power source and using an external RF input signal Vrf 429 as an input; And
A gate of a negative threshold 5-terminal NMOS FET 421 connected to the voltage of the output terminal 431 of the control circuit bias circuit 430 ) Terminal 423; And
A common ground terminal connected to a P-substrate (P-sub) terminal 424 to supply a ground voltage; And
The source (S) terminal 425 of the negative threshold 5-terminal NMOS FET 421 or the P-substrate (P-substrate) 425 of the negative threshold voltage 5- And an (N + 1) -th body (B) terminal connected to one terminal of the terminal (424). 고 전압의 교류 혹은 직류 입력 전원에서 저 전압의 출력 전압으로 변환하는 전력 공급 장치에 있어서,
교류 전원을 직류 전원으로 변환하는 정류 다이오드로 구성된 정류 회로(401); 및
상기 정류 회로(401)의 입력 단에 연결되는 입력 전원 단자(400); 및
상기 정류 회로(401)의 출력 단에 연결되는 정류 출력 단자(402); 및
첫 번째, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403); 및
상기 정류 출력 단자(402)에 연결되는 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 드레인(drain:D) 단자(404); 및
상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 게이트(gate:G) 단자(405)와 P-기판(P-substrate:P-sub) 단자(406)에 연결되어 접지 전압을 공급하기 위한 공통의 접지 단자; 및
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 소스(source:S) 단자(407)에 연결되어 출력 전력을 공급하기 위한 Step-1 전력 공급 단자(408); 및
상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 상기 소스(source:S) 단자(407) 혹은 P-기판(P-substrate:P-sub) 단자(406) 중에서 선택적으로 한 단자에 연결되는 제 1 바디(body:B); 및
두 번째, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409); 및
상기 정류 출력 단자(402)에 연결되는 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409)의 드레인(drain:D) 단자(410); 및
상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 소스(source:S) 단자(407)에 연결되는 상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409)의 게이트(gate:G) 단자(411); 및
P-기판(P-substrate:P-sub) 단자(412)에 연결되어 접지 전압을 공급하기 위한 공통의 접지 단자; 및
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409)의 소스(source:S) 단자(413)에 연결되어 출력 전력을 공급하기 위한 Step-2 전력 공급 단자(414); 및
상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409)의 상기 소스(source:S) 단자(413) 혹은 P-기판(P-substrate:P-sub) 단자(412) 중에서 선택적으로 한 단자에 연결되는 제 2 바디(body:B); 및
N 번째, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(415); 및
상기 정류 출력 단자(402)에 연결되는 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(415)의 드레인(drain:D) 단자(416); 및
상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(409)의 소스(source:S) 단자(413)에 연결되는 상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(415)의 게이트(gate:G) 단자(417); 및
P-기판(P-substrate:P-sub) 단자(418)에 연결되어 접지 전압을 공급하기 위한 공통의 접지 단자; 및
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(415)의 소스(source:S) 단자(419)에 연결되어 출력 전력을 공급하기 위한 Step-N 전력 공급 단자(420); 및
상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(415)의 상기 소스(source:S) 단자(419) 혹은 P-기판(P-substrate:P-sub) 단자(418) 중에서 선택적으로 한 단자에 연결되는 제 N 바디(body:B) 단자; 및
N+1 번째, RF 전력 증폭기 (Power RF) 소자인 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(421); 및
상기 정류 출력 단자(402)에 연결되는 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(421)의 드레인(drain:D) 단자(422); 및
상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(421)의 소스(source:S) 단자(425)에 연결되어 출력 전력을 공급하기 위한 Power RF 전력 공급 단자(426); 및
상기 Step-N 전력 공급 단자(420)의 전압을 전원으로 사용하고 외부의 RF 입력 신호 Vrf(429)를 입력으로 사용하는 제어회로 바이어스 회로(Bias) (430); 및
상기 제어회로 바이어스 회로(Bias) (430)의 출력 단자(431) 전압에 연결되는 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(421)의 게이트(gate:G) 단자(423); 및
P-기판(P-substrate:P-sub) 단자(424)에 연결되어 접지 전압을 공급하기 위한 공통의 접지 단자; 및
상기 음의 문턱전압 엔모스 5-단자 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(421)의 상기 소스(source:S) 단자(425) 혹은 상기 P-기판(P-substrate:P-sub) 단자(424) 중에서 선택적으로 한 단자에 연결되는 제 N+1 바디(body:B) 단자로 구성되어 반도체 집적회로로 구현됨을 특징으로 하는 반도체 집적회로 칩(Chip) 소자.
1. A power supply apparatus for converting a high-voltage AC or DC input power supply to an output voltage of low voltage,
A rectifying circuit (401) composed of a rectifying diode for converting AC power into DC power; And
An input power terminal 400 connected to the input terminal of the rectifying circuit 401; And
A rectifying output terminal 402 connected to an output terminal of the rectifying circuit 401; And
First, a negative threshold 5-terminal NMOS FET 403; And
A drain (D) terminal 404 of the negative threshold 5-terminal NMOS FET 403 coupled to the rectified output terminal 402; And
The gate terminal G 405 of the negative threshold 5-terminal NMOS FET 403 and the P-substrate P-sub terminal 405 of the negative threshold voltage 5- 406) for supplying a ground voltage; And
A step-1 power supply terminal connected to the source (S) terminal 407 of the negative threshold 5-terminal NMOS FET 403 for supplying the output power, (408); And
The source (S) terminal 407 of the negative threshold 5-terminal NMOS FET 403 or the P-substrate (P-sub) A first body (B) connected to one of the terminals (406); And
Second, a negative threshold 5-terminal NMOS FET 409; And
A drain (D) terminal 410 of the negative threshold 5-terminal NMOS FET 409 connected to the rectified output terminal 402; And
The negative threshold voltage emmos 5-terminal transistor element 407 connected to the source (S) terminal 407 of the negative threshold 5-terminal NMOS FET 403, a gate (G) terminal 411 of a negative threshold 5-terminal NMOS FET 409; And
A common ground terminal connected to a P-substrate (P-substrate) terminal 412 to supply a ground voltage; And
A Step-2 power supply terminal connected to the source (S) terminal 413 of the negative threshold 5-terminal NMOS FET 409 for supplying output power, (414); And
The source (S) terminal 413 of the negative threshold 5-terminal NMOS FET 409 or the P-substrate (P-sub) A second body (B) selectively connected to one of the terminals (412); And
Nth negative threshold 5-terminal NMOS FET 415; And
A drain (D) terminal 416 of the negative threshold 5-terminal NMOS FET 415 connected to the rectified output terminal 402; And
The negative threshold voltage emmos 5-terminal transistor element 413 connected to the source (S) terminal 413 of the negative threshold 5-terminal NMOS FET 409, a gate (G) terminal 417 of a negative threshold 5-terminal NMOS FET 415; And
A common ground terminal connected to a P-substrate (P-sub) terminal 418 for supplying a ground voltage; And
And a Step-N power supply terminal connected to the source (S) terminal 419 of the negative threshold 5-terminal NMOS FET 415 for supplying output power, (420); And
The source (S) terminal 419 of the negative threshold 5-terminal NMOS FET 415 or the P-substrate (P-sub) An Nth body (B) terminal connected to one of the terminals of the first switch (418); And
N + 1 th negative threshold 5-terminal NMOS FET 421, which is an RF power amplifier element; And
A drain (D) terminal 422 of the negative threshold 5-terminal NMOS FET 421 connected to the rectified output terminal 402; And
A power RF power supply terminal (not shown) connected to the source (S) terminal 425 of the negative threshold 5-terminal NMOS FET 421 for supplying output power 426); And
A control circuit bias circuit (Bias) 430 using the voltage of the Step-N power supply terminal 420 as a power source and using an external RF input signal Vrf 429 as an input; And
A gate of a negative threshold 5-terminal NMOS FET 421 connected to the voltage of the output terminal 431 of the control circuit bias circuit 430 ) Terminal 423; And
A common ground terminal connected to a P-substrate (P-sub) terminal 424 to supply a ground voltage; And
The source (S) terminal 425 of the negative threshold 5-terminal NMOS FET 421 or the P-substrate (P-substrate) 425 of the negative threshold voltage 5- And an (N + 1) -th body (B) terminal connected to one terminal of the terminal (424), and is implemented as a semiconductor integrated circuit.
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* Cited by examiner, † Cited by third party
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KR20130073669A (en) * 2011-12-23 2013-07-03 삼성전기주식회사 Driving apparatus for power switching and power factor correction apparatus having theeof and power supply having thereof

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