KR20160147304A - 발광소자 및 그 제조방법 - Google Patents

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Abstract

발광소자 및 그 제조방법이 개시된다. 본 발명의 발광소자는, 도전성 기판; 상기 도전성 기판 상부에서, 제1반도체층, 제1활성층 및 상기 제1반도체층과 극성이 상이한 제2반도체층을 포함하는 제1구조체층; 상기 제1구조체층 상부의 도전층; 및 상기 도전층 상부의 일부 영역에서, 제2반도체층과 극성이 동일한 제3반도체층, 제2활성층 및 상기 제3반도체층과 극성이 상이한 제4반도체층을 포함하는 제2구조체층을 포함하고, 상기 도전층은, 상기 제2구조체층이 형성된 영역의 하부의 두께가, 상기 도전층이 노출된 영역의 두께보다 두꺼운 것을 특징으로 한다.

Description

발광소자 및 그 제조방법{LIGHT EMITTING DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 발광소자 및 그 제조방법에 관한 것이다.
최근 조명 등의 어플리케이션에 적용하기 위해 고전류 구동에 의해 효율이 좋은 발광소자가 요구되고 있으며, 이와 동시에 발광소자 패키지의 소형화 및 집적화에 대한 수요가 증가하고 있다.
광효율을 높이기 위해, 단일 칩 상에 셀을 메사 식각(MESA etching)을 통해 분리하여 병렬 연결하여 고효율의 발광소자를 구현하는 기술이 개시되어 있으나, 병렬연결의 구현을 위한 메사 식각 공정으로 P-GaN 및 활성층의 일부가 제거되어 발광면적이 줄어들게 되어, 이에 의해 효율이 낮아지게 되는 문제점이 있었다.
또한, 병렬연결된 발광소자를 하나의 패키지 내에 구현하여야 하므로, 패키지 면적이 증가하여, 집적화가 어려워지는 문제점이 있었다.
한편, 고출력의 백색광을 구현하기 위해, 발광소자의 적층구조를 변경하는 다양한 기술이 개시되어 있으나, 이 역시, 패키지 변적의 증가에 의해 집적화하 어려워지는 문제점이 있었다.
본 발명이 해결하고자 하는 기술적 과제는, 고전류 구동에 효율적인 발광소자 및 그 제작방법을 제공하는 것이다.
상기와 같은 기술적 과제를 해결하기 위해, 본 발명의 일실시예의 발광소자는, 도전성 기판; 상기 도전성 기판 상부에서, 제1반도체층, 제1활성층 및 상기 제1반도체층과 극성이 상이한 제2반도체층을 포함하는 제1구조체층; 상기 제1구조체층 상부의 도전층; 및 상기 도전층 상부의 일부 영역에서, 제2반도체층과 극성이 동일한 제3반도체층, 제2활성층 및 상기 제3반도체층과 극성이 상이한 제4반도체층을 포함하는 제2구조체층을 포함하고, 상기 도전층은, 상기 제2구조체층이 형성된 영역의 하부의 두께가, 상기 도전층이 노출된 영역의 두께보다 두꺼울 수 있다.
본 발명의 일실시예의 발광소자는, 상기 제2구조체층과, 상기 도전층이 노출된 영역의 상부에 형성되는 패시베이션층을 더 포함할 수 있다.
본 발명의 일실시예의 발광소자는, 상기 제3반도체층 및 상기 제2반도체층과 전기적으로 연결되는 제2전극을 더 포함할 수 있다.
본 발명의 일실시예의 발광소자는, 상기 도전성 기판과 상기 제1구조체층 사이에, 상기 제1활성층으로부터 방출되는 빛 중 일부를 반사하는 반사층을 더 포함할 수 있다.
본 발명의 일실시예에서, 상기 제1 및 제4반도체층은, 각각 표면이 러프하게 형성될 수 있다.
본 발명의 일실시예에서, 상기 제2구조체층은 청색광을 방출하고, 상기 제1구조체층은 녹색광을 방출할 수 있다.
또한, 상기와 같은 기술적 과제를 해결하기 위해, 본 발명의 일실시예의 발광소자 제조방법은, 제1기판 상부의 제1구조체층-제1반도체층, 제1활성층 및 상기 제1반도체층과 극성이 상이한 제2반도체층을 포함함-에 제1도전층을 형성하는 단계; 상기 제1도전층과, 제2기판 상부에 형성된 제2구조체층-제1반도체층과 극성이 동일한 제3반도체층, 제2활성층 및 상기 제3반도체층과 극성이 상이한 제4반도체층을 포함함-을 접합하는 단계; 상기 제2기판을 제거하는 단계; 상기 제1반도체층의 상부에, 도전성 기판을 접착하는 단계; 상기 제1기판을 제거하는 단계; 및 상기 제1도전층의 일부를 노출하여, 상기 제1구조체층을 아이솔레이션하는 단계를 포함하고, 상기 제1도전층은, 상기 제1구조체층이 형성된 영역의 하부의 두께가, 상기 제1도전층이 노출된 영역의 두께보다 두꺼울 수 있다.
본 발명의 일실시예의 발광소자 제조방법은, 상기 제1구조체층 상부 및 일부가 노출된 상기 제1도전체층 상부에 패시베이션층을 형성하는 단계; 상기 제1구조체층 상부에 제1전극을 형성하는 단계; 및 상기 일부가 노출된 제1도전체층 상부에 제2전극을 형성하는 단계를 포함할 수 있다.
본 발명의 일실시예에서, 상기 제1전극과 제2전극은, 상기 패시베이션층에 형성된 제1 및 제2개구부를 통해 상기 제1구조체층 및 상기 제1도전층과 전기적으로 각각 연결될 수 있다.
본 발명의 일실시예에서, 상기 제1도전층은, 상기 제2 및 제4반도체층과 각각 접합될 수 있다.
본 발명의 일실시예의 발광소자 제조방법은, 상기 제2기판을 제거한 후 노출되는 상기 제3반도체층에 대해 표면에칭을 수행하는 단계를 더 포함할 수 있다.
본 발명의 일실시예의 발광소자 제조방법은, 상기 제2기판과 상기 제2구조체층 사이에 도핑되지 않은 제5반도체층을 성장하는 단계를 더 포함할 수 있다.
본 발명의 일실시예의 발광소자 제조방법은, 상기 제1기판을 제거한 후 노출되는 상기 제1반도체층에 대해 표면에칭을 수행하는 단계를 더 포함할 수 있다.
본 발명의 일실시예의 발광소자 제조방법은, 상기 제1기판과 상기 제1구조체층 사이에 도핑되지 않은 제6반도체층을 성장하는 단계를 더 포함할 수 있다.
본 발명의 일실시예의 발광소자 제조방법은, 상기 제2구조체층 상부에 제2도전층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일실시예에서, 상기 접합하는 단계는, 상기 제1 및 제2도전층을 접합할 수 있다.
본 발명의 일실시예에서, 상기 제1구조체층은 청색광을 방출하고, 상기 제2구조체층은 녹색광을 방출할 수 있다.
상기와 같은 본 발명은, 칩 하나의 면적으로 발광면적이 넓은 두개의 칩을 제작하는 것과 동일한 효율을 구현할 수 있으며, 패키지 실장시 집적화가 가능하게 하는 효과가 있다.
또한, 본 발명은, 두개의 파장의 광을 출력할 수 있으므로, 다양한 방법에 의해 최적의 백색광을 출력하게 하는 효과가 있다.
도 1는 본 발명의 일실시예의 발광소자를 설명하기 위한 단면도이다.
도 2는 도 1의 발광소자의 등가 회로도이다.
도 3 내지 도 16은 본 발명의 일실시예의 발광소자를 제작하는 방법을 설명하기 위한 단면도이다.
도 17은 본 발명의 일실시예의 발광소자가 실장된 발광장치를 설명하기 위한 일예시도이다.
도 18은 본 발명의 일실시예에 의한 백색 발광소자를 설명하기 위한 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러가지 실시예를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도면에서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 또한, 하나의 구성요소가 다른 구성요소의 '상부에' 또는 '상에' 있다고 기재된 경우 각 부분이 다른 부분의 '바로 상부' 또는 '바로 상에' 있는 경우뿐만 아니라 각 구성요소와 다른 구성요소 사이에 또 다른 구성요소가 있는 경우도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소를 나타낸다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.
도 1는 본 발명의 일실시예의 발광소자를 설명하기 위한 단면도이고, 도 2는 도 1의 발광소자의 등가 회로도이다.
도면에 도시된 바와 같이, 본 발명의 일실시예의 발광소자는, 제1극성 반도체층(11a), 활성층(11b) 및 제2극성 반도체층(11c)을 포함하는 제1구조체층(11), 제1구조체층(11)의 상부에 형성된 제1전극(50), 제1구조체층(11) 하부의 제1도전층(12), 제1도전층(12) 하부의 제2도전층(22), 제1도전층(12) 상부에, 제1구조체층(11)이 형성되지 않은 영역에 형성된 제2전극(55), 제2도전층(22) 하부의 제1극성 반도체층(21a), 활성층(21b) 및 제2극성 반도체층(21c)을 포함하는 제2구조체층(21), 제2구조체층(21) 하부의 반사층(30), 반사층(30)의 하부의 도전성 지지기판(40)을 포함할 수 있다.
이때, 도전성 지지기판(40)은 접착층(35)에 의해 반사층(30)에 접착될 수 있다.
제1 및 제2구조체층(11, 21)은 각각 소정 대역의 빛을 출력할 수 있다. 예를 들어, 제1구조체층(11)은 청색광을 출력하고, 제2구조체층(21)은 녹색광을 출력할 수 있다.
제1구조체층(11)과 제2구조체층(21)이 각각 청색광을 출력하는 경우, 제1구조체층(11)의 에너지가 제2구조체층(21)으로 흡수될 수 있고, 또한 제1구조체층(11)이 녹색광을 출력하고 제2구조체층(21)이 청색광을 출력하는 경우 역시 각 출력의 밴드갭 차이로 인해 제1구조체층(11)의 에너지가 제2구조체층(21)으로 흡수될 수 있으므로, 본 발명의 일실시예의 발광소자에서, 제1구조체층(11)은 청색광을 출력하고, 제2구조체층(21)은 녹색광을 출력하는 것이 바람직하다.
이와 같이, 제1 및 제2구조체층(11)이 스택(stack) 형식으로 형성되어 있는 본 발명의 발광소자는, 도 2와 같이, 두개의 발광 다이오드(1a, 1b)가 병렬로 연결되어 있는 하나의 발광소자(1)임을 확인할 수 있다.
이와 같은 본 발명의 발광소자(1)에 의하면, 칩 하나의 면적으로 발광면적이 넓은 두개의 칩을 제작하는 것과 동일한 효율을 구현할 수 있으며, 패키지 실장시 집적화가 가능하다.
이하에서는, 본 발명의 발광소자(1)의 제조방법을 도면을 참조로 설명하기로 한다.
도 3 내지 도 16은 본 발명의 일실시예의 발광소자를 제작하는 방법을 설명하기 위한 단면도이다.
도면에 도시된 바와 같이, 본 발명의 일실시예에 의하면, 제1기판(10) 상부에 성장된 제1구조체층(11)으로 구성되는 제1웨이퍼(3a)와, 제2기판(20)의 상부에 성장된 제2구조체층(21)으로 구성되는 제2웨이퍼(3b)가 준비될 수 있다.
이때, 제1구조체층(11)은, 제1극성 반도체층(11a), 활성층(11b) 및 제2극성 반도체층(11c)을 포함할 수 있으며, 제2극성은 제1극성의 반대일 수 있다. 예를 들어, 제1극성 반도체층(11a)은 n-타입 반도체층일 수 있으며, 제2극성 반도체층(11c)은 p-타입 반도체층일 수 있다.
또한, 제2구조체층(21)은, 제1극성 반도체층(21a), 활성층(21b) 및 제2극성 반도체층(21c)을 포함할 수 있으며, 제2극성은 제1극성의 반대일 수 있다. 예를 들어, 제1극성 반도체층(21a)은 n-타입 반도체층일 수 있으며, 제2극성 반도체층(21c)은 p-타입 반도체층일 수 있다.
이하에서는, n-타입 극성 반도체층(11a), 활성층(11b) 및 p-타입 극성 반도체층(11c)이 적층된 것을 제1구조체층(11)의 일예로, n-타입 극성 반도체층(21a), 활성층(21b) 및 p-타입 극성 반도체층(21c)이 적층된 것을 제1구조체층(21)의 일예로서 설명하기로 하겠으나, 본 발명의 일실시예가 이에 한정되는 것은 아니며, 그 반대의 극성이 적층된 것도 가능하다 할 것이다.
즉, 도 3에서, 예를 들어, 제1웨이퍼(3a)의 상부에는 p-타입 반도체층이 노출될 수 있고, 제2웨이퍼(3b)의 상부 역시 p-타입 반도체층이 노출될 수 있다.
이때, n-타입 반도체층(11a, 21a)은 InxAlyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 InAlGaN, GaN, AlGaN, InGaN, AlN, InN, AlInN 등에서 선택될 수 있으며, Si, Ge, Sn 등의 n형 도펀트가 도핑될 수 있다. 또한, p-타입 반도체층(11c, 21c)은 InxAlyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
또한, 제1 및 제2구조체층(11, 21)의 활성층(11b, 21b)은, 전자와 정공이 재결합되는 영역으로, 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성할 수 있다. 활성층(11b, 21b)은, 단일 양자우물구조, 다중 양자우물구조(multi quantum well, MQW), 양자선(quantum-wire) 구조, 또는 양자점(quantum dot) 구조 중 적어도 어느 하나로 형성될 수 있다. 활성층(11b, 21b)이 양자우물구조로 형성된 경우 예컨데, InxAlyGa1 -x- yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 우물층과 InaAlbGa1 -a- bN (0≤a≤1, 0 ≤b≤1, 0≤a+b≤1)의 조성식을 갖는 장벽층을 갖는 단일 또는 다중 양자우물구조로 형성될 수 있다. 이러한 우물층은 장벽층의 밴드갭보다 낮은 밴드갭을 갖는 물질로 형성될 수 있다.
제1 및 제2기판(10, 20)은 질화물 반도체층을 성장하기 위한 기판이면 한정되지 않는다. 예를 들어, 사파이어, 실리콘 카바이드, 스피넬, 또는 GaN 이나 AlN과 같은 질화물로 구성될 수 있다. 본 발명의 일실시예에서, 제1 및 제2기판(10, 20)은 사파이어로 구성될 수 있으나, 이에 한정되는 것은 아니다.
제1기판(10) 상부의 제1구조체층(11)은 유기금속 기상성장법(metal organic chemical vapor deposition, MOCVD), 분자빔 증착법(molecular beam epitaxy, MBE) 또는 수소기상 증착법(hydride vapor phase epitaxy, HVPE) 등을 이용하여 성장될 수 있다. 또한, 제2기판(20) 상부의 제2구조체층(21) 역시, MOCVD, MBE, HVPE 등에 의해 성장될 수 있다.
도시되지는 않았으나, 제1극성 반도체층(11a, 21a)의 두께를 얇게 하기 위하여, 제1 및 제2기판(10, 20)의 상부에 각각 도핑되지 않은 반도체층을 성장할 수도 있다. 이와 같이 성장된 도핑되지 않은 반도체층은, 추후 표면에칭시 함께 에칭될 수 있으며, 이에 따라 제1극성 반도체층(11a, 21a)의 두께를 더욱 얇게 하는 것이 가능하다. 다만, 이는 예시적인 것으로서, 본 발명이 이에 한정되는 것은 아니다.
이후, 도 4에 도시된 바와 같이, 제1웨이퍼(3a) 및 제2웨이퍼(3b)의 제1 및 제2구조체층(11, 21)의 상부에 각각 제1 및 제2도전층(12, 22)을 형성할 수 있다.
제1 및 제2도전층(12, 22)은 예를 들어 증착공정(deposition)에 의해 형성할 수 있으며, 투명의 도전성 재질로 구성될 수 있다. 즉, 제1 및 제2도전층(12, 22)은, 산화인듐주석(indium tin oxide, ITO), 산화인듐아연(indium zinc oxide, IZO), 산화인듐아연주석(indium zinc tin oxide, IZTO), 산화인듐알루미늄아연(indium aluminum zinc oxide, IAZO), 산화인듐갈륨아연(indium gallium zinc oxide, IGZO), 산화인듐갈륨주석(indium gallium tin oxide, IGTO), 산화알루미늄아연(aluminum zinc oxide, AZO), 산화안티몬주석(antimony tin oxide, ATO), 산화갈륨아연(gallium zinc oxide, GZO), 질화 IZO(IZO Nitride, IZON), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함할 수 있다.
본 발명의 일실시예에서, 제1 및 제2도전층(12, 22)은 예를 들어, ITO일 수 있는데, 이러한 ITO는 제1 및 제2구조체층(11, 21)간 접착층으로서 작용할 수 있다. 이때, ITO인 제1 및 제2도전층(12, 22)은, 예를 들어 각각 6㎛ 이하일 수 있다.
이후, 도 5에 도시된 바와 같이, 제1 및 제2도전층(12, 22)을 접합하여, 제1 및 제2웨이퍼(3a, 3b)를 접합할 수 있다. 챔버에 약 600℃의 열을 인가하면, 제1 및 제2도전층(12, 22)간 웨이퍼 결합 본딩(wafer fusion bonding)이 발생할 수 있으며, 이 온도는 활성층의 열적 스트레스를 피하기에 적합한 온도일 수 있다.
본 발명의 일실시예에서는, 제1웨이퍼(3a)가 하부에, 제2웨이퍼(3b)가 상부에 배치되어 있는 예를 들어 설명할 것이지만, 본 발명이 이에 한정되는 것이 아님은 자명하다.
한편, 본 발명의 일실시예에서는, 제1 및 제2웨이퍼(3a, 3b)에 각각 제1 및 제2도전층(12, 22)을 증착하는 예를 설명하고 있으나, 제1 또는 제2도전층(12, 22) 중 어느 하나만이 증착될 수도 있을 것이다. 이러한 경우, 제1 또는 제3도전층(12, 22)의 두께는 6㎛ 이하가 될 수 있다.
이후, 도 6에 도시된 바와 같이, 제2웨이퍼(3b)의 제2기판(20)을 제거할 수 있다. 이때, 제2기판(20)은 레이저 리프트 오프(laser lift off, LLO)에 의해 제거될 수 있다. 즉, 제2기판(20)에 일정 영역의 파장을 가지는 엑시머 레이저 광을 포커싱하여 조사하면, 제2기판(20)과 제2구조체층(21)의 제1극성 반도체층(21a)의 경계면에 열에너지가 집중되어 제1극성 반도체층(21a)의 계면이 분자로 분리되면서 레이저광이 지나가는 부분에서 순간적으로 제2기판(20)의 분리가 일어날 수 있다. 다만, 이는 예시적인 것으로서, 제2기판(20)의 제거가 LLO에 의해서만 수행되는 것은 아니며, 화학적 리프트 오프, 응력 리프트 오프, 열 리프트 오프 등 다양한 방법을 통해 분리될 수 있다.
이어서, 도 7을 참조로 하면, 제2구조체층(21)의 제1극성 반도체층(21a)이 노출된 상태에서, 표면에칭을 수행하면, 제1극성 반도체층(21a)의 표면(A)을 거칠게 형성할 수 있다. 이때, 표면에칭은 예를 들어 PEC(photo-enhanced chemical) 에칭 또는 화학에칭 등일 수 있다.
이후, 도 8과 같이, 러프하게 형성된 표면(A)을 가지는 제2구조체층(21) 상부에 반사층(30)을 증착할 수 있다.
반사층(30)은 제2구조체층(21)의 활성층에서 발생된 광 중 일부가 도전성 지지기판(40) 방향으로 향하는 경우, 발광소자(1)의 상부 방향으로 향하도록 광을 반사시켜, 발광소자(1)의 광추출 효율을 향상시킬 수 있다.
따라서, 반사층(30)은, 은(Ag), 니켈(Ni), 알루미늄(Al), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 루테늄(Ru), 마그네슘(Mg), 아연(Zn), 백금(Pt), 금(Au), 하프늄(Hf), 티탄(Ti) 및 이들 중 단일 또는 둘 이상의 합금으로 구성된 물질 중에서 한 층 또는 복수의 층으로 구성될 수 있다.
이후, 도 9와 같이, 반사층(30)의 상부에 도전성 지지기판(40)을 접착층(35)을 이용하여 접착할 수 있다. 접착층(35)은 반사층(30) 및 도전성 지지기판(40)에 접촉하여, 도전성 지지기판(40)과 반사층(30)이 본딩되도록 확산할 수 있다. 이때, 반사층(30)은 확산 방지층(도시되지 않음)을 포함할 수 있으며, 확산 방지층은 접착층(35)이 반사층(30)으로 확산되는 것을 방지하여, 반사층(30)이 고반사율을 유지할 수 있도록 한다.
이후, 도 10과 같이, LLO 등의 공정을 이용하여 제1기판(10)을 제거하고, 도 11과 같이, 노출된 제1구조체층(11)의 제1극성 반도체층(21a)에 PEC 에칭 등을 포함하는 표면에칭을 수행하여 제1극성 반도체층(11a)의 표면을 러프하게 형성할 수 있다(B).
이후, 도 12와 같이, 제1구조체층(11)을 아이솔레이션(isolation) 공정을 통해 단위 칩(chip) 형태로 에칭할 수 있다. 즉, 복수의 제1구조체층(11)은 서로 분리 이격될 수 있다.
이때, 도 12를 참조로 하면, 제1구조체층(11)의 하부의 제1도전층(12b)의 두께는, 제1구조체층(11)이 형성되지 않은 영역의 제1도전체층(12a)의 두께보다 두꺼울 수 있다. 단위 칩 형성시, 제1구조체층(11)이 형성되지 않은 영역에서, 제1도전체층이 제1구조체층(11)의 하부에서의 제1도전체층보다 더 식각되어, 그 두께가 상이해질 수 있을 것이다.
이와 같은 구성에 의해, 제1구조체층(11)이 형성되지 않은 영역의 제1도전체층(12a)의 두께가 얇아지므로, 광효율이 향상될 수 있다.
도면에서는, 두개의 칩 형태의 제1구조체층(11)이 형성되어 있는 것을 예를 들어 설명하고 있으나, 이에 한정되는 것은 아니며, 복수의 칩 형태의 제1구조체층(11)이 제1도전층(12)의 상부에 형성될 수 있을 것이다.
이후, 도 13과 같이, 본 발명의 발광소자의 상부에 패시베이션층(45)을 증착할 수 있다. 이때, 패시베이션층(45)은 실리콘 산화막(SiO2)을 포함하는 절연막으로 구성할 수 있다.
이후, 도 14와 같이, 제1전극(50) 및 제2전극(55)을 위한 개구부를 에칭에 의해 형성하여, 해당 개구부에 제1전극(50) 및 제2전극(55)을 증착할 수 있다. 본 발명의 일실시예에서는, 패시베이션층(45)의 높이와, 제1 및 제2전극(55)의 높이가 동일하게 도시되어 있으나, 이에 한정되는 것은 아니며, 패시베이션층(45)의 높이보다 제1 및 제2전극(50, 55)의 높이가 더 높을 수도 있을 것이다.
이후, 도 15와 같이, 각각의 칩을 다이싱(dicing) 등에 의해 절개하면, 본 발명의 칩 단위의 발광소자(1)를 도 16과 같이 생성할 수 있다.
본 발명의 발광소자(1)에서, 제1전극(50)는 제1구조체층(11)의 제1극성 반도체층(11a)과 접촉하는 것으로서, n 전극일 수 있고, 제2전극(55)은, 제1구조체층(11)의 제2전극 반도체층(11a) 및 제2구조체층(21)의 제2전극 반도체층(21a)과 도전층(12, 22)을 통하여 접촉하는 것으로서 공통의 p 전극일 수 있다.
또한, 제2구조체층(21)의 제1극성 반도체층(11a)과 전기적으로 연결되는 도전성 지지기판(40)은 n 전극으로서 기능할 수 있다.
도 17은 본 발명의 일실시예의 발광소자가 제1리드부 및 제2리드부에 실장된 발광장치(5)를 설명하기 위한 일예시도이다. 이와 같이 제1리드부(70)에 발광소자가 실장되며, 제1전극(50)과 제1리드부(70)가 제1와이어(60)에 의해 연결되고, 제2리드부(75)와 제2전극(55)이 제2와이어(65)에 의해 연결됨을 알 수 있다.
또한, 제1리드부(70)와 제2리드부(75)의 상면과 사이에서, 발광소자를 감싸도록 형성되는 절연부(80)가 더 형성될 수도 있다. 본 발명의 발광소자는, 측면 및 상면을 통하여 빛을 방출하게 되므로, 측면에서 방출되는 빛을 절연부(80)가 상면을 향하여 반사하도록 구성될 수 있을 것이다.
이때, 절연부(80)는, 합성수지로서, 예를 들어 반도체 절연재(epoxy molding compound, EMC)일 수 있으나, 이에 한정되는 것은 아니며, 반사가 용이한 색상(예를 들어 흰색)으로 구성되는 합성수지일 수 있다.
도시되지는 않았으나, 제1리드부(70) 및 제2리드부(75)는 서브마운트 기판에 실장될 수 있으며, 제1리드부(70)와 제2리드부(75)에는 절연을 위한 절연부가 형성될 수 있을 것이다.
이와 같은 본 발명의 발광장치(5)는, 칩 하나의 면적으로 발광면적이 넓은 2개의 칩을 제작한 것과 동일하게 되므로, 패키지 실장시 컴팩트한 구현이 가능하다.
도 18은 본 발명의 일실시예에 의한 백색 발광소자를 설명하기 위한 단면도이다.
도면에 도시된 바와 같이, 본 발명의 발광장치(5)가 기판(7)에 배치되고, 그 상부를 형광체(6a)가 포함되는 실란트(6)가 덮도록 구성될 수 있다.
이와 같이 구성되는 본 발명의 백색 발광소자는, 제1구조체층이 청색광을 출력하고, 제2구조체층(21)에 녹색광을 출력하는 경우 예를 들어, 적색 형광체(6a)를 사용하여 백색광을 출력할 수 있을 것이다. 다만, 이는 예시적인 것으로서, 본 발명이 이에 한정되는 것은 아니고, 다양한 파장의 광과 형광체를 이용하여 백색광을 출력할 수 있을 것이다.
이와 같은 본 발명의 장치에 의하면, 두개의 파장의 광을 출력할 수 있으므로, 다양한 방법에 의해 최적의 백색광을 출력하게 한다.
이와 같은 본 발명의 백색 발광소자는, LED 조명기구에 사용될 수도 있고, 또는 백색광원이 요구되는 디스플레이장치 등 다양한 분야에서 사용될 수도 있다.
즉, 도 18과 같은 발광소자가 LED 조명기구에 직접 이용될 수 있으며, 디스플레이장치의 백라이트 유닛(back light unit; BLU) 등 백색광원이 요구되는 다양한 분야에서 사용될 수도 있을 것이다.
또한, 고효율의 백색광을 출력하면서도, 그 크기의 집적화가 가능하다할 것이다.
이상에서 본 발명에 따른 실시예들이 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 범위의 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 다음의 특허청구범위에 의해서 정해져야 할 것이다.
11, 21: 구조체층 12, 22: 도전층
30: 반사층 40: 도전성 지지기판
50, 55: 전극패드

Claims (17)

  1. 도전성 기판;
    상기 도전성 기판 상부에서, 제1반도체층, 제1활성층 및 상기 제1반도체층과 극성이 상이한 제2반도체층을 포함하는 제1구조체층;
    상기 제1구조체층 상부의 도전층; 및
    상기 도전층 상부의 일부 영역에서, 제2반도체층과 극성이 동일한 제3반도체층, 제2활성층 및 상기 제3반도체층과 극성이 상이한 제4반도체층을 포함하는 제2구조체층을 포함하고,
    상기 도전층은, 상기 제2구조체층이 형성된 영역의 하부의 두께가, 상기 도전층이 노출된 영역의 두께보다 두꺼운 것을 특징으로 하는 발광소자.
  2. 제1항에 있어서,
    상기 제2구조체층과, 상기 도전층이 노출된 영역의 상부에 형성되는 패시베이션층을 더 포함하는 발광소자.
  3. 제2항에 있어서,
    상기 제2구조체층의 상부에 형성되는 상기 패시베이션층의 제1개구부에 형성되며, 상기 제4반도체층과 전기적으로 연결되는 제1전극; 및
    상기 도전층이 노출된 영역의 상부에 형성되는 상기 패시베시션층의 제2개구부에 형성되며, 상기 제3반도체층 및 상기 제2반도체층과 전기적으로 연결되는 제2전극을 더 포함하는 발광소자.
  4. 제1항에 있어서,
    상기 도전성 기판과 상기 제1구조체층 사이에, 상기 제1활성층으로부터 방출되는 빛 중 일부를 반사하는 반사층을 더 포함하는 발광소자.
  5. 제1항에 있어서, 상기 제1 및 제4반도체층은, 각각 표면이 러프하게 형성되는 발광소자.
  6. 제1항에 있어서, 상기 제2구조체층은 청색광을 방출하고, 상기 제1구조체층은 녹색광을 방출하는 발광소자.
  7. 제1기판 상부의 제1구조체층-제1반도체층, 제1활성층 및 상기 제1반도체층과 극성이 상이한 제2반도체층을 포함함-에 제1도전층을 형성하는 단계;
    상기 제1도전층과, 제2기판 상부에 형성된 제2구조체층-제1반도체층과 극성이 동일한 제3반도체층, 제2활성층 및 상기 제3반도체층과 극성이 상이한 제4반도체층을 포함함-을 접합하는 단계;
    상기 제2기판을 제거하는 단계;
    상기 제1반도체층의 상부에, 도전성 기판을 접착하는 단계;
    상기 제1기판을 제거하는 단계; 및
    상기 제1도전층의 일부를 노출하여, 상기 제1구조체층을 아이솔레이션하는 단계를 포함하고,
    상기 제1도전층은, 상기 제1구조체층이 형성된 영역의 하부의 두께가, 상기 제1도전층이 노출된 영역의 두께보다 두꺼운 것을 특징으로 하는 발광소자 제조방법.
  8. 제7항에 있어서,
    상기 제1구조체층 상부 및 일부가 노출된 상기 제1도전체층 상부에 패시베이션층을 형성하는 단계;
    상기 제1구조체층 상부에 제1전극을 형성하는 단계; 및
    상기 일부가 노출된 제1도전체층 상부에 제2전극을 형성하는 단계를 포함하는 발광소자 제조방법.
  9. 제8항에 있어서, 상기 제1전극과 제2전극은,
    상기 패시베이션층에 형성된 제1 및 제2개구부를 통해 상기 제1구조체층 및 상기 제1도전층과 전기적으로 각각 연결되는 발광소자 제조방법.
  10. 제7항에 있어서, 상기 제1도전층은, 상기 제2 및 제4반도체층과 각각 접합되는 발광소자 제조방법.
  11. 제7항에 있어서,
    상기 제2기판을 제거한 후 노출되는 상기 제3반도체층에 대해 표면에칭을 수행하는 단계를 더 포함하는 발광소자 제조방법.
  12. 제11항에 있어서,
    상기 제2기판과 상기 제2구조체층 사이에 도핑되지 않은 제5반도체층을 성장하는 단계를 더 포함하는 발광소자 제조방법.
  13. 제7항에 있어서,
    상기 제1기판을 제거한 후 노출되는 상기 제1반도체층에 대해 표면에칭을 수행하는 단계를 더 포함하는 발광소자 제조방법.
  14. 제13항에 있어서,
    상기 제1기판과 상기 제1구조체층 사이에 도핑되지 않은 제6반도체층을 성장하는 단계를 더 포함하는 발광소자 제조방법.
  15. 제7항에 있어서,
    상기 제2구조체층 상부에 제2도전층을 형성하는 단계를 더 포함하는 발광소자 제조방법.
  16. 제15항에 있어서, 상기 접합하는 단계는, 상기 제1 및 제2도전층을 접합하는 발광소자 제조방법.
  17. 제7항에 있어서, 상기 제1구조체층은 청색광을 방출하고, 상기 제2구조체층은 녹색광을 방출하는 발광소자.
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