KR20160144815A

KR20160144815A - 그래핀-실리콘 복합체 및 이의 제조 방법

Info

Publication number: KR20160144815A
Application number: KR1020150081473A
Authority: KR
Inventors: 이효영; 김도영
Original assignee: 성균관대학교산학협력단
Priority date: 2015-06-09
Filing date: 2015-06-09
Publication date: 2016-12-19
Also published as: KR101777714B1

Abstract

단일 또는 복수의 그래핀 층 상에 형성된 실리콘-함유 층을 포함하는 그래핀-실리콘 복합체, 상기 그래핀-실리콘 복합체를 포함하는 전기소자, 및 상기 그래핀-실리콘 복합체의 제조 방법을 제공하고자 한다.

Description

그래핀-실리콘 복합체 및 이의 제조 방법{GRAPHENE-SILICON COMPOSITE AND PREPARING METHOD OF THE SAME}

본원은, 그래핀-실리콘 복합체, 상기 그래핀-실리콘 복합체를 포함하는 전기소자, 및 상기 그래핀-실리콘 복합체의 제조 방법에 관한 것이다.

다양한 응용분야에서 배터리 또는 커패시터의 높은 에너지 밀도, 파워 밀도, 및 안정적인 고출력을 요구하고 있다. 동시에, 생산적인 면에서 저비용 및 간단한 제조 공정 또한 동시에 요구되고 있다. 이러한 문제들로 인해 높은 출력을 보여주며 가격이 저렴한 실리콘을 사용한 배터리 또는 커패시터의 개발이 요구되고 있다.

배터리의 음극 소재로서 실리콘의 이론 용량은 약 4,200 mAh/g이다. 상기 수치는 기존의 그래파이트 음극 소재에 비해 11 배 이상 높은 수치이다. 그러나, Li 이온의 충전 및 방전 과정에서 약 400%까지 부피 팽창을 하여 전극으로서 사용하는데 어려움이 있다.

한편, 커패시터에서는, 비교적 높은 유전상수(k = 11.7)를 가지는 실리콘을 사용함으로써 전도체로서 이용되는 환원 그래핀이 가지지 못하는 전하 저장 능력을 가질 수 있도록 하여 커패시터의 효율을 높이는 동시에 전하의 이동 속도를 높이는 3 차원 구조를 형성할 수 있으며, 이로 인해 충전 및 방전 효율 또한 높일 수 있다.

종래에 보고된 실리콘 배터리의 경우, 단순히 실리콘의 구조를 나노와이어, 나노구(nanosphere), 나노튜브, 또는 속이 비어있는 구의 형태로 변형하여 사용하였다. 상기와 같은 형태의 실리콘은 리튬치환(lithiation) 과정에서 팽창하여 구조가 분해되는 등의 변형을 초래하며, 이로 인해 실리콘 배터리를 사용할수록 낮은 용량 값, 용량 특성(약 600 mAh/g, 약 88% 커패시터 유지), 및 더 나아가 배터리로서 사용하지 못하게 되는 문제점을 가지고 있다. 따라서, 본질적으로 상기와 같은 방법으로는 기본적인 문제들을 해결하기 어렵다.

최근, 실리콘-탄소(Si-C) 요크쉘(york shell) 구조의 음극 배터리가 보고되었는데, 상기 구조를 가지는 실리콘 배터리의 경우 리튬치환 과정에서의 팽창을 적절히 억제하는 훌륭한 성과를 나타내었지만, 내부 구조의 벌크화로 인해 높은 효율은 나타내지 못하였다.

한편, 미국공개특허 제2014-0367828호는, 실리콘 관통전극의 제조 방법 및 기재에서의 실리콘 관통전극 커패시터 및 이에 따른 디바이스에 관한 것을 개시하고 있다.

본원은, 단일 또는 복수의 그래핀 층 상에 형성된 실리콘-함유 층을 포함하는 그래핀-실리콘 복합체, 상기 그래핀-실리콘 복합체를 포함하는 전기소자, 및 상기 그래핀-실리콘 복합체의 제조 방법을 제공하고자 한다.

그러나, 본원이 해결하고자 하는 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

본원의 일 측면은, 단일 또는 복수의 그래핀 층을 포함하는 그래핀 시트; 및 상기 단일 또는 복수의 그래핀 층 상에 형성된 실리콘-함유 층을 포함하는, 그래핀-실리콘 복합체를 제공한다.

본원의 다른 일 측면은, 본원의 상기 일 측면에 따른 그래핀-실리콘 복합체를 함유하는 전극을 포함하는, 전기소자를 제공한다.

본원의 또 다른 일 측면은, 그래핀 옥사이드 및 실리콘-함유 물질을 혼합하여 그래핀-실리콘 혼합물을 수득하는 단계; 상기 그래핀-실리콘 혼합물을 분산시키는 단계; 상기 분산된 그래핀-실리콘 혼합물을 용매와 혼합하여 필터링하는 단계; 및 상기 필터링된 그래핀-실리콘 혼합물을 열처리하여 환원시키는 단계를 포함하는, 그래핀-실리콘 복합체의 제조 방법을 제공한다.

본원의 일 구현예에 의하면, 그래핀 옥사이드의 표면 반응기들에 의해 그래핀 및 실리콘이 간단하게 층을 이루어 3 차원 구조의 그래핀-실리콘 복합체가 형성되며, 상기 그래핀-실리콘 복합체는 전극 물질로서 사용할 수 있다.

본원의 일 구현예에 따른 그래핀-실리콘 복합체는 그래핀 시트와 실리콘-함유 층 사이에 빈 공간 및 그래핀의 유연성으로 인해 실리콘의 약 400% 가량의 팽창에도 깨지지 않는 구조를 가질 수 있으며, 잦은 충전 및 방전 과정에서도 상기 구조를 유지할 수 있다. 또한, 본원에 따른 그래핀-실리콘 복합체를 커패시터 물질로서 사용할 경우, 실리콘의 높은 유전상수로 인해 그래핀 옥사이드를 단일로 사용하는 경우에 비해 2 배 이상의 전하량을 저장할 수 있다.

또한, 본원의 일 구현예에 따른 제조 방법을 이용하여 그래핀-실리콘 복합체를 제조할 경우, 비교적 단순한 방법으로 빠른 시간 내에 다량의 전극 물질을 제조할 수 있다.

도 1은, 본원의 일 구현예에 따른 그래핀-실리콘 복합체의 구조도이다.
도 2는, 본원의 일 구현예에 있어서, 전극소자 물질로서의 그래핀-실리콘 복합체를 나타낸 것이다.
도 3은, 본원의 일 실시예에 있어서, 그래핀-실리콘 복합체의 표면 주사형 전자 현미경 이미지이다.
도 4는, 본원의 일 실시예에 있어서, 그래핀-실리콘 복합체의 단면 주사형 전자 현미경 이미지이다.
도 5는, 본원의 일 실시예에 따른 그래핀-실리콘 복합체를 이용하여 제조된 커패시터의 순환 전압전류법 그래프이다.
도 6은, 본원의 일 실시예에 따른 그래핀-실리콘 복합체를 이용하여 제조된 커패시터의 충-방전 그래프이다.
도 7은, 본원의 일 구현예에 있어서, 그래핀 옥사이드 상에 자기조립 단분자층을 형성하는 과정을 나타내는 스킴이다.

이하, 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본원의 구현예 및 실시예를 상세히 설명한다. 그러나 본원은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 구현예 및 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.

본원 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다.

본원 명세서 전체에서, 어떤 부재가 다른 부재 "상에" 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.

본원 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.

본 명세서에서 사용되는 정도의 용어 "약", "실질적으로" 등은 언급된 의미에 고유한 제조 및 물질 허용오차가 제시될 때 그 수치에서 또는 그 수치에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 정확하거나 절대적인 수치가 언급된 개시 내용을 비양심적인 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다.

본원 명세서 전체에서 사용되는 정도의 용어 “~ 하는 단계” 또는 “~의 단계”는 “~를 위한 단계”를 의미하지 않는다.

본원 명세서 전체에서, 마쿠시 형식의 표현에 포함된 "이들의 조합(들)"의 용어는 마쿠시 형식의 표현에 기재된 구성 요소들로 이루어진 군에서 선택되는 하나 이상의 혼합 또는 조합을 의미하는 것으로서, 상기 구성 요소들로 이루어진 군에서 선택되는 하나 이상을 포함하는 것을 의미한다.

본원 명세서 전체에서, "A 및/또는 B"의 기재는, "A 또는 B, 또는 A 및 B"를 의미한다.

본원 명세서 전체에서, "그래핀(graphene)"이라는 용어는 복수개의 탄소 원자들이 서로 공유 결합으로 연결되어 폴리시클릭 방향족 분자를 형성한 것을 의미하는 것으로서, 상기 공유 결합으로 연결된 탄소 원자들은 기본 반복 단위로서 6 원환을 형성하나, 5 원환 및/또는 7 원환을 더 포함하는 것도 가능하다. 따라서, 상기 그래핀이 형성하는 시트는 서로 공유 결합된 탄소 원자들의 단일층으로서 보일 수 있으나, 이에 제한되는 것은 아니다. 상기 그래핀이 형성하는 시트는 다양한 구조를 가질 수 있으며, 이와 같은 구조는 그래핀 내에 포함될 수 있는 5 원환 및/또는 7 원환의 함량에 따라 달라질 수 있다. 또한, 상기 그래핀이 형성하는 시트가 단일층으로 이루어진 경우, 이들이 서로 적층되어 복수층을 형성할 수 있으며, 상기 그래핀 시트의 측면 말단부는 수소 원자로 포화될 수 있으나, 이에 제한되는 것은 아니다.

본원 명세서 전체에서, "그래핀 옥사이드"라는 용어는 그래핀 산화물 (graphene oxide)이라고도 불리우고, "GO"로 약칭될 수 있다. 단일층 그래핀 상에 카르복실기, 히드록시기, 또는 에폭시기 등의 산소를 함유하는 작용기가 결합된 구조를 포함할 수 있으나, 이에 제한되는 것은 아니다.

본원 명세서 전체에서, "환원 그래핀 옥사이드(reduced graphene oxide)"라는 용어는 환원 과정을 거쳐 산소 비율이 줄어든 그래핀 옥사이드를 의미하는 것으로서, "rGO"로 약칭될 수 있으나, 이에 제한되는 것은 아니다.

이하, 본원의 구현예를 상세히 설명하였으나, 본원이 이에 제한되지 않을 수 있다.

도 1은, 본원의 일 구현예에 따른 그래핀-실리콘 복합체를 나타낸 구조도이다.

본원의 일 측면은, 단일 또는 복수의 그래핀 층을 포함하는 그래핀 시트(10); 및 상기 단일 또는 복수의 그래핀 층(10) 상에 형성된 실리콘-함유 층(20)을 포함하는, 그래핀-실리콘 복합체를 제공한다.

본원의 일 구현예에 있어서, 상기 단일 또는 복수의 그래핀 층(10)은 그래핀, 그래핀 옥사이드, 환원 그래핀 옥사이드, 및 이들의 조합들로 이루어진 군으로부터 선택된 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.

본원의 일 구현예에 있어서, 상기 단일 또는 복수의 그래핀 층(10)은 자기조립 단분자층(self assembled monolayer, SAM)을 포함하는 것일 수 있으며, 상기 단일 또는 복수의 그래핀 층(10)의 표면에 3-아미노-프로필트리에톡시실란(3-amino-propyltriethoxysilane, APTS), 3-아미노-프로필트리메톡시실란(3-amino-propyltrimethoxysilane, APTMS), 및 이들의 조합들로 이루어진 군으로부터 선택된 것을 화학적으로 부착시킨 것을 추가 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 상기와 같은 화학적 부착에 의해 상기 그래핀 층의 표면이 기능화될 수 있으며, 예를 들어, 상기 화학적 부착은 자기조립에 의한 단분자층 형성에 의해 수행되는 것일 수 있으나, 이에 제한되는 것은 아니다.

본원의 일 구현예에 있어서, 상기 실리콘-함유 층(20)은 상기 복수의 그래핀 층(10) 사이에 형성된 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.

본원의 일 구현예에 있어서, 상기 실리콘-함유 층(20)은 박막 또는 입자의 형태의 실리콘-함유 물질을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 실리콘-함유 물질은 테트라 에틸 오르소실리케이트(tetra ethyl orthosilicate, TEOS), 트리에틸 메틸 오르소실리케이트(triethyl methyl orthosilicate), 디에틸 디메틸 오르소실리케이트(diethyl dimethyl orthosilicate), 에틸 트리에틸 오르소실리케이트(ethyl trimethyl orthosilicate), 및 이들의 조합들로 이루어진 군으로부터 선택되는 물질을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.

본원의 일 구현예에 있어서, 상기 실리콘-함유 층(20)의 두께는 약 0.3 nm 내지 약 100 nm일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 실리콘-함유 층(20)의 두께는 약 0.3 nm 내지 약 100 nm, 약 0.5 nm 내지 약 100 nm, 약 1 nm 내지 약 100 nm, 약 5 nm 내지 약 100 nm, 약 10 nm 내지 약 100 nm, 약 20 nm 내지 약 100 nm, 약 30 nm 내지 약 100 nm, 약 40 nm 내지 약 100 nm, 약 50 nm 내지 약 100 nm, 약 60 nm 내지 약 100 nm, 약 70 nm 내지 약 100 nm, 약 80 nm 내지 약 100 nm, 약 90 nm 내지 약 100 nm, 약 0.3 nm 내지 약 90 nm, 약 1 nm 내지 약 80 nm, 약 5 nm 내지 약 70 nm, 약 10 nm 내지 약 60 nm, 약 20 nm 내지 약 50 nm, 또는 약 30 nm 내지 약 40 nm일 수 있으나, 이에 제한되는 것은 아니다.

본원의 일 구현예에 있어서, 상기 그래핀-실리콘 복합체는 상기 그래핀 시트(10)와 상기 실리콘-함유 층(20) 사이에 빈 공간을 가지는 것일 수 있다. 상기 빈 공간은 그래핀 층(10)을 자기조립 단분자층(self assembled monolayer, SAM)의 합성에 의해 조절 가능하며, 상기 SAM의 형성 시 사용되는 물질의 분자 구조에 의해 상기 빈 공간의 거리가 조절될 수 있다. 상기 실리콘-함유 층(20)이 팽창하여도 상기 빈 공간으로 인해 상기 그래핀-실리콘 복합체의 구조를 유지할 수 있다.

본원의 일 구현예에 있어서, 상기 빈 공간의 크기는 약 0.3 nm 내지 약 10 nm일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 빈 공간의 크기는 약 0.3 nm 내지 약 10 nm, 약 0.5 nm 내지 약 10 nm, 약 1 nm 내지 약 10 nm, 약 3 nm 내지 약 10 nm, 약 5 nm 내지 약 10 nm, 약 7 nm 내지 약 10 nm, 약 9 nm 내지 약 10 nm, 약 0.3 nm 내지 약 8 nm, 약 0.3 nm 내지 약 6 nm, 약 0.3 nm 내지 약 4 nm, 약 0.3 nm 내지 약 2 nm, 또는 약 0.3 nm 내지 약 1 nm일 수 있으나, 이에 제한되는 것은 아니다.

본원의 일 구현예에 있어서, 상기 그래핀-실리콘 복합체는 유연성 및 3 차원 구조를 가지는 것일 수 있으나, 이에 제한되는 것은 아니다. 상기 그래핀-실리콘 복합체가 유연성을 가짐으로써 실리콘-함유 층이 팽창하여도 깨지지 않는 구조를 가질 수 있다.

본원의 다른 일 측면에 따른 전기소자에 대하여, 상기 본원의 일 측면에 따른 그래핀-실리콘 복합체에 대하여 기술된 내용과 중복되는 부분들에 대해서는 상세한 설명을 생략하였으나, 그 설명이 생략되었더라도 동일하게 적용될 수 있다.

도 2는, 본원의 일 구현예에 따른 전극소자 물질로서 사용되는 그래핀-실리콘 복합체를 나타낸 것이다.

본원의 일 구현예에 있어서, 상기 전기소자는 이차 전지 또는 커패시터인 것일 수 있으나, 이에 제한되는 것은 아니다. 상기 이차 전지는, 예를 들어, 리튬 이온 전지, 소듐 이온 전지, 또는 알루미늄 이온 전지 등이 있을 수 있으나, 이에 제한되는 것은 아니다.

본원의 일 구현예에 따른 그래핀-실리콘 복합체는 그래핀과 실리콘-함유 층 사이에 빈 공간 및 그래핀의 유연성으로 인해 실리콘의 약 400% 가량의 팽창에도 깨지지 않는 구조를 가질 수 있으며, 잦은 충전 및 방전 과정에서도 상기 구조를 유지할 수 있다. 또한, 본원에 따른 그래핀-실리콘 복합체를 커패시터 물질로서 사용할 경우, 실리콘의 높은 유전상수로 인해 그래핀 옥사이드를 단일로 사용하는 경우에 비해 약 2 배 이상의 전하량을 저장할 수 있다.

본원의 또 다른 일 측면에 따른 그래핀-실리콘 복합체의 제조 방법에 대하여, 상기 본원의 일 측면에 따른 그래핀-실리콘 복합체에 대하여 기술된 내용과 중복되는 부분들에 대해서는 상세한 설명을 생략하였으나, 그 설명이 생략되었더라도 동일하게 적용될 수 있다.

본원의 일 구현예에 있어서, 상기 그래핀 옥사이드 및 상기 실리콘-함유 물질의 혼합 전에, 상기 그래핀 옥사이드의 표면에 3-아미노-프로필트리에톡시실란, 3-아미노-프로필트리메톡시실란, 및 이들의 조합들로 이루어진 군으로부터 선택되는 것을 화학적으로 부착시키는 단계를 추가 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 도 7은 상기 그래핀 옥사이드 상에 자기조립 단분자층을 형성하는 과정을 나타내는 스킴이다.

본원의 일 구현예에 있어서, 상기 그래핀 옥사이드와 실리콘-함유 물질의 혼합 비율은 특별히 제한되는 것은 아니며, 약 1:99 내지 약 99:1의 부피비에 의해 혼합되는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 부피비는 약 1:99 내지 약 99:1, 약 10:90 내지 약 90:10, 약 20:80 내지 약 80:20, 약 30:70 내지 약 70:30, 약 40:60 내지 약 60:40, 또는 약 50:50일 수 있으나, 이에 제한되는 것은 아니다.

본원의 일 구현예에 있어서, 상기 실리콘-함유 물질은 테트라 에틸 오르소실리케이트(tetra ethyl orthosilicate; TEOS), 트리에틸 메틸 오르소실리케이트(triethyl methyl orthosilicate), 디에틸 디메틸 오르소실리케이트(diethyl dimethyl orthosilicate), 에틸 트리에틸 오르소실리케이트(ethyl trimethyl orthosilicate), 및 이들의 조합들로 이루어진 군으로부터 선택되는 물질을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.

본원의 일 구현예에 있어서, 상기 그래핀-실리콘 혼합물을 분산시키는 단계는 음파 처리 또는 자석 교반(magnetic stirrer)에 의해 수행되는 것일 수 있으나, 이에 제한되는 것은 아니다. 또한, 상기 분산 시, 혼합된 상기 그래핀 옥사이드와 실리콘-함유 물질이 반응하는 것일 수 있다.

본원의 일 구현예에 있어서, 상기 음파 처리는 약 30 kHz 내지 약 50 kHz의 주파수에 의해 수행되는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 주파수는 약 30 kHz 내지 약 50 kHz, 약 35 kHz 내지 약 50 kHz, 약 40 kHz 내지 약 50 kHz, 약 45 kHz 내지 약 50 kHz, 약 30 kHz 내지 약 45 kHz, 약 30 kHz 내지 약 40 kHz, 또는 약 30 kHz 내지 약 35 kHz일 수 있으나, 이에 제한되는 것은 아니다.

본원의 일 구현예에 있어서, 상기 필터링은 감압 필터를 이용하여 수행되는 것일 수 있으나, 이에 제한되는 것은 아니다. 상기 감압은 진공 상태를 포함하는 것일 수 있다. 상기 필터링에 의해 상기 분산 시 반응된 그래핀-실리콘 혼합물의 불순물, 예를 들어, 미반응된 액상의 잔여 실리콘-함유 물질 등을 제거할 수 있으며, 상기 감압에 의해 잔여 수분이 제거될 수 있으나, 이에 제한되는 것은 아니다.

본원의 일 구현예에 있어서, 상기 용매는 -O 또는 -OH와 같은 수분 또는 수분에 의해 합성될 수 있는 작용기를 가지지 않은 물질이라면 제한 없이 사용 가능하며, 예를 들어, 상기 용매는 n-메틸 피롤리돈(n-methyl pyrrolidone; NMP), 디메틸포름아미드(dimethylformamide), 및 이들의 조합들로 이루어진 군으로부터 선택되는 물질을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.

본원의 일 구현예에 있어서, 상기 필터링하는 단계 후, 상기 필터링된 그래핀-실리콘 혼합물을 건조시키는 단계를 추가 포함할 수 있으나, 이에 제한되는 것은 아니며, 상기 건조는, 예를 들어, 진공 오븐에서 수행되는 것일 수 있다. 또한, 상기 건조는 약 40℃ 내지 약 150℃의 범위의 온도에서 수행되는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 건조 온도는 약 40℃ 내지 약 150℃, 약 50℃ 내지 약 150℃, 약 60℃ 내지 약 150℃, 약 70℃ 내지 약 150℃, 약 80℃ 내지 약 150℃, 약 90℃ 내지 약 150℃, 약 100℃ 내지 약 150℃, 약 110℃ 내지 약 150℃, 약 120℃ 내지 약 150℃, 약 130℃ 내지 약 150℃, 약 140℃ 내지 약 150℃, 약 50℃ 내지 약 140℃, 약 60℃ 내지 약 130℃, 약 70℃ 내지 약 120℃, 약 80℃ 내지 약 110℃, 또는 약 90℃ 내지 약 100℃일 수 있으나, 이이 제한되는 것은 아니다.

본원의 일 구현예에 있어서, 상기 열처리는 약 800℃ 내지 약 2,000℃의 범위의 온도에서 수행되는 것일 수 있으나, 이에 제한되는 것은 아니며, 상기 열처리에 의해 상기 그래핀 옥사이드를 환원시킬 수 있으며, 또한 제조 과정에서 발생하는 불순물을 제거할 수 있다. 예를 들어, 상기 열처리 온도는 약 800℃ 내지 약 2,000℃, 약 900℃ 내지 약 2,000℃, 약 1,000℃ 내지 약 2,000℃, 약 1,100℃ 내지 약 2,000℃, 약 1,200℃ 내지 약 2,000℃, 약 1,300℃ 내지 약 2,000℃, 약 1,400℃ 내지 약 2,000℃, 약 1,500℃ 내지 약 2,000℃, 약 1,600℃ 내지 약 2,000℃, 약 1,700℃ 내지 약 2,000℃, 약 1,800℃ 내지 약 2,000℃, 약 1,900℃ 내지 약 2,000℃, 약 800℃ 내지 약 1,900℃, 약 900℃ 내지 약 1,800℃, 약 1,000℃ 내지 약 1,700℃, 약 1,100℃ 내지 약 1,600℃, 약 1,200℃ 내지 약 1,500℃, 또는 약 1,300℃ 내지 약 1,400℃일 수 있으나, 이에 제한되는 것은 아니다. 상기 열처리에 의해 상기 그래핀-실리콘 복합체 내의 그래핀 옥사이드가 열 환원(thermal reduction)될 수 있으며, O₂ 등의 잔류 유기 분자들을 제거시켜 환원된 그래핀 옥사이드-실리콘 복합체를 제조할 수 있다.

이하, 실시예를 참조하여 본원을 좀더 자세히 설명하지만, 본원은 이에 제한되는 것은 아니다.

[ 실시예 ]

본 실시예에서는 TEOS(tetra ethyl orthosilicate; Sigma Aldrich, 99.98%)를 그래핀 옥사이드(그래핀올社) 표면과 반응시켜 3 차원 구조화시킨 후, 열처리를 통해 3 차원 그래핀-실리콘 복합체를 제조하였다.

하기 화학식 1은 상기 TEOS의 분자 구조를 나타낸다:

<화학식 1>

.

< 실시예 1>

그래핀 -실리콘 복합체의 제조 1

먼저, 그래핀 옥사이드와 TEOS 가 3 차원 구조를 형성하도록 하기 위하여, 그래핀 옥사이드(graphene oxide, GO)와 TEOS를 5:95 내지 95:5의 부피비로서 혼합한 후, 서로 분산이 잘 이루어질 수 있도록 초음파 분산기(sonicator; Power sonic 420, 화신기계상사)를 이용하여 6 시간 동안 40 kHz로 음파 처리하였다. 상기 그래핀-실리콘 복합체의 혼합비는 GO:TEOS = 30:70일 때 가장 우수한 성능을 나타내었다.

그 후, 상기 혼합물을 NMP(n-methyl pyrrolidone) 용매에 혼합한 후, 1.2 mmHg 압력의 로타리(rotary) 펌프를 이용하여 진공 상태가 되도록 하였고, PTFE(polytetrafluoroethylene)로 제조된 필터(0.45 μm 기공)를 이용하여 필터링함으로써 미반응 잔여 TEOS 및 수분을 제거한 후, 80℃ 진공 챔버에서 1 시간 동안 건조시켜 분말을 수득하였다.

이어서, 상기 건조시킨 분말을 1,000℃ 내지 1,500℃의 가열로에서 8 ℃/min의 승온 속도로 2 시간 내지 3 시간 동안 가열시킨 후, 1 시간 동안 온도를 유지하였다. 상기 열처리 후, 상온에서 식혀 그래핀-실리콘 복합체를 수득하였다.

도 3 및 도 4는, 각각 상기 과정을 통해 제조된 그래핀-실리콘 복합체의 표면 및 단면 FE-SEM(field emission scanning electron microsope; JEOL 사) 이미지이다.

< 실험예 1>

그래핀 -실리콘 복합체를 포함하는 커패시터의 제조

먼저, 슬러리 제조를 위해, 상기 실시예 1에서 제조된 그래핀-실리콘 복합체, 바인더로서 PVDF(polyvinylidene fluoride; sigma Aldrich), 및 전도성 탄소 소재로서 카본 블랙(Super-P; TIMCAL社)을 각각 7:2:1의 비율로 핸드 글라인딩하였다.

그 후, 구리 호일 또는 탄소 필름 상에 닥터 블레이드를 이용하여 상기 슬러리를 일정량 접착시킨 후, 80℃의 진공 챔버에서 24 시간 동안 건조시켜 전극을 제조하였다. 상기 전극을 이용하여 종래에 공지된 방법에 따라 커패시터를 조립하여 전기화학 특성을 측정하였다.

도 5 및 도 6은 상기 제조된 커패시터를 이용하여 측정한 전기화학적 데이터로서, 이를 통해, 커패시터의 안정성을 파악할 수 있다. 도 5는 10 mV/s 내지 500 mV/s의 범위의 스캔 레이트(scan rate)로서 측정된 CV(cyclic voltammetry) 그래프로서, 일반적으로 전기전도도가 우수한 물질을 사용한 커패시터는 가역적인 그래프를 나타내는데, 본 실시예에 따른 그래핀-실리콘 복합체를 이용한 커패시터 또한 스캔 레이트에 따라 가역적인 증가폭을 보여주는 안정적인 커패시터 곡선을 확인할 수 있었다. 도 6은 상기 제조된 커패시터의 충-방전 곡선으로서, 충전과 방전을 1 사이클로 하여 총 5 사이클이 진행된 그래프이며, 충전과 방전의 곡선 기울기가 유사한 안정적인 곡선을 이루고 있는 것을 확인할 수 있었다.

< 실시예 2>

1. APTS 에 의해 표면 개질된 그래핀 옥사이드의 제조

먼저, 그래핀 옥사이드를 표면 개질시키기 위해, Ar 분위기의 글러브 박스(glove box) 내에서 APTS(3-amino-propyltriethoxysilane; Sigma aldrich 99%) 1 mL를 GO 50 mg가 분산되어 있는 무수 디메틸포름아미드(anhydrous dimethylformamide) 10 mL에 첨가하였다. 상기 용액을 공기에 접촉되지 않도록 하여 드라이박스에서 꺼낸 후, 핫 플레이트에 실리콘 오일 배스를 사용하여 60℃를 12 시간 동안 유지하여 담궈놓았다. 이후, 진공 필터를 사용하여 액상을 걸러내어 수득한 고체상을 건조시킴으로써 그래핀 옥사이드의 상에 자기조립된 APTS 단분자층을 형성시켰다.

하기 화학식 2는 APTS의 분자 구조를 나타낸다:

<화학식 2>

.

하기 스킴 1은 상기 APTS에 의해 상기 그래핀 옥사이드 상에 자기조립 단분자층이 형성되는 메커니즘을 나타낸다:

<스킴 1>

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2. 그래핀 -실리콘 복합체의 제조 2

본 실시예에서는, 상기 실시예 1의 그래핀 옥사이드 대신 상기 제조된 APTS에 의해 표면 개질된 그래핀 옥사이드를 이용하였으며, 그 이외에는 상기 실시예 1과 동일한 방법으로 그래핀-실리콘 복합체를 제조하였다.

< 실시예 3>

1. APTMS 에 의해 표면 개질된 그래핀 옥사이드의 제조

먼저, 그래핀 옥사이드를 표면 개질시키기 위해, 상기 그래핀 옥사이드의 상에 APTMS(3-amino-propylmethoxysilane)를 이용하여 자기조립 단분자층을 형성시켰다.

하기 화학식 3은 APTMS의 분자 구조를 나타낸다:

<화학식 3>

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하기 스킴 2는 상기 APTMS에 의해 상기 그래핀 옥사이드 상에 자기조립 단분자층이 형성되는 메커니즘을 나타낸다:

<스킴 2>

.

2. 그래핀 -실리콘 복합체의 제조 3

본 실시예에서는, 상기 실시예 1의 그래핀 옥사이드 대신 상기 제조된 APTMS에 의해 표면 개질된 그래핀 옥사이드를 이용하였으며, 그 이외에는 상기 실시예 1과 동일한 방법으로 그래핀-실리콘 복합체를 제조하였다.

전술한 본원의 설명은 예시를 위한 것이며, 본원이 속하는 기술분야의 통상의 지식을 가진 자는 본원의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수도 있다.

본원의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본원의 범위에 포함되는 것으로 해석되어야 한다.

10: 그래핀 층, 그래핀 시트
20: 실리콘-함유 층

Claims

단일 또는 복수의 그래핀 층을 포함하는 그래핀 시트; 및
상기 단일 또는 복수의 그래핀 층 상에 형성된 실리콘-함유 층
을 포함하는, 그래핀-실리콘 복합체.
제 1 항에 있어서,
상기 실리콘-함유 층은 상기 복수의 그래핀 층 사이에 형성된 것을 포함하는 것인, 그래핀-실리콘 복합체.
제 1 항에 있어서,
상기 단일 또는 복수의 그래핀 층은 그래핀, 그래핀 옥사이드, 환원 그래핀 옥사이드, 및 이들의 조합들로 이루어진 군으로부터 선택된 것을 포함하는 것인, 그래핀-실리콘 복합체.
제 1 항에 있어서,
상기 단일 또는 복수의 그래핀 층의 표면에 3-아미노-프로필트리에톡시실란, 3-아미노-프로필트리메톡시실란, 및 이들의 조합들로 이루어진 군으로부터 선택된 것을 화학적으로 부착시킨 것을 추가 포함하는 것인, 그래핀-실리콘 복합체.
제 1 항에 있어서,
상기 실리콘-함유 층은 박막 또는 입자의 형태의 실리콘-함유 물질을 포함하는 것인, 그래핀-실리콘 복합체.
제 5 항에 있어서,
상기 실리콘-함유 물질은 테트라 에틸 오르소실리케이트, 트리에틸 메틸 오르소실리케이트, 디에틸 디메틸 오르소실리케이트, 에틸 트리에틸 오르소실리케이트, 및 이들의 조합들로 이루어진 군으로부터 선택되는 물질을 포함하는 것인, 그래핀-실리콘 복합체.
제 1 항에 있어서,
상기 그래핀-실리콘 복합체는 유연성 및 3 차원 구조를 가지는 것인, 그래핀-실리콘 복합체.
제 1 항 내지 제 7 항 중 어느 한 항에 따른 그래핀-실리콘 복합체를 함유하는 전극을 포함하는, 전기소자.
제 8 항에 있어서,
상기 전기소자는 이차 전지 또는 커패시터인 것인, 전기소자.
그래핀 옥사이드 및 실리콘-함유 물질을 혼합하여 그래핀-실리콘 혼합물을 수득하는 단계;
상기 그래핀-실리콘 혼합물을 분산시키는 단계;
상기 분산된 그래핀-실리콘 혼합물을 용매와 혼합하여 필터링하는 단계; 및
상기 필터링된 그래핀-실리콘 혼합물을 열처리하여 환원시키는 단계
를 포함하는, 그래핀-실리콘 복합체의 제조 방법.
제 10 항에 있어서,
상기 그래핀 옥사이드 및 상기 실리콘-함유 물질의 혼합 전에, 상기 그래핀 옥사이드의 표면에 3-아미노-프로필트리에톡시실란, 3-아미노-프로필트리메톡시실란, 및 이들의 조합들로 이루어진 군으로부터 선택되는 것을 화학적으로 부착시키는 단계를 추가 포함하는, 그래핀-실리콘 복합체의 제조 방법.
제 10 항에 있어서,
상기 필터링은 감압 필터를 이용하여 수행되는 것인, 그래핀-실리콘 복합체의 제조 방법.
제 10 항에 있어서,
상기 용매는 n-메틸 피롤리돈, 디메틸포름아미드, 및 이들의 조합들로 이루어진 군으로부터 선택되는 물질을 포함하는 것인, 그래핀-실리콘 복합체의 제조 방법.
제 10 항에 있어서,
상기 필터링하는 단계 이후, 상기 필터링된 그래핀-실리콘 혼합물을 건조시키는 단계를 포함하는, 그래핀-실리콘 복합체의 제조 방법.
제 10 항에 있어서,
상기 열처리는 800℃ 내지 2,000℃의 범위의 온도에서 수행되는 것인, 그래핀-실리콘 복합체의 제조 방법.