KR20160137323A - 게르마늄 및 ⅲ-ⅴ 화합물 반도체 재료에 대한 솔벤트계 산화 - Google Patents

게르마늄 및 ⅲ-ⅴ 화합물 반도체 재료에 대한 솔벤트계 산화 Download PDF

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유스케 오니키
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Abstract

반도체 구조 위에 절연 피쳐를 제공하는 방법에 대해 개시한다. 이 방법은, 반도체 기판 위에 핀 구조를 형성하는 단계와, 상기 핀 구조 위에 산화물층을 형성하는 단계로서, 상기 산화물층을 형성하는 단계는 핀 구조에 대해 솔벤트 혼합물로 습식 화학 산화 공정을 수행하는 단계를 포함하는 것인 상기 산화물층을 형성하는 단계와, 상기 산화물층 위에 유전체층을 형성하는 단계와, 상기 반도체 구조 위에 적어도 하나의 절연 피쳐를 형성하는 단계를 포함한다.

Description

게르마늄 및 Ⅲ-Ⅴ 화합물 반도체 재료에 대한 솔벤트계 산화{SOLVENT-BASED OXIDATION ON GERMANIUM AND III-V COMPOUND SEMICONDUCTOR MATERIALS}
반도체 산업은 디바이스의 고밀도, 고성능 및 저비용에 의해 나노미터 기술 프로세스 노드로 진보되고 있다. 집적 회로(IC) 발전 과정에서, 기능적 밀도(즉, 칩 면적당 상호접속된 디바이스의 수)는 기하학적 사이즈(즉, 제조 공정을 이용하여 생성될 수 있는 최소형의 구성요소(또는 라인))가 감소하면서 일반적으로 상승하고 있다. 이 스케일 축소 과정은 일반적으로, 생산 효율을 높이고 연관 비용을 낮춤으로써 혜택을 제공한다. 이러한 스케일 축소는 또한 IC의 처리 및 제조 복잡성을 증가시키며, 이러한 진보가 달성되기 위해서는 IC 제조에서도 유사한 개발이 필요하다.
일례로, 화합물 반도체를 포함한 신규한 반도체 재료가 종래의 실리콘 기판을 보충 또는 교체하기 위해 연구되고 있다. 이들 대체 반도체 재료가 종종 우수한 전기 특성을 가지고 있지만, 마찬가지로 종종 그 자체의 난제 집합(sets of challenges)을 가지고 있다. 따라서, 이러한 보다 엄격한 재료(exacting material)로의 추이는 새로운 제조 공정의 견인차 중 하나이다. 따라서, 기존의 반도체 제조 공정이 일반적으로 적절하였다 하여도, 모든 면에서 전체적으로 만족스러운 것으로 판명되고 있지는 않다.
본 개시의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준적 기법에 따라, 다양한 피쳐를 실척으로 도시하지 않는다. 사실상, 다양한 피쳐의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1a, 도 1b, 도 1c, 도 1d, 도 1e, 및 도 1f는 일부 실시형태에 따라 구성된 다양한 제조 단계에서의 반도체 구조의 단면도이다.
도 2는 일부 실시형태에 따른 본 개시내용의 다양한 양태에 따라 구성된 반도체 구조를 제조하는 방법을 나타내는 흐름도이다.
도 3은 다양한 실시형태에 따른 습식 산화 공정을 수행하기 위해 솔벤트계 및 수계 용액을 이용하는 것의 차이를 나타내는 도면이다.
도 4는 다양한 실시형태에 따른 물의 농도의 영향을 나타내는 도면이다.
이하의 설명에서는 다양한 실시형태의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시를 단순화하기 위해 구성요소 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일뿐이며, 한정되는 것을 목적으로 하지 않는다. 또한, 본 개시는 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 간의 관계를 지시하지는 않는다. 또한, 이어지는 설명에 있어서 제2 피쳐 위(over) 또는 상(on)의 제1 피쳐의 형성은 제1 및 제2 피쳐가 직접 접촉으로 형성되는 실시형태를 포함할 수 있고, 또한 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시형태도 또한 포함할 수 있다.
반도체 프론트엔드 공정에서, 절연 피쳐(예, STI(shallow trench isolation))는 반도체 기판 상의 전기 디바이스들 사이에 충분한 절연을 제공한다. 통상의 STI 공정은 웨이퍼 상에서, "활성 영역"이라고 칭하는 활성 아일랜드를 둘러싸는 얕은 트렌치의 형성을 수반한다. 그런 다음, 열산화 공정으로 트렌치의 내면 상에 산화물층 또는 라이너를 형성하고 절연 재료로 트렌치를 충전함으로써 전기 절연 효과를 달성한다. 통상, 실리콘 기판과 같은 반도체 기판 상에 그러한 STI 피쳐(즉, 절연 피쳐)을 형성하기 전에, 기판의 실리콘 표면 상에 상당량의 수산기 및/또는 산화물기를 제공하기 위해 기판 상에 초박막 산화물층이 형성된다. 그러한 초박막 산화물층은 습식 산화 공정(wet oxidation process)을 이용하여 실리콘 표면 상에 형성된다. 더 구체적으로, 습식 산화 공정은 NH4OH/H2O2/H2O, O3/H2O 등의 수계 용액을 이용할 수 있다.
그러나, Ge, SiGe, 및/또는 III-V 반도체 화합물 재료 등의 신규한 반도체 재료의 이용을 도입함으로 인해, 그러한 신규한 반도체 재료 위에 STI 피쳐를 형성하는 것은, 실리콘 반도체 재료에 대해 전술한 동일한 수계 용액을 이용할 때에 불량한 제품 신뢰성을 초래할 수 있다. 일례로, Ge 표면 상에 산화물층을 형성하기 위해 수계 용액을 이용하면, 형성되는 산화물층의 두께가 불충분해진다. 이 불충분한 두께는 Ge의 고유 특성에서 기인한 것인데, 산화물층(예, GeO2)이 형성될 때마다 그 층이 그 수계 용액에 용해되기 때문이다. 그리고, 불충분한 두께를 갖는 그러한 산화물 상에 형성된 임의의 후속 절연 피쳐(예, STI)는 누설 문제를 겪게 된다. 다른 예로, Ge를 포함하는 재료층 상에 STI 피쳐를 바로 형성하게 되면, 형성된 STI 피쳐 내로 Ge 원자가 확산될 수 있다. 그리고 Ge 원자의 확산은 STI 피쳐와 Ge층 사이에 결정질층을 형성할 수 있다. 그러한 결정질층은 활성 영역들 사이에 절연 피쳐를 제공한다는 STI 피쳐의 효과를 삭감한다.
따라서, 본 발명은 Ge, SiGe, 및/또는 III-V 반도체 화합물 재료 위에 STI 피쳐를 형성할 때에 더욱 양호한 절연 특성을 제공하는 STI 피쳐를 포함하는 반도체 구조와, 상기 반도체 구조를 제조하는 방법을 포함한다. STI 피쳐 등의 절연 피쳐를 개선한 개시하는 방법은 평면형 전계 효과 트랜지스터(FET), 핀 FET, 수직형 FET, 게이트 올 어라운드(gate-all-around, GAA) FET, 나노와이어 FET, 및/또는 기타 반도체 디바이스에 이용된다. 일반적으로, 본 개시내용은, Ge, SiGe, 및/또는 III-V 반도체 화합물 재료를 포함하나 이들에 한정되지 않는 신규한 반도체 재료에 적용될 수 있다.
도 1a, 도 1b, 도 1c, 도 1d, 도 1e, 및 도 1f는 일부 실시형태에 따라 구성된 다양한 제조 단계에서의 반도체 구조(100)의 단면도이다. 반도체 구조(100)와 반도체 구조의 제조 방법에 대해 일부 실시형태에 따라 총괄하여 설명한다. 일 실시형태에 있어서, 반도체 구조(100)는 하나 이상의 전계 효과 트랜지스터(FET)의 부분을 포함한다. 또한, 반도체 구조(100)가 핀 FET 구조의 부분으로서 구성되지만, 일부 실시형태에 있어서, 개시하는 방법은 평면형 FET 구조, 수직형 FET 구조, 게이트 올 어라운드 FET 구조, 및/또는 기타 반도체 디바이스를 제조하는 데에도 이용될 수 있다.
도 1a를 참조하면, 반도체 구조(100)는 반도체 기판(102)을 포함한다. 반도체 기판(102)은 실리콘을 포함한다. 한편, 기판은 게르마늄, 실리콘 게르마늄, 또는 III/V 재료 등의 기타 적절한 반도체 재료를 포함한다. 다른 실시형태에 있어서, 반도체 기판(102)은 SIMOX(separation by implanted oxygen)라고 칭해지는 기술 등의 적절한 기술에 의해 형성되는 절연을 위해 매립형 유전체 재료층을 포함할 수도 있다. 일부 실시형태에 있어서, 기판(102)은 실리콘 온 절연체(SOI, silicon on insulator)와 같이 절연체 상의 반도체일 수 있다.
도 1에 도시하는 바와 같이, 반도체 구조(100)는 반도체층(104)과 핀 구조(106)를 더 포함한다. 일부 실시형태에 있어서, 층(104)과 핀 구조(106)는 동일한 재료로 형성될 수 있으나, 이 재료는 기판(102)의 재료와는 상이한 것이다. 예를 들어, 기판(102)은 실리콘으로 형성될 수 있고, 층(104)과 핀 구조(106)는 게르마늄, 실리콘-게르마늄 화합물, 및/또는 III-V 화합물 반도체 재료(예, InAs, GaAs 등)로 형성될 수 있다. 도 1a에 도시한 본 예에 따르면 반도체 구조(100)가 하나의 핀 구조만 포함하지만, 임의 개의 핀 구조가 기판(102) 위에 형성될 수도 있다.
다양한 실시형태에 따라, 핀 구조(106)는 반도체 제조 공정을 이용해 형성될 수 있다. 그러한 공정은 성막(deposition), 에칭, 포토리소그래피 등을 포함할 수 있다. 도 1a의 본 예에서는, 핀 구조(106)가 싱글 게이트 디바이스와 연관된다.
도 1b를 참조하면, 산화물층(108)이 층(104)과 핀 구조(106) 위에 형성된다. 일부 실시형태에 있어서, 산화물층(108)은 습식 화학 산화 공정을 이용해 형성된다. 더 구체적으로, 습식 화학 산화 공정은 비프로톤성 솔벤트(aprotic solvent)(예, PC라고도 알려진 프로필렌 카보네이트)를 선택하는 것과, PC를 수용성 물질과 혼합하여 솔벤트 혼합물(solvent mixture)을 형성하는 것을 포함한다. 그런 다음, 상기 솔벤트 혼합물은 층(104)과 핀 구조(106) 위에 산화물층(108)을 형성하기 위해 층(104)과 핀 구조(106)와 함께 이용된다. 수용성 물질은 H2O2, O3, NH4OH, HCl, HF, H2SO4, 또는 이들의 조합(예, NH4OH + H2O2)을 포함할 수 있다. PC 외에도, 디메틸 술폭시드, 에틸렌 카보네이트 또는 디에틸 카보네이트 등을 포함하나 이에 한정되지 않는 다른 솔벤트도 상기 습식 화학 공정을 수행하는데 이용될 수 있다. 다양한 예시적인 실시형태에 따라, 습식 산화 공정에 의해 형성된 산화물층은 1 나노미터 미만(대략 0.7 나노미터)의 두께를 포함한다. 계속해서 다양한 실시형태에 있어서, 솔벤트 혼합물은 1 중량% 미만의 농도를 갖는 H2O를 포함한다.
산화물층(108)의 형성에 이어서, 도 1c에 있어서, 제1 및 제2 유전체층(110, 112)이 산화물층(108) 위에 각각 형성될 수 있다. 다양한 실시형태에 따라, 제1 유전체층(110)은 SiO2를 포함할 수 있고, 제2 유전체층(112)은 SiN을 포함할 수 있다. 즉, 본 실시형태에 있어서, 제1 및 제2 유전체 재료층(110 및 112)은 각각 상이한 유전체 재료로 형성된다. 그러나, 다른 실시형태에서는 제1 및 제2 유전체 재료층(110 및 112)이 각각 동일한 유전체 재료로 형성된다.
제1 층(110)은 실리콘계 전구체(예, 실란디아민(C8H22N2Si))를 흘려서 원자층 성막(ALD)을 통해 형성될 수 있다. 제2 층(112)은 실리콘계 전구체(예, 디클로로실란(H2SiCl2))를 흘려서 분자층 성막(MLD)을 이용해 형성될 수 있다. 다양한 실시형태에 따르면, 형성된 제1 층(110)이 전구체 분자, 디클로로실란에 노출됨으로써 단일층(예, SiN)의 자체 제한 성장(self-limited growth)을 초래한다. 성장이 자체 제한되더라도, MLD의 각각의 사이클 중에 성막된 두께는 다수의 "원자"층을 수반하여, 각각의 사이클은 통상 ALD 공정시에 보이는 것보다 큰 두께를 성막할 수 있다. 전구체 유출물(precursor effluent)이 기판 처리 영역(즉, 제1 층(110))에서 제거된 다음, 그 표면이 조사된 후에, 그 층을 다시 성막 전구체에 노출시킨다. 계속해서, 일부 실시형태에 있어서, ALD에 의한 제1 층(110)의 형성은 약 150∼300℃ 사이의 범위의 온도 레벨에서 행해질 수 있고, MLD에 의한 제2 층(112)의 형성은 약 200∼450℃ 사이의 범위의 온도 레벨에서 행해질 수 있다. 본 실시형태에 따라 산화물층(108) 위에 2개의 유전체층이 형성되지만, 적절한 애플리케이션에 따라 임의 개(2개보다 적거나 많은) 유전체층이 형성될 수도 있다.
이제 도 1d를 참조하면, 제3 유전체층(113)이 제2 유전체층(112) 위에서 핀 구조(106)도 감싸도록 성막된다. 일부 예에서는, 제3 유전체층의 성막이 CVD를 이용해 구현될 수도 있다. 본 개시내용에서는 제3 유전체층이 SiN에 제한될 수도 있으나, 절연 피쳐를 제공하는 것이 가능한, SiO2 등의 기타 유전체 재료도 제3 유전체층을 형성하는데 이용될 수 있다.
이제 도 1f를 참조하면, 다양한 STI(shallow trench isolation) 피쳐(114) 등의 절연 구조가 제2 유전체층(112) 위에서 핀 구조(106)의 일부를 감싸도록 성막된다. 일 실시형태에 있어서, STI 피쳐(114)는 다음의 단계 중 적어도 하나 이상의 단계에 의해 형성되며, 이들 단계는, 제3 유전체층(113) 상에 화학적 기계 연마(CMP) 공정을 수행하는 단계, 연마된 층(113) 상에 하드 마스크층을 성막하는 단계와, 하드 마스크층 상에 패터닝된 레지스트층을 형성하도록 리소그래피 공정을 수행하는 단계와, 도 1e에 도시하는 바와 같이 핀 구조(106)의 상위부를 노출시키기 위해 패터닝된 레지스트층을 에칭 마스크로서 이용해 하드 마스크층을 에칭하는 단계를 포함한다.
일반적으로, STI 피쳐(114)는 감싸인 핀 구조(106)를 기판(102) 상의 다른 핀 구조로부터 그리고/또는 근방의 피쳐로부터 절연시키도록 구성된 유전체 재료이다. 예를 들어, STI(114)는 핀 구조(106)를 통해 흐르는 전류가 다른 핀 구조에 흐르는 것을 방지할 수 있다. 다양한 실시형태에 따라, STI(114)는 핀 구조(106)의 하위부 주위에 형성된다. 핀 구조(106)의 상위부는 노출된다. 즉, 핀 구조의 하위부와 층(104)의 표면만이 산화물층(108)으로 덮인다.
일 실시형태에 있어서, 반도체 구조(100)를 핀 FET로서 완성시키기 위해 핀 구조(106)의 상위부 위에 게이트 스택 및/또는 소스/드레인이 추가로 형성될 수 있다. 예를 들어, 도 1f에 도시하는 바와 같이, 하이k(high-k) 유전체층(130)이 핀 구조(106)의 노출부 위에 형성되고, 후속해서 게이트 전극(132)이 그 하이k 유전체층(130) 위에 형성되어 게이트 스택(134)을 형성한다.
도 2는 일부 실시형태에 따른 본 개시내용의 다양한 양태에 따라 반도체 표면 주위에 형성된 박막의 산화물층을 갖는 반도체 구조(예, 반도체 구조(100))를 제조하는 방법(200)의 흐름도를 보여준다. 반도체 구조(100)는 예시로서 제공되며, 본 발명의 범위를 제한하는 것을 의도하지 않는다.
방법(200)은 반도체 구조(100)를 제공하는 블록 202에서 시작되며, 도 1a에서 설명한 바와 같이, 반도체 구조(100)는 기판(102), 반도체층(104) 및 핀 구조(106)를 더 포함한다. 반도체 구조(100)는 도면부호 104의 반도체 재료와 동일하거나 상이한 반도체 재료로 형성된 다른 핀 구조를 포함할 수도 있다. 그러나, 예시하는 실시형태에 따르면, 핀 구조(106) 및 다른 핀 구조(들)는 Ge, Ge계, 및/또는 III-V 화합물 반도체 재료 등의, 도면부호 104의 재료와 동일한 반도체 재료로 형성된다. 방법(200)은 수용성 물질을 비프로톤성 솔벤트와 혼합하여 솔벤트 혼합물을 형성하는 블록 204에서 계속된다.
후속하여, 방법(200)은 반도체 구조(100)의 표면에 대해 솔벤트 혼합물로 습식 화학 산화 공정을 수행함으로써 그 표면 주위에 산화물층(108)을 형성하는 블록 206에서 계속된다. 일부 실시형태에 따르면, 산화물층(108)은 반도체 구조(100)의 노출면, 즉 핀 구조(106)의 표면과 반도체층(104)의 상단면을 완전히 덮을 수 있다. 대안적 실시형태에 있어서, 산화물층(108)은 임의의 적절한 애플리케이션에 따라 반도체 구조(100)의 일부 면을 덮을 수도 있다. 계속해서 도 2를 참조하면, 방법(200)은 산화물층(108) 위에 적어도 하나의 유전체층(110 및/또는 112)을 형성하는 블록 208에서 계속된 다음, 블록 210에 기재하는 바와 같이 절연 피쳐(114)를 형성한다.
전술한 바와 같이, 통상의 수계 용액을 이용할 경우, 반도체 표면 상에 형성되는 산화물층의 두께가 불충분해진다. 반면, 본 개시내용은 비프로톤성 솔벤트를 수계 용액에 혼합하여 비프로톤성 솔벤트계 용액을 형성한다. 즉, 비프로톤성 솔벤트계 용액은 반도체 기판의 에칭률을 감소시켜 충분한 두께의 형성 산화물층을 생성한다.
도 3은 다양한 실시형태에 따른 습식 산화 공정을 수행하기 위해 비프로톤성 솔벤트계(예, PC) 및 수계(H2O2) 용액을 이용하는 것의 차이를 나타내는 도면이다. 더욱 구체적으로, 도 3은 게르마늄 표면을 PC 혼합물(예, HF/PC, H2SO4/PC, H2O2/PC, HCl/H2O2/PC, H2SO4/H2O2/PC, 및 NH4OH/H2O2/PC) 및 DI 수혼합물(예, HF/DI, H2SO4/DI, H2O2/DI, HCl/H2O2/DI, H2SO4/H2O2/DI, 및 NH4OH/H2O2/DI)에 각각 노출시킴으로써 게르마늄의 에칭률을 비교한다. 다시 도 3을 참조하면, 상단(302)은 각각의 PC 혼합물에 대한 에칭률을 보여준다. 하단(304)은 각각의 DI 수혼합물에 대한 에칭률을 보여준다. 보다시피, 비프로톤성 솔벤트계 용액은 수계 용액과 비교해서 반도체 기판(예, 여기서는 게르마늄계 기판)의 에칭률을 저감시킨다. 일부 실시형태에 있어서, Ge계 기판의 바람직한 에칭률은 약 5 옹스트롱/분 미만인데, 이것은 게르마늄 산화물의 단분자층이 1개 미만으로 제거(에칭)되는 것을 의미한다.
전술한 바와 같이, 비프로톤성계 용액은 하나 이상의 비프로톤성 솔벤트와 하나 이상의 수계 용액을 포함한다. 일례에 있어서, 비프로톤성계 용액은 HF/PC, H2SO4/PC, 또는 H2O2/PC로 구성된 이원 혼합물(binary mixture)이다. 이러한 이원 혼합물의 경우 PC의 희석 농도가 1:1 내지 1:10,000의 범위일 수 있다. 이원 혼합물의 일례인 HF/PC에 있어서, PC에 대한 HF의 비가 1:1 내지 1:10,000의 범위일 수 있다. 다른 예로, 비프로톤성 용액은 HCl/H2O2/PC, H2SO4/H2O2/PC, 또는 NH4OH/H2O2/PC로 구성된 삼원 혼합물(ternary mixture)이다. 이러한 삼원 혼합물의 경우 PC의 희석 농도가 1:1:1 내지 1:1:10,000의 범위일 수 있다. 삼원 혼합물의 일례인 HCl/H2O2/PC에 있어서, H2O2와 PC에 대한 HF의 비가 1:1:1 내지 1:1:10,000의 범위일 수 있다. 보다시피, PC 혼합물을 이용함으로써, 하단의 에칭률이 달성되어, 게르마늄 표면(예, 도면부호 104의 표면) 위에 게르마늄-산화물층(예, 도면부호 108)이 보다 안정적으로 형성되게 된다. 도 4는 다양한 실시형태에 따라 솔벤트 혼합물 내의 물(H2O)의 농도가 어떻게 영향을 미치는지를 나타내고 있다. 좌단(402)과 우단(404) 두 군데에서 볼 수 있는 바와 같이, 바람직한(낮은) 에칭률에 이르기 위해서는, 솔벤트계 혼합물(예, PC 혼합물)과 낮은 H2O 농도가 그러한 목표에 도달하는데 중요한 역할을 한다.
본 개시내용은 바람직한 절연 피쳐를 달성하기 위해 Ge계 반도체 표면 위에 형성되는 산화물층을 제공하는 FET의 구조 및 방법을 제공한다. 보다 구체적으로, 그러한 산화물층은 비프로톤성 솔벤트(예, PC) 혼합물을 이용하여 습식 산화 공정에 의해 형성된다. 이러한 솔벤트계 혼합물을 이용하여, 최소이지만 안정적인 에칭률에 이를 수 있어, 얇은 당량의(stoichiometric) 산화물이 형성된다. 이처럼, 반도체 표면 위에 형성되는 절연 피쳐가 지정된 기능(예, 절연)을 수행하기에 효과적일 수 있다. 또한, 개시하는 방법 및 구조는 III-V 화합물 반도체 표면 상에 구현되도록 일반화될 수 있다.
반도체 구조(100)는 로직 회로, 다이나믹 랜덤 액세스 메모리(DRAM), 스태틱 랜덤 액세스 메모리(SRAM) 셀, 플래시 메모리, 또는 촬상 센서 등의 다양한 애플리케이션에 이용될 수 있다. 반도체 구조는 핀 FET이거나, 다르게는 수직형 FET 또는 평면형 FET이다.
본 개시내용은 일부 실시형태에 따른 방법을 제공한다. 이 방법은, 반도체 기판 위에 핀 구조를 형성하는 단계와, 상기 핀 구조 위에 산화물층을 형성하는 단계로서, 상기 산화물층을 형성하는 단계는 핀 구조에 대해 솔벤트 혼합물로 습식 화학 산화 공정을 수행하는 단계를 포함하는 것인 상기 산화물층을 형성하는 단계와, 상기 산화물층 위에 유전체층을 형성하는 단계와, 상기 반도체 구조 위에 적어도 하나의 절연 피쳐를 형성하는 단계를 포함한다.
본 개시내용은 일부 실시형태에 따른 방법을 제공한다. 이 방법은, 수용성 물질을 비프로톤성 솔벤트와 혼합하여 솔벤트 혼합물을 형성하는 단계와, 반도체 표면에 대해 상기 솔벤트 혼합물로 습식 화학 산화 공정을 수행하여 상기 반도체 표면 주위에 제1 산화물층을 형성하는 단계와, 상기 제1 산화물층 위에 유전체층을 형성하는 단계를 포함한다. 또한, 반도체 표면은 채널 구조의 표면과, STI(shallow trench isolation) 피쳐에 연결되는 표면을 포함한다.
본 개시내용은 일부 실시형태에 따른 반도체 구조물을 제공한다. 반도체 구조물은, 반도체 재료로 형성되는 표면을 포함하는 기판과, 기판의 표면 위에 일부 형성된 상기 반도체 재료의 산화물인 산화층으로서, 그 층은, 수용성 물질을 비프로톤성 솔벤트와 혼합해서 솔벤트 혼합물을 형성하고, 상기 표면에 대해 상기 솔벤트 혼합물로 습식 화학 산화 공정을 수행함으로써 형성된 것인 상기 산화층과, 상기 산화층 위에 형성될 절연 피쳐를 제공하도록 구성된 유전체층을 포함한다. 보다 구체적으로, 상기 반도체 재료는 Ge, SiGe, III족, 또는 IV족 화합물 반도체 재료 중 하나 이상의 재료를 포함한다.
전술한 바와 여러 실시형태들의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시를 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.

Claims (10)

  1. 반도체 구조를 형성하는 방법에 있어서,
    반도체 기판 위에 핀 구조를 형성하는 단계와,
    상기 핀 구조 위에 산화물층을 형성하는 단계로서, 상기 산화물층을 형성하는 단계는 상기 핀 구조에 대해 솔벤트 혼합물(solvent mixture)로 습식 화학 산화 공정(wet chemical oxidation process)을 수행하는 단계를 포함하는 것인 상기 산화물층을 형성하는 단계와,
    상기 산화물층 위에 유전체층을 형성하는 단계와,
    상기 반도체 구조 위에 적어도 하나의 절연 피쳐(isolation feature)를 형성하는 단계
    를 포함하는 반도체 구조 형성 방법.
  2. 제1항에 있어서, 상기 솔벤트 혼합물은 수용성 물질(water soluble substance)과 비프로톤성(aprotic) 솔벤트를 포함하는 것인 반도체 구조 형성 방법.
  3. 제2항에 있어서, 상기 비프로톤성 솔벤트는 프로필렌 카보네이트(propylene carbonate), 디메틸 술폭시드(dimethyl sulfoxide), 에틸렌 카보네이트(ethylene carbonate) 또는 디에틸 카보네이트(diethyl carbonate) 중 하나 이상을 포함하는 것인 반도체 구조 형성 방법.
  4. 제2항에 있어서, 상기 수용성 물질은 H2O2, O3, NH4OH, HCl, HF, 또는 H2SO4 중 하나 이상을 포함하는 것인 반도체 구조 형성 방법.
  5. 제1항에 있어서, 상기 산화물층 위에 유전체층을 형성하는 단계는,
    상기 산화물층 위에 제1 유전체 재료층을 형성하는 단계와,
    상기 제1 유전체 재료층 위에 제2 유전체 재료층을 형성하는 단계
    를 포함하는 것인 반도체 구조 형성 방법.
  6. 제5항에 있어서, 상기 제1 유전체 재료층은 상기 제2 유전체 재료층과는 상이한 재료로 형성되는 것인 반도체 구조 형성 방법.
  7. 제1항에 있어서,
    상기 핀 구조 위에 게이트 유전체층을 형성하는 단계와,
    상기 게이트 유전체 위에 게이트 전극을 형성하는 단계
    를 더 포함하는 반도체 구조 형성 방법.
  8. 제7항에 있어서, 상기 핀 구조의 일부를 노출시키기 위해 상기 산화물층의 일부를 제거하는 단계를 더 포함하고,
    상기 핀 구조 위에 게이트 유전체를 형성하는 단계는, 상기 핀 구조의 노출부 상에 바로 상기 게이트 유전체층을 형성하는 단계를 포함하는 것인 반도체 구조 형성 방법.
  9. 방법에 있어서,
    수용성 물질을 비프로톤성 솔벤트와 혼합하여 솔벤트 혼합물을 형성하는 단계와,
    반도체 표면에 대해 상기 솔벤트 혼합물로 습식 화학 산화 공정을 수행하여 상기 반도체 표면 주위에 제1 산화물층을 형성하는 단계와,
    상기 제1 산화물층 위에 유전체층을 형성하는 단계
    를 포함하고,
    상기 반도체 표면은 채널 구조의 표면과, STI(shallow trench isolation) 피쳐에 연결되는 표면을 포함하는 것인 방법.
  10. 반도체 구조물에 있어서,
    반도체 재료로 형성되는 표면을 포함하는 기판과,
    상기 기판의 표면 위에 일부 형성된 상기 반도체 재료의 산화물인 산화층으로서, 그 층은, 수용성 물질을 비프로톤성 솔벤트와 혼합해서 솔벤트 혼합물을 형성하고, 상기 표면에 대해 상기 솔벤트 혼합물로 습식 화학 산화 공정을 수행함으로써 형성된 것인 상기 산화층과,
    상기 산화층 위에 형성될 절연 피쳐를 제공하도록 구성된 유전체층
    을 포함하고,
    상기 반도체 재료는 Ge, SiGe, III족, 또는 IV족 화합물 반도체 재료 중 하나 이상의 재료를 포함하는 것인 반도체 구조물.
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