KR20160136249A - 조절 가능한 터널링 전계 효과 트랜지스터 유사 저항을 포함하는 증폭기 및 관련된 장치 - Google Patents

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Abstract

본 발명의 실시 예에 따른 증폭기는 연산 증폭기, 그리고 피드백 네트워크를 포함할 수 있다. 피드백 네트워크는 연산 증폭기의 출력과 연산 증폭기의 입력 사이에 연결되고, 제 1 터널링 전계 효과 트랜지스터(tunnel field effect transistor; TFET) 유사 저항(pseudo resistor)을 포함할 수 있다. 제 1 TFET 유사 저항은 제 1 도전형을 갖는 소스 영역, 상기 제 1 도전형과 다른 제 2 도전형을 갖는 드레인 영역, 상기 소스 영역과 상기 드레인 영역 사이에 상기 제 1 도전형을 갖는 채널 영역, 상기 채널 영역 상의 게이트 전극, 그리고 상기 드레인 영역과 상기 게이트 전극 사이의 전기적 배선을 포함할 수 있다.

Description

조절 가능한 터널링 전계 효과 트랜지스터 유사 저항을 포함하는 증폭기 및 관련된 장치{AMPLIFIERS INCLUDING TUNABLE TUNNEL FIELD EFFECT TRANSISTOR PSEUDO RESISTORS AND RELATED DEVICES}
본 발명은 반도체 장치에 관한 것으로, 좀 더 상세하게는, 저항들을 포함하는 피드백 네트워크를 포함하는 증폭기들 및 이러한 피드백 네트워크들에서 사용되는 트랜지스터-기반의 유사 저항들에 관한 것이다.
다양한 사물들이 네트워크 연결을 통해 제공되어 사물들이 인터넷을 통해 데이터를 송수신하도록 하는 사물 인터넷(Internet of Things; IoT) 애플리케이션들의 급속한 성장은 이러한 사물 인터넷 애플리케이션들에 적합한 집적 회로들의 새로운 시대의 발전을 주도하고 있다. 많은 케이스에 있어서, 사물 인터넷 애플리케이션들은 (예를 들어, 데이터 저장, 처리 속도 및/또는 연결성의 관점에서) 일반적으로 적절한 컴퓨팅 성능과 결부된, 작은 레이아웃 면적, 낮은 제조 단가, 및/또는 낮은 대기 및 구동 전력을 갖는 반도체 집적 회로들을 요구한다.
본 발명의 기술적 사상은 작은 폼 팩터, 초-저전력 소모 및 개선된 성능을 갖는 신경 신호 증폭기들을 제공한다.
본 발명의 실시 예에 따른 증폭기는 연산 증폭기, 그리고 상기 연산 증폭기의 출력과 상기 연산 증폭기의 입력 사이에 연결되고, 제 1 터널링 전계 효과 트랜지스터(tunnel field effect transistor; TFET) 유사 저항(pseudo resistor)을 포함하는 피드백 네트워크를 포함하되, 상기 제 1 TFET 유사 저항은 제 1 도전형을 갖는 소스 영역, 상기 제 1 도전형과 다른 제 2 도전형을 갖는 드레인 영역, 상기 소스 영역과 상기 드레인 영역 사이에 상기 제 1 도전형을 갖는 채널 영역, 상기 채널 영역 상의 게이트 전극, 그리고 상기 드레인 영역과 상기 게이트 전극 사이의 전기적 배선을 포함할 수 있다.
예를 들어, 상기 제 1 TFET 유사 저항은 양방향 도전성을 갖도록 구성될 수 있다. 그리고, 상기 TFET 유사 저항은 -0.3 내지 0.3 볼트의 범위에서 인가되는 전압에 대해 적어도 10의 5 제곱 배의 레지스턴스 값들의 범위에서 조절 가능할 수 있다.
예를 들어, 상기 제 1 TFET 유사 저항은 적어도 10의 4 제곱 배의 레지스턴스 값들의 범위에서 조절 가능하고, 10의 5 제곱 배의 레지스턴스 값들의 범위에서, 상기 범위에 있는 각각의 레지스턴스를 달성하는 음의 인가 전압 및 양의 인가 전압의 합은 0.12 볼트 미만일 수 있다. 또는, 상기 피드백 네트워크는 제 1 사기 연산 증폭기의 출력과 상기 연산 증폭기의 제 1 입력 사이에 연결되는 제 1 커패시터를 포함하고, 상기 제 1 TFET 유사 저항 및 상기 제 2 TFET 유사 저항은 서로 직렬로 연결되고 상기 제 1 커패시터에 병렬로 연결될 수 있다.
예를 들어, 상기 피드백 네트워크는 상기 연산 증폭기의 제 2 입력에 연결되는 제 2 커패시터, 그리고 서로 직렬로 연결되고 상기 제 2 입력에 연결되는 제 3 TFET 유사 저항 및 제 4 유사 저항을 더 포함할 수 있다. 그리고, 상기 증폭기는 신경 신호 증폭기를 포함할 수 있다.
예를 들어, 상기 제 1 TFET 유사 저항은 상기 소스 영역과 상기 채널 영역 사이에 상기 제 2 도전형을 갖는 소스 포켓 영역을 더 포함할 수 있다. 그리고, 상기 제 1 TFET 유사 저항은 상기 소스 영역과 상기 소스 포켓 영역 사이에 미세하게 도핑 된 영역을 더 포함할 수 있다. 그리고, 상기 미세하게 도핑 된 영역은 상기 소스 영역의 제 2 도펀트 농도 미만의 적어도 10의 2 제곱인, 그리고 상기 소스 포켓 영역의 제 3 도펀트 농도 미만의 적어도 10의 2 제곱인 제 1 도펀트 농도를 가질 수 있다. 그리고, 상기 저농도로 도핑 된 영역은 상기 소스 영역에 비해 반도체 기판의 표면으로부터 상기 반도체 기판으로 더 깊이 확장될 수 있다.
예를 들어, 상기 소스 영역은 상기 저농도로 도핑 된 영역과 함께 제 1 호모 접합(homojunction)을 형성하고, 상기 소스 포켓 영역은 상기 채널 영역과 함께 제 2 호모 접합 또는 헤테로 접합(heterojunction)을 형성하고, 상기 미세하게 도핑 된 영역은 상기 소스 포켓 영역과 함께 헤테로 접합을 형성할 수 있다.
예를 들어, 상기 제 1 도전형을 갖는 반도체 기판, 상기 반도체 기판 상에 상기 제 2 도전형을 갖는 제 1 웰, 및 상기 제 1 웰 상에 상기 제 1 도전형을 갖는 제 2 웰을 더 포함하되, 상기 채널 영역은 상기 제 2 웰 내일 수 있다.
본 발명의 실시 예에 따른 신경 신호 증폭기는 연산 증폭기, 그리고 상기 연산 증폭기의 출력과 상기 연산 증폭기의 입력 사이에 연결되고, 제 1 터널링 전계 효과 트랜지스터(tunnel field effect transistor; TFET) 유사 저항(pseudo resistor)을 포함하는 피드백 네트워크를 포함하되, 상기 제 1 TFET 유사 저항은 양방향 도전성을 갖도록 구성되고 -0.3 내지 0.3 볼트의 범위에서 인가되는 전압에 대해 적어도 10의 4 제곱 배의 레지스턴스 값들의 범위에서 조절 가능할 수 있다.
예를 들어, 상기 10의 4 제곱 배의 레지스턴스 값들의 범위에서, 상기 범위에 있는 각각의 레지스턴스 값을 달성하는 음의 인가 전압 및 양의 인가 전압의 합은 0.12 볼트 미만일 수 있다. 또는, 상기 피드백 네트워크는 상기 연산 증폭기의 상기 출력과 상기 연산 증폭기의 제 1 입력 사이에 연결되는 제 1 커패시터, 상기 연산 증폭기의 제 2 입력과 접지 사이에 연결되는 제 2 커패시터, 그리고 제 2, 제 3, 및 제 4 TFET 유사 저항들을 더 포함하되, 상기 제 1 및 제 2 TFET 유사 저항들은 서로 직렬로 연결되고 상기 제 1 커패시터에 병렬로 연결되고, 상기 제 3 및 제 4 TFET 유사 저항들은 서로 직렬로 연결되고 상기 제 2 커패시터에 병렬로 연결될 수 있다.
예를 들어, 상기 TFET 유사 저항은 제 1 도전형을 갖는 소스 영역, 상기 제 1 도전형과 다른 제 2 도전형을 갖는 드레인 영역, 상기 소스 영역과 상기 드레인 영역 사이에 상기 제 1 도전형을 갖는 채널 영역, 상기 채널 영역 상의 게이트 전극, 그리고 상기 드레인 영역과 상기 게이트 전극 사이의 전기적 배선을 포함할 수 있다. 그리고, 상기 제 1 TFET 유사 저항은 상기 소스 영역과 상기 채널 영역 사이에 상기 제 2 도전형을 갖는 소스 포켓 영역을 더 포함할 수 있다. 그리고, 상기 제 1 TFET 유사 저항은 상기 소스 영역과 상기 소스 포켓 영역 사이에 저농도로 도핑 된 영역을 더 포함하고, 상기 저농도로 도핑 된 영역은 상기 소스 영역의 제 2 도핑 농도 미만의 적어도 10의 2 제곱인, 그리고 상기 소스 포켓 영역의 제 3 도핑 농도 미만의 적어도 10의 2 제곱인 제 1 도핑 농도를 가질 수 있다.
예를 들어, 상기 소스 영역은 상기 저농도로 도핑 된 영역과 함께 제 1 호모 접합(homojunction)을 형성하고, 상기 소스 포켓 영역은 상기 채널 영역과 함께 제 2 호모 접합 또는 헤테로 접합(heterojunction)을 형성하고, 상기 저농도로 도핑 된 영역은 상기 소스 포켓 영역과 함께 헤테로 접합을 형성할 수 있다.
본 발명의 실시 예에 따르면, 작은 폼 팩터, 초-저전력 소모 및 개선된 성능을 갖는 신경 신호 증폭기들을 제공할 수 있다.
도 1은 일반적인 신경 신호 증폭기를 보여주는 회로도이다.
도 2는 주파수에 따른 도 1의 신경 신호 증폭기의 이상적인 이득을 보여주는 그래프이다.
도 3은 도 1의 신경 신호 증폭에 포함된 MOS-바이폴라 유사 저항의 단면도이다.
도 4는 또 다른 일반적인 신경 신호 증폭기의 회로도이다.
도 5는 도 4의 신경 신호 증폭기에 포함된 TFET (tunnel-field effect transistor) 유사 저항의 단면도이다.
도 6은 도 1의 신경 신호 증폭기에 포함된 MOS-바이폴라 유사 저항들의 여러 제약들을 보여주는 그래프이다.
도 7은 본 발명의 실시 예에 따른 신경 신호 증폭기의 회로도이다.
도 8은 도 7의 신경 신호 증폭기에 포함된 조절 가능한 TFET 유사 저항의 단면도이다.
도 9는 도 7의 증폭기 회로에 사용 될 수 있는 또 다른 본 발명의 실시 예에 따른 조절 가능한 TFET 유사 저항의 단면도이다.
도 10은 도 1의 신경 신호 증폭기에 사용되는 MOS-바이폴라 조절 가능 저항들 중 어느 하나와 비교한 본 발명의 실시 예에 따른 조절 가능한 TFET 유사 저항의 전류 대비 전압 성능 특성 그래프이다.
도 11은 도 10의 시뮬레이션에서 사용된 MOS-바이폴라 유사 저항 및 TFET 유사 저항 설계에 대해 인가되는 전압에 따른 시뮬레이션된 레지스턴스 값의 그래프이다.
도 12는 중간 대역 이득(AM)에 걸쳐 노멀라이즈 된, 도 10 및 도 11의 시뮬레이션들에 사용된 TFET 및 MOS-바이폴라 유사 저항들에 대한 계산된 전달 함수들을 보여주는 그래프들이다.
도 13은 본 발명의 또 다른 실시 예에 따른 다른 신경 신호 증폭기를 보여주는 회로도이다.
본 발명의 실시 예에 의하여, 작은 폼 팩터(form factor), 초-저전력 소모 및 개선된 성능을 갖는 집적 회로 증폭기들이 제공된다. 이 증폭기들은 두뇌 컴퓨터 인터페이스(brain-machine interface) 장치들에 이용되는 신경 신호 증폭기들로서의 이용에 적합할 수 있다. 두뇌 컴퓨터 인터페이스 장치들은 사람의 머리 내에 심어져 많은 수의 뉴런들의 활동을 동시에 기록하는데 사용될 수 있는 집적 회로 칩들을 의미할 수 있다. 두뇌 컴퓨터 인터페이스 장치들은 수십, 수백, 또는 심지어 수천의 신경 신호들을 동시에 기록하는데 사용될 수 있는 미소전극(microelectrode)들의 어레이들을 포함할 수 있다. 신경 신호들은 약하기 때문에(예를 들어, 10~500 마이크로 볼트 단위), 두뇌 컴퓨터 장치들은 일반적으로 처리에 앞서 기록된 신호들을 증폭하기 위해 사용되는 이른바 집적 신경 신호 증폭기(integrated neural signal amplifier)를 포함할 수 있다.
일반적인 신경 신호 증폭기는 표준의, 넓은 출력 스윙(output swing) 동작의 트랜스컨덕턴스(transconductance) 증폭기를 포함할 수 있다. 그리고 트랜스컨덕턴스 증폭기는 네거티브 피드백(negative feedback) 저항-커패시터(즉, RC) 네트워크를 포함할 수 있다. RC 네트워크는 바람직한 이득 및 동작 대역폭을 달성하는데 도움이 되는 조절 가능한 레지스턴스 값을 가질 수 있다. 수많은 저장 위치로 인하여, 집적 회로 칩에 포함된 신경 신호 증폭기들의 수는 증가할 수 있으며, 두뇌 컴퓨터 인터페이스 장치들의 사이즈 제한에 비추어 집적 회로 커패시터들 및 저항들을 사용하여 RC 네트워크를 구현할 필요가 있다. 집적 회로 접근법을 사용하기 위한 다른 이유는 노이즈를 최소화시키기 위함이다. 비록 어떤 신경 신호들은 1 Hz 미만의 주파수를 갖는다 하더라도, 일반적인 신경 신호들은 대략 100~7000 Hz의 주파수를 갖는다. 작은 폼 팩터 집적 회로 커패시터들의 커패시턴스 제한(예를 들어, 대략 1pF) 때문에, 신경 신호 증폭기 설계에 있어서 저항들은, 예를 들어, 109~1014옴과 같은, 넓은 레지스턴스 범위에 걸쳐 조절 가능할 필요가 있다. 게다가, 초저전력 필요성 때문에, 조절 가능한 레지스턴스 범위는 작은 인가 전압 범위에 걸쳐 달성가능해야 한다.
일반적인 신경 신호 증폭기들은 RC 네거티브 피드백 네트워크에서 이른바 "유사 저항(pseudo resistor)"을 사용해 왔다. 유사 저항은 일반적으로 저항과 같은 기능을 수행하는 두-단자 장치로서 구성된 트랜지스터를 의미할 수 있다. 유사 저항은, 그것의 레지스턴스가 장치에 인가되는 전압에 기초하여 가변할 수 있다는 측면에서 "조절 가능한" 장치일 수 있다.
신경 신호 증폭기에서의 사용을 위한 유사 저항의 한 종류로써 MOS-바이폴라(bipolar) 유사 저항이 제안되어 왔다. MOS-바이폴라 유사 저항은 상당히 넓은 범위에 걸쳐 조절될 수 있는 레지스턴스 레벨을 갖는 양 방향의 장치이다. 그러나, 누설 전류를 억제하고 많은 신경 신호 증폭기 애플리케이션들을 위해 필요한 확장된 레지스턴스 범위를 충족시키기 위해, 그러한 MOS-바이폴라 유사 저항들은 매우 긴 게이트 길이를 필요로 할 수 있으며, 집적 회로 칩의 과도한 레이아웃 면적을 필요로 할 수 있다. 게다가, 그러한 MOS-바이폴라 유사 저항들의 레지스턴스는 장치에 인가되는 전압의 극성(polarity)에 대해 비대칭적(asymmetric)일 수 있다. 따라서, MOS-바이폴라 유사 저항들은 집적 밀도를 제한할 수 있으며, 신경 신호 증폭기 애플리케이션에 사용될 때 성능 왜곡을 야기할 수 있다.
TFET 유사 저항들의 사용은 신경 신호 증폭기의 RC 네거티브 피드백 네트워크에서의 저항들을 구현하기 위해 제안되어 왔다. 그러나, 제안된 TFET 유사 저항들은 양방향 동작을 지원하지 않으며, 그러한 TFET 유사 저항들을 사용하는 신경 신호 증폭기는 앞서 설명된 MOS-바이폴라 유사 저항들을 사용하는 신경 신호 증폭기들에 비해 2배나 많은 유사 저항들을 사용할 수 있다. 그 결과, 신경 신호 증폭기를 구현하는데 필요한 레이아웃 면적이 늘어날 수 있으며 전력 소모도 늘어날 수 있다. 게다가, 이러한 목적의 신경 신호 증폭기에 사용되는 TFET 유사 저항들은 일반적으로 조절 가능하지 않으며, 기껏해야 매우 제한된 범위의 레지스턴스 값들에서만 조절 가능하다. 따라서, 첨단의 신경 신호 증폭기 애플리케이션을 위해 필요한 이득 및 대역폭 조건을 충족시키는데 필요한 범위에 걸쳐 조절할 수 없다.
본 발명의 실시 예에 의하여, 작은 인가 전압에 응답하여 넓은 레지스턴스 범위에 걸쳐 조절 가능한 TFET 유사 저항들이 제공될 수 있다. 본 발명의 실시 예에 따른 TFET 유사 저항들은 집적 회로 칩에서 매우 작은 레이아웃 면적을 차지할 수 있고, 일반적인 MOS-바이폴라 유사 저항들에 비해 전압 극성의 기능으로서의 레지스턴스 값들에 있어서 개선된 대칭성(symmetry)을 제공할 수 있다. 본 발명의 실시 예에 따른 TFET 유사 저항을 포함하는 신경 신호 증폭기들 및 다른 증폭기들이 설명될 것이다.
도 1은 일반적인 신경 신호 증폭기(100)를 보여주는 회로도이다. 도 3은 도 1의 신경 신호 증폭기(100)의 RC 네거티브 피드백 네트워크에 포함된 MOS-바이폴라 유사 저항의 단면도이다.
도 1을 참조하면, 신경 신호 증폭기(100)는 제 1 및 제 2 차동 입력들(112, 114), 그리고 출력(116)을 갖는 연산 증폭기(110)를 포함할 수 있다. 각각의 DC-블록 커패시터(118-1, 118-2)는 차동 입력들(112, 114)에 각각 제공될 수 있다. 부하 커패시터(132)는 연산 증폭기(110)와 접지 전압과 같은 기준 전압 사이에 직렬로 제공될 수 있다. 신경 신호 증폭기(100)는 RC 네거티브 피드백 네트워크(120)를 포함할 수 있다. RC 네거티브 피드백 네트워크(120)는 연산 증폭기(110)의 출력(116)과 비반전 입력(112) 사이에 병렬로 배치된 제 1 피드백 커패시터(130-1) 및 한 쌍의 조절 가능한 MOS-바이폴라 유사 저항들(140-1, 140-2)을 포함할 수 있다. RC 네거티브 피드백 네트워크(120)는 연산 증폭기(110)의 반전 입력(114)과 접지 사이에 병렬로 배치된 제 2 피드백 커패시터(130-2) 및 직렬로 연결된 한 쌍의 조절 가능한 MOS-바이폴라 유사 저항들(140-3, 140-4)을 포함할 수 있다. 일반적으로, DC-블록 커패시터들(118-1, 118-2)은 동일한 커패시턴스 값(예를 들어, C118-1 = C118-2)을 가질 수 있으며, 피드백 커패시터들(130-1, 130-2)은 동일한 커패시턴스 값(예를 들어, C130-1 = C130-2)을 가질 수 있으며, MOS-바이폴라 유사 저항들(140) 각각은 동일한 레지스턴스 값(예를 들어, R140-1 = R140-2 = R140-3 = R140-4)을 가질 수 있다
도 2는 주파수에 따른 도 1의 신경 신호 증폭기(100)의 이상적인 이득을 보여주는 그래프이다. 도 2에 도시된 바와 같이, 신경 신호 증폭기(100)는 낮은 컷-오프 주파수(fL)와 높은 컷-오프 주파수(fH) 사이에서 상대적으로 일정한 이득(이하, 본 명세서에서 중간 대역 이득 AM으로 칭함)을 가질 수 있고, 이득은 0 주파수(fZ)에서 0으로 감소할 수 있다.
신호 증폭기에 대한 전달 함수는 수학식 1과 같다.
Figure pat00001
도 1의 신경 신호 증폭기(100)에 대한 전달 함수는 수학식 2로부터 도출될 수 있다.
Figure pat00002
수학식 2에서 GM은 연산 증폭기(110)의 트랜스컨덕턴스이고, RM(V)는 저항들(140-1 및 140-2)의 레지스턴스 값의 합(즉, R140-1 + R140-2)이고, s는 복소 주파수이다. 수학식 2는 수학식 3과 같이 단순화될 수 있다.
Figure pat00003
수학식 3에서, 중간 대역 이득 AM은 C118/C130의 비에 의해 설정될 수 있다. 앞서 언급된 바와 같이, C118-1은 C118-2 (여기서, C118)와 동일하도록 설정될 수 있으며, C130-1은 C130-2 (여기서, C130)와 동일하도록 설정될 수 있다. 수학식 3에서, fH 및 fL의 폴(pole), 그리고 주파수 fZ의 제로(zero)는 다음과 같이 설정될 수 있다.
Figure pat00004
Figure pat00005
Figure pat00006
앞서 수학식 2에서 보인 바와 같이, MOS- 바이폴라 유사 저항(140)의 레지스턴스 값(RM)은 저항(140)에 인가되는 전압의 함수이다. 수학식 5에서 보인 바와 같이, 낮은 컷-오프 주파수(fL)는 RM의 함수이고, 신경 신호 증폭기(100)의 대역폭은 MOS-바이폴라 유사 저항들(140)에 인가되는 전압의 함수로써 조절할 수 있다. 일반적으로, fZ는 C130 << (C118 * C130)으로 설정함으로써 신경 신호 증폭기(100)를 위한 바람직한 동작 대역폭에서 가장 높은 주파수를 넘어서는 주파수로 푸쉬(push)될 수 있다.
도 3은 도 1의 신경 신호 증폭기(100)에 포함된 MOS-바이폴라 유사 저항들(140) 중 하나의 단면도이다.
도 3을 참조하면, MOS-바이폴라 유사 저항(140)은 실리콘 기판(150) 상에 형성된 메탈-옥사이드 반도체(metal oxide semiconductor; MOS) 전계 효과 트랜지스터(field effect transistor; FET)를 포함할 수 있다. 도면에 도시된 실시 예에서, 기판(150)은 p형 도전성을 갖도록 도핑 될 수 있다. 기판(150)의 도전형과 반대되는 도전형을 갖는 제 1 웰 영역(152)은 기판(150)의 상부 표면에 형성될 수 있다. 제 1 웰 영역(152)은, 예를 들어, 에피택셜 성장 실리콘층을 포함할 수 있고, n형 도전성을 가질 수 있다. 기판(150)의 도전형과 동일한 도전형을 갖는 제 2 웰 영역(154)은 제 1 웰 영역(154)의 상부 표면에 형성될 수 있다. 제 2 웰 영역(154)은, 예를 들어, 제 2 에피택셜 성장 실리콘층을 포함할 수 있고, p형 도전성을 가질 수 있다. 제 1 웰 영역(152) 및 제 2 웰 영역(154)은 성장 중 도핑 되거나 또는 성장 후 이온 주입에 의해 도핑 될 수 있다.
드레인 영역(160) 및 소스 영역(162)이 제 2 웰 영역(154)의 상층부에 형성될 수 있다. 드레인 영역(160) 및 소스 영역(162)은 반대되는 도전형 불순물들로 고농도로 도핑 된 제 2 웰 영역(154)의 상층부의 영역들을 포함할 수 있다. 도 3에 도시된 바와 같이, 제 2 웰 영역(154)은 p형 영역이고, 드레인 영역(160) 및 소스 영역(162)은 n형 불순물들로 고농도로 도핑 될 수 있다. 채널 영역(164)이 드레인 영역(160)과 소스 영역(162) 사이의 p형 웰 영역(154)에 제공될 수 있다. 고농도로 도핑 된 p형 영역(166)이 채널 영역(164) 맞은편의 소스 영역(162)과 인접한 제 2 웰 영역(154)의 상층부에 제공될 수 있다. 게이트 전극(170)이 채널 영역(164) 상에 제공될 수 있으며, 게이트 절연층(172)이 게이트 전극(170)과 채널 영역(164) 사이에 제공될 수 있다. 게이트 스페이서들(174)이 게이트 전극(170)의 측면들에 제공될 수 있으며, 게이트 콘택(180)이 게이트 전극(170) 상에 형성될 수 있다. 드레인 콘택(182)이 드레인 영역(160) 상에 제공될 수 있으며, 소스 콘택(184)이 소스 영역(162)과 고농도로 도핑 된 p형 영역(166) 사이에 제공될 수 있다. 그리고, 드레인 콘택(182)은, 예를 들어, 두 단자의 MOS-바이폴라 유사 저항(140)으로써 장치(140)를 구성하기 위한 도전 배선(186)에 의해, 게이트 콘택(180)과 전기적으로 연결될 수 있다.
MOS-바이폴라 유사 저항(140)은 다음과 같이 동작할 수 있다. 드레인 콘택(182)으로 인가되는 전압(VD)이 소스 콘택(184)으로 인가되는 전압(VS)을 초과할 때(즉, VD > VS), 장치(140)는 게이트 전압(VG)과 동일한 VD를 갖는 포화 MOSFET 트랜지스터의 동작을 나타낼 수 있다. 반대로, VS > VD일 때, 장치(140)는 p-n 다이오드로써 동작하고, MOS-바이폴라 유사 저항(140)은 양방향 장치로서 동작할 것이다. MOS-바이폴라 유사 저항(140)의 레지스턴스는 장치의 전압 차이의 함수이다. (예를 들어, ｜VD - VS｜의 함수)
도 4는 또 다른 일반적인 신경 신호 증폭기(200)의 회로도이다. 도 4를 참조하면, 신경 신호 증폭기(200)는 앞서 도 1에서 설명된 신경 신호 증폭기(100)와 유사한 구조를 갖는다. 신경 신호 증폭기(200)는 TFET 유사 저항들(240)을 사용한다. TFET 유사 저항들(240) 각각은 소스 영역에 단락된(short-circuited) 게이트를 가지며 두 단자의 장치를 제공할 수 있다. 이러한 설계로 인하여, 게이트 오버드라이브(overdrive) 전압(VG - VS)은 항상 0일 수 있으며, 두 개의 병렬 경로들이 양방향 동작을 위해 요구될 수 있다. 따라서, 도 4에 도시된 바와 같이, 각각이 직렬 쌍의 유사 저항들(240-1, 240-2; 240-3, 240-4)을 갖는 두 개의 경로들이 제 1 피드백 커패시터(130-1)에 병렬로 제공될 수 있다. 두 경로들 중 첫 번째에 있는 유사 저항들(240-1, 240-2)은 두 경로들 중 두 번째에 있는 유사 저항들(240-3, 240-4)과 반대 방향으로 배치되어, 양방향 동작을 지원할 수 있다. 유사하게, 각각이 직렬 쌍의 유사 저항들(240-5 내지 240-8)을 갖는 두 개의 경로들이 제 2 피드백 커패시터(130-2)에 병렬로 제공될 수 있고, 이 두 개의 경로들 각각에 포함된 유사 저항들(240-5 내지 240-8)은 양방향 연결(conduction)을 지원하기 위해 반대의 방향을 가질 수 있다. 신경 신호 증폭기(200)의 나머지 구성요소들은 (비록 커패시터들의 값은 서로 다를지라도) 도 1에 도시된 신경 신호 증폭기(100)의 대응하는 구성요소들과 동일하다. 따라서, 중복되는 설명은 생략될 것이다.
도 5는 도 4의 신경 신호 증폭기(200)에 포함된 TFET 유사 저항들(240) 중 하나의 단면도이다. 도 5에 도시된 바와 같이, TFET 유사 저항(240)은 반도체 기판(250) 상에 형성된 터널링 전계 효과 트랜지스터(tunnel field effect transistor)를 포함할 수 있다. 예를 들어, 기판(250)은 p형 도전성을 갖도록 도핑 될 수 있다. 소스 영역(260) 및 드레인 영역(262)은 기판(250)의 상층부에 형성될 수 있다. 소스 영역(260)은 반도체 기판(250)의 리세스(recess) 영역에 형성된 에피택셜 성장 반도체 층을 포함할 수 있다. 소스 영역(260)은 반도체 기판(250)에 포함된 반도체 물질보다 좁은 밴드갭을 갖는 반도체 물질을 포함할 수 있다. 소스 영역(260)은 기판(250)과 동일한 도전형의 불순물로 고농도로 도핑 될 수 있다.
드레인 영역(262)이 반도체 기판(250) 상에 제공될 수 있다. 드레인 영역(262)은 반도체 기판(250)과 동일한 반도체 물질로 형성될 수 있으며, 반도체 기판(250)에 포함된 불순물과 반대의 도전형을 갖는 불순물로 고농도로 도핑 될 수 있다. 반도체 기판(250)과 동일한 도전형을 갖는 채널 영역(264)이 소스 영역(260)과 드레인 영역(262) 사이에 제공될 수 있다. 드레인 영역(262)과 동일한 도전형의 불순물로 고농도로 도핑 된 소스 포켓 영역(266)이 소스 영역(260)과 채널 영역(264) 사이에 제공될 수 있다.
게이트 전극(270)이 채널 영역(264) 상에 제공될 수 있으며, 게이트 절연층(272)이 게이트 전극(270)과 채널 영역(264) 사이에 제공될 수 있다. 게이트 스페이서들(274)이 게이트 전극(270)의 측면들에 제공될 수 있으며, 게이트 콘택(280)이 게이트 전극(270) 상에 형성될 수 있다. 소스 콘택(282)이 소스 영역(260) 상에 제공될 수 있으며, 드레인 콘택(284)이 드레인 영역(262) 상에 제공될 수 있다. 소스 콘택(282)은, 예를 들어, 도전 배선(286)에 의해, 게이트 콘택(280)과 전기적으로 연결될 수 있다.
앞서 설명된 신경 신호 증폭기들(100 및 200)은 다양한 단점을 가질 수 있다. 예를 들어, 도 6에 도시된 바와 같이, 신경 신호 증폭기(100)에 포함된 MOS-바이폴라 유사 저항들(140)은 인가된 전압에 따른 레지스턴스의 변화에 있어 비대칭적인(asymmetric) 변화를 갖는다. 전류 제어 장치에서의 제어와 비교하여 장치에서의 용량성 결합(capacitive coupling)으로부터 게이트의 제어가능성이 저하되었기 때문에, 이러한 비대칭적인 레지스턴스 특성이 발생할 수 있다. 도 6에 도시된 바와 같이, MOS-바이폴라 유사 저항들(140)은 다양한 두뇌 컴퓨터 인터페이스 장치들을 위한 신경 신호 증폭기들에 요구될 수 있는 전체 저항 범위(109~1014 옴)에 걸쳐 조절 가능하지 않을 수 있다. MOS-바이폴라 유사 저항들(140)은 인가된 전압에 따른 레지스턴스에 있어서 상대적으로 평평한 변화를 가질 수 있으며, 전력 소모와 열 발생 때문에 인가된 전압에 있어서의 제한은 타깃 레지스턴스 범위에 걸쳐 MOS-바이폴라 유사 저항들(140)의 조절 가능성(tunability)을 더욱 제한할 수 있다. 게다가, 낮은 누설 전류 및 높은 문턱 전압을 유지하기 위해, MOS-바이폴라 유사 저항들의 게이트 길이는 대략 최소 650nm 게이트 피치(pitch)를 갖는 500nm일 수 있는데, 이는 큰 레이아웃 면적에 대응할 수 있으며 신경 신호 증폭기의 집적 밀도를 제한할 수 있다. 그리고, 이는 결과적으로 두뇌 컴퓨터 장치에 포함될 수 있는 미소 전극(microelectrode) 쌍들의 개수를 제한할 수 있다.
도 4의 신경 신호 증폭기(200)에서 사용되는 TFET 유사 저항들(240)은 다른 단점들이 있다. 이 TFET 유사 저항들(240)은 MOS-바이폴라 장치들(140)에 비해 감소된 레이아웃 면적을 필요로 함에 반하여, 앞서 도 4에서 보인 바와 같이, 두 배나 많은 TFET 유사 저항들(240)이 양방향 동작을 지원하기 위해 필요할 수 있다. 게다가, TFET 유사 저항들(240)은 주목할만한 저항 범위에 걸쳐 조절 가능하지 않을 수 있다.
도 7은 본 발명의 실시 예에 따른 신경 신호 증폭기(300)의 회로도이다. 도 7을 참조하면, 신경 신호 증폭기(300)는 앞서 설명된 신경 신호 증폭기(100)와 유사할 수 있다. 그러나, 증폭기(100)에 포함된 MOS-바이폴라 유사 저항들(140)은 신경 신호 증폭기(300)의 조절 가능한 TFET 유사 저항들(340)로 대체된다. 따라서, 조절 가능한 TFET 유사 저항들(340)이외의 신경 신호 증폭기(300)의 구성요소들에 대한 더 이상의 상세한 설명은 생략될 것이다.
도 7의 신경 신호 증폭기(300)는 증폭되는 신호의 크기의 함수로서의 피드백 신호의 세기를 가변시킬 수 있고, 그 결과 자기 적응적(self-adaptive)이 된다.
도 8 및 도 9는 본 발명의 실시 예에 따른 조절 가능한 TFET 유사 저항 설계들을 보여주는 단면도이다.
도 8을 참조하면, 조절 가능한 TFET 유사 저항(340-1)이 p-n-p-n 구조를 갖는 단면도로 도시되었다. 도 8에 보인 바와 같이, 조절 가능한 TFET 유사 저항(340-1)은 밑에 있는 반도체 기판(350)에 순차적으로 형성된 제 1 웰(352) 및 제 2 웰(354)을 포함할 수 있다. 기판(350)은 반도체 웨이퍼, 실리콘-온-인슐레이터(silicon-on-insulator) 기판, 반도체 기판 상에 형성된 반도체 층 등과 같은 적절한 반도체 기판일 수 있다. 일반적으로 반도체 기판(350)이 실리콘 기판일 수 있지만, 다른 반도체 물질들이 사용될 수도 있다. 예를 들어, 기판은 p형 실리콘 기판(350)일 수 있으며, 제 1 웰(352)은 실리콘 기판(350) 상에 에피택셜 성장된 n형 실리콘 층을 포함할 수 있고, 제 2 웰(354)은 n형 실리콘 층(352) 상에 에피택셜 성장된 p형 실리콘 층을 포함할 수 있다. 반도체 기판(350), 제 1 웰(352), 및 제 2 웰(354)을 포함하는 트리플 웰 구조는 누설 전류를 감소시키는 강화된 절연 기능을 제공할 수 있고, 신경 신호 증폭기(300)의 잡음 특성을 개선할 수 있다.
소스 영역(360) 및 드레인 영역(362)이 제 2 웰(354)의 상층부에 형성될 수 있다. 채널 영역(364)이 소스 영역(360)과 드레인 영역(362) 사이의 제 2 웰(354)에 제공될 수 있다. 소스 영역(360)은 고농도로 도핑 된 p형 소스 영역(360)일 수 있으며, 채널 영역(364)은 p형 제 2 웰(354)의 일부일 수 있으며, 드레인 영역(362)은 n형 드레인 영역(362)일 수 있다. 소스 영역(360)은, 예를 들어, 제 2 웰(354)의 리세스 영역에 형성된 에피택셜 성장 반도체 층을 포함할 수 있다. 소스 영역(360)은 제 2 웰(354)과 동일한 도전형의 불순물들로 고농도로 도핑 될 수 있다. 소스 영역(360)은 드레인 영역(362) 및/또는 n형 소스 포켓(366)보다 제 2 웰(354)의 상층부의 밑으로 더 확장될 수 있다. (이에 대해서는 좀 더 상세하게 후술될 것이다.)
예를 들어, p형 소스 영역(360)은 제 2 웰(354)을 형성하는데 사용되는 반도체 물질과 동일한 반도체 물질(예를 들어, 실리콘)로 형성될 수 있다. 예를 들어, p형 소스 영역(360)은 제 2 웰(354)에 포함된 반도체 물질보다 더 좁은 밴드갭을 갖는 반도체 물질을 포함할 수 있다. 예를 들어, 제 2 웰(354)은 실리콘 층을 포함할 수 있으며, 소스 영역(360)은 시드 층으로써 제 2 웰(354)을 사용하는 제 2 웰(354) 상에 에피택셜 성장된 실리콘-게르마늄 소스 영역(360)을 포함할 수 있다.
소스 영역(360)의 실리콘-게르마늄은 채널 영역(364)의 실리콘보다 더 좁은 밴드갭을 가질 수 있고, 소스 영역(360)과 채널 영역(364) 사이에서의 밴드-투-밴드 터널링은, 소스 영역(360)과 채널 영역(364)이 동일한 반도체 물질로 형성되는 경우에 발생하는 밴드-투-밴드 터널링에서의 게이트 바이어스 전압보다 더 낮은 게이트 바이어스 전압에서 발생한다. 예를 들어, 실리콘-게르마늄 소스 영역(360)의 게르마늄 농도는 원자량 0.25~0.55 사이일 수 있다. 예를 들어, 원자량 0.55보다 높은 게르마늄 농도 또는 심지어 0.8보다 높은 게르마늄 농도와 같은, 높은 게르마늄 농도가 사용될 수 있다. 예를 들어, p형 소스 영역(360)은 순수한 게르마늄 영역, 게르마늄-주석 영역, 실리콘-게르마늄-주석 영역 및/또는 순수한 주석 영역일 수 있다.
고농도로 도핑 된 n형 소스 포켓(366)이 제 2 웰(354)의 상층부에 p형 소스 영역(360)과 채널 영역(364) 사이에 제공될 수 있다. n형 소스 포켓(366)은 게이트 전극(370)의 밑에 위치할 수 있다. n형 소스 포켓(366)은 소스 영역(360)과 같이 제 2 웰(354)로 깊게 확장하지 않을 수 있다. n형 소스 포켓(366)은 낮은 게이트 전압에서 밴드 벤딩(band bending)을 증가시키는 것을 도울 수 있고, 신경 신호 증폭기(300)에 대한 전력 소모를 감소시킬 수 있는 TFET 유사 저항(340-1)에 대한 턴-온 전압(VT)을 감소시킬 수 있다.
드레인 영역(362)이 제 2 웰(354)에 제공될 수 있다. 드레인 영역(362)은 제 2 웰(354)과 동일한 반도체 물질로 형성될 수 있고, 제 2 웰(354)에 포함된 불순물들과 반대의 도전형을 갖는 불순물들로 고동도로 도핑 될 수 있다. 드레인 영역(362)은 소스 영역(360)보다 더 얕을 수 있다. 드레인 영역(362)은 (아래에서 설명될) 게이트 전극(370) 아래의 경로의 일부로 확장할 수 있다. 예를 들어, 드레인 영역(362)은 반도체 기판(350)의 아래 표면에 평행한 방향을 따라 상대적으로 고른 도핑 농도를 가질 수 있다. 드레인 영역(362)은, 예를 들어, 이온 주입에 의해 형성될 수 있다.
게이트 전극(370)이 채널 영역(364) 상에 제공될 수 있다. 게이트 전극(370)은, 예를 들어, 폴리실리콘 또는 메탈 게이트 전극을 포함할 수 있다. 예를 들어, 게이트 전극(370)은 스트레인드 폴리실리콘(strained polysilicon) 또는 메탈 게이트 전극(370)을 포함할 수 있다. 폴리실리콘 게이트 전극(370)은 고에너지 이온 주입 기술을 사용하여 비소 원자들을 폴리실리콘에 주입함으로써 스트레인(strain)될 수 있고, 그 결과로 생긴 구조를 어닐링 할 수 있다. 예를 들어, 비소 원자들은 10~100 keV의 주입 에너지에서 폴리실리콘 게이트 전극으로 주입될 수 있고, 구조는 대략 1~10000 밀리 초 동안 1000~1100℃에서 어닐링 될 수 있다. 게이트 절연 층(372)이 게이트 전극(370)과 채널 영역(364) 사이에 제공될 수 있다. 게이트 절연 층(372)은, 예를 들어, 실리콘 옥사이드 층, 실리콘-옥시나이트라이드(SiON) 층, 및/또는 하프늄 옥사이드와 같은 고유전 상수 물질과 같은 적절한 절연 층일 수 있다. 게이트 스페이서들(374)이 게이트 전극(370)의 측벽들에 제공될 수 있다. 게이트 스페이서들(374)은, 예를 들어, 실리콘 나이트라이드 스페이서들을 포함할 수 있다. 메탈 게이트 콘택(380)이 게이트 전극(370) 상에 형성될 수 있다. 메탈 소스 콘택(382)이 소스 영역(360) 상에 제공될 수 있으며, 메탈 드레인 콘택(384)이 드레인 영역(362) 상에 제공될 수 있다. 드레인 콘택(384)은, 예를 들어, 도전 배선(386)에 의해, 게이트 콘택(280)과 전기적으로 연결될 수 있다. 콘택들(380, 382, 384)은 저항성(ohmic) 메탈 콘택들일 수 있다. 메탈 게이트 콘택(380)은 밑에 있는 채널 영역(364)과 소스 영역(360)을 스트레인(strain) 하는 폴리실리콘 게이트 전극(370) 상에 스트레스를 줄 수 있다.
스트레스 콘택 라이너(stressed contact liner)(390)가 소스 영역(360), 드레인 영역(362), 및 게이트 스페이서들(374) 상에 제공될 수 있다. 스트레스 콘택 라이너(390)는 비정질 실리콘 나이트라이드 층을 포함할 수 있다. 스트레스 콘택 라이너(390)는 저온 증착 공정에 의해 형성될 수 있다. 스트레스 콘택 라이너(390)는 콘택 에치 스탑 라이너(contact etch stop liner)일 수 있다.
스트레인 게이트 전극(strained gate electrode)(370) 및/또는 스트레인 콘택 라이너(390)의 제공을 통하여 소스 영역(360)에 인가되는 길이 방향의 인장(tensile) <110> 스트레스는 소스 영역(360)의 밴드갭을 감소시킬 수 있고, 장치에 대한 턴-온 전압을 낮출 수 있고, 이는 TFET 유사 저항(340-1)이 작은 범위의 인가 전압들에 대해서도 바람직한 레지스턴스 범위에 걸쳐 조절하도록 할 수 있다.
소스 콘택(382)에 인가되는 전압(VS)이 드레인 콘택(384)에 인가되는 전압(VD)보다 클 경우(즉, VS > VD), 조절 가능한 TFET 유사 저항(340-1)은 p-n 다이오드와 같이 동작할 수 있다. 반대로, VD > VS일 때, 조절 가능한 TFET 유사 저항(340-1)은 TFET와 같이 동작할 수 있다. 특히, 드레인 영역(362) (그리고, 도전 배선(386)에 의해 드레인 영역(362)과 단락되는 게이트 전극(370))에 인가되는 전압에 응답하여, 전자 축적(electron accumulation)이 발생할 수 있다. 충분한 바이어스 전압이 드레인 콘택(384) 및 게이트 콘택(380)으로 인가되었을 때, p형 채널 영역(364)의 전도 대역(conduction band)은 p형 소스 영역(120)의 가전자 대역(valence band)에 맞추어 나란히 정렬(align)될 수 있다. 이것이 발생할 때, p형 소스 영역(360)의 가전자 대역으로부터의 전자들은 밴드-투-밴드 터널링 메커니즘을 통하여 p형 채널 영역(364)의 전도 대역으로 터널링할 수 있고, 그 결과 전자들이 소스 영역(360)으로부터 드레인 영역(362)으로 흐를 수 있도록 한다. 조절 가능한 TFET 유사 저항(340-1)이 p-n 다이오드와 같이 동작하고 조절 가능한 TFET 유사 저항(340-1)이 TFET와 같이 동작하는 경우, 그것의 레지스턴스는 장치에서의 전압 차이의의 함수(즉, ｜VD - VS｜의 함수)일 수 있다.
도 9는 본 발명의 실시 예에 따른 p-i-n-p-n 구조를 갖는 조절 가능한 TFET 유사 저항(340-2)의 단면도이다.
도 8과 도 9를 비교함으로써 보이는 바와 같이, 소스 영역(360)과 소스 포켓(366) 사이에 제공된 (저농도로 도핑 되어 진성(intrinsic) 또는 "i형" 영역으로 여겨질 수 있는) 저농도로 도핑 된(lightly-doped) 영역(361)이라는 점에서, 조절 가능한 TFET 유사 저항(340-2)은 조절 가능한 TFET 유사 저항(340-1)과 다를 수 있다.
저농도로 도핑 된 영역(361)은 시드 층으로써 제 2 웰(354)을 사용하여 에피택셜 성장된 Sil-xGex, x>0 영역을 포함할 수 있다. 저농도로 도핑 된 영역(361)은 상대적으로 얇은 영역일 수 있다. 예를 들어, 도 9에 도시된 바와 같이, 저농도로 도핑 된 영역(361)은 채널 영역(364)을 맞대고 있는 p형 소스 영역(360) 측벽에 그리고 p형 소스 영역(360)의 저면에 있을 수 있다. 예를 들어, 저농도로 도핑 된 영역(361)은 오직 p형 소스 영역(360)의 측벽에 있을 수도 있다. 이러한 실시 예에 있어서, 저농도로 도핑 된 영역(361)은 p형 소스 영역(360)의 측벽 전체를 따라 연장할 수 있으며, 또는 측벽(323)의 일부 (예를 들어, n형 소스 포켓(366)과 인접한 측벽의 일부)를 따라 연장할 수 있다.
저농도로 도핑 된 영역(361)은 (도펀트 원자들이 이 영역에 의도적로 주입되지 않음을 의미하는) 도핑되지 않은 영역일 수 있으며, 또는 n형 또는 p형으로 미세하게 도핑 된(slightly-doped) 영역일 수 있다. 예를 들어, 상대적으로 작은 양의 p형 도펀트(dopant)들은 p형 소스 영역(360)으로부터 저농도로 도핑 된 영역(361)으로 확산 될 수 있으며, 또는 이온 주입 공정시 저농도로 도핑 된 영역(361)으로 주입될 수 있다. 그 결과, 저농도로 도핑 된 영역(361)은 작은 수의 p형 도펀트들을 포함할 수 있다. 만일 영역(361)의 도펀트들의 농도가 p형 소스 영역(360)의 도펀트들의 농도보다 적어도 10의 2 제곱 배 정도(two orders of magnitude) 미만으로 적다면, 영역(361)은 저농도로 도핑 된 영역으로 여겨질 수 있다. 예를 들어, 저농도로 도핑 된 영역(361)은 1×1017/㎤ 또는 그 미만의 도펀트 농도를 가질 수 있는데 반하여, p형 소스 영역(360)은 적어도 1×1019/㎤ 의 도펀트 농도를 가질 수 있다.
2015년 3월 10일에 출원된 미국 특허 출원 번호 14/642,918 (이하, "918 출원"이라 칭함)에 설명된 바와 같이, 소스 영역(360)과 소스 포켓(366) 사이의 저농도로 도핑 된 영역(361)의 제공은 소스-채널 커플링 커패시턴스를 감소시킬 수 있다. TFET 유사 저항(340)의 서브-문턱 스윙(sub-swing threshold)은 소스-채널 커플링 커패시턴스의 함수이다. 따라서, 소스-채널 커플링 커패시턴스를 감소시킴으로써, TFET 유사 저항(340)은, 레지스턴스에 있어서 특정화된 변화를 달성하는데 필요한 인가된 전압을 감소시킬 수 있는, 감소된(즉, 개선된) 서브-문턱 스윙 값들을 나타낼 수 있다. 따라서, TFET 유사 저항(340)의 저농도로 도핑 된 영역(361)의 제공은 신경 신호 증폭기(300)에 필요한 전력을 감소시킬 수 있다. 918 출원의 전체 내용은 본 명세서에 레퍼런스로 포함되며, 918 명세서에서 설명된 TFET 트랜지스터들은 드레인 영역을 그것의 게이트 전극과 전기적으로 연결함으로써 본 발명의 실시 예에 따른 증폭기의 조절 가능한 TFET 유사 저항들로써 사용될 수 있는 것으로 여겨질 것이다.
도 10은 본 발명의 실시 예에 따른 MOS-바이폴라 유사 저항 및 조절 가능한 TFET 유사 저항에 대해 인가되는 전압에 따른 시뮬레이션 전류의 그래프이다. 시뮬레이션에 있어서, 각각의 유사 저항은 45nm 폴리실리콘 게이트/SiON 게이트 다이일렉트릭 벌크 실리콘 CMOS 공정(45nm polysilicon gate/SiON gate dielectric bulk silicon CMOS process)을 사용하여 형성된 것으로 가정되었다. 시뮬레이션 된 MOS-바이폴라 유사 저항은 500nm의 게이트 길이를 갖고, 4.5nm에 상당하는 게이트 옥사이드 두께 및 650nm 이상의 게이트 피치를 가질 수 있다. 시뮬레이션 된 조절 가능한 TFET 유사 저항은 42nm의 게이트 길이를 갖고, 1.2nm에 상당하는 게이트 옥사이드 두께 및 120nm의 게이트 피치를 가질 수 있다. 조절 가능한 TFET 유사 저항은 Si0.3Ge0.7 소스 영역을 가질 수 있다. 도 10의 그래프에 도시된 바와 같이, 조절 가능한 TFET 유사 저항은 MOS-바이폴라 유사 저항에 비해 보다 대칭적인(symmetric) 전류-전압 동작을 가질 수 있으며, 일반적으로 더 낮은 인가 전압에서도 더 높은 전류를 달성할 수 있다.
도 11은 도 10의 시뮬레이션에서 사용된 MOS-바이폴라 유사 저항 및 TFET 유사 저항 설계에 대해 인가되는 전압의 함수로써 시뮬레이션 된 레지스턴스의 그래프이다. 도 11에 도시된 바와 같이, 조절 가능한 TFET 유사 저항은 ±0.3 볼트 이하의 인가 전압을 사용하여 109 내지 1014 옴(ohm) 사이의 레지스턴스에서 조절될 수 있다. 반대로, MOS-바이폴라 유사 저항은 ±0.5 볼트 이하의 인가 전압을 사용하여 2.5×109 내지 1.2×1013 옴 사이의 레지스턴스에서 조절될 수 있다. 도 11은 조절 가능한 TFET 유사 저항이 전압 창(voltage window) 내에서 더 넓은 레지스턴스 튜닝 범위 양쪽 모두를 갖는다는 것을 보여준다. 이것은 MOS-바이폴라 장치에 비하여 양의 전압 바이어스 하에서 TFET 구조의 더 낮은 전압 스윙에 기인할 수 있다. 예를 들어, TFET 유사 저항이 디케이드(decade) 마다 약 30mV의 전압 스윙을 갖는 것에 비하여, MOS-바이폴라 유사 저항은 디케이드(decade) 마다 90mV 이상의 전압 스윙을 가질 수 있다.
도 11의 그래프에서, -0.3V, -0.2V, -0.1V, 0V, 0.1V, 0.2V, 및 0.3V의 인가된 전압 값들에 대응하는 세로 라인들이 도시의 명확화를 위해 강조되었다. 게다가, 다양한 레지스턴스 값들에서 가로 라인들이 양의 인가 전압 및 음의 인가 전압 모두에 대한 레지스턴스 값들을 달성하기 위해 필요한 인가 전압들의 표시(indicator)에 덧붙여 부가되었다. 도면에 도시된 바와 같이, 109 내지 1014 옴 사이의 범위의 모든 레지스턴스들에 대해, 범위 내의 각각의 레지스턴스 값을 달성하는데 필요한 음의 인가 전압 및 양의 인가 전압의 합은 0.12 볼트보다 작을 수 있고, 이 레지스턴스 범위의 거의 전체에 걸쳐 0.1 볼트보다 작을 수 있다. 이것은 본 발명의 실시 예에 따른 TFET 유사 저항들이 인가 전압의 극성에 따른 레지스턴스의 측면에서 좋은 대칭성을 보여준다는 것을 증명한다. 반면, 도 11에 도시된 바와 같이, 대략 1010 옴 이하의 레지스턴스에 대하여, 각각의 레지스턴스 값을 달성하는데 필요한 음의 인가 전압 및 양의 인가 전압의 합은 적어도 0.12 볼트일 수 있다. 이것은 MOS-바이폴라 저항들은 인가 전압의 극성에 대하여 감소된 대칭성을 갖는 다는 것을 보여준다. 그 결과, MOS-바이폴라 유사 저항들을 사용하여 구현된 신경 신호 증폭기들은 타깃 레지스턴스 범위 내 더 낮은 레지스턴스 값에서도 증가된 성능 저하를 보인다.
도 12는 중간 대역 이득(AM)에 걸쳐 노멀라이즈(normalize) 된, 도 10 및 도 11의 시뮬레이션에 사용된 TFET 및 MOS-바이폴라 유사 저항들에 대한 계산된 전달 함수들을 보여주는 그래프이다. 도 12에 도시된 그래프를 생성함에 있어서, 아래의 구성요소 값들이 사용되었다.
C118-1 = C118-2 = 1000 pF
C130-1 = C130-2 = 0.2 pF
C132 = 100 pF
GM = 3 mS
도 12에 도시된 바와 같이, TFET 유사 저항들은 MOS-바이폴라 유사 저항들에 비해 더 낮은 컷오프 주파수(fL)로 조절할 수 있고 더 적은 인가 전압을 사용할 수 있다.
도 7이 본 발명의 실시 예에 따른 증폭기 설계를 보여주고 있지만, 도 7은 단지 예시적인 하나의 실시 예를 보여주고 있음을 인식해야 한다. 도 13은 신경 증폭기로서의 사용에 적합한 본 발명의 실시 예에 따른 다른 증폭기(400)를 보여주는 회로도이다. 도 13에 도시된 바와 같이, 신경 신호 증폭기(400)는, 증폭기(400)의 네거티브 피드백이 직렬이 아닌 병렬의 TFET 유사 저항들(140-1 및 140-2)로 대체되는 것 그리고 직렬이 아닌 병렬의 TFET 유사 저항들(140-3 및 140-4)로 대체된다는 점을 제외하고 도 7의 신경 신호 증폭기(300)와 유사하다. 이것이 두 증폭기들(300 및 400) 사이의 유일한 차이점이기 때문에, 증폭기(400)에 대한 상세한 설명은 생략될 것이다. 또 다른 예를 들면, 도 7의 증폭기(300)의 두 저항들(340-1, 340-2)은 더 큰 레지스턴스 값을 갖는 단일의 TFET 유사 저항으로 대체될 수 있고, 또는 증폭기(300)의 두 저항들(340-3, 340-4)은 더 큰 레지스턴스 값을 갖는 단일의 TFET 유사 저항으로 대체될 수 있다.
이상 본 명세서에서는 앞서 설명된 본 발명의 실시 예들에 따른 신경 신호 증폭기들에 촛점이 맞추어져 설명되었으나, 본 명세서에서 설명된 증폭기들은 다른 적용에도 잘 적용될 수 있음이 이해되어야 한다. 본 명세서에서 설명된 증폭기들은 극도로 저전력을 요구하는 적용, 및 전압 극성의 함수로써 좋은 대칭성을 갖고 상대적으로 넓은 레지스턴스 범위에 걸쳐 조절되어야 하는 피드백 네트워크 저항을 갖는 적용에 특히 적절할 수 있다.
앞서 n형 TFET 유사 저항들이 설명되었으나, 실시 예에 따라서 p형 TFET 유사 저항들이 사용될 수도 있음이 인식되어야 한다.
예시적인 실시 예들이 도시된 첨부된 도면을 참조하여 본 발명의 실시 예들이 설명되었다. 그러나, 본 발명의 기술적 사상은 다른 다양한 형태로 구현될 수 있으며, 본 명세서에서 설명된 실시 예에 한정되지 않는다. 차라리, 이들 실시 예들은 본 발명이 속하는 기술 분야에서 통상의 지식을 지닌 자가 충분히 실행할 수 있도록 제공되었다. 도면과 발명의 상세한 설명에서 유사한 번호는 유사한 구성 요소들을 참조한다. 본 명세서에서 사용된 "및/또는"과 같은 표현은 관련된 열거된 요소의 하나 또는 그 이상의 모든 조합을 포함한다.
비록 본 명세서에서 다양한 구성 요소를 설명하기 위해 제 1, 제 2 등과 같은 용어가 사용되었다 하더라도, 이들 구성 요소들은 이러한 용어에 의해 한정되지 않는다. 이들 구성 요소들은 한 구성 요소를 다른 것과 구별하기 위해 사용된다. 예를 들어, 제 1 구성 요소는 제 2 구성 요소로 칭해질 수 있으며, 유사하게, 본 발명의 범위를 벗어나지 않는 범위 내에서 제 2 구성 요소는 제 1 구성 요소로 칭해질 수 있다.
구성 요소가 다른 구성 요소에 "연결되다" 또는 다른 구성 요소 "상에"라고 언급될 때, 이는 구성 요소가 다른 구성 요소와 "직접" 연결되거나 또는 다른 구성 요소 상에 "직접" 제공되는 것을 의미할 수 있고, 또는 구성 요소와 다른 구성 요소 사이에 "끼워진(interleaving)" 구성 요소가 배치될 수 있다는 것을 의미할 수 있다. 반대로, 구성 요소가 다른 구성 요소와 "직접 연결되다" 또는 다른 구성 요소 "상에 직접"이라고 칭해질 때, "끼워진(interleaving)" 구성 요소는 제공되지 않을 수 있다. 구성 요소들 사이의 관계를 설명하기 위해 사용된 다른 용어들은 유사한 방식으로 이해될 수 있다. (예를 들어, "~ 사이에"와 "~ 사이에 직접", "~에 인접하여"와 "~에 직접 인접하여" 등)
"아래" 또는 "밑에", "더 위에" 또는 "더 아래에", "수평의" 또는 "수직의"와 같은 비교하는 용어들은 구성 요소, 층, 또는 영역과 다른 구성 요소, 다른 층, 또는 다른 영역 사이의 관계를 설명하기 위해 사용될 수 있다. 이러한 용어들은 도면에 도시된 방향에 더하여 다른 방향을 아우르기 위한 것이다.
본 명세서에서 사용되는 전문 용어는 본 발명의 범위를 제한하기 위한 의도로 사용되는 것은 아니며, 특정한 실시 예를 설명하기 위해 사용되는 것이다. 본 명세서에서 사용되는 "하나의", 및 "상기"와 같은 용어는 명백히 다른 것을 지칭하지 않는 한, 복수의 형태를 포함하도록 의도되는 것이다. "구성되다", "이루어지다" 또는 "포함하다"와 같은 용어가 본 명세서에서 사용될 때에는, 설명된 특징 또는 구성 요소의 존재를 명시하며, 다른 특징 또는 구성 요소의 존재를 배제하지 않는다.
본 발명의 실시 예들이 이상적인 실시 예들 (및 중간의 구조들)을 보여주는 단면도를 참조하여 설명되었다. 도면에 도시된 층들 및 영역들의 두께는 설명의 명확화를 위해 과장되었다. 게다가, 예를 들어, 제조 기술 및 오차의 결과로 인하여 도면에 도시된 형상으로부터의 다양한 변형이 있을 수 있다. 따라서, 본 발명의 실시 예들은 도면에 도시된 영역의 특정한 형상에 한정되는 것으로 이해되어서는 안 되며, 예를 들어, 제조 공정으로부터 기인하는, 형태의 변형을 포함한다.
모든 실시 예들이 가능한 어떤 방법 및/또는 조합으로 조합될 수 있다.
비록, 특정한 용어들이 사용되었고, 그들이 일반적이고도 설명적인 관점에서 사용되었고, 그리고 제한을 목적으로 하지 않기 위해 사용되었다 하더라도, 도면 및 발명의 상세한 설명을 통하여 본 발명의 사상의 일반적인 실시 예들이 설명되었다. 그리고, 본 발명의 범위는 아래의 청구항들에 기재된 사항 및 본 발명의 범위를 벗어나지 않는 범위 내에서의 변형에 의해 결정된다.
100: 신경 신호 증폭기
110: 연산 증폭기
112: 제 1 차동 입력
114: 제 2 차동 입력
116: 출력
118-1, 118-2: DC-블록 커패시터들
120: RC 네거티브피드백 네트워크
130-1, 130-2: 피드백 커패시터들
140-1, 140-2, 140-3, 140-4: MOS-바이폴라 유사 저항들
150: P형 Si 기판
152: 제 1 웰 영역
154: 제 2 웰 영역
160: 드레인 영역
162: 소스 영역
164: 채널 영역
166: 고농도로 도핑 된 p형 영역
170: 게이트 전극
172: 게이트 절연층
174: 스페이서
180: 메탈
182: 드레인 콘택
184: 소스 콘택
186: 도전 배선

Claims (10)

  1. 연산 증폭기; 그리고
    상기 연산 증폭기의 출력과 상기 연산 증폭기의 입력 사이에 연결되고, 제 1 터널링 전계 효과 트랜지스터(tunnel field effect transistor; TFET) 유사 저항(pseudo resistor)을 포함하는 피드백 네트워크를 포함하되,
    상기 제 1 TFET 유사 저항은:
    제 1 도전형을 갖는 소스 영역;
    상기 제 1 도전형과 다른 제 2 도전형을 갖는 드레인 영역;
    상기 소스 영역과 상기 드레인 영역 사이에 상기 제 1 도전형을 갖는 채널 영역;
    상기 채널 영역 상의 게이트 전극; 그리고
    상기 드레인 영역과 상기 게이트 전극 사이의 전기적 배선을 포함하는 증폭기.
  2. 제 1 항에 있어서,
    상기 제 1 TFET 유사 저항은 양방향 도전성을 갖도록 구성되는 증폭기.
  3. 제 2 항에 있어서,
    상기 제 1 TFET 유사 저항은 -0.3 내지 0.3 볼트의 범위에서 인가되는 전압에 대해 적어도 10의 5 제곱 배의 레지스턴스 값들의 범위에서 조절 가능한 증폭기.
  4. 제 1 항에 있어서,
    상기 제 1 TFET 유사 저항은 적어도 10의 4 제곱 배의 레지스턴스 값들의 범위에서 조절 가능하고, 10의 5 제곱 배의 레지스턴스 값들의 범위에서, 상기 10의 5 제곱 배의 범위에 있는 각각의 레지스턴스를 달성하는 음의 인가 전압 및 양의 인가 전압의 합은 0.12 볼트 미만인 증폭기.
  5. 제 1 항에 있어서,
    상기 피드백 네트워크는 제 2 TFET 유사 저항, 및 상기 연산 증폭기의 상기 출력과 상기 연산 증폭기의 제 1 입력 사이에 연결되는 제 1 커패시터를 더 포함하고,
    상기 제 1 TFET 유사 저항 및 상기 제 2 TFET 유사 저항은 서로 직렬로 연결되고 상기 제 1 커패시터에 병렬로 연결되는 증폭기.
  6. 제 5 항에 있어서,
    상기 피드백 네트워크는:
    상기 연산 증폭기의 제 2 입력에 연결되는 제 2 커패시터; 그리고
    서로 직렬로 연결되고 상기 제 2 입력에 연결되는 제 3 TFET 유사 저항 및 제 4 TFET 유사 저항을 더 포함하는 증폭기.
  7. 제 6 항에 있어서,
    상기 증폭기는 신경 신호 증폭기인 증폭기.
  8. 제 1 항에 있어서,
    상기 제 1 TFET 유사 저항은 상기 소스 영역과 상기 채널 영역 사이에 상기 제 2 도전형을 갖는 소스 포켓 영역을 더 포함하는 증폭기.
  9. 제 8 항에 있어서,
    상기 제 1 TFET 유사 저항은 상기 소스 영역과 상기 소스 포켓 영역 사이에 저농도로 도핑 된 영역을 더 포함하는 증폭기.
  10. 제 9 항에 있어서,
    상기 저농도로 도핑 된 영역은 상기 소스 영역의 제 2 도핑 농도보다 적어도 10의 2 제곱 미만인, 그리고 상기 소스 포켓 영역의 제 3 도핑 농도 보다 적어도 10의 2 제곱 미만인 제 1 도핑 농도를 갖는 증폭기.
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