KR20160134463A - 본딩 구조물, 그 제조방법 및 다이 구조물 - Google Patents

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wafer
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페이-저르 쳉
치엔-초우 첸
포-치 창
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Abstract

제1 기판, 제2 기판, 및 접착 층을 포함하는 본딩 구조물이 제공된다. 제1 기판은 복수의 제1 트렌치들을 갖는다. 접착 층은 제1 기판과 제2 기판 사이에 위치되고, 제1 트렌치들은 접착 층으로 채워진다.

Description

본딩 구조물, 그 제조방법 및 다이 구조물{Bonding structure, method of manufacturing the same, and die structure}
본 출원서는 2015년 5월 13일에 출원된 대만 출원 일련 번호 제104115136호에 대한 우선권의 이익을 주장한다. 상기 언급된 특허 출원은 전체로서 본원에 참조 병합되고, 이 명세서의 일부분을 구성한다.
본 개시서는 본딩 구조물, 그 제조 방법, 및 다이 구조물에 관한 것이다.
과학 및 기술의 급속한 발전과 함께, 전자 제품들은 경량화, 박형화, 간단함 및 소형화에 대한 요구들을 충족하도록 설계되어 왔다. 최근에는, 기존의 전자 제품들을 소형화하려는 요구를 충족시키기 위해, 패키지-온-패키지(POP) 구조 패키징 기술과 같은 다양한 패키징 기술들이 개발되어 왔다.
그러나, 웨이퍼들의 본딩 프로세스에서, 기포들 또는 오름부들(elevations)이 본딩 물질 내에 생성될 수 있다. 상기 웨이퍼는 상기 본딩 물질의 열팽창 또는 축소로 인해 파열되거나 갈라질 수 있고, 이 경우 웨이퍼는 왜곡되거나 변형될 수 있다.
따라서, 어떻게 본딩 물질 내 기포 또는 오름부들을 감소시켜 웨이퍼의 손상 또는 웨이퍼의 변형을 방지할지에 관한 사항은 중요한 일 연구 주제가 되어 왔다.
본 개시서의 일 실시예에서, 복수의 제1 트렌치들을 갖는 제1 기판, 제2 기판, 및 접착 층을 포함하는 본딩 구조물이 제공된다. 상기 제1 기판 및 상기 제2 기판 중 적어도 하나는 웨이퍼이다. 상기 접착 층은 상기 제1 기판과 상기 제2 기판 사이에 위치된다. 상기 제1 트렌치들은 상기 접착 층으로 채워진다.
본 개시서의 일 실시예에서, 본딩 구조물의 제조 방법은 이하의 단계들을 포함한다. 상기 제1 기판 및 상기 제2 기판이 제공된다. 상기 제1 기판은 복수의 제1 트렌치들을 갖는다. 제1 접착 층은 상기 제1 기판과 상기 제2 기판 사이에 형성된다. 상기 제2 트렌치들은 상기 제1 접착 층으로 채워진다.
본 개시서의 일 실시예에서, 기판 및 소자 부분을 포함하는 다이 구조물이 제공된다. 상기 소자 부분은 상기 기판 상에 위치된다. 상기 기판의 측벽은 계단-모양이다.
여러 예시적인 실시예들이 도면들과 함께 이하에서 구체적으로 설명되어 본 발명이 더욱 구체적으로 설명된다.
첨부 도면들은 추가적인 이해를 제공하기 위해 포함되었으며 이 명세서의 일부를 구성한다. 상기 도면들은 예시적인 실시예들을 도시하며, 상세한 설명과 함께, 본 발명의 원리들을 설명하는 역할을 한다.
도 1은 본 발명의 일 실시예에 따른 본딩 구조물의 개략적인 단면도이다.
도 2 내지 도 6은 본 발명의 여러 실시예들에 따른 도 1에 도시된 트렌치들의 평면도들이다.
도 7a 및 도 7b는 본 발명의 제1 실시예에 따른 본딩 구조물을 제조하기 위한 프로세스의 개략적인 단면도들이다.
도 8a 및 도 8b는 본 발명의 제2 실시예에 따른 본딩 구조물을 제조하기 위한 프로세스의 개략적인 단면도들이다.
도 9a 및 도 9b는 본 발명의 제3 실시예에 따른 본딩 구조물을 제조하기 위한 프로세스의 개략적인 단면도들이다.
도 10a 및 도 10b는 본 발명의 제4 실시예에 따른 본딩 구조물을 제조하기 위한 프로세스의 개략적인 단면도들이다.
도 11a 및 도 11b는 본 발명의 제5 실시예에 따른 본딩 구조물을 제조하기 위한 프로세스의 개략적인 단면도들이다.
도 12a 및 도 12b는 본 발명의 제6 실시예에 따른 본딩 구조물을 제조하기 위한 프로세스의 개략적인 단면도들이다.
도 13a 및 도 13b는 본 발명의 제7 실시예에 따른 본딩 구조물을 제조하기 위한 프로세스의 개략적인 단면도들이다.
도 14a 및 도 14b는 본 발명의 제8 실시예에 따른 본딩 구조물을 제조하기 위한 프로세스의 개략적인 단면도들이다.
도 15a 및 도 15b는 본 발명의 제9 실시예에 따른 본딩 구조물을 제조하기 위한 프로세스의 개략적인 단면도들이다.
도 16a 및 도 16b는 본 발명의 제10 실시예에 따른 본딩 구조물을 제조하기 위한 프로세스의 개략적인 단면도들이다.
도 17은 도 7a 및 도 8a에 도시된 제1 기판의 평면도이다.
도 18a 내지 도 18c는 파단 프로세스의 개략적인 단면도들이다.
도 1은 본 개시서의 일 실시예에 따른 본딩 구조물의 개략적인 단면도이다.
도 1을 참조하면, 상기 실시예에서 본딩 구조물(1)이 제공된다. 본딩 구조물(1)은 제1 기판(102), 제2 기판(104), 및 접착 층(108a)을 포함한다. 상기 제1 기판(102) 및 상기 제2 기판(104) 중 적어도 하나는 웨이퍼이고, 다른 하나는 웨이퍼, 회로 기판, 또는 이들의 조합일 수 있다. 상기 웨이퍼는 상부에 소자 부분을 가질 수 있고, 상기 소자 부분은, 예를 들어 집적 회로 소자일 수 있다. 상기 집적 회로 소자는 예를 들어 트랜지스터, 커패시터, 저항기, 다이오드, 광전 다이오드, 퓨즈 소자 등일 수 있다. 상기 집적 회로 소자는 서로 또는 상호 연결될 수 있고, 그에 따라 예를 들어 메모리, 프로세서, 센서, 증폭기, 전력 분배기, 입력/출력 회로 등 중 적어도 하나의 기능이 수행된다. 게다가, 집적 회로 소자는 임의의 적절한 방법을 적용함으로써 형성될 수 있다.
제1 기판(102) 및 제2 기판(104) 중 적어도 하나는 복수의 트렌치들(12)을 가진다. 도 1에 나타난 바와 같은 실시예에서, 제1 기판(102)은 트렌치들(12)을 갖는다. 본 개시서의 다른 실시예에서, 제2 기판(104)은 트렌치들(12)을 갖는다. 본 개시서의 또 다른 실시예에서, 제1 기판(102) 및 제2 기판(104) 모두가 트렌치들(12)을 갖는다. 접착 층(108a)은 제1 기판(102)과 제2 기판(104) 사이에 위치되어 제1 기판(102)과 제2 기판(104)이 서로 부착된다. 트렌치들(12)은 접착 층(108a)으로 충전된다. 접착 층(108a)을 위한 물질은 열 경화 물질을 포함하고, 상기 열 경화 물질은 예를 들어 폴리이미드, 에폭시 수지, 또는 이들의 조합일 수 있다.
실시예에서 설명된 제1 기판(102)이 트렌치들을 갖기 때문에, 제1 기판(102) 및 제2 기판(104)이 서로 본딩되는 동안 접착 층(108a) 내 기포들 또는 오름부들은 트렌치들(12) 내에 일시적으로 저장될 수 있거나 또는 트렌치들(12)을 따라 접착 층(108a)로부터 제거될 수 있다. 이것에 의해, 경화 프로세스에서, 접착 층(108a)이 열팽창 및 수축되더라도, 상기 기포들 또는 상기 오름부들은 상기 본딩 구조물에의 손상 또는 상기 본딩 구조물의 변형을 일으키지 않는다. 또한, 본 실시예에서 제공된 제1 기판(102)의 트렌치들(12)로 인해, 본딩 프로세스 동안, 트렌치들은 제1 기판(102) 및 제2 기판(104)에 가해지는 힘을 분산시킬 수 있고, 그에 따라 본딩 구조물의 왜곡 또는 변형의 정도가 감소될 수 있다.
도 2 내지 도 6은 도 1에 도시된 트렌치들의 평면도들로서 본 개시서의 여러 실시예들에 따른 것이다.
본 개시서는 다양한 방법들로 완성될 수 있으며 여기에 설명된 실시예에 한정되지 않아야 한다. 도면들에서, 소자들의 치수들 및 형상은 도시의 명확성을 위해 과장되거나 확대될 수 있다. 동일하거나 유사한 참조 번호들은 동일하거나 유사한 소자들을 나타낸다. 예를 들어, 도 1에 도시된 제1 기판(102)은 도 2 내지 도 6에 도시된 제1 기판들(102a-102e)과 동일하거나 유사하고, 따라서 제1 기판(102)의 설명들은 이하에서 추가로 제공되지 않을 것이다.
도 1에 나타난 바와 같은 제1 기판(102)의 트렌치들(12)은 (도 2에 도시된 바와 같은) 불연속적인 구조 또는 (도 3 내지 도 6에 도시된 바와 같은) 연속적인 구조를 구성할 수 있다. 예를 들어, 도 2에 나타난 바와 같이, 제1 기판(102a)의 트렌치들(12a)은 불연속적인 구조를 구성한다. 예를 들어, 트렌치들(12a)은, 복수의 유닛들(16a, 17a, 18a)을 포함할 수 있다. 유닛들(16a, 17a, 18a)은 교대로 배치되고 단속된다. 본 개시서의 일 실시예에서, 유닛들(16a, 17a)은 같은 열에 배치되고, 유닛들(17a, 18a)은 같은 행에 배치된다. 유닛들(16a, 17a, 18a)은 복수의 열들 및 복수의 행들로 구성된 어레이로 배치될 수 있다. 유닛들(16a, 17a, 18a)의 형상들은 동일하거나 상이할 수 있다. 본 개시서의 실시예에서, 유닛들(16a, 17a, 18a)의 형상들은 각각 예를 들어 십자가 형상, 직사각형 형상, 및 이들의 조합일 수 있다. 그러나, 본 개시서는 이에 한정되지 않는다; 본 명세서의 다른 실시예에서, 유닛들 또는 그 배치는 유닛들(16a, 17a, 18a) 교대로 배치되고 단속되는 한 다른 방식으로 조절 될 수 있다. 또한, 실시예에서, 제1 기판(102a) 내 유닛들(16a, 17a, 18a)은 균일하게 분포된다. 발명의 다른 실시예에서, 제1 기판(102A) 내 유닛들(16a, 17a, 18a)의 밀도 분포가 경사 분포가 될 수 있다. 예를 들어, 제1 기판(102a)의 에지 영역으로부터 센터 영역으로의 유닛들(16a, 17a, 18a)의 밀도가 점진적으로 증가한다. 발명의 또 다른 실시예에서, 유닛들(16a, 17a, 18a)의 밀도 분포는 제1 기판(102a)의 다른 구성요소들 또는 소자들의 밀도들에 따라 조절될 수 있다.
대조적으로, 도 3 내지 도 6에 나타난 바와 같이, 트렌치들(12b, 12c, 12d, 12e)은 연속적인 구조를 구성한다. 트렌치들(12b, 12c, 12d, 12e)은 복수의 열들 및 복수의 행들을 포함할 수 있다. 열들 및 행들은 교차하고 연속적인 구조를 구성하도록 연결된다. 본 개시서의 일 실시예에서, 연속적인 구조는 예를 들어 체커-보드 구조일 수 있다. 상기 열들 및 행들에 의해 정의된 교차부들(17b, 17c, 17d) 각각의 치수(예를 들어 직경 또는 폭)은 다른 행 또는 열을 교차하지 않는 각각의 열 또는 각각의 행의 폭 이상일 수 있다. 또한, 도 3 내지 도 5에 나타난 바와 같이, 교차부들(17b, 17c, 17d)의 형상은 동일할 수 있다; 선택적으로, 교차부들(17e)의 형상들은 도 6에 나타난 바와 같이 다를 수 있고 또는 부분적으로 동일할 수 있다. 예를 들어, 교차부들(17b, 17c, 17d, 17e)의 형상들은 십자가 형상들, 삼각 형상들, 직사각형 형상들, 원 형상들, 타원 형상들, 다각 형상들(예를 들어, 오각 또는 육각 형상들), 또는 이들의 조합일 수 있다.
도 3에 나타난 바와 같이, 제1 기판(102b)의 트렌치들(102b)은 복수의 열들(18b) 및 복수의 행들(16b)을 갖는 연속적인 구조를 구성한다. 열들(18b) 및 행들(16b)은 교차하고 연결되어 복수의 교차부들(17b)이 정의된다. 교차부들(17b)의 형상은 동일할 수 있으며, 예를 들어 직사각형 형상일 수 있다. 도 4를 참조하면, 제1 기판(102c)의 트렌치들(12c)은 복수의 열들(18c) 및 복수의 행들(16c)을 갖는 연속적인 구조를 구성한다. 열들(18c) 및 행들(16c)은 교차하고 연결되어 복수의 교차부들(17c)이 정의된다. 교차부들(17c)의 형상들은 동일할 수 있으며, 예를 들어 타원 형상일 수 있다. 도 5를 참조하면, 제1 기판(102d)의 트렌치들(12d)은 복수의 열들(18d) 및 복수의 행들(16d)을 갖는 연속적인 구조를 구성한다. 상기 열들(18d) 및 상기 행들(16d)은 교차하고 연결되어 복수의 교차부들(17d)이 정의된다. 교차부들(17d)의 형상들은 동일할 수 있고, 육각 형상일 수 있다. 도 6을 참조하면, 제1 기판(102e)의 트렌치들(12e)은 복수의 열들(18e) 및 복수의 행들(16e)을 갖는 연속적인 구조를 구성한다. 열들(18e) 및 행들(16e)은 교차하고 연결되어 복수의 교차부들(17e)이 정의된다. 교차부들(17e)의 형상들은 상이할 수 있고 직사각형 형상, 타원 형상, 및 육각 형상일 수 있다.
본딩 구조를 제조하기 위한 공정들은 본 개기서의 여러 실시예들에 따라 이하에서 제공된다.
도 7a 및 도 7b는 본 개시서의 제1 실시예에 따른 본딩 구조를 제조하기 위한 프로세스의 개략적인 단면도들이다. 도 8a 및 도 8b는 본 개시서의 제2 실시예에 따른 본딩 구조를 제조하기 위한 프로세스의 개략적인 단면도들이다. 도 17은 도 7a 및 도 8a에 도시된 제1 기판의 평면도이다.
도 7a를 참조하면, 제1 기판(102) 및 제2 기판(104)이 제공된다. 상기 실시예에서, 제1 기판(102)은 웨이퍼(예를 들어, 이하에서의 웨이퍼(102))일 수 있다. 본 개시서의 다른 실시예들에서, 제1 기판(102)은 예를 들어 회로 기판일 수 있다. 웨이퍼(102)는 복수의 스크라이브 라인들(10)을 갖는다. 소자 부분들(106)은 스크라이브 라인들(10) 사이에 배치된다. 도 7a에 예시적으로 제공된 바와 같은 단면도에서, 스크라이브 라인들(10)과 소자 부분들(106)은 교대로 배치된다. 도 17에서 예시적으로 제공된 바와 같은 단면도에서, 스크라이브 라인들(10)은 복수의 열들 및 복수의 행들을 갖고, 그에 따라 소자 부분들(106)은 어레이로 배치된다.
상기 실시예에서, 제2 기판(104)은 캐리어, 웨이퍼, 회로 보드, 또는 예를 들어 이들의 조합일 수 있다. 상기 제2 기판(104)은 복수의 트렌치들(14)을 갖는다. 상기 트렌치들(14)은 소자 부분들(106) 위에 상응하게 배치되고, 트렌치들(14) 및 스크라이브 라인들(10)은 교대로 배치된다. 상기 트렌치들(14)은 (도 2에 도시된 바와 같은) 불연속적인 구조 또는 (도 3 내지 도 6에 도시된 바와 같은) 연속적인 구조를 구성할 수 있다. 트렌치들(14)을 형성하기 위한 방법은 예를 들어 건식 식각 프로세스 또는 습식 식각 프로세스일 수 있다. 본 개시서의 실시예에서, 각각의 트렌치(14)의 깊이는 예를 들어, 1 μm 내지 10 μm 이다. 그러나, 본 개시서는 그에 한정되지 않고, 각각의 트렌치(14)의 깊이는, 상기 깊이가 제2 기판(104)의 두께 미만인 한 실제 사용자들의 요구들에 따라 결정될 수 있다.
제1 접착 재료 층(108)은 웨이퍼(102) 상에 형성된다. 스크라이브 라인들(10)은 제1 접착 물질 층(108)으로 채워지고 소자 부분들(106)은 제1 접착 물질 층(108)으로 덮인다. 본 개시서의 실시예에서, 제1 접착 물질 층(108)의 물질은, 예를 들어 폴리이미드, 에폭시 레진, 또는 이들의 조합일 수 있는 열 경화 물질을 포함한다. 제1 접착 물질 층(108)을 형성하는 방법은 스핀 코팅 프로세스, 드라이 필름 라미네이션, 니들 코팅 프로세스, 니들 디스펜싱 프로세스, 또는 이들의 조합을 포함한다.
도 7a 및 도 7b를 참조하면, 웨이퍼(102)는 제2 기판(104)에 본딩된다. 본딩된 이후, 트렌치들(14)은 소자 부분(106) 상으로 상응하게 배치되고, 트렌치들(14) 및 스크라이브 라인들(10)은 교대로 배치된다. 이후 경화 프로세스가 제1 접착 물질 층(108)에 대해 수행되어, 웨이퍼(102)와 제2 기판(104) 사이에 제1 접착 층(108a)이 형성된다. 본 개시서의 실시예에서, 상기 경화 프로세스는 예를 들어 열 경화 프로세스일 수 있다. 제1 접착 물질 층(108)은, 열 경화 물질로 만들어져, 열 순환 프로세스 동안 본딩 구조물이 금이 가는 것이 방지된다. 또한, 제1 접착 층(108a)의 높은 경도는 본딩 구조물(100)의 경도 증가에 도움이 된다.
도 7b를 참조하면, 본 개시서의 제1 실시예에 제공된 본딩 구조(100)는 제1 기판(102), 제2 기판(104) 및 제1 접착 층(108a)을 포함한다. 상기 실시예에서, 제1 기판(102)은 웨이퍼(예를 들면, 이하의 웨이퍼(102))일 수 있다. 웨이퍼(102)는 복수의 스크라이브 라인들(10)을 갖는다. 소자 부분들(106)은 스크라이브 라인들(10) 사이에 배치된다. 제2 기판(104)은 복수의 트렌치들(14)을 갖는다. 상기 트렌치들(14)은 소자 부분들(106) 위에 상응하게 배치되고, 트렌치들(14)은 스크라이브 라인들(10)을 교차한다. 제1 접착 층(108a)은 웨이퍼(102)와 제2 기판(104) 사이에 위치된다. 소자 부분들(106) 및 스크라이브 라인들(10)의 표면들은 제1 접착 층(108a)으로 충전되고, 트렌치들(14)도 그러하다.
도 8a 및 도 8b는 본원의 제2 실시예에 따른 본딩 구조를 제조하기 위한 프로세스의 개략적인 단면도들이다.
도 8a 및 도 8b를 참조하면, 제2 실시예에서 제공되는 본딩 구조물(100a)은 제1 실시예에서 제공된 본딩 구조물(100)과 유사하다; 그러나, 제1 및 제2 기판들(102, 104)는 제2 실시예에 따른 다른 방식으로 본딩된다. 제2 실시예에서, 고정부(110)가 제1 및 제2 기판들(102, 104)를 결합하는데 사용된다. 고정부(110)는 제1 기판(102) 및 제2 기판(104)의 위치들을 고정하기 위해 적용될 수 있다. 상기 방법에서, 제1 기판(102) 및 제2 기판(104)은 고정부(110)에 의해 일시적으로 고정된다. 상기 트렌치들(14)은 소자 부분들(106) 위에 상응하게 배치되고, 트렌치들(14)은 스크라이브 라인들(10)을 교차한다.
도 8b는, 제1 접착 층(108a)이 웨이퍼(102)와 제2 기판(104) 사이에 형성된다. 본 개시서의 일 실시예에서, 제1 접착 층(108a)을 형성하는 방법은, 웨이퍼(102)와 제2 기판(104) 사이의 공간을 제1 접착 물질 층(미도시)으로 채우는 것이다. 예를 들어, 상기 본딩 구조물(100)의 주변들 및/또는 웨이퍼(102)와 제2 기판(104) 사이의 간극들은 제1 접착 층 물질로 채워질 수 있다. 상기 제1 접착 물질 층은 본딩 구조물(100)의 에지들로부터 스크라이브 라인들(10) 또는 트렌치들(14)을 따라 (도 17에 나타난 바와 같은) 본딩 구조물(100a)의 중심에 인입될 수 있다. 이후 경화 프로세스가 상기 제1 접착 물질 층에 대해 수행되고, 그에 따라 웨이퍼(102)와 제2 기판(104) 사이에 제1 접착 층(108a)이 형성된다.
도 9a 및 도 9b는 본 개시서의 제3 실시예에 따른 본딩 구조물을 제조하기 위한 프로세스의 개략적인 단면도들이다.
동일하거나 유사한 참조 번호들은 다음 실시예들에서 동일하거나 유사한 장치들, 구성요소들 및 층들을 나타낸다. 예를 들어, 도 9a 및 도 10a에 도시된 제1 기판(202), 도 11a 및 도 12a에 도시된 제1 기판(302), 도 13a 및 도 14a에 도시된 제1 기판(402)은 도 7a에 도시된 제1 기판(102)과 동일 또는 유사하다. 따라서, 제1 기판(102)의 설명들은 이하에서 추가로 제공되지 않을 것이다.
도 9a를 참조하면, 제3 실시예에서 제공된 본딩 구조물(200)은 제1 실시예에서 제공되는 본딩 구조물(100)과 유사하다; 그러나, 제3 실시예에서, 본딩 구조물(200)의 제2 기판(204)은 트렌치들을 갖고 있지 않고, 제1 기판(202)은 복수의 트렌치들(22)을 갖는다. 여기서, 트렌치들(22)은 스크라이브 라인들(20)에 위치된다.
도 9a를 참조하면, 본 실시예에서, 제1 기판(202)은 웨이퍼(예를 들어, 이하의 웨이퍼(202))일 수 있다. 트렌치들(22)의 구조, 그것의 형상, 그리고 트렌치들(22)의 형성 방법은 위에서 제공된 트렌치들(12)의 그것들과 유사하고 이전 실시예들에서 이미 설명되었다; 따라서, 이하에서 더 이상의 설명은 제공되지 않는다. 본 개시서의 일 실시예에서, 각각의 트렌치(22)의 깊이는 예를 들어 1 μm 내지 10 μm 이다. 그러나, 본 개시서는 그에 한정되지 않고, 각각의 트렌치(22)의 깊이는, 상기 깊이가 웨이퍼(202)의 두께 미만인 한 실제 사용자들의 요구들에 따라 결정될 수 있다. 각각의 트렌치(22)의 폭은 각각의 스크라이브 라인(20)의 폭 이하일 수 있다. 본 개시서의 일 실시예에서, 각각의 트렌치(22)의 폭은 예를 들어 1 μm 내지 10 μm 이다.
도 9a를 참조하면, 제1 접착 물질 층(208)은 웨이퍼(202) 상에 형성된다. 스크라이브 라인들(20), 트렌치들(22), 및 소자 부분들(206)은 제1 접착 물질 층(208)으로 채워진다.
도 9a 및 도 9b를 참조하면, 웨이퍼(202)는 제2 기판(204)에 본딩된다. 이후 경화 프로세스가 제1 접착 물질 층(208)에 대해 수행되어, 웨이퍼(202)와 제2 기판(204) 사이에 제1 접착 층(208a)이 형성된다. 경화 프로세스의 상세한 설명은 위에서 제공된 바 있고 따라서 이하에서 더욱 제공되지 않을 것이다.
통상의 반도체 내 웨이퍼의 스크라이브 라인들은 마크들 또는 얼라인먼트 패턴들로 단순 구비된다; 그러나, 본 개시서의 실시예에서, 웨이퍼(202)의 스크라이브 라인들(20)은 복수의 트렌치들(22)을 더 포함한다. 웨이퍼(202) 및 제2 기판(204)은 서로 본딩되는 동안, 제1 접착 물질 층(208) 내 기포 또는 오름부들은 트렌치들(22) 내에 임시 저장될 수 있거나 또는 트렌치들(22)을 따라 제1 접착 물질 층(208)으로부터 제거될 수 있다. 따라서, 후속 경화 프로세스에서, 기포들 또는 오름부들은, 비록 제1 접착 물질 층(208)이 열적으로 팽창 및 수축되더라도 본딩 구조의 손상 또는 본딩 구조의 변형을 일으키지 않는다. 또한, 웨이퍼(202)의 디자인을 수정하거나 웨이퍼(202)에 의해 점유되는 면적을 변경하지 않고서도 상기 문제가 본 실시예에 따라 해결될 수 있다.
도 10a 및 도 10b는 본 개시서의 제4 실시예에 따른 본딩 구조물을 제조하기 위한 프로세스의 개략적인 단면도들이다.
도 10a 및 도 10b를 참조하면, 제4 실시예에서 제공된 본딩 구조물(200a)은 제3 실시예에서 제공된 본딩 구조물(200)과 유사하다; 그러나, 본딩 구조물(200a)의 제조 방법은 본딩 구조물(200)의 제조 방법과 다르다. 제4 실시예에서 제공된 본딩 구조물(200a)의 제조 방법은 도 8a 및 도 8b에서 도시된 것과 유사하고 따라서 이하에서 추가적으로 설명되지 않을 것이다.
도 11a 및 도 11b는 본 개시서의 제5 실시예에 따른 본딩 구조물을 제조하기 위한 프로세스의 개략적인 단면도들이다. 도 11a 및 도 11b를 참조하면, 본 개시서의 제5 실시예에서 제공된 본딩 구조물(300)은 제1 실시예에서 제공된 본딩 구조물(100)과 유사하다; 그러나, 제5 실시예에서 제공된 본딩 구조물(300)에서, 제1 기판(302)은 복수의 트렌치들(32)을 갖고, 제2 기판(304)은 복수의 트렌치들(34)을 갖는다. 트렌치들(32)은 스크라이브 라인들(30)에 위치된다. 트렌치들(34)은 제2 기판(304)에 위치되고 소자 부분들(306) 위에 상응하게 배치되며, 트렌치들(34)은 트렌치들(32)을 교차한다. 제5 실시예에 제공된 본딩 구조물(300)의 제조 방법은 도 7a 및 도 7b에 도시된 것과 유사하고, 따라서 이하에서 추가로 설명되지 않을 것이다.
도 12a 및 도 12b는 본 개시서의 제6 실시예에 따른 본딩 구조물을 제조하기 위한 프로세스의 개략적인 단면도들이다. 도 12a 및 도 12b를 참조하면, 제6 실시예에서 제공된 본딩 구조물(300a)은 제5 실시예에서 제공된 본딩 구조물(300)과 유사하다; 그러나, 본딩 구조물(300a)의 제조 방법은 본딩 구조물(300)의 제조 방법과 다르다. 제6 실시예에서 제공된 본딩 구조물(300a)의 제조 방법은 도 8a 및 도 8b에서 도시된 것과 유사하고 따라서 이하에서 추가적으로 설명되지 않을 것이다.
도 13a 및 도 13b는 본 개시서의 제7 실시예에 따른 본딩 구조물을 제조하기 위한 프로세스의 개략적인 단면도들이다.
도 13a 및 도 13b를 참조하면, 상기 제7 실시예에서 제공된 본딩 구조물(400)은 제1 실시예에서 제공된 본딩 구조물(100)과 유사하다; 그러나, 제7 실시예에서, 본딩 구조물(400)의 제1 기판(402)의 스크라이브 라인들(40)은 복수의 트렌치들(42)을 갖고, 제2 기판(404)은 복수의 트렌치들(44)을 갖는다. 트렌치들(44) 및 소자 부분들(406)은 교대로 배치되고, 트렌치들(42)은 트렌치들(44)에 상응한다. 제7 실시예에서 제공된 본딩 구조물(400)의 제조 방법은 도 7a 및 도 7b에 도시된 것과 유사하고, 따라서 이하에서 추가로 설명되지 않을 것이다.
도 14a 및 도 14b는 본 개시서의 제8 실시예에 따른 본딩 구조물을 제조하기 위한 프로세스의 개략적인 단면도들이다. 도 14a 및 도 14b를 참조하면, 제8 실시예에서 제공된 본딩 구조물(400a)은 제7 실시예에서 제공된 본딩 구조물(400)과 유사하다; 그러나, 본딩 구조물(400a)의 제조 방법은 본딩 구조물(400)의 제조 방법과 다르다. 제8 실시예에서 제공된 본딩 구조물(400a)의 제조 방법은 도 8a 및 도 8b에서 도시된 것과 유사하고 따라서 이하에서 추가적으로 설명되지 않을 것이다.
제1 실시예 내지 제8 실시예에 각각 설명된 본딩 구조물들(100, 100a, 200, 200a, 300, 300a, 400, 400a)에 추가로, 상기 제1 기판은 웨이퍼일 수 있고, 제2 기판도 본 개시서의 다른 실시예에 따른 웨이퍼일 수 있음이 언급될 수 있다. 양 웨이퍼들은 복수의 스크라이브 라인들을 갖고, 장치 부분들은 스크라이브 라인들 사이에 위치된다. 또한, 양 웨이퍼들은 트렌치들을 갖는다; 트렌치들은 양 웨이퍼들의 스크라이브 라인들에 또는 상기 웨이퍼들 중 하나의 스크라이브 라인에 배치될 수 있다.
도 15a 및 도 15b는 본 개시서의 제9 실시예에 따른 본딩 구조물을 제조하기 위한 프로세스의 개략적인 단면도들이다.
도 15a 및 도 15b를 참조하면, 상기 실시예는 본딩 구조물(500)에 적용 가능하다. 본딩 구조물(500)은 제1 기판(502), 제2 기판(504), 및 제1 접착 층(508)을 포함한다. 제2 기판(504)은 복수의 트렌치들(54)을 갖는다. 제1 접착 층(508)은 이전에 제1 기판(502)과 제2 기판(504) 사이에 형성된다. 제1 접착 층(508)은 접착 프로세스 동안의 (도 15a에 나타난 바와 같은) 기포들(56b, 56c) 및 입자들(56a)을 가질 수 있고, 따라서 본딩 구조물(500)이 왜곡되거나 변형될 수 있다. 도 15b를 참조하면, 제2의 접착 층(518)이 제1 기판(502)과 제2 기판(504) 사이에 더욱 형성된다.
본 개시서의 일 실시예에서, 제2 접착 층(518)을 형성하는 방법은 제1 기판(502)과 제2 기판(504) 사이의 공간을 제2 접착 물질 층(미도시)으로 채우는 것이다. 예를 들어, 본딩 구조물(500)의 주변들 및/또는 제1 기판(502)과 제2 기판(504) 사이의 간극들은 제2 접착 물질 층으로 채워질 수 있다. 상기 제2 접착 물질 층은 본딩 구조물(500)의 에지들로부터 트렌치들(54)을 따라 기포들(56b, 56c)에 인입될 수 있다. 이후 경화 프로세스가 상기 제2 접착 물질 층에 대해 수행되고, 그에 따라 제1 기판(502)와 제2 기판(504) 사이에 제2 접착 층(518)이 형성된다.
도 16a 내지 도 16d는 본 개시서의 제10 실시예에 따른 본딩 구조물을 제조하기 위한 프로세스의 개략적인 단면도들이다.
도 16a 및 도 16b를 참조하면, 상기 실시예는 2개의 캐리어들이 이미 접착 층(508)에 의해 서로 본딩된 본딩 구조물(500)에도 적용될 수 있다; 그러나, 본원에 제공된 제2 접착 물질 층(518)을 형성하는 방법이 제9 실시예에서 제공된 제2 접착 물질 층을 형성하는 방법과 다르다. 도 16a 및 16b에 나타난 바와 같이, 디-본딩 프로세스가 본딩 구조물(500)에 대해 수행된 이후, 제1 기판(502)은 제2 기판(504)으로부터 분리되고 제1 접착 층(508)은 제1 부분(508a) 및 제2 부분(508b)으로 분할된다. 도 16b에 나타난 바와 같이, 제1 기판(502)의 표면은 제 1 부분(508a)으로 충전되고, 제2 기판(504)의 표면은 제2 부분(508b)으로 채워진다. 트렌치들을 갖지 않는 통상의 플레이트(예를 들어, 캐리어)에 비해, 제2 기판(504)은 트렌치들(54)을 갖고, 제1 접착 층(508)이 제2 기판(504)과 접촉하는 표면 면적이 상대적으로 작다. 따라서, 디-본딩 프로세스 동안, 제2 기판(504)이 제1 기판(502)으로부터 분리되기 쉽다. 그에 따라, 디-본딩 프로세스 동안, 제1 및 제2 기판들(502, 504)은 파손되지 않는다.
도 16c를 참조하면, 제2 접착 물질 층(518a)은 제1 부분(508a)의 표면 상에 형성된다; 동시에, 제2 접착 물질 층(518b)은 제2 부분(508b)의 표면 상에 형성된다. 본 개시서의 일 실시예에서, 기포들(56b, 56c)은 트렌치들(54)을 따라 본딩 구조물(500)의 에지들로부터 제2 접착 물질 층들(518c, 518d)로 각각 채워질 수 있다.
도 16c 및 도 16d를 참조하면, 제1 기판(502) 및 제2 기판(504)은 서로 접착되고, 그에 따라 제2 접착 물질 층들(518a, 518b)이 서로 접촉한다. 이후 경화 프로세스가 수행되어 제2 접착 물질 층들(518a, 518b)이 경화되고 그에 따라 제1 기판(502)과 제2 기판(504) 사이에 제2 접착 층(518)이 형성된다.
도 18a 내지 도 18c는 파단 프로세스(breaking process)의 개략적인 단면도들이다.
도 18a 내지 도 18c를 참조하면, 상기 파단 프로세스는 확장 시스템에 의해 수행될 수 있다. 여기서, 디-본딩 프로세스가 (도 9b에 나타나고 제3 실시예에서 설명된) 본딩 구조물(200)에 대해 수행될 수 있고, 제1 접착 층(208a)이 제거된다; 이후, 남아있는 제1 기판(웨이퍼)(202)(이하, 웨이퍼(202))는 파단 프로세스를 설명하기 위해 적용될 수 있다. 웨이퍼(202)는 복수의 스크라이브 라인들(20) 및 복수의 트렌치들(22)을 갖는다. 소자 부분들(206)은 스크라이브 라인들(20) 사이에 배치된다. 트렌치들(22)은 스크라이브 라인들(20)에 위치된다. 본 개시서의 실시예에서, 웨이퍼 (202)의 바닥 표면과 트렌치들(22)의 바닥 표면들 사이의 거리(H)는 10 μm 미만이 될 수 있다. 본 개시서의 다른 실시 예에서, 웨이퍼(202)의 바닥 표면과 트렌치들(22)의 바닥 표면들 사이의 거리(H)는 5 μm 미만이 될 수 있다. 본 개시서의 또 다른 실시 예에서, 웨이퍼(202)의 바닥 표면과 트렌치들(22)의 바닥 표면들 사이의 거리(H)는 1 μm 미만이 될 수 있다.
파단 프로세스는 확장 시스템에 의해 웨이퍼(202)에 대해 수행될 수 있다. 상기 확장 기계는 고정 스테이지(610) 및 확장 구성요소(618)를 포함한다. 고정 스테이지(610)는 고정 구조(612) 및 고정 링(614)을 포함할 수 있다. 고정 링(614)은 고정 구조(612) 상에 배치되고, 웨이퍼는 상기 고정 스테이지(610) 상에 배치된다. 웨이퍼(202)를 보호하기 위해, 보호 층(616)은 웨이퍼(202)과 고정 테이블(610) 사이에 배치될 수 있다. 본 개시서의 일 실시예에서, 보호 층(616)은 예를 들어, 이형지, 이형 필름(release paper), 중합체 필름(release film), 또는 이들의 조합일 수 있다. 상기 이형 필름은, 예를 들어 청색 테이프일 수 있다.
도 18a 및 도 18b를 참조하면, 확장 구성요소(618)는 보호 층(616)에 힘(F)를 인가한다. 힘(F)는 트렌치들(22)의 바닥 표면으로부터 보호 층(616) 상의 웨이퍼(202)를 균열시켜, 복수의 다이들(202a)이 형성된다.
도 18a 내지 도 18c를 참조하면, 웨이퍼(202)는 트렌치들(22)을 갖는다; 따라서 파단 공정이 수행된 후, 결과물인 다이들(202a)의 측벽들은 계단-모양이다.
도 18c에 도시된 바와 같이, 구체적으로, 다이들(202a) 각각은 기판(620) 및 소자 부분(206a)을 포함한다. 소자 부분(206a)은 기판(620) 상에 위치된다. 여기서, 장치 부분(206a)은 예를 들어, 제1 실시예에서 설명된 장치 부분이다.
예를 들어, 기판(620)은 실리콘 기판과 같은, 반도체 기판이다. 기판(620)의 측벽은 계단-모양이다. 특히, 기판(620)은 본체 부분(620a) 및 돌출 부분(620b)을 포함한다. 본체 부분(620a)은, 소자 부분(206a) 아래에 위치되고, 돌출부분(620b)은 본체 부분(620a)의 측벽의 일 부분에 위치한다. 즉, 돌출 부분(620b)은 본체 부분(620a)의 측벽으로부터 돌출되고, 그에 따라 본체 부분(620a) 및 돌출 부분(620b)의 프로파일은 계단-모양이다. 돌출 부분(620b)의 상부 표면은 트렌치들(22)의 바닥 표면들의 일부들을 구성하고, 돌출 부분(620b)의 측벽은 파단 프로세스로부터 얻어진 프로파일을 갖는다. 본체 부분(620a)의 측벽은 트렌치들(22)의 측벽들의 부분들을 구성한다. 본 개시서의 실시예에서, 트렌치들(22)은 예를 들어 건식 식각 프로세스(이방성 식각) 또는 습식 식각 프로세스(등방성 식각)를 수행함으로써 형성된다; 따라서, 본체 부분(620a)의 측벽은 상기 식각 프로세스로부터 얻어진 프로파일, 예를 들어, 리플-형 프로파일, 세미-아크 프로파일, 또는 평면 프로파일과 같은 프로파일을 갖는다. 따라서, 본체 부분(620a)의 측벽 프로파일은 돌출 부분(620b)의 측벽 프로파일과 다르다. 또한, 각도(θ)가 (돌출 부분(620b)과 접촉하지 않는) 본체 부분(620a)의 측벽의 다른 부분과 돌출 부분(620b)의 상부 표면 사이에 형성되고, 상기 각도(θ)는 실시예들에 따라 둔각 또는 예각이다. 본 개시서의 일 실시예에서, 각도(θ)는 70 도 내지 135 도의 범위이다.
요약하면, 트렌치들은 제1 기판 및 제2 기판 중 하나에 형성된다. 트렌치들은 임의의 연속 또는 불연속 구조를 구성할 수 있거나, 또는 임의의 패턴의 형태로 배치될 수 있다. 제1 및 제2 기판들의 부착 동안, 트렌치들은, 접착 물질 층 내 기포들 또는 오름부들이 감소되는 것을 허용하고, 그에 따라 본딩 구조물로의 손상 또는 본딩 구조물의 변형이 방지된다. 또한, 본원에 기재된 트렌치들은 스크라이브 라인들에 위치될 수 있다; 따라서, 웨이퍼 또는 캐리어의 디자인을 수정하거나 웨이퍼 또는 캐리어에 의해 점유되는 면적을 변경하지 않고 상기 문제가 해결될 수 있다.
다양한 수정들 및 변형들이 본 발명의 범위 또는 사상을 벗어나지 않고 개시된 실시예들의 구조물들에 이루어질 수 있음이 당업자에게 명백할 것이다. 전술한 바를 고려하건대, 본 개시서는 수정들 및 변형들을 포괄하고 이 개시서의 수정들 및 변형들은 이하의 청구범위 및 그 등가물들의 범위 내에 속하는 것으로 의도된다.

Claims (20)

  1. 복수의 제1 트렌치들을 갖는 제1 기판;
    제2 기판; 및
    상기 제1 기판과 상기 제2 기판 사이에 위치된 접착 층을 포함하고,
    상기 제1 기판 및 상기 제2 기판 중 적어도 하나는 웨이퍼이며,
    상기 제1 트렌치들은 상기 접착 층으로 채워진, 본딩 구조물.
  2. 청구항 1에 있어서,
    상기 제1 기판은 상기 웨이퍼이고, 상기 제2 기판은 캐리어이며,
    상기 웨이퍼는 복수의 스크라이브 라인들을 갖고, 소자 부분들은 상기 스크라이브 라인들 사이에 배치되며,
    상기 제1 트렌치들은 상기 스크라이브 라인들에 위치되는, 본딩 구조물.
  3. 청구항 2에 있어서,
    상기 제2 기판은 복수의 제2 트렌치들을 갖는, 본딩 구조물.
  4. 청구항 3에 있어서,
    상기 제2 트렌치들은 상기 소자 부분들에 상응하고,
    상기 제1 트렌치들 및 상기 제2 트렌치들은 교대로 배치된, 본딩 구조물.
  5. 청구항 3에 있어서,
    상기 제1 트렌치들 및 상기 제2 트렌치들은 서로 상응하는, 본딩 구조물.
  6. 청구항 1에 있어서,
    상기 제1 트렌치들은 복수의 열들 및 복수의 행들을 갖는 연속적인 구조를 구성하고,
    상기 열들 및 행들은 교차하며 연결되어, 복수의 교차부들이 형성되는, 본딩 구조물.
  7. 청구항 6에 있어서,
    상기 교차부들의 모양들은 동일한, 본딩 구조물.
  8. 청구항 6에 있어서,
    상기 교차부들의 모양들은 다른, 본딩 구조물.
  9. 청구항 6에 있어서,
    상기 교차부들의 모양들은 십자가 형태, 직사각형 형태, 원형 형태, 타원 형태, 다각형 형태, 또는 이들의 조합을 포함하는, 본딩 구조물.
  10. 청구항 1에 있어서,
    상기 제1 트렌치들은 복수의 유닛들을 갖는 불연속 구조로 구성되고,
    상기 유닛들은 교대로 배치되고 단속되는, 본딩 구조물.
  11. 청구항 10에 있어서,
    상기 유닛들의 모양들은 십자가 형태들, 직사각형 형태들, 또는 이들의 조합을 포함하는, 본딩 구조물.
  12. 청구항 1에 있어서,
    상기 제2 기판은 상기 웨이퍼이고,
    상기 웨이퍼는 복수의 스크라이브 라인들을 가지며,
    소자 부분들은 상기 스크라이브 라인들 사이에 배치되고,
    상기 제1 트렌치들은 상기 소자 부분들에 상응하며,
    상기 제1 트렌치들 및 상기 스크라이브 라인들을 교대로 배치되는, 본딩 구조물.
  13. 본딩 구조물의 제조 방법으로서,
    청구항 1에 따른 상기 제1 기판 및 상기 제2 기판을 제공하는 단계; 및
    상기 제1 기판과 상기 제2 기판 사이에 제1 접착 층을 형성하는 단계를 포함하고,
    상기 제1 트렌치들은 상기 제1 접착 층으로 채워지는, 본딩 구조물의 제조 방법.
  14. 청구항 13에 있어서,
    상기 제1 기판과 상기 제2 기판 사이에 상기 제1 접착 층을 형성하는 단계는,
    상기 제1 기판 및 상기 제2 기판 중 하나의 표면 상에 제1 접착 물질 층을 형성하는 단계;
    상기 제1 기판 및 상기 제2 기판을 본딩하는 단계; 및
    경화 프로세스를 수행하는 단계를 포함하는, 본딩 구조물의 제조 방법.
  15. 청구항 14에 있어서,
    상기 제1 기판 및 상기 제2 기판 중 하나의 상기 표면 상에 상기 제1 접착 물질 층을 형성하는 단계는, 스핀 코팅 프로세스, 드라이 필름 접착 프로세스, 또는 이들의 조합을 포함하는, 본딩 구조물의 제조 방법.
  16. 청구항 13에 있어서,
    상기 제1 기판과 상기 제2 기판 사이에 상기 제1 접착 층을 형성하는 단계는,
    상기 제1 기판 및 상기 제2 기판을 고정부로 고정시키는 단계; 및
    상기 제1 기판과 상기 제2 기판 사이의 공간을 상기 제1 접착 물질 층으로 채우는 단계; 및
    경화 프로세스를 수행하는 단계를 포함하는, 본딩 구조물의 제조 방법.
  17. 청구항 13에 있어서,
    상기 방법은, 상기 제1 기판과 상기 제2 기판 사이에 상기 제1 접착 층을 형성하는 단계 이후에,
    상기 제2 기판으로부터 상기 제1 기판을 분리하는 디-본딩 프로세스를 수행하는 단계로서, 상기 제1 접착 층은 제1 부분 및 제2 부분으로 분할되고, 상기 제1 기판의 표면은 상기 제1 부분으로 채워지고, 상기 제2 기판의 표면은 상기 제2 부분으로 채워지는, 단계; 및
    상기 제1 기판과 상기 제2 기판 사이에 제2 접착 층을 형성하는 단계를 더 포함하며,
    상기 제2 접착 층은 상기 제1 부분과 상기 제2 부분 사이에 위치되는, 본딩 구조물의 제조 방법.
  18. 기판; 및
    상기 기판 상에 위치된 소자 부분을 포함하고,
    상기 기판의 측벽은 계단-모양인, 다이 구조물.
  19. 청구항 18에 있어서,
    상기 기판은 본체 부분 및 돌출 부분을 포함하고,
    상기 돌출 부분은 상기 소자 부분 아래에 위치되며,
    상기 돌출 부분은 상기 본체 부분의 측벽의 일 부분 상에 위치되고,
    상기 본체 부분의 상기 측벽의 다른 부분과 상기 돌출 부분의 상부 표면 사이에 각도가 형성되며,
    상기 각도는 둔각 또는 예각인, 다이 구조물.
  20. 청구항 19에 있어서,
    상기 각도는 70도 내지 135도인, 다이 구조물.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9905466B2 (en) * 2016-06-28 2018-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer partitioning method and device formed
TWI731260B (zh) * 2018-08-30 2021-06-21 奕力科技（開曼）股份有限公司 半導體基板結構及其製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6140081A (ja) * 1984-07-31 1986-02-26 Sharp Corp 光半導体装置
JPH08107091A (ja) 1994-09-30 1996-04-23 Kyushu Komatsu Denshi Kk Ｓｏｉ基板の製法
US6406636B1 (en) * 1999-06-02 2002-06-18 Megasense, Inc. Methods for wafer to wafer bonding using microstructures
US6436793B1 (en) 2000-12-28 2002-08-20 Xerox Corporation Methods of forming semiconductor structure
US7439158B2 (en) 2003-07-21 2008-10-21 Micron Technology, Inc. Strained semiconductor by full wafer bonding
US8426720B2 (en) * 2004-01-09 2013-04-23 Industrial Technology Research Institute Micro thermoelectric device and manufacturing method thereof
TWI239057B (en) 2004-04-14 2005-09-01 Hsieh Chih Hung Wafer-scale packaging method for image sensing device
US7972683B2 (en) * 2006-03-28 2011-07-05 Innovative Micro Technology Wafer bonding material with embedded conductive particles
WO2007142802A2 (en) * 2006-05-23 2007-12-13 Vladimir Vaganov Method of wafer-to-wafer bonding
US7843022B2 (en) 2007-10-18 2010-11-30 The Board Of Trustees Of The Leland Stanford Junior University High-temperature electrostatic transducers and fabrication method
TWI339188B (en) * 2007-11-21 2011-03-21 Ind Tech Res Inst A package structure for mems type microphone and method therefor
TWI352412B (en) * 2008-03-03 2011-11-11 Advanced Semiconductor Eng Multi-chip package structure and method of fabrica
US8664747B2 (en) 2008-04-28 2014-03-04 Toshiba Techno Center Inc. Trenched substrate for crystal growth and wafer bonding
US7981765B2 (en) 2008-09-10 2011-07-19 Analog Devices, Inc. Substrate bonding with bonding material having rare earth metal
US8119498B2 (en) 2008-09-24 2012-02-21 Evigia Systems, Inc. Wafer bonding method and wafer stack formed thereby
CN101930942A (zh) 2009-06-24 2010-12-29 宇威光电股份有限公司 半导体晶圆的切割方法
US8486758B2 (en) 2010-12-20 2013-07-16 Tessera, Inc. Simultaneous wafer bonding and interconnect joining
US8987059B2 (en) 2012-01-04 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. MEMS devices and methods of forming same
US8796054B2 (en) * 2012-05-31 2014-08-05 Corning Incorporated Gallium nitride to silicon direct wafer bonding
KR102136844B1 (ko) 2013-09-30 2020-07-22 삼성전자 주식회사 웨이퍼 가공 방법 및 그 가공 방법을 이용한 반도체 소자 제조방법

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