KR20160133647A - Light emitting device and light unit having thereof - Google Patents

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Abstract

An embodiment relates to a light emitting device. The light emitting device according to the embodiment includes a first conductive semiconductor layer; an active layer disposed on the first conductive semiconductor layer and having a plurality of well layers and a plurality of barrier layers; an electron blocking layer disposed on the active layer; a second conductive semiconductor layer disposed on the electron blocking layer; a plurality of holes disposed in the active layer; and a contact part disposed in the plurality of holes. The contact part includes a conductive semiconductor and touches the inner surfaces of the well layers and the barrier layers. So, contact areas can be increased.

Description

발광 소자 및 이를 구비한 라이트 유닛{LIGHT EMITTING DEVICE AND LIGHT UNIT HAVING THEREOF}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a light emitting device,

실시 예는 발광소자에 관한 것이다.An embodiment relates to a light emitting element.

실시 예는 자외선 발광 소자에 관한 것이다.An embodiment relates to an ultraviolet light emitting element.

실시 예는 자외선 발광 소자를 갖는 라이트 유닛에 관한 것이다.An embodiment relates to a light unit having an ultraviolet light emitting element.

일반적으로 질소(N)와 같은 Ⅴ족 소스와, 갈륨(Ga), 알루미늄(Al), 또는 인듐(In)과 같은 Ⅲ족 소스를 포함하는 질화물 반도체 소재는 열적 안정성이 우수하고 직접 천이형의 에너지 밴드(band) 구조를 갖고 있어, 질화물계 반도체 소자 예컨대, 자외선 영역의 질화물계 반도체 발광소자 및 태양전지용 물질로 많이 사용되고 있다. In general, a nitride semiconductor material including a Group V source such as nitrogen (N) and a Group III source such as gallium (Ga), aluminum (Al), or indium (In) has excellent thermal stability, Has a band structure and is widely used as a nitride semiconductor device, for example, a nitride semiconductor light emitting device in an ultraviolet region and a material for a solar cell.

질화물계 물질은 0.7eV에서 6.2eV의 폭넓은 에너지 밴드갭을 가지고 있어 태양광스펙트럼 영역과 일치하는 특성으로 인하여 태양전지소자용 물질로 많이 사용되고 있다. 특히, 자외선 발광소자는 경화기 장치, 의료분석기 및 치료기기 및 살균, 정수, 정화시스템 등 다양한 산업분야에서 활용되고 있으며, 향후 반도체 조명 광원으로써 일반조명에 사용 가능한 물질로서 주목을 받고 있다.
The nitride-based material has a wide energy band gap of 0.7 eV to 6.2 eV, and is thus widely used as a material for a solar cell device due to its characteristics matching the solar spectrum region. In particular, ultraviolet light emitting devices have been utilized in various industrial fields such as a curing apparatus, a medical analyzer, a therapeutic apparatus, and a sterilizing, water purification, and purification system.

실시 예는 활성층과 제2도전성의 반도체층과의 접촉 면적을 증가시켜 줄 수 있는 발광 소자 및 이를 구비한 라이트 유닛을 제공한다.Embodiments provide a light emitting device capable of increasing a contact area between an active layer and a second conductive semiconductor layer, and a light unit having the same.

실시 예는 활성층과 전자 차단층과의 접촉 면적을 증가시켜 줄 수 있는 발광 소자 및 이를 구비한 라이트 유닛을 제공한다.Embodiments provide a light emitting device and a light unit having the same that can increase a contact area between an active layer and an electron blocking layer.

실시 예는 활성층과 제2도전성 반도체층 사이의 경로에서의 접촉 저항을 줄여줄 수 있는 발광 소자 및 이를 구비한 라이트 유닛을 제공한다.Embodiments provide a light emitting device capable of reducing contact resistance in a path between an active layer and a second conductive semiconductor layer, and a light unit having the same.

실시 예는 자외선 파장을 방출하는 발광 소자 및 이를 구비하 라이트 유닛을 제공한다.Embodiments provide a light emitting device that emits ultraviolet light and a light unit having the same.

실시 예에 따른 발광 소자는, 제1도전성 반도체층; 상기 제1도전성 반도체층 상에 배치되며 복수의 우물층 및 복수의 장벽층을 갖는 활성층; 상기 활성층 위에 배치된 전자 차단층; 상기 전자 차단층 위에 배치된 제2도전성 반도체층; 상기 활성층 내에 배치된 복수의 홀; 상기 복수의 홀에 배치된 접촉부를 포함하며, 상기 접촉부는 전도성 반도체를 포함하며, 상기 복수의 우물층 및 복수의 장벽층의 내 측면에 접촉된다.A light emitting device according to an embodiment includes: a first conductive semiconductor layer; An active layer disposed on the first conductive semiconductor layer and having a plurality of well layers and a plurality of barrier layers; An electron blocking layer disposed on the active layer; A second conductive semiconductor layer disposed on the electron blocking layer; A plurality of holes disposed in the active layer; And a contact portion disposed in the plurality of holes, wherein the contact portion includes a conductive semiconductor, and contacts the inner surfaces of the plurality of well layers and the plurality of barrier layers.

실시 예에 따른 발광 소자 패키지는, 캐비티를 갖는 몸체; 상기 캐비티 내에 배치된 상기의 발광 소자; 및 상기 캐비티 상에 윈도우층을 포함한다. A light emitting device package according to an embodiment includes: a body having a cavity; The light emitting element disposed in the cavity; And a window layer on the cavity.

실시 예에 따른 발광 소자에 의하면, 제2도전성 반도체층과 활성층의 접촉 면적의 개선으로 동작 전압이 감소될 수 있다. According to the light emitting device according to the embodiment, the operating voltage can be reduced by improving the contact area between the second conductive semiconductor layer and the active layer.

실시 예에 따른 발광 소자에 의하면, 광 출력이 개선될 수 있다.According to the light emitting device according to the embodiment, the light output can be improved.

실시 예에 의하면, 동작 전압이 낮은 자외선 발광 소자를 제공할 수 있다.According to the embodiment, an ultraviolet light emitting element having a low operating voltage can be provided.

실시 예는 자외선 발광 소자의 신뢰성을 개선시켜 줄 수 있다.The embodiment can improve the reliability of the ultraviolet light emitting device.

실시 예는 자외선 발광 소자를 갖는 발광소자 패키지 및 자외선 램프와 같은 라이트 유닛을 제공할 수 있다.Embodiments can provide a light emitting device package having an ultraviolet light emitting element and a light unit such as an ultraviolet lamp.

도 1은 제1실시 예에 따른 발광 소자를 나타낸 측 단면도이다.
도 2는 도 1의 발광 소자의 부분 확대도이다.
도 3은 도 1의 발광 소자의 탑뷰 형상을 나타낸 도면이다.
도 4의 (a)-(c)는 도 1의 발광 소자의 홀의 다른 형상을 나타낸 도면이다.
도 5는 제2실시 예에 따른 발광 소자를 나타낸 도면이다.
도 6은 도 5의 발광 소자의 부분 확대도이다.
도 7은 제3실시 예에 따른 발광 소자의 측 단면도이다.
도 8은 도 7의 발광 소자의 다른 예이다.
도 9는 제4실시 예에 따른 발광 소자의 측 단면도이다.
도 10은 도 9의 발광 소자의 다른 예이다.
도 11은 제5실시 예에 따른 발광 소자의 측 단면도이다.
도 12는 도 11의 발광 소자의 다른 예이다.
도 13은 제6실시 예에 따른 발광 소자의 측 단면도이다.
도 14는 실시 예에 따른 발광 소자에 전극을 배치한 예이다.
도 15는 실시 예에 따른 발광 소자에 전극을 배치한 다른 예이다.
도 16은 실시 예에 따른 발광 소자를 갖는 발광 소자 패키지를 나타낸 도면이다.
1 is a side sectional view showing a light emitting device according to a first embodiment.
2 is a partial enlarged view of the light emitting device of Fig.
3 is a view showing a top view shape of the light emitting device of FIG.
4 (a) - (c) are views showing other shapes of the holes of the light emitting device of FIG.
5 is a view illustrating a light emitting device according to the second embodiment.
6 is a partially enlarged view of the light emitting device of Fig.
7 is a side sectional view of the light emitting device according to the third embodiment.
8 is another example of the light emitting device of Fig.
9 is a side sectional view of the light emitting device according to the fourth embodiment.
10 is another example of the light emitting device of Fig.
11 is a side sectional view of the light emitting device according to the fifth embodiment.
12 is another example of the light emitting device of Fig.
13 is a side sectional view of the light emitting device according to the sixth embodiment.
14 is an example in which electrodes are arranged in the light emitting device according to the embodiment.
15 is another example in which electrodes are arranged in the light emitting device according to the embodiment.
16 is a view illustrating a light emitting device package having a light emitting device according to an embodiment.

실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.In the description of the embodiments, it is to be understood that each layer (film), region, pattern or structure may be referred to as being "on / over" or "under / under" Quot; on " and "under" are to be understood as being "directly" or "indirectly & . In addition, the criteria for the top / bottom or bottom / bottom of each layer are described with reference to the drawings.

<발광소자>&Lt; Light emitting element &

도 1는 제1실시예에 따른 발광소자의 단면도이며, 도 2는 도 1의 발광소자의 부분 확대도이고, 도 3은 도 1의 발광 소자의 탑뷰 형상을 나타낸 도면이다. FIG. 1 is a cross-sectional view of a light emitting device according to a first embodiment, FIG. 2 is a partially enlarged view of the light emitting device of FIG. 1, and FIG. 3 is a view showing a top view shape of the light emitting device of FIG.

도 1 내지 도 3을 참조하면, 실시예에 따른 발광소자는 기판(21)과, 상기 기판(21) 상에 배치된 버퍼층(31), 상기 버퍼층(31) 상에 배치된 제1도전성 반도체층(41)과, 상기 제1도전성 반도체층(41) 상에 배치된 활성층(51)과, 상기 활성층(51) 내에 복수의 홀(53)과, 상기 활성층(51) 상에 배치된 전자 차단층(61), 상기 복수의 홀(53)에 배치된 접촉부(63)와, 상기 전자 차단층(61) 상에 배치된 제2 도전성 반도체층(71)을 포함할 수 있다.1 to 3, a light emitting device according to an embodiment includes a substrate 21, a buffer layer 31 disposed on the substrate 21, a first conductive semiconductor layer 31 disposed on the buffer layer 31, An active layer 51 disposed on the first conductive semiconductor layer 41; a plurality of holes 53 in the active layer 51; A contact portion 63 disposed in the plurality of holes 53 and a second conductive semiconductor layer 71 disposed on the electron blocking layer 61. [

상기 발광 소자는 자외선 파장의 광을 방출하게 된다. 상기 발광 소자는 300nm 파장 이하의 파장을 발광할 수 있다. 상기 발광 소자는 다른 예로서, 청색 녹색 또는 적색 광을 발광할 수 있으며, 이에 대해 한정하지는 않는다.
The light emitting device emits light of ultraviolet wavelength. The light emitting device can emit a wavelength of 300 nm or less. As another example, the light emitting device may emit blue green or red light, but the invention is not limited thereto.

상기 기판(21)은 예를 들어, 투광성, 전도성 기판 또는 절연성 기판일 수 있다. 예를 들어, 상기 기판(21)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, 및 Ga2O3 중 적어도 하나를 포함할 수 있다. 상기 기판(21)의 상면 및/또는 하면에는 복수의 돌출부(미도시)를 구비할 수 있으며, 상기 복수의 돌출부 각각은 측 단면이, 반구형 형상, 다각형 형상, 타원 형상 중 적어도 하나를 포함하며 스트라이프 형태 또는 매트릭스 형태로 배열될 수 있다. 상기 돌출부는 광 추출 효율을 개선시켜 줄 수 있다.The substrate 21 may be, for example, a translucent, conductive substrate or an insulating substrate. For example, the substrate 21 may include at least one of sapphire (Al 2 O 3 ), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, and Ga 2 O 3 . (Not shown) may be provided on the upper surface and / or the lower surface of the substrate 21. Each of the plurality of protrusions may include at least one of a side surface, a hemispherical shape, a polygonal shape, and an elliptical shape, Or in the form of a matrix. The protrusions can improve the light extraction efficiency.

상기 기판(21) 위에는 복수의 화합물 반도체층이 성장될 수 있으며, 상기 복수의 화합물 반도체층의 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이에 대해 한정하지는 않는다. 상기 복수의 화합물 반도체층은 II족 내지 VI족 원소의 화합물 반도체로 구현될 수 있으며, 예컨대 II족-VI족 또는 III족-V족 화합물 반도체로 구현될 수 있다.
A plurality of compound semiconductor layers may be grown on the substrate 21. The plurality of compound semiconductor layers may be grown using an electron beam evaporator, physical vapor deposition (PVD), chemical vapor deposition (CVD), plasma laser deposition (PLD) A dual-type thermal evaporator, sputtering, metal organic chemical vapor deposition (MOCVD), or the like. However, the present invention is not limited thereto. The plurality of compound semiconductor layers may be formed of a compound semiconductor of group II to VI elements, for example, a group II-VI or a group III-V compound semiconductor.

상기 기판(21)과 상기 제1도전성 반도체층(41) 사이에는 버퍼층(31)이 배치될 수 있다. 상기 버퍼층(31)은 II족 내지 VI족 화합물 반도체를 이용하여 적어도 한 층으로 형성될 수 있다. 상기 버퍼층(31)은 III족-V족 화합물 반도체를 이용한 반도체층을 포함하며, 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 버퍼층(31)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, ZnO와 같은 재료 중 적어도 하나를 포함한다. A buffer layer 31 may be disposed between the substrate 21 and the first conductive semiconductor layer 41. The buffer layer 31 may be formed of at least one layer using Group II to VI compound semiconductors. The buffer layer 31 includes a semiconductor layer using a Group III-V compound semiconductor, for example, In x Al y Ga 1-xy N (0? X? 1, 0? Y? Lt; = 1). The buffer layer 31 includes at least one of materials such as GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP and ZnO.

상기 버퍼층(31)은 서로 다른 반도체층을 교대로 배치하여 초 격자(super lattice) 구조로 형성될 수 있다. 상기 버퍼층(31)은 상기 기판(21)과 질화물 계열의 반도체층과의 격자상수의 차이를 완화시켜 주기 위해 형성될 수 있으며, 결함 제어층으로 정의될 수 있다. 상기 버퍼층(31)은 상기 기판(21)과 질화물 계열의 반도체층 사이의 격자상수 사이의 값을 가질 수 있다. 상기 버퍼층(31)은 형성하지 않을 수 있으며, 이에 대해 한정하지는 않는다.The buffer layer 31 may be formed in a super lattice structure by alternately arranging different semiconductor layers. The buffer layer 31 may be formed to reduce the difference in lattice constant between the substrate 21 and the nitride-based semiconductor layer, and may be defined as a defect control layer. The buffer layer 31 may have a value between lattice constants between the substrate 21 and the nitride semiconductor layer. The buffer layer 31 may not be formed, but the present invention is not limited thereto.

상기 버퍼층(31)과 상기 제1도전성 반도체층(41) 사이에는 전도층(미도시)이 배치될 수 있다. 상기 전도층은 언도프드 반도체층으로서, 제1도전성 반도체층(41) 보다 낮은 전기 전도성을 가질 수 있다. 상기 전도층은 II족 내지 VI족 화합물 반도체 예컨대, III족-V족 화합물 반도체로 구현될 수 있으며, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 적어도 하나를 포함할 수 있다. 상기 전도층은 형성하지 않을 수 있으며, 이에 대해 한정하지는 않는다.
A conductive layer (not shown) may be disposed between the buffer layer 31 and the first conductive semiconductor layer 41. The conductive layer is an undoped semiconductor layer and may have lower electrical conductivity than the first conductive semiconductor layer 41. The conductive layer may be formed of a Group II-VI compound semiconductor, for example, a Group III-V compound semiconductor. For example, the conductive layer may include GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, , AlGaInP, &lt; / RTI &gt; The conductive layer may not be formed, but the present invention is not limited thereto.

상기 제1도전성 반도체층(41)은 상기 기판(21), 상기 버퍼층(31), 상기 전도층 중 적어도 하나와 상기 활성층(51) 사이에 배치될 수 있다. 상기 제1도전성 반도체층(41)은 제1도전형의 도펀트가 도핑된 III족-V족 및 II족-VI족의 화합물 반도체 중 적어도 하나로 구현될 수 있다. The first conductive semiconductor layer 41 may be disposed between the active layer 51 and at least one of the substrate 21, the buffer layer 31, and the conductive layer. The first conductive semiconductor layer 41 may be formed of at least one of Group III-V and Group II-VI compound semiconductors doped with a first conductivity type dopant.

상기 제1도전성 반도체층(41)은 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제1도전성 반도체층(41)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 적어도 하나를 포함할 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층이 될 수 있다. The first conductive semiconductor layer 41 is formed of a semiconductor material having a composition formula of In x Al y Ga 1-xy N (0? X? 1, 0? Y? 1, 0? X + y? 1) . The first conductive semiconductor layer 41 may include at least one of GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, , Se, Te, or the like doped with an n-type dopant.

상기 제1도전성 반도체층(41)은 단층 또는 다층으로 배치될 수 있다. 상기 제1도전성 반도체층(41)은 서로 다른 적어도 두 층이 교대로 배치된 초격자 구조로 형성될 수 있다. 상기 제1도전성 반도체층(41)은 제1전극의 접촉층이 될 수 있다.
The first conductive semiconductor layer 41 may be a single layer or a multilayer. The first conductive semiconductor layer 41 may have a superlattice structure in which at least two different layers are alternately arranged. The first conductive semiconductor layer 41 may be a contact layer of the first electrode.

상기 제1도전성 반도체층(41)과 활성층(51) 사이에 제1클래드층(미도시)이 배치될 수 있으며, 상기 제1클래드층은 GaN계 반도체를 포함할 수 있으며, 제1도전형의 도펀트 예컨대, n형 도펀트를 갖는 n형 반도체층일 수 있다. 상기 제1클래드층은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 적어도 하나를 포함할 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층이 될 수 있다. A first clad layer (not shown) may be disposed between the first conductive semiconductor layer 41 and the active layer 51. The first clad layer may include a GaN semiconductor, For example, an n-type semiconductor layer having an n-type dopant. The first clad layer may include at least one of GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP and AlGaInP. Type dopant may be an n-type semiconductor layer doped with a dopant.

여기서, 상기 활성층(51)과 기판(21) 사이의 반도체층 예컨대, 제1도전성 반도체층(41)은 자외선 파장의 흡수를 방지하기 위해, AlGaN계 반도체로 배치될 수 있으며, 이에 대해 한정하지는 않는다.
Here, the semiconductor layer between the active layer 51 and the substrate 21, for example, the first conductive semiconductor layer 41 may be arranged as an AlGaN-based semiconductor in order to prevent absorption of ultraviolet wavelength, but the present invention is not limited thereto .

상기 활성층(51)은 단일 우물, 단일 양자우물, 다중 우물, 다중 양자우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 하나로 형성될 수 있다. The active layer 51 may be formed of at least one of a single well, a single quantum well, a multi-well, a multi quantum well (MQW), a quantum-wire structure, or a quantum dot structure .

상기 활성층(51)은 상기 제1도전성 반도체층(41)을 통해서 주입되는 전자(또는 정공)와 상기 제2도전성 반도체층(71)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 활성층(51)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다. The active layer 51 is formed in such a manner that electrons (or holes) injected through the first conductive semiconductor layer 41 and holes (or electrons) injected through the second conductive semiconductor layer 71 meet with each other, 51 is a layer that emits light due to a band gap difference of an energy band according to a forming material of the light emitting device.

상기 활성층(51)은 화합물 반도체로 구현될 수 있다. 상기 활성층(51)은 예로서 II족-VI족 및 III족-V족 화합물 반도체 중에서 적어도 하나로 구현될 수 있다.The active layer 51 may be formed of a compound semiconductor. The active layer 51 may be formed of at least one of Group II-VI and Group III-V compound semiconductors.

상기 활성층(51)이 다중 우물 구조로 구현된 경우, 도 2와 같이 복수의 우물층(5)과 복수의 장벽층(6)을 포함한다. 상기 활성층(51)은 우물층(5)과 장벽층(6)이 교대로 배치된다. 상기 우물층(5)과 상기 장벽층(6)의 페어는 2~30주기로 형성될 수 있다. When the active layer 51 is implemented as a multi-well structure, it includes a plurality of well layers 5 and a plurality of barrier layers 6 as shown in FIG. In the active layer 51, a well layer 5 and a barrier layer 6 are alternately arranged. The pair of the well layer 5 and the barrier layer 6 may be formed in 2 to 30 cycles.

상기 우물층(5)은 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 배치될 수 있다. 상기 장벽층(6)은 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. The well layer 5 may be arranged as a semiconductor material having a composition formula of In x Al y Ga 1-xy N (0? X? 1, 0? Y? 1, 0? X + y? 1) . The barrier layer 6 may be formed of a semiconductor material having a composition formula of In x Al y Ga 1-xy N (0? X? 1, 0? Y? 1, 0? X + y? 1) .

상기 우물층(5)/장벽층(6)의 주기는 예를 들어, InGaN/GaN, GaN/AlGaN, AlGaN/AlGaN, InGaN/AlGaN, InGaN/InGaN, AlGaAs/GaAs, InGaAs/GaAs, InGaP/GaP, AlInGaP/InGaP, InP/GaAs의 페어 중 적어도 하나를 포함한다. InGaN / AlGaN, InGaN / AlGaN, InGaN / InGaN, AlGaAs / GaAs, InGaAs / GaAs, InGaP / GaN , AlInGaP / InGaP, and InP / GaAs.

실시 예에 따른 활성층(51)의 우물층(5)은 AlGaN계 반도체로 구현될 수 있으며, 상기 장벽층(6)은 AlGaN계 반도체로 구현될 수 있다. 상기 활성층(51)은 자외선 파장을 발광할 수 있다. 상기 장벽층(6)의 알루미늄 조성은 상기 우물층(5)의 알루미늄의 조성보다 높은 조성을 갖는다. 상기 우물층(5)의 알루미늄 조성은 20% 내지 40% 범위일 수 있으며, 상기 장벽층(6)의 알루미늄 조성은 40% 내지 95% 범위일 수 있다. 상기 우물층(5)의 알루미늄의 조성은 상기 장벽층(6)의 알루미늄의 조성보다 낮을 수 있다. 이러한 상기 장벽층(6)의 에너지 밴드 갭은 장벽층(5)의 에너지 밴드 갭보다 넓게 배치될 수 있다. The well layer 5 of the active layer 51 according to the embodiment may be formed of an AlGaN-based semiconductor, and the barrier layer 6 may be formed of an AlGaN-based semiconductor. The active layer 51 may emit ultraviolet light. The aluminum layer of the barrier layer 6 has a higher composition than the aluminum layer of the well layer 5. The aluminum composition of the well layer 5 may range from 20% to 40%, and the aluminum composition of the barrier layer 6 may range from 40% to 95%. The composition of aluminum in the well layer (5) may be lower than the composition of aluminum in the barrier layer (6). The energy band gap of the barrier layer 6 may be larger than the energy band gap of the barrier layer 5.

상기 우물층(5)의 두께는 3nm 내지 5nm 범위일 수 있으며, 예컨대 2nm 내지 4nm 범위일 수 있다. 상기 우물층(5)의 두께가 상기 범위보다 얇으면 캐리어의 구속 효율이 낮아지고, 상기 범위보다 두꺼우면 캐리어를 과도하게 구속하게 되는 문제가 있다. 상기 장벽층(6)의 두께는 4nm 내지 20nm 범위일 수 있으며, 예컨대 4nm 내지 10nm 범위일 수 있다. 상기 장벽층(6)의 두께가 상기 범위보다 얇은 경우 전자의 차단 효율이 낮아지고, 상기 범위보다 두꺼우면 전자를 과도하게 차단하게 되는 문제가 있다. 이러한 장벽층(6)의 두께, 광의 파장과 양자 우물 구조에 따라 각 캐리어를 우물층(5)에 효과적으로 구속시켜 줄 수 있다.The thickness of the well layer 5 may range from 3 nm to 5 nm, for example ranging from 2 nm to 4 nm. If the thickness of the well layer 5 is thinner than the above range, the constraining efficiency of the carrier is lowered, and if it is thicker than the above range, the carrier is excessively confined. The thickness of the barrier layer 6 may range from 4 nm to 20 nm, for example, from 4 nm to 10 nm. When the thickness of the barrier layer 6 is thinner than the above range, the electron blocking efficiency is lowered. If the thickness is larger than the above range, electrons are excessively blocked. Each carrier can be effectively restrained to the well layer 5 according to the thickness of the barrier layer 6, the wavelength of the light, and the quantum well structure.

상기 장벽층(6)은 도펀트를 포함할 수 있으며, 예컨대 n형 도펀트를 포함할 수 있다. 상기 장벽층(6)은 n형 도펀트가 첨가되므로, n형의 반도체층이 될 수 있다. 상기 장벽층(6)이 n형 반도체층인 경우, 활성층(51)으로 주입되는 전자의 주입 효율이 증가될 수 있다. The barrier layer 6 may include a dopant, for example, an n-type dopant. Since the barrier layer 6 is doped with an n-type dopant, the barrier layer 6 may be an n-type semiconductor layer. When the barrier layer 6 is an n-type semiconductor layer, the injection efficiency of electrons injected into the active layer 51 can be increased.

상기 활성층(51)의 최상측은 장벽층(6)일 수 있으며, 최상측 장벽층(6)은 전자 차단 구조층(61)에 접촉될 수 있다. 상기 마지막 장벽층(6)은 다른 장벽층과 다른 두께 또는 다른 알루미늄의 조성을 가질 수 있으며, 이에 대해 한정하지는 않는다.
The uppermost side of the active layer 51 may be the barrier layer 6 and the uppermost barrier layer 6 may be in contact with the electron blocking structure layer 61. The last barrier layer 6 may have a different thickness or a different aluminum composition than the other barrier layers, but is not limited thereto.

상기 전자 차단층(61)은 상기 활성층(51) 상에 배치될 수 있다. 상기 전자 차단층(61)은 GaN계, 예컨대 AlGaN계 반도체로 배치될 수 있으며, 상기 활성층(51)의 장벽층(6)보다 높은 알루미늄의 조성을 가질 수 있다. 상기 전자 차단층(61)의 알루미늄의 조성은 50% 이상일 수 있다.The electron blocking layer 61 may be disposed on the active layer 51. The electron blocking layer 61 may be formed of a GaN-based semiconductor, for example, an AlGaN-based semiconductor, and may have a higher aluminum composition than the barrier layer 6 of the active layer 51. The composition of aluminum in the electron blocking layer 61 may be 50% or more.

상기 전자 차단층(61)은 제2도전형의 도펀트 예컨대, p형 도펀트를 갖는 p형 반도체층일 수 있다. 상기 p형 도펀트는 Mg, Zn, Ca, Sr, Ba와 같은 도펀트를 포함할 수 있다. The electron blocking layer 61 may be a p-type semiconductor layer having a second conductivity type dopant, for example, a p-type dopant. The p-type dopant may include dopants such as Mg, Zn, Ca, Sr, and Ba.

상기 전자 차단층(61)은 다른 예로서, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, 또는 AlGaInP 중에서 적어도 하나 또는 2개 이상을 포함할 수 있다. As another example, the electron blocking layer 61 may include at least one or two or more of GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, or AlGaInP.

상기 전자 차단층(61)은 다층 구조를 포함하며, 예컨대 알루미늄의 조성이 서로 다른 복수의 반도체층을 포함할 수 있으며, 적어도 한 층은 알루미늄의 조성은 50% 이상일 수 있다.The electron blocking layer 61 may include a plurality of semiconductor layers having different compositions of aluminum, for example, and at least one of the layers may have a composition of aluminum of 50% or more.

상기 제2도전성 반도체층(71)은 상기 전자 차단층(61) 위에 배치된다. 상기 제2도전성 반도체층(71)은 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제2도전성 반도체층(71)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 적어도 하나를 포함할 수 있으며, p형 도펀트가 도핑된 p형 반도체층이 될 수 있다. The second conductive semiconductor layer 71 is disposed on the electron blocking layer 61. The second conductive semiconductor layer 71 is formed of a semiconductor material having a composition formula of In x Al y Ga 1-xy N (0? X? 1, 0? Y? 1, 0? X + y? . The second conductive semiconductor layer 71 may include at least one of GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, and AlGaInP, Type semiconductor layer.

상기 제2도전성 반도체층(71)은 단층 또는 다층으로 배치될 수 있다. 상기 제2도전성 반도체층(71)은 서로 다른 적어도 두 층이 교대로 배치된 초격자 구조로 형성될 수 있다. 상기 제2도전성 반도체층(71)은 제2전극(81)의 접촉층이 될 수 있다.The second conductive semiconductor layer 71 may be a single layer or a multilayer. The second conductive semiconductor layer 71 may have a superlattice structure in which at least two different layers are alternately arranged. The second conductive semiconductor layer 71 may be a contact layer of the second electrode 81.

상기 제2도전성 반도체층(71)은 GaN계 반도체 예컨대, AlGaN계 반도체를 포함할 수 있다. 상기 제2도전성 반도체층(71)은 알루미늄의 조성이 50% 이상일 수 있으며, p형 도펀트가 첨가될 수 있다. The second conductive semiconductor layer 71 may include a GaN-based semiconductor, for example, an AlGaN-based semiconductor. The second conductive semiconductor layer 71 may have a composition of aluminum of 50% or more, and a p-type dopant may be added.

실시 예는 제1도전형 반도체층(31)부터 제2도전성 반도체층(71)까지의 층 구조는 발광 구조층으로 정의할 수 있다. 실시 예는 제1도전성은 n형 및 제2도전성은 p형으로 설명하였으나, 다른 예로서, 제1도전성은 p형 및 제2도전성은 n형일 수 있다. 이에 따라 발광 구조층은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조를 포함할 수 있다.In the embodiment, the layer structure from the first conductive semiconductor layer 31 to the second conductive semiconductor layer 71 can be defined as a light emitting structure layer. In the embodiment, the first conductivity is n-type and the second conductivity is p-type. As another example, the first conductivity may be p-type and the second conductivity may be n-type. Accordingly, the light emitting structure layer may include any one of an n-p junction structure, a p-n junction structure, an n-p-n junction structure, and a p-n-p junction structure.

상기 제2도전성 반도체층(71) 상에 제2전극(81)이 배치될 수 있다. 상기 제2전극(81)은 단층 또는 다층 구조를 포함할 수 있으며, 금속 예컨대, Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au와 이들의 선택적인 합금 중에서 선택될 수 있다.A second electrode 81 may be disposed on the second conductive semiconductor layer 71. The second electrode 81 may include a single layer or a multilayer structure and may include a metal such as Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, And Au and alloys thereof.

상기 제2전극(81)과 상기 제2도전성 반도체층(71) 사이에는 전류 확산층(미도시)이 배치될 수 있으며, 상기 전류 확산층은 금속 또는 비 금속 재질일 수 있으며, 예컨대 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), ZnO, IrOx, RuOx, NiO, Al, Ag, Pd, Rh, Pt, Ir 중 선택적으로 형성될 수 있다.
A current diffusion layer (not shown) may be disposed between the second electrode 81 and the second conductive semiconductor layer 71. The current diffusion layer may be formed of a metal or a non-metallic material. For example, an ITO ), IZO (indium zinc oxide), IZTO (indium zinc tin oxide), IZO (indium aluminum zinc oxide), IGZO (indium gallium zinc oxide), IGTO (indium gallium tin oxide) antimony tin oxide, gallium zinc oxide (GZO), ZnO, IrOx, RuOx, NiO, Al, Ag, Pd, Rh, Pt and Ir.

한편, 상기 활성층(51)에는 다수의 홀(hole, 53)이 서로 이격되어 배치될 수 있다. 상기 홀(53)의 바닥에는 상기 제1도전성 반도체층(41)의 상부 예컨대, 상면(41A)이 노출될 수 있다. 상기 홀(53)의 측벽에는 도 2와 같이, 활성층(51)의 내 측면 예컨대, 우물층(5) 및 장벽층(6)의 내 측면이 노출될 수 있다. Meanwhile, the active layer 51 may have a plurality of holes 53 spaced from one another. The upper surface 41A of the first conductive semiconductor layer 41 may be exposed to the bottom of the hole 53. [ The inner side surfaces of the active layer 51, such as the well layer 5 and the barrier layer 6, may be exposed to the side walls of the holes 53, as shown in FIG.

상기 홀(53)은 탑뷰 형상이 원 형상일 수 있으며, 다른 예로서 도 4의 (a)(b)(c)와 같은 육각형, 삼각형 또는 사각형과 같은 다각형 형상이거나, 타원 형상일 수 있다. 상기 홀(53)은 탑뷰 형상이 가로 및 세로의 길이가 서로 다른 길이를 갖는 형상일 수 있으며, 이에 대해 한정하지는 않는다. The hole 53 may have a circular top view, and may be a polygonal shape such as a hexagon, a triangle, or a quadrangle as shown in FIGS. 4A, 4B, and 4C, or an elliptical shape. The hole 53 may have a shape in which the top and bottom lengths are different from each other, but the present invention is not limited thereto.

상기 홀(53)에는 복수의 접촉부(63)가 배치될 수 있다. 상기 접촉부(63)는 전자 차단층(61)과 동일한 반도체이거나 다른 반도체일 수 있으며, 이에 대해 한정하지는 않는다. 상기 접촉부(63)는 전도성 반도체 예컨대, 제2도전형의 도펀트를 갖는 반도체 예컨대, p형 반도체로 형성될 수 있다. 이하 설명의 편의를 위해, 접촉부(63)은 전자 차단층(61)으로부터 돌출된 부분으로 설명하기로 한다. A plurality of contact portions 63 may be disposed in the hole 53. The contact portion 63 may be the same semiconductor as the electron blocking layer 61 or a different semiconductor, but is not limited thereto. The contact portion 63 may be formed of a conductive semiconductor, for example, a semiconductor having a second conductivity type dopant, for example, a p-type semiconductor. For convenience of explanation, the contact portion 63 will be described as a portion projecting from the electron blocking layer 61. [

상기 전자 차단층(61)의 접촉부(63)는 상기 홀(53) 내에 각각 배치되며, 상기 활성층(51)의 내 측면에 접촉될 수 있다. 상기 전자 차단층(61)의 접촉부(63)는 예컨대, 상기 복수의 우물층(5) 및 복수의 장벽층(6)의 내 측면에 접촉되고 상기 우물층(5) 및 장벽층(6)과 전기적으로 연결될 수 있다. The contact portions 63 of the electron blocking layer 61 are respectively disposed in the holes 53 and may contact the inner surface of the active layer 51. The contact portions 63 of the electron blocking layer 61 are formed on the inner surface of the plurality of well layers 5 and the plurality of barrier layers 6 and contacted with the well layer 5 and the barrier layer 6, And can be electrically connected.

상기 전자 차단층(61)의 접촉부(63)는 제1도전성 반도체층(41)의 상면에 접촉될 수 있다. 상기 전자 차단층(61)의 접촉부(63)는 예컨대, 상기 제1도전성 반도체층(41)의 상면(41A)에 접촉될 수 있다. The contact portion 63 of the electron blocking layer 61 may be in contact with the upper surface of the first conductive semiconductor layer 41. The contact portion 63 of the electron blocking layer 61 may be in contact with the upper surface 41A of the first conductive semiconductor layer 41, for example.

여기서, 상기 활성층(51)의 최상측 장벽층(6)은 알루미늄 조성이 큰 AlGaN계 반도체로 형성되므로, 높은 저항을 가지게 된다. 만약, 실시 예와 같은 홀(53)이 없는 비교 예의 활성층에서 최상측 장벽층의 상면에 전자 차단층이 접촉되고 이를 통해 동작 전압이 공급될 경우, 상기 동작 전압은 상승하게 된다. 이러한 동작 전압의 상승은 정공 주입 효율을 낮추어줄 수 있다. Here, since the uppermost barrier layer 6 of the active layer 51 is formed of an AlGaN-based semiconductor having a large aluminum composition, it has a high resistance. If the electron blocking layer is brought into contact with the upper surface of the uppermost barrier layer in the active layer of the comparative example without the hole 53 as in the embodiment and the operating voltage is supplied thereto, the operating voltage is increased. Such an increase in the operating voltage can lower the hole injection efficiency.

실시 예는 상기 복수의 홀(53)에 의해 상기 전자 차단층(61)과 활성층(51) 사이의 접촉 면적은 상기 홀을 제공하지 않는 경우에 비해 더 넓을 수 있다. 이러한 활성층(51)의 복수의 홀(53)을 통해 상기 전자 차단층(61)의 접촉부(63)가 복수의 우물층(5) 및 복수의 장벽층(6)의 내 측면에 접촉될 수 있다. 이에 따라 활성층(51)과 전자 차단층(61) 사이에 걸리는 동작 전압을 낮추어 줄 수 있어, 활성층(51)으로의 정공 주입 효율은 개선될 수 있다.The contact area between the electron blocking layer 61 and the active layer 51 may be wider than in the case where the hole is not provided by the plurality of holes 53 in the embodiment. The contact portions 63 of the electron blocking layer 61 can be brought into contact with the inner surfaces of the plurality of well layers 5 and the plurality of barrier layers 6 through the plurality of holes 53 of the active layer 51 . Accordingly, the operating voltage applied between the active layer 51 and the electron blocking layer 61 can be lowered, and the efficiency of injecting holes into the active layer 51 can be improved.

상기 홀(53)은 활성층(51)의 상면부터 소정 깊이를 갖고 배치될 수 있다. 상기 홀(53)의 깊이는 상기 활성층(51)의 두께와 동일하거나 다를 수 있다. 상기 홀(53)의 깊이는 상기 활성층(51)의 적어도 하나의 장벽층(6)의 두께 이상의 깊이로 형성될 수 있으며, 이에 대해 한정하지는 않는다. The hole 53 may be disposed at a predetermined depth from the top surface of the active layer 51. The depth of the hole 53 may be the same as or different from the thickness of the active layer 51. The depth of the hole 53 may be greater than the thickness of the at least one barrier layer 6 of the active layer 51, but the present invention is not limited thereto.

도 2 및 도 3을 참조하면, 상기 홀(53)의 너비(D1)는 200nm 이하 예컨대, 20nm 내지 200nm 범위를 포함할 수 있다. 상기 홀(53)의 너비(D1)가 상기 범위보다 작은 경우, 상기 홀(53)을 통해 전자 차단층(61)의 접촉부(63)가 형성되더라도 전자 차단층(61)과 활성층(51) 간의 접촉 면적이 줄어 접촉 저항이 감소되지 않고 정공 주입 효율도 개선되지 않는 문제가 있다. 또한 상기 홀(53)의 너비(D1)가 상기 범위보다 큰 경우, 상기 활성층(51)의 발광 면적이 감소될 뿐만 아니라, 전류가 활성층(51)을 통해 흐르지 않고 전자 차단층(61)의 접촉부(63)를 통해 제1도전성 반도체층 (41)으로 누설되는 문제가 있다. Referring to FIGS. 2 and 3, the width D1 of the hole 53 may be 200 nm or less, for example, 20 nm to 200 nm. Even if the contact portion 63 of the electron blocking layer 61 is formed through the hole 53 when the width D1 of the hole 53 is smaller than the above range, the distance between the electron blocking layer 61 and the active layer 51 There is a problem that the contact area is reduced and the contact resistance is not reduced and the hole injection efficiency is not improved. In addition, when the width D1 of the hole 53 is larger than the above range, not only the light emitting area of the active layer 51 is reduced but also the current does not flow through the active layer 51, There is a problem that the first conductive semiconductor layer 41 is leaked through the second conductive semiconductor layer 63.

상기 홀(53)들의 밀도는 1E+9cm2 이하 예컨대, 1E+8/cm2 내지 1E+9cm2 범위를 포함한다. 상기 홀(53)들 간의 간격(D2)은 1㎛ 이하 예컨대, 0.316㎛ 내지 1㎛ 범위일 수 있다. 상기 홀(53)들의 밀도가 상기의 범위를 초과하고 상기 홀(53)들 간의 간격(D2)이 상기 범위 미만인 경우, 동작 전압의 감소 효과보다 발광 면적이 더 크게 감소되는 문제가 있다. 상기 홀(53)들의 밀도가 상기의 범위 미만이고 상기 홀(53)들 간의 간격(D2)이 상기 범위 초과인 경우, 동작 전압의 감소 효과가 미미할 수 있다. The density of the holes 53 includes a 1E + 9cm 2 or less, for example, 1E + 8 / cm 2 to about 1E + 9cm 2 range. The distance D2 between the holes 53 may be in a range of 1 mu m or less, for example, 0.316 mu m to 1 mu m. When the density of the holes 53 exceeds the above range and the distance D2 between the holes 53 is less than the above range, there is a problem that the light emitting area is further reduced than the effect of reducing the operating voltage. If the density of the holes 53 is less than the above range and the distance D2 between the holes 53 is larger than the above range, the effect of reducing the operating voltage may be insignificant.

상기 활성층(51)은 상기 홀(53)이 존재하는 비 발광 영역과 홀(53)이 없는 발광 영역으로 구분될 수 있다. 상기 비 발광 영역/발광 영역의 면적 비율은 홀(53)들의 밀도 및 홀(53)들 간의 간격(D2)에 의해 달라질 수 있으며, 예컨대 0.314이하 예컨대, 0.001 내지 0.314 범위로 배치될 수 있다. 이러한 비 발광영역/발광 영역의 면적 비율은 상기 발광 면적 및 동작 전압의 감소 비율을 고려한 비율로 설정될 수 있다.
The active layer 51 may be divided into a non-emission region in which the hole 53 exists and a light emission region in which the hole 53 is not present. The area ratio of the non-emission area / light emitting area may vary depending on the density of the holes 53 and the spacing D2 between the holes 53, and may be, for example, in the range of 0.314 or less, for example, in the range of 0.001 to 0.314. The ratio of the area of the non-emission area / emission area can be set to a ratio considering the reduction ratio of the emission area and the operation voltage.

상기 홀(53)의 형성 방법은, 상기 활성층(51)을 형성한 다음, 나노패터닝 공정을 통해 형성하거나, 소정의 필름 예컨대, PMMA(polymethyl methacrylate)에 패터닝한 후 에칭 예컨대, 건식 에칭을 하는 공정으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
The hole 53 may be formed by forming the active layer 51 and then performing a nano patterning process or patterning a predetermined film such as polymethyl methacrylate (PMMA), followed by a dry etching process But the present invention is not limited thereto.

상기 전자 차단층(61)의 접촉부(63)는 상기 홀(53)의 표면을 따라 배치된 경우, 리세스를 포함할 수 있다. 상기 전자 차단층(61)의 접촉부(63) 상에는 상기 제2도전성 반도체층(71)의 돌출부(73)가 배치될 수 있다. 상기 전자 차단층(61)의 접촉부(63) 및 상기 제2도전성 반도체층(71)의 돌출부(73)는 동일 방향 예컨대, 제1도전성 반도체층의 방향으로 돌출될 수 있다. 상기 돌출부(73)는 상기 접촉부(63)에 접촉될 수 있다. 상기 돌출부(73)는 상기 제1도전성 반도체층(41)의 방향으로 돌출되거나 연장되어 상기 활성층(51)의 상면보다 낮게 배치될 수 있다. The contact portion 63 of the electron blocking layer 61 may include a recess when disposed along the surface of the hole 53. The protruding portion 73 of the second conductive semiconductor layer 71 may be disposed on the contact portion 63 of the electron blocking layer 61. The contact portion 63 of the electron blocking layer 61 and the protruding portion 73 of the second conductive semiconductor layer 71 may protrude in the same direction, for example, in the direction of the first conductive semiconductor layer. The projecting portion 73 can be brought into contact with the contact portion 63. [ The protrusion 73 protrudes or extends in the direction of the first conductive semiconductor layer 41 and may be disposed lower than the top surface of the active layer 51.

상기 제2도전성 반도체층(71)을 통해 전류가 공급되면, 상기 전류는 전자 차단층(61)을 통해 상기 활성층(51)의 상면 및 활성층(51)의 내 측면의 경로(P1,P2)를 통해 흐르게 된다. 이에 따라 캐리어 예컨대, 정공들은 상기 활성층(51)의 상면 및 측면을 통해 장벽층(6) 및 우물층(5)으로 공급될 수 있다. 또한 복수의 우물층(5) 중에서 활성층(51)의 상면보다 활성층(51)의 하면에 인접한 층들도 전자 차단층(61)의 접촉부(63)를 통해 캐리어 예컨대, 정공들을 주입받아 전자와 결합될 수 있다. 이에 따라 정공 주입 효율은 개선될 수 있다.When current is supplied through the second conductive semiconductor layer 71, the current flows through the electron blocking layer 61 to the upper surfaces of the active layer 51 and the inner surfaces of the active layer 51 Lt; / RTI &gt; Accordingly, carriers, for example, holes may be supplied to the barrier layer 6 and the well layer 5 through the upper surface and the side surface of the active layer 51. The layers adjacent to the lower surface of the active layer 51 from the upper surface of the active layer 51 among the plurality of well layers 5 are also connected to the electrons through the contact portions 63 of the electron blocking layer 61 . Hence, the hole injection efficiency can be improved.

이에 따라 활성층(51)의 하면에 인접한 우물층(5)들도 광을 발생하게 되므로, 내부 양자 효율도 개선될 수 있다. 자외선 발광소자인 경우, 동작 전압을 낮추어줄 수 있어, 신뢰성을 개선시켜 줄 수 있다.
Accordingly, the well layers 5 adjacent to the lower surface of the active layer 51 also generate light, so that the internal quantum efficiency can also be improved. In the case of an ultraviolet light emitting device, the operating voltage can be lowered and reliability can be improved.

도 1 및 도 3을 참조하면, 상기 제2전극(81)은 적어도 하나 또는 복수의 암(Arm) 구조 또는 핑거(finger) 구조를 갖는 전류 확산 패턴을 구비할 수 있다. 상기 전류 확산 패턴을 갖는 제2전극(81)은 상기 홀들(53)과 수직 방향으로 오버랩되지 않는 영역에 배치될 수 있다. 이에 따라 상기 제2전극(81)으로 공급된 전류는 전류 확산 패턴에 의해 확산되고, 상기 홀(53)들을 통한 전류 세기를 제어할 수 있다.
1 and 3, the second electrode 81 may include a current diffusion pattern having at least one or a plurality of arm structures or a finger structure. The second electrode 81 having the current diffusion pattern may be disposed in a region that does not overlap the holes 53 in the vertical direction. Accordingly, the current supplied to the second electrode 81 is diffused by the current diffusion pattern, and the current intensity through the holes 53 can be controlled.

도 5는 제2실시 예에 따른 발광 소자를 나타낸 측 단면도이며, 도 6은 도 5의 발광 소자의 부분 확대도이다. 제2실시 예의 설명에 있어서, 상기에 개시된 구성과 동일한 부분은 상기의 설명을 참조하기로 한다.FIG. 5 is a side sectional view showing a light emitting device according to a second embodiment, and FIG. 6 is a partial enlarged view of the light emitting device of FIG. In the description of the second embodiment, the same parts as those described above will be described with reference to the above description.

도 5 및 도 6을 참조하면, 발광 소자는 기판(21)과, 상기 기판(21) 상에 배치된 버퍼층(31), 상기 버퍼층(31) 상에 배치된 제1도전성 반도체층(41)과, 상기 제1도전성 반도체층(41) 상에 배치된 활성층(51)과, 상기 활성층(51) 내에 복수의 홀(53)과, 상기 활성층(51) 상에 배치된 전자 차단층(61)과, 상기 복수의 홀(53)에 배치된 접촉부(63)와, 상기 접촉부(63)와 상기 제1도전성 반도체층(41) 사이에 배치된 절연층(55)과, 상기 전자 차단층(61) 상에 배치된 제2 도전성 반도체층(71)을 포함할 수 있다.5 and 6, the light emitting device includes a substrate 21, a buffer layer 31 disposed on the substrate 21, a first conductive semiconductor layer 41 disposed on the buffer layer 31, An active layer 51 disposed on the first conductive semiconductor layer 41; a plurality of holes 53 in the active layer 51; an electron blocking layer 61 disposed on the active layer 51; An insulating layer 55 disposed between the contact portion 63 and the first conductive semiconductor layer 41 and an insulating layer 55 disposed between the contact portion 63 and the first conductive semiconductor layer 41, And a second conductive semiconductor layer 71 disposed on the second conductive semiconductor layer 71.

상기 활성층(51)은 복수의 홀(53)을 포함하며, 상기 복수의 홀(53)에는 도 6과 같이 우물층(5) 및 장벽층(6)의 내 측면이 노출될 수 있다.The active layer 51 includes a plurality of holes 53 and the inner surfaces of the well layer 5 and the barrier layer 6 may be exposed to the plurality of holes 53 as shown in FIG.

상기 전자 차단층(61)은 복수의 접촉부(63)를 포함하며, 상기 접촉부(63)는 상기 홀(53) 내에 배치되고 상기 복수의 우물층(5) 및 장벽층(6)의 내 측면에 접촉될 수 있다. The electron blocking layer 61 includes a plurality of contact portions 63 and the contact portions 63 are disposed in the holes 53 and are formed on the inner surfaces of the plurality of well layers 5 and the barrier layer 6 Can be contacted.

상기 홀(53)에는 절연층(55)이 배치되며, 상기 절연층(55)은 상기 접촉부(63)와 상기 제1도전성 반도체층(41) 사이에 배치될 수 있다. 상기 접촉부(63)는 상기 제1도전성 반도체층(41)의 상면으로부터 이격될 수 있다. 상기 절연층(55)은 상기 활성층(51)의 하면에 인접한 우물층(5) 및 장벽층(6)에 접촉될 수 있다. 상기 절연층(55)은 상기 제1도전성 반도체층(41)의 상면(41A)에 접촉될 수 있다. An insulating layer 55 may be disposed in the hole 53 and the insulating layer 55 may be disposed between the contact portion 63 and the first conductive semiconductor layer 41. The contact portion 63 may be spaced apart from the upper surface of the first conductive semiconductor layer 41. The insulating layer 55 may be in contact with the well layer 5 and the barrier layer 6 adjacent to the bottom surface of the active layer 51. The insulating layer 55 may be in contact with the upper surface 41A of the first conductive semiconductor layer 41.

상기 절연층(55)은 절연 물질 예컨대, SiO2, Si3N4, Al2O3, TiO2 중에서 선택적으로 단층 또는 다층으로 형성될 수 있다. 상기 절연층(55)은 언도프드 반도체층일 수 있으며, 이에 대해 한정하지는 않는다. 이러한 절연층(55)은 전류 블록킹층으로 기능할 수 있다.The insulating layer 55 may be formed of an insulating material such as SiO 2 , Si 3 N 4 , Al 2 O 3 , and TiO 2 , either singly or in multiple layers. The insulating layer 55 may be an undoped semiconductor layer, but is not limited thereto. This insulating layer 55 can function as a current blocking layer.

상기 절연층(55)은 상기 전자 차단층(61)의 접촉부(63)가 제1도전성 반도체층(41)과 접촉되는 것을 차단하게 된다. 이러한 절연층(55)이 상기 전자 차단층(61)의 접촉부(63)와 제1도전성 반도체층(41) 사이에 배치된 경우, 상기 홀(53)의 영역을 통한 전류 누설을 고려하지 않아도 되므로, 상기 홀(53) 각각의 너비 또는 사이즈는 변경될 수 있다. The insulating layer 55 prevents the contact portion 63 of the electron blocking layer 61 from contacting the first conductive semiconductor layer 41. When the insulating layer 55 is disposed between the contact portion 63 of the electron blocking layer 61 and the first conductive semiconductor layer 41, leakage of current through the hole 53 is not considered , The width or the size of each of the holes 53 may be changed.

상기 절연층(55)의 두께는 상기 활성층(51)의 두께의 1/2 이하로 배치될 수 있다. 상기 절연층(55)의 두께가 상기 활성층(51)의 두께의 1/2를 초과한 경우 상기 활성층(51)에 대한 접촉 저항의 감소 효과가 미미하고 동작 전압을 낮추는 데 한계가 있다. The thickness of the insulating layer 55 may be less than 1/2 of the thickness of the active layer 51. If the thickness of the insulating layer 55 exceeds 1/2 of the thickness of the active layer 51, the effect of reducing the contact resistance with respect to the active layer 51 is insignificant and the operation voltage can not be lowered.

상기 전자 차단층(61)의 접촉부(63)는 절연층(55) 상에서 상기 활성층(51)의 내 측면에 접촉되므로, 발광 소자의 누설 전류를 차단할 수 있고, 활성층(53)의 정공 주입 효율은 증가될 수 있고 발광 소자의 동작 전압은 낮추어 줄 수 있다.
Since the contact portion 63 of the electron blocking layer 61 is in contact with the inner surface of the active layer 51 on the insulating layer 55, the leakage current of the light emitting device can be blocked, And the operating voltage of the light emitting element can be lowered.

도 7은 제3실시 예에 따른 발광 소자를 나타낸 측 단면도이며, 도 8은 도 7의 다른 예이다. 제3실시 예의 설명에 있어서, 상기에 개시된 구성과 동일한 부분은 상기의 설명을 참조하기로 한다.FIG. 7 is a side sectional view showing a light emitting device according to a third embodiment, and FIG. 8 is another example of FIG. In the description of the third embodiment, the same parts as those described above will be described with reference to the above description.

도 7 및 도 8과 같이, 활성층(51)의 홀(53) 바닥에는 상기 제1도전성 반도체층(41)의 상면에 인접한 우물층(5) 및 장벽층(6) 중 어느 하나의 영역이 배치되며, 상기 접촉부(63)의 바닥은 상기 우물층 및 장벽층 중 어느 하나의 영역과 접촉될 수 있다. 7 and 8, a region of any one of the well layer 5 and the barrier layer 6 adjacent to the upper surface of the first conductive semiconductor layer 41 is disposed at the bottom of the hole 53 of the active layer 51 And the bottom of the contact portion 63 may be in contact with any one of the well layer and the barrier layer.

도 7을 참조하면, 발광 소자는 기판(21)과, 상기 기판(21) 상에 배치된 버퍼층(31), 상기 버퍼층(31) 상에 배치된 제1도전성 반도체층(41)과, 상기 제1도전성 반도체층(41) 상에 배치된 활성층(51)과, 상기 활성층(51) 내에 복수의 홀(53)과, 상기 활성층(51) 상에 배치된 전자 차단층(61)과, 상기 복수의 홀(53)에 배치된 접촉부(63)와, 상기 전자 차단층(61) 상에 배치된 제2 도전성 반도체층(71)을 포함할 수 있다.
7, the light emitting device includes a substrate 21, a buffer layer 31 disposed on the substrate 21, a first conductive semiconductor layer 41 disposed on the buffer layer 31, A plurality of holes (53) in the active layer (51), an electron blocking layer (61) disposed on the active layer (51), and a plurality of holes And a second conductive semiconductor layer 71 disposed on the electron blocking layer 61. The first conductive semiconductor layer 71 may be formed of a metal such as aluminum,

상기 활성층(51)은 복수의 홀(53)을 포함한다. 상기 복수의 홀(53)은 상기 활성층(51)의 두께보다 낮은 깊이로 배치될 수 있다. 상기 복수의 홀(53)에는 활성층(51)의 우물층(5) 중 어느 하나의 층 예컨대, 최하측 우물층(5)의 제1영역(5A)이 배치될 수 있다. 상기 제1영역(5A)은 상기 활성층(51)의 최 하층인 우물층(5)의 일부 영역으로서, 제1도전성 반도체층(41) 상에 접촉될 수 있다. The active layer 51 includes a plurality of holes 53. The plurality of holes 53 may be disposed at a depth lower than the thickness of the active layer 51. Any one of the well layers 5 of the active layer 51, for example, the first region 5A of the lowermost well layer 5, may be disposed in the plurality of holes 53. [ The first region 5A may be in contact with the first conductive semiconductor layer 41 as a part of the well layer 5 which is the lowermost layer of the active layer 51. [

상기 전자 차단층(61)의 접촉부(63)는 활성층(51)의 홀(53)을 통해 복수의 우물층(5) 및 복수의 장벽층(6)에 접촉될 수 있으며, 상기 접촉부(63)는 홀(53) 바닥에 배치된 우물층(5)의 제1영역(5A)에 접촉될 수 있다. The contact portion 63 of the electron blocking layer 61 may be in contact with the plurality of well layers 5 and the plurality of barrier layers 6 through the holes 53 of the active layer 51, May be in contact with the first region 5A of the well layer 5 disposed at the bottom of the hole 53. [

상기 우물층(5)의 제1영역(5A)은 상기 홀(53) 내에 배치되어, 상기 전자 차단층(61)의 접촉부(63)와 접촉될 수 있다. 이러한 우물층(5)의 제1영역(5A)은 전류 블록킹의 역할을 수행할 수 있다. The first region 5A of the well layer 5 may be disposed in the hole 53 and may be in contact with the contact portion 63 of the electron blocking layer 61. [ The first region 5A of the well layer 5 may serve as current blocking.

실시 예는 전자 차단층(61)의 접촉부(63)가 활성층(51)의 홀(53)을 통해 복수의 우물층(5) 및 복수의 장벽층에 접촉될 수 있어, 활성층(53)의 정공 주입 효율은 증가될 수 있고 발광 소자의 동작 전압은 낮추어 줄 수 있다.
The contact portion 63 of the electron blocking layer 61 can be in contact with the plurality of well layers 5 and the plurality of barrier layers through the holes 53 of the active layer 51, The injection efficiency can be increased and the operation voltage of the light emitting device can be lowered.

도 8은 도 7의 발광 소자의 다른 예이다.8 is another example of the light emitting device of Fig.

도 8을 참조하면, 활성층(51)은 복수의 홀(53)을 포함한다. 상기 복수의 홀(53)은 상기 활성층(51)의 두께보다 낮은 깊이로 배치될 수 있다. 상기 복수의 홀(53)에는 활성층(51)의 장벽층(6)의 제2영역(6A)이 배치될 수 있다. 상기 제2영역(6A)은 상기 활성층(51)의 장벽층(6) 중에서 어느 한 장벽층(6) 예컨대, 최 하측에 배치된 장벽층(6)의 일부 영역일 수 있다. 상기 제2영역(6A) 아래에는 우물층(5)의 일부 영역이 배치될 수 있다. Referring to FIG. 8, the active layer 51 includes a plurality of holes 53. The plurality of holes 53 may be disposed at a depth lower than the thickness of the active layer 51. A second region 6A of the barrier layer 6 of the active layer 51 may be disposed in the plurality of holes 53. [ The second region 6A may be a portion of one of the barrier layers 6 of the active layer 51, for example, a portion of the barrier layer 6 disposed on the lowermost side. A portion of the well layer 5 may be disposed below the second region 6A.

상기 홀(53) 내에는 전자 차단층(61)의 접촉부(63)가 배치되며, 상기 접촉부(63)는 상기 홀(53)을 통해 복수의 장벽층(6) 및 복수의 우물층(5)에 접촉될 수 있다. 상기 접촉부(63)는 상기 장벽층(6)의 제2영역(6A) 상에 접촉될 수 있다. 상기 접촉부(63) 아래에 배치된 장벽층(6)의 제2영역(6A)과 우물층(5)의 일부 영역은 홀(53) 아래에서 광을 발생할 수 있다. A contact portion 63 of the electron blocking layer 61 is disposed in the hole 53. The contact portion 63 contacts the plurality of barrier layers 6 and the plurality of well layers 5 through the hole 53, As shown in FIG. The contact portion 63 may be contacted on the second region 6A of the barrier layer 6. A second region 6A of the barrier layer 6 and a partial region of the well layer 5 disposed under the contact portion 63 can generate light under the hole 53. [

상기 접촉부(63)는 우물층(5)과의 접촉 면적보다는 장벽층(6)과의 접촉 면적이 클 수 있다. 이에 따라 장벽층(6)을 통한 정공 주입 효율은 개선될 수 있다. The contact portion 63 may have a larger contact area with the barrier layer 6 than a contact area with the well layer 5. [ Whereby the hole injection efficiency through the barrier layer 6 can be improved.

실시 예는 전자 차단층(61)의 접촉부(63)가 활성층(51)의 홀(53)을 통해 복수의 우물층(5) 및 복수의 장벽층(6)에 접촉될 수 있어, 활성층(53)의 정공 주입 효율은 증가될 수 있고 발광 소자의 동작 전압은 낮추어 줄 수 있다.
The contact portion 63 of the electron blocking layer 61 can be in contact with the plurality of well layers 5 and the plurality of barrier layers 6 through the holes 53 of the active layer 51 so that the active layer 53 ) Can be increased and the operation voltage of the light emitting device can be lowered.

도 9는 제4실시 예에 따른 발광 소자를 나타낸 측 단면도이다. 제4실시 예의 설명에 있어서, 상기에 개시된 구성과 동일한 부분은 상기의 설명을 참조하기로 한다.9 is a side sectional view showing a light emitting device according to a fourth embodiment. In the description of the fourth embodiment, the same parts as those described above will be described with reference to the above description.

도 9를 참조하면, 발광 소자는 기판(21)과, 상기 기판(21) 상에 배치된 버퍼층(31), 상기 버퍼층(31) 상에 배치된 제1도전성 반도체층(41)과, 상기 제1도전성 반도체층(41) 상에 배치된 활성층(51)과, 상기 활성층(51) 내에 복수의 홀(53)과, 상기 활성층(51) 상에 배치된 전자 차단층(61)과, 상기 복수의 홀(53)에 배치된 접촉부(63)와, 상기 전자 차단층(61) 상에 배치된 제2 도전성 반도체층(71)을 포함할 수 있다.
9, the light emitting device includes a substrate 21, a buffer layer 31 disposed on the substrate 21, a first conductive semiconductor layer 41 disposed on the buffer layer 31, A plurality of holes (53) in the active layer (51), an electron blocking layer (61) disposed on the active layer (51), and a plurality of holes And a second conductive semiconductor layer 71 disposed on the electron blocking layer 61. The first conductive semiconductor layer 71 may be formed of a metal such as aluminum,

상기 활성층(51)은 복수의 홀(53)을 포함한다. 상기 복수의 홀(53)은 상기 활성층(51)의 두께보다 두꺼운 깊이로 배치될 수 있다. 예컨대, 상기 홀(53)의 바닥은 상기 제1도전성 반도체층(41)의 상면(41A)보다 낮게 배치될 수 있다. The active layer 51 includes a plurality of holes 53. The plurality of holes 53 may be disposed at a depth greater than the thickness of the active layer 51. For example, the bottom of the hole 53 may be disposed lower than the top surface 41 A of the first conductive semiconductor layer 41.

상기 홀(53)에는 전자 차단층(61)의 접촉부(63)가 배치되며, 상기 접촉부(63)는 상기 홀(53)을 통해 활성층(51)의 내측면에 접촉될 수 있다. 상기 접촉부(63)는 상기 제1도전성 반도체층(41) 내에 배치될 수 있다. 상기 접촉부(63)의 바닥은 상기 제1도전성 반도체층(41)의 상면(41A)보다 낮은 상기 제1도전성 반도체층(41)의 상부 영역(43)까지 연장될 수 있다. 상기 제1도전성 반도체층(41)의 상부 영역(43)은 상기 홀(53)의 에칭 시 에칭 깊이를 조절하여 형성될 수 있는 영역이 될 수 있다. The contact portion 63 of the electron blocking layer 61 may be disposed in the hole 53 and the contact portion 63 may contact the inner surface of the active layer 51 through the hole 53. [ The contact portion 63 may be disposed in the first conductive semiconductor layer 41. The bottom of the contact portion 63 may extend to the upper region 43 of the first conductive semiconductor layer 41 which is lower than the upper surface 41A of the first conductive semiconductor layer 41. [ The upper region 43 of the first conductive semiconductor layer 41 may be formed by adjusting the etching depth of the holes 53.

실시 예는 전자 차단층(61)의 접촉부(63)가 상기 홀(53)에 의해 활성층(51)과의 접촉 면적이 증가될 수 있어, 활성층(51)의 정공 주입 효율은 증가될 수 있고 발광 소자의 동작 전압은 낮추어 줄 수 있다.
The contact area of the contact portion 63 of the electron blocking layer 61 with the active layer 51 can be increased by the hole 53 so that the hole injection efficiency of the active layer 51 can be increased, The operating voltage of the device can be lowered.

도 10은 도 9의 발광 소자의 다른 예이다. 10 is another example of the light emitting device of Fig.

도 10을 참조하면, 활성층(51)은 복수의 홀(53)을 포함하며, 상기 홀(53)은 상기 활성층(51)의 두께보다 두꺼운 깊이로 배치될 수 있다. 이러한 홀(53)의 바닥은 상기 제1도전성 반도체층 (41)의 상부 영역(43)까지 연장될 수 있다. 상기 상부 영역(43)에는 절연층(57)이 배치될 수 있다. 상기 절연층(57)은 홀(53)의 바닥에서 제1도전성 반도체층 (41)과 전자 차단층(61)의 접촉부(63) 사이의 접촉을 차단할 수 있다. 상기 절연층(57)은 전류 블록킹층이 될 수 있다.Referring to FIG. 10, the active layer 51 includes a plurality of holes 53, and the holes 53 may be disposed at a depth greater than the thickness of the active layer 51. The bottom of the hole 53 may extend to the upper region 43 of the first conductive semiconductor layer 41. An insulating layer 57 may be disposed on the upper region 43. The insulating layer 57 may prevent contact between the first conductive semiconductor layer 41 and the contact portion 63 of the electron blocking layer 61 at the bottom of the hole 53. The insulating layer 57 may be a current blocking layer.

상기 홀(53)에는 전자 차단층(61)의 접촉부(63)가 배치되며, 상기 접촉부(63)는 상기 홀(53)을 통해 활성층(51)의 내측면 및 절연층(57)에 접촉될 수 있다. 실시 예는 전자 차단층(61)의 접촉부(63)가 활성층(51)과의 접촉 면적이 증가되므로, 활성층(51)의 정공 주입 효율은 증가될 수 있고 발광 소자의 동작 전압은 낮추어 줄 수 있다.
The contact portion 63 of the electron blocking layer 61 is disposed in the hole 53 and the contact portion 63 is in contact with the inner surface of the active layer 51 and the insulating layer 57 through the hole 53 . The contact area of the contact portion 63 of the electron blocking layer 61 with the active layer 51 is increased so that the hole injection efficiency of the active layer 51 can be increased and the operating voltage of the light emitting device can be lowered .

도 11은 제5실시 예에 따른 발광 소자의 측 단면도이며, 도 12는 도 11의 발광 소자의 부분 확대도이다. 제5실시 예의 설명에 있어서, 상기에 개시된 구성과 동일한 부분은 상기의 설명을 참조하기로 한다.11 is a side sectional view of the light emitting device according to the fifth embodiment, and Fig. 12 is a partial enlarged view of the light emitting device of Fig. In the description of the fifth embodiment, the same components as those described above will be described with reference to the above description.

도 11 및 도 12를 참조하면, 발광 소자는 기판(21)과, 상기 기판(21) 상에 배치된 버퍼층(31), 상기 버퍼층(31) 상에 배치된 제1도전성 반도체층(41)과, 상기 제1도전성 반도체층(41) 상에 배치된 활성층(51)과, 상기 활성층(51) 내에 복수의 홀(53)과, 상기 활성층(51) 상에 배치된 전자 차단층(61), 상기 복수의 홀(53)에 배치된 접촉부(63)와, 상기 전자 차단층(61) 상에 배치된 제2 도전성 반도체층(71)을 포함할 수 있다.
11 and 12, the light emitting device includes a substrate 21, a buffer layer 31 disposed on the substrate 21, a first conductive semiconductor layer 41 disposed on the buffer layer 31, An active layer 51 disposed on the first conductive semiconductor layer 41; a plurality of holes 53 in the active layer 51; an electron blocking layer 61 disposed on the active layer 51; A contact portion 63 disposed in the plurality of holes 53 and a second conductive semiconductor layer 71 disposed on the electron blocking layer 61. [

상기 활성층(51)에는 복수의 홀(53)이 배치되며, 상기 홀(53)에는 전자 차단층(61)의 접촉부(64)가 배치될 수 있다. 여기서, 상기 전자 차단층(61)의 접촉부(64)는 상기 홀(53)에 채워질 수 있다. 상기 접촉부(64)는 상기 홀(53)의 너비와 동일한 너비를 갖고 상기 홀(53)의 깊이와 동일한 높이를 갖고 배치될 수 있다. A plurality of holes 53 may be disposed in the active layer 51 and a contact portion 64 of the electron blocking layer 61 may be disposed in the holes 53. Here, the contact portion 64 of the electron blocking layer 61 may be filled in the hole 53. The contact portion 64 may have the same width as the width of the hole 53 and may have the same height as the depth of the hole 53.

상기 전자 차단층(61)의 접촉부(64)는 성장 시 ELOG(epitaxial lateral overgrowth) 성장 방법으로 성장하여 형성될 수 있으며, 이에 대해 한정하지는 않는다. The contact portion 64 of the electron blocking layer 61 may be grown by an epitaxial lateral overgrowth (ELOG) growth method during growth, but the present invention is not limited thereto.

상기 전자 차단층(61)의 상면 중에서 상기 접촉부(64)에 대응되는 영역(62)은 전자 차단층(61)의 상면보다 낮은 오목한 영역으로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 이러한 오목한 영역(62)은 제2도전성 반도체층(71)과의 접촉 면적을 개선시켜 줄 수 있다. The region 62 corresponding to the contact portion 64 may be formed in a concave region lower than the upper surface of the electron blocking layer 61. However, the present invention is not limited thereto. This concave region 62 can improve the contact area with the second conductive semiconductor layer 71.

상기 전자 차단층(61)의 접촉부(64)가 활성층(51)과의 접촉 면적이 증가되므로, 활성층(51)의 정공 주입 효율은 증가될 수 있고 발광 소자의 동작 전압은 낮추어 줄 수 있다.
The contact area of the contact portion 64 of the electron blocking layer 61 with the active layer 51 is increased so that the hole injection efficiency of the active layer 51 can be increased and the operating voltage of the light emitting device can be lowered.

도 13은 제6실시 예에 따른 발광 소자의 측 단면도이다. 제6실시 예는 상기에 개시된 실시 예들에 선택적으로 적용될 수 있으며, 제6실시 예의 설명에 있어서, 상기에 개시된 구성과 동일한 부분은 상기에 개시된 실시 예의 설명을 참조하기로 한다.13 is a side sectional view of the light emitting device according to the sixth embodiment. The sixth embodiment can be selectively applied to the above-described embodiments, and in the description of the sixth embodiment, the same parts as those described above will be described with reference to the description of the embodiments disclosed above.

도 13을 참조하면, 발광 소자는 기판(21)과, 상기 기판(21) 상에 배치된 버퍼층(31), 상기 버퍼층(31) 상에 배치된 제1도전성 반도체층(41)과, 상기 제1도전성 반도체층(41) 상에 배치된 활성층(51)과, 상기 활성층(51) 내에 복수의 홀(53)과, 상기 활성층(51) 상에 배치된 전자 차단층(61)과, 상기 복수의 홀(53)에 배치된 접촉부(63)와, 상기 전자 차단층(61) 상에 배치된 제2 도전성 반도체층(71)을 포함할 수 있다.
13, the light emitting device includes a substrate 21, a buffer layer 31 disposed on the substrate 21, a first conductive semiconductor layer 41 disposed on the buffer layer 31, A plurality of holes (53) in the active layer (51), an electron blocking layer (61) disposed on the active layer (51), and a plurality of holes And a second conductive semiconductor layer 71 disposed on the electron blocking layer 61. The first conductive semiconductor layer 71 may be formed of a metal such as aluminum,

상기 활성층(51)은 복수의 홀(53)을 포함할 수 있다. 상기 복수의 홀(53) 중 적어도 하나 또는 모두는 상부 너비가 넓고 하부 너비가 좁은 너비를 가질 수 있다. 상기 복수의 홀(53) 중 적어도 하나 또는 모두는 상기 제1도전성 반도체층 (41)에 가까울수록 점차 너비가 좁아질 수 있다. 상기 홀(53)의 바닥에는 제1도전성 반도체층 (41)의 상면(41A)이 노출되거나 노출되지 않을 수 있으며, 이에 대해 한정하지는 않는다.The active layer 51 may include a plurality of holes 53. At least one or all of the plurality of holes 53 may have a wide width at the top and a narrow width at the bottom. At least one or all of the plurality of holes 53 may be gradually narrowed toward the first conductive semiconductor layer 41. The top surface 41A of the first conductive semiconductor layer 41 may not be exposed or exposed to the bottom of the hole 53, but the present invention is not limited thereto.

상기 홀(53)에는 전자 차단층(61)의 접촉부(63)가 배치된다. 상기 접촉부(63)는 상기 홀(53)을 통해 활성층(51)의 내 측면 예컨대, 복수의 우물층(5) 및 장벽층(6)의 내 측면에 접촉될 수 있다. 여기서, 상기 홀(53)의 경사진 측면에 의해 상기 우물층(5) 및 장벽층(6)의 내 측면은 경사진 면으로 제공될 수 있고, 상기 경사진 면을 갖는 우물층(5) 및 장벽층(6)은 접촉부(63)와의 접촉 면적이 증가될 수 있다. The contact portion 63 of the electron blocking layer 61 is disposed in the hole 53. The contact portion 63 may contact the inner surface of the active layer 51 through the hole 53, for example, the inner surfaces of the plurality of well layers 5 and the barrier layer 6. Here, the inclined side surfaces of the holes 53 allow the inner surfaces of the well layer 5 and the barrier layer 6 to be provided as inclined surfaces, and the inclined surfaces of the well layers 5 and The contact area of the barrier layer 6 with the contact portion 63 can be increased.

상기 접촉부(63)의 아래에는 절연층이 더 배치될 수 있으며, 이에 대해 한정하지는 않는다.An insulating layer may be further disposed under the contact portion 63, but the present invention is not limited thereto.

이러한 전자 차단층(61)의 접촉부(63)는 활성층(51)과의 접촉 면적이 증가되므로, 활성층(51)의 정공 주입 효율은 증가될 수 있고 발광 소자의 동작 전압은 낮추어 줄 수 있다.
Since the contact portion 63 of the electron blocking layer 61 increases the contact area with the active layer 51, the hole injection efficiency of the active layer 51 can be increased and the operating voltage of the light emitting device can be lowered.

상기 제2도전성 반도체층(71)과 제2전극(81) 사이에는 전류 확산층(83)이 배치될 수 있으며, 상기 전류 확산층(83)은 투명 전극층 또는 반사 전극층일 수 있다. 이러한 전류 확산층(83)은 제2전극(81)으로부터 공급되는 전류를 확산시켜 줄 수 있다. 이러한 전류 확산층(83)은 형성하지 않을 수 있다.
A current diffusion layer 83 may be disposed between the second conductive semiconductor layer 71 and the second electrode 81. The current diffusion layer 83 may be a transparent electrode layer or a reflective electrode layer. This current diffusion layer 83 can diffuse the current supplied from the second electrode 81. The current diffusion layer 83 may not be formed.

도 14는 실시 예에 따른 발광 소자 예컨대, 도 1의 발광 소자에 전극을 배치한 예이다.14 is an example in which electrodes are arranged in the light emitting device according to the embodiment, for example, the light emitting device in Fig.

도 14를 참조하면, 발광 소자(100)은 제1도전성 반도체층(41) 상에 제1전극(91)이 배치되고, 상기 제2도전성 반도체층(71) 상에 제2전극(81)이 배치될 수 있다. 14, the light emitting device 100 includes a first electrode 91 disposed on the first conductive semiconductor layer 41, a second electrode 81 formed on the second conductive semiconductor layer 71, .

상기 제1 및 제2전극(91,81)은 금속 예컨대, Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au와 이들의 선택적인 합금 중에서 선택될 수 있고 단층 또는 다층으로 형성될 수 있다.The first and second electrodes 91 and 81 are formed of a metal such as Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, May be selected from the optional alloys and may be formed as a single layer or a multilayer.

상기 제1전극(91) 및 상기 제2전극(81)은 암(arm) 구조 또는 핑거(finger) 구조의 전류 확산 패턴이 더 형성될 수 있다. 상기 제1전극(91) 및 제2전극(81)은 오믹 접촉, 접착층, 본딩층의 특성을 갖는 금속으로 비 투광성으로 이루어질 수 있으며, 이에 대해 한정하지는 않는다. The first electrode 91 and the second electrode 81 may further have a current diffusion pattern of an arm structure or a finger structure. The first electrode 91 and the second electrode 81 may be made of a metal having the characteristics of an ohmic contact, an adhesive layer, and a bonding layer, and may not be transparent.

자외선 파장의 발광 소자(100)에서 상기 활성층(51)과 전자 차단층(61) 사이의 접촉 면적을 증가시켜 주어, 활성층(51)의 정공 주입 효율은 증가될 수 있고 발광 소자의 동작 전압은 낮추어 줄 수 있다.
The contact area between the active layer 51 and the electron blocking layer 61 is increased in the light emitting device 100 having the ultraviolet wavelength so that the hole injection efficiency of the active layer 51 can be increased and the operating voltage of the light emitting device is lowered You can give.

도 15는 실시 예에 따른 발광 소자 예컨대, 도 1의 발광 소자에 전극을 배치한 다른 예이다.15 is another example in which electrodes are arranged in the light emitting device according to the embodiment, for example, the light emitting device in Fig.

도 15를 참조하면, 발광 소자는 제1도전성 반도체층(41), 상기 제1도전성 반도체층(41) 상에 제1전극(91), 상기 제1도전성 반도체층(41) 아래에 활성층(51), 상기 활성층(51) 내에 복수의 홀(53), 상기 활성층(51) 상에 전자 차단층(61), 상기 홀(53) 내에 접촉부(63), 상기 전자 차단층(63) 아래에 제2도전성 반도체층(71)을 포함한다.15, a light emitting device includes a first conductive semiconductor layer 41, a first electrode 91 on the first conductive semiconductor layer 41, and an active layer 51 under the first conductive semiconductor layer 41. [ A plurality of holes 53 in the active layer 51; an electron blocking layer 61 on the active layer 51; a contact portion 63 in the hole 53; 2 conductive semiconductor layer (71).

실시 예는 상기 제2도전성 반도체층(71) 아래에 전류 블록킹층(161), 보호층(163) 및 제2전극(170)이 배치된다. 상기 전류 블록킹층(161)은 절연 재질 또는 저 전도성 재질일 수 있으며, 예컨대 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 적어도 하나를 포함하여 단층 또는 다층으로 형성될 수 있다. 상기 전류 블록킹층(161)은 상기 보호층(163)의 내측 영역에 적어도 하나 또는 복수개가 형성될 수 있다. The current blocking layer 161, the passivation layer 163, and the second electrode 170 are disposed under the second conductive semiconductor layer 71. The current blocking layer 161 may be made of an insulating material or a low conductive material and may include at least one of SiO 2 , SiO x , SiO x N y , Si 3 N 4 , Al 2 O 3 and TiO 2 , And may be formed in multiple layers. At least one or a plurality of the current blocking layers 161 may be formed in the inner region of the protective layer 163.

상기 전류 블록킹층(161)은 상기 제2도전성 반도체층(71) 위에 배치된 제1전극(91)과 수직 방향으로 오버랩되게 배치될 수 있다. 상기 전류 블록킹층(161)은 상기 제2전극(170)으로부터 공급되는 전류를 차단하여, 다른 경로로 확산시켜 줄 수 있다. The current blocking layer 161 may overlap the first electrode 91 disposed on the second conductive semiconductor layer 71 in the vertical direction. The current blocking layer 161 may cut off current supplied from the second electrode 170 and diffuse the current blocking layer 161 to another path.

상기 보호층(163)은 상기 제2도전성 반도체층(71)의 하면 에지(edge)를 따라 형성되며, 링 형상, 루프 형상 또는 프레임 형상으로 형성될 수 있다. 상기 보호층(163)은 전도성 재질 또는 절연성 재질을 포함할 수 있으며, 예컨대 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중 적어도 하나를 포함하여 단층 또는 다층으로 형성될 수 있다. 상기 보호층(163)의 내측부는 상기 제2도전성 반도체층(71) 아래에 배치되고, 외측부는 상기 반도체층들(41-71)의 측면보다 더 외측에 배치된다. The protective layer 163 is formed along the lower edge of the second conductive semiconductor layer 71 and may be formed in a ring shape, a loop shape, or a frame shape. The protective layer 163 may include a conductive material or an insulating material such as ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, SiO 2 , SiO x , SiO x N y , Si 3 N 4 , Al 2 O 3 , and TiO 2 , and may be formed as a single layer or a multilayer. The inner side of the protective layer 163 is disposed below the second conductive semiconductor layer 71 and the outer side of the protective layer 163 is located further outward than the side surfaces of the semiconductor layers 41-71.

상기 제2도전성 반도체층(71) 아래에 제2전극(170)이 형성될 수 있다. 상기 제2전극(170)은 복수의 전도층(165,167,169)을 포함할 수 있다.A second electrode 170 may be formed under the second conductive semiconductor layer 71. The second electrode 170 may include a plurality of conductive layers 165, 167, and 169.

상기 제2전극(170)은 접촉층(165), 반사층(167), 및 본딩층(169)을 포함한다. 상기 접촉층(165)은 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등과 같은 저 전도성 물질이거나 Ni, Ag의 금속을 이용하여 단층 또는 다층으로 형성될 수 있다. 상기 접촉층(165) 아래에 반사층(167)이 형성되며, 상기 반사층(167)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 그 조합으로 구성된 그룹으로부터 선택된 물질로 이루어진 적어도 하나의 층을 포함하는 구조로 단층 또는 다층으로 형성될 수 있다. 상기 반사층(167)은 상기 제2도전성 반도체층(71) 아래에 접촉될 수 있으며, 금속으로 오믹 접촉하거나 ITO와 같은 저 전도 물질로 오믹 접촉할 수 있으며, 이에 대해 한정하지는 않는다.The second electrode 170 includes a contact layer 165, a reflective layer 167, and a bonding layer 169. The contact layer 165 may be formed of a low conductive material such as ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, or ATO, or may be formed of single or multiple layers using metals such as Ni and Ag. A reflective layer 167 is formed under the contact layer 165 and the reflective layer 167 is formed of Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, And at least one layer made of a material selected from the group consisting of a single layer or a multilayer. The reflective layer 167 may be in contact with the second conductive semiconductor layer 71 and may be in ohmic contact with a metal or ohmic contact with a conductive material such as ITO.

상기 반사층(167) 아래에는 본딩층(169)이 형성되며, 상기 본딩층(169)은 베리어 금속 또는 본딩 금속으로 사용될 수 있으며, 그 물질은 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 및 Ta와 선택적인 합금 중에서 적어도 하나를 포함하여 단층 또는 다층으로 형성될 수 있다. A bonding layer 169 is formed under the reflection layer 167 and the bonding layer 169 may be used as a barrier metal or a bonding metal. The material may be Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag, and Ta and an optional alloy.

상기 본딩층(169) 아래에는 지지 부재(173)가 형성되며, 상기 지지 부재(173)는 금속 또는 반도체 재질의 전도성 부재로 형성될 수 있으며, 그 물질은 구리(Cu-copper), 금(Au-gold), 니켈(Ni-nickel), 몰리브덴(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC 등)와 같은 전도성 물질로 형성될 수 있다. 상기 지지부재(173)는 다른 예로서, 전도성 시트로 구현될 수 있다.A support member 173 is formed under the bonding layer 169 and the support member 173 may be formed of a conductive material made of a metal or a semiconductor material. The material may be copper (Cu), gold (e.g., Si, Ge, GaAs, ZnO, SiC, and the like), nickel (Ni), molybdenum (Mo), copper-tungsten . As another example, the support member 173 may be embodied as a conductive sheet.

여기서, 상기 도 1의 기판은 제거될 수 있다. 상기 성장 기판의 제거 방법은 물리적 방법(예: Laser lift off) 또는/및 화학적 방법(습식 에칭 등)으로 제거할 수 있으며, 상기 제1도전성 반도체층(41)을 노출시켜 준다. 상기 기판이 제거된 방향을 통해 아이솔레이션 에칭을 수행하여, 상기 제1도전성 반도체층(41) 상에 제1전극(91)을 형성하게 된다. Here, the substrate of FIG. 1 may be removed. The growth substrate may be removed by a physical method such as laser lift off or chemical method such as wet etching to expose the first conductive semiconductor layer 41. The first electrode 91 is formed on the first conductive semiconductor layer 41 by performing the isolation etching through the direction in which the substrate is removed.

상기 제1도전성 반도체층(117)의 상면에는 러프니스와 같은 광 추출 구조(47)로 형성될 수 있다. 이에 따라 반도체층(41-71) 위에 제1전극(181) 및 아래에 지지 부재(173)를 갖는 수직형 전극 구조를 갖는 발광 소자가 제공할 수 있다.
A light extraction structure 47 such as a roughness may be formed on the upper surface of the first conductive semiconductor layer 117. Accordingly, a light emitting device having a vertical electrode structure having the first electrode 181 and the supporting member 173 below the semiconductor layer 41-71 can be provided.

<발광소자 패키지>&Lt; Light emitting device package &

도 16는 도 14의 발광 소자를 갖는 발광 소자 패키지를 나타낸 측 단면도이다.16 is a side sectional view showing a light emitting device package having the light emitting element of Fig.

도 16을 참조하면, 발광 소자 패키지는 몸체(121)와, 상기 몸체(121)에 배치된 제1 리드전극(111) 및 제2 리드전극(113)과, 상기 몸체(121) 상에 배치되고 상기 제1 리드전극(111) 및 제2 리드전극(113)과 전기적으로 연결되는 실시 예에 따른 발광소자(100)와, 상기 발광소자(100) 상에 배치된 윈도우층(140)을 포함한다.16, the light emitting device package includes a body 121, a first lead electrode 111 and a second lead electrode 113 disposed on the body 121, and a second lead electrode 111 disposed on the body 121 A light emitting device 100 according to an embodiment electrically connected to the first lead electrode 111 and the second lead electrode 113 and a window layer 140 disposed on the light emitting device 100 .

상기 몸체(121)는 세라믹 재질을 포함하여 형성될 수 있다. 상기 몸체(121)는 상기 발광소자(100)의 주위에 경사면을 갖는 캐비티(125)을 제공할 수 있다. 상기 몸체(121)는 다른 예로서, 수지 재질을 포함할 수 있으며, 상기 캐비티(125)에 몰딩 부재가 배치될 수 있으며, 이에 대해 한정하지는 않는다.
The body 121 may include a ceramic material. The body 121 may provide a cavity 125 having an inclined surface around the light emitting device 100. As another example, the body 121 may include a resin material, and a molding member may be disposed in the cavity 125, but the present invention is not limited thereto.

상기 제1 리드전극(111) 및 제2 리드전극(113)은 서로 전기적으로 분리되며, 상기 발광소자(100)에 전원을 제공한다. 또한, 상기 제1 리드전극(111) 및 제2 리드전극(113)은 상기 캐비티(125)의 바닥에 배치될 수 있으며, 상기 발광소자(100)로부터 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광소자(100)로부터 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.The first lead electrode 111 and the second lead electrode 113 are electrically isolated from each other and provide power to the light emitting device 100. [ The first lead electrode 111 and the second lead electrode 113 may be disposed on the bottom of the cavity 125 and may reflect light generated from the light emitting device 100 to increase light efficiency And may discharge the heat generated from the light emitting device 100 to the outside.

상기 발광소자(100)의 상기 제2 리드전극(113) 위에 배치되고 상기 제1리드 전극(111)과 와이어(143)로 연결된다. 상기 발광소자(100)는 플립 칩 방식으로 배치될 수 있으며, 이에 대해 한정하지는 않는다. And is connected to the first lead electrode 111 by a wire 143. The first lead electrode 111 is connected to the second lead electrode 113 of the light emitting device 100 by a wire 143. The light emitting device 100 may be arranged in a flip chip manner, but the present invention is not limited thereto.

상기 윈도우층(140)은 상기 캐비티(125) 상에 배치될 수 있다. 상기 윈도우층(140)은 몸체(121)의 상면에 접착되거나 결합될 수 있다. 상기 윈도우층(140)은 글래스(glass) 재질 예컨대, 석영 글래스를 포함한다. 상기 윈도우층(140)은 발광 소자(100)로부터 방출된 광을 방출하게 된다. 상기 윈도우층(140)은 형광체층을 포함할 수 있으며, 이에 대해 한정하지는 않는다.
The window layer 140 may be disposed on the cavity 125. The window layer 140 may be bonded or bonded to the upper surface of the body 121. The window layer 140 includes a glass material such as quartz glass. The window layer 140 emits light emitted from the light emitting device 100. The window layer 140 may include a phosphor layer, but the present invention is not limited thereto.

실시 예에 따른 발광소자 또는 발광소자 패키지는 복수 개가 기판 위에 어레이될 수 있으며, 상기 발광소자 패키지의 광 경로 상에 광학 부재인 렌즈, 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광소자 패키지, 기판, 광학 부재는 라이트 유닛으로 기능할 수 있다. 상기 라이트 유닛은 탑뷰 또는 사이드 뷰 타입으로 구현되어, 휴대 단말기 및 노트북 컴퓨터 등의 표시 장치에 제공되거나, 조명장치 및 지시 장치 등에 다양하게 적용될 수 있다. 또 다른 실시 예는 상술한 실시 예들에 기재된 발광소자 또는 발광소자 패키지를 포함하는 조명 장치로 구현될 수 있다. 예를 들어, 조명 장치는 램프, 가로등, 전광판, 전조등을 포함할 수 있다.
A plurality of light emitting devices or light emitting device packages according to the embodiments may be arrayed on a substrate, and a lens, a light guide plate, a prism sheet, a diffusion sheet, etc., which are optical members, may be disposed on the light path of the light emitting device package. Such a light emitting device package, a substrate, and an optical member can function as a light unit. The light unit may be implemented as a top view or a side view type and may be provided in a display device such as a portable terminal and a notebook computer, or may be variously applied to a lighting device and a pointing device. Still another embodiment may be embodied as a lighting device including the light emitting device or the light emitting device package described in the above embodiments. For example, the lighting device may include a lamp, a streetlight, an electric signboard, and a headlight.

이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.The features, structures, effects and the like described in the embodiments are included in at least one embodiment of the present invention and are not necessarily limited to only one embodiment. Furthermore, the features, structures, effects and the like illustrated in the embodiments can be combined and modified by other persons skilled in the art to which the embodiments belong. Therefore, it should be understood that the present invention is not limited to these combinations and modifications.

또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is clearly understood that the same is by way of illustration and example only and is not to be taken by way of illustration, It can be seen that various modifications and applications are possible. For example, each component specifically shown in the embodiments can be modified and implemented. It is to be understood that all changes and modifications that come within the meaning and range of equivalency of the claims are therefore intended to be embraced therein.

21: 기판 31: 버퍼층
41: 제1도전성 반도체층 51: 활성층
53: 홀 61: 전자 차단층
63,64: 접촉부 71: 제2도전성 반도체층
91: 제1전극 81: 제2전극
21: substrate 31: buffer layer
41: first conductive semiconductor layer 51: active layer
53: hole 61: electron blocking layer
63, 64: contact portion 71: second conductive semiconductor layer
91: first electrode 81: second electrode

Claims (11)

제1도전성 반도체층;
상기 제1도전성 반도체층 상에 배치되며 복수의 우물층 및 복수의 장벽층을 갖는 활성층;
상기 활성층 위에 배치된 전자 차단층;
상기 전자 차단층 위에 배치된 제2도전성 반도체층;
상기 활성층 내에 배치된 복수의 홀;
상기 복수의 홀에 배치된 접촉부를 포함하며,
상기 접촉부는 전도성 반도체를 포함하며, 상기 복수의 우물층 및 복수의 장벽층에 접촉되는 발광 소자.
A first conductive semiconductor layer;
An active layer disposed on the first conductive semiconductor layer and having a plurality of well layers and a plurality of barrier layers;
An electron blocking layer disposed on the active layer;
A second conductive semiconductor layer disposed on the electron blocking layer;
A plurality of holes disposed in the active layer;
And a contact disposed in the plurality of holes,
Wherein the contact portion comprises a conductive semiconductor and is in contact with the plurality of well layers and the plurality of barrier layers.
제1항에 있어서,
상기 우물층, 상기 장벽층 및 상기 전자 차단층은 AlGaN계 반도체를 포함하는 발광 소자.
The method according to claim 1,
Wherein the well layer, the barrier layer, and the electron blocking layer comprise an AlGaN-based semiconductor.
제2항에 있어서,
상기 접촉부는 상기 전자 차단층으로부터 돌출되는 발광 소자.
3. The method of claim 2,
And the contact portion protrudes from the electron blocking layer.
제3항에 있어서,
상기 접촉부는 상기 제1도전성 반도체층에 접촉되거나 이격되는 발광 소자.
The method of claim 3,
And the contact portion is in contact with or spaced from the first conductive semiconductor layer.
제3항 또는 제4항에 있어서,
상기 접촉부와 상기 제1도전성 반도체층 사이에 배치된 절연층을 포함하는 발광 소자.
The method according to claim 3 or 4,
And an insulating layer disposed between the contact portion and the first conductive semiconductor layer.
제3항 또는 제4항에 있어서,
상기 홀의 바닥에는 상기 제1도전성 반도체층의 상면에 인접한 우물층 및 장벽층 중 어느 하나의 영역이 배치되며,
상기 접촉부의 바닥은 상기 우물층 및 장벽층 중 어느 하나의 영역과 접촉되는 발광 소자.
The method according to claim 3 or 4,
Wherein at least one of a well layer and a barrier layer adjacent to the upper surface of the first conductive semiconductor layer is disposed on the bottom of the hole,
And the bottom of the contact portion is in contact with any one of the well layer and the barrier layer.
제4항에 있어서,
상기 홀은 상기 제1도전성 반도체층의 상면보다 낮은 깊이로 배치되는 발광 소자.
5. The method of claim 4,
Wherein the hole is disposed at a lower depth than an upper surface of the first conductive semiconductor layer.
제1항 내지 제4항 중 어느 한 항에 있어서,
상기 복수의 홀 중 적어도 하나 또는 모두는 상부 너비가 하부 너비보다 넓은 발광 소자.
5. The method according to any one of claims 1 to 4,
Wherein at least one or both of the plurality of holes have an upper width larger than a lower width.
제3항에 있어서,
상기 제2도전성 반도체층은 상기 접촉부 상에 배치된 돌출부를 포함하는 발광 소자.
The method of claim 3,
And the second conductive semiconductor layer includes a protrusion disposed on the contact portion.
제1항 내지 제4항 중 어느 한 항에 있어서,
상기 제2도전성 반도체층 위에 배치된 전류 확산 패턴을 갖는 전극을 포함하며,
상기 전극은 상기 복수의 홀과 수직 방향으로 오버랩되지 않는 영역에 배치되는 발광 소자.
5. The method according to any one of claims 1 to 4,
And an electrode having a current diffusion pattern disposed on the second conductive semiconductor layer,
And the electrode is disposed in a region that does not overlap with the plurality of holes in the vertical direction.
캐비티를 갖는 몸체;
상기 캐비티 내에 배치된 제1항 내지 제3항 중 어느 한 항의 발광 소자;
상기 캐비티 상에 윈도우층을 포함하는 발광 소자 패키지.
A body having a cavity;
A light emitting element according to any one of claims 1 to 3 arranged in the cavity;
And a window layer on the cavity.
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* Cited by examiner, † Cited by third party
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