KR20160133401A - 고 레벨의 고조파를 차단하는 준-차동 rf 전력 증폭기 - Google Patents

고 레벨의 고조파를 차단하는 준-차동 rf 전력 증폭기 Download PDF

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Abstract

입력 포트 및 출력 포트를 가진 준-차동 증폭기(quasi-differential amplifier)가 개시된다. 증폭기는 입력 포트에 접속된 제1 포트, 제2 포트, 및 제3 포트를 가진 위상 시프터 네트워크를 갖는다. 제1 증폭기는 위상 시프터 네트워크의 제2 포트에 접속된 입력, 및 출력을 갖고, 제2 증폭기는 위상 시프터 네트워크의 제3 포트에 접속된 입력, 및 출력을 갖는다. 발룬 회로는 제1 증폭기의 출력에 접속된 제1 차동 포트, 제2 증폭기의 출력에 접속된 제2 차동 포트, 및 싱글-엔드 포트(single-ended port)를 포함한다. 출력 매칭 네트워크는 발룬 회로의 싱글-엔드 포트에 그리고 출력 포트에 접속된다.

Description

고 레벨의 고조파를 차단하는 준-차동 RF 전력 증폭기{QUASI-DIFFERENTIAL RF POWER AMPLIFIER WITH HIGH LEVEL OF HARMONICS REJECTION}
[관련 출원들의 상호 참조]
본 출원은 2013년 11월 13일자로 출원되고 제목이 "QUASI-DIFFERENTIAL RF POWER AMPLIFIER WITH HIGH LEVEL OF HARMONICS REJECTION"인 미국 가출원 번호 제61/903,506호와 관련되고 그것의 이득을 주장하며, 그 개시의 전체 내용이 본 명세서에 참조로 포함된다.
[연방정부 후원 연구/개발에 관한 진술]
해당 없음
[기술 분야]
본 개시는 일반적으로 라디오 주파수(RF) 회로 컴포넌트, 더 구체적으로는, 고 레벨의 고조파를 차단하는 준-차동 RF 전력 증폭기들과 관련된다.
[관련 기술]
RF 통신 시스템은 일반적으로 안테나에 의해 라디오 주파수 전자기파들로서 방사되는 신호들을 생성하는 송신기, 및 상대 원격 송신기에 의해 생성되고 안테나에 의해 검출된 전자기파들을 이용 가능한 신호로 변환하는 수신기로 구성된다. 출력 전력이 충분하지 않은 송신기 회로로 인해, 송신기는 전형적으로, 전력 증폭기들로서 지칭되는, 생성된 신호를 증폭하는데 전용인 부가적인 컴포넌트들에 접속된다. 마찬가지로, 수신기 회로는 전형적으로 수신 감도가 충분하지 않기 때문에, 저 잡음 증폭기들로서 지칭되는, 수신된 신호를 증폭하는데 전용인 부가적인 컴포넌트들이 있다.
증폭기 회로들/트랜지스터들의 일부 제한들은, 그의 출력들이 단일 부하(안테나)에 접속되는 다중 트랜지스터들의 이용을 좌우한다. 또한, 다중 안테나 신호들이 단일 증폭기 회로에 의해 증폭되는 상황들도 있다. 이러한 애플리케이션들 둘 다 전력 결합기를 수반하고, 본 기술 분야에서 알려진 그에 대한 다양한 방식들이 존재한다.
하나의 그러한 방식은 동-위상(in-phase) 전력 결합이며, 여기서, 동일 위상 및 진폭의 다중 신호들은, 전형적으로 안테나에 접속되기 전의 최종 스테이지에서, 단일 출력으로 결합된다. 그러나, 부하 전압 정상파 비율(voltage standing wave ratio, VSWR) 변동이 상이한 트랜지스터들에 동일하게 적용되는 것과 관련된 결점이 존재하여, 이용가능성을 제한한다. 특히, 상이한 트랜지스터 노드들에 걸친 고전압 스윙들이 수용할 수 없을 정도로 높아질 수 있다.
본 기술 분야에 알려진 다른 방식은 직교 결합이다. 하나의 변환예에서, 동일한 균형적 전력 증폭기들은 입력 직교 방향성 결합기뿐만 아니라 역으로 출력 직교 방향성 결합기에도 접속된다. 비록 부하 VSWR 변동이 트랜지스터들의 신뢰성에 작은 영향을 미치더라도, 소비 전류가 상당히 높고, 규정 요건들을 통과하기 위해 부가적인 고조파 차단 필터가 필요하다. 그러한 고조파 필터링은 동-위상 전력 결합 회로들에도 필요하다.
또 다른 방식은 탈-위상(out-of-phase) 전력 결합이며, 여기서, 차동 신호들이 동일하게 증폭되어 출력 발룬(output balun)에서 결합된다. 이 기법은 회로 내의 각각의 트랜지스터에 대한 전압 스윙 요건들을 완화하는 것으로 이해된다. 부가적으로, 신뢰성이 향상되고, 적절한 레벨의 짝수 번째 고조파 차단이 실현될 수 있다. 그러나, 기존의 탈-위상 전력 결합 회로는 회로 출력에서 홀수 번째 고조파 차단에 관하여 여전히 결점이 있다. 더욱이, 최적의 성능은 대칭적 레이아웃을 요구하거나, 또는 차동 회로의 라우팅이 필수적이며, 그와 함께 적절한 반도체 또는 다른 라미네이트 기판 상에서의 제조가 필요하다. 적절한 레벨의 짝수 번째 고조파 차단을 달성하기 위해, 입력 신호 불균형이 최소 레벨로 유지되어야 한다.
따라서, 기존의 구현들의 전술한 제한들을 극복하는 개선된 탈-위상 전력 결합 방식이 본 기술 분야에 필요하다. 또한, 고 레벨의 짝수 번째 고조파 및 홀수 번째 고조파 양측을 차단하는 준-차동 RF 전력 증폭기가 필요하다.
본 개시는 비-대칭적 발룬 회로를 이용하는 탈-위상 전력 결합에 관한 것이다. 고 레벨의 짝수 번째 고조파 및 홀수 번째 고조파 차단이 고려되고, 성분 값들 및 입력 신호 불균형들의 변동들은, 특히 부하 VSWR 변동들에 대한 강건성과 관련된, 회로 성능에 대해 거의 영향을 미치지 않을 것이다. 개시된 준-차동 RF 전력 증폭기는 선형 또는 비-선형 동작에 적합하고, 다른 RF 송수신기/프론트 엔드 회로 컴포넌트들과 함께 집적 회로에 구현된다.
본 개시의 일 실시예에 따르면, 발룬 회로(balun circuit)가 존재한다. 발룬 회로는 싱글-엔드 포트, 제1 차동 포트, 및 제2 차동 포트를 포함할 수 있다. 제1 결합 인덕터 및 제2 결합 인덕터의 쌍이 또한 존재할 수 있다. 제1 결합 인덕터는 제1 차동 포트 및 싱글-엔드 포트에 전기적으로 접속될 수 있다. 제2 결합 인덕터는 제2 차동 포트에 전기적으로 접속될 수 있다. 발룬 회로는 또한, 제1 결합 인덕터 및 제2 결합 인덕터에 전기적으로 접속되는 제1 커패시터를 가질 수 있다. 부가적으로, 발룬 회로는 제2 결합 인덕터에 전기적으로 접속되는 제2 커패시터를 가질 수 있다. 제2 커패시터에 직렬이고 전기적으로 결합된 접지 인덕터가 존재할 수 있다. 제1 차동 포트 및 제2 차동 포트에 공급되는 차동 신호는 싱글-엔드 포트로부터 출력되는 단일 신호로 변환될 수 있다. 싱글-엔드 포트의 공통 출력 임피던스는 제1 차동 포트 및 제2 차동 포트의 입력 임피던스로부터 변환될 수 있다.
본 개시의 다른 실시예는 준-차동 증폭기(quasi-differential amplifier)에 관한 것이다. 증폭기는 입력 포트 및 출력 포트를 포함할 수 있다. 입력 포트에 접속된 제1 포트, 제2 포트, 및 제3 포트를 갖는 위상 시프터 네트워크가 존재할 수 있다. 또한, 위상 시프터 네트워크의 제2 포트에 접속된 입력, 및 출력을 가진 제1 증폭기뿐만 아니라, 위상 시프터 네트워크의 제3 포트에 접속된 입력, 및 출력을 가진 제2 증폭기가 존재할 수 있다. 준-차동 증폭기는 제1 증폭기의 출력에 접속된 제1 차동 포트, 제2 증폭기의 출력에 접속된 제2 차동 포트, 및 싱글-엔드 포트를 가진 발룬 회로를 포함할 수 있다. 증폭기는 발룬 회로의 싱글-엔드 포트에 그리고 출력 포트에 접속될 수 있는 출력 매칭 네트워크를 더 포함할 수 있다.
발룬 회로 및 준-차동 증폭기는 아래의 상세한 설명을 참조하여 첨부 도면들과 함께 읽을 때 가장 잘 이해될 것이다.
본 명세서에 개시된 다양한 실시예들의 이들 및 다른 특징들 및 장점들은 아래의 설명 및 도면들을 고려하여 가장 잘 이해될 것이다.
도 1a는 본 개시의 일 실시예에 따른 발룬 회로의 개략도이다.
도 1b는 테스팅 구성에서 도 1a에 도시된 발룬 회로의 개략도이다.
도 2는, 균형적 포트 입력 반사 손실 및 출력 반사 손실이 상세화된, 동작 주파수 범위에 걸친 도 1b에 도시된 시뮬레이트된 테스트 구성 하에 평가된, 도 1a에 도시된 발룬 회로의 산란 파라미터들(S-파라미터들)을 도시하는 그래프이다.
도 3은, 도 1b에 도시된 시뮬레이트된 테스트 구성 하에 평가된, 도 1a에 도시된 발룬 회로의 균형적 포트들 및 출력 포트의 입력 및 출력 반사 손실을 도시하는 스미스(Smith) 차트이다.
도 4는, 도 1b에 도시된 시뮬레이트된 테스트 구성 하에 평가된, 도 1a에 도시된 발룬 회로의 다양한 노드들에서의 시뮬레이트된 시간 도메인 전압 파형들의 그래프이다.
도 5는, 도 1b에 도시된 시뮬레이트된 테스트 구성 하에 평가된, 도 1a에 도시된 발룬 회로의 다양한 노드들에서의 시뮬레이트된 시간 도메인 전류 파형들의 그래프이다.
도 6은 본 개시의 일 실시예에 따른 준-차동 증폭기 회로의 개략도이다.
도 7은 동작 주파수 범위에 걸쳐 도 6에 도시된 준-차동 증폭기 회로의 S-파라미터들을 도시하는 그래프이다.
도 8은 도 6에 도시된 준-차동 증폭기 회로의 입력 임피던스와 출력 임피던스 매칭을 도시하는 스미스(Smith) 차트이다.
도 9는, 스위프된 입력 전력 레벨들의 범위에 걸쳐 제2, 제3, 제4, 및 제5 고조파 신호 성분들의 출력과 함께, 입력 전력 레벨들의 스위프(sweep)에 걸친 전력 레벨들 및 이득을 플로팅하는 그래프이다.
도 10은 입력 전력 레벨들의 스위프에 걸쳐 DC 전류 레벨들을 플로팅하는 그래프이다.
도 11은 도 6에 도시된 준-차동 전력 증폭기 회로의 트랜지스터들에서의 시뮬레이트된 시간 도메인 전압 파형들의 그래프이다.
도 12는 도 6에 도시된 준-차동 전력 증폭기 회로의 트랜지스터들에서의 시뮬레이트된 시간 도메인 전류 파형들의 그래프이다.
도 13a 및 도 13b는 도 6에 도시된 준-차동 전력 증폭기 회로 내의 트랜지스터들에 대한 시뮬레이션 동적 부하 선 그래프들이며, 여기서 입력 전력이 두 개의 상이한 레벨들에서 고정되는 한편 부하 위상이 VSWR=10:1에서 0부터 360도까지 달라진다.
도 14는 도 6의 준-차동 전력 증폭기 회로에 대한 투톤 전력 스위프(two-tone power sweep)의 그래프이다.
도 15는 도 6의 준-차동 전력 증폭기 회로에 대한 투톤 DC 전류 스위프의 그래프이다.
도 16은 본 개시의 제2 실시예에 따른 준-차동 증폭기 회로의 개략도이다.
도 17은 동작 주파수 범위에 걸쳐 도 16에 도시된 준-차동 증폭기 회로의 소신호 S-파라미터들을 도시하는 그래프이다.
도 18은, 스위프된 입력 전력 레벨들의 범위에 걸쳐 제2, 제3, 제4, 및 제5 고조파 신호 성분들의 출력과 함께, 입력 전력 레벨들의 스위프에 걸친 전력 레벨들 및 이득을 플로팅하는 그래프이다.
도 19는 입력 전력 레벨들의 스위프에 걸친 DC 전류 레벨들을 플로팅하는 그래프이다.
도 20은 50-옴(Ohm) 부하를 가진 도 16에 도시된 준-차동 전력 증폭기 회로 내의 트랜지스터들에 대한 시뮬레이션 동적 부하 선 그래프이다.
도 21은 도 16의 준-차동 전력 증폭기 회로에 대한 투톤 전력 스위프의 그래프이다.
도 22는 도 16의 준-차동 전력 증폭기 회로에 대한 투톤 DC 전류 스위프의 그래프이다.
도 23a 내지 도 23c는, 2.4GHz, 2.45GHz, 및 2.5GHz 주파수들에서의 스위프된 입력 전력 레벨들의 범위에 걸쳐 제2, 제3, 제4, 및 제5 고조파 신호 성분들의 출력과 함께, 입력 전력 레벨들의 스위프에 걸친 전력 레벨들 및 이득을 플로팅하는 그래프들이다.
도 24a 내지 도 24c는, 상이한 제2 고조파 본드 와이어 인덕턴스 변동들이 -10%, 공칭, 및 +10%인 경우에, 도 16에 도시된 준-차동 증폭기 회로의 소신호 S-파라미터들을 도시하는 그래프들이다.
도 25a 내지 도 25c는, 상이한 발룬 접지 와이어 인덕턴스 변동들이 -10%, 공칭, 및 +10%인 경우에, 도 16에 도시된 준-차동 증폭기 회로의 소신호 S-파라미터들을 도시하는 그래프들이다.
도 26a 내지 도 26c는, 상이한 전력 증폭기 이미터 본드 와이어 인덕턴스 변동들이 -10%, 공칭, 및 +10%인 경우에, 도 16에 도시된 준-차동 증폭기 회로의 소신호 S-파라미터들을 도시하는 그래프들이다.
도 27a 내지 도 27c는, 상이한 입력 신호 위상 불균형 변동들이 -/+10도, 공칭(180도), 및 +/-10도인 경우에, 도 16에 도시된 준-차동 증폭기 회로의 소신호 S-파라미터들을 도시하는 그래프들이다.
도 28a 내지 도 28c는, 상이한 입력 신호 위상 불균형 변동들이 -/+30도, 공칭(180도), 및 +/-30도인 경우에, 도 16에 도시된 준-차동 증폭기 회로의 소신호 S-파라미터들을 도시하는 그래프들이다.
도 29a 내지 도 29c는, 상이한 입력 신호 진폭 불균형 변동들이 -/+0.5dB, 공칭(0dB), 및 +/-0.5dB인 경우에, 도 16에 도시된 준-차동 증폭기 회로의 소신호 S-파라미터들을 도시하는 그래프들이다.
도 30a 내지 도 30c는, 상이한 입력 신호 진폭 불균형 변동들이 -/+1.5dB, 공칭(0dB), 및 +/-1.5dB인 경우에, 도 16에 도시된 준-차동 증폭기 회로의 소신호 S-파라미터들을 도시하는 그래프들이다.
도 31a 내지 도 31c는, 상이한 진폭 불균형 변동들이 -/+1.5dB, 공칭(0dB), 및 +/-1.5dB인 경우에, 도 16에 도시된 준-차동 증폭기 회로의 제1 및 제2 증폭기들에서의 베이스 전압의 시간 도메인 전압 파형들을 도시하는 그래프들이다.
도 32a 내지 도 32c는, 상이한 위상 불균형 변동들이 -/+30도, 공칭(180도), 및 +/-30도인 경우에, 도 16에 도시된 준-차동 증폭기 회로의 제1 및 제2 증폭기들에서의 베이스 전압의 시간 도메인 전압 파형들을 도시하는 그래프들이다.
도 33a 내지 도 33c는, 상이한 콜렉터 바이어스 인덕터 변동들에 대한, 도 16에 도시된 준-차동 증폭기 회로의 소신호 S-파라미터들을 도시하는 그래프들이다.
도 34a 내지 도 34c는, 상이한 베이스 바이어스 인덕터 변동들에 대한, 도 16에 도시된 준-차동 증폭기 회로의 소신호 S-파라미터들을 도시하는 그래프들이다.
도 35a 내지 도 35c는, 상이한 콜렉터 인덕터 값들에 대한, 도 16에 도시된 준-차동 증폭기 회로의 소신호 S-파라미터들을 도시하는 그래프들이다.
도 36a 내지 도 36c는, 상이한 베이스 인덕터 값들에 대한, 도 16에 도시된 준-차동 증폭기 회로의 소신호 S-파라미터들을 도시하는 그래프들이다.
도 37a 내지 도 37c는, 상이한 발룬 확장 값들에 대한, 도 16에 도시된 준-차동 증폭기 회로의 소신호 S-파라미터들을 도시하는 그래프들이다.
공통적인 참조 번호들이 동일한 요소들을 지시하기 위해 도면들 및 상세한 설명 전체에 걸쳐 사용된다.
본 개시는 라디오 주파수(RF) 전력 증폭기들의 다양한 실시예를 포함한다. 첨부된 도면들과 관련하여 아래 진술되는 상세한 설명은 이들 회로의 몇몇 현재 고려되는 실시예들에 대한 설명으로서 의도되며, 개시된 발명이 개발되거나 활용될 수 있는 유일한 형태를 나타내고자 하는 것이 아니다. 설명은 예시된 실시예들과 관련하여 기능들 및 특징들을 진술한다. 그러나, 동일하거나 등가의 기능들이 본 개시의 범위 내에 포함되도록 또한 의도되는 상이한 실시예들에 의해 달성될 수 있다는 것이 이해될 것이다. 제1 및 제2 등과 같은 관계 용어들의 사용은 단지 하나의 엔티티를 다른 엔티티와 구별하기 위해 이용될 수 있고 반드시 그러한 엔티티들 사이에 임의의 실제의 그러한 관계 또는 순서를 요구하거나 암시할 필요는 없다는 것 또한 이해된다.
도 1a는 본 개시의 준-차동 RF 전력 증폭기와 관련하여 활용될 수 있는 발룬 회로(10)의 일 실시예를 예시한다. 발룬 회로(10)는, 싱글-엔드 포트(single-ended port)(14)뿐만 아니라, 제1 차동 포트(12a)와 제2 차동 포트(12b)를 포함하는, 차동 포트들(12)에 의해 일반적으로 정의된다. 또한, 제1 인덕터(L1) 및 제2 인덕터(L2)를 포함하는 결합 인덕터들의 쌍이 있다. 제1 인덕터(L1)의 제1 노드가 제1 차동 포트(12a)에 전기적으로 접속되는 한편, 제1 인덕터(L1)의 제2 노드가 싱글-엔드 포트(14)에 전기적으로 접속된다. 제2 인덕터(L2)의 제1 노드가 제2 차동 포트(12b)에 전기적으로 접속된다. 접지 인덕터(L3)가 커패시터(C2)와 직렬로 접속되고, 커패시터(C2)는 또한 제2 인덕터(L2)의 제2 노드에 전기적으로 접속된다. 제2 차동 포트(12b)뿐만 아니라 제2 인덕터(L2)의 제1 노드, 그리고 싱글-엔드 포트(14)뿐만 아니라 제1 인덕터(L1)의 제2 노드에 접속된 커패시터(C1)가 있다. 전술한 컴포넌트들의 특정 값들은 아래 더욱 상세히 설명된 성능 특성에 대응하도록 선택될 수 있다.
발룬 회로(10)는 차동 포트들(12)에 인가된 차동 신호를 싱글-엔드 포트(14) 상의 출력으로 변환시키는 것으로 이해된다. 또한, 발룬 회로(10)는 차동 포트들(12)에서의 입력 임피던스를 싱글-엔드 포트(14)에서의 상이한 출력 임피던스로 변환한다. 하나의 차동 포트(12)에서의 싱글-엔드 임피던스는 또 다른 포트에서의 싱글-엔드 임피던스와 상이할 수 있다.
도 2의 그래프는, 도 1b에 제시된 예시적인 시뮬레이트된 테스트 구성으로 예시된, 발룬 회로(10)의 산란 파라미터들(S-파라미터들)을 도시한다. 더욱 구체적으로는, 3dB 전력 스플리터(44)에 접속된 싱글-엔드 포트(11)가 있다. 2개의 스플리트 포트가 있고, 그 중 하나의 스플리트 포트가 제1 차동 포트(12a)에 접속되고, 다른 스플리트 포트는 180도 위상 시프터(46)에 접속되어 결국 제2 차동 포트(12b)에 접속된다. 다음과 같은 그래프와 차트의 포트-1에 대한 언급은 싱글-엔드 포트(11)를 지칭하는 것으로 이해되는 한편, 포트-2는 싱글-엔드 포트(14)를 지칭한다.
제1 플롯(16a)은 입력에 대한 입력 반사 손실(input return loss) S11에 대한 것인 한편, 제2 플롯(16b)은 출력에 대한 출력 반사 손실(output return loss) S22에 대한 것이다. 또한, 제3 플롯(16c)과 제4 플롯(16d)은 입력 포트와 출력 포트 사이의 삽입 손실에 대한 것이다. 또한, 도 3의 스미스 차트(Smith chart)는 도 1b의 시뮬레이트된 테스트 구성에서 도시된 바와 같은 발룬 회로(10)의 입력 및 출력 반사 손실들, S11 및 S22을 각각 제1 플롯(18a) 및 제2 플롯(18b)으로서 플로팅한다. 도시된 바와 같이, (2GHz 산업-과학-의료/ISM 대역에 대응하는) 2.45GHz의 예시적인 중심 동작 주파수에서, 발룬 회로(10)는 차동 포트들(12)에서의 입력 차동 임피던스를 14옴으로 선택하고, 싱글-엔드 포트(14)에서의 출력 임피던스를 10옴으로 선택하여 양호한 매칭 특성을 보인다. 더욱 구체적으로는, 제1 및 제2 차동 포트들(12a, 12b) 각각은 싱글-엔드 트랜지스터 스테이지에 의해 7옴에서 로드되고, 10옴 공통 부하로 변환될 수 있다. 발룬 회로(10)와 연관된 일부 신호 손실이 있는 것으로 이해되고, 10옴으로부터 50옴 부하로의 나머지 변환이 있더라도, 손실은 더 적다.
차동 포트들(12)로의 입력 신호는 바람직하게는 일부 특성들을 충족시킨다. 입력 전류뿐만 아니라 입력 전압의 위상 불균형은 바람직하게는 가능한 한 낮은 것으로 튜닝된다. 일 실시예에서, 위상 불균형은 5도 미만이다. 또한, 차동 포트들(12) 각각에서의 전압 및 전류 레벨들이 동일할 필요는 없지만, 입력 신호에 의해 전달된 전체 전력 레벨이 가능한 한 서로 근접해야 한다. 바람직하게는, 차동 포트들(12) 각각에서의 전력 레벨의 차이는 10% 미만이다.
도 4 및 도 5의 그래프들은, 고정된 주파수 및 입력 전력이 주어질 때, 도 1b에 도시된 시뮬레이트된 테스트 구성 하에 평가된 바와 같은, 발룬 회로(10)의 다양한 노드에서의 시간-도메인 전압 및 전류 파형들을 각각 플로팅한다. 도시된 예에서, 주파수는 2.45GHz인 한편, 입력 전력은 +10dBm이다. 도 4의 그래프는 제1 차동 포트(12a)에서의 전압 신호의 제1 플롯(20a), 그리고 제2 차동 포트(12b)에서의 전압 신호의 제2 플롯(20b)을 포함한다. 유사하게, 도 5의 그래프는 제1 차동 포트(12a)에서의 전류 신호의 제1 플롯(22a), 그리고 제2 차동 포트(12b)에서의 전류 신호의 제2 플롯(22b)을 포함한다. 예시된 바와 같이, 제1 차동 포트(12a)와 제2 차동 포트(12b) 사이에, 대략 1.36 - 제1 차동 포트(12a)의 피크 전압 0.23045V에 대한, 제2 차동 포트(12b)의 피크 전압 0.31834V - 의 상당한 전압 진폭 불균형이 있다. 대략 1.4385 - 제1 차동 포트(12a)에서의 피크 전류 43.41mA, 및 제2 차동 포트(12b)에서의 피크 전류 30.177mA - 의 상당한 전류 진폭 불균형도 있다. 위상의 불균형은 비교적 최소이다.
전압 및 전류에 관한 진폭 불균형이 높지만, 입력 전력 불균형은 높지 않다. 예를 들어,
Figure pct00001
, 또는
Figure pct00002
에 의해 주어지는 제1 차동 포트(12a)에서의 전력은 5.002mW이다. 또한, 제2 차동 포트(12b)에서의 전력, 예를 들어,
Figure pct00003
은 4.803mW 이다. 차동 포트(12)에서의 전체 전력, 예를 들어, 5.002mW + 4.8033mW은 9.805mW 또는 9.914dBm이다. 따라서, 10dBm의 입력 전력이 주어질 때, 이것은 0.1dBm 미만의 입력 전력 손실에 이른다. 이것은 발룬 회로(10)의 작은 임피던스 미스매치에 기인하는 것으로 이해된다.
아래 더욱 상세히 기술되는 바와 같은 다양한 실시예에 따르면, 발룬 회로(10)는 신호를 결합하기 위해 차동 증폭기들과 활용될 수 있다. 도 6의 개략도를 참조하면, 발룬 회로(10)는 본 개시의 일 실시예에 따라서 준-차동 증폭기 회로(24)에 통합된다. 일반적으로, 회로(24)는 예를 들어, 송신기로부터 입력 신호를 수신하는 RF 입력 포트(26)를 포함한다. 일부 구성에서, 송신기는 차동 포트들을 가질 수 있다. 송신기가 싱글-엔드 포트를 갖는다면, 3dB 전력 스플리터와 180도 위상 시프터가 본 개시의 다양한 실시예에 따라서 활용된다. 회로(24)는 또한 안테나에 접속될 수 있는 RF 출력 포트(28)를 포함한다. 준-차동 증폭기 회로(24)는 전술한 발룬 회로(10), 위상 시프터 네트워크(30), 제1 증폭기(32), 제2 증폭기(34) 및 출력 매칭 네트워크(36)를 포함하여, 여러 주요 기능 블록으로 구성된다. 또한, 제1 증폭기(32)와 제2 증폭기(34) 양측에 접속되는 베이스 바이어스 네트워크(38)와 콜렉터 바이어스 네트워크(40)가 있다.
회로(24)의 일 실시예는 그것의 콜렉터가 증폭기 상호접속 인덕터(L2-1)를 통하여 발룬 회로(10)의 제1 차동 포트(12a)에 접속되는 제1 증폭기(32)에서의 트랜지스터(Q1)를 활용한다. 게다가, 제2 증폭기(34)는 트랜지스터(Q2)를 포함하고, 그것의 콜렉터가 유사하게 증폭기 상호접속 인덕터(L2-2)를 통하여 발룬 회로(10), 특히, 그의 제2 차동 포트(12b)에 접속되어 있다. 인덕터들(L2-1 및 L2-2) 양측은 작은 값 온-다이 인덕터, 또는 짧은 상호접속 금속 트레이스인 것으로 이해된다.
바이폴라 접합 트랜지스터들(Q1, Q2)이 개시된 실시예에서 고려되지만, 이것이 단지 예로서 한정이 아님을 인식할 것이다. 전계 효과 트랜지스터들과 같은 임의의 다른 적절한 트랜지스터 유형이 본 개시의 범위에서 벗어나지 않고 대체될 수 있다. 이와 관련하여, 트랜지스터의 베이스, 콜렉터, 및 이미터에 대해 언급되지만, 개시된 바이폴라 접합 트랜지스터들을 전계 효과 트랜지스터들로 대체할 경우, 각각 게이트, 소스, 및 드레인에 대한 언급으로 대체함으로써 달성된다는 것이 이해될 것이다. 또한, 제1 증폭기(32)와 제2 증폭기(34)는 도시된 단일 트랜지스터 구성들로 제한될 필요가 없고, 캐스코드 구조들과 같은 다른 구성들이 또한 활용될 수 있다. 준-차동 증폭기 회로(24)의 다른 컴포넌트들과 함께, 트랜지스터들(Q1 및 Q2)은 단일 반도체 다이 상에, 또는 개별 컴포넌트들로 구현될 수 있다. 또한, 갈륨 비소(GaAs), 실리콘, 바이폴라 접합, 이종접합 바이폴라(HBT), 금속 반도체 전계 효과(MESFET), 금속 산화물 반도체 전계 효과(MOSFET) 및 다른 것들과 같은 다양한 상이한 반도체 기술이 제조에서 활용될 수 있다.
인덕터(L2-2) 이외에, 트랜지스터(Q2)의 콜렉터는 인덕터(L7)와 커패시터(C5)로 이루어진 보상 네트워크(42)와 직렬로 제2 차동 포트(12b)에 접속된다. 보상 네트워크(42)는 제3 고조파 주파수 성분들을 차단하기 위해 튜닝되는 것으로 이해된다. 제3 고조파의 바람직한 차단 레벨은 60 내지 70dB보다 더 크다. 이러한 성분들은 또한 트랜지스터들(Q1 및 Q2) 양측이 전류 및 전압에 관하여 균형을 이루도록 부가적인 임피던스 매칭 기능을 제공한다.
위에 나타낸 바와 같이, 발룬 회로(10)는 공통 출력 매칭 네트워크(36)에 접속되는 싱글-엔드 포트(14)를 가지고 있다. 출력 매칭 네트워크(36)는 RF 출력 포트(28)를 통해, 예로서 50옴의 임피던스를 갖는 부하에 접속된다. 더욱 상세하게, 출력 매칭 네트워크(36)는 미리 정의된 값으로부터 50옴의 부하 임피던스로 임피던스 변환을 제공하기 위해 인덕터들(L4, L5, 및 L6)과 커패시터들(C3 및 C4)을 포함할 수 있다. 일 실시예에 따르면, 미리 정의된 임피던스는 10옴일 수 있다. 출력 매칭 네트워크(36)의 특정한 컴포넌트들, 특히, 인덕터들(L4 및 L5)과 커패시터(C3)의 값들은 제2 고조파 주파수 성분의 차단을 최대화하도록 튜닝된다. 바람직하게는, 제2 고조파의 차단은 60 내지 70dB보다 더 크다.
콜렉터 바이어스 네트워크(40)는 트랜지스터들(Q1, Q2)의 콜렉터들 양측에, 구체적으로는, 증폭기 상호접속 인덕터들(L2-1 및 L2-2)에 각각 접속된다. 콜렉터 바이어스 네트워크(40)는 RF 디커플링 커패시터(C8)뿐만 아니라, 공통 바이어스 서플라이(V2)를 포함한다. 결합 인덕터들(L5-1 및 L5-2)의 쌍이 있는데, 인덕터(L5-1)는 인덕터(L2-1)/트랜지스터(Q1)의 콜렉터에 접속되고, 인덕터(L5-2)는 인덕터(L2-2)/트랜지스터(Q2)의 콜렉터에 접속된다. 결합 인덕터들(L5-1 및 L5-2)은 트랜지스터들(Q1, Q2)의 콜렉터들과 회로의 나머지 사이에 부가적인 임피던스 매칭을 제공하는 것으로 이해된다. 또한, 이러한 인덕터들은 트랜지스터들로부터 출력된 신호의 균형을 맞추는 기능을 하고, 다른 회로 컴포넌트들에서의 변동, 제조 프로세스로 인한 편차, 물리적 레이아웃 등을 보상하도록 튜닝될 수 있다.
RF 입력 포트(26)에 인가된 입력 신호는 제1 증폭기(32)에 전달되는 제1 스플리트 신호, 그리고 제2 증폭기(34)에 전달되는 제2 스플리트 신호로 분리된다. 제2 스플리트 신호는 또한 제1 스플리트 신호에 대하여 180도 위상 시프트된다. 이러한 스플리팅 및 위상 시프팅은 스플리터(44) 및 시프터(46)를 포함하는 전술한 위상 시프터 네트워크(30)에 의해서 달성된다. 스플리터(44)는 RF 입력 포트(26)가 접속되는 제1 포트(44a), 제2 포트(44b) 및 제3 포트(44c)를 가진 종래의 3dB 스플리터(이를테면, 윌킨슨 타입(Wilkinson type) 등)인 것으로 이해된다. 제2 포트(44b)는 커패시터(C1-1) 및 인덕터(L1-1)를 거쳐서 제1 증폭기(32)의 입력, 그리고 구체적으로 트랜지스터(Q1)의 베이스에 접속된다. 제3 포트(44c)는 시프터(46)의 입력에 접속되고, 커패시터(C1-2) 및 인덕터(L1-2)를 거쳐서 제2 증폭기(34), 즉, 트랜지스터(Q2)의 베이스에 전달된다.
또한, 인덕터들(L1-1 및 L1-2)은 작은 값 온-다이 인덕터들, 또는 짧은 상호접속 금속 트레이스들인 것으로 이해된다. 커패시터들(C1-1 및 C1-2)은 RF 입력 포트(26)에 대해 각각의 증폭기들(32, 34)을 임피던스 매칭하기 위해 선택된다. 이러한 맥락에서, 트랜지스터들(Q1, Q2)의 각각의 이미터들에 접속된 접지 인덕터들(L3-1 및 L3-2)은 입력 신호 소스에 대한 부가적인 임피던스 매칭을 위해 튜닝된 작은 값들을 갖는다.
트랜지스터들(Q1, Q2)의 베이스들 각각은 베이스 바이어스 네트워크(38)에 접속되고, 전압 소스(V1)로부터 제어 신호를 제공하여 트랜지스터들(Q1, Q2)을 인에이블 및 디스에이블한다. 전압 소스(V1)는 트랜지스터들(Q1, Q2)을 통하여 적절한 전류 레벨을 설정하는 저항기(R1)를 거쳐서 결합 인덕터들(L4-1 및 L4-2)의 따른 쌍에 접속된다. RF 디커플링 커패시터(C7)도 저항기(R1)에 접속된다. 결합 인덕터(L4-1)는 트랜지스터(Q1)의 베이스, 그리고 구체적으로, 커패시터(C1-1)와 인덕터(L1-1) 사이의 접합에 접속된다. 결합 인덕터들(L4-1 및 L4-2)은 트랜지스터들(Q1, Q2)의 베이스들과 회로의 나머지 사이에 부가적인 임피던스 매칭을 제공한다. 이러한 인덕터들은 또한 트랜지스터들로의 입력 신호의 균형을 맞추는 기능을 하고, 다른 회로 컴포넌트들에서의 변동, 제조 프로세스로 인한 편차, 물리적 레이아웃 등을 보상하도록 튜닝될 수 있다. 일 구현에서, 결합 인덕터들(L4-1 및 L4-2)(뿐만 아니라 콜렉터 바이어스 네트워크(40)의 전술한 결합 인덕터들(L5-1 및 L5-1))은 온-다이로 구현될 수 있고, 따라서, 낮은 풋프린트를 갖고, 전체 다이 크기의 축소를 허용한다. 베이스 바이어스 네트워크(38)는 또한 결합 인덕터들(L4-1 및 L4-2)에 걸쳐서 접속된 커패시터(C6)를 포함하고, 입력 신호 소스와의 임피던스 매칭에 사용된다. 베이스 바이어스 네트워크(38)는 선형 애플리케이션에서 변조된 신호에 대한 기저대역 성분들의 단락(shorting)을 허용하고, 이것은 전력 증폭기 체인의 전체 선형성을 향상시킨다. 베이스 바이어스 네트워크(38)의 특정한 구성이 설명되었지만, 전류 미러 아키텍처 등과 같은 대안들이 본 개시에서 벗어나지 않고 쉽게 대체될 수 있다.
준-차동 증폭기 회로(24)는 일반적으로 임피던스 변환을 가진 탈-위상(out-of-phase) 증폭기 결합 네트워크를 특징으로 할 수 있다. 또한, 단일 입력 신호가 스플리트되고 별개로 증폭된다. 2개의 별개의 신호의 전력은 낮은 임피던스 레벨에서 결합되고, 임피던스는 출력 전에 최종 스테이지에서 50옴 부하로 매칭된다. 아래 더욱 상세히 예시되고 설명된 바와 같이, 준-차동 증폭기 회로(24)는 비선형 및 선형 애플리케이션들 둘 다에 적합한 것으로 고려된다. 증폭기 회로(24)의 전술한 특징들에 기인하여 강건성이 다양하게 향상된다. 예를 들어, 크게 달라지는 부하 임피던스의 경우에도, 트랜지스터들(Q1 및 Q2)에 걸친 콜렉터-이미터 전압 변동은 최소이다. 게다가, 컴포넌트 값들, 조립, 신호 라우팅 등에서의 변동에 부분적으로 기인하는 출력 신호 파라미터들에서의 변동은 위에서 설명된 부가적인 균형화 회로 컴포넌트들에 의해 최소화될 수 있다.
도 7의 그래프는 본 개시의 준-차동 증폭기 회로(24)의 작은 신호 S-파라미터들을 예시한다. 도시된 바와 같이, S11의 제1 플롯(48a), 입력 반사 계수, S22의 제2 플롯(48b), 출력 반사 계수뿐만 아니라 포워드 이득(forward gain) S21의 제3 플롯(48c) 및 리버스 이득(reverse gain) S12의 제4 플롯(48d)이 있다. 시뮬레이트된 예에서, 입력 신호는 WiFi 통신을 위해 활용된 2.4 내지 2.5GHz 대역에서의 RF 신호이고, 바이어스 서플라이 전압은 3.3V이다. 중심 동작 주파수에서, 포워드 이득은 최대화되는 한편, 입력 및 출력 반사 계수들은 최소화된다. 9옴의 입력 신호 소스 임피던스 및 50옴의 출력 임피던스의 경우, 도 8의 스미스 차트는 중심 동작 주파수에서 도 6에 도시된 준-차동 증폭기 회로(24)에 대한 입력 및 출력 임피던스 매칭을 도시하는 S11 및 S22를 플로팅한다.
회로(24)는 제3 플롯(48c)(포워드 이득)과 제4 플롯(48d)(리버스 이득) 둘 다의 제1 차단 영역(47a)에 도시된 바와 같이 ~4.9GHz 범위에서 제2 고조파 성분을 차단한다. 또한, 회로(24)는 제3 플롯(48c)과 제4 플롯(48d)의 제2 차단 영역4u7b)에 도시된 바와 같이 ~7.4GHz 범위에서 제3 고조파 성분을 차단한다.
도 9의 그래프는 입력 전력 레벨들의 범위에 걸쳐 준-차동 증폭기 회로(24)로부터의 출력, 및 그의 성분들을 도시한다. 상이한 입력 전력 레벨들은 x-축에 대응하고, 제1 플롯(50a)은 출력 전력을 도시하고, 제2 플롯(50b)은 포워드 이득을 도시한다. 예시된 바와 같이, 1dB 압축점(P1dB)은 WiFi 전력 증폭기 구현들에 적합한 큰 선형 전력 레벨에 대응하는 24.3dBm이다. 제3 플롯(50c)은 제2 고조파 신호 성분들의 전력 레벨이고, 제4 플롯(50d)은 제3 고조파 신호 성분의 전력 레벨이고, 제5 플롯(50e)은 제4 고조파 신호 성분의 전력 레벨이고, 제6 플롯(50f)은 제5 고조파 신호 성분의 전력 레벨이고, 각각 dBm으로 주어진다. (미국 연방 통신 위원회에 의해 설정되는 바와 같은) -41.3dBm/MHz 스퓨리어스 방출 한계의 상수 한계(constant limit) 또한 플로팅된다. 제2 및 제3 고조파 신호 성분들은 17dBm의 최대 선형 전력을 포함하여, 전체 입력 전력 범위에 대해 -60dBm 아래인 있을 것으로 예상된다. 게다가, 제5 고조파 신호 성분은 동일한 선형 전력 레벨에 대해 -55dBm 아래 있을 것으로 예상된다. 도 10의 그래프는 입력 전력 레벨들의 동일한 범위에 걸쳐 DC 소비 전류를 예시하고, 동작 파라미터들이 기존의 싱글-엔드 솔루션들과 동일하다는 것을 도시한다.
준-차동 증폭기 회로(24)의 일 실시예에서, 제4 고조파 신호 성분은 전술한 -41.3dBm/MHz 한계에 접근한다. RF 출력 포트(28)와 안테나에 접속된 컴포넌트에 추가적인 제4 고조파 차단을 통합시키는 것이 가능할 것이다. 게다가, 안테나 자체는 고유한 제4 고조파 차단 특성을 가질 수 있다. 규정 제한이 dBm/MHz의 견지에서 지정되기 때문에, 시그널링 방식의 상세는 추가적인 제4 고조파 차단을 요구하지 않을 수도 있다. 예를 들어, 지정된 전력 레벨에서도, WiFi의 것들과 같은 광대역 출력 신호는 제4 고조파 출력 제한에 접근하지 않을 수도 있다. 어쨌든, 1dB 압축점까지의 모든 고조파 신호 성분의 차단은, 특히, WiFi 신호에 대하여, 이러한 한계의 훨씬 아래이다.
도 11 및 도 12의 그래프들은 전력 증폭기 회로(24)의 입력에서 +10dBm의 전력을 가진 2.45GHz에서의 시뮬레이트된 입력 신호에 대한 시간 도메인에서의 전압 및 전류 파형들의 플롯들이다. 도 11과 관련하여, 제1 플롯(52a)은 트랜지스터(Q1)의 콜렉터-이미터 전압에 대한 것인 한편, 제2 플롯(52b)은 트랜지스터(Q2)의 콜렉터-이미터 전압에 대한 것이다. 이러한 맥락에서, 도 12와 관련하여, 제1 플롯(54a)은 트랜지스터(Q1)의 콜렉터 전류에 대한 것이고, 제2 플롯(54b)은 트랜지스터(Q2)의 콜렉터 전류에 대한 것이다. 큰 전압 및 전류 진폭 불균형에도 불구하고, 트랜지스터들(Q1 및 Q2) 각각에 대한 전압 및 전류의 특정 레벨들뿐만 아니라, 전압 및 전류 형상들은 유사하다. 그러므로, 회로(24)는 적절한 출력 신호 결합 회로를 포함하는 실제 차동 증폭기와 비슷한 것으로 생각된다.
도 13a 및 도 13b는 각각 2.45GHz 중심 동작 주파수에서, 10dBm 및 18dBm의 입력 전력에 대한 트랜지스터들(Q1 및 Q2)의 콜렉터와 이미터 사이의 동적 부하선 그래프들이다. 더욱 상세히, 도 13a에 도시된 시뮬레이션은 802.11G/n/ac과 같은 대략 17dBm의 선형성이 높은 데이터 레이트 WiFi 신호인 한편, 도 13b에 도시된 시뮬레이션은 802.11b와 같은 대략 24dBm의 낮은 데이터 레이트 WiFi 신호이다. 부하 위상 - 여기서, 전압 정재파비(voltage standing wave ratio; VSWR)는 10:1임 - 이 0도에서 360도로 달라지는 동안, 트랜지스터들(Q1 및 Q2)의 콜렉터-이미터 터미널들 사이에서 상이한 절대 최대 전압 진폭은 50옴 부하와 비교할 때 더 높은 20% 미만이다. 도 13a와 도 13b의 그래프들은 각각 30도 스텝의 부하 위상을 플로팅한다. 반면에, 싱글-엔드 증폭기에서, 동일한 부하 VSWR 변동은 본 개시의 증폭기 회로(24)에서, 트랜지스터의 콜렉터와 이미터 사이의 전압을 쉽게 두 배로 할 수 있고, 트랜지스터 터미널들에 걸친 최대 전압은 실질적으로 감소된다. 따라서, 전력 증폭기의 신뢰성이 향상된다.
도 14의 그래프는 준-차동 증폭기 회로(24)의 다중 주파수 입력 전력 스위프를 나타낸다. 입력 주파수들 또는 톤들은 6MHz로 분리된 반송파 신호를 갖고, dBm 단위의 3차 변조 왜곡 전력이 그래프 상에 플로팅된다. WiFi(802.11g/n) 직교 주파수 분할 다중화(OFDM)에 대한 최대 선형 전력은 시뮬레이션에 도시된 바와 같이 19dBm보다 더 큰 것으로 이해된다. 게다가, 도 15의 그래프에 도시된 바와 같이, 전체 전류 소비는 20.6dBm의 선형 출력 전력에서 123.6mA이다.
상기에 간략하게 언급된 바와 같이, 도 6에 도시된 준-차동 증폭기 회로(24)는 추가적 개선으로부터 이익을 얻을 수 있는 제4 및 제5 고조파 차단 특성을 보인다. 도 16은 이를 위해 고려되는 또 다른 실시예(56)를 나타낸다. 또한, 준-차동 증폭기 회로(56)는 일반적으로 RF 입력 포트(26) 및 RF 출력 포트(28)로 구성된다. 또한, 입력 신호를 2개의 신호 - 그 중 하나는 180도 탈-위상임 - 로 스플리트하는 동일 위상 시프터 네트워크(30)가 통합된다. 각각 트랜지스터들(Q1 및 Q2)로 일반적으로 구성되는 동일한 제1 증폭기(32) 및 제2 증폭기(34)는 위상 시프터 네트워크(30)로부터의 2개의 출력에 접속된다. 콜렉터 바이어스 네트워크(40)와 마찬가지로, 베이스 바이어스 네트워크(38)는 동일하고, 증폭기들(32, 34) 각각에 접속된다. 제1 증폭기(32)의 출력(트랜지스터(Q1)의 콜렉터)은 동등하게 구성된 발룬 회로(10), 그리고 구체적으로, 그의 제1 차동 포트(12a)에 접속된다. 제2 증폭기(34)의 출력(트랜지스터(Q2)의 콜렉터)은 동일 보상 네트워크(42)를 거쳐서 발룬 회로의 제2 차동 포트(12b)에 접속된다.
발룬 회로(10)의 싱글-엔드 포트(14)는 이전에 기술된 실시예에서와 같이 출력 매칭 네트워크(36)에 접속되고, 그것의 출력은 결국 RF 출력 포트(28)에 접속된다. 그러나, 인덕터(L4)에 병렬로 커패시터(C9)를 접속시키는 것으로 구성되는, 출력 매칭 네트워크(36)에 대한 수정이 있다. 인덕터(L4)와 함께, 커패시터(C9)는 제4 고조파 신호 성분을 차단하기 위해 튜닝된다. 이러한 맥락에서, 제5 고조파 신호 성분을 차단하기 위해 튜닝되는 제1 차동 포트(12a)와 제2 차동 포트(12b)에 접속된 커패시터(C10)가 있다. 인덕터(L7)와 커패시터(C5)로 구성된 보상 네트워크(42)가 제3 고조파 신호 성분을 차단하기 위해 계속해서 튜닝된다. 마찬가지로, 커패시터(C3)뿐만 아니라, 인덕터(L4 및 L5)는 제2 고조파 신호 성분을 차단하기 위해 튜닝된다.
도 17, 18, 19 및 20의 다양한 그래프와 관련하여, 준-차동 증폭기 회로(56)의 제2 실시예의 성능이 시뮬레이트된다. 결과는 위에서 논의된 제1 실시예의 것(24)과 실질적으로 유사하지만, 제4 고조파 차단 특성 및 제5 고조파 차단 특성에 있어서 주목할 만한 개선을 갖는다. 도 21 및 22의 그래프에 도시된 바와 같이, 제4 고조파 차단 컴포넌트 및 제5 고조파 차단 컴포넌트, 예컨대, 커패시터 C9 및 C10를 추가하더라도, 회로(56)의 선형 성능은 달라지지 않고 유지된다. 20.6dBm의 선형 출력 전력에서 전체 소비 전류는 124mA이다. 준-차동 증폭기 회로(56)의 성능은, 도 23a-23c의 그래프에 도시된 바와 같이, 2.4GHz 내지 2.5GHz의 동작 주파수 범위에 걸쳐 동일하게 유지된다.
이러한 맥락에서, 상이한 회로 컴포넌트들에서의 변동들 또한 시뮬레이트되었다. 제조 기술, 조립, 상호접속들의 라우팅 등에 기인하는 컴포넌트 값 차이들에 응답하여 동작 파라미터들에 대한 작은 변동만 예상된다.
도 24a-24c의 그래프는 상이한 제2 고조파 본드 와이어 인덕턴스 변동들에 대한 고조파 억제를 도시하는 것으로, 도 24a는 -10% 변동에 관한 것이고, 도 24b는 공칭 값에 관한 것이고, 도 24c는 +10% 변동에 관한 것이다. 이러한 변동들은 0.01dB의 최대 전체 이득 변동을 야기하는 한편, 선형성(PldB)은 0.1dB 미만으로 달라지는 것으로 이해된다. 게다가, 모든 고조파 신호 성분들은 +20dBm의 출력 전력까지 -50dBm 미만이다.
도 25a-25c의 그래프는 상이한 발룬 접지 본드 와이어 인덕턴스 변동들에 대한 고조파 억제를 예시하는 것으로, 도 25a는 -10% 변동에 관한 것이고, 도 25b는 공칭값에 관한 것이고, 도 25c는 +10% 변동에 관한 것이다. 이러한 변동들은 0.1dB의 최대 전체 이득 변동을 야기하는 한편, 선형성(PldB)은 0.1dB 미만으로 달라지는 것으로 이해된다. 모든 고조파 신호 성분들은 +20dBm의 출력 전력까지 -56dBm 미만이다.
도 26a-26c의 그래프는 상이한 전력 증폭기 이미터 본드 와이어 인덕턴스 변동들에 대한 고조파 억제를 예시하는 것으로, 도 26a는 -10% 변동에 관한 것이고, 도 26b는 공칭값에 관한 것이고, 도 26c는 +10% 변동에 관한 것이다. 이러한 변동들은 0.6dB의 최대 전체 이득 변동을 야기하는 한편, 선형성(PldB)은 0.2dB 미만으로 달라지는 것으로 이해된다. 모든 고조파 신호 성분들은 +20dBm의 출력 전력까지 -56dBm 미만이다.
도 27a-27c의 그래프는 상이한 입력 신호 위상 불균형 변동들에 대한 고조파 억제를 예시하는 것으로, 도 27a는 -/+10도 변동에 관한 것이고, 도 27b는 공칭값(180도)에 관한 것이고, 도 27c는 +/-lO도 변동에 관한 것이다. 도시된 바와 같이, 20도의 절대 입력 신호 위상 불균형 차이는, +20dBm의 출력 전력까지, 고조파 억제를 포함하여, 준-차동 증폭기 회로(56)의 동작 특성에 작은 영향을 미친다.
도 28a-28c의 그래프는 상이한 입력 신호 위상 불균형 변동에 대한 고조파 억제를 예시하는 것으로, 도 28a는 -/+30도 변동에 관한 것이고, 도 28b는 공칭값(180도)에 관한 것이고, 도 28c는 +/-30도 변동에 관한 것이다. 60도의 절대 입력 신호 위상 불균형 차이는 최대 0.3dB 전체 이득 변동을 야기하는 한편, 선형성(PldB)은 0.3dB 미만으로 달라진다. 모든 고조파는 +20dBm의 출력 전력까지 -46dBm 아래로 유지된다.
도 29a-29c의 그래프는 상이한 입력 신호 진폭 불균형 변동에 대한 고조파 억제를 예시하는 것으로, 도 29a는 -/+0.5dB 변동에 관한 것이고, 도 29b는 공칭값(0dB)에 관한 것이고, 도 29c는 +/-0.5dB 변동에 관한 것이다. 1dB의 절대 입력 신호 진폭 불균형 차이는 준-차동 증폭기 회로(56)의 동작 특성에 최소한의 영향을 미친다.
도 30a-30c의 그래프는 상이한 입력 신호 진폭 불균형 변동에 대한 고조파 억제를 예시하는 것으로, 도 30a는 -/+1.5dB 변동에 관한 것이고, 도 30b는 공칭값(0dB)에 관한 것이고, 도 30c는 +/-1.5dB 변동에 관한 것이다. 3dB의 절대 입력 신호 진폭 불균형 차이는 최대 0.2dB 전체 이득 변동을 야기하는 한편, 선형성(PldB)은 0.2dB 미만으로 달라진다. 모든 고조파는 +20dBm의 출력 전력까지 -49dBm 아래로 유지된다.
도 31a-31c의 그래프는 상이한 신호 진폭 불균형 변동에 대한 트랜지스터 Q1 및 Q2의 베이스 전압으로, 도 31a는 -/+1.5dB 변동에 관한 것이고, 도 31b는 공칭값(0dB)에 관한 것이고, 도 31c는 +/-1.5dB 변동에 관한 것이다. 3dB의 절대 진폭 불균형 차이는 트랜지스터 Q1 및 Q2의 베이스에서 6% 또는 대략 0.5dB 신호 전압 차이를 야기한다. 입력 신호의 전체 전력은 신호 진폭 불균형의 세 가지 변동 모두에 걸쳐 동일하게 유지되는 것으로 이해된다.
도 32a-32c의 그래프는 상이한 신호 위상 불균형 변동에 대한 트랜지스터 Q1 및 Q2의 베이스 전압으로, 도 32a는 -/+30도 변동에 관한 것이고, 도 32b는 공칭값(0도)에 관한 것이고, 32c는 +/-30도 변동에 관한 것이다. 60도의 절대 위상 불균형 차이(dB)는 트랜지스터 Q1 및 Q2의 베이스에서 6% 또는 대략 0.5dB 신호 전압 차이를 야기한다. 입력 신호의 전체 전력은 신호 위상 불균형의 세 가지 변동 모두에 걸쳐 동일하게 유지되는 것으로 이해된다.
도 33a-33c의 그래프는 상이한 VCC 바이어스 인덕터 변동에 대한 고조파 억제를 예시하는 것으로, 도 33a는 -10% 변동을 가진 제1 결합 인덕터(L5-1) 및 +10% 변동을 가진 제2 결합 인덕터(L5-2)에 관한 것이고, 도 33b는 양측 인덕터에 대한 공칭값에 관한 것이고, 도 33c는 +10% 변동을 가진 제1 결합 인덕터(L5-1) 및 -10% 변동을 가진 제2 결합 인덕터(L5-2)에 관한 것이다. 20% 절대 차이로 인해, 0.1dB의 최대 전체 이득 변동을 보이는 한편, 선형성(PldB)은 동일하게 유지되는 것으로 이해된다. 모든 고조파 신호 성분은 +20dBm의 출력 전력까지 -50dBm 미만이다.
도 34a-34c의 그래프는 상이한 베이스 바이어스 인덕터 변동에 대한 고조파 억제를 예시하는 것으로, 도 34a는 -10% 변동을 가진 제1 결합 인덕터(L4-1) 및 +10% 변동을 가진 제2 결합 인덕터(L4-2)에 관한 것이고, 도 34b는 양측 인덕터에 대한 공칭값에 관한 것이고, 도 34c는 +10% 변동을 가진 제1 결합 인덕터(L4-1) 및 -10% 변동을 가진 제2 결합 인덕터(L4-2)에 관한 것이다. 20% 절대 차이로 인해, 0.03dB의 최대 전체 이득 변동을 보이는 한편, 선형성(PldB)은 동일하게 유지되는 것으로 이해된다. 모든 고조파 신호 성분은 +20dBm의 출력 전력까지 -50dBm 미만이다.
도 35a-35c의 그래프는 상이한 콜렉터 인덕터 변동에 대한 고조파 억제를 예시하는 것으로, 도 35a는 0.3nH 값을 가진 제1 콜렉터 인덕터(L2-1) 및 0.1nH 값을 가진 제2 콜렉터 인덕터(L2-2)에 관한 것이고, 도 34b는 양측 콜렉터 인덕터에 대한 0.1nH 값에 관한 것이고, 도 35c는 0.1nH 값을 가진 제1 콜렉터 인덕터(L2-1) 및 0.3nH 값을 가진 제2 콜렉터 인덕터(L2-2)에 관한 것이다. 0.2 nH 증가로 인해, 0.05dB의 최대 전체 이득 변동을 보이는 한편, 선형성(PldB)은 0.3dB 미만으로 달라지는 것으로 이해된다. 모든 고조파 신호 성분은 +20dBm의 출력 전력까지 -47dBm 미만이다.
도 36a-35c의 그래프는 상이한 베이스 인덕터 변동에 대한 고조파 억제를 예시하는 것으로, 도 36a는 0.45nH 값을 가진 제1 베이스 인덕터(L1-1) 및 0.25nH 값을 가진 제2 베이스 인덕터(L1-2)에 관한 것이고, 도 36b는 양측 베이스 인덕터에 대한 0.25nH 값에 관한 것이고, 도 36c는 0.25nH 값을 가진 제1 베이스 인덕터(L1-1) 및 0.45nH 값을 가진 제2 베이스 인덕터(L1-2)에 관한 것이다. 0.2nH 증가로 인해, 0.05dB의 최대 전체 이득 변동을 보이는 한편, 선형성(PldB)은 0.1dB 미만으로 달라지는 것으로 이해된다. 모든 고조파 신호 성분은 +20dBm의 출력 전력까지 -45dBm 미만이다.
도 37a-37c의 그래프는 상이한 발룬 확장 인덕터 변동에 대한 고조파 억제를 예시하는 것으로, 도 37a는 0.15nH 값을 가진 상부 발룬 확장 인덕터에 관한 것이고, 도 37b는 양측 발룬 확장 인덕터에 대한 0nH 값에 관한 것이고, 도 37c는 0.15nH 값을 가진 제2 발룬 확장 인덕터에 관한 것이다. 0.15nH 증가로 인해, 0.1dB의 최대 전체 이득 변동을 보이는 한편, 선형성(PldB)은 0.3dB 미만으로 달라지는 것으로 이해된다. 모든 고조파 신호 성분은 +20dBm의 출력 전력까지 -50dBm 미만이다.
회로(56)는 광범위한 출력 신호에서의 부하 VSWR 변동에 강하다. 예를 들어, 트랜지스터 콜렉터와 이미터 사이의 최대 전압 스윙은 20% 미만으로 증가되어 VSWR는 10:1 비율까지 달라진다.
본원에 도시된 상세는 예로서, 단지 발룬 및 준-차동 증폭기 회로의 실시예에 대한 예시적인 논의를 위한 것이며, 원리 및 개념적 측면에서 가장 유용하고 쉽게 이해되는 설명으로 믿어지는 것을 제공하기 위해 제시된다. 이와 관련하여, 필요한 것보다 더 특정한 세부사항들을 보여주기 위한 시도는 이루어지지 않으며, 도면과 함께 취해진 설명은 본 개시의 몇몇 형태가 실제로 어떻게 구현될 수 있는 지를 통상의 기술자에게 명확히 한다.

Claims (29)

  1. 발룬 회로(balun circuit)로서,
    싱글-엔드 포트(single-ended port);
    제1 차동 포트;
    제2 차동 포트;
    제1 결합 인덕터 및 제2 결합 인덕터의 쌍 - 상기 제1 결합 인덕터는 상기 제1 차동 포트 및 상기 싱글-엔드 포트에 전기적으로 접속되고, 상기 제2 결합 인덕터는 상기 제2 차동 포트에 전기적으로 접속됨 -;
    상기 제1 결합 인덕터 및 상기 제2 결합 인덕터에 전기적으로 접속된 제1 커패시터;
    상기 제2 결합 인덕터에 전기적으로 접속된 제2 커패시터; 및
    상기 제2 커패시터에 직렬로 전기적으로 접속된 접지 인덕터
    를 포함하고,
    상기 제1 차동 포트 및 상기 제2 차동 포트에 공급된 차동 신호는 상기 싱글-엔드 포트로부터 출력된 단일 신호로 변환되고, 상기 싱글-엔드 포트의 공통 출력 임피던스는 상기 제1 차동 포트 및 상기 제2 차동 포트의 입력 임피던스로부터 변환되는 발룬 회로.
  2. 제1항에 있어서, 상기 차동 신호의 전압 성분들 및 전류 성분들의 위상들은 미리 정의된 최소치로 튜닝되는 발룬 회로.
  3. 제2항에 있어서, 상기 미리 정의된 최소치는 5도 미만인 발룬 회로.
  4. 제1항에 있어서, 상기 제1 차동 포트 및 상기 제2 차동 포트에 전달된 전체 전력 레벨은 서로에 대해 미리 정의된 퍼센트 내에 있는 발룬 회로.
  5. 제4항에 있어서, 상기 미리 정의된 퍼센트는 10퍼센트 미만인 발룬 회로.
  6. 제1항에 있어서,
    상기 싱글-엔드 포트의 상기 공통 출력 임피던스는 10옴(ohm)이고;
    상기 제1 차동 포트의 상기 입력 임피던스는 7옴이고;
    상기 제2 차동 포트의 상기 입력 임피던스는 7옴인 발룬 회로.
  7. 준-차동 증폭기(quasi-differential amplifier)로서,
    입력 포트;
    출력 포트;
    상기 입력 포트에 접속된 제1 포트, 제2 포트 및 제3 포트를 갖는 위상 시프터 네트워크;
    상기 위상 시프터 네트워크의 상기 제2 포트에 접속된 입력, 및 출력을 갖는 제1 증폭기;
    상기 위상 시프터 네트워크의 상기 제3 포트에 접속된 입력, 및 출력을 갖는 제2 증폭기;
    상기 제1 증폭기의 출력에 접속된 제1 차동 포트, 상기 제2 증폭기의 출력에 접속된 제2 차동 포트, 및 싱글-엔드 포트를 포함하는 발룬 회로; 및
    상기 발룬 회로의 상기 싱글-엔드 포트에 그리고 상기 출력 포트에 접속된 출력 매칭 네트워크(output matching network)
    를 포함하는 준-차동 증폭기.
  8. 제7항에 있어서, 상기 발룬 회로는,
    제1 결합 인덕터 및 제2 결합 인덕터의 제1 쌍 - 상기 제1 결합 인덕터는 상기 제1 차동 포트 및 상기 싱글-엔드 포트에 전기적으로 접속되고, 상기 제2 결합 인덕터는 상기 제2 차동 포트에 전기적으로 접속됨 -;
    상기 제1 결합 인덕터 및 상기 제2 결합 인덕터에 전기적으로 접속된 제1 커패시터;
    상기 제2 결합 인덕터에 전기적으로 접속된 제2 커패시터; 및
    상기 제2 커패시터에 직렬로 전기적으로 접속된 접지 인덕터
    를 포함하고,
    상기 제1 증폭기 및 상기 제2 증폭기 각각으로부터 상기 제1 차동 포트 및 상기 제2 차동 포트에 공급된 차동 신호는 상기 싱글-엔드 포트로부터 출력된 단일 신호로 변환되고, 상기 싱글-엔드 포트의 공통 출력 임피던스는 상기 제1 차동 포트 및 상기 제2 차동 포트의 입력 임피던스로부터 변환되는 준-차동 증폭기.
  9. 제7항에 있어서,
    상기 제1 증폭기의 상기 출력 및 상기 발룬 회로의 상기 제1 차동 포트에 접속된 제1 증폭기 상호접속 인덕터
    를 더 포함하는 준-차동 증폭기.
  10. 제9항에 있어서, 상기 제1 증폭기 상호접속 인덕터는 작은 값의 온-다이 인덕터(small value on-die inductor)인 준-차동 증폭기.
  11. 제9항에 있어서, 상기 제1 증폭기 상호접속 인덕터는 상호접속 트레이스(interconnect trace)인 준-차동 증폭기.
  12. 제7항에 있어서,
    상기 제2 증폭기의 상기 출력 및 상기 발룬 회로의 상기 제2 차동 포트에 접속된 보상 네트워크
    를 더 포함하는 준-차동 증폭기.
  13. 제12항에 있어서,
    상기 제2 증폭기의 상기 출력 및 상기 보상 네트워크에 접속된 제2 증폭기 상호접속 인덕터
    를 더 포함하는 준-차동 증폭기.
  14. 제12항에 있어서, 상기 보상 네트워크는 제3 고조파 신호 성분들을 차단하도록 튜닝되는 준-차동 증폭기.
  15. 제7항에 있어서, 상기 출력 매칭 네트워크는 출력 임피던스를 최초 미리 정의된 값으로부터 최종 미리 정의된 값으로 변환하는 준-차동 증폭기.
  16. 제15항에 있어서, 상기 출력 임피던스의 상기 최종 미리 정의된 값은 50옴인 준-차동 증폭기.
  17. 제7항에 있어서, 상기 출력 매칭 네트워크는 제2 고조파 신호 성분들을 차단하도록 튜닝되는 준-차동 증폭기.
  18. 제17항에 있어서, 상기 출력 매칭 네트워크는 상기 제2 고조파 신호 성분들을 차단하도록 튜닝된 제1 네트워크 세그먼트, 및 제4 고조파 신호 성분들을 차단하도록 튜닝된 제2 네트워크 세그먼트를 포함하는 준-차동 증폭기.
  19. 제7항에 있어서,
    상기 발룬 회로의 상기 제1 차동 포트 및 상기 발룬 회로의 상기 제2 차동 포트에 접속된 고조파 차단 컴포넌트
    를 더 포함하는 준-차동 증폭기.
  20. 제19항에 있어서, 상기 고조파 차단 컴포넌트는 제5 고조파 신호 성분들을 차단하도록 튜닝되는 준-차동 증폭기.
  21. 제7항에 있어서,
    상기 제1 증폭기 및 상기 제2 증폭기에 접속된 제1 공통 바이어스 서플라이
    를 더 포함하는 준-차동 증폭기.
  22. 제21항에 있어서, 상기 제1 공통 바이어스 서플라이는 결합 인덕터들의 쌍에 접속된 전압 소스를 포함하며, 상기 결합 인덕터들 중 제1 결합 인덕터는 상기 제1 증폭기에 접속되고, 상기 결합 인덕터들 중 제2 결합 인덕터는 상기 제2 증폭기에 접속되는 준-차동 증폭기.
  23. 제7항에 있어서,
    상기 제1 증폭기 및 상기 제2 증폭기에 접속된 제2 공통 바이어스 서플라이
    를 더 포함하는 준-차동 증폭기.
  24. 제23항에 있어서, 상기 제2 공통 바이어스 서플라이는 결합 인덕터들의 쌍에 접속된 제어 신호 소스를 포함하며, 상기 결합 인덕터들 중 제1 결합 인덕터는 상기 제1 증폭기에 접속되고, 상기 결합 인덕터들 중 제2 결합 인덕터는 상기 제2 증폭기에 접속되는 준-차동 증폭기.
  25. 제24항에 있어서,
    상기 결합 인덕터들 중 상기 제1 결합 인덕터 및 상기 결합 인덕터들 중 상기 제2 결합 인덕터에 접속된 매칭 커패시터
    를 더 포함하는 준-차동 증폭기.
  26. 제7항에 있어서, 상기 제1 증폭기 및 상기 제2 증폭기 각각은 베이스, 콜렉터, 및 이미터를 갖는 바이폴라 접합 트랜지스터(bipolar junction transistor)를 포함하는 준-차동 증폭기.
  27. 제7항에 있어서, 상기 제1 증폭기 및 상기 제2 증폭기 각각은 게이트, 소스, 및 드레인을 갖는 전계 효과 트랜지스터(field effect transistor)를 포함하는 준-차동 증폭기.
  28. 제7항에 있어서, 상기 제1 증폭기 및 상기 제2 증폭기 중 어느 하나 또는 양쪽 모두는 캐스코드 구성(cascode configuration)을 갖는 준-차동 증폭기.
  29. 제7항에 있어서, 상기 위상 시프터 네트워크는,
    상기 위상 시프터 네트워크의 상기 제1 포트에 접속된 공통 터미널, 상기 위상 시프터 네트워크의 상기 제2 포트에 접속된 제1 스플리트 터미널, 및 제2 스플리트 터미널을 가진 스플리터; 및
    상기 스플리터의 상기 제2 스플리트 터미널에 접속된 제1 터미널, 및 상기 위상 시프터 네트워크의 상기 제3 포트에 접속된 제2 터미널을 갖는 시프터
    를 포함하는 준-차동 증폭기.
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