KR20160132720A - 고리형 접속 구조를 포함하는 반도체 패키지 - Google Patents

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Abstract

제1접속부가 표면 부분에 배치된 제1기판, 제1접속부에 대향되도록 제2접속부가 표면 부분에 배치된 제2기판, 제1접속부에 일단부가 체결된 제1접속 고리(loop)부 및 제2접속부에 일단부가 체결되고 제1접속 고리부에 타단부가 걸려 상호 접촉하는 제2접속 고리부를 포함하는 반도체 패키지를 제시한다.

Description

고리형 접속 구조를 포함하는 반도체 패키지{Semiconductor package with loop type interconnection}
본 출원은 패키지 기술에 관한 것으로, 특히 고리형 접속 구조를 포함하는 반도체 패키지(semiconductor package)에 관한 것이다.
모바일(mobile) 기기와 같은 전자 제품이 점점 소형화되면서도 고용량의 데이터(data) 처리를 요구하고 있다. 전자 제품의 경량 및 소형화에 따라 이들 제품에 요구되는 반도체 소자의 패키지(package) 또한 얇은 두께 및 작은 크기의 제품이 요구되고 있다. 또한, 이동성 및 착장 가능한 전자 제품(wearable electronics)에 대한 관심이 증대됨에 따라, 전자 제품에 휘어질 수 있는 반도체(flexible) 특성이 점차 더 많이 요구되고 있다. 전자 제품을 구성하는 반도체 패키지(semiconductor package)와 같은 전자 부품에도 플렉시블(flexible)한 특성이 요구되고 있다.
반도체 소자의 칩(chip)은 휘어질 수 있는 정도로 얇은 두께를 가지도록 가공하는 것이 가능하고, 또한, 반도체 소자의 칩이 실장되는 패키지 기판이 휘어질 수 있을 정도로 유연성을 가지도록 하는 것이 가능하게 되고 있어, 반도체 패키지에 플렉시블한 특성을 부여할 수 있는 가능성이 점차 증대되고 있다. 이에 따라, 반도체 패키지를 구현하기 위해서 반도체 소자의 칩 또는 기판이 휘어지거나 구부러질 때, 반도체 소자의 칩들 사이나 또는 반도체 소자의 칩과 패키지 기판 또는 기판과 기판 사이를 전기적으로 상호 연결시키는 접속 구조가 반도체 칩이나 패키지 기판이 휘어질 때에도 유지되도록 하는 기술을 확보하고자 노력하고 있다.
본 출원은 기판이나 반도체 소자의 칩이 휘어지거나 구부러질 때에도 또는 서로 마주보게 적층된 기판들이 서로 다른 방향으로 변위될 때에도, 기판들 사이의 전기적인 연결 접속 구조를 유지할 수 있는 접속 구조를 구비하는 반도체 패키지를 제시하고자 한다.
본 출원의 일 관점은, 제1접속부가 표면 부분에 배치된 제1기판; 상기 제1접속부에 대향되도록 제2접속부가 표면 부분에 배치된 제2기판; 상기 제1접속부에 일단부가 체결된 제1접속 고리(loop)부; 및 상기 제2접속부에 일단부가 체결되고 상기 제1접속 고리부에 타단부가 걸려 상호 접촉하는 제2접속 고리부;를 포함하는 반도체 패키지를 제시한다.
본 출원의 일 관점은, 제1접속부가 표면 부분에 배치된 제1기판; 상기 제1접속부에 대향되도록 제2접속부가 표면 부분에 배치된 제2기판; 상기 제1접속부에 일단부가 체결된 제1접속 고리(loop)부; 상기 제2접속부에 일단부가 체결되고 상기 제1접속 고리부에 타단부가 걸려 상호 접촉하는 제2접속 고리부; 및 상기 제1 및 제2기판 사이에 도입되어 상기 제1 및 제2접속 고리부들이 함침되고 유연한 버퍼(buffer)층을 포함하는 반도체 패키지를 제시한다.
본 출원의 실시예들에 따르면, 기판이나 반도체 소자의 칩이 휘어지거나 구부러질 때에도 또는 서로 마주보게 적층된 기판들이 서로 다른 방향으로 변위될 때에도, 기판들 사이의 전기적인 연결 접속 구조를 유지할 수 있는 접속 구조를 구비하는 반도체 패키지를 제시할 수 있다.
도 1은 일 예에 따른 반도체 패키지를 설명하기 위해서 제시한 도면들이다.
도 2 및 도 3은 일 예에 따른 반도체 패키지의 고리형 접속 구조를 보여주는 도면들이다.
도 4는 일 예에 따른 반도체 패키지를 설명하기 위해서 제시한 도면이다.
도 5는 일 예에 따른 반도체 패키지를 설명하기 위해서 제시한 도면이다.
도 6은 일 예에 따른 반도체 패키지를 설명하기 위해서 제시한 도면이다.
도 7은 일 예에 따른 반도체 패키지를 설명하기 위해서 제시한 도면이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다. 본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
반도체 패키지는 반도체 칩과 같은 전자 소자들을 포함할 수 있으며, 반도체 칩은 전자 회로가 집적된 반도체 기판이 다이(die) 형태로 절단 가공된 형태를 포함할 수 있다. 반도체 칩은 DRAM이나 SRAM, FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 칩을 의미할 수 있다. 반도체 패키지는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들에 적용될 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 일 예에 따른 반도체 패키지를 보여주고, 도 2 및 도 3은 도 1의 고리형 접속 구조를 보여준다.
도 1을 참조하면, 반도체 패키지(10)는 제1기판(100)과 제2기판(200)이 적층된 구조를 구비할 수 있다. 제1기판(100)과 제2기판(200)을 전기적 및 신호적으로 연결시키는 접속 구조(interconnection structure)은 제1접속 고리(loop)부(310) 및 제2접속 고리부(320)를 포함하여 구비될 수 있다. 제1접속 고리(loop)부(310)가 제2접속 고리부(320)에 걸려 상호 접촉함으로써, 상호 접촉된 부분을 통해 제1접속 고리부(310)로부터 제2접속 고리부(320)로의 전기적 접속 경로가 이루어질 수 있다.
제2기판(200)은 집적 회로가 반도체 가공기술(semiconductor process)로 집적된 웨이퍼(wafer) 기판, 또는 반도체 다이(die), 반도체 칩(chip)일 수 있다. 제1기판(100)은 반도체 다이나 칩이 패키징 기술(packaging technology)로 반도체 패키지로 패키징될 때, 반도체 다이나 칩이 그 상에 실장되거나 또는 그 내부에 내장되는 패키지 기판일 수 있다. 패키지 기판은 인쇄회로기판(PCB: Printed Circuit Board) 형태를 가질 수 있다. 또는, 제2기판(200) 또한 집적 회로가 반도체 가공기술로 집적된 웨이퍼 기판, 또는 반도체 다이, 반도체 칩(chip)일 수 있다. 이러한 경우 반도체 패키지(10)는 하나의 반도체 칩 상에 다른 반도체 칩이 적층된 적층 구조로 구비될 수 있다.
제1기판(100)이나 제2기판(200)으로 구비될 수 있는 반도체 칩은 휘거나 또는 구부러질 수 있을 정도로 얇은 두께를 가져, 외부 환경에 의해 제공되는 힘에 의해 휘거나 구부러질 수 있도록 도입될 수 있다. 제2기판(200) 또는 제1기판(100)으로 구비될 수 있는 패키지 기판은 휘거나 또는 구부러질 수 있는 유연하한 기판으로 도입될 수 있다.
도 1과 함께 도 2를 참조하면, 제1기판(100)의 일 표면 부분(101) 상에 제1접속부(110)들이 배치될 수 있다. 제1접속부(110)들은 제1기판(100)이 외부 기기나 다른 기판들과의 전기적 접속을 위한 단자로 구비될 수 있다. 제1접속부(110)들은 접촉 패드(contact pad) 형상이나 랜딩 패드(landing pad) 형상으로 구비될 수 있다. 도시되지는 않았으나, 제1접속부(110)들과 제1기판(100) 사이에 회로 배선 및 절연층을 포함하는 회로 배선 구조층이 도입되어 제1접속부(110)와 제1기판(100) 사이의 전기적 연결 경로를 제공할 수 있다. 제1접속부(110)는 알루미늄(Al) 또는 구리(Cu), 주석(Sn)과 같은 금속 물질의 층을 포함하여 구비될 수 있다.
제1기판(100) 상에 중첩되며 적층되는 제2기판(200)의 일 표면 부분(201) 상에 제2접속부(210)들이 배치될 수 있다. 제2기판(200)의 일 표면 부분(201)이 제1기판(100)의 일 표면 부분(101)에 대향되도록 제2기판(200)이 제1기판(100) 상에 적층되고, 제2접속부(210)가 제1접속부(110) 상에 중첩되어 대향되도록 제2기판(200)의 일 표면 부분(201)에 배치될 수 있다. 제2접속부(210)들은 제2기판(200)이 외부 기기나 다른 기판들과의 전기적 접속을 위한 단자로 구비될 수 있다. 제2접속부(210)들은 접촉 패드(contact pad) 형상이나 랜딩 패드(landing pad) 형상으로 구비될 수 있다. 도시되지는 않았으나, 제2접속부(210)들과 제2기판(200) 사이에 회로 배선 및 절연층을 포함하는 회로 배선 구조층이 도입되어 제2접속부(210)와 제2기판(200) 사이의 전기적 연결 경로를 제공할 수 있다. 제2접속부(210)는 알루미늄(Al) 또는 구리(Cu), 주석(Sn)과 같은 금속 물질의 층을 포함하여 구비될 수 있다.
제1접속 고리부(310)는 제1접속부(110)에 일단부인 제1단부(311)가 체결되도록 구비될 수 있다. 제1접속 고리부(310)의 제1단부(311)는 제1접속부(110) 표면에 체결되어 물리적 및 기계적으로 연결될 수 있다. 제1접속 고리부(310)의 제1단부(311)는 제1접속부(110) 표면에 직접적으로 체결될 수 있으며, 또한, 별도의 도전성 접착층(도시되지 않음)이 개재되어 제1접속 고리부(310)의 제1단부(311)가 제1접속부(110) 표면에 체결될 수 있다. 도전성 접착층은 솔더(solder)와 같은 금속 도전층이 사용될 수 있다.
제2접속 고리부(320)는 제2접속부(210)에 일단부인 제2단부(321)가 체결되도록 구비될 수 있다. 제2접속 고리부(320)의 제2단부(321)는 제2접속부(210) 표면에 체결되어 물리적 및 기계적으로 연결될 수 있다. 제2접속 고리부(320)의 제2단부(321)는 제2접속부(210) 표면에 직접적으로 체결될 수 있으며, 또한, 별도의 도전성 접착층(도시되지 않음)이 개재되어 제2접속 고리부(320)의 제2단부(321)가 제2접속부(210) 표면에 체결될 수 있다. 도전성 접착층은 솔더(solder)와 같은 금속 도전층이 사용될 수 있다.
제1접속 고리부(310)와 제2접속 고리부(320)는 고리(loop) 형상을 가질 수 있으며, 링(ring) 형상이나 갈고리(hook)와 같이 고리를 제공하는 형상을 가질 수도 있다. 또한, 체인(chain)과 같이 상호 간에 걸리거나 연결되어 상호 링크(link)될 수 있는 형상으로 제1 및 제2접속 고리부들(310, 320)이 구비될 수 있다.
제1접속 고리부(310)는 제1접속부(110)에 체결된 제1단부(311)로부터 실질적으로 수직하게 세워지도록 연장된 제1기둥(pillar)부(313) 및 제1기둥부(313)로부터 구부러져 환형 형상을 이루는 제1환형부(315)가 타단부로 구비할 수 있다. 제2접속 고리부(320)는 제2접속부(210)에 체결된 제2단부(321)로부터 실질적으로 수직하게 세워지도록 연장된 제2기둥부(323) 및 제2기둥부(323)로부터 구부러져 환형 형상을 이루는 제2환형부(325)를 구비할 수 있다. 제1환형부(315)나 제2환형부(325)는 폐곡선 형상의 원형 링 형상을 이루기 보다는 일부분이 열린 갈고리(hook) 형상을 가질 수 있다.
제1환형부(315)에 제2환형부(325)가 걸려 제1접속 고리부(310)와 제2접속 고리부(320)가 상호 접촉할 수 있다. 제1환형부(315)에 제2환형부(325)는 상호 간에 직접적으로 접촉하지만, 체결되지는 않은 상태로 유지될 수 있다. 제1환형부(315)에 대해서 제2환형부(325)는 체결되지 않으므로 고정되지 않고 상대적으로 그 위치가 이동될 수 있어, 제1접속 고리부(310)는 제2접속 고리부(320)에 대해서 일정 부분 유동적으로 움직일 수 있다. 제1접속 고리부(310)나 제2접속 고리부(320)는 탄성을 가지는 재질, 예컨대, 금(Au), 은(Ag) 또는 구리(Cu)를 포함하는 금속 물질의 와이어(wire) 또는 판재로 형성될 수 있다.
도 1 및 도 2를 함께 참조하면, 제1기판(100)이 제2기판(200)에 대해 그 위치가 이동될 때, 제1접속 고리부(310)의 제1환형부(315)는 제2접속 고리부(320)의 제2환형부(325)에 걸린 상태에서 제2환형부(325)를 타고 미끄러져 이동될 수 있다. 제1기판(100)에 측방향으로의 쉬어 스트레스(shear stress)가 가해서 제1접속부(110)가 초기 위치(110A)에서 측방향으로 변위된 위치로 이동한 반면 제2기판(200)은 함께 이동되지 않을 경우, 즉, 제1기판(100)은 제2기판(200)에 대해 측방향으로 상대적으로 이동된 위치로 이동될 경우, 제1접속 고리부(310)의 제1환형부(315)는 제2접속고리부(320)의 제2환형부(325)에 걸린 상태에서 제2환형부(325)의 내측 제2접촉면(325A)의 일부에 내측 제1접촉면(315A)의 일부가 접촉된 채로 제2환형부(325)의 환형 고리 내에서 움직일 수 있다. 접촉 위치는 달라질 수 있지만 접촉 상태를 유지하며, 제2환형부(325)에 대한 제1환형부(315)의 상대적 위치가 달라질 수 있다. 이에 따라, 반도체 패키지(도 1의 10)가 휘어지거나 구부러짐에 따라 제2기판(200)에 대한 제1기판(100)의 측방향으로의 상대적 위치가 변동되어도, 제2환형부(325)에 대한 제1환형부(315)의 상대적 위치가 달라지며 제2환형부(325)와 제1환형부(315)의 접촉 상태는 유지되므로, 제1접속 고리부(310)와 제2접속 고리부(320)의 전기적 연결 상태는 유지될 수 있다.
도 1 및 도 3을 함께 참조하면, 제1기판(100)이 제2기판(200)에 대해 상하 방향으로 위치가 변동될 때, 제1접속 고리부(310)의 제1환형부(315)는 제2접속 고리부(320)의 제2환형부(325)에 걸린 상태를 유지하며 유동될 수 있다. 제1기판(100)이 상대적으로 상승 이동하거나 또는 제2기판(200)이 상대적으로 하강 이동할 때, 제1접속 고리부(310)의 제1환형부(315)는 제2접속고리부(320)의 제2환형부(325)에 걸린 상태를 유지하면서도, 제2환형부(325)의 내측 제3접촉면(325B)의 일부에 외측 제4접촉면(315B)의 일부가 접촉된 상태를 유지하며 제2환형부(325)의 환형 고리 내에서 움직일 수 있다. 접촉 위치는 달라질 수 있지만 접촉 상태를 유지하며, 제2환형부(325)에 대한 제1환형부(315)의 상대적 위치가 달라질 수 있다. 이에 따라, 반도체 패키지(도 1의 10)가 휘어지거나 구부러짐에 따라 제2기판(200)에 대한 제1기판(100)의 상하 방향으로의 상대적 위치가 변동되어도, 제2환형부(325)에 대한 제1환형부(315)의 상대적 위치가 달라지며 제2환형부(325)와 제1환형부(315)의 접촉 상태는 유지되므로, 제1접속 고리부(310)와 제2접속 고리부(320)의 전기적 연결 상태는 유지될 수 있다.
도 1을 다시 참조하면, 제1접속 고리부(310) 및 제2접속 고리부(320)가 상호 간에 걸린 상태를 유지하는 한, 제1기판(100)에 대한 제2기판(200)의 상대적인 위치가 변동되어도 제2기판(200)에 대한 제1기판(100)의 전기적 접속 구조는 유지될 수 있다. 이에 따라, 제1기판(100)이나 제2기판(200)이 구부러지거나 휘거나 또는 유동되어도, 그 이동 변위만큼 제1접속 고리부(310)의 제1환형부(315)가 제2접속 고리부(320)의 제2환형부(325) 내에서 움직일 수 있으므로, 제1접속 고리부(310)의 제1환형부(315)와 제2접속 고리부(320)의 제2환형부(325)의 접촉 상태는 유지될 수 있다.
도 4는 다른 일 예에 따른 반도체 패키지를 보여준다.
도 4를 참조하면, 반도체 패키지(20)는 제1접속부(2110)들을 구비한 제1기판(2100)에 제2접속부(2220)들을 구비한 제2기판(2200)이 적층된 구조를 구비할 수 있다. 제1기판(2100)과 제2기판(2200)을 전기적 및 신호적으로 연결시키는 접속 구조는 제1접속 고리부(2310) 및 제2접속 고리부(2320)를 포함하여 구비될 수 있다. 제1접속 고리부(2310)가 제2접속 고리부(2320)에 걸려 상호 접촉함으로써, 상호 접촉된 부분을 통해 제1접속 고리부(2310)로부터 제2접속 고리부(2320)로의 전기적 접속 경로가 이루어질 수 있다.
제1접속 고리부(2310)가 제2접속 고리부(2320)에 걸려 전기적 접속 경로가 이루어진 상태에서, 제1접속 고리부(2310)와 제2접속 고리부(2320)를 피복하는 피복층(2400)을 도입할 수 있다. 피복층(2400)은 제1접속 고리부(2310)와 제2접속 고리부(2320)가 상호 걸린 상태로 접촉하고 있는 상태를 유지시키기 위해서 도입될 수 있다. 피복층(2400)은 절연 물질을 포함할 수 있으나, 제1접속 고리부(2310)으로부터 제2접속 고리부(2320)으로의 전기 흐름 또는 전도성을 제고시키기 위해서, 전도성 물질을 포함하는 층으로 도입될 수 있다. 피복층(2400)은 전도성 입자들이 폴리머(polymer) 또는 수지(resin)와 같은 모질(matrix)에 분산된 층을 포함할 수 있다. 피복층(2400)은 전도성 폴리머의 층으로 도입되어 전도성을 가지는 층으로 도입될 수 있다.
제2접속 고리부(2320)가 제2접속부(2220)에 체결되고, 제2접속 고리부(2320)에 제1접속 고리부(2310)가 걸린 상태에서 전도성 폴리머의 층을 피복하여 피복층(2400)을 형성할 수 있다. 피복층(2400)이 피복된 제1접속 고리부(2310)를 제1접속부(2210)에 접속 체결시킴으로써, 제2기판(2200)을 제1기판(2100)에 전기적으로 연결시킬 수 있다.
도 5는 다른 일 예에 따른 반도체 패키지를 보여준다.
도 5를 참조하면, 반도체 패키지(30)는 제1접속부(3110)들을 구비한 제1기판(3100)에 제2접속부(3220)들을 구비한 제2기판(3200)이 적층된 구조를 구비할 수 있다. 제1기판(3100)과 제2기판(3200)을 전기적 및 신호적으로 연결시키는 접속 구조는 제1접속 고리부(3310) 및 제2접속 고리부(3320)를 포함하여 구비될 수 있다. 제1접속 고리부(3310)가 제2접속 고리부(3320)에 걸려 상호 접촉함으로써, 상호 접촉된 부분을 통해 제1접속 고리부(3310)로부터 제2접속 고리부(3320)로의 전기적 접속 경로가 이루어질 수 있다.
제1접속 고리부(3310)가 제2접속 고리부(3320)에 걸려 전기적 접속 경로가 이루어진 상태에서, 제1접속 고리부(3310)와 제2접속 고리부(3320)를 둘러싸 함침하는 버퍼(buffer)층(3500)이 제1기판(3100)과 제2기판(3200) 사이에 도입될 수 있다. 버퍼층(3500)은 유연성을 가지는 유전 물질 또는 절연 물질을 포함하는 층으로 도입될 수 있다. 버퍼층(3500)은 제1접속 고리부(3310)와 제2접속 고리부(3320)의 결속이 풀리지 않도록 고정하면서, 제1기판(3100)이나 제2기판(3200)이 휠 때 함께 휘어질 수 있는 유연한 층으로 도입될 수 있다. 버퍼층(3500)은 0.01GPa 내지 0.1GPa 범위의 인장 탄성 계수(Young's modulus)를 가지는 물질을 포함할 수 있다. 버퍼층(3500)은 폴리이미드(polyimide)와 같은 폴리머 물질을 포함할 수 있다. 버퍼층(3500)은 실리콘(Si)을 함유하는 실리콘 수지, 실리콘 고무 또는 실리콘 폴리머의 층을 포함할 수 있다. 도시되지는 않았으나, 제1접속 고리부(3310)와 제2접속 고리부(3320)는 도 4에 제시된 피복층(도 4의 2400)이 피복된 상태로 버퍼층(3500) 내에 함침되도록 도입될 수 있다.
도 6은 다른 일 예에 따른 반도체 패키지를 보여준다.
도 6을 참조하면, 반도체 패키지(40)는 제1접속부(4110)들을 구비한 제1기판(4100)에 제2접속부(4220)들을 구비한 제2기판(4200)이 적층된 구조를 구비할 수 있다. 제1기판(4100)과 제2기판(4200)을 전기적 및 신호적으로 연결시키는 접속 구조는 제1접속 고리부(4310) 및 제2접속 고리부(4320)를 포함하여 구비될 수 있다. 제1접속 고리부(4310)가 제2접속 고리부(3320)에 걸려 상호 접촉함으로써, 상호 접촉된 부분을 통해 제1접속 고리부(4310)로부터 제2접속 고리부(4320)로의 전기적 접속 경로가 이루어질 수 있다.
제1접속 고리부(4310)와 제2접속 고리부(4320)는 각각 원형 링(ring) 형상을 가지며, 링들이 서로 엮여 체인(chain) 형상을 이루는 형태를 가질 수 있다. 제1접속 고리부(4310)는 제2접속 고리부(4320)에 엮인 상태에서 상하 좌우로 유동될 수 있어, 반도체 패키지(40)가 휘어지거나 구부러질 때에서 전기적 전속 상태를 유지할 수 있다. 도시되지는 않았지만, 제1접속 고리부(4310)와 제2접속 고리부(4320)는 도 5에 제시된 바와 같이 버퍼층(도 5의 3500)에 함침될 수 있으며, 또한, 도시되지는 않았으나, 제1접속 고리부(4310)와 제2접속 고리부(4320)는 도 4에 제시된 피복층(도 4의 2400)이 피복된 상태로 도입될 수 있다.
도 7은 다른 일 예에 따른 반도체 패키지를 보여준다.
도 7을 참조하면, 반도체 패키지(50)는 제1접속부(5110)들을 구비한 제1기판(5100)에 제2접속부(5220)들을 구비한 제2기판(5200)이 적층된 구조를 구비할 수 있다. 제1기판(5100)과 제2기판(5200)을 전기적 및 신호적으로 연결시키는 접속 구조는 제1접속 고리부(5310) 및 제2접속 고리부(5320)를 포함하여 구비될 수 있다. 제1접속 고리부(5310)가 제2접속 고리부(5320)에 걸려 상호 접촉함으로써, 상호 접촉된 부분을 통해 제1접속 고리부(5310)로부터 제2접속 고리부(5320)로의 전기적 접속 경로가 이루어질 수 있다.
제1접속 고리부(5310)는 제1접속부(5110)에 체결된 일단부인 제1단부(5311)로부터 실질적으로 수직하게 연장된 제1기둥부(5313), 및 제1기둥부(5313)로부터 측방향으로 연장된 제1걸림부(5315)를 포함하는 형상을 가질 수 있다. 제1접속 고리부(5310)는 알파벳 "C" 형상을 가지므로, 탄성을 제공하는 형상을 가질 수 있다. 제2접속 고리부(5320)는 제2접속부(5220)에 체결된 일단부인 제2단부(5321)로부터 실질적으로 수직하게 연장된 제2기둥부(5323) 및 제2기둥부(5323)로부터 측방향으로 연장되고 제1걸림부(5315)에 걸쳐져 접촉하는 제2걸림부(5325)를 포함하는 형상을 가질 수 있다. 제2접속 고리부(5320)는 알파벳 "C" 형상의 미러 이미지(mirror image) 형상을 가지므로, 탄성을 제공하는 형상을 가질 수 있다.
제1접속 고리부(5310)와 제2접속 고리부(5320)는 상호 걸쳐진 상태에서 유동될 수 있어, 반도체 패키지(50)가 휘어지거나 구부러질 때에서 전기적 전속 상태를 유지할 수 있다. 도시되지는 않았지만, 제1접속 고리부(5310)와 제2접속 고리부(5320)는 도 5에 제시된 바와 같이 버퍼층(도 5의 3500)에 함침될 수 있으며, 또한, 도시되지는 않았으나, 제1접속 고리부(5310)와 제2접속 고리부(5320)는 도 4에 제시된 피복층(도 4의 2400)이 피복된 상태로 도입될 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
100, 200: 기판,
310, 320: 접속 고리부.

Claims (20)

  1. 제1접속부가 표면 부분에 배치된 제1기판;
    상기 제1접속부에 대향되도록 제2접속부가 표면 부분에 배치된 제2기판;
    상기 제1접속부에 일단부가 체결된 제1접속 고리(loop)부; 및
    상기 제2접속부에 일단부가 체결되고 상기 제1접속 고리부에 타단부가 걸려 상호 접촉하는 제2접속 고리부;를 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1접속 고리부는
    상기 제1접속부에 체결된 일단부로부터 연장되는 제1환형부의 일부가 열린 갈고리(hook) 형상을 가지는 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1접속 고리부와 상기 제2접속 고리부는
    상호 간에 체결되지 않아 유동적으로 움직이는 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1 및 제2접속 고리부들은
    상호 엮여 체인(chain) 형상을 이루는 링(ring) 형상을 각각 가지는 반도체 패키지.
  5. 제1항에 있어서,
    상기 제1접속 고리부는
    상기 제1접속부에 체결된 일단부로부터 실질적으로 수직하게 연장된 제1기둥(pillar)부; 및
    상기 제1기둥부로부터 측방향으로 연장된 제1걸림부;를 포함하고,
    상기 제2접속 고리부는
    상기 제2접속부에 체결된 일단부로부터 실질적으로 수직하게 연장된 제2기둥(pillar)부; 및
    상기 제2기둥부로부터 측방향으로 연장되고 상기 제1걸림부에 걸쳐져 접촉하는 제2걸림부;를 포함하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 제1기판은
    집적 회로가 집적된 반도체 칩을 포함하는 반도체 패키지.
  7. 제6항에 있어서,
    상기 제2기판은
    상기 반도체 칩을 실장하는 패키지 기판을 포함하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 제1접속 고리부는
    금(Au), 은(Ag) 또는 구리(Cu)를 포함하는 금속 물질로 형성된 반도체 패키지.
  9. 제1항에 있어서,
    상기 제1접속 고리부 및 상기 제2접속 고리부를 피복하는 유연한 전도성 피복층을 더 포함하는 반도체 패키지.
  10. 제1항에 있어서,
    상기 전도성 피복층은
    전도성 폴리머 물질을 포함하는 반도체 패키지.
  11. 제1접속부가 표면 부분에 배치된 제1기판;
    상기 제1접속부에 대향되도록 제2접속부가 표면 부분에 배치된 제2기판;
    상기 제1접속부에 일단부가 체결된 제1접속 고리(loop)부;
    상기 제2접속부에 일단부가 체결되고 상기 제1접속 고리부에 타단부가 걸려 상호 접촉하는 제2접속 고리부; 및
    상기 제1 및 제2기판 사이에 도입되어 상기 제1 및 제2접속 고리부들이 함침되고 유연한 버퍼(buffer)층을 포함하는 반도체 패키지.
  12. 제11항에 있어서,
    상기 제1접속 고리부는
    상기 제1접속부에 체결된 일단부로부터 연장되는 제1환형부의 일부가 열린 갈고리(hook) 형상을 가지는 반도체 패키지.
  13. 제11항에 있어서,
    상기 제1접속 고리부와 상기 제2접속 고리부는
    상호 간에 체결되지 않아 유동적으로 움직이는 반도체 패키지.
  14. 제11항에 있어서,
    상기 제1 및 제2접속 고리부들은
    상호 엮여 체인(chain) 형상을 이루는 링(ring) 형상을 각각 가지는 반도체 패키지.
  15. 제11항에 있어서,
    상기 제1접속 고리부는
    상기 제1접속부에 체결된 일단부로부터 실질적으로 수직하게 연장된 제1기둥(pillar)부; 및
    상기 제1기둥부로부터 측방향으로 연장된 제1걸림부;를 포함하고,
    상기 제2접속 고리부는
    상기 제2접속부에 체결된 일단부로부터 실질적으로 수직하게 연장된 제2기둥(pillar)부; 및
    상기 제2기둥부로부터 측방향으로 연장되고 상기 제1걸림부에 걸쳐져 접촉하는 제2걸림부;를 포함하는 반도체 패키지.
  16. 제11항에 있어서,
    상기 제1기판은
    집적 회로가 집적된 반도체 칩이고,
    상기 제2기판은
    상기 반도체 칩을 실장하는 패키지 기판을 포함하는 반도체 패키지.
  17. 제11항에 있어서,
    상기 제1접속 고리부 및 상기 제2접속 고리부를 피복하는 유연한 전도성 피복층을 더 포함하는 반도체 패키지.
  18. 제17항에 있어서,
    상기 전도성 피복층은
    전도성 폴리머 물질을 포함하는 반도체 패키지.
  19. 제11항에 있어서,
    상기 버퍼층은
    0.01GPa 내지 0.1GPa 범위의 인장 탄성 계수를 가지는 반도체 패키지.
  20. 제11항에 있어서,
    상기 버퍼층은
    실리콘을 함유하는 수지(resin), 고무(rubber) 또는 폴리머(polymer)를 포함하는 반도체 패키지.
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