KR20160126567A

KR20160126567A - 서브 픽셀 배열 구조를 갖는 표시장치

Info

Publication number: KR20160126567A
Application number: KR1020150057786A
Authority: KR
Inventors: 윤재경; 홍상표
Original assignee: 엘지디스플레이 주식회사
Priority date: 2015-04-24
Filing date: 2015-04-24
Publication date: 2016-11-02
Also published as: KR102326806B1; CN106067476B; US20160315127A1; US9935156B2; US20180175123A1; US10297646B2; CN106067476A

Abstract

본 발명은 서브 픽셀의 개수를 줄이는 동시에 고해상도를 구현할 수 있는 서브 픽셀 배열 구조를 갖는 표시장치를 제공하기 위하여, 제1서브 픽셀과, 제1서브 픽셀과 다른 열에 배치된 제2서브 픽셀과, 2행으로 각각 분할되며 제1 및/또는 제2서브 픽셀을 사이에 두고 2열로 각각 배치된 제3서브 픽셀로 이루어진 서브 픽셀 그룹을 포함하는 서브 픽셀 배열 구조를 갖는 표시장치를 제공한다.

Description

서브 픽셀 배열 구조를 갖는 표시장치{Display device having sub pixel array structure}

본 발명은 표시장치에 관한 것으로, 특히 고해상도를 구현하는 동시에 개구율을 향상시킬 수 있는 서브 픽셀 배열 구조를 갖는 표시장치에 관한 것이다.

유기전계발광 표시장치는 자발광소자인 유기 발광 다이오드를 이용하여 영상을 표시하는 것으로, 휘도 및 색순도가 뛰어나 차세대 표시장치로 주목받고 있다.

이와 같은 유기전계발광 표시장치는 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 이용하여 다수의 서브 픽셀 그룹을 구성하며, 이를 통해 다양한 컬러영상을 표시한다.

적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀은 다양한 형태로 배열될 수 있는데, 이들의 배열 구조로는 스트라이프형, 모자이크형 및 델타형 등이 알려져 있다.

구체적으로, 스트라이프형은 동일한 색의 서브 픽셀을 열 단위로 배열하는 형태이고, 모자이크형은 열 및 행 방향으로 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 순차적으로 배열하는 형태이고, 델타형은 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 순차적으로 배열하되 이들이 서로 엇갈리도록 지그재그 형태로 배열하는 형태이다.

도 1은 종래의 제1 내지 제3서브 픽셀로 이루어진 서브 픽셀 그룹을 포함하는 서브 픽셀 배열 구조를 도시한 도면이다.

도면에 도시한 바와 같이, 서브 픽셀 배열 구조(10)는 제1열에 배치된 제1서브 픽셀(11)과, 제3열에 배치된 제2서브 픽셀(12)과, 제2열에 배치된 제3서브 픽셀로 이루어진 서브 픽셀 그룹(15)이 2열 및 2행으로 배치된다.

이 때, 제1서브 픽셀(11)은 적색(R), 제2서브 픽셀(12)은 청색(B), 제3서브 픽셀(13)은 녹색(G)을 각각 표시하며, 제1 내지 제3서브 픽셀(11, 12, 13)이 모여 하나의 픽셀로 정의된다.

또한, 제1 내지 제3서브 픽셀(11, 12, 13)의 면적은 서로 동일하다.

또한, 도면에는 도시하지 않았지만 제1 내지 제3서브 픽셀(11, 12, 13)에 대응되는 영역에 이들 서브 픽셀(11, 12, 13) 각각을 구동하기 위한 구동부가 배치된다.

이 때, 구동부는 각 서브 픽셀(11, 12, 13)의 일정 면적을 차지한다.

도 2는 도1의 서브 픽셀 배열 구조에서 서브 픽셀 그룹에 포함된 제1 내지 제3 서브 픽셀의 개수를 각각 4배씩 증가시켜 고해상도를 구현한 종래의 서브 픽셀 배열 구조를 도시한 도면이다.

도면에 도시한 바와 같이, 서브 픽셀 배열구조(20)는 제1열에 배치된 제1서브 픽셀(21)과, 제3열에 배치된 제2서브 픽셀(22)과, 제2열에 배치된 제3서브 픽셀(23)로 이루어진 서브 픽셀 그룹(25)이 4열 및 4행으로 배치된다.

이에 따라, 도2의 서브 픽셀 배열구조(20)는 도 1의 서브 픽셀 배열 구조(10) 대비 서브 픽셀 그룹의 개수가 4배 증가된다.

이 때, 제1서브 픽셀(21)은 적색(R), 제2서브 픽셀(22)은 청색(B), 제3서브 픽셀(23)은 녹색(G)을 각각 표시하며, 제1 내지 제3서브 픽셀(21, 22, 23)이 모여 하나의 픽셀로 정의된다.

또한, 제1 내지 제3서브 픽셀(21, 22, 23)의 면적은 서로 동일하다.

또한, 도면에는 도시하지 않았지만 제1 내지 제3서브 픽셀(21, 22, 23)에 대응되는 영역에 이들 서브 픽셀(21, 22, 23) 각각을 구동하기 위한 구동부가 각각 배치된다.

이 때, 제1 내지 제3서브 픽셀(21, 22, 23)은 각각 도 1의 제1 내지 제3서브 픽셀(11, 12, 13)의 면적의 1/4이 되지만, 구동부는 그 면적을 줄이는데 한계가 있기 때문에 고해상도를 구현한 종래의 서브 픽셀 배열 구조(20)는 개구율이 현저히 감소되는 문제점이 있다.

또한, 감소된 개구율을 증가시키기 위해 휘도를 향상시킬 경우 소비전력이 크게 소모되는 문제점이 있다.

본 발명은 상기한 종래의 문제점을 해결하기 위해 안출된 것으로서, 고해상도를 구현하는 동시에 개구율을 향상하고 소비전력을 절감할 수 있는 서브 픽셀 배열 구조를 갖는 표시장치를 제공하는 것을 그 목적으로 한다.

전술한 바와 같은 목적을 달성하기 위해 본 발명은, 제1서브 픽셀과, 제1서브 픽셀과 다른 열에 배치된 제2서브 픽셀과, 2행으로 각각 분할되며 제1 및/또는 제2서브 픽셀을 사이에 두고 2열로 각각 배치된 제3서브 픽셀로 이루어진 서브 픽셀 그룹을 포함하는 서브 픽셀 배열 구조를 갖는 표시장치를 제공한다.

또한, 제1서브 픽셀은 제1열에 배치되고, 제2서브 픽셀은 제3열에 배치되고, 제3서브 픽셀은 제2열 및 제4열에 각각 배치되며, 제1 내지 제3서브 픽셀의 개수는 1:1:4의 비율이다.

또한, 제1서브 픽셀은 제1열 및 제4열에 각각 배치되고, 제2서브 픽셀은 제3열에 배치되고, 제3서브 픽셀은 제2열 및 제5열에 각각 배치되며, 제1 내지 제3서브 픽셀의 개수는 2:1:4의 비율이다.

또한, 제1서브 픽셀은 제1열 및 제4열에 각각 배치되고, 제2서브 픽셀은 제3열 및 제6열에 각각 배치되고, 제3서브 픽셀은 제2열 및 제5열에 각각 배치되며, 제1 내지 제3서브 픽셀의 개수는 2:2:4의 비율이다.

또한, 제1서브 픽셀은 각각 2행으로 분할되어 제1열 및 제4열에 각각 배치되고, 제2서브 픽셀은 제3열에 배치되고, 제3서브 픽셀은 제2열 및 제5열에 각각 배치되며, 제1 내지 제3서브 픽셀의 개수는 4:1:4의 비율이다.

또한, 제1서브 픽셀은 제1열 및 제4열에 각각 배치되어 서로 연결되고, 제2서브 픽셀은 제3열에 배치되고, 제3서브 픽셀은 제2열 및 제5열에 각각 배치되며, 제1 내지 제3서브 픽셀의 개수는 1:1:4의 비율이다.

또한, 제1서브 픽셀은 2행으로 각각 분할되어 제1열 및 제4열에 각각 배치되고, 제2서브 픽셀은 제3열 및 제6열에 각각 배치되고, 제3서브 픽셀은 제2열 및 제5열에 각각 배치되며, 제1 내지 제3서브 픽셀의 개수는 4:2:4의 비율이다.

또한, 제1서브 픽셀은 제1열 및 제4열에 각각 배치되어 서로 연결되고, 제2서브 픽셀은 제3열 및 제6열에 각각 배치되어 서로 연결되고, 제3서브 픽셀은 제2열 및 제5열에 각각 배치되며, 제1 내지 제3서브 픽셀의 개수는 1:1:4의 비율이다.

또한, 제3서브 픽셀 각각의 면적은 서로 동일하다.

또한, 제1 및 제2서브 픽셀은 각각 서로 다른 색을 표시하되 적색 또는 청색을 표시하고, 제3서브 픽셀은 녹색을 표시한다.

또한, 제1 및 제2서브 픽셀은 각각 서로 다른 색을 표시하되 적색 또는 청색을 표시하고, 제3서브 픽셀은 각각 녹색 및 백색을 1:1의 비율로 표시한다.

또한, 제2 및 제3서브 픽셀은 각각 청색 및 녹색을 표시하고, 제1서브 픽셀은 각각 적색 및 백색을 1:1의 비율로 표시한다.

또한, 서브 픽셀 그룹에 대응되는 기판과, 기판 상에 제1방향을 따라 배치되는 제1 및 제2게이트 배선과, 기판 상에 제1방향과 교차되는 제2방향을 따라 배치되는 제1 내지 제4데이터 배선과, 제1서브 픽셀에 대응되는 영역과 제1 및 제2게이트 배선과 제1데이터 배선의 교차지점에 배치되는 제1화소 전극과, 제2서브 픽셀에 대응되는 영역과 제1 및 제2게이트 배선과 제3데이터 배선의 교차지점에 배치되는 제2화소 전극과, 제3서브 픽셀에 각각 대응되는 영역과, 제1 및 제2게이트 배선과 제2 및 제4데이터 배선의 교차지점에 각각 배치되는 제3 내지 제6화소 전극과, 제1 내지 제6화소 전극과 각각 연결되는 제1 내지 제6구동부를 더 포함한다.

또한, 제1구동부는 제2게이트 배선 및 제1데이터 배선과 연결되고, 제2구동부는 제1게이트 배선 및 제3데이터 배선과 연결되거나 제2게이트 배선 및 제3데이터 배선과 연결되고, 제3구동부는 제1게이트 배선 및 제2데이터 배선과 연결되고, 제4구동부는 제2게이트 배선 및 제2데이터 배선과 연결되고, 제5구동부는 제1게이트 배선 및 제4데이터 배선과 연결되고, 제6구동부는 제2게이트 배선 및 제4데이터 배선과 연결된다.

또한, 제3 내지 제6화소 전극에 각각 제1 내지 제4데이터 신호가 인가되고, 제1 및 제2화소 전극에 각각 4개의 데이터 신호를 누적하여 평균한 제1 및 제2샘플링 데이터 신호가 인가된다.

또한, 서브 픽셀 그룹에 대응되는 기판과, 기판 상에 제1방향을 따라 배치되는 제1 및 제2게이트 배선과, 기판 상에 제1방향과 교차되는 제2방향을 따라 배치되는 제1 내지 제5데이터 배선과, 제1열에 배치된 제1서브 픽셀에 대응되는 영역과, 제1 및 제2게이트 배선과 제1데이터 배선의 교차지점에 배치되는 제1화소 전극과, 제4열에 배치된 제1서브 픽셀에 대응되는 영역과, 제1 및 제2게이트 배선과 제4데이터 배선의 교차지점에 배치되는 제2화소 전극과, 제2서브 픽셀에 대응되는 영역과 제1 및 제2게이트 배선과 제3데이터 배선의 교차지점에 배치되는 제3화소 전극과, 제3서브 픽셀에 각각 대응되는 영역과 제1 및 제2게이트 배선과 제2 및 제5데이터 배선의 교차지점에 각각 배치되는 제4 내지 제7화소 전극과, 제1 내지 제7화소 전극과 각각 연결되는 제1 내지 제7구동부를 더 포함한다.

또한, 제1구동부는 제2게이트 배선 및 제1데이터 배선과 연결되고, 제2구동부는 제2게이트 배선 및 제4데이터 배선과 연결되고, 제3구동부는 제1게이트 배선 및 제3데이터 배선과 연결되거나 제2게이트 배선 및 제3데이터 배선과 연결되고, 제4구동부는 제1게이트 배선 및 제2데이터 배선과 연결되고, 제5구동부는 제2게이트 배선 및 제2데이터 배선과 연결되고, 제6구동부는 제1게이트 배선 및 제5데이터 배선과 연결되고, 제7구동부는 제2게이트 배선 및 제5데이터 배선과 연결된다.

또한, 제4 내지 제7화소 전극에 각각 제1 내지 제4데이터 신호가 인가되고, 제1 및 제2화소 전극에 각각 2개의 데이터 신호를 누적하여 평균한 제1 및 제2샘플링 데이터 신호가 인가되고, 제3화소 전극에 4개의 데이터 신호를 누적하여 평균한 제3샘플링 데이터 신호가 인가된다.

또한, 서브 픽셀 그룹에 대응되는 기판과, 기판 상에 제1방향을 따라 배치되는 제1 및 제2게이트 배선과, 기판 상에 제1방향과 교차되는 제2방향을 따라 배치되는 제1 내지 제6데이터 배선과, 제1열에 배치된 제1서브 픽셀에 대응되는 영역과 제1 및 제2게이트 배선과 제1데이터 배선의 교차지점에 배치되는 제1화소 전극과, 제4열에 배치된 제1서브 픽셀에 대응되는 영역과 제1 및 제2게이트 배선과 제4데이터 배선의 교차지점에 배치되는 제2화소 전극과, 제3열에 배치된 제2서브 픽셀에 대응되는 영역과 제1 및 제2게이트 배선과 제3데이터 배선의 교차지점에 배치되는 제3화소 전극과, 제6열에 배치된 제2서브 픽셀에 대응되는 영역과 제1 및 제2게이트 배선과 제6데이터 배선의 교차지점에 배치되는 제4화소 전극과, 제3서브 픽셀에 각각 대응되는 영역과 제1 및 제2게이트 배선과 제2 및 제5데이터 배선의 교차지점에 각각 배치되는 제5 내지 제8화소 전극과, 제1 내지 제8화소 전극과 각각 연결되는 제1 내지 제8구동부를 더 포함한다.

또한, 제1구동부는 제2게이트 배선 및 제1데이터 배선과 연결되고, 제2구동부는 제2게이트 배선 및 제4데이터 배선과 연결되고, 제3구동부는 제2게이트 배선 및 제3데이터 배선과 연결되고, 제4구동부는 제2게이트 배선 및 제6데이터 배선과 연결되고, 제5구동부는 제1게이트 배선 및 제2데이터 배선과 연결되고, 제6구동부는 제2게이트 배선 및 제2데이터 배선과 연결되고, 제7구동부는 제1게이트 배선 및 제5데이터 배선과 연결되고, 제8구동부는 제2게이트 배선 및 제5데이터 배선과 연결된다.

또한, 제5 내지 제8화소 전극에 각각 제1 내지 제4데이터 신호가 인가되고, 제1 내지 제4화소 전극에 각각 2개의 데이터 신호를 누적하여 평균한 제1 내지 제4샘플링 데이터 신호가 인가된다.

본 발명은 적색(R) 또는 청색(B)을 표시하는 제1 및 제3서브 픽셀의 개수는 그대로 두고 인지 해상도(Cognitive resolution)가 높은 녹색(G)을 표시하는 제2서브 픽셀의 개수만 4배 증가시킴으로써, 제1 내지 제3서브 픽셀의 개수를 각각 4배씩 증가시켜 고해상도를 구현한 종래의 서브 픽셀 배열 구조 대비 총 서브 픽셀의 개수를 줄이는 동시에 고해상도를 구현할 수 있다.

또한, 구동부 및 데이터 배선의 개수가 감소됨에 따라 개구율이 향상되고 소비전력이 절감되는 효과가 있다.

도 1은 종래의 제1 내지 제3서브 픽셀로 이루어진 서브 픽셀 그룹을 포함하는 서브 픽셀 배열 구조를 도시한 도면이다.
도 2는 도1의 서브 픽셀 배열 구조에서 서브 픽셀 그룹에 포함된 제1 내지 제3 서브 픽셀의 개수를 각각 4배씩 증가시켜 고해상도를 구현한 종래의 서브 픽셀 배열 구조를 도시한 도면이다.
도 3a 내지 도 3f는 본 발명의 제1실시예에 따른 서브 픽셀 배열 구조를 도시한 도면이다.
도 4는 도 3a 내지 도 3f의 서브 픽셀 그룹에 대응되는 기판을 도시한 도면이다.
도 5은 본 발명의 제2실시예에 따른 서브 픽셀 배열 구조를 도시한 도면이다.
도 6은 도 5의 서브 픽셀 그룹에 대응되는 기판을 도시한 도면이다.
도 7a 및 도 7b는 본 발명의 제3실시예에 따른 서브 픽셀 배열 구조를 도시한 도면이다.
도 8은 도 7a 및 도 7b의 서브 픽셀 그룹에 대응되는 기판을 도시한 도면이다.
도 9은 본 발명의 제4실시예에 따른 서브 픽셀 배열 구조를 도시한 도면이다.
도 10은 도 9의 서브 픽셀 그룹에 대응되는 기판을 도시한 도면이다.
도 11은 본 발명의 제5실시예에 따른 서브 픽셀 배열 구조를 도시한 도면이다.
도 12은 도 11의 서브 픽셀 그룹에 대응되는 기판을 도시한 도면이다.
도 13은 본 발명의 제6실시예에 따른 서브 픽셀 배열 구조를 도시한 도면이다.
도 14은 도 13의 서브 픽셀 그룹에 대응되는 기판을 도시한 도면이다.
도 15은 본 발명의 제7실시예에 따른 서브 픽셀 배열 구조를 도시한 도면이다.
도 16은 도 15의 서브 픽셀 그룹에 대응되는 기판을 도시한 도면이다.
도 17은 본 발명의 제8실시예에 따른 서브 픽셀 배열 구조를 도시한 도면이다.
도 18은 도 17의 서브 픽셀 그룹에 대응되는 기판을 도시한 도면이다.
도 19은 본 발명의 제9실시예에 따른 서브 픽셀 배열 구조를 도시한 도면이다.
도 20은 도 19의 서브 픽셀 그룹에 대응되는 기판을 도시한 도면이다.

이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

<제 1 실시예>

도 3a 내지 도 3f는 본 발명의 제1실시예에 따른 서브 픽셀 배열 구조를 도시한 도면이다.

도면에 도시한 바와 같이, 본 발명의 제1실시예에 따른 서브 픽셀 배열 구조(100a~100f)는 제1서브 픽셀(101)과, 제1서브 픽셀(101)과 다른 열에 배치된 제2서브 픽셀(102)과, 2행으로 각각 분할되며 제2서브픽셀(102)을 사이에 두고 2열로 각각 배치된 제3서브 픽셀(103a~103d)로 이루어진 서브 픽셀 그룹(105)을 포함한다.

구체적으로, 제1서브 픽셀(101)은 제1열에 배치되고, 제2서브 픽셀(102)은 제3열에 배치되고, 제3서브 픽셀(103a~103d)은 제2열 및 제4열에 각각 배치된다.

이에 따라, 본 발명의 제1실시예에 따른 서브 픽셀 배열 구조(100a~100f)는 제1 내지 제3서브 픽셀(101, 102, 103a~103d)의 개수가 1:1:4의 비율을 갖게 된다.

또한, 일정 면적을 갖는 서브 픽셀 그룹(105)에 배치되는 제1 내지 제3서브 픽셀(101, 102, 103a~103d) 각각의 총 면적은 서로 동일할 수 있다.

이 때, 제1 내지 제3서브 픽셀(101, 102, 103a~103d)각각의 면적은 제1 내지 제3서브 픽셀(101, 102, 103a~103d)의 총 면적을 제1 내지 제3서브 픽셀(101, 102, 103a~103d)의 개수만큼 균등하게 분할한 면적일 수 있다.

구체적으로, 제1 및 제2서브 픽셀(101, 102)의 면적은 제1 및 제2서브 픽셀(101, 102)의 총 면적과 동일하고, 제3서브 픽셀(103a~103d) 각각의 면적은 서로 동일하며 제3서브 픽셀(103a~103d)의 총 면적의 1/4이 될 수 있다.

또한, 서브 픽셀 그룹(105)의 제1 및 제2서브 픽셀(101, 102)은 각각 서로 다른 색을 표시하되 적색(R) 또는 청색(B)을 표시하고, 제3서브 픽셀(103a~103d)은 녹색(G)을 표시할 수 있다.

예를 들어, 도 3a에 도시한 바와 같이 서브 픽셀 그룹(105)의 제1 및 제2서브 픽셀(101, 102)은 각각 적색(R) 및 청색(B)을 표시하고, 제3서브 픽셀(103a~103d)은 녹색(G)을 표시할 수 있다.

또한, 도 3b에 도시한 바와 같이 서브 픽셀 그룹(105)의 제1 및 제2서브 픽셀(101, 102)은 각각 청색(B) 및 적색(R)을 표시하고, 제3서브 픽셀(103a~103d)은 녹색(G)을 표시할 수 있다.

이 때, 도 3a의 서브 픽셀 배열 구조(100a)는 도 3a의 서브 픽셀 그룹(105)이 제1 및 제2행을 따라 반복 배치된 구조이고, 도 3b의 서브 픽셀 배열 구조(100b)는 도 3a의 서브 픽셀 그룹(105)이 제1행을 따라 반복 배치되고, 도 3b의 서브 픽셀 그룹(105)이 제2행을 따라 반복 배치된 구조이다.

이에 따라, 본 발명의 제1실시예에 따른 서브 픽셀 배열 구조(100a, 100b)는 적색(R) 또는 청색(B)을 표시하는 제1 및 제2서브 픽셀(101, 102)의 개수는 그대로 두고 인지 해상도(Cognitive resolution)가 높은 녹색(G)을 표시하는 제3서브 픽셀(103a~103d)의 개수만 4배 증가시킴으로써, 제1 내지 제3서브 픽셀(도 2의 21, 22, 23)의 개수를 각각 4배씩 증가시켜 고해상도를 구현한 종래의 서브 픽셀 배열 구조(도 2의 20) 대비 총 서브 픽셀의 개수를 줄이는 동시에 고해상도를 구현할 수 있다.

또한, 서브 픽셀 그룹(105)의 제1 및 제2서브 픽셀(101, 102)은 각각 서로 다른 색을 표시하되 적색(R) 또는 청색(B)을 표시하고, 제3서브 픽셀(103a~103d)은 각각 녹색(G) 및 백색(W)을 1:1의 비율로 표시할 수 있다.

예를 들어, 도 3c에 도시한 바와 같이 서브 픽셀 그룹(105)의 제1열 및 제3열에 각각 배치된 제1 및 제2서브 픽셀(101, 102)은 각각 적색(R) 및 청색(B)을 표시하고, 2행으로 분할되며 제2열 및 제4열에 각각 배치된 제3서브 픽셀(103a~103d)은 각각 상하로 녹색(G) 및 백색(W)을 표시할 수 있다.

또한, 도 3d에 도시한 바와 같이 서브 픽셀 그룹(105)의 제1열 및 제3열에 각각 배치된 제1 및 제2서브 픽셀(101, 102)은 각각 청색(B) 및 적색(R)을 표시하고, 2행으로 분할되며 제2열 및 제4열에 각각 배치된 제3서브 픽셀(103a~103d)은 각각 상하로 녹색(G) 및 백색(W)을 표시할 수 있다.

또한, 도 3e에 도시한 바와 같이 서브 픽셀 그룹(105)의 제1열 및 제3열에 각각 배치된 제1 및 제2서브 픽셀(101, 102)은 각각 적색(R) 및 청색(B)을 표시하고, 2행으로 분할되며 제2열 및 제4열에 각각 배치된 제3서브 픽셀(103a~103d) 중 제2열에 배치된 제3서브 픽셀(103a, 103b)은 각각 상하로 녹색(G) 및 백색(W)을 표시하고, 제4열에 배치된 제3서브 픽셀(103c, 103d)은 각각 상하로 백색(W) 및 녹색(G)을 표시할 수 있다.

또한, 도 3f에 도시한 바와 같이 서브 픽셀 그룹(105)의 제1열 및 제3열에 각각 배치된 제1 및 제2서브 픽셀(101, 102)은 각각 청색(B) 및 적색(R)을 표시하고, 2행으로 분할되며 제2열 및 제4열에 각각 배치된 제3서브 픽셀(103a~103d) 중 제2열에 배치된 제3서브 픽셀(103a, 103b)은 각각 상하로 녹색(G) 및 백색(W)을 표시하고, 제4열에 배치된 제3서브 픽셀(103c, 103d)은 각각 상하로 백색(W) 및 녹색(G)을 표시할 수 있다.

이 때, 도 3c의 서브 픽셀 배열 구조(100c)는 도 3c의 서브 픽셀 그룹(105)이 제1 및 제2행을 따라 반복 배치된 구조이고, 도 3d의 서브 픽셀 배열 구조(100d)는 도 3c의 서브 픽셀 그룹(105)이 제1행을 따라 반복 배치되고, 도 3d의 서브 픽셀 그룹(105)이 제2행을 따라 반복 배치된 구조이다.

또한, 도 3e의 서브 픽셀 배열 구조(100e)는 도 3e의 서브 픽셀 그룹(105)이 제1 및 제2행을 따라 반복 배치된 구조이고, 도 3f의 서브 픽셀 배열 구조(100f)는 도 3e의 서브 픽셀 그룹(105)이 제1행을 따라 반복 배치되고, 도 3f의 서브 픽셀 그룹(105)이 제2행을 따라 반복 배치된 구조이다.

이에 따라, 본 발명의 제1실시예에 따른 서브 픽셀 배열 구조(100c~100f)는 적색(R) 또는 청색(B)을 표시하는 제1 및 제2서브 픽셀(101, 102)의 개수는 그대로 두고, 인지 해상도(Cognitive resolution)가 높은 녹색(G)과 휘도를 향상시키는 백색(W)을 각각 1:1의 비율로 표시하는 제3서브 픽셀(103a~103d)의 개수만 4배 증가시킴으로써, 제1 내지 제3서브 픽셀(도 2의 21, 22, 23)의 개수를 각각 4배씩 증가시켜 고해상도를 구현한 종래의 서브 픽셀 배열 구조(도 2의 20) 대비 총 서브 픽셀의 개수를 줄이는 동시에 고해상도를 구현하고, 광효율 향상에 의해 소비전력을 절감할 수 있다.

한편, 또 다른 실시예로서, 도면에는 도시하지 않았지만, 제1열에 배치된 제1서브 픽셀(101)과 제3열에 배치된 제2서브 픽셀(102)은 각각 2행으로 분할될 수도 있다.

이 때, 제1서브 픽셀(101)은 상하로 적색(R) 및 백색(W)을 표시할 수 있고, 제2서브 픽셀(102)은 상하로 청색(B) 및 백색(W)을 표시할 수 있다.

이하, 본 발명에 따른 제1실시예의 서브 픽셀 배열 구조(100a~100f)를 채용하는 표시장치에 대해 설명하겠다.

도 4는 도 3a 내지 도 3f의 서브 픽셀 그룹에 대응되는 기판을 도시한 도면이다.

여기서, 표시장치는 유기전계 발광 표시장치 또는 액정 표시장치일 수 있으며, 도 3a 내지 도 3f의 서브 픽셀 그룹(105)에 대응되는 기판(105’)을 포함한다.

도면에 도시한 바와 같이, 도 3a 내지 도 3f의 서브 픽셀 그룹(105)에 대응되는 기판(105’)은 제1 및 제2 게이트 배선(GL1, GL2)과, 제1 내지 제4데이터 배선(DL1~DL4)과, 제1 내지 제6화소 전극(101’, 102’, 103a’, 103b’, 103c’, 103d’)과, 제1 내지 제6구동부(151, 152, 153a, 153b, 153c, 153d)를 포함한다.

구체적으로, 기판(105’) 상에 제1 및 제2게이트 배선(GL1, GL2)은 제1방향을 따라 배치되며, 제1 내지 제4데이터 배선(DL1~DL4)은 제1방향과 교차되는 제2방향을 따라 배치된다.

또한, 제1화소 전극(101’)은 제1서브 픽셀(101)에 대응되는 영역 및 제1 및 제2게이트 배선(GL1, GL2)과 제1데이터 배선(DL1)의 교차지점에 배치되고, 제2화소 전극(102’)은 제2서브 픽셀(102)에 대응되는 영역 및 제1 및 제2게이트 배선(GL1, GL2)과 제3데이터 배선(DL3)의 교차지점에 배치되고, 제3 내지 제6화소 전극(103a’~103d’)은 제3서브 픽셀(103a~103d)에 각각 대응되는 영역 및 제1 및 제2게이트 배선(GL1, GL2)과 제2 및 제4데이터 배선(DL2, DL4)의 교차지점에 각각 배치된다.

또한, 제1구동부(151)는 제2게이트 배선(GL2), 제1데이터 배선(DL1) 및 제1화소 전극(101’)과 연결되고, 제2구동부(152)는 제1게이트 배선(GL1), 제3데이터 배선(DL3) 및 제2화소 전극(102’)과 연결되고, 제3구동부(153a)는 제1게이트 배선(GL1), 제2데이터 배선(DL2) 및 제3화소 전극(103a’)과 연결되고, 제4구동부(153b)는 제2게이트 배선(GL2), 제2데이터 배선(DL2) 및 제4화소 전극(103b’)과 연결되고, 제5구동부(153c)는 제1게이트 배선(GL1), 제4데이터 배선(DL4) 및 제5화소 전극(103c’)과 연결되고, 제6구동부(153d)는 제2게이트 배선(GL2), 제4데이터 배선(DL4) 및 제6화소 전극(103d’)과 연결된다.

다른 실시예에서는, 제2구동부(152)가 제2게이트 배선(GL2), 제3데이터 배선(DL3) 및 제2화소 전극(102’)과 연결될 수도 있다.

한편, 도면에는 도시하지 않았지만 제1 내지 제6구동부(151, 152, 153a~153d)는 하나 이상의 박막 트랜지스터 및 커패시터를 포함한다.

이에 따라, 제1 내지 제3서브 픽셀(도 2의 21, 22, 23)의 개수를 각각 4배씩 증가시켜 고해상도를 구현한 종래의 서브 픽셀 배열 구조(도 2의 20) 대비 고해상도를 구현하는 동시에 구동부 및 데이터 배선의 개수가 감소됨에 따라 개구율이 향상되고 소비전력이 절감되는 효과가 있다.

이하, 본 발명의 제1실시예에 따른 서브 픽셀 배열 구조(100a~100f)의 구동 방법에 대해 설명하겠다.

제3서브 픽셀(103a~103d)과 각각 대응되는 제3 내지 제6화소 전극(103a’~103d’)에 각각 제1 내지 제4데이터 신호가 인가되고, 제1서브 픽셀(101)과 대응되는 제1화소 전극(101’)에 4개의 데이터 신호를 누적하여 평균한 제1샘플링 데이터 신호가 인가되고, 제2서브 픽셀(102)과 대응되는 제2화소 전극(102’)에 4개의 데이터 신호를 누적하여 평균한 제2샘플링 데이터 신호가 인가된다.

구체적으로, 제1게이트 배선(GL1)에 제1게이트 신호가 인가되면, 제3구동부(153a)에 의해 제2데이터 배선(DL2)으로부터 제1데이터 신호가 제3화소 전극(103a’)에 인가되고, 제2구동부(152)에 의해 제3데이터 배선(DL3)으로부터 제2샘플링 데이터 신호가 제2화소 전극(102’)에 인가되고, 제5구동부(153c)에 의해 제4데이터 배선(DL4)으로부터 제3데이터 신호가 제5화소 전극(103c’)에 인가된다.

다음, 제2게이트 배선(GL2)에 제2게이트 신호가 인가되면, 제1구동부(151)에 의해 제1데이터 배선(DL1)으로부터 제1샘플링 데이터 신호가 제1화소 전극(101’)에 인가되고, 제4구동부(153b)에 의해 제2데이터 배선(DL2)으로부터 제2데이터 신호가 제4화소 전극(103b’)에 인가되고, 제6구동부(153d)에 의해 제4데이터 배선(DL4)으로부터 제4데이터 신호가 제6화소 전극(103d’)에 인가된다.

<제 2 실시예>

도 5는 본 발명의 제2실시예에 따른 서브 픽셀 배열 구조를 도시한 도면이다.

도면에 도시한 바와 같이, 본 발명의 제2실시예에 따른 서브 픽셀 배열 구조(200)는 제1서브 픽셀(201a, 201b)과, 제1서브 픽셀(201a, 201b)과 다른 열에 배치된 제2서브 픽셀(202)과, 2행으로 각각 분할되며 제1 및 제2서브픽셀(201b, 202)을 사이에 두고 2열로 각각 배치된 제3서브 픽셀(203a~203d)로 이루어진 서브 픽셀 그룹(205)을 포함한다.

구체적으로, 제1서브 픽셀(201a, 201b)은 제1열 및 제4열에 각각 배치되고, 제2서브 픽셀(202)은 제3열에 배치되고, 제3서브 픽셀(203a~203d)은 제2열 및 제5열에 각각 배치된다.

이에 따라, 본 발명의 제2실시예에 따른 서브 픽셀 배열 구조(200)는 제1 내지 제3서브 픽셀(201a~201b, 202, 203a~203d)의 개수가 2:1:4의 비율을 갖게 된다.

또한, 일정 면적을 갖는 서브 픽셀 그룹(205)에 배치되는 제1 내지 제3서브 픽셀(201a~201b, 202, 203a~203d) 각각의 총 면적은 서로 동일할 수 있다.

이 때, 제1 내지 제3서브 픽셀(201a~201b, 202, 203a~203d) 각각의 면적은 제1 내지 제3서브 픽셀(201a~201b, 202, 203a~203d) 의 총 면적을 제1 내지 제3서브 픽셀(201a~201b, 202, 203a~203d) 의 개수만큼 균등하게 분할한 면적일 수 있다.

구체적으로, 제2서브 픽셀(202)의 면적은 제2서브 픽셀(202)의 총 면적과 동일하고, 제1서브 픽셀(201a, 201b) 각각의 면적은 제1서브 픽셀(201a, 201b)의 총 면적의 1/2이 되고, 제3서브 픽셀(203a~203d) 각각의 면적은 서로 동일하며 제3서브 픽셀(203a~203d)의 총 면적의 1/4이 될 수 있다.

또한, 서브 픽셀 그룹(205)의 제1 및 제2서브 픽셀(201a~201b, 202)은 각각 서로 다른 색을 표시하되 적색(R) 또는 청색(B)을 표시하고, 제3서브 픽셀(203a~203d)은 녹색(G)을 표시할 수 있다.

예를 들어, 도면에 도시한 바와 같이 서브 픽셀 그룹(205)의 제1 및 제2서브 픽셀(201a~201b, 202)은 각각 적색(R) 및 청색(B)을 표시하고, 제3서브 픽셀(203a~203d)은 녹색(G)을 표시할 수 있다.

이 때, 본 발명의 제2실시예에 따른 서브 픽셀 배열 구조(200)는 서브 픽셀 그룹(205)이 제1 및 제2행을 따라 반복 배치된 구조이다.

이에 따라, 본 발명의 제2실시예에 따른 서브 픽셀 배열 구조(200)는 청색(B)을 표시하는 제2서브 픽셀(202)의 개수는 그대로 두고, 적색(R)을 표시하는 제1서브 픽셀(201a~201b)의 개수는 2배 증가시키고, 특히 인지 해상도(Cognitive resolution)가 높은 녹색(G)을 표시하는 제3서브 픽셀(203a~203d)의 개수는 4배 증가시킴으로써, 제1 내지 제3서브 픽셀(도 2의 21, 22, 23)의 개수를 각각 4배씩 증가시켜 고해상도를 구현한 종래의 서브 픽셀 배열 구조(도 2의 20) 대비 총 서브 픽셀의 개수를 줄이는 동시에 고해상도를 구현할 수 있다.

이하, 본 발명에 따른 제2실시예의 서브 픽셀 배열 구조(200)를 채용하는 표시장치에 대해 설명하겠다.

도 6은 도 5의 서브 픽셀 그룹에 대응되는 기판을 도시한 도면이다.

여기서, 표시장치는 유기전계 발광 표시장치 또는 액정 표시장치일 수 있으며, 도 5의 서브 픽셀 그룹(205)에 대응되는 기판(205’)을 포함한다.

도면에 도시한 바와 같이, 도 5의 서브 픽셀 그룹(205)에 대응되는 기판(205’)은 제1 및 제2 게이트 배선(GL1, GL2)과, 제1 내지 제5데이터 배선(DL1~DL5)과, 제1 내지 제7화소 전극(201a’, 201b’, 202, 203a’, 203b’, 203c’, 203d’)과, 제1 내지 제7구동부(251a, 251b, 252, 253a, 253b, 253c, 253d)를 포함한다.

구체적으로, 기판(205’) 상에 제1 및 제2게이트 배선(GL1, GL2)은 제1방향을 따라 배치되며, 제1 내지 제5데이터 배선(DL1~DL5)은 제1방향과 교차되는 제2방향을 따라 배치된다.

또한, 제1화소 전극(201a’)은 제1열에 배치된 제1서브 픽셀(201a)에 대응되는 영역 및 제1 및 제2게이트 배선(GL1, GL2)과 제1데이터 배선(DL1)의 교차지점에 배치되고, 제2화소 전극(201b’)은 제4열에 배치된 제1서브 픽셀(201b)에 대응되는 영역 및 제1 및 제2게이트 배선(GL1, GL2)과 제4데이터 배선(DL4)의 교차지점에 배치되고, 제3화소 전극(202’)은 제2서브 픽셀(202)에 대응되는 영역 및 제1 및 제2게이트 배선(GL1, GL2)과 제3데이터 배선(DL3)의 교차지점에 배치되고, 제4 내지 제7화소 전극(203a’~203d’)은 제3서브 픽셀(203a~203d)에 각각 대응되는 영역 및 제1 및 제2게이트 배선(GL1, GL2)과 제2 및 제5데이터 배선(DL2, DL5)의 교차지점에 각각 배치된다.

또한, 제1구동부(251a)는 제2게이트 배선(GL2), 제1데이터 배선(DL1) 및 제1화소 전극(201a’)과 연결되고, 제2구동부(251b)는 제2게이트 배선(GL2), 제4데이터 배선(DL4) 및 제2화소 전극(201b’)과 연결되고, 제3구동부(252)는 제2게이트 배선(GL2), 제3데이터 배선(DL3) 및 제3화소 전극(202’)과 연결되고, 제4구동부(253a)는 제1게이트 배선(GL1), 제2데이터 배선(DL2) 및 제3화소 전극(202a’)과 연결되고, 제5구동부(253b)는 제2게이트 배선(GL2), 제2데이터 배선(DL2) 및 제4화소 전극(202b’)과 연결되고, 제6구동부(253c)는 제1게이트 배선(GL1), 제5데이터 배선(DL5) 및 제5화소 전극(202c’)과 연결되고, 제7구동부(253d)는 제2게이트 배선(GL2), 제5데이터 배선(DL5) 및 제6화소 전극(202d’)과 연결된다.

다른 실시예에서는, 제3구동부(252)가 제1게이트 배선(GL1), 제3데이터 배선(DL3) 및 제3화소 전극(202’)과 연결될 수도 있다.

한편, 도면에는 도시하지 않았지만 제1 내지 제7구동부(251a~251b, 252, 253a~253d)는 하나 이상의 박막 트랜지스터 및 커패시터를 포함한다.

이하, 본 발명의 제2실시예에 따른 서브 픽셀 배열 구조(200)의 구동 방법에 대해 설명하겠다.

제3서브 픽셀(203a~203d)과 각각 대응되는 제4 내지 제7화소 전극(203a’~203d’)에 각각 제1 내지 제4데이터 신호가 인가되고, 제1서브 픽셀(201a, 201b)과 각각 대응되는 제1 및 제2화소 전극(201a’, 201b’)에 각각 2개의 데이터 신호를 누적하여 평균한 제1 및 제2샘플링 데이터 신호가 인가되고, 제2서브 픽셀(202)과 대응되는 제3화소 전극(202’)에 4개의 데이터 신호를 누적하여 평균한 제3샘플링 데이터 신호가 인가된다.

구체적으로, 제1게이트 배선(GL1)에 제1게이트 신호가 인가되면, 제4구동부(253a)에 의해 제2데이터 배선(DL2)으로부터 제1데이터 신호가 제4화소 전극(203a’)에 인가되고, 제6구동부(253c)에 의해 제5데이터 배선(DL5)으로부터 제3데이터 신호가 제6화소 전극(203c’)에 인가된다.

다음, 제2게이트 배선(GL2)에 제2게이트 신호가 인가되면, 제1구동부(251a)에 의해 제1데이터 배선(DL1)으로부터 제1샘플링 데이터 신호가 제1화소 전극(201a’)에 인가되고, 제5구동부(253b)에 의해 제2데이터 배선(DL2)으로부터 제2데이터 신호가 제5화소 전극(203b’)에 인가되고, 제3구동부(252)에 의해 제3데이터 배선(DL3)으로부터 제3샘플링 데이터 신호가 제3화소 전극(203’)에 인가되고, 제2구동부(251b)에 의해 제4데이터 배선(DL4)으로부터 제2샘플링 데이터 신호가 제2화소 전극(201b’)에 인가되고, 제7구동부(253d)에 의해 제5데이터 배선(DL5)으로부터 제4데이터 신호가 제7화소 전극(203d’)에 인가된다.

<제 3 실시예>

도 7a 및 도 7b는 본 발명의 제3실시예에 따른 서브 픽셀 배열 구조를 도시한 도면이다.

도면에 도시한 바와 같이, 본 발명의 제3실시예에 따른 서브 픽셀 배열 구조(300a, 300b)는 제1서브 픽셀(301a~301d)과, 제1서브 픽셀(301a~301d)과 다른 열에 배치된 제2서브 픽셀(302)과, 2행으로 각각 분할되며 제1 및 제2서브픽셀(301c~301d, 302)을 사이에 두고 2열로 각각 배치된 제3서브 픽셀(303a~303d)로 이루어진 서브 픽셀 그룹(305)을 포함한다.

구체적으로, 제1서브 픽셀(301a~301d)은 각각 2행으로 분할되어 제1열 및 제4열에 각각 배치되고, 제2서브 픽셀(302)은 제3열에 배치되고, 제3서브 픽셀(303a~303d)은 제2열 및 제5열에 각각 배치된다.

이에 따라, 본 발명의 제3실시예에 따른 서브 픽셀 배열 구조(300a, 300b)는 제1 내지 제3서브 픽셀(301a~301d, 302, 303a~303d)의 개수가 4:1:4의 비율을 갖게 된다.

또한, 일정 면적을 갖는 서브 픽셀 그룹(305)에 배치되는 제1 내지 제3서브 픽셀(301a~301d, 302, 303a~303d) 각각의 총 면적은 서로 동일할 수 있다.

이 때, 제1 내지 제3서브 픽셀(301a~301d, 302, 303a~303d) 각각의 면적은 제1 내지 제3서브 픽셀(301a~301d, 302, 303a~303d)의 총 면적을 제1 내지 제3서브 픽셀(301a~301d, 302, 303a~303d)의 개수만큼 균등하게 분할한 면적일 수 있다.

구체적으로, 제2서브 픽셀(302)의 면적은 제2서브 픽셀(302)의 총 면적과 동일하고, 제1서브 픽셀(301a~301d) 각각의 면적은 제1서브 픽셀(301a~301d)의 총 면적의 1/4이 되고, 제3서브 픽셀(303a~303d) 각각의 면적은 제3서브 픽셀(303a~303d)의 총 면적의 1/4이 될 수 있다.

또한, 서브 픽셀 그룹(305)의 제1 및 제2서브 픽셀(301a~301d, 302)은 각각 서로 다른 색을 표시하되 적색(R) 또는 청색(B)을 표시하고, 제3서브 픽셀(303a~303d)은 녹색(G)을 표시할 수 있다.

예를 들어, 도 7a에 도시한 바와 같이 서브 픽셀 그룹(305)의 제1 및 제2서브 픽셀(301a~301d, 302)은 각각 적색(R) 및 청색(B)을 표시하고, 제3서브 픽셀(303a~303d)은 녹색(G)을 표시할 수 있다.

이 때, 본 발명의 제3실시예에 따른 서브 픽셀 배열 구조(300a)는 서브 픽셀 그룹(305)이 제1 및 제2행을 따라 반복 배치된 구조이다.

이에 따라, 본 발명의 제3실시예에 따른 서브 픽셀 배열 구조(300a)는 청색(B)을 표시하는 제2서브 픽셀(302)의 개수는 그대로 두고, 적색(R)을 표시하는 제1서브 픽셀(301a~301d)의 개수는 4배 증가시키고, 특히 인지 해상도(Cognitive resolution)가 높은 녹색(G)을 표시하는 제3서브 픽셀(303a~303d)의 개수는 4배 증가시킴으로써, 제1 내지 제3서브 픽셀(도 2의 21, 22, 23)의 개수를 각각 4배씩 증가시켜 고해상도를 구현한 종래의 서브 픽셀 배열 구조(도 2의 20) 대비 총 서브 픽셀의 개수를 줄이는 동시에 고해상도를 구현할 수 있다.

또한, 서브 픽셀 그룹(305)의 제2 및 제3서브 픽셀(302, 303a~303d)은 각각 청색(B) 및 녹색(G)을 표시하고, 제1서브 픽셀(301a~301d)은 각각 적색(R) 및 백색(W)을 1:1의 비율로 표시할 수 있다.

예를 들어, 도 7b에 도시한 바와 같이 서브 픽셀 그룹(305)의 제2 및 제3서브 픽셀(302, 303a~303d)은 각각 청색(B) 및 녹색(G)을 표시하고, 제1열에 각각 배치된 제1서브 픽셀(301a, 301b)은 각각 상하로 백색(W) 및 적색(R)을 표시하고, 제4열에 각각 배치된 제1서브 픽셀(301c, 301d)은 각각 상하로 적색(R) 및 백색(W)을 표시할 수 있다.

이 때, 본 발명의 제3실시예에 따른 서브 픽셀 배열 구조(300b)는 서브 픽셀 그룹(305)이 제1 및 제2행을 따라 반복 배치된 구조이다.

이에 따라, 본 발명의 제3실시예에 따른 서브 픽셀 배열 구조(300b)는 청색(B)을 표시하는 제2서브 픽셀(302)의 개수는 그대로 두고, 인지 해상도(Cognitive resolution)가 높은 녹색(G)을 표시하는 제3서브 픽셀(303a~303d)의 개수는 4배 증가시키고, 적색(R) 및 휘도를 향상시키는 백색(W)을 각각 1:1의 비율로 표시하는 제1서브 픽셀(301a~301d)의 개수는 4배 증가시킴으로써, 제1 내지 제3서브 픽셀(도 2의 21, 22, 23)의 개수를 각각 4배씩 증가시켜 고해상도를 구현한 종래의 서브 픽셀 배열 구조(도 2의 20) 대비 총 서브 픽셀의 개수를 줄이는 동시에 고해상도를 구현하고, 광효율 향상에 의해 소비전력을 절감할 수 있다.

이하, 본 발명에 따른 제3실시예의 서브 픽셀 배열 구조(300a, 300b)를 채용하는 표시장치에 대해 설명하겠다.

도 8은 도 7a 및 도 7b의 서브 픽셀 그룹에 대응되는 기판을 도시한 도면이다.

여기서, 표시장치는 유기전계 발광 표시장치 또는 액정 표시장치일 수 있으며, 도 7a 및 도 7b의 서브 픽셀 그룹(305)에 대응되는 기판(305’)을 포함한다.

도면에 도시한 바와 같이, 도 7a 및 도 7b의 서브 픽셀 그룹(305)에 대응되는 기판(305’)은 제1 및 제2 게이트 배선(GL1, GL2)과, 제1 내지 제5데이터 배선(DL1~DL5)과, 제1 내지 제9화소 전극(301a’, 301b’, 301c’, 301d’, 302’, 303a’, 303b’, 303c’, 303d’,)과, 제1 내지 제9구동부(351a, 351b, 351c, 351d, 352, 353a, 353b, 353c, 353d)를 포함한다.

구체적으로, 기판(305’) 상에 제1 및 제2게이트 배선(GL1, GL2)은 제1방향을 따라 배치되며, 제1 내지 제5데이터 배선(DL1~DL5)은 제1방향과 교차되는 제2방향을 따라 배치된다.

또한, 제1 내지 제4화소 전극(301a’~301d’)은 제1서브 픽셀(301a~301d)에 각각 대응되는 영역 및 제1 및 제2게이트 배선(GL1, GL2)과 제1 및 제4데이터 배선(DL1, DL4)의 교차지점에 각각 배치되고, 제5화소 전극(302’)은 제2서브 픽셀(302)에 대응되는 영역 및 제1 및 제2게이트 배선(GL1, GL2)과 제3데이터 배선(DL3)의 교차지점에 배치되고, 제6 내지 제9화소 전극(303a’~303d’)은 제3서브 픽셀(303a~303d)에 각각 대응되는 영역 및 제1 및 제2게이트 배선(GL1, GL2)과 제2 및 제5데이터 배선(DL2, DL5)의 교차지점에 각각 배치배치된다.

또한, 제1구동부(351a)는 제1게이트 배선(GL1), 제1데이터 배선(DL1) 및 제1화소 전극(301a’)과 연결되고, 제2구동부(351b)는 제2게이트 배선(GL2), 제1데이터 배선(DL1) 및 제2화소 전극(301b’)과 연결되고, 제3구동부(351c)는 제1게이트 배선(GL1), 제4데이터 배선(DL4) 및 제3화소 전극(301c’)과 연결되고, 제4구동부(351d)는 제2게이트 배선(GL2), 제4데이터 배선(DL4) 및 제4화소 전극(301d’)과 연결되고, 제5구동부(352)는 제2게이트 배선(GL2), 제3데이터 배선(DL3) 및 제5화소 전극(302’)과 연결되고, 제6구동부(353a)는 제1게이트 배선(GL1), 제2데이터 배선(DL2) 및 제6화소 전극(303a’)과 연결되고, 제7구동부(353b)는 제2게이트 배선(GL2), 제2데이터 배선(DL2) 및 제7화소 전극(303b’)과 연결되고, 제8구동부(353c)는 제1게이트 배선(GL1), 제5데이터 배선(DL5) 및 제8화소 전극(303c’)과 연결되고, 제9구동부(353d)는 제2게이트 배선(GL2), 제5데이터 배선(DL5) 및 제9화소 전극(303d’)과 연결된다.

다른 실시예에서는, 제5구동부(352)가 제1게이트 배선(GL1), 제3데이터 배선(DL3) 및 제5화소 전극(302’)과 연결될 수도 있다.

한편, 도면에는 도시하지 않았지만 제1 내지 제9구동부(351a~351d, 352, 353a~353d)는 하나 이상의 박막 트랜지스터 및 커패시터를 포함한다.

이하, 본 발명의 제3실시예에 따른 서브 픽셀 배열 구조(300a, 300b)의 구동 방법에 대해 설명하겠다.

제1서브 픽셀(301a~301d)과 각각 대응되는 제1 내지 제4화소 전극(301a’~301d’)에 각각 제1 내지 제4데이터 신호가 인가되고, 제3서브 픽셀(303a~303d)과 각각 대응되는 제6 내지 제9화소 전극(303a’~303d’)에 각각 제5 내지 제8데이터 신호가 인가되고, 제2서브 픽셀(302)과 대응되는 제5화소 전극(302’)에 4개의 데이터 신호를 누적하여 평균한 제1샘플링 데이터 신호가 인가된다.

구체적으로, 제1게이트 배선(GL1)에 제1게이트 신호가 인가되면, 제1구동부(351a)에 의해 제1데이터 배선(DL1)으로부터 제1데이터 신호가 제1화소 전극(301a’)에 인가되고, 제6구동부(353a)에 의해 제2데이터 배선(DL2)으로부터 제5데이터 신호가 제6화소 전극(303a’)에 인가되고, 제3구동부(351c)에 의해 제4데이터 배선(DL4)으로부터 제3데이터 신호가 제3화소 전극(301c’)에 인가되고, 제8구동부(353c)에 의해 제5데이터 배선(DL5)으로부터 제7데이터 신호가 제8화소 전극(303c’)에 인가된다.

다음, 제2게이트 배선(GL2)에 제2게이트 신호가 인가되면, 제2구동부(351b)에 의해 제1데이터 배선(DL1)으로부터 제2데이터 신호가 제2화소 전극(301b’)에 인가되고, 제7구동부(353b)에 의해 제2데이터 배선(DL2)으로부터 제6데이터 신호가 제7화소 전극(303b’)에 인가되고, 제5구동부(352)에 의해 제3데이터 배선(DL3)으로부터 제1샘플링 데이터 신호가 제5화소 전극(302’)에 인가되고, 제4구동부(351d)에 의해 제4데이터 배선(DL4)으로부터 제4데이터 신호가 제4화소 전극(301d’)에 인가되고, 제9구동부(353d)에 의해 제5데이터 배선(DL5)으로부터 제8데이터 신호가 제9화소 전극(303d’)에 인가된다.

<제 4 실시예>

도 9는 본 발명의 제4실시예에 따른 서브 픽셀 배열 구조를 도시한 도면이다.

도면에 도시한 바와 같이, 본 발명의 제4실시예에 따른 서브 픽셀 배열 구조(400)는 제1서브 픽셀(401a, 401b)과, 제1서브 픽셀(401a, 401b)과 다른 열에 배치된 제2서브 픽셀(402a, 402b)과, 2행으로 각각 분할되며 제1 및 제2서브픽셀(401b, 402a)을 사이에 두고 2열로 각각 배치된 제3서브 픽셀(403a~403d)로 이루어진 서브 픽셀 그룹(405)을 포함한다.

구체적으로, 제1서브 픽셀(401a, 401b)은 제1열 및 제4열에 각각 배치되고, 제2서브 픽셀(402a, 402b)은 제3열 및 제6열에 각각 배치되고, 제3서브 픽셀(403a~403d)은 제2열 및 제5열에 각각 배치된다.

이에 따라, 본 발명의 제4실시예에 따른 서브 픽셀 배열 구조(400)는 제1 내지 제3서브 픽셀(401a~401b, 402a~402b, 403a~403d)의 개수가 2:2:4의 비율을 갖게 된다.

또한, 일정 면적을 갖는 서브 픽셀 그룹(405)에 배치되는 제1 내지 제3서브 픽셀(401a~401b, 402a~402b, 403a~403d) 각각의 총 면적은 서로 동일할 수 있다.

이 때, 제1 내지 제3서브 픽셀(401a~401b, 402a~402b, 403a~403d) 각각의 면적은 제1 내지 제3서브 픽셀(401a~401b, 402a~402d, 403a~403b)의 총 면적을 제1 내지 제3서브 픽셀(401a~401b, 402a~402b, 403a~403d)의 개수만큼 균등하게 분할한 면적일 수 있다.

구체적으로, 제1서브 픽셀(401a, 401b) 각각의 면적은 제1서브 픽셀(401a, 401b)의 총 면적의 1/2이 되고, 제2서브 픽셀(402a, 402b) 각각의 면적은 제2서브 픽셀(402a, 402b)의 총 면적의 1/2이 되고, 제3서브 픽셀(403a~403d) 각각의 면적은 제3서브 픽셀(403a~403d)의 총 면적의 1/4이 될 수 있다.

또한, 서브 픽셀 그룹(405)의 제1 및 제2서브 픽셀(401a~401b, 402a~402b)은 각각 서로 다른 색을 표시하되 적색(R) 또는 청색(B)을 표시하고, 제3서브 픽셀(403a~403d)은 녹색(G)을 표시할 수 있다.

예를 들어, 도면에 도시한 바와 같이 서브 픽셀 그룹(405)의 제1 및 제2서브 픽셀(401a~401b, 402a~402b)은 각각 적색(R) 및 청색(B)을 표시하고, 제3서브 픽셀(403a~403d)은 녹색(G)을 표시할 수 있다.

이 때, 본 발명의 제4실시예에 따른 서브 픽셀 배열 구조(400)는 서브 픽셀 그룹(405)이 제1 및 제2행을 따라 반복 배치된 구조이다.

이에 따라, 본 발명의 제4실시예에 따른 서브 픽셀 배열 구조(400)는 적색(R)을 표시하는 제1서브 픽셀(401a~401b)과 청색(B)을 표시하는 제2서브 픽셀(402a~402b)의 개수는 각각 2배씩 증가시키고, 특히 인지 해상도(Cognitive resolution)가 높은 녹색(G)을 표시하는 제3서브 픽셀(403a~403d)의 개수는 4배 증가시킴으로써, 제1 내지 제3서브 픽셀(도 2의 21, 22, 23)의 개수를 각각 4배씩 증가시켜 고해상도를 구현한 종래의 서브 픽셀 배열 구조(도 2의 20) 대비 총 서브 픽셀의 개수를 줄이는 동시에 고해상도를 구현할 수 있다.

이하, 본 발명에 따른 제4실시예의 서브 픽셀 배열 구조를 채용하는 표시장치에 대해 설명하겠다.

도 10은 도 9의 서브 픽셀 그룹에 대응되는 기판을 도시한 도면이다.

여기서, 표시장치는 유기전계 발광 표시장치 또는 액정 표시장치일 수 있으며, 도 9의 서브 픽셀 그룹(405)에 대응되는 기판(405’)을 포함한다.

도면에 도시한 바와 같이, 도 9의 서브 픽셀 그룹(405)에 대응되는 기판(405’)은 제1 및 제2 게이트 배선(GL1, GL2)과, 제1 내지 제6데이터 배선(DL1~DL6)과, 제1 내지 제8화소 전극(401a’, 401b’, 402a’, 402b’, 403a’, 403b’, 403c’, 403d’)과, 제1 내지 제8구동부(451a, 451b, 452a, 452b, 453a, 453b, 453c, 453d)를 포함한다.

구체적으로, 기판(405’) 상에 제1 및 제2게이트 배선(GL1, GL2)은 제1방향을 따라 배치되며, 제1 내지 제6데이터 배선(DL1~DL6)은 제1방향과 교차되는 제2방향을 따라 배치된다.

또한, 제1화소 전극(401a’)은 제1열에 배치된 제1서브 픽셀(401a)에 대응되는 영역 및 제1 및 제2게이트 배선(GL1, GL2)과 제1데이터 배선(DL1)의 교차지점에 배치되고, 제2화소 전극(401b’)은 제4열에 배치된 제1서브 픽셀(401b)에 대응되는 영역 및 제1 및 제2게이트 배선(GL1, GL2)과 제4데이터 배선(DL4)의 교차지점에 배치되고, 제3화소 전극(402a’)은 제3열에 배치된 제2서브 픽셀(402a)에 대응되는 영역 및 제1 및 제2게이트 배선(GL1, GL2)과 제3데이터 배선(DL3)의 교차지점에 배치되고, 제4화소 전극(402b’)은 제6열에 배치된 제2서브 픽셀(402b)에 대응되는 영역 및 제1 및 제2게이트 배선(GL1, GL2)과 제6데이터 배선(DL6)의 교차지점에 배치되고, 제5 내지 제8화소 전극(403a’~403d’)은 제3서브 픽셀(403a~403d)에 각각 대응되는 영역 및 제1 및 제2게이트 배선(GL1, GL2)과 제2 및 제5데이터 배선(DL2, DL5)의 교차지점에 각각 배치된다.

또한, 제1구동부(451a)는 제2게이트 배선(GL2), 제1데이터 배선(DL1) 및 제1화소 전극(401a’)과 연결되고, 제2구동부(451b)는 제2게이트 배선(GL2), 제4데이터 배선(DL4) 및 제2화소 전극(401b’)과 연결되고, 제3구동부(452a)는 제2게이트 배선(GL2), 제3데이터 배선(DL3) 및 제3화소 전극(402a’)과 연결되고, 제4구동부(452b)는 제2게이트 배선(GL2), 제6데이터 배선(DL6) 및 제4화소 전극(402b’)과 연결되고, 제5구동부(453a)는 제1게이트 배선(GL1), 제2데이터 배선(DL2) 및 제5화소 전극(403a’)과 연결되고, 제6구동부(453b)는 제2게이트 배선(GL2), 제2데이터 배선(DL2) 및 제6화소 전극(403b’)과 연결되고, 제7구동부(453c)는 제1게이트 배선(GL1), 제5데이터 배선(DL5) 및 제7화소 전극(403c’)과 연결되고, 제8구동부(453d)는 제2게이트 배선(GL2), 제5데이터 배선(DL5) 및 제8화소 전극(403d’)과 연결된다.

다른 실시예에서는, 제3구동부(452a)가 제1게이트 배선(GL1), 제3데이터 배선(DL3) 및 제3화소 전극(402a’)과 연결될 수도 있고, 제4구동부(452b)가 제1게이트 배선(GL1), 제6데이터 배선(DL6) 및 제4화소 전극(402b’)과 연결될 수도 있다.

한편, 도면에는 도시하지 않았지만 제1 내지 제8구동부(451a~451b, 452a~452b, 453a~453d)는 하나 이상의 박막 트랜지스터 및 커패시터를 포함한다.

이에 따라, 제1 내지 제3서브 픽셀(도 2의 21, 22, 23)의 개수를 각각 4배씩 증가시켜 고해상도를 구현한 종래의 서브 픽셀 배열 구조(도 2의 20) 대비 고해상도를 구현하는 동시에 구동부의 개수가 감소됨에 따라 개구율이 향상되고 소비전력이 절감되는 효과가 있다.

이하, 본 발명의 제4실시예에 따른 서브 픽셀 배열 구조(400)의 구동 방법에 대해 설명하겠다.

제3서브 픽셀(403a~403d)과 각각 대응되는 제5 내지 제8화소 전극(403a’~403d’)에 각각 제1 내지 제4데이터 신호가 인가되고, 제1서브 픽셀(401a, 401b)과 각각 대응되는 제1 및 제2화소 전극(401a’, 401b’)에 각각 2개의 데이터 신호를 누적하여 평균한 제1 및 제2샘플링 데이터 신호가 인가되고, 제2서브 픽셀(402a, 402b)과 각각 대응되는 제3 및 제4화소 전극(402a’, 402b’)에 각각 2개의 데이터 신호를 누적하여 평균한 제3 및 제4샘플링 데이터 신호가 인가된다.

구체적으로, 제1게이트 배선(GL1)에 제1게이트 신호가 인가되면, 제5구동부(453a)에 의해 제2데이터 배선(DL2)으로부터 제1데이터 신호가 제5화소 전극(403a’)에 인가되고, 제7구동부(453c)에 의해 제5데이터 배선(DL5)으로부터 제3데이터 신호가 제7화소 전극(403c’)에 인가된다.

다음, 제2게이트 배선(GL2)에 제2게이트 신호가 인가되면, 제1구동부(451a)에 의해 제1데이터 배선(DL1)으로부터 제1샘플링 데이터 신호가 제1화소 전극(401a’)에 인가되고, 제6구동부(453b)에 의해 제2데이터 배선(DL2)으로부터 제2데이터 신호가 제6화소 전극(403b’)에 인가되고, 제3구동부(452a)에 의해 제3데이터 배선(DL3)으로부터 제3샘플링 데이터 신호가 제3화소 전극(402a’)에 인가되고, 제2구동부(451b)에 의해 제4데이터 배선(DL4)으로부터 제2샘플링 데이터 신호가 제2화소 전극(401b’)에 인가되고, 제8구동부(453d)에 의해 제5데이터 배선(DL5)으로부터 제4데이터 신호가 제8화소 전극(403d’)에 인가되고, 제4구동부(452b)에 의해 제6데이터 배선(DL6)으로부터 제4샘플링 데이터 신호가 제4화소 전극(402b’)에 인가된다.

<제 5 실시예>

도 11은 본 발명의 제5실시예에 따른 서브 픽셀 배열 구조를 도시한 도면이다.

도면에 도시한 바와 같이, 본 발명의 제5실시예에 따른 서브 픽셀 배열 구조(500)는 제1서브 픽셀(501a~501d)과, 제1서브 픽셀(501a~501d)과 다른 열에 배치된 제2서브 픽셀(502a, 502b)과, 2행으로 각각 분할되며 제1 및 제2서브픽셀(501c~501d, 502a)을 사이에 두고 2열로 각각 배치된 제3서브 픽셀(503a~503d)로 이루어진 서브 픽셀 그룹(505)을 포함한다.

구체적으로, 제1서브 픽셀(501a~501d)은 2행으로 각각 분할되어 제1열 및 제4열에 각각 배치되고, 제2서브 픽셀(502a, 502b)은 제3열 및 제6열에 각각 배치되고, 제3서브 픽셀(503a~503d)은 제2열 및 제5열에 각각 배치된다.

이에 따라, 본 발명의 제5실시예에 따른 서브 픽셀 배열 구조(500)는 제1 내지 제3서브 픽셀(501a~501d, 502a~502b, 503a~503d)의 개수가 4:2:4의 비율을 갖게 된다.

또한, 일정 면적을 갖는 서브 픽셀 그룹(505)에 배치되는 제1 내지 제3서브 픽셀(501a~501d, 502a~502b, 503a~503d) 각각의 총 면적은 서로 동일할 수 있다.

이 때, 제1 내지 제3서브 픽셀(501a~501d, 502a~502b, 503a~503d) 각각의 면적은 제1 내지 제3서브 픽셀(501a~501d, 502a~502b, 503a~503d)의 총 면적을 제1 내지 제3서브 픽셀(501a~501d, 502a~502b, 503a~503d)의 개수만큼 균등하게 분할한 면적일 수 있다.

구체적으로, 제1서브 픽셀(501a~501d) 각각의 면적은 제1서브 픽셀(501a~ 501d)의 총 면적의 1/4이 되고, 제2서브 픽셀(502a, 502b) 각각의 면적은 제2서브 픽셀(502a, 502b)의 총 면적의 1/2이 되고, 제3서브 픽셀(503a~503d) 각각의 면적은 제3서브 픽셀(503a~503d)의 총 면적의 1/4이 될 수 있다.

또한, 서브 픽셀 그룹(505)의 제1 및 제2서브 픽셀(501a~501d, 502a~502b)은 각각 서로 다른 색을 표시하되 적색(R) 또는 청색(B)을 표시하고, 제3서브 픽셀(503a~503d)은 녹색(G)을 표시할 수 있다.

예를 들어, 도면에 도시한 바와 같이 서브 픽셀 그룹(505)의 제1 및 제2서브 픽셀(501a~501d, 502a~502b)은 각각 적색(R) 및 청색(B)을 표시하고, 제3서브 픽셀(503a~503d)은 녹색(G)을 표시할 수 있다.

이 때, 본 발명의 제5실시예에 따른 서브 픽셀 배열 구조(500)는 서브 픽셀 그룹(505)이 제1 및 제2행을 따라 반복 배치된 구조이다.

이에 따라, 본 발명의 제5실시예에 따른 서브 픽셀 배열 구조(500)는 적색(R)을 표시하는 제1서브 픽셀(501a~501d)의 개수는 4배 증가시키고, 청색(B)을 표시하는 제2서브 픽셀(502a, 502b)의 개수는 2배 증가시키고, 특히 인지 해상도(Cognitive resolution)가 높은 녹색(G)을 표시하는 제3서브 픽셀(503a~503d)의 개수는 4배 증가시킴으로써, 제1 내지 제3서브 픽셀(도 2의 21, 22, 23)의 개수를 각각 4배씩 증가시켜 고해상도를 구현한 종래의 서브 픽셀 배열 구조(도 2의 20) 대비 총 서브 픽셀의 개수를 줄이는 동시에 고해상도를 구현할 수 있다.

이하, 본 발명에 따른 제5실시예의 서브 픽셀 배열 구조를 채용하는 표시장치에 대해 설명하겠다.

도 12는 도 11의 서브 픽셀 그룹에 대응되는 기판을 도시한 도면이다.

여기서, 표시장치는 유기전계 발광 표시장치 또는 액정 표시장치일 수 있으며, 도 11의 서브 픽셀 그룹(505)에 대응되는 기판(505’)을 포함한다.

도면에 도시한 바와 같이, 도 11의 서브 픽셀 그룹(505)에 대응되는 기판(505’)은 제1 및 제2 게이트 배선(GL1, GL2)과, 제1 내지 제6데이터 배선(DL1~DL6)과, 제1 내지 제10화소 전극(501a’, 501b’, 501c’, 501d’, 502a’, 502b’, 503a’, 503b’, 503c’, 503d’)과, 제1 내지 제10구동부(551a, 551b, 551c, 551d, 552a, 552b, 553a, 553b, 553c, 553d)를 포함한다.

구체적으로, 기판(505’) 상에 제1 및 제2게이트 배선(GL1, GL2)은 제1방향을 따라 배치되며, 제1 내지 제6데이터 배선(DL1~DL6)은 제1방향과 교차되는 제2방향을 따라 배치된다.

또한, 제1 내지 제4화소 전극(501a’~501d’)은 제1서브 픽셀(501a~501d)에 각각 대응되는 영역 및 제1 및 제2게이트 배선(GL1, GL2)과 제1 및 제4데이터 배선(DL1, DL4)의 교차지점에 각각 배치되고, 제5화소 전극(502a’)은 제3열에 배치된 제2서브 픽셀(502a)에 대응되는 영역 및 제1 및 제2게이트 배선(GL1, GL2)과 제3데이터 배선(DL3)의 교차지점에 배치되고, 제6화소 전극(502b’)은 제6열에 배치된 제2서브 픽셀(502b)에 대응되는 영역 및 제1 및 제2게이트 배선(GL1, GL2)과 제6데이터 배선(DL6)의 교차지점에 배치되고, 제7 내지 제10화소 전극(503a’~503d’)은 제3서브 픽셀(503a~503d)에 각각 대응되는 영역 및 제1 및 제2게이트 배선(GL1, GL2)과 제2 및 제5데이터 배선(DL2, DL5)의 교차지점에 각각 배치된다.

또한, 제1구동부(551a)는 제1게이트 배선(GL1), 제1데이터 배선(DL1) 및 제1화소 전극(501a’)과 연결되고, 제2구동부(551b)는 제2게이트 배선(GL2), 제1데이터 배선(DL1) 및 제2화소 전극(501b’)과 연결되고, 제3구동부(551c)는 제1게이트 배선(GL1), 제4데이터 배선(DL4) 및 제3화소 전극(501c’)과 연결되고, 제4구동부(551d)는 제2게이트 배선(GL2), 제4데이터 배선(DL4) 및 제4화소 전극(501d’)과 연결되고, 제5구동부(552a)는 제2게이트 배선(GL2), 제3데이터 배선(DL3) 및 제5화소 전극(502a’)과 연결되고, 제6구동부(552b)는 제2게이트 배선(GL2), 제6데이터 배선(DL6) 및 제6화소 전극(503b’)과 연결되고, 제7구동부(553a)는 제1게이트 배선(GL1), 제2데이터 배선(DL2) 및 제7화소 전극(503a’)과 연결되고, 제8구동부(553b)는 제2게이트 배선(GL2), 제2데이터 배선(DL2) 및 제8화소 전극(503b’)과 연결되고, 제9구동부(553c)는 제1게이트 배선(GL1), 제5데이터 배선(DL5) 및 제9화소 전극(503c’)과 연결되고, 제10구동부(553d)는 제2게이트 배선(GL2), 제5데이터 배선(DL5) 및 제10화소 전극(503d’)과 연결된다.

다른 실시예에서는, 제5구동부(552a)가 제1게이트 배선(GL1), 제3데이터 배선(DL3) 및 제5화소 전극(502a’)과 연결될 수도 있고, 제6구동부(552b)가 제1게이트 배선(GL1), 제6데이터 배선(DL6) 및 제6화소 전극(502b’)과 연결될 수도 있다.

한편, 도면에는 도시하지 않았지만 제1 내지 제10구동부(551a~551d, 552a~552b, 553a~553d)는 하나 이상의 박막 트랜지스터 및 커패시터를 포함한다.

이하, 본 발명의 제5실시예에 따른 서브 픽셀 배열 구조(500)의 구동 방법에 대해 설명하겠다.

제1서브 픽셀(501a~502d)과 각각 대응되는 제1 내지 제4화소 전극(501a’~501d’)에 각각 제1 내지 제4데이터 신호가 인가되고, 제2서브 픽셀(502a, 502b)과 각각 대응되는 제5 및 제6화소 전극(502a’, 502b’)에 각각 2개의 데이터 신호를 누적하여 평균한 제1 및 제2샘플링 데이터 신호가 인가되고, 제3서브 픽셀(503a~503d)과 각각 대응되는 제7 내지 제10화소 전극(503a’~503d’)에 각각 제5 내지 제8데이터 신호가 인가된다.

구체적으로, 제1게이트 배선(GL1)에 제1게이트 신호가 인가되면, 제1구동부(551a)에 의해 제1데이터 배선(DL1)으로부터 제1데이터 신호가 제1화소 전극(501a’)에 인가되고, 제7구동부(553a)에 의해 제2데이터 배선(DL2)으로부터 제5데이터 신호가 제7화소 전극(503a’)에 인가되고, 제3구동부(551c)에 의해 제4데이터 배선(DL4)으로부터 제3데이터 신호가 제3화소 전극(501c’)에 인가되고, 제9구동부(553c)에 의해 제5데이터 배선(DL5)으로부터 제7데이터 신호가 제9화소 전극(503c’)에 인가된다.

다음, 제2게이트 배선(GL2)에 제2게이트 신호가 인가되면, 제2구동부(551b)에 의해 제1데이터 배선(DL1)으로부터 제2데이터 신호가 제2화소 전극(501b’)에 인가되고, 제8구동부(553b)에 의해 제2데이터 배선(DL2)으로부터 제6데이터 신호가 제8화소 전극(503b’)에 인가되고, 제5구동부(552a)에 의해 제3데이터 배선(DL3)으로부터 제1샘플링 데이터 신호가 제5화소 전극(502a’)에 인가되고, 제4구동부(551d)에 의해 제4데이터 배선(DL4)으로부터 제4데이터 신호가 제4화소 전극(501d’)에 인가되고, 제10구동부(553d)에 의해 제5데이터 배선(DL5)으로부터 제8데이터 신호가 제10화소 전극(503d’)에 인가되고, 제6구동부(552b)에 의해 제6데이터 배선(DL6)으로부터 제2샘플링 데이터 신호가 제6화소 전극(502b’)에 인가된다.

<제 6 실시예>

도 13은 본 발명의 제6실시예에 따른 서브 픽셀 배열 구조를 도시한 도면이다.

도면에 도시한 바와 같이, 본 발명의 제6실시예에 따른 서브 픽셀 배열 구조(600)는 제1서브 픽셀(601a, 601b)과, 제1서브 픽셀(601a, 601b)과 다른 열에 배치된 제2서브 픽셀(602)과, 2행으로 각각 분할되며 제1 및 제2서브픽셀(601b, 602)을 사이에 두고 2열로 각각 배치된 제3서브 픽셀(603a~603d)로 이루어진 서브 픽셀 그룹(605)을 포함한다.

구체적으로, 본 발명의 제6실시예는 제2실시예와 달리, 제1서브 픽셀(601a, 601b)은 제1열 및 제4열에 각각 배치되어 제1브릿지(Br1)에 의해 서로 연결되고, 제2서브 픽셀(602)은 제3열에 배치되고, 제3서브 픽셀(603a~603d)은 제2열 및 제5열에 각각 배치된다.

이에 따라, 본 발명의 제6실시예에 따른 서브 픽셀 배열 구조(600)는 제1 내지 제3서브 픽셀(601a~601b, 602, 603a~603d)의 개수가 1:1:4의 비율을 갖게 된다.

또한, 일정 면적을 갖는 서브 픽셀 그룹(605)에 배치되는 제1 내지 제3서브 픽셀(601a~601b, 602, 603a~603d) 각각의 총 면적은 서로 동일할 수 있다.

이 때, 제1 내지 제3서브 픽셀(601a~601b, 602, 603a~603d) 각각의 면적은 제1 내지 제3서브 픽셀(601a~601b, 602, 603a~603d)의 총 면적을 제1 내지 제3서브 픽셀(601a~601b, 602, 603a~603d)의 개수만큼 균등하게 분할한 면적일 수 있다.

구체적으로, 제1서브 픽셀(601a, 601b)의 면적은 제1서브 픽셀(601a, 601b)의 총 면적과 동일하고, 제2서브 픽셀(602)의 면적은 제2서브 픽셀(602)의 총 면적과 동일하고, 제3서브 픽셀(603a~603d) 각각의 면적은 제3서브 픽셀(603a~603d)의 총 면적의 1/4이 될 수 있다.

또한, 서브 픽셀 그룹(605)의 제1 및 제2서브 픽셀(601a~601b, 602)은 각각 서로 다른 색을 표시하되 적색(R) 또는 청색(B)을 표시하고, 제3서브 픽셀(603a~603d)은 녹색(G)을 표시할 수 있다.

예를 들어, 도면에 도시한 바와 같이 서브 픽셀 그룹(605)의 제1 및 제2서브 픽셀(601a~601b, 602)은 각각 적색(R) 및 청색(B)을 표시하고, 제3서브 픽셀(603a~603d)은 녹색(G)을 표시할 수 있다.

이 때, 본 발명의 제6실시예에 따른 서브 픽셀 배열 구조(600)는 서브 픽셀 그룹(605)이 제1 및 제2행을 따라 반복 배치된 구조이다.

이에 따라, 본 발명의 제6실시예에 따른 서브 픽셀 배열 구조(600)는 적색(R)을 표시하는 제1서브 픽셀(601a~601b)과 청색(B)을 표시하는 제2서브 픽셀(602)의 개수는 그대로 두고, 인지 해상도(Cognitive resolution)가 높은 녹색(G)을 표시하는 제3서브 픽셀(603a~603d)의 개수는 4배 증가시킴으로써, 제1 내지 제3서브 픽셀(도 2의 21, 22, 23)의 개수를 각각 4배씩 증가시켜 고해상도를 구현한 종래의 서브 픽셀 배열 구조(도 2의 20) 대비 총 서브 픽셀의 개수를 줄이는 동시에 고해상도를 구현할 수 있다.

이하, 본 발명에 따른 제6실시예의 서브 픽셀 배열 구조를 채용하는 표시장치에 대해 설명하겠다.

도 14는 도 13의 서브 픽셀 그룹에 대응되는 기판을 도시한 도면이다.

여기서, 표시장치는 유기전계 발광 표시장치 또는 액정 표시장치일 수 있으며, 도 13의 서브 픽셀 그룹(605)에 대응되는 기판(605’)을 포함한다.

도면에 도시한 바와 같이, 도 13의 서브 픽셀 그룹(605)에 대응되는 기판(605’)은 제1 및 제2 게이트 배선(GL1, GL2)과, 제1 내지 제5데이터 배선(DL1~DL5)과, 제1 내지 제7화소 전극(601a’, 601b’, 602’, 603a’, 603b’, 603c’, 603d’)과, 제1 내지 제6구동부(651a, 652, 653a, 653b, 653c, 653d)를 포함한다.

구체적으로, 기판(605’) 상에 제1 및 제2게이트 배선(GL1, GL2)은 제1방향을 따라 배치되며, 제1 내지 제5데이터 배선(DL1~DL5)은 제1방향과 교차되는 제2방향을 따라 배치된다.

또한, 제1화소 전극(601a’)은 제1열에 배치된 제1서브 픽셀(601a)에 대응되는 영역 및 제1 및 제2게이트 배선(GL1, GL2)과 제1데이터 배선(DL1)의 교차지점에 배치되고, 제2화소 전극(601b’)은 제4열에 배치된 제1서브 픽셀(601b)에 대응되는 영역 및 제1 및 제2게이트 배선(GL1, GL2)과 제4데이터 배선(DL4)의 교차지점에 배치되고, 제3화소 전극(602’)은 제2서브 픽셀(602)에 대응되는 영역 및 제1 및 제2게이트 배선(GL1, GL2)과 제3데이터 배선(DL3)의 교차지점에 배치되고, 제4 내지 제7화소 전극(603a’~603d’)은 제3서브 픽셀(603a~603d)에 각각 대응되는 영역 및 제1 및 제2게이트 배선(GL1, GL2)과 제2 및 제5데이터 배선(DL2, DL5)의 교차지점에 각각 배치된다.

이 때, 제1 및 제2화소전극(601a’, 601b’)은 제1브릿지(Br1)에 의해 서로 연결된다.

구체적으로, 제1브릿지(Br1)는 제1 및 제2화소전극(601a’, 601b’) 사이의 상측 가장자리를 따라 배치되며, 제1 및 제2화소전극(601a’, 601b’) 상부에 각각 형성된 제1 및 제2콘택홀(CH1, CH2)을 통해 제1 및 제2화소전극(601a’, 601b’)과 전기적으로 연결된다.

또한, 제1구동부(651a)는 제2게이트 배선(GL2), 제1데이터 배선(DL1) 및 제1화소 전극(601a’)과 연결되고, 제2구동부(652)는 제2게이트 배선(GL2), 제3데이터 배선(DL3) 및 제3화소 전극(602’)과 연결되고, 제3구동부(653a)는 제1게이트 배선(GL1), 제2데이터 배선(DL2) 및 제4화소 전극(603a’)과 연결되고, 제4구동부(653b)는 제2게이트 배선(GL2), 제2데이터 배선(DL2) 및 제5화소 전극(603b’)과 연결되고, 제5구동부(653c)는 제1게이트 배선(GL1), 제5데이터 배선(DL5) 및 제6화소 전극(603c’)과 연결되고, 제6구동부(653d)는 제2게이트 배선(GL2), 제5데이터 배선(DL5) 및 제7화소 전극(603d’)과 연결된다.

다른 실시예에서는, 제2구동부(652)가 제1게이트 배선(GL1), 제3데이터 배선(DL3) 및 제3화소 전극(602’)과 연결될 수도 있다.

한편, 도면에는 도시하지 않았지만 제1 내지 제6구동부(651a, 652, 653a~653d)는 하나 이상의 박막 트랜지스터 및 커패시터를 포함한다.

이하, 본 발명의 제6실시예에 따른 서브 픽셀 배열 구조(600)의 구동 방법에 대해 설명하겠다.

제3서브 픽셀(603a~603d)과 각각 대응되는 제4 내지 제7화소 전극(603a’~603d’)에 각각 제1 내지 제4데이터 신호가 인가되고, 제1서브 픽셀(601a, 601b)과 각각 대응되며 제1브릿지(Br1)에 의해 서로 연결된 제1 및 제2화소 전극(601a’, 601b’)에 4개의 데이터 신호를 누적하여 평균한 제1샘플링 데이터 신호가 인가되고, 제2서브 픽셀(602)과 대응되는 제3화소 전극(602’)에 4개의 데이터 신호를 누적하여 평균한 제2샘플링 데이터 신호가 인가된다.

구체적으로, 제1게이트 배선(GL1)에 제1게이트 신호가 인가되면, 제3구동부(653a)에 의해 제2데이터 배선(DL2)으로부터 제1데이터 신호가 제4화소 전극(603a’)에 인가되고, 제5구동부(653c)에 의해 제5데이터 배선(DL5)으로부터 제3데이터 신호가 제6화소 전극(603c’)에 인가된다.

다음, 제2게이트 배선(GL2)에 제2게이트 신호가 인가되면, 제1구동부(651a)에 의해 제1데이터 배선(DL1)으로부터 제1샘플링 데이터 신호가 제1브릿지(Br1)에 의해 서로 연결된 제1 및 제2화소 전극(601a’, 601b’)에 인가되고, 제4구동부(653b)에 의해 제2데이터 배선(DL2)으로부터 제2데이터 신호가 제5화소 전극(603b’)에 인가되고, 제2구동부(652)에 의해 제3데이터 배선(DL3)으로부터 제2샘플링 데이터 신호가 제3화소 전극(602’)에 인가되고, 제6구동부(653d)에 의해 제5데이터 배선(DL5)으로부터 제4데이터 신호가 제7화소 전극(603d’)에 인가된다.

<제 7 실시예>

도 15는 본 발명의 제7실시예에 따른 서브 픽셀 배열 구조를 도시한 도면이다.

도면에 도시한 바와 같이, 본 발명의 제7실시예에 따른 서브 픽셀 배열 구조(700)는 제1서브 픽셀(701a, 701b)과, 제1서브 픽셀(701a, 701b)과 다른 열에 배치된 제2서브 픽셀(702a, 702b)과, 2행으로 각각 분할되며 제1 및 제2서브픽셀(701b, 702a)을 사이에 두고 2열로 각각 배치된 제3서브 픽셀(703a~703d)로 이루어진 서브 픽셀 그룹(705)을 포함한다.

구체적으로, 본 발명의 제7실시예는 제4실시예와 달리, 제1서브 픽셀(701a, 701b)은 제1열 및 제4열에 각각 배치되어 제1브릿지(Br1)에 의해 서로 연결되고, 제2서브 픽셀(702a, 702b)은 제3열 및 제6열에 각각 배치되어 제2브릿지(Br2)에 의해 서로 연결되고, 제3서브 픽셀(703a~703d)은 제2열 및 제5열에 각각 배치된다.

이에 따라, 본 발명의 제7실시예에 따른 서브 픽셀 배열 구조(700)는 제1 내지 제3서브 픽셀(701a~701b, 702a~702b, 703a~703d)의 개수가 1:1:4의 비율을 갖게 된다.

또한, 일정 면적을 갖는 서브 픽셀 그룹(705)에 배치되는 제1 내지 제3서브 픽셀(701a~701b, 702a~702b, 703a~703d) 각각의 총 면적은 서로 동일할 수 있다.

이 때, 제1 내지 제3서브 픽셀(701a~701b, 702a~702b, 703a~703d) 각각의 면적은 제1 내지 제3서브 픽셀(701a~701b, 702a~702b, 703a~703d)의 총 면적을 제1 내지 제3서브 픽셀(701a~701b, 702a~702b, 703a~703d)의 개수만큼 균등하게 분할한 면적일 수 있다.

구체적으로, 제1서브 픽셀(701a, 701b)의 면적은 제1서브 픽셀(701a, 701b)의 총 면적과 동일하고, 제2서브 픽셀(702a, 702b)의 면적은 제3서브 픽셀(702a, 702b)의 총 면적과 동일하고, 제3서브 픽셀(703a~703d) 각각의 면적은 제3서브 픽셀(703a~703d)의 총 면적의 1/4이 될 수 있다.

또한, 서브 픽셀 그룹(705)의 제1 및 제2서브 픽셀(701a~701b, 702a~702b)은 각각 서로 다른 색을 표시하되 적색(R) 또는 청색(B)을 표시하고, 제3서브 픽셀(703a~703d)은 녹색(G)을 표시할 수 있다.

예를 들어, 도면에 도시한 바와 같이 서브 픽셀 그룹(705)의 제1 및 제2서브 픽셀(701a~701b, 702a~702b)은 각각 적색(R) 및 청색(B)을 표시하고, 제3서브 픽셀(703a~703d)은 녹색(G)을 표시할 수 있다.

이 때, 본 발명의 제7실시예에 따른 서브 픽셀 배열 구조(700)는 서브 픽셀 그룹(705)이 제1 및 제2행을 따라 반복 배치된 구조이다.

이에 따라, 본 발명의 제7실시예에 따른 서브 픽셀 배열 구조(700)는 적색(R)을 표시하는 제1서브 픽셀(701a~701b)과 청색(B)을 표시하는 제2서브 픽셀(702a~702b)의 개수는 그대로 두고, 인지 해상도(Cognitive resolution)가 높은 녹색(G)을 표시하는 제3서브 픽셀(703a~703d)의 개수는 4배 증가시킴으로써, 제1 내지 제3서브 픽셀(도 2의 21, 22, 23)의 개수를 각각 4배씩 증가시켜 고해상도를 구현한 종래의 서브 픽셀 배열 구조(도 2의 20) 대비 총 서브 픽셀의 개수를 줄이는 동시에 고해상도를 구현할 수 있다.

이하, 본 발명에 따른 제7실시예의 서브 픽셀 배열 구조를 채용하는 표시장치에 대해 설명하겠다.

도 16은 도 15의 서브 픽셀 그룹에 대응되는 기판을 도시한 도면이다.

여기서, 표시장치는 유기전계 발광 표시장치 또는 액정 표시장치일 수 있으며, 도 15의 서브 픽셀 그룹(705)에 대응되는 기판(705’)을 포함한다.

도면에 도시한 바와 같이, 도 15의 서브 픽셀 그룹(705)에 대응되는 기판(705’)은 제1 및 제2 게이트 배선(GL1, GL2)과, 제1 내지 제6데이터 배선(DL1~DL6)과, 제1 내지 제8화소 전극(701a’, 701b’, 702a’, 702b’ 703a’, 703b’, 703c’, 703d’)과, 제1 내지 제6구동부(751a, 752a, 753a, 753b, 753c, 753d)를 포함한다.

구체적으로, 기판(705’) 상에 제1 및 제2게이트 배선(GL1, GL2)은 제1방향을 따라 배치되며, 제1 내지 제6데이터 배선(DL1~DL6)은 제1방향과 교차되는 제2방향을 따라 배치된다.

또한, 제1화소 전극(701a’)은 제1열에 배치된 제1서브 픽셀(701a)에 대응되는 영역 및 제1 및 제2게이트 배선(GL1, GL2)과 제1데이터 배선(DL1)의 교차지점에 배치되고, 제2화소 전극(701b’)은 제4열에 배치된 제1서브 픽셀(701b)에 대응되는 영역 및 제1 및 제2게이트 배선(GL1, GL2)과 제4데이터 배선(DL4)의 교차지점에 배치되고, 제3화소 전극(702a’)은 제3열에 배치된 제2서브 픽셀(702a)에 대응되는 영역 및 제1 및 제2게이트 배선(GL1, GL2)과 제3데이터 배선(DL3)의 교차지점에 배치되고, 제4화소 전극(702b’)은 제6열에 배치된 제2서브 픽셀(702b)에 대응되는 영역 및 제1 및 제2게이트 배선(GL1, GL2)과 제6데이터 배선(DL6)의 교차지점에 배치되고, 제5 내지 제8화소 전극(703a’~703d’)은 제3서브 픽셀(703a~703d)에 각각 대응되는 영역 및 제1 및 제2게이트 배선(GL1, GL2)과 제2 및 제5데이터 배선(DL2, DL5)의 교차지점에 각각 배치된다.

이 때, 제1 및 제2화소전극(701a’, 701b’)은 제1브릿지(Br1)에 의해 서로 연결되고, 제3 및 제4화소전극(702a’, 702b’)은 제2브릿지(Br1)에 의해 서로 연결된다.

구체적으로, 제1브릿지(Br1)는 제1 및 제2화소전극(701a’, 701b’) 사이의 상측 가장자리를 따라 배치되며, 제1 및 제2화소전극(701a’, 701b’) 상부에 각각 형성된 제1 및 제2콘택홀(CH1, CH2)을 통해 제1 및 제2화소전극(701a’, 701b’)과 전기적으로 연결된다.

또한, 제2브릿지(Br1)는 제3 및 제4화소전극(702a’, 702b’) 사이의 하측 가장자리를 따라 배치되며, 제3 및 제4화소전극(702a’, 702b’) 상부에 각각 형성된 제3 및 제4콘택홀(CH3, CH4)을 통해 제3 및 제4화소전극(702a’, 702b’)과 전기적으로 연결된다.

또한, 제1구동부(751a)는 제2게이트 배선(GL2), 제1데이터 배선(DL1) 및 제1화소 전극(701a’)과 연결되고, 제2구동부(752a)는 제1게이트 배선(GL1), 제3데이터 배선(DL3) 및 제3화소 전극(702a’)과 연결되고, 제3구동부(753a)는 제1게이트 배선(GL1), 제2데이터 배선(DL2) 및 제5화소 전극(703a’)과 연결되고, 제4구동부(753b)는 제2게이트 배선(GL2), 제2데이터 배선(DL2) 및 제6화소 전극(703b’)과 연결되고, 제5구동부(753c)는 제1게이트 배선(GL1), 제5데이터 배선(DL5) 및 제7화소 전극(703c’)과 연결되고, 제6구동부(753d)는 제2게이트 배선(GL2), 제5데이터 배선(DL5) 및 제8화소 전극(703d’)과 연결된다.

다른 실시예에서는, 제2구동부(752a)가 제2게이트 배선(GL2), 제3데이터 배선(DL3) 및 제3화소 전극(702a’)과 연결될 수도 있다.

한편, 도면에는 도시하지 않았지만 제1 내지 제6구동부(751a, 752a, 753a~753d,)는 하나 이상의 박막 트랜지스터 및 커패시터를 포함한다.

이하, 본 발명의 제7실시예에 따른 서브 픽셀 배열 구조(700)의 구동 방법에 대해 설명하겠다.

제3서브 픽셀(703a~703d)과 각각 대응되는 제5 내지 제8화소 전극(703a’~703d’)에 각각 제1 내지 제4데이터 신호가 인가되고, 제1서브 픽셀(701a, 701b)과 각각 대응되며 제1브릿지(Br1)에 의해 서로 연결된 제1 및 제2화소 전극(701a’, 701b’)에 4개의 데이터 신호를 누적하여 평균한 제1샘플링 데이터 신호가 인가되고, 제2서브 픽셀(702a, 702b)과 대응되며 제2브릿지(Br2)에 의해 서로 연결된 제3 및 제4화소 전극(702a’, 702b’)에 4개의 데이터 신호를 누적하여 평균한 제2샘플링 데이터 신호가 인가된다.

구체적으로, 제1게이트 배선(GL1)에 제1게이트 신호가 인가되면, 제3구동부(753a)에 의해 제2데이터 배선(DL2)으로부터 제1데이터 신호가 제5화소 전극(703a’)에 인가되고, 제2구동부(752a)에 의해 제3데이터 배선(DL3)으로부터 제2샘플링 데이터 신호가 제2브릿지(Br2)에 의해 서로 연결된 제3 및 제4화소 전극(702a’, 702b’)에 인가되고, 제5구동부(753c)에 의해 제5데이터 배선(DL5)으로부터 제3데이터 신호가 제7화소 전극(703c’)에 인가된다.

다음, 제2게이트 배선(GL2)에 제2게이트 신호가 인가되면, 제1구동부(751a)에 의해 제1데이터 배선(DL1)으로부터 제1샘플링 데이터 신호가 제1브릿지(Br1)에 의해 서로 연결된 제1 및 제2화소 전극(701a’, 701b’)에 인가되고, 제4구동부(753b)에 의해 제2데이터 배선(DL2)으로부터 제2데이터 신호가 제6화소 전극(703b’)에 인가되고, 제6구동부(753d)에 의해 제5데이터 배선(DL5)으로부터 제4데이터 신호가 제8화소 전극(703d’)에 인가된다.

<제 8 실시예>

도 17은 본 발명의 제8실시예에 따른 서브 픽셀 배열 구조를 도시한 도면이다.

도면에 도시한 바와 같이, 본 발명의 제8실시예에 따른 서브 픽셀 배열 구조(800)는 제1열 내지 제3열에 각각 배치된 제1 내지 제3서브 픽셀(801~803)과, 2행으로 분할되며 제4열에 각각 배치된 제4서브 픽셀(804a, 804b)로 이루어진 서브 픽셀 그룹(805)을 포함한다.

이에 따라, 본 발명의 제8실시예에 따른 서브 픽셀 배열 구조(800)는 제1 내지 제4서브 픽셀(801, 802, 803, 804a~804b)의 개수가 1:1:1:2의 비율을 갖게 된다.

또한, 일정 면적을 갖는 서브 픽셀 그룹(805)에 배치되는 제1 내지 제3서브 픽셀(801~803)의 면적은 서로 동일하고, 제4서브 픽셀(804a, 804b) 각각의 면적은 제1 내지 제3서브 픽셀(801~803)의 면적의 1/2일 수 있다.

또한, 서브 픽셀 그룹(805)의 제1 내지 제3서브 픽셀(801~803)은 각각 서로 다른 색을 표시하되 적색(R), 녹색(G) 또는 청색(B)을 표시하고, 제4서브 픽셀(804a, 804b)은 백색(W)을 표시할 수 있다.

이 때, 본 발명의 제8실시예에 따른 서브 픽셀 배열 구조(800)는 서브 픽셀 그룹(805)이 제1 및 제2행을 따라 반복 배치된 구조이다.

이에 따라, 본 발명의 제8실시예에 따른 서브 픽셀 배열 구조(800)는 적색(R), 녹색(G), 청색(B)을 각각 표시하는 제1 내지 3서브 픽셀(801~803)의 개수는 그대로 두고, 휘도를 향상시키는 백색(W)을 표시하는 제4서브 픽셀(804a, 804b)의 개수는 2배 증가시킴으로써, 보다 세밀하게 휘도를 조절하여 선명한 화상을 표시할 수 있다.

이하, 본 발명에 따른 제8실시예의 서브 픽셀 배열 구조를 채용하는 표시장치에 대해 설명하겠다.

여기서, 표시장치는 유기전계 발광 표시장치 또는 액정 표시장치일 수 있으며, 도 17의 서브 픽셀 그룹(805)에 대응되는 기판을 포함한다.

도 18은 도 17의 서브 픽셀 그룹에 대응되는 기판을 도시한 도면이다.

도면에 도시한 바와 같이, 도 17의 서브 픽셀 그룹(805)에 대응되는 기판(805’)은 제1 및 제2 게이트 배선(GL1, GL2)과, 제1 내지 제4데이터 배선(DL1~DL4)과, 제1 내지 제5화소 전극(801’, 802’, 803’, 804a’, 804b’)과, 제1 내지 제5구동부(851, 852, 853, 854a, 854b)를 포함한다.

구체적으로, 기판(805’) 상에 제1 및 제2게이트 배선(GL1, GL2)은 제1방향을 따라 배치되며, 제1 내지 제4데이터 배선(DL1~DL4)은 제1방향과 교차되는 제2방향을 따라 배치된다.

또한, 제1화소 전극(801’)은 제1열에 배치된 제1서브 픽셀(801)에 대응되는 영역 및 제1 및 제2게이트 배선(GL1, GL2)과 제1데이터 배선(DL1)의 교차지점에 배치되고, 제2화소 전극(802’)은 제2열에 배치된 제2서브 픽셀(802)에 대응되는 영역 및 제1 및 제2게이트 배선(GL1, GL2)과 제2데이터 배선(DL2)의 교차지점에 배치되고, 제3화소 전극(803’)은 제3열에 배치된 제3서브 픽셀(803)에 대응되는 영역 및 제1 및 제2게이트 배선(GL1, GL2)과 제3데이터 배선(DL3)의 교차지점에 배치되고, 제4 및 제5화소 전극(804a’, 804b’)은 제4서브 픽셀(804a, 804b)에 각각 대응되는 영역 및 제1 및 제2게이트 배선(GL1, GL2)과 제4데이터 배선(DL4)의 교차지점에 각각 배치된다.

또한, 제1구동부(851)는 제2게이트 배선(GL2), 제1데이터 배선(DL1) 및 제1화소 전극(801’)과 연결되고, 제2구동부(852)는 제2게이트 배선(GL2), 제2데이터 배선(DL2) 및 제2화소 전극(802’)과 연결되고, 제3구동부(853)는 제2게이트 배선(GL2), 제3데이터 배선(DL3) 및 제3화소 전극(803’)과 연결되고, 제4구동부(854a)는 제1게이트 배선(GL1), 제4데이터 배선(DL4) 및 제4화소 전극(804a’)과 연결되고, 제5구동부(854b)는 제2게이트 배선(GL2), 제4데이터 배선(DL4) 및 제5화소 전극(804b’)과 연결된다.

다른 실시예에서는, 제1구동부(851)가 제1게이트 배선(GL1), 제1데이터 배선(DL1) 및 제1화소 전극(801’)과 연결될 수도 있고, 제2구동부(852)가 제1게이트 배선(GL1), 제2데이터 배선(DL2) 및 제2화소 전극(802’)과 연결될 수도 있고, 제3구동부(853)가 제1게이트 배선(GL1), 제3데이터 배선(DL3) 및 제3화소 전극(803’)과 연결될 수도 있다.

한편, 도면에는 도시하지 않았지만 제1 내지 제5구동부(851, 852, 853, 854a, 854b)는 하나 이상의 박막 트랜지스터 및 커패시터를 포함한다.

이하, 본 발명의 제8실시예에 따른 서브 픽셀 배열 구조(800)의 구동 방법에 대해 설명하겠다.

제4서브 픽셀(804a, 804b)과 각각 대응되는 제4 및 제5화소 전극(804a’~804b’)에 각각 제1 및 제2데이터 신호가 인가되고, 제1 내지 3서브 픽셀(801~803)과 각각 대응되는 제1 내지 제3화소 전극(801’~803’)에 각각 2개의 데이터 신호를 누적하여 평균한 제1 내지 제3샘플링 데이터 신호가 인가된다.

구체적으로, 제1게이트 배선(GL1)에 제1게이트 신호가 인가되면, 제4구동부(854a)에 의해 제4데이터 배선(DL4)으로부터 제1데이터 신호가 제4화소 전극(804a’)에 인가된다.

다음, 제2게이트 배선(GL2)에 제2게이트 신호가 인가되면, 제1구동부(851)에 의해 제1데이터 배선(DL1)으로부터 제1샘플링 데이터 신호가 제1화소 전극(801’)에 인가되고, 제2구동부(852)에 의해 제2데이터 배선(DL2)으로부터 제2샘플링 데이터 신호가 제2화소 전극(802’)에 인가되고, 제3구동부(853)에 의해 제3데이터 배선(DL3)으로부터 제3샘플링 데이터 신호가 제3화소 전극(803’)에 인가되고, 제5구동부(854b)에 의해 제4데이터 배선(DL4)으로부터 제2데이터 신호가 제5화소 전극(804b’)에 인가된다.

<제 9 실시예>

도 19는 본 발명의 제9실시예에 따른 서브 픽셀 배열 구조를 도시한 도면이다.

도면에 도시한 바와 같이, 본 발명의 제9실시예에 따른 서브 픽셀 배열 구조(900)는 제1열, 제3열 및 제5열에 각각 배치된 제1 내지 제3서브 픽셀(901~903)과, 각각 2행으로 분할되며 제2열 및 제4열에 각각 배치된 제4서브 픽셀(904a~904d)로 이루어진 서브 픽셀 그룹(905)을 포함한다.

이에 따라, 본 발명의 제9실시예에 따른 서브 픽셀 배열 구조(900)는 제1 내지 제4서브 픽셀(901, 902, 903, 904a~904d)의 개수가 1:1:1:4의 비율을 갖게 된다.

또한, 일정 면적을 갖는 서브 픽셀 그룹(809)에 배치되는 제1 내지 제3서브 픽셀(901~903)의 면적은 서로 동일하고, 제4서브 픽셀(904a~904d) 각각의 면적은 제1 내지 제3서브 픽셀(901~903) 각각의 면적의 1/4일 수 있다.

또한, 서브 픽셀 그룹(905)의 제1 내지 제3서브 픽셀(901~903)은 각각 서로 다른 색을 표시하되 적색(R), 녹색(G) 또는 청색(B)을 표시하고, 제4서브 픽셀(904a~ 904d)은 백색(W)을 표시할 수 있다.

이 때, 본 발명의 제9실시예에 따른 서브 픽셀 배열 구조(900)는 서브 픽셀 그룹(905)이 제1 및 제2행을 따라 반복 배치된 구조이다.

이에 따라, 본 발명의 제9실시예에 따른 서브 픽셀 배열 구조(900)는 적색(R), 녹색(G), 청색(B)을 각각 표시하는 제1 내지 3서브 픽셀(901~903)의 개수는 그대로 두고, 휘도를 향상시키는 백색(W)을 표시하는 제4서브 픽셀(904a~904d)의 개수는 4배 증가시킴으로써, 보다 세밀하게 휘도를 조절하여 선명한 화상을 표시할 수 있다.

이하, 본 발명에 따른 제9실시예의 서브 픽셀 배열 구조를 채용하는 표시장치에 대해 설명하겠다.

여기서, 표시장치는 유기전계 발광 표시장치 또는 액정 표시장치일 수 있으며, 도 19의 서브 픽셀 그룹(905)에 대응되는 기판을 포함한다.

도 20은 도 19의 서브 픽셀 그룹에 대응되는 기판을 도시한 도면이다.

도면에 도시한 바와 같이, 도 19의 서브 픽셀 그룹(905)에 대응되는 기판(905’)은 제1 및 제2 게이트 배선(GL1, GL2)과, 제1 내지 제5데이터 배선(DL1~DL5)과, 제1 내지 제7화소 전극(901’, 902’, 903’, 904a’, 904b’, 904c’, 904d’)과, 제1 내지 제7구동부(951, 952, 953, 954a, 954b, 954c, 954d)를 포함한다.

구체적으로, 기판(905’) 상에 제1 및 제2게이트 배선(GL1, GL2)은 제1방향을 따라 배치되며, 제1 내지 제5데이터 배선(DL1~DL5)은 제1방향과 교차되는 제2방향을 따라 배치된다.

또한, 제1화소 전극(901’)은 제1열에 배치된 제1서브 픽셀(901)에 대응되는 영역 및 제1 및 제2게이트 배선(GL1, GL2)과 제1데이터 배선(DL1)의 교차지점에 배치되고, 제2화소 전극(902’)은 제3열에 배치된 제2서브 픽셀(902)에 대응되는 영역 및 제1 및 제2게이트 배선(GL1, GL2)과 제3데이터 배선(DL3)의 교차지점에 배치되고, 제3화소 전극(903’)은 제5열에 배치된 제3서브 픽셀(903)에 대응되는 영역 및 제1 및 제2게이트 배선(GL1, GL2)과 제5데이터 배선(DL5)의 교차지점에 배치되고, 제4 내지 제7화소 전극(904a’~904d’)은 제4서브 픽셀(804a~804d)에 각각 대응되는 영역 및 제1 및 제2게이트 배선(GL1, GL2)과 제2 및 제4데이터 배선(DL2, DL4)의 교차지점에 각각 배치된다.

또한, 제1구동부(951)는 제2게이트 배선(GL2), 제1데이터 배선(DL1) 및 제1화소 전극(901’)과 연결되고, 제2구동부(952)는 제2게이트 배선(GL2), 제3데이터 배선(DL3) 및 제2화소 전극(902’)과 연결되고, 제3구동부(953)는 제2게이트 배선(GL2), 제5데이터 배선(DL5) 및 제3화소 전극(903’)과 연결되고, 제4구동부(954a)는 제1게이트 배선(GL1), 제2데이터 배선(DL2) 및 제4화소 전극(904a’)과 연결되고, 제5구동부(954b)는 제2게이트 배선(GL2), 제2데이터 배선(DL2) 및 제5화소 전극(904b’)과 연결되고, 제6구동부(954c)는 제1게이트 배선(GL1), 제4데이터 배선(DL4) 및 제6화소 전극(904c’)과 연결되고, 제7구동부(954d)는 제2게이트 배선(GL2), 제4데이터 배선(DL4) 및 제7화소 전극(904d’)과 연결된다.

다른 실시예에서는, 제1구동부(951)가 제1게이트 배선(GL1), 제1데이터 배선(DL1) 및 제1화소 전극(901’)과 연결될 수도 있고, 제2구동부(952)가 제1게이트 배선(GL1), 제3데이터 배선(DL3) 및 제2화소 전극(902’)과 연결될 수도 있고, 제3구동부(953)가 제1게이트 배선(GL1), 제5데이터 배선(DL5) 및 제3화소 전극(903’)과 연결될 수도 있다.

한편, 도면에는 도시하지 않았지만 제1 내지 제7구동부(951, 952, 953, 954a, 954b, 954c, 954d)는 하나 이상의 박막 트랜지스터 및 커패시터를 포함한다.

이하, 본 발명의 제9실시예에 따른 서브 픽셀 배열 구조(900)의 구동 방법에 대해 설명하겠다.

제4서브 픽셀(904a~904d)과 각각 대응되는 제4 내지 제7화소 전극(904a’~904d’)에 각각 제1 내지 제4데이터가 인가되고, 제1 내지 3서브 픽셀(901~903)과 각각 대응되는 제1 내지 제3화소 전극(901’~903’)에 각각 4개의 데이터 신호를 누적하여 평균한 제1 내지 제3샘플링 데이터 신호가 인가된다.

구체적으로, 제1게이트 배선(GL1)에 제1게이트 신호가 인가되면, 제4구동부(954a)에 의해 제2데이터 배선(DL2)으로부터 제1데이터 신호가 제4화소 전극(904a’)에 인가되고, 제6구동부(954c)에 의해 제4데이터 배선(DL4)으로부터 제3데이터 신호가 제6화소 전극(904c’)에 인가된다.

다음, 제2게이트 배선(GL2)에 제2게이트 신호가 인가되면, 제1구동부(951)에 의해 제1데이터 배선(DL1)으로부터 제1샘플링 데이터 신호가 제1화소 전극(901’)에 인가되고, 제5구동부(954b)에 의해 제2데이터 배선(DL2)으로부터 제2데이터 신호가 제5화소 전극(904b’)에 인가되고, 제2구동부(952)에 의해 제3데이터 배선(DL3)으로부터 제2샘플링 데이터 신호가 제2화소 전극(902’)에 인가되고, 제7구동부(954d)에 의해 제4데이터 배선(DL4)으로부터 제4데이터 신호가 제7화소 전극(904d’)에 인가되고, 제3구동부(953)에 의해 제5데이터 배선(DL5)으로부터 제3샘플링 데이터 신호가 제3화소 전극(903’)에 인가된다.

본 발명은 상기 실시예로 한정되지 않고, 본 발명의 취지를 벗어나지 않는 한도 내에서 다양하게 변경하여 실시할 수 있다.

101 : 제1서브 픽셀 101’ : 제1화소 전극
102 : 제2서브 픽셀 102’ : 제2화소 전극
103a~103d : 제3서브 픽셀 103a’~103d’ : 제3 내지 제6화소 전극
105 : 서브 픽셀 그룹 105’: 기판

Claims

제1서브 픽셀;
상기 제1서브 픽셀과 다른 열에 배치된 제2서브 픽셀; 및
2행으로 각각 분할되며, 상기 제1 및/또는 제2서브 픽셀을 사이에 두고 2열로 각각 배치된 제3서브 픽셀로 이루어진 서브 픽셀 그룹
을 포함하는 서브 픽셀 배열 구조를 갖는 표시장치.
제 1 항에 있어서,
상기 제1서브 픽셀은 제1열에 배치되고, 상기 제2서브 픽셀은 제3열에 배치되고, 상기 제3서브 픽셀은 제2열 및 제4열에 각각 배치되며,
상기 제1 내지 제3서브 픽셀의 개수는 1:1:4의 비율인 서브 픽셀 배열 구조를 갖는 표시장치.
제 1 항에 있어서,
상기 제1서브 픽셀은 제1열 및 제4열에 각각 배치되고, 상기 제2서브 픽셀은 제3열에 배치되고, 상기 제3서브 픽셀은 제2열 및 제5열에 각각 배치되며,
상기 제1 내지 제3서브 픽셀의 개수는 2:1:4의 비율인 서브 픽셀 배열 구조를 갖는 표시장치.
제 1 항에 있어서,
상기 제1서브 픽셀은 제1열 및 제4열에 각각 배치되고, 상기 제2서브 픽셀은 제3열 및 제6열에 각각 배치되고, 상기 제3서브 픽셀은 제2열 및 제5열에 각각 배치되며,
상기 제1 내지 제3서브 픽셀의 개수는 2:2:4의 비율인 서브 픽셀 배열 구조를 갖는 표시장치.
제 1 항에 있어서,
상기 제1서브 픽셀은 각각 2행으로 분할되어 제1열 및 제4열에 각각 배치되고, 상기 제2서브 픽셀은 제3열에 배치되고, 상기 제3서브 픽셀은 제2열 및 제5열에 각각 배치되며,
상기 제1 내지 제3서브 픽셀의 개수는 4:1:4의 비율인 서브 픽셀 배열 구조를 갖는 표시장치.
제 1 항에 있어서,
상기 제1서브 픽셀은 제1열 및 제4열에 각각 배치되어 서로 연결되고, 상기 제2서브 픽셀은 제3열에 배치되고, 상기 제3서브 픽셀은 제2열 및 제5열에 각각 배치되며,
상기 제1 내지 제3서브 픽셀의 개수는 1:1:4의 비율인 서브 픽셀 배열 구조를 갖는 표시장치.
제 1 항에 있어서,
상기 제1서브 픽셀은 2행으로 각각 분할되어 제1열 및 제4열에 각각 배치되고, 상기 제2서브 픽셀은 제3열 및 제6열에 각각 배치되고, 상기 제3서브 픽셀은 제2열 및 제5열에 각각 배치되며,
상기 제1 내지 제3서브 픽셀의 개수는 4:2:4의 비율인 서브 픽셀 배열 구조를 갖는 표시장치.
제 1 항에 있어서,
상기 제1서브 픽셀은 제1열 및 제4열에 각각 배치되어 서로 연결되고, 상기 제2서브 픽셀은 제3열 및 제6열에 각각 배치되어 서로 연결되고, 상기 제3서브 픽셀은 제2열 및 제5열에 각각 배치되며,
상기 제1 내지 제3서브 픽셀의 개수는 1:1:4의 비율인 서브 픽셀 배열 구조를 갖는 표시장치.
제 1 항에 있어서,
상기 제3서브 픽셀 각각의 면적은 서로 동일한 서브 픽셀 배열 구조를 갖는 표시장치.
제 1 항에 있어서,
상기 제1 및 제2서브 픽셀은 각각 서로 다른 색을 표시하되 적색 또는 청색을 표시하고, 상기 제3서브 픽셀은 녹색을 표시하는 서브 픽셀 배열 구조를 갖는 표시장치.
제 2 항에 있어서,
상기 제1 및 제2서브 픽셀은 각각 서로 다른 색을 표시하되 적색 또는 청색을 표시하고, 상기 제3서브 픽셀은 각각 녹색 및 백색을 1:1의 비율로 표시하는 서브 픽셀 배열 구조를 갖는 표시장치.
제 5 항에 있어서,
상기 제2 및 제3서브 픽셀은 각각 청색 및 녹색을 표시하고, 상기 제1서브 픽셀은 각각 적색 및 백색을 1:1의 비율로 표시하는 서브 픽셀 배열 구조를 갖는 표시장치.
제 2 항에 있어서,
상기 서브 픽셀 그룹에 대응되는 기판;
상기 기판 상에 제1방향을 따라 배치되는 제1 및 제2게이트 배선;
상기 기판 상에 상기 제1방향과 교차되는 제2방향을 따라 배치되는 제1 내지 제4데이터 배선;
상기 제1서브 픽셀에 대응되는 영역 및, 상기 제1 및 제2게이트 배선과 상기 제1데이터 배선의 교차지점에 배치되는 제1화소 전극;
상기 제2서브 픽셀에 대응되는 영역 및, 상기 제1 및 제2게이트 배선과 상기 제3데이터 배선의 교차지점에 배치되는 제2화소 전극;
상기 제3서브 픽셀에 각각 대응되는 영역 및, 상기 제1 및 제2게이트 배선과 상기 제2 및 제4데이터 배선의 교차지점에 각각 배치되는 제3 내지 제6화소 전극; 및
상기 제1 내지 제6화소 전극과 각각 연결되는 제1 내지 제6구동부
를 더 포함하는 서브 픽셀 배열 구조를 갖는 표시장치.
제 13 항에 있어서,
상기 제1구동부는 상기 제2게이트 배선 및 제1데이터 배선과 연결되고, 상기 제2구동부는 상기 제1게이트 배선 및 제3데이터 배선과 연결되거나 상기 제2게이트 배선 및 제3데이터 배선과 연결되고, 상기 제3구동부는 상기 제1게이트 배선 및 제2데이터 배선과 연결되고, 상기 제4구동부는 상기 제2게이트 배선 및 제2데이터 배선과 연결되고, 상기 제5구동부는 상기 제1게이트 배선 및 제4데이터 배선과 연결되고, 상기 제6구동부는 상기 제2게이트 배선 및 제4데이터 배선과 연결되는 서브 픽셀 배열 구조를 갖는 표시장치.
제 14 항에 있어서,
상기 제3 내지 제6화소 전극에 각각 제1 내지 제4데이터 신호가 인가되고, 상기 제1 및 제2화소 전극에 각각 4개의 데이터 신호를 누적하여 평균한 제1 및 제2샘플링 데이터 신호가 인가되는 서브 픽셀 배열 구조를 갖는 표시장치.
제 3 항에 있어서,
상기 서브 픽셀 그룹에 대응되는 기판;
상기 기판 상에 제1방향을 따라 배치되는 제1 및 제2게이트 배선;
상기 기판 상에 상기 제1방향과 교차되는 제2방향을 따라 배치되는 제1 내지 제5데이터 배선;
상기 제1열에 배치된 상기 제1서브 픽셀에 대응되는 영역 및, 상기 제1 및 제2게이트 배선과 상기 제1데이터 배선의 교차지점에 배치되는 제1화소 전극;
상기 제4열에 배치된 상기 제1서브 픽셀에 대응되는 영역 및, 상기 제1 및 제2게이트 배선과 상기 제4데이터 배선의 교차지점에 배치되는 제2화소 전극;
상기 제2서브 픽셀에 대응되는 영역 및, 상기 제1 및 제2게이트 배선과 제3데이터 배선의 교차지점에 배치되는 제3화소 전극;
상기 제3서브 픽셀에 각각 대응되는 영역 및, 상기 제1 및 제2게이트 배선과 상기 제2 및 제5데이터 배선의 교차지점에 각각 배치되는 제4 내지 제7화소 전극; 및
상기 제1 내지 제7화소 전극과 각각 연결되는 제1 내지 제7구동부
를 더 포함하는 서브 픽셀 배열 구조를 갖는 표시장치.
제 16 항에 있어서,
상기 제1구동부는 상기 제2게이트 배선 및 제1데이터 배선과 연결되고, 상기 제2구동부는 상기 제2게이트 배선 및 제4데이터 배선과 연결되고, 상기 제3구동부는 상기 제1게이트 배선 및 제3데이터 배선과 연결되거나 상기 제2게이트 배선 및 제3데이터 배선과 연결되고, 상기 제4구동부는 상기 제1게이트 배선 및 제2데이터 배선과 연결되고, 상기 제5구동부는 상기 제2게이트 배선 및 제2데이터 배선과 연결되고, 상기 제6구동부는 상기 제1게이트 배선 및 제5데이터 배선과 연결되고, 상기 제7구동부는 상기 제2게이트 배선 및 제5데이터 배선과 연결되는 서브 픽셀 배열 구조를 갖는 표시장치.
제 17 항에 있어서,
상기 제4 내지 제7화소 전극에 각각 제1 내지 제4데이터 신호가 인가되고, 상기 제1 및 제2화소 전극에 각각 2개의 데이터 신호를 누적하여 평균한 제1 및 제2샘플링 데이터 신호가 인가되고, 상기 제3화소 전극에 4개의 데이터 신호를 누적하여 평균한 제3샘플링 데이터 신호가 인가되는 서브 픽셀 배열 구조를 갖는 표시장치.
제 4 항에 있어서,
상기 서브 픽셀 그룹에 대응되는 기판;
상기 기판 상에 제1방향을 따라 배치되는 제1 및 제2게이트 배선;
상기 기판 상에 상기 제1방향과 교차되는 제2방향을 따라 배치되는 제1 내지 제6데이터 배선;
상기 제1열에 배치된 상기 제1서브 픽셀에 대응되는 영역 및, 상기 제1 및 제2게이트 배선과 상기 제1데이터 배선의 교차지점에 배치되는 제1화소 전극;
상기 제4열에 배치된 상기 제1서브 픽셀에 대응되는 영역 및, 상기 제1 및 제2게이트 배선과 상기 제4데이터 배선의 교차지점에 배치되는 제2화소 전극;
상기 제3열에 배치된 상기 제2서브 픽셀에 대응되는 영역 및, 상기 제1 및 제2게이트 배선과 상기 제3데이터 배선의 교차지점에 배치되는 제3화소 전극;
상기 제6열에 배치된 상기 제2서브 픽셀에 대응되는 영역 및, 상기 제1 및 제2게이트 배선과 상기 제6데이터 배선의 교차지점에 배치되는 제4화소 전극;
상기 제3서브 픽셀에 각각 대응되는 영역 및, 상기 제1 및 제2게이트 배선과 상기 제2 및 제5데이터 배선의 교차지점에 각각 배치되는 제5 내지 제8화소 전극; 및
상기 제1 내지 제8화소 전극과 각각 연결되는 제1 내지 제8구동부
를 더 포함하는 서브 픽셀 배열 구조를 갖는 표시장치.
제 19 항에 있어서,
상기 제1구동부는 상기 제2게이트 배선 및 제1데이터 배선과 연결되고, 상기 제2구동부는 상기 제2게이트 배선 및 제4데이터 배선과 연결되고, 상기 제3구동부는 상기 제2게이트 배선 및 제3데이터 배선과 연결되고, 상기 제4구동부는 상기 제2게이트 배선 및 제6데이터 배선과 연결되고, 상기 제5구동부는 상기 제1게이트 배선 및 제2데이터 배선과 연결되고, 상기 제6구동부는 상기 제2게이트 배선 및 제2데이터 배선과 연결되고, 상기 제7구동부는 상기 제1게이트 배선 및 제5데이터 배선과 연결되고, 상기 제8구동부는 상기 제2게이트 배선 및 제5데이터 배선과 연결되는 서브 픽셀 배열 구조를 갖는 표시장치.
제 20 항에 있어서,
상기 제5 내지 제8화소 전극에 각각 제1 내지 제4데이터 신호가 인가되고, 상기 제1 내지 제4화소 전극에 각각 2개의 데이터 신호를 누적하여 평균한 제1 내지 제4샘플링 데이터 신호가 인가되는 서브 픽셀 배열 구조를 갖는 표시장치.