KR20160113350A - 전력 증폭기 - Google Patents
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Abstract
본 발명의 일 실시 예에 따른 전력 증폭기는, 증폭단으로 동작하는 적어도 하나의 전계 효과 트랜지스터(FET)를 포함하여 입력 신호를 증폭시키는 증폭부; 및 입력 신호의 에너지의 크기에 기초하여 전계 효과 트랜지스터의 바디 단자의 바이어스 전압을 제어하는 바디 제어부; 를 포함하고, 바디 제어부는 입력 신호의 에너지가 클수록 바디 단자의 바이어스 전압이 낮아지도록 제어함으로써, 선형성을 향상시킬 수 있다.
Description
본 발명은 전력 증폭기에 관한 것이다.
최근, 무선 송수신 시스템에서 높은 데이터 전송률에 대한 요구가 급증함에 따라 다중 반송파 방식이나 복잡한 디지털 변조 방식이 채택되고 있다. 이에 따라, WCDMA(Wideband Code Division Multiple Access), LTE(Long Term Evolution) 통신을 수행하는 송수신 모듈에 포함된 전력 증폭기에 높은 선형성이 요구되고 있다.
예를 들면, BPSK(Binary Phase Shift Keying) 변조 방식에 비해 높은 차원의 QAM(Quadrature Amplitude Modulation)과 같은 변조 방식들이 사용될 경우 전력증폭기의 선형성은 더욱 나빠질 수 있다.
그러나, 일반적으로 전력 증폭기의 선형성과 전력효율은 서로 상충관계(trade-off)이므로, 높은 선형성의 전력 증폭기는 전력효율에 악영향을 줄 수 있다. 예를 들어 전력 증폭기의 선형성 향상을 위하여 전력 증폭기에 포함된 전계 효과 트랜지스터(FET)의 게이트 단자의 바이어스 전압이 조절될 수 있으나, 이는 전력 증폭기의 전력 효율에 큰 영향을 줄 수 있다. 게다가, 상기 게이트 단자의 바이어스 전압에 의한 선형성 제어는 공정, 전압, 온도(PVT)의 변화에 민감하다는 문제점이 있다.
본 발명의 일 실시예는, 전력 증폭기를 제공한다.
본 발명의 일 실시 예에 따른 전력 증폭기는, 증폭단으로 동작하는 적어도 하나의 전계 효과 트랜지스터(FET)를 포함하여 입력 신호를 증폭시키는 증폭부; 및 입력 신호의 에너지의 크기에 기초하여 전계 효과 트랜지스터의 바디 단자의 바이어스 전압을 제어하는 바디 제어부; 를 포함하고, 바디 제어부는 입력 신호의 에너지가 클수록 바디 단자의 바이어스 전압이 낮아지도록 제어할 수 있다.
본 발명의 일 실시 예에 따른 전력 증폭기는, 증폭단으로 동작하는 적어도 하나의 전계 효과 트랜지스터(FET)를 포함하여 입력 신호를 증폭시키는 증폭부; 및 제1모드로 동작할 때 전계 효과 트랜지스터의 바디 단자에 제1전압을 공급하고, 제2모드로 동작할 때 전계 효과 트랜지스터의 바디 단자에 제1전압보다 낮은 제2전압을 제공하는 전압 제공부; 를 포함하고, 전압 제공부가 제1모드로 동작할 때의 입력 신호의 에너지는 전압 제공부가 제2모드로 동작할 때의 입력 신호의 에너지보다 작을 수 있다.
본 발명의 일 실시 예에 따른 전력 증폭기는, 증폭단으로 동작하는 적어도 하나의 전계 효과 트랜지스터(FET)를 포함하여 입력 신호를 증폭시키는 증폭부; 및 입력 신호의 에너지의 크기에 기초하여 전계 효과 트랜지스터의 바디 단자의 접합 캐패시턴스를 제어하는 캐패시턴스 제어부; 를 포함하고, 캐패시턴스 제어부는 입력 신호의 에너지가 클수록 바디 단자의 접합 캐패시턴스가 작아지도록 제어할 수 있다.
본 발명의 일 실시예에 따른 전력 증폭기는, 전력 증폭기의 전력 효율에 큰 영향을 주지 않고 선형성을 향상시킬 수 있고, 공정, 전압, 온도(PVT)의 변화에 둔감하여 안정적으로 선형성을 향상시킬 수 있다.
또한 본 발명의 일 실시예에 따른 전력 증폭기는, 에너지가 작은 소신호를 증폭시킬 경우 및 에너지가 큰 대신호를 증폭시킬 경우에 대해 선형성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따라 바디 제어부를 포함하는 전력 증폭기를 나타낸 도면이다.
도 2는 본 발명의 일 실시 예에 따라 전압 제공부를 포함하는 전력 증폭기를 나타낸 도면이다.
도 3은 본 발명의 일 실시 예에 따라 캐패시턴스 제어부를 포함하는 전력 증폭기를 나타낸 도면이다.
도 4는 본 발명의 일 실시 예에 따라 단일 신호를 증폭하는 전력 증폭기를 나타낸 도면이다.
도 5는 도 1에 도시된 증폭부를 나타낸 도면이다.
도 6은 도 1에 도시된 바디 제어부를 나타낸 도면이다.
도 7은 증폭부에 포함된 전계 효과 트랜지스터(FET)의 게이트 전압에 따른 전력증폭기의 성능을 나타낸 그래프이다.
도 8은 증폭부에 포함된 전계 효과 트랜지스터(FET)의 바디 전압에 따른 전력증폭기의 성능을 나타낸 그래프이다.
도 9는 본 발명의 일 실시 예에 따른 전력 증폭기의 출력 전력에 따른 증폭부의 바디 전압을 나타낸 그래프이다.
도 10은 본 발명의 일 실시 예에 따른 전력 증폭기의 출력 전력에 따른 전력증폭기의 성능을 나타낸 그래프이다.
도 11은 본 발명의 일 실시 예에 따른 전력 증폭기의 출력 전력에 따른 전력증폭기의 성능을 나타낸 그래프이다.
도 12는 본 발명의 일 실시 예에 따른 전력 증폭기의 출력 전력에 따른 전력증폭기의 선형성을 나타낸 그래프이다.
도 2는 본 발명의 일 실시 예에 따라 전압 제공부를 포함하는 전력 증폭기를 나타낸 도면이다.
도 3은 본 발명의 일 실시 예에 따라 캐패시턴스 제어부를 포함하는 전력 증폭기를 나타낸 도면이다.
도 4는 본 발명의 일 실시 예에 따라 단일 신호를 증폭하는 전력 증폭기를 나타낸 도면이다.
도 5는 도 1에 도시된 증폭부를 나타낸 도면이다.
도 6은 도 1에 도시된 바디 제어부를 나타낸 도면이다.
도 7은 증폭부에 포함된 전계 효과 트랜지스터(FET)의 게이트 전압에 따른 전력증폭기의 성능을 나타낸 그래프이다.
도 8은 증폭부에 포함된 전계 효과 트랜지스터(FET)의 바디 전압에 따른 전력증폭기의 성능을 나타낸 그래프이다.
도 9는 본 발명의 일 실시 예에 따른 전력 증폭기의 출력 전력에 따른 증폭부의 바디 전압을 나타낸 그래프이다.
도 10은 본 발명의 일 실시 예에 따른 전력 증폭기의 출력 전력에 따른 전력증폭기의 성능을 나타낸 그래프이다.
도 11은 본 발명의 일 실시 예에 따른 전력 증폭기의 출력 전력에 따른 전력증폭기의 성능을 나타낸 그래프이다.
도 12는 본 발명의 일 실시 예에 따른 전력 증폭기의 출력 전력에 따른 전력증폭기의 선형성을 나타낸 그래프이다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 실시 예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따라 바디 제어부를 포함하는 전력 증폭기를 나타낸 도면이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 전력 증폭기(100)는, 증폭부(110) 및 바디 제어부(120)를 포함할 수 있다.
증폭부(110)는, 소스 단자 또는 게이트 단자를 통해 입력 신호가 입력되는 전계 효과 트랜지스터(FET)를 포함하여 입력 신호를 증폭시킬 수 있다. 예를 들어, 상기 증폭부(110)는 비선형 증폭 방식에 비해 높은 선형 특성 및 낮은 전력 효율 특성을 가지는 선형 증폭 방식에 의해 설계될 수 있다.
예를 들어, 상기 증폭부(110)는 게이트 단자를 통해 입력되는 입력 신호를 증폭하여 드레인 단자를 통해 출력하는 제1 전계 효과 트랜지스터(111) 및 제1 전계 효과 트랜지스터(111)에 캐스코드(cascode)로 연결되어 제1 전계 효과 트랜지스터(111)에 의해 증폭된 신호를 소스 단자를 통해 입력 받아 드레인 단자를 통해 출력하는 제2 전계 효과 트랜지스터(112)를 포함할 수 있다. 여기서, 상기 제1 전계 효과 트랜지스터(111)는 CS(Common Source) 증폭단으로 동작하고, 상기 제2 전계 효과 트랜지스터(112)는 CG(Common Gate) 증폭단으로 동작할 수 있다.
이에 따라, 상기 제1 전계 효과 트랜지스터(111) 및 제2 전계 효과 트랜지스터(112)의 항복전압이 낮을 경우에도 상기 증폭부(110)는 안정적으로 입력 신호를 증폭시킬 수 있다.
바디 제어부(120)는, 증폭부(110)에 연결되어, 입력 신호의 에너지의 크기에 기초하여 증폭부(110)에 포함된 전계 효과 트랜지스터(FET)의 바디 단자의 바이어스 전압을 제어할 수 있다. 구체적으로, 상기 바디 제어부(120)는 증폭부(111)에 입력되는 입력 신호의 에너지가 클수록 상기 전계 효과 트랜지스터(FET)의 바디 단자의 바이어스 전압이 낮아지도록 제어할 수 있다. 이에 따라, 전력 증폭기(100)는 에너지가 작은 소신호를 증폭시킬 경우 및 에너지가 큰 대신호를 증폭시킬 경우에 대해 선형성을 향상시킬 수 있다.
예를 들어, 상기 바디 제어부(120)는 제2 전계 효과 트랜지스터(112)의 바디 단자의 바이어스 전압을 제어할 수 있다. 여기서, 제1 전계 효과 트랜지스터(111)의 바디 단자와 소스 단자는 서로 연결될 수 있다.
예를 들어, 상기 바디 제어부(120)는 제1 전계 효과 트랜지스터(111)의 게이트 단자와 연결되어 상기 입력 신호의 에너지를 감지하고, 제2 전계 효과 트랜지스터(112)의 바디 단자와 연결되어 상기 바디 단자의 전압을 제어할 수 있다.
한편, 증폭부(110) 및 바디 제어부(120)는 CMOS 공정에 의해 구현될 수 있다. 예를 들어, 전력 증폭기(100) 전체가 CMOS 공정에 의해 구현될 수 있다.
일반적인 송수신 모듈은 대부분 CMOS 공정 기술에 의해 구현이 되고 단일 칩으로 집적화가 되고 있다. 그러나, 전력 증폭기는 InGap/GaAs HBT, GaN과 같은 화합물 반도체 공정을 이용하여 구현되고 있다. CMOS 공정에 의해 구현된 칩과 화합물 반도체 공정에 의해 구현된 칩이 멀티 칩 구조로 하나의 패키징에 집적화 될 경우, 칩 크기가 커져서 칩의 단가가 높아질 수 있고, 전력 증폭기의 선형성 개선을 위한 CMOS 바이어스 회로와의 결합이 어려워질 수 있다. 따라서, 증폭부(110) 및 바디 제어부(120)는 CMOS 공정에 의해 구현됨으로써, 송수신 모듈 전체가 단일 칩 구조로 하나의 패키징에 집적화될 수 있다. 이에 따라, 칩 크기가 작아지고 칩의 단가가 낮아질 수 있다.
CMOS 공정에 의해 구현된 전력 증폭기는 화합물 반도체 공정에 의해 구현된 전력 증폭기에 비해 항복전압이 낮은 특성을 가질 수 있다. 따라서, 증폭부(110)는 두 개의 트랜지스터(111, 112)를 쌓는 캐스코드 구조의 증폭기 형태일 수 있다.
한편, 전력 증폭기(100)는 증폭부(110)에 연결되어 입력 신호를 단일 신호에서 차동 신호로 변환하는 제1 발룬(balun)(131) 및 증폭부(110)에 연결되어 증폭부(110)에 의해 증폭된 차동 신호를 단일 신호로 변환하는 제2 발룬(132)을 더 포함할 수 있다. 즉, 전력 증폭기(100)는 차동 신호를 증폭할 수 있다.
도 2는 본 발명의 일 실시 예에 따라 전압 제공부를 포함하는 전력 증폭기를 나타낸 도면이다.
도 2를 참조하면, 본 발명의 일 실시 예에 따른 전력 증폭기(200)는, 증폭부(210) 및 전압 제공부(220)를 포함할 수 있다.
증폭부(210)는, 소스 단자 또는 게이트 단자를 통해 입력 신호가 입력되는 전계 효과 트랜지스터(FET)를 포함하여 입력 신호를 증폭시킬 수 있다.
예를 들어, 상기 증폭부(210)는 게이트 단자를 통해 입력되는 입력 신호를 증폭하여 드레인 단자를 통해 출력하는 제1 전계 효과 트랜지스터(211) 및 제1 전계 효과 트랜지스터(211)에 캐스코드(cascode)로 연결되어 제1 전계 효과 트랜지스터(211)에 의해 증폭된 신호를 소스 단자를 통해 입력 받아 드레인 단자를 통해 출력하는 제2 전계 효과 트랜지스터(212)를 포함할 수 있다.
전압 제공부(220)는, 증폭부(210)에 연결되어, 제1모드로 동작할 때 전계 효과 트랜지스터(FET)의 바디 단자에 제1전압을 공급하고, 제2모드로 동작할 때 전계 효과 트랜지스터(FET)의 바디 단자에 제1전압보다 낮은 제2전압을 제공할 수 있다. 여기서, 제1모드는 저전력 신호의 증폭 모드일 수 있고, 제2모드는 고전력 신호의 증폭 모드일 수 있다.
구체적으로, 상기 전압 제공부(220)가 제1모드로 동작할 때의 증폭부(210)에 입력되는 입력 신호의 에너지는 상기 전압 제공부(220)가 제2모드로 동작할 때의 증폭부(210)에 입력되는 입력 신호의 에너지보다 작을 수 있다. 이에 따라, 전력 증폭기(200)는 에너지가 작은 소신호를 증폭시키는 제1모드일 경우 및 에너지가 큰 대신호를 증폭시키는 제2모드일 경우에 대해 선형성을 향상시킬 수 있다.
예를 들어, 상기 전압 제공부(220)는 제2 전계 효과 트랜지스터(212)의 바디 단자에 제1전압 또는 제2전압을 공급할 수 있다. 여기서, 제1 전계 효과 트랜지스터(211)의 바디 단자와 소스 단자는 서로 연결될 수 있다.
예를 들어, 상기 전압 제공부(220)는 증폭부(210)에 입력되는 입력 신호의 에너지를 감지하고, 감지된 에너지의 크기에 기초하여 동작 모드가 결정할 수 있다. 그러나, 입력 신호의 에너지 감지는 상기 전압 제공부(220)에서만 수행되는 것은 아니며, 설계에 따라 전력 증폭기(200)의 외부에서 수행될 수도 있다. 상기 전압 제공부(220)의 구체적인 동작은 도 6을 참조하여 후술된 바디 제어부의 구체적인 동작과 유사할 수 있다.
한편, 상기 제1전압과 상기 제2전압과의 차이 전압은 0.3V 이상이고 전원(VDD) 전압 이하일 수 있다. 상기 제1전압과 상기 제2전압과의 차이 전압이 클수록, 상기 전압 제공부(220)는 공정, 전압, 온도(PVT)의 변화에 둔감하여 안정적으로 제1모드 또는 제2모드로 동작할 수 있다. 이에 따라, 상기 전압 제공부(220)는 공정, 전압, 온도(PVT)의 변화에 둔감하여 안정적으로 선형성을 향상시킬 수 있다.
도 3은 본 발명의 일 실시 예에 따라 캐패시턴스 제어부를 포함하는 전력 증폭기를 나타낸 도면이다.
도 3을 참조하면, 본 발명의 일 실시 예에 따른 전력 증폭기(300)는, 증폭부(310) 및 캐패시턴스 제어부(320)를 포함할 수 있다.
증폭부(310)는, 소스 단자 또는 게이트 단자를 통해 입력 신호가 입력되는 전계 효과 트랜지스터(FET)를 포함하여 입력 신호를 증폭시킬 수 있다.
예를 들어, 상기 증폭부(310)는 게이트 단자를 통해 입력되는 입력 신호를 증폭하여 드레인 단자를 통해 출력하는 제1 전계 효과 트랜지스터(311) 및 제1 전계 효과 트랜지스터(311)에 캐스코드(cascode)로 연결되어 제1 전계 효과 트랜지스터(311)에 의해 증폭된 신호를 소스 단자를 통해 입력 받아 드레인 단자를 통해 출력하는 제2 전계 효과 트랜지스터(312)를 포함할 수 있다.
캐패시턴스 제어부(320)는, 증폭부(310)에 연결되어, 입력 신호의 에너지의 크기에 기초하여 전계 효과 트랜지스터(FET)의 바디 단자의 접합 캐패시턴스를 제어할 수 있다.
구체적으로, 상기 캐패시턴스 제어부(320)는 증폭부(310)에 입력되는 입력 신호의 에너지가 클수록 전계 효과 트랜지스터(FET)의 바디 단자의 접합 캐패시턴스가 작아지도록 제어할 수 있다. 이에 따라, 전력 증폭기(300)는 에너지가 작은 소신호를 증폭시킬 경우 및 에너지가 큰 대신호를 증폭시킬 경우에 대해 선형성을 향상시킬 수 있다. 상기 캐패시턴스 제어부(320)의 구체적인 동작은 도 6을 참조하여 후술된 바디 제어부의 구체적인 동작과 유사할 수 있다.
예를 들어, 상기 개패시턴스 제어부(320)는 제2 전계 효과 트랜지스터(312)의 바디 단자의 접합 캐패시턴스를 제어할 수 있다. 여기서, 제1 전계 효과 트랜지스터(311)의 바디 단자와 소스 단자는 서로 연결될 수 있다.
한편, 전력 증폭기(300)는 제2 전계 효과 트랜지스터(312)의 소스 단자 또는/및 드레인 단자와 바디 단자의 사이에 연결된 버랙터(varactor)(313, 314)를 더 포함할 수도 있다. 이에 따라, 캐패시턴스 제어부(320)는 상기 버랙터(313, 314)의 바이어스 전압을 제어하여 제2 전계 효과 트랜지스터(312)의 바디 단자의 접합 캐패시턴스를 제어할 수 있다.
도 4는 본 발명의 일 실시 예에 따라 단일 신호를 증폭하는 전력 증폭기를 나타낸 도면이다.
도 4를 참조하면, 본 발명의 일 실시 예에 따른 전력 증폭기(400)는, 증폭부(410) 및 바디 제어부(420)를 포함하여 단일 신호를 증폭시킬 수 있다.
예를 들어, 상기 전력 증폭기(400)는 증폭부(410)의 입력 임피던스가 기 설정된 값이 되도록 증폭부(410)에 연결되는 제1 매칭 네트워크(441) 및 증폭부(410)의 출력 임피던스가 기 설정된 값이 되도록 증폭부(410)에 연결되는 제2 매칭 네트워크(442)를 더 포함할 수 있다.
한편, 바디 제어부(420)는 도 6에 도시된 바디 제어부(120)의 반쪽 회로만의 사용에 의해 간단하게 구현될 수 있다.
도 5는 도 1에 도시된 증폭부를 나타낸 도면이다.
도 5를 참조하면, 증폭부에 포함된 전계 효과 트랜지스터(FET)의 특성은 바디 트랜스컨덕턴스(transconductance)(gmb2) 및 접합 캐패시턴스(junction capacitance)(CSB_CG, CDB _ CG)로 표현될 수 있다. 이하, 전계 효과 트랜지스터(FET)의 바디 단자의 전압(VB)가 높아질수록 이득이 증가하고, 위상이 감소하는 이유가 설명된다.
첫째, 이득이 증가하는 이유는 바디 트랜스컨덕턴스와 관련이 있을 수 있다.
CG 증폭단의 바디 단자의 전압이 높아질 경우, CG 증폭단의 소스 전압이 높아지는데, 이는 CS 증폭단의 드레인 전압이 올라가는 것에 상응한다. CS 증폭단의 드레인 전압이 증가하면 더 많은 바이어스 전류가 CS 증폭단에 흐를 수 있다. 이는 결과적으로 CS 증폭단의 GAIN(이득)이 증가하도록 하고, 이는 전력 증폭기의 이득 증가를 가져온다.
CG 증폭단의 이득은 CG 증폭단의 gm term에 비례하는데, 바디와 소스가 묶여있지 않기 때문에 몸체 효과(body-effect)가 고려된 CG 증폭단의 이득(Av2)은 하기의 수학식1과 같이 표현될 수 있다. 한 편 몸체 효과로부터 발생된 CG 증폭단의 바디 트랜스컨덕턴스(transconductance) gmb2는 하기의 수학식2와 같이 CG 증폭단의 VSB(소스-바디 노드간의 전압)의 함수로 표현된다. VB 전압이 증가하면 VSB 전압은 감소하고 gmb2 가 증가하게 된다. 즉 VB의 증가가 CG 증폭단의 이득 증가를 가져오고, 이는 전력 증폭기의 이득 증가를 가져온다.
첫째, 위상이 감소하는 이유는 접합 캐패시턴스와 관련이 있을 수 있다.
일반적으로 위상의 변화는 캐패시턴스의 변화와 관련이 있는데, 캐패시턴스가 증가하면 위상이 감소하고 캐패시턴스가 감소하면 위상이 증가한다. CG 증폭단의 VB 전압이 증가하게 될 때, 전력 증폭기의 캐패시턴스의 변화를 관찰하여 위상의 변화를 유추할 수 있다.
트랜지스터의 접합 캐패시턴스(junction capacitance)는 하기의 수학식3과 같이 표현이 된다. VB 전압이 증가하면 CG 증폭단의 드레인-바디 접합 캐패시턴스(CDB _ CG), 소스-바디 접합 캐패시턴스(CSB_CG)가 증가하고, 이는 전력 증폭기의 위상이 감소하는 현상을 불러 일으킨다.
도 6은 도 1에 도시된 바디 제어부를 나타낸 도면이다.
도 6을 참조하면, 상기 바디 제어부(120)는 제3 전계 효과 트랜지스터(121), 제4 전계 효과 트랜지스터(122) 및 캐패시터(CA)를 포함할 수 있다.
제3 전계 효과 트랜지스터(121)는, 게이트 단자로 입력 신호가 입력될 수 있다.
제4 전계 효과 트랜지스터(122)는, 제3 전계 효과 트랜지스터(121)의 드레인 단자에 드레인 단자가 연결될 수 있다.
캐패시터(CA)는, 제4 전계 효과 트랜지스터(122)의 드레인 단자 및 소스 단자에 연결될 수 있다.
이하 바디 제어부(120)의 구체적 동작이 설명된다.
상기 바디 제어부(120)는 전력 증폭기(100)의 입력 신호를 받아 제3 전계 효과 트랜지스터(121)를 통해 입력 신호(VG1, VG2)를 감지하고, 제4 전계 효과 트랜지스터(121) 및 캐패시터(CA)를 통해 입력 신호에 대한 R-C 로우 패스 필터링을 수행하여 DC 전압으로 변환시킬 수 있다.
이에 따라, 상기 입력 전압이 커질수록 상기 바디 제어부(120)의 출력 전압(VB1, VB2)은 낮아질 수 있다. 상기 바디 제어부(120)의 출력 전압은 전력 증폭기의 증폭부에 포함된 전계 효과 트랜지스터(FET)의 바디 단자에 입력될 수 있다.
여기서, 제4 전계 효과 트랜지스터(122)는 R-C 로우 패스 필터링에서 저항의 역할을 수행할 수 있다. 상기 제4 전계 효과 트랜지스터(122)는 바디 제어부(120)의 입력 전압이 낮을 때는 트라이오드(triode) 영역으로 동작하고, 바디 제어부(120)의 입력 전압이 높을 때는 드레인 노드의 전압이 크게 변동되면서 포화(saturation) 영역으로 동작할 수 있다. 즉 입력 전압이 커짐에 따라 제4 전계 효과 트랜지스터(122)의 드레인-소스 등가 저항이 커짐에 따라, 바디 제어부(120)의 출력 전압은 크게 낮아질 수 있다.
예를 들어, 상기 바디 제어부(120)는 0.2mA의 DC 전류를 소모할 수 있다. 이는 전력 증폭기의 일반적인 전류 소모(수십~수백 mA)에 비하면 무시할만한 수치이므로, 전력 증폭기의 전력 효율에 거의 영향을 주지 않을 수 있다.
또한, 상기 바디 제어부(120)의 사이즈는 작아서 전력 증폭기의 사이즈에 거의 영향을 주지 않을 수 있다.
도 7은 증폭부에 포함된 전계 효과 트랜지스터(FET)의 게이트 전압에 따른 전력증폭기의 성능을 나타낸 그래프이다.
도 7을 참조하면, (a)그래프의 가로축 및 (b)그래프의 가로축은 전력 증폭기의 출력 전력을 나타내고, (a)그래프의 세로축은 전력 이득(Power Gain) 및 전력 효율(PAE)를 나타내고, (b)그래프의 세로축은 선형성의 지표인 IMD3(3rd order inter modulation distortion)를 나타낸다. (a)그래프 및 (b)그래프의 각각의 곡선은 게이트 전압이 각각 0.39V, 0.4V, 0.41V, 0.42V, 0.43V, 0.44V, 0.45V일 때에 대한 전력증폭기의 성능을 나타낸다.
여기서, 전계 효과 트랜지스터(FET) 게이트 노드의 경우 10mV 변화에 따라서도 전력증폭기의 성능(전력 이득, 효율, IMD3)이 크게 변할 수 있다. 민감한 특성을 가진다는 것은 작은 변화에도 성능이 크게 변한다는 것을 의미한다. 이에 따른 전력 증폭기는 내부 혹은 외부의 자극과 변화에 따라서 안정적인 동작을 수행하기 어려울 수 있다.
도 8은 증폭부에 포함된 전계 효과 트랜지스터(FET)의 바디 전압에 따른 전력증폭기의 성능을 나타낸 그래프이다.
도 8을 참조하면, (a)그래프의 가로축 및 (b)그래프의 가로축은 전력 증폭기의 출력 전력을 나타내고, (a)그래프의 세로축은 전력 이득(Power Gain)을 나타내고, (b)그래프의 세로축은 위상(Phase)를 나타낸다. (a)그래프 및 (b)그래프의 각각의 곡선은 바디 전압이 각각 0.9V, 1.2V, 1.5V, 1.8V, 2.1V, 2.4V, 2.7V, 3.0V, 3.3V일 때에 대한 전력증폭기의 특성을 나타낸다.
일반적으로 대신호를 다루는 전력 증폭기에서, 입력 전력에 따른 출력 이득 변화 특성을 AM/AM 특성이라고 하고, 출력 위상 변화 특성을 AM/PM 특성이라고 한다. 이러한 두 가지 특성(AM/AM, AM/PM)은 전력 증폭기의 선형성을 결정하는데 큰 기여를 하는데, AM/AM과 AM/PM의 변화가 적을수록 전력 증폭기의 선형성이 좋다고 말한다.
바디 제어부의 출력 전압(VB)이 높아질수록 이득이 증가하고, 위상은 감소한다. 본 발명의 일 실시 예에 따른 전력 증폭기가 바디 제어부에 의해 소신호 영역에서 높은 출력 전압(VB)을 가지고 대신호 영역에서 낮은 출력 전압(VB)을 가짐으로써, 낮은 출력전력부터 높은 출력전력까지 이득/위상 변화를 최소한으로 줄여줄 수 있고, 전력 증폭기의 선형성을 향상 시킬 수 있다.
도 9는 본 발명의 일 실시 예에 따른 전력 증폭기의 출력 전력에 따른 증폭부의 바디 전압을 나타낸 그래프이다.
도 9를 참조하면, 가는 선은 증폭부의 전계 효과 트랜지스터(FET)의 바디 단자와 소스 단자가 서로 연결될 때의 바디 전압을 나타내고, 굵은 선은 바디 제어부에 의해 제어된 바디 전압을 나타낸다. 전계 효과 트랜지스터(FET)의 바디 단자가 바디 제어부에 의해 제어됨으로써, 저 출력전력에서는 높은 바디 전압, 고 출력전력에서는 낮은 바디 전압으로 구현될 수 있음을 알 수 있다.
도 10은 본 발명의 일 실시 예에 따른 전력 증폭기의 출력 전력에 따른 전력증폭기의 성능을 나타낸 그래프이다.
도 10을 참조하면, (a)그래프의 가로축 및 (b)그래프의 가로축은 전력 증폭기의 출력 전력을 나타내고, (a)그래프의 세로축은 전력 이득(Power Gain)을 나타내고, (b)그래프의 세로축은 위상(Phase)를 나타낸다. (a)그래프 및 (b)그래프의 각각의 가는 점선은 바디 전압이 각각 0.9V, 1.2V, 1.5V, 1.8V, 2.1V, 2.4V, 2.7V, 3.0V, 3.3V일 때에 대한 전력증폭기의 특성을 나타낸다. (a)그래프 및 (b)그래프의 굵은 점선은 전력 증폭기가 바디 제어부에 의해 제어될 때에 대한 전력증폭기의 특성을 나타낸다.
즉, 본 발명의 일 실시 예에 따른 전력 증폭기는 저 출력전력부터 고 출력전력까지 이득/위상의 변화를 최소한으로 줄여줌으로써 선형성을 향상시킬 수 있다.
도 11은 본 발명의 일 실시 예에 따른 전력 증폭기의 출력 전력에 따른 전력증폭기의 성능을 나타낸 그래프이다.
도 11을 참조하면, (a)그래프의 가로축 및 (b)그래프의 가로축은 전력 증폭기의 출력 전력을 나타내고, (a)그래프의 세로축은 입력 전력에 따른 출력 이득 변화 특성인 AM/AM 특성을 나타내고, (b)그래프의 세로축은 입력 전력에 따른 출력 위상 변화 특성인 AM/PM 특성을 나타낸다.
도 11을 참조하면, 가는 선은 증폭부의 전계 효과 트랜지스터(FET)의 바디 단자와 소스 단자가 서로 연결될 때의 전력 증폭기의 특성을 나타내고, 굵은 선은 바디 제어부에 의해 제어될 때의 전력 증폭기의 특성을 나타낸다.
본 발명의 일 실시 예에 따른 전력 증폭기는 소신호부터 최대 출력 전력 지점까지 AM/AM distortion 은 1.7dB 에서 0.7dB 로 1dB 감소(향상)하였고, AM/PM distortion 은 12도에서 5도로 7도가 감소(향상)하였다.
즉, 상기 전력 증폭기는 저 출력 전력 부분에서와 고 출력 전력 부분에서 모두 우수한 선형성(AM/AM, AM/PM, IMD3) 성능 향상을 가져온 것을 알 수 있다.
도 12는 본 발명의 일 실시 예에 따른 전력 증폭기의 출력 전력에 따른 전력증폭기의 선형성을 나타낸 그래프이다.
도 12를 참조하면, 가로축은 전력 증폭기의 출력 전력을 나타내고, 세로축은 선형성의 지표인 IMD3(3rd order inter modulation distortion)를 나타낸다. 여기서, IMD3는 10MHz tone spacing을 가지는 신호의 이용에 의해 측정되었다.
도 12를 참조하면, 가는 선은 증폭부의 전계 효과 트랜지스터(FET)의 바디 단자와 소스 단자가 서로 연결될 때의 전력 증폭기의 특성을 나타내고, 굵은 선은 바디 제어부에 의해 제어될 때의 전력 증폭기의 특성을 나타낸다.
본 발명의 일 실시 예에 따른 전력 증폭기는 전반적으로 저 출력 전력부터 고 출력 전력까지 IMD3가 최소 6dB에서 최대 12dB까지 향상될 수 있다. IMD3 의 - 35dBc 지점을 기준으로 볼 때, 기존의 방식은 10dBm 정도의 출력 전력까지 성능을 나타내고 있는 반면 본 발명은 27.5dBm까지 고 출력 전력을 만족할 수 있다.
이상에서는 본 발명을 실시 예로써 설명하였으나, 본 발명은 상기한 실시 예에 한정되지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형이 가능할 것이다.
100: 전력 증폭기
110: 증폭부
111: 제1 전계 효과 트랜지스터 112: 제2 전계 효과 트랜지스터
120: 바디 제어부 121: 제3 전계 효과 트랜지스터
122: 제4 전계 효과 트랜지스터 131: 제1 발룬
132: 제2 발룬 220: 전압 제공부
320: 캐패시턴스 제어부 323: 버랙터
441: 제1 매칭 네트워크 442: 제2 매칭 네트워크
111: 제1 전계 효과 트랜지스터 112: 제2 전계 효과 트랜지스터
120: 바디 제어부 121: 제3 전계 효과 트랜지스터
122: 제4 전계 효과 트랜지스터 131: 제1 발룬
132: 제2 발룬 220: 전압 제공부
320: 캐패시턴스 제어부 323: 버랙터
441: 제1 매칭 네트워크 442: 제2 매칭 네트워크
Claims (14)
- 증폭단으로 동작하는 적어도 하나의 전계 효과 트랜지스터(FET)를 포함하여 입력 신호를 증폭시키는 증폭부; 및
상기 증폭부에 연결되어, 상기 입력 신호의 에너지의 크기에 기초하여 상기 전계 효과 트랜지스터의 바디 단자의 바이어스 전압을 제어하는 바디 제어부; 를 포함하고,
상기 바디 제어부는 상기 증폭부에 입력되는 입력 신호의 에너지가 클수록 상기 바디 단자의 바이어스 전압이 낮아지도록 제어하는 전력 증폭기.
- 제1항에 있어서, 상기 증폭부는 상기 전계 효과 트랜지스터로서
게이트 단자를 통해 입력되는 입력 신호를 증폭하여 드레인 단자를 통해 출력하는 제1 전계 효과 트랜지스터; 및
상기 제1 전계 효과 트랜지스터에 캐스코드(cascode)로 연결되고, 상기 제1 전계 효과 트랜지스터에 의해 증폭된 신호를 소스 단자를 통해 입력 받아 드레인 단자를 통해 출력하는 제2 전계 효과 트랜지스터; 를 포함하는 전력 증폭기.
- 제2항에 있어서,
상기 바디 제어부는 상기 제2 전계 효과 트랜지스터의 바디 단자의 바이어스 전압을 제어하고,
상기 제1 전계 효과 트랜지스터의 바디 단자는 상기 제1 전계 효과 트랜지스터의 소스 단자와 연결되는 전력 증폭기.
- 제2항에 있어서,
상기 바디 제어부는 상기 제1 전계 효과 트랜지스터의 게이트 단자와 연결되어 상기 입력 신호의 에너지를 감지하고, 상기 제2 전계 효과 트랜지스터의 바디 단자와 연결되어 상기 바디 단자의 전압을 제어하는 전력 증폭기.
- 제1항에 있어서, 상기 바디 제어부는,
게이트 단자로 상기 입력 신호가 입력되는 제3 전계 효과 트랜지스터;
상기 제3 전계 효과 트랜지스터의 드레인 단자에 드레인 단자가 연결되는 제4 전계 효과 트랜지스터; 및
상기 제4 전계 효과 트랜지스터의 드레인 단자 및 소스 단자에 연결되는 캐패시터; 를 포함하는 전력 증폭기.
- 제1항에 있어서,
상기 증폭부 및 상기 바디 제어부는 CMOS 공정에 의해 구현되는 전력 증폭기.
- 제1항에 있어서,
상기 증폭부에 연결되어 상기 입력 신호를 단일 신호에서 차동 신호로 변환하는 제1 발룬(balun); 및
상기 증폭부에 연결되어 상기 증폭부에 의해 증폭된 차동 신호를 단일 신호로 변환하는 제2 발룬; 을 더 포함하는 전력 증폭기.
- 제1항에 있어서,
상기 증폭부의 입력 임피던스가 기 설정된 값이 되도록 상기 증폭부에 연결되는 제1 매칭 네트워크; 및
상기 증폭부의 출력 임피던스가 기 설정된 값이 되도록 상기 증폭부에 연결되는 제2 매칭 네트워크; 를 더 포함하는 전력 증폭기.
- 증폭단으로 동작하는 적어도 하나의 전계 효과 트랜지스터(FET)를 포함하여 상기 입력 신호를 증폭시키는 증폭부; 및
상기 증폭부에 연결되어, 제1모드로 동작할 때 상기 전계 효과 트랜지스터의 바디 단자에 제1전압을 공급하고, 제2모드로 동작할 때 상기 전계 효과 트랜지스터의 바디 단자에 상기 제1전압보다 낮은 제2전압을 제공하는 전압 제공부; 를 포함하고,
상기 전압 제공부가 제1모드로 동작할 때의 상기 증폭부에 입력되는 입력 신호의 에너지는 상기 전압 제공부가 제2모드로 동작할 때의 상기 증폭부에 입력되는 입력 신호의 에너지보다 작은 전력 증폭기.
- 제9항에 있어서,
상기 증폭부는 상기 전계 효과 트랜지스터로서
게이트 단자를 통해 입력되는 입력 신호를 증폭하여 드레인 단자를 통해 출력하는 제1 전계 효과 트랜지스터; 및
상기 제1 전계 효과 트랜지스터에 캐스코드(cascode)로 연결되고, 상기 제1 전계 효과 트랜지스터에 의해 증폭된 신호를 소스 단자를 통해 입력 받아 드레인 단자를 통해 출력하는 제2 전계 효과 트랜지스터; 를 포함하고,
상기 전압 제공부는 상기 제2 전계 효과 트랜지스터의 바디 단자에 제1전압 또는 제2전압을 공급하고,
상기 제1 전계 효과 트랜지스터의 바디 단자는 상기 제1 전계 효과 트랜지스터의 소스 단자와 연결되는 전력 증폭기.
- 제9항에 있어서,
상기 전압 제공부는 상기 증폭부에 입력되는 입력 신호의 에너지를 감지하고, 감지된 에너지의 크기에 기초하여 동작 모드가 결정되는 전력 증폭기.
- 증폭단으로 동작하는 적어도 하나의 전계 효과 트랜지스터(FET)를 포함하여 상기 입력 신호를 증폭시키는 증폭부; 및
상기 증폭부에 연결되어, 상기 입력 신호의 에너지의 크기에 기초하여 상기 전계 효과 트랜지스터의 바디 단자의 접합 캐패시턴스를 제어하는 캐패시턴스 제어부; 를 포함하고,
상기 캐패시턴스 제어부는 상기 증폭부에 입력되는 입력 신호의 에너지가 클수록 상기 바디 단자의 접합 캐패시턴스가 작아지도록 제어하는 전력 증폭기.
- 제12항에 있어서,
상기 증폭부는 상기 전계 효과 트랜지스터로서
게이트 단자를 통해 입력되는 입력 신호를 증폭하여 드레인 단자를 통해 출력하는 제1 전계 효과 트랜지스터; 및
상기 제1 전계 효과 트랜지스터에 캐스코드(cascode)로 연결되고, 상기 제1 전계 효과 트랜지스터에 의해 증폭된 신호를 소스 단자를 통해 입력 받아 드레인 단자를 통해 출력하는 제2 전계 효과 트랜지스터; 를 포함하고,
상기 개패시턴스 제어부는 상기 제2 전계 효과 트랜지스터의 바디 단자의 접합 캐패시턴스를 제어하고,
상기 제1 전계 효과 트랜지스터의 바디 단자는 상기 제1 전계 효과 트랜지스터의 소스 단자와 연결되는 전력 증폭기.
- 제13항에 있어서,
상기 제2 전계 효과 트랜지스터의 소스 단자 또는/및 드레인 단자와 바디 단자의 사이에 연결된 버랙터(varactor)를 더 포함하고,
상기 캐패시턴스 제어부는 상기 버랙터의 바이어스 전압을 제어하여 상기 제2 전계 효과 트랜지스터의 바디 단자의 접합 캐패시턴스를 제어하는 전력 증폭기.
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