KR20160112450A - 불휘발성 메모리 장치, 그것의 동작 방법, 및 그것을 포함하는 테스트 시스템 - Google Patents

불휘발성 메모리 장치, 그것의 동작 방법, 및 그것을 포함하는 테스트 시스템 Download PDF

Info

Publication number
KR20160112450A
KR20160112450A KR1020150038209A KR20150038209A KR20160112450A KR 20160112450 A KR20160112450 A KR 20160112450A KR 1020150038209 A KR1020150038209 A KR 1020150038209A KR 20150038209 A KR20150038209 A KR 20150038209A KR 20160112450 A KR20160112450 A KR 20160112450A
Authority
KR
South Korea
Prior art keywords
erase
level
test result
pass
result
Prior art date
Application number
KR1020150038209A
Other languages
English (en)
Inventor
차재원
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020150038209A priority Critical patent/KR20160112450A/ko
Priority to US14/722,796 priority patent/US9786374B2/en
Priority to CN201510661887.3A priority patent/CN105989888B/zh
Publication of KR20160112450A publication Critical patent/KR20160112450A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50004—Marginal testing, e.g. race, voltage or current testing of threshold voltage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0409—Online test

Landscapes

  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

불휘발성 메모리 장치는 메모리 블록들 및 소거 커맨드에 응답하여 상기 메모리 블록들 중 타겟 메모리 블록으로 소거 전압을 인가하는 소거 루프를 반복적으로 수행함으로써 소거 동작을 수행하고, 결과 처리 커맨드에 응답하여 상기 소거 동작의 패스 소거 루프 횟수에 근거한 테스트 결과를 생성하고 저장하도록 구성된 제어부를 포함한다.

Description

불휘발성 메모리 장치, 그것의 동작 방법, 및 그것을 포함하는 테스트 시스템{NON-VOLATILE MEMORY DEVICE, OPERATING METHOD THEREOF, AND TEST SYSTEM HAVING NON-VOLATILE MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것으로, 더욱 상세하게는 불휘발성 메모리 장치의 소거 동작에서 사용되는 소거 전압의 레벨을 설정하는 방법에 관한 것이다.
반도체 장치, 그 중에서도 반도체 메모리 장치는 데이터를 저장하는 용도로 사용될 수 있다. 메모리 장치는 그 타입을 크게 불휘발성과 휘발성으로 구분할 수 있다.
불휘발성 메모리 장치는 전원이 인가되지 않더라도 저장된 데이터를 유지할 수 있다. 불휘발성 메모리 장치는 낸드 플래시(NAND Flash) 또는 노어 플래시(NOR Flash)와 같은 플래시 메모리 장치, FeRAM(Ferroelectrics Random Access Memory), PCRAM(Phase-Change Random Access Memory), MRAM(Magnetic Random Access Memory) 또는 ReRAM(Resistive Random Access Memory) 등을 포함할 수 있다.
휘발성 메모리 장치는 전원이 인가되지 않는 경우 저장된 데이터를 유지하지 못하고 소실할 수 있다. 휘발성 메모리 장치는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory) 등을 포함할 수 있다. 휘발성 메모리 장치는 비교적 빠른 처리 속도에 기반하여, 데이터 처리 시스템에서 일반적으로 버퍼 메모리 장치, 캐시 메모리 장치, 동작 메모리 장치 등의 용도로 사용될 수 있다.
본 발명의 실시 예는 자체적으로 소거 전압의 스타트 레벨을 설정하는 불휘발성 메모리 장치를 제공하는 데 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 메모리 블록들 및 소거 커맨드에 응답하여 상기 메모리 블록들 중 타겟 메모리 블록으로 소거 전압을 인가하는 소거 루프를 반복적으로 수행함으로써 소거 동작을 수행하고, 결과 처리 커맨드에 응답하여 상기 소거 동작의 패스 소거 루프 횟수에 근거한 테스트 결과를 생성하고 저장하도록 구성된 제어부를 포함할 수 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법은 소거 커맨드에 응답하여, 복수의 메모리 블록들 중 타겟 메모리 블록에 대해 소거 루프를 반복적으로 수행함으로써 소거 동작을 수행하는 단계, 결과 처리 커맨드에 응답하여, 상기 소거 동작의 패스 소거 루프 횟수에 근거한 테스트 결과를 생성하는 단계 및 스타트 레벨 설정 커맨드에 응답하여, 상기 테스트 결과에 근거하여 상기 소거 동작이 수행될 때상기 타겟 메모리 블록으로 인가되는 소거 전압의 스타트 레벨을 설정하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 테스트 시스템은 소거 커맨드 및 결과 처리 커맨드를 생성하도록 구성된 테스트 장비 및 불휘발성 메모리 장치를 포함하되, 상기 불휘발성 메모리 장치는, 메모리 블록들 및 상기 소거 커맨드에 응답하여 상기 메모리 블록들 중 타겟 메모리 블록으로 소거 전압을 인가하는 소거 루프를 반복적으로 수행함으로써 소거 동작을 수행하고, 상기 결과 처리 커맨드에 응답하여 상기 소거 동작의 패스 소거 루프 횟수에 근거한 테스트 결과를 생성하고 저장하도록 구성된 제어부를 포함할 수 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 자체적으로 소거 전압의 스타트 레벨을 설정함으로써 테스트 장치의 부담이 경감될 수 있다.
도1은 본 발명의 실시 예에 따른 테스트 시스템을 도시한 블록도,
도2는 소거 동작이 수행되기 전 및 수행된 후, 타겟 메모리 블록에 포함된 메모리 셀들의 문턱 전압 분포의 이동을 도시한 도면,
도3은 도1의 소거 동작 수행부가 소거 동작을 수행할 때 타겟 메모리 블록으로 인가하는 소거 전압이 도시된 도면,
도4는 ISPE 방식에 따라 소거 동작이 수행된 타겟 메모리 블록에 포함된 메모리 셀들의 문턱 전압 분포의 이동을 도시한 도면,
도5는 도1의 테스트 시스템의 동작 방법을 설명하기 위한 순서도,
도6은 본 발명의 실시 예에 따른 테스트 시스템을 도시한 블록도,
도7은 도6의 테스트 시스템의 동작 방법을 설명하기 위한 순서도,
도8은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 데이터 저장 장치를 도시한 블록도이다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도1은 본 발명의 실시 예에 따른 테스트 시스템(10)을 도시한 블록도이다.
테스트 시스템(10)은 테스트 장비(100) 및 불휘발성 메모리 장치(200)를 포함할 수 있다.
테스트 장비(100)는 불휘발성 메모리 장치(200)에 포함된 메모리 블록들(BLK0~BLKj) 중 타겟 메모리 블록의 소거를 지시하기 위해서, 소거 커맨드(CMD_ERS)를 생성하고, 불휘발성 메모리 장치(200)로 전송할 수 있다. 도1은 타겟 메모리 블록이, 예를 들어, 제1 메모리 블록(BLK0)일 경우를 도시한다. 테스트 장비(100)는 타겟 메모리 블록의 소거 동작이 완료되면, 소거 동작의 결과에 근거한 테스트 결과의 생성 및 저장을 지시하기 위해서, 결과 처리 커맨드(CMD_RS)를 불휘발성 메모리 장치(200)로 전송할 수 있다. 한편, 테스트 장비(100)는 불휘발성 메모리 장치(200)에 포함된 복수의 표본 메모리 블록들(BLK_SP) 각각에 대해 소거 커맨드(CMD_ERS)를 전송하고, 결과 처리 커맨드(CMD_RS)를 전송할 수 있다. 즉, 테스트 표본의 확대를 통해 테스트 결과의 신뢰성을 향상시키기 위해서, 불휘발성 메모리 장치(200)에 포함된 복수의 메모리 블록들(BLK0~BLKj) 중 일부의 메모리 블록들(BLK0~BLKi)이 표본으로 선정되어 테스트될 수 있다.
테스트 장비(100)의 소거 커맨드(CMD_ERS) 및 결과 처리 커맨드(CMD_RS)를 통해 모든 표본 메모리 블록들(BLK_SP)에 대한 테스트가 완료되고 목표한 테스트 결과가 불휘발성 메모리 장치(200)의 테스트 결과 저장부(214)에 수집되면, 테스트 장비(100)는 불휘발성 메모리 장치(200)가 소거 동작을 수행할 때 사용하는 소거 전압(Vers)의 스타트 레벨의 설정을 지시하기 위해서, 스타트 레벨 설정 커맨드(CMD_SET)를 전송할 수 있다.
불휘발성 메모리 장치(200)는 제어부(210) 및 메모리 셀 어레이(220)를 포함할 수 있다.
메모리 셀 어레이(220)는, 예를 들어, 3차원으로 구현될 수 있고, 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀은 플로팅 게이트로 전하가 차지됨으로써 데이터를 저장할 수 있다. 메모리 셀은 웰에 양의 소거 전압(Vers)이 인가되어 플로팅 게이트에 차지된 전하가 디스차지됨으로써 소거될 수 있다.
메모리 셀 어레이(220)는 복수의 메모리 블록들(BLK0~BLKj)을 포함할 수 있다. 메모리 블록은 불휘발성 메모리 장치(200)가 소거 동작을 수행하는 단위일 수 있다. 다른 말로 하면, 어떤 타겟 메모리 블록(예를 들어, BLK0)에 대해 소거 동작이 수행될 때, 타겟 메모리 블록(BLK0)에 포함된 메모리 셀들이 연결된 웰로 양의 소거 전압(Vers)이 인가됨으로써, 타겟 메모리 블록(BLK0)에 포함된 메모리 셀들은 일제히 소거될 수 있다.
제어부(210)는 소거 동작 수행부(211), 결과 처리부(213) 및 스타트 레벨 설정부(215)를 포함할 수 있다. 소거 동작 수행부(211), 결과 처리부(213) 및 스타트 레벨 설정부(215)는, 예를 들어, 디지털 회로, 아날로그 회로, 또는 디지털 및 아날로그 회로의 조합과 같은 하드웨어로 구현될 수 있다. 다른 예로서, 소거 동작 수행부(211), 결과 처리부(213) 및 스타트 레벨 설정부(215)는 펌웨어 등과 같은 소프트웨어로 구현될 수 있다. 다른 예로서, 소거 동작 수행부(211), 결과 처리부(213) 및 스타트 레벨 설정부(215)는 하드웨어 및 소프트웨어의 조합으로 구현될 수 있다.
소거 동작 수행부(211)는 테스트 장비(100)로부터 전송된 소거 커맨드(CMD_ERS)에 응답하여, 타겟 메모리 블록(예를 들어, BLK0)으로 소거 전압(Vers)을 인가하는 소거 루프를 반복적으로 수행함으로써 소거 동작을 수행할 수 있다. 소거 동작 수행부(211)는, 도2를 참조하여 상세하게 후술될, Incremental Step Pulse Erase(ISPE) 방식에 따라, 타겟 메모리 블록(BLK0)에 대해 소거 동작을 수행할 수 있다. 소거 동작 수행부(211)는 소거 전압(Vers)을 생성하는 전압 생성부(212)를 포함할 수 있다. 소거 동작 수행부(211)는 소거 동작의 완료를 테스트 장비(100)로 보고할 수 있다.
결과 처리부(213)는 결과 처리 커맨드(CMD_RS)에 응답하여 소거 동작의 소거 루프 횟수에 근거한 테스트 결과를 생성하고 저장할 수 있다. 결과 처리부(213)는 테스트 결과를 저장하기 위한 테스트 결과 저장부(214)를 포함할 수 있다.
스타트 레벨 설정부(215)는 스타트 레벨 설정 커맨드(CMD_SET)에 응답하여, 테스트 결과 저장부(214)에 저장된 테스트 결과에 근거하여 소거 전압(Vers)의 스타트 레벨을 설정할 수 있다. 소거 전압(Vers)의 스타트 레벨은, 소거 동작 시 ISPE 방식에 따라 소거 루프가 반복적으로 수행될 때, 최초의 소거 루프에서 인가되는 소거 전압(Vers)의 레벨일 수 있다.
스타트 레벨 설정부(215)가 스타트 레벨 설정 커맨드(CMD_SET)에 응답하여 소거 전압(Vers)의 스타트 레벨을 최종적으로 설정하기 이전에, 어떤 초기 레벨이 소거 전압(Vers)의 스타트 레벨로 설정된 상태일 수 있다. 따라서, 소거 동작 수행부(211)는 테스트에서 소거 동작 시 최초의 소거 루프를 수행할 때, 초기 레벨의 소거 전압(Vers)을 타겟 메모리 블록으로 인가할 수 있다. 그러나, 스타트 레벨 설정부(215)가 소거 전압(Vers)의 스타트 레벨을 최종적으로 설정한 이후에는, 소거 동작 수행부(211)는 소거 동작 시 최초의 소거 루프를 수행할 때, 설정된 스타트 레벨의 소거 전압(Vers)을 타겟 메모리 블록으로 인가할 수 있다.
종래, 테스트 시스템(10)에서, 테스트 장비(100)는 불휘발성 메모리 장치(200)의 소거 동작 수행 시 사용될 소거 전압(Vers)의 스타트 레벨을 직접 설정하였고, 이를 위해서, 표본 메모리 블록들(BLK_SP)에 대한 불휘발성 메모리 장치(200)의 테스트 동작을 일일이 지시하기 위한 수 많은 커맨드들을 불휘발성 메모리 장치(200)로 전송해야만 했다. 그러나, 본 발명의 실시 예에 따르면, 테스트 장비(100)는 불휘발성 메모리 장치(200)로 소거 커맨드(CMD_ERS), 결과 처리 커맨드(CMD_RS) 및 스타트 레벨 설정 커맨드(CMD_SET)를 전송할 뿐이고, 불휘발성 메모리 장치(200)는 커맨드에 응답하여, 기 셋팅된 소거 알고리즘을 통해 자체적으로 테스트를 수행하고 테스트 결과를 생성할 뿐만 아니라, 간단한 알고리즘을 통해 소거 전압(Vers)의 스타트 레벨까지 자체적으로 설정할 수 있다. 따라서, 테스트 장비(100)의 부담이 획기적으로 절감될 수 있다.
도2는 소거 동작이 수행되기 전 및 수행된 후, 타겟 메모리 블록에 포함된 메모리 셀들의 문턱 전압 분포의 이동을 도시한 도면이다. 도2의 그래프에서 가로축은 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다.
타겟 메모리 블록에 포함된 메모리 셀들은 저장된 데이터에 따라서 일정한 문턱 전압 분포를 형성할 수 있다. 예를 들어, 메모리 셀 당 1비트의 데이터가 저장되었을 때, "0"이 저장된 메모리 셀들은 문턱 전압 분포(S11)를 형성할 수 있고, "1"이 저장된 메모리 셀들은 문턱 전압 분포(S10)를 형성할 수 있다.
타겟 메모리 블록이 완전히 소거되면, 문턱 전압 분포(S11)를 형성하던 메모리 셀들의 문턱 전압(Vth)이 변경됨으로써 메모리 셀들은 문턱 전압 분포(S10)를 형성할 수 있다. 따라서, 소거 검증, 즉, 타겟 메모리 블록이 완전히 소거되었는지 여부를 검증하는 것은, 메모리 셀들의 문턱 전압(Vth)이 문턱 전압 분포(S10)에 대응하는 지 여부를 판별함으로써 수행될 수 있다. 다른 예로서, 타겟 메모리 블록이 완전히 소거되면, "1"이 소거 데이터로서 모든 메모리 셀들에 저장되기 때문에, 소거 검증은, 메모리 셀들에 저장된 데이터를 리드하여 "1"이 저장되었는지 여부를 판별함으로써 수행될 수 있다.
도3은 도1의 소거 동작 수행부(211)가 소거 동작을 수행할 때 타겟 메모리 블록으로 인가하는 소거 전압(Vers)이 도시된 도면이다.
소거 동작 수행부(211)는 ISPE 방식에 따라 소거 루프를 반복적으로 수행함으로써 소거 동작을 수행할 수 있다. 1회의 소거 루프는 타겟 메모리 블록에 대한 소거 전압(Vers)의 인가 및 소거 검증 동작을 포함할 수 있다. 소거 루프 횟수란 소거 루프가 반복적으로 수행된 횟수일 수 있다. 소거 동작 수행부(211)는 소거 루프를 반복적으로 수행할 때마다, 소거 전압(Vers)의 레벨을 직전의 소거 루프에서 인가되었던 레벨보다 소정의 스텝 레벨(Vst)만큼 상승시킬 수 있다.
구체적으로, 도3을 참조하여 설명하면, 소거 동작 수행부(211)는 첫 번째 소거 루프에서, 즉, 소거 루프 횟수가 1일 때, 소정의 초기 레벨(Vint)의 소거 전압(Vers)을 타겟 메모리 블록으로 인가할 수 있다. 이어서, 소거 동작 수행부(211)는 타겟 메모리 블록에 대해 소거 검증 동작을 수행할 수 있다.
첫 번째 소거 루프에서 타겟 메모리 블록이 완전히 소거되지 않은 경우, 소거 동작 수행부(211)는 두 번째 소거 루프를 개시할 수 있다. 소거 동작 수행부(211)는 두 번째 소거 루프에서, 즉, 소거 루프 횟수가 2일 때, 소거 전압(Vers)의 레벨을 초기 레벨(Vint)보다 스텝 레벨(Vst)만큼 상승시키고, 상승된 레벨(Vint+Vst)의 소거 전압(Vers)을 타겟 메모리 블록으로 인가할 수 있다. 이어서, 소거 동작 수행부(211)는 타겟 메모리 블록에 대해 소거 검증 동작을 수행할 수 있다.
두 번째 소거 루프에서 타겟 메모리 블록이 완전히 소거되지 않은 경우, 소거 동작 수행부(211)는 세 번째 소거 루프를 개시할 수 있다. 소거 동작 수행부(211)는 세 번째 소거 루프에서, 즉, 소거 루프 횟수가 3일 때, 소거 전압(Vers)의 레벨을 두 번째 소거 루프에서 인가된 소거 전압(Vers)의 레벨(Vint+Vst)보다 스텝 레벨(Vst)만큼 상승시키고, 상승된 레벨(Vint+2*Vst)의 소거 전압(Vers)을 타겟 메모리 블록으로 인가할 수 있다. 이어서, 소거 동작 수행부(211)는 타겟 메모리 블록에 대해 소거 검증 동작을 수행할 수 있다.
세 번째 소거 루프에서 타겟 메모리 블록이 완전히 소거된 경우, 소거 동작 수행부(211)는 소거 동작을 종료할 수 있다. 이때, 패스 소거 루프 횟수란, 소거 검증 결과가 패스일 때까지, 반복적으로 수행된 소거 루프들의 총 횟수일 수 있다. 패스 소거 루프 횟수는 타겟 메모리 블록이 완전히 소거되기 위해 수행되어야 할 최소한의 소거 루프 횟수일 수 있다. 그리고, 패스 소거 루프 횟수에 대응하는 패스 레벨이란, 소거 루프가 패스 소거 루프 횟수만큼 반복되었을 때 인가된 소거 전압(Vers)의 레벨일 수 있다. 따라서, 도3에서, 타겟 메모리 블록에 대한 패스 소거 루프 횟수는 3이고, 소거 전압(Vers)의 패스 레벨은 Vint+2*Vst일 수 있다.
도4는 ISPE 방식에 따라 소거 동작이 수행된 타겟 메모리 블록에 포함된 메모리 셀들의 문턱 전압 분포의 이동을 도시한 도면이다. 도4의 그래프들에서 가로축은 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 도4에서, 타겟 메모리 블록은 세 번의 소거 루프가 반복됨으로써 완전히 소거된 것으로 가정한다.
타겟 메모리 블록에 포함된 메모리 셀들의 문턱 전압 분포는 소거 루프가 반복적으로 수행될 때마다 문턱 전압 분포(S11)에서부터 점차적으로 문턱 전압 분포(S10)를 향해 이동할 수 있다.
첫 번째 소거 루프가 수행될 때, 문턱 전압 분포(S11)를 형성하는 메모리 셀들 중 "빠른" 메모리 셀들(C1)은 초기 레벨(Vint)의 소거 전압(Vers) 만으로도 완전히 소거될 수 있고, 문턱 전압 분포(S10)를 형성할 수 있다. 그러나, 문턱 전압 분포(S11)를 형성하는 메모리 셀들 중 일부의 "느린" 메모리 셀들(C2)의 문턱 전압(Vth)은 전기적 셀 특성에 의해 초기 레벨(Vint)의 소거 전압(Vers)만으로는 문턱 전압 분포(S10)를 형성하도록 변경되기 어려울 수 있다. 이러한 경우, "느린" 메모리 셀들(C2)은 완전히 소거되지 않고 문턱 전압 분포(S12)를 형성할 수 있다.
두 번째 소거 루프가 수행될 때, 소거 전압(Vers)은 첫 번째 소거 루프에서 인가된 소거 전압(Vers)의 초기 레벨(Vint)보다 스텝 레벨(Vst)만큼 상승된 레벨(Vint+Vst)로 인가될 수 있기 때문에, 문턱 전압 분포(S12)를 형성하는 메모리 셀들 중 빠른 메모리 셀들(C3)은 완전히 소거될 수 있고, 문턱 전압 분포(S10)를 형성할 수 있다. 그러나, 문턱 전압 분포(S11)를 형성하는 메모리 셀들 중 일부의 "느린" 메모리 셀들(C4)은 완전히 소거되지 않고 문턱 전압 분포(S13)를 형성할 수 있다.
세 번째 소거 루프가 수행될 때, 소거 전압(Vers)은 두 번째 소거 루프에서 인가된 소거 전압(Vers)의 레벨(Vint+Vst)보다 스텝 레벨(Vst)만큼 상승된 레벨(Vint+2*Vst)로 인가될 수 있기 때문에, 문턱 전압 분포(S13)를 형성하는 메모리 셀들은 완전히 소거될 수 있고, 문턱 전압 분포(S10)를 형성할 수 있다.
실시 예에 따라, 불휘발성 메모리 장치(200)는 소거 동작을 수행할 때, 소거 루프 횟수에 제한을 가질 수 있다. 즉, 불휘발성 메모리 장치(200)는 소거 루프를 반복적으로 수행한 결과 소거 루프 횟수가 임계 횟수에 도달했을 때, 타겟 메모리 블록이 완전히 소거되지 않았더라도 소거 동작을 완료하고 타겟 메모리 블록에 대한 소거 동작을 페일 처리할 수 있다.
도5는 도1의 테스트 시스템(10)의 동작 방법을 설명하기 위한 순서도이다.
S110 단계에서, 테스트 장비(100)는 표본 메모리 블록들(BLK_SP) 중 타겟 메모리 블록의 소거를 지시하는 소거 커맨드(CMD_ERS)를 불휘발성 메모리 장치(200)로 전송할 수 있다.
S120 단계에서, 소거 동작 수행부(211)는 테스트 장비(100)로부터 전송된 소거 커맨드(CMD_ERS)에 응답하여, 타겟 메모리 블록에 대한 소거 동작을 수행할 수 있다.
구체적으로, S121 단계에서, 소거 동작 수행부(211)는 타겟 메모리 블록으로 소거 전압(Vers)을 인가할 수 있다. 소거 동작 수행부(211)는 첫 번째 소거 루프에서, 즉, 소거 루프 횟수가 1일 때, 소정의 초기 레벨(Vint)의 소거 전압(Vers)을 타겟 메모리 블록으로 인가할 수 있다.
S122 단계에서, 소거 동작 수행부(211)는 타겟 메모리 블록에 대해 소거 검증 동작을 수행할 수 있다.
S123 단계에서, 소거 검증 결과가 패스인지 또는 페일인지 여부에 따라 절차가 진행될 수 있다. 소거 동작 수행부(211)의 검증 결과가 패스인 경우, 즉, 타겟 메모리 블록이 완전히 소거된 경우, 절차는 S130 단계로 진행될 수 있다. 소거 동작 수행부(211)의 검증 결과가 페일인 경우, 즉, 타겟 메모리 블록이 완전히 소거되지 않은 경우, 절차는 S124 단계로 진행될 수 있다.
S124 단계에서, 소거 동작 수행부(211)는 소거 전압(Vers)의 레벨을 직전에 인가된 소거 전압(Vers)의 레벨, 즉, 초기 레벨(Vint)보다 스텝 레벨(Vst)만큼 상승시킬 수 있다. 그리고, S121 단계에서, 소거 동작 수행부(211)는 타겟 메모리 블록으로 상승된 레벨(Vint+Vst)의 소거 전압(Vers)을 인가할 수 있다. 정리하면, S123 단계에서, 소거 동작 수행부(211)의 검증 결과가 페일인 경우, 소거 동작 수행부(211)의 검증 결과가 패스일 때까지 소거 전압(Vers)의 상승(S124), 상승된 소거 전압(Vers)의 인가(S121) 및 소거 검증(S122), 즉, 소거 루프가 반복적으로 수행될 수 있다.
S130 단계에서, 테스트 장비(100)는 테스트 결과의 생성을 지시하기 위해서 결과 처리 커맨드(CMD_RS)를 불휘발성 메모리 장치(200)로 전송할 수 있다.
S140 단계에서, 결과 처리부(213)는 테스트 장비(100)로부터 전송된 결과 처리 커맨드(CMD_RS)에 응답하여, S120 단계에서 수행된 소거 동작의 패스 소거 루프 횟수에 근거한 테스트 결과를 생성하고 테스트 결과 저장부(214)에 저장할 수 있다. 이때, 패스 소거 루프 횟수란, 소거 검증 결과가 패스일 때까지, 반복적으로 수행된 소거 루프들의 총 횟수일 수 있다. 패스 소거 루프 횟수는 타겟 메모리 블록이 완전히 소거되기 위해 수행되어야 할 최소한의 소거 루프 횟수일 수 있다. 구체적인 테스트 결과 생성 방법은 아래에서 상세하게 설명될 것이다.
S150 단계에서, 표본 메모리 블록들(BLK_SP)이 모두 소거되었는지 여부에 따라서 절차가 진행될 수 있다. 테스트 장비(100)는 표본 메모리 블록들(BLK_SP)이 모두 소거되었는지 여부를 판단할 수 있다. 표본으로 선정된 메모리 블록들이 모두 소거되지 않은 경우, 절차는 S110 단계로 진행될 수 있다. 즉, S110단계에서, 테스트 장비(100)는 표본 메모리 블록들(BLK_SP) 중 아직 소거되지 않은 타겟 메모리 블록의 소거를 지시하는 소거 커맨드(CMD_ERS)를 불휘발성 메모리 장치(200)로 전송할 수 있다. 표본 메모리 블록들(BLK_SP)이 모두 소거된 경우, 목표한 테스트 결과는 모두 수집되었기 때문에, 절차는 S160 단계로 진행될 수 있다.
S160 단계에서, 테스트 장비(100)는 소거 전압(Vers)의 스타트 레벨의 설정을 지시하기 위해서 스타트 레벨 설정 커맨드(CMD_SET)를 불휘발성 메모리 장치(200)로 전송할 수 있다.
S170 단계에서, 스타트 레벨 설정부(215)는 테스트 장비(100)로부터 전송된 스타트 레벨 설정 커맨드(CMD_SET)에 응답하여, 테스트 결과에 근거하여 소거 전압(Vers)의 스타트 레벨을 설정할 수 있다. 구체적인 소거 전압(Vers)의 스타트 레벨의 설정 방법은 아래에서 상세하게 설명될 것이다.
제어부(210)는, 후술될 바와 같이, 실시 예에 따라서 다양한 방법으로, 패스 소거 루프 횟수에 근거하여 테스트 결과를 생성(도5의 S140)하고, 테스트 결과에 근거하여 소거 전압(Vers)의 스타트 레벨을 설정(도5의 S170)할 수 있다.
최소 횟수를 이용하는 방법
상술한 바와 같이, 제어부(210)는 복수의 표본 메모리 블록들(BLK_SP) 각각에 대한 소거 동작을 완료할 때마다, 테스트 장비(100)로부터 결과 처리 커맨드(CMD_RS)를 수신할 수 있다. 결과 처리부(213)는 결과 처리 커맨드(CMD_RS)에 응답하여, 현재의 패스 소거 루프 횟수, 즉, 직전에 수행된 소거 동작의 패스 소거 루프 횟수가 이전에 저장된 테스트 결과보다 작은 경우, 패스 소거 루프 횟수를 테스트 결과로 새롭게 저장할 수 있다. 즉, 결과 처리부(213)는 복수의 표본 메모리 블록들(BLK_SP)에 대한 패스 소거 루프 횟수들 중 최소 횟수를 테스트 결과로서 저장할 수 있다.
이어서, 제어부(210)는 복수의 표본 메모리 블록들(BLK_SP)이 모두 소거되면, 테스트 장비(100)로부터 스타트 레벨 설정 커맨드(CMD_SET)를 수신할 수 있다. 스타트 레벨 설정부(215)는 스타트 레벨 설정 커맨드(CMD_SET)에 응답하여, 테스트 결과로서 저장된 패스 소거 루프 횟수에 대응하는 패스 레벨을 소거 전압(Vers)의 스타트 레벨로 설정할 수 있다. 패스 소거 루프 횟수에 대응하는 패스 레벨이란, 소거 루프가 패스 소거 루프 횟수만큼 반복되었을 때 인가된 소거 전압(Vers)의 레벨을 의미한다. 정리하면, 스타트 레벨 설정부(215)는, 표본 메모리 블록들(BLK_SP)을 테스트하기 위해 사용했던 초기 레벨(Vint) 대신에 표본 메모리 블록들(BLK_SP) 중 적어도 하나를 1회의 소거 루프의 수행만으로도 완전히 소거시킬 수 있는 패스 레벨을 소거 전압(Vers)의 스타트 레벨로 설정할 수 있다.
Figure pat00001
상기 표는, 불휘발성 메모리 장치(200)가 스타트 레벨 설정 커맨드(CMD_SET)를 수신했을 때 테스트 결과에 따라 설정된 소거 전압(Vers)의 스타트 레벨을 예시적으로 정리한 표이다. 상술한 바와 같이, 테스트 결과는 복수의 표본 메모리 블록들(BLK_SP)에 대한 패스 소거 루프 횟수들 중 최소 횟수이다. 예를 들어, 테스트 결과가 2일 때, 결과 처리부(213)는 두 번째 소거 루프에서 생성된 소거 전압(Vers)의 패스 레벨(Vint+Vst)을 소거 전압(Vers)의 스타트 레벨로 설정할 수 있다. 일반화시키면, 테스트 결과가 k일 때, 제어부(210)는 k 번째 소거 루프에서 생성된 소거 전압(Vers)의 레벨(Vint+(k-1)*Vst)을 소거 전압(Vers)의 스타트 레벨로 설정할 것이다.
합산 횟수 및 최소 횟수를 이용하는 방법
제어부(210)는 복수의 표본 메모리 블록들(BLK_SP) 각각에 대한 소거 동작을 완료할 때마다, 테스트 장비(100)로부터 결과 처리 커맨드(CMD_RS)를 수신할 수 있다. 결과 처리부(213)는 결과 처리 커맨드(CMD_RS)에 응답하여 현재의 패스 소거 루프 횟수를 이전에 저장된 테스트 결과의 제1 값에 누적시키고, 현재의 패스 소거 루프 횟수가 이전에 저장된 테스트 결과의 제2 값보다 작은 경우 현재의 패스 소거 루프 횟수를 제2 값으로 새롭게 저장할 수 있다. 즉, 결과 처리부(213)는 표본 메모리 블록들(BLK_SP)에 대한 패스 소거 루프 횟수들의 합산 횟수를 테스트 결과의 제1 값으로 저장할 수 있고, 표본 메모리 블록들(BLK_SP)에 대한 패스 소거 루프 횟수들 중 최소 횟수를 테스트 결과의 제2 값으로 저장할 수 있다.
이어서, 제어부(210)는 복수의 표본 메모리 블록들(BLK_SP)이 모두 소거되면, 테스트 장비(100)로부터 스타트 레벨 설정 커맨드(CMD_SET)를 수신할 수 있다. 제어부(210)는 스타트 레벨 설정 커맨드(CMD_SET)에 응답하여 제1 값 및 제2 값에 근거하여 보정 레벨을 산출하고, 제2 값에 대응하는 패스 레벨보다 보정 레벨만큼 상승시킨 레벨을 소거 전압(Vers)의 스타트 레벨로 설정할 수 있다.
테스트 결과의 제1 값 및 제2 값의 차가 비교적 크다는 것은, 표본 메모리 블록들(BLK_SP)의 패스 소거 루프 횟수들의 분산이 비교적 크다는 것을 의미할 수 있다. 이러한 경우, 제2 값, 즉, 최소 횟수에 대응하는 소거 전압(Vers)의 레벨을 곧바로 소거 전압(Vers)의 스타트 레벨로 설정하면, 소거 전압(Vers)의 스타트 레벨이 지나치게 낮게 설정될 수 있다. 소거 전압(Vers)의 스타트 레벨이 지나치게 낮은 경우, 소거 루프 횟수의 정해진 임계 횟수까지 소거 루프가 반복적으로 수행되더라도, 완전히 소거되지 않고 소거 페일되는 메모리 블록이 존재할 수 있다. 따라서, 이러한 경우를 억제하기 위해서, 최소 횟수에 대응하는 패스 레벨보다 보정 레벨만큼 상승시킨 레벨이 소거 전압(Vers)의 스타트 레벨로 설정될 수 있다.
테스트 레벨 설정부는 기 설정된 보정 레벨 산출 알고리즘에 따라 제1 값 및 제2 값에 근거하여 분산을 구하고, 분산에 대응하는 보정 레벨을 산출할 수 있다.
Figure pat00002
상기 표는, 불휘발성 메모리 장치(200)가 스타트 레벨 설정 커맨드(CMD_SET)를 수신했을 때 테스트 결과에 따라 설정된 소거 전압(Vers)의 스타트 레벨을 예시적으로 정리한 표이다. 상술한 바와 같이, 테스트 결과의 제1 값은 5개의 표본 메모리 블록들(BLK_SP)에 대한 패스 소거 루프 횟수들의 합산 횟수이고, 제2 값은 5개의 표본 메모리 블록들(BLK_SP)에 대한 패스 소거 루프 횟수들 중 최소 횟수이다.
상기 표에서, 예를 들어, 테스트 결과의 제1 값이 10이고, 제2 값이 2일 때, 5개의 표본 메모리 블록들(BLK_SP)의 패스 소거 루프 횟수들의 분산은 0이고, 스타트 레벨 설정부(215)는, 보정 레벨을 사용할 필요 없이, 두 번째 소거 루프에서 생성된 소거 전압(Vers)의 패스 레벨(Vint+Vst)을 소거 전압(Vers)의 스타트 레벨로 설정할 수 있다.
상기 표에서, 예를 들어, 테스트 결과의 제1 값이 15이고, 제2 값이 2일 때, 5개의 표본 메모리 블록들(BLK_SP)의 패스 소거 루프 횟수들의 분산은 0보다 크고, 스타트 레벨 설정부(215)는 두 번째 소거 루프에서 생성된 패스 레벨(Vint+Vst)보다 보정 레벨 x만큼 상승시킨 레벨(Vint+Vst+x)을 소거 전압(Vers)의 스타트 레벨로 설정할 수 있다. 그리고, 제1 값 및 제2 값의 차가 점점 커질수록, 스타트 레벨 설정부(215)는 소거 전압(Vers)의 스타트 레벨이 지나치게 낮게 설정되지 않도록 더 큰 보정 레벨을 사용하여 소거 전압(Vers)의 스타트 레벨을 설정할 수 있다. 예를 들어, 보정 레벨 y는 보정 레벨 x보다 클 수 있다.
실시 예에 따라서, 결과 처리부(213)는 복수의 표본 메모리 블록들(BLK_SP)에 대한 소거 동작을 수행할 때, 표본 메모리 블록들(BLK_SP) 각각에 대한 패스 소거 루프 횟수를 테스트 결과로서 모두 저장할 수 있다. 이러한 경우, 스타트 레벨 설정부(215)는 저장된 패스 소거 루프 횟수들에 근거하여 최소 횟수만을 산출하거나, 합산 횟수 및 최소 횟수를 산출하고, 상기 설명된 방법들에 따라 소거 전압(Vers)의 스타트 레벨을 설정할 수 있을 것이다.
도6은 본 발명의 실시 예에 따른 테스트 시스템(20)을 도시한 블록도이다.
테스트 시스템(20)은 테스트 장비(300) 및 불휘발성 메모리 장치(400)를 포함할 수 있다.
테스트 시스템(20)은, 도1의 테스트 시스템(10)과 달리, 테스트 장비(300)가 소거 전압(Vers)의 스타트 레벨을 설정할 수 있다. 테스트 장비(300)는 스타트 레벨 설정부(315)를 포함할 수 있다. 스타트 레벨 설정부(315)는 표본 메모리 블록들(BLK_SP)이 모두 소거되면, 불휘발성 메모리 장치(400)에 저장된 테스트 결과를 리드하고, 리드된 테스트 결과에 근거하여 소거 전압(Vers)의 스타트 레벨을 설정할 수 있다. 스타트 레벨 설정부(315)는 불휘발성 메모리 장치(400)로부터 테스트 결과를 리드하기 위해 테스트 결과 리드 커맨드(CMD_READ)를 불휘발성 메모리 장치(400)로 전송할 수 있다. 이와 같은 점을 제외하고, 테스트 시스템(20)의 구성 및 동작 방법은 도1의 테스트 시스템(10)의 구성 및 동작 방법과 실질적으로 동일하므로 상세한 설명은 생략될 것이다.
도7은 도6의 테스트 시스템(20)의 동작 방법을 설명하기 위한 순서도이다.
도7에서, S210 단계 내지 S250 단계는 도5의 S110 단계 내지 S150 단계와 실질적으로 동일할 수 있다. 따라서, 이하에서는, 도7의 동작 방법에서, 도5의 동작 방법과의 차이점이 중심적으로 설명될 것이다.
S260 단계에서, 테스트 장비(300)는 테스트 결과 리드 커맨드(CMD_READ)를 불휘발성 메모리 장치(400)로 전송할 수 있다.
S270 단계에서, 테스트 장비(300)는 불휘발성 메모리 장치(400)로부터 리드된 테스트 결과에 근거하여 소거 전압(Vers)의 스타트 레벨을 산출할 수 있다. 이후, 산출된 소거 전압(Vers)의 스타트 레벨은 불휘발성 메모리 장치(400)에 저장될 것이다.
도8은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 데이터 저장 장치(50)를 도시한 블록도이다. 불휘발성 메모리 장치(520)는 도1의 불휘발성 메모리 장치(200) 또는 도6의 불휘발성 메모리 장치(400)와 실질적으로 동일하게 구성되고 동작할 수 있다.
데이터 저장 장치(50)는 호스트 장치(미도시)의 라이트 요청에 응답하여, 호스트 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 데이터 저장 장치(50)는 호스트 장치의 리드 요청에 응답하여, 저장된 데이터를 호스트 장치로 제공하도록 구성될 수 있다. 호스트 장치는 데이터를 처리할 수 있는 전자 장치로서, 컴퓨터, 디지털 카메라 또는 휴대폰 등을 포함할 수 있다. 데이터 저장 장치(50)는 호스트 장치에 내장되어 동작하거나, 분리 가능한 형태로 제작되어 호스트 장치에 연결됨으로써 동작할 수 있다.
데이터 저장 장치(50)는 PCMCIA(Personal Computer Memory Card International Association) 카드, CF(Compact Flash) 카드, 스마트 미디어 카드, 메모리 스틱, 다양한 멀티 미디어 카드(MMC, eMMC, RS-MMC, MMC-micro), SD(Secure Digital) 카드(SD, Mini-SD, Micro-SD), UFS(Universal Flash Storage) 또는 SSD(Solid State Drive) 등으로 구성될 수 있다.
데이터 저장 장치(50)는 컨트롤러(510) 및 불휘발성 메모리 장치(520)를 포함할 수 있다.
컨트롤러(510)는 데이터 저장 장치(50)의 제반 동작을 제어할 수 있다. 컨트롤러(510)는 호스트 장치의 라이트 요청 또는 리드 요청에 응답하여 불휘발성 메모리 장치(520)의 라이트 동작 또는 리드 동작을 제어할 수 있다. 컨트롤러(510)는 불휘발성 메모리 장치(520)의 동작을 제어하기 위한 커맨드를 생성하고 생성된 커맨드를 불휘발성 메모리 장치(520)로 제공할 수 있다. 컨트롤러(510)는 데이터 저장 장치(50)의 동작을 제어하기 위한 소프트웨어 프로그램을 구동할 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 테스트 시스템
100 : 테스트 장비
200 : 불휘발성 메모리 장치
210 : 제어부
211 : 소거 동작 수행부
212 : 전압 생성부
213 : 결과 처리부
214 : 테스트 결과 저장부
215 : 스타트 레벨 설정부
220 : 메모리 셀 어레이
BLK0~BLKj : 메모리 블록들
BLK_SP : 샘플 메모리 블록들

Claims (18)

  1. 메모리 블록들; 및
    소거 커맨드에 응답하여 상기 메모리 블록들 중 타겟 메모리 블록으로 소거 전압을 인가하는 소거 루프를 반복적으로 수행함으로써 소거 동작을 수행하고, 결과 처리 커맨드에 응답하여 상기 소거 동작의 패스 소거 루프 횟수에 근거한 테스트 결과를 생성하고 저장하도록 구성된 제어부를 포함하는 불휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 제어부는, 스타트 레벨 설정 커맨드에 응답하여, 상기 테스트 결과에 근거하여 상기 소거 전압의 스타트 레벨을 설정하는 불휘발성 메모리 장치.
  3. 제1항에 있어서,
    상기 제어부는, 상기 결과 처리 커맨드에 응답하여, 상기 패스 소거 루프 횟수가 이전에 저장된 테스트 결과보다 작은 경우, 상기 패스 소거 루프 횟수를 상기 테스트 결과로 저장하는 불휘발성 메모리 장치.
  4. 제3항에 있어서,
    상기 제어부는, 스타트 레벨 설정 커맨드에 응답하여, 상기 테스트 결과로서 저장된 패스 소거 루프 횟수에 대응하는 패스 레벨을 상기 소거 전압의 스타트 레벨로 설정하는 불휘발성 메모리 장치.
  5. 제1항에 있어서,
    상기 제어부는, 상기 결과 처리 커맨드에 응답하여, 상기 패스 소거 루프 횟수를 이전에 저장된 테스트 결과의 제1 값에 누적시키고, 상기 패스 소거 루프 횟수가 상기 이전에 저장된 테스트 결과의 제2 값보다 작은 경우 상기 패스 소거 루프 횟수를 상기 테스트 결과의 제2 값으로 저장하는 불휘발성 메모리 장치.
  6. 제5항에 있어서,
    상기 제어부는, 상기 스타트 레벨 설정 커맨드에 응답하여, 상기 제1 값 및 상기 제2 값에 근거하여 보정 레벨을 산출하고, 상기 제2 값에 대응하는 패스 레벨보다 상기 보정 레벨만큼 상승시킨 레벨을 상기 소거 전압의 스타트 레벨로 설정하는 불휘발성 메모리 장치.
  7. 제1항에 있어서,
    상기 제어부는, 상기 소거 루프를 반복적으로 수행할 때마다, 상기 소거 전압의 레벨을 직전의 소거 루프에서 인가되었던 레벨보다 스텝 레벨만큼 상승시키는 불휘발성 메모리 장치.
  8. 소거 커맨드에 응답하여, 복수의 메모리 블록들 중 타겟 메모리 블록에 대해 소거 루프를 반복적으로 수행함으로써 소거 동작을 수행하는 단계;
    결과 처리 커맨드에 응답하여, 상기 소거 동작의 패스 소거 루프 횟수에 근거한 테스트 결과를 생성하는 단계; 및
    스타트 레벨 설정 커맨드에 응답하여, 상기 테스트 결과에 근거하여 상기 소거 동작이 수행될 때상기 타겟 메모리 블록으로 인가되는 소거 전압의 스타트 레벨을 설정하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  9. 제8항에 있어서,
    상기 소거 동작을 수행하는 단계는,
    상기 타겟 메모리 블록으로 소거 전압을 인가하는 단계;
    상기 타겟 메모리 블록에 대해 소거 검증 동작을 수행하는 단계;
    검증 결과에 따라, 상기 소거 전압의 레벨을 직전에 인가된 소거 전압의 레벨보다 스텝 레벨만큼 상승시키는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  10. 제8항에 있어서,
    상기 테스트 결과를 생성하는 단계는,
    상기 패스 소거 루프 횟수를 이전에 저장된 테스트 결과와 비교하는 단계; 및
    비교 결과에 따라, 상기 패스 소거 루프 횟수를 상기 테스트 결과로 저장하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  11. 제10항에 있어서,
    상기 스타트 레벨을 설정하는 단계는,
    상기 패스 소거 루프 횟수에 대응하는 패스 레벨을 상기 스타트 레벨로 설정하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  12. 제8항에 있어서,
    상기 테스트 결과를 생성하는 단계는,
    상기 패스 소거 루프 횟수를 이전에 저장된 테스트 결과의 제1 값에 누적시키는 단계;
    상기 패스 소거 루프 횟수를 상기 이전에 저장된 테스트 결과의 제2 값과 비교하는 단계; 및
    비교 결과에 따라, 상기 패스 소거 루프 횟수를 상기 테스트 결과의 제2 값으로 저장하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  13. 제12항에 있어서,
    상기 제1 값 및 상기 제2 값에 근거하여 보정 레벨을 산출하는 단계; 및
    상기 제2 값에 대응하는 패스 레벨보다 상기 보정 레벨만큼 상승시킨 레벨을 상기 스타트 레벨로 설정하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  14. 소거 커맨드 및 결과 처리 커맨드를 생성하도록 구성된 테스트 장비; 및
    불휘발성 메모리 장치를 포함하되,
    상기 불휘발성 메모리 장치는,
    메모리 블록들; 및
    상기 소거 커맨드에 응답하여 상기 메모리 블록들 중 타겟 메모리 블록으로 소거 전압을 인가하는 소거 루프를 반복적으로 수행함으로써 소거 동작을 수행하고, 상기 결과 처리 커맨드에 응답하여 상기 소거 동작의 패스 소거 루프 횟수에 근거한 테스트 결과를 생성하고 저장하도록 구성된 제어부를 포함하는 테스트 시스템.
  15. 제14항에 있어서,
    상기 테스트 장비는, 상기 메모리 블록들 각각에 대해 상기 소거 커맨드 및 상기 결과 처리 커맨드를 생성하는 테스트 시스템.
  16. 제14항에 있어서,
    상기 테스트 장비는, 상기 메모리 블록들이 모두 소거되면, 상기 불휘발성 메모리 장치로 스타트 레벨 설정 커맨드를 전송하고,
    상기 제어부는, 상기 스타트 레벨 설정 커맨드에 응답하여, 상기 테스트 결과에 근거하여 상기 소거 전압의 스타트 레벨을 설정하는 테스트 시스템.
  17. 제14항에 있어서,
    상기 테스트 장비는, 상기 메모리 블록들이 모두 소거되면, 상기 불휘발성 메모리 장치로부터 상기 테스트 결과를 리드하고, 리드된 테스트 결과에 근거하여 상기 소거 전압의 스타트 레벨을 설정하는 테스트 시스템.
  18. 제14항에 있어서,
    상기 제어부는, 상기 소거 루프를 반복적으로 수행할 때마다, 상기 소거 전압의 레벨을 직전의 소거 루프에서 인가되었던 레벨보다 스텝 레벨만큼 상승시키는 테스트 시스템.
KR1020150038209A 2015-03-19 2015-03-19 불휘발성 메모리 장치, 그것의 동작 방법, 및 그것을 포함하는 테스트 시스템 KR20160112450A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020150038209A KR20160112450A (ko) 2015-03-19 2015-03-19 불휘발성 메모리 장치, 그것의 동작 방법, 및 그것을 포함하는 테스트 시스템
US14/722,796 US9786374B2 (en) 2015-03-19 2015-05-27 Nonvolatile memory device, operating method thereof, and test system for optimizing erase loop operations
CN201510661887.3A CN105989888B (zh) 2015-03-19 2015-10-14 非易失性存储器件及其操作方法和具有其的测试系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150038209A KR20160112450A (ko) 2015-03-19 2015-03-19 불휘발성 메모리 장치, 그것의 동작 방법, 및 그것을 포함하는 테스트 시스템

Publications (1)

Publication Number Publication Date
KR20160112450A true KR20160112450A (ko) 2016-09-28

Family

ID=56925805

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150038209A KR20160112450A (ko) 2015-03-19 2015-03-19 불휘발성 메모리 장치, 그것의 동작 방법, 및 그것을 포함하는 테스트 시스템

Country Status (3)

Country Link
US (1) US9786374B2 (ko)
KR (1) KR20160112450A (ko)
CN (1) CN105989888B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108228529B (zh) * 2017-09-28 2019-07-26 清华大学无锡应用技术研究院 用于配置可重构计算阵列的方法及其系统
KR102442219B1 (ko) * 2018-10-08 2022-09-08 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
CN111897682A (zh) * 2019-05-05 2020-11-06 北京兆易创新科技股份有限公司 一种测试结果记录方法、装置、电子设备及存储介质

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7778088B2 (en) * 2006-12-19 2010-08-17 Spansion Llc Erasing flash memory using adaptive drain and/or gate bias
KR100843037B1 (ko) * 2007-03-27 2008-07-01 주식회사 하이닉스반도체 플래시 메모리 장치 및 이의 소거 방법
US7817478B2 (en) * 2008-03-31 2010-10-19 Micron Technology, Inc. Erase degradation reduction in non-volatile memory
US7907449B2 (en) * 2009-04-09 2011-03-15 Sandisk Corporation Two pass erase for non-volatile storage
US8305812B2 (en) * 2009-08-26 2012-11-06 Densbits Technologies Ltd. Flash memory module and method for programming a page of flash memory cells
KR20120096212A (ko) * 2011-02-22 2012-08-30 삼성전자주식회사 비휘발성 메모리 장치, 메모리 컨트롤러, 및 이들의 동작 방법
KR101222063B1 (ko) 2011-02-28 2013-01-15 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 그 동작방법
KR20130058534A (ko) * 2011-11-25 2013-06-04 에스케이하이닉스 주식회사 반도체 메모리 장치, 이를 위한 셋 프로그램 제어 회로 및 프로그램 방법
KR20140020155A (ko) * 2012-08-08 2014-02-18 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
CN103337257B (zh) * 2013-06-20 2017-05-24 深圳市瑞耐斯技术有限公司 一种nand闪存设备及其操作方法
US9070481B1 (en) * 2014-05-30 2015-06-30 Sandisk Technologies Inc. Internal current measurement for age measurements

Also Published As

Publication number Publication date
CN105989888A (zh) 2016-10-05
US20160276033A1 (en) 2016-09-22
US9786374B2 (en) 2017-10-10
CN105989888B (zh) 2020-07-17

Similar Documents

Publication Publication Date Title
TWI501232B (zh) 用於類比記憶體單元之增強之程式化及抹除方案
US20140173239A1 (en) Refreshing of memory blocks using adaptive read disturb threshold
US8441861B2 (en) Self-check calibration of program or erase and verify process using memory cell distribution
KR101905266B1 (ko) 데이터 보유 충전 손실 센서
KR101190742B1 (ko) 메모리의 콘트롤러 및 이를 포함하는 스토리지 시스템, 메모리의 수명 측정 방법
JP6771621B1 (ja) 少ないプログラムされたページを有するブロックを消去するシステム及び方法
KR20190016968A (ko) 플래시 메모리에 대한 리프레시 관리
US8402203B2 (en) Systems and methods for storing data in a multi-level cell solid state storage device
US20200335169A1 (en) Memory controller, memory device and memory system having improved threshold voltage distribution characteristics and related operating methods
KR20150007397A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20190052436A (ko) 반도체 메모리 장치 및 그 동작 방법
KR20110065759A (ko) 불휘발성 메모리 소자의 동작 방법
KR20160112450A (ko) 불휘발성 메모리 장치, 그것의 동작 방법, 및 그것을 포함하는 테스트 시스템
KR20180042699A (ko) 데이터 저장 장치 및 그것의 동작 방법
US9442842B2 (en) Memory system performance configuration
EP2919236A1 (en) One-time programming in reprogrammable memory
US11321014B2 (en) Memory system, memory controller, and operating method for performing status check based on status check delay information
TWI523011B (zh) 用於類比記憶體單元之程式化與抹除方案
KR101212745B1 (ko) 플래시 메모리 장치 및 프로그램 검증 방법
KR102496386B1 (ko) 낸드 플래시 메모리의 에러 특성화 방법, 이를 활용한 에러 추정 방법 및 스토리지 시스템 제어 방법
US11715531B2 (en) Open block management using storage charge loss margin checking
CN110660446B (zh) 一种评估单片机中非易失性存储器数据残留的装置
KR20150075887A (ko) 메모리 시스템 및 이의 동작 방법
CN114927152A (zh) 非易失性存储器装置、存储器系统以及编程方法
CN117789796A (zh) 存储器的编程方法、存储器及存储系统