KR20160112348A - 거대 결정 입자를 갖는 금속 산화물 박막 및 그 제조방법 - Google Patents

거대 결정 입자를 갖는 금속 산화물 박막 및 그 제조방법 Download PDF

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Abstract

본 발명의 일 실시예에 따른 거대 결정을 갖는 금속 산화물 박막 제조방법은 기판 상에 비정질 시드층을 형성하는 단계 및 상기 비정질 시드층 상에 상기 비정질 시드층의 두께에 대응되는 크기의 결정립을 갖는 금속 산화물층을 형성하는 단계를 포함할 수 있다.

Description

거대 결정 입자를 갖는 금속 산화물 박막 및 그 제조방법 {METAL OXIDE THIN FILM HAVING MASSIVE CRYSTALINE PARTICLES AND MANUFACTURING METHOD THEREOF}
본 발명은 금속 산화물 박막 및 그 제조방법에 관한 것으로 더욱 구체적으로는 비정질 시드층을 이용하여 금속 산화물 박막의 결정 입자의 크기를 제어하는 방법 및 이를 이용하여 제조된 금속 산화물 박막에 관한 것이다.
고유전 박막은 다양한 전자 소자의 커패시터 수동 소자의 절연 물질로 널리 이용되고 있다. 특히 적층형 세라믹 커패시터 혹은 DRAM의 커패시터 소자 등은 한정된 소자의 크기 내에서 높은 정전용량을 확보하는 것이 요구되기 때문에 높은 유전율을 갖는 새로운 유전체 박막 개발이 이루어지고 있다.
이러한 유전체 박막의 경우, 높은 유전율 뿐만 아니라 손실을 최소화할 수 있는 우수한 절연 특성이 요구된다. 유전체 박막에서 누설 전류는 주로 결정립계에서 발생하며, 따라서 결정립을 성장시켜 결정립계를 최소화하는 것이 요구된다.
반도체 소자의 비약적인 발전은 소자의 크기를 급속히 감소시켰으며, 특히 현재 DRAM 및 로직 소자 등의 반도체 소자의 디자인룰은 약 20 nm 이하에 이르고 있다. 이와 같은 초미세 소자에 고유전 박막으로는 하프늄산화물(HfO2), 지르코늄산화물 (ZrO2) 등등의 물질이 10 nm 이하의 매우 얇은 두께에서 사용 혹은 개발되고 있으며, 특히 티타늄산화물 (TiO2)이 주요 후보 물질로 주목받고 있다.
이러한 얇은 두께의 박막을 형성하는 증착 방법으로는 원자층증착법(atomic layer deposition)이 널리 이용되고 있다. 원자층증착법이란 반응원료 사이의 화학반응에 의해 박막이 형성되는 방법으로 제1전구체 주입 단계, 제1전구체 퍼지 단계, 제2전구체 주입 단계, 제2전구체 퍼지 단계 등 네 단계가 하나의 사이클을 구성하며, 사이클의 반복에 의해 박막이 성장한다.
원자층증착법은 일반적으로 400 도 이내의 비교적 낮은 온도에서 주로 진행되기 때문에, 형성되는 고유전 금속 산화물 (티타늄산화물 (TiO2), 하프늄산화물(HfO2), 지르코늄산화물 (ZrO2) 등등)은 주로 작은 결정립을 갖는 다결정질 형태로 성장하게 된다. 특히 반도체 공정에서 이용되고 있는 10 nm 이하의 박막의 경우, 결정립의 크기는 대체로 약 10 nm 수준으로 매우 많은 결정립계를 가지고 있다.
결정립계 감소 및 결정립 성장을 위해서는 보통 매우 높은 온도에서 박막의 성장 또는 열처리 등 후속 공정 등등이 요구된다. 그러나 결정립 성장에 요구되는 온도가 매우 높기 때문에 실제 반도체 공정 등에 적용되기에는 무리가 있다. 격자 구조가 매우 흡사한 기판을 사용하여 단결정립을 형성하는 방법도 제안되고 있으나 적합한 기판이 매우 제한적이어서, 실질적인 이용은 불가능한 어려움이 있다.
특허출원공개 10-2009-0127656 특허출원공개 10-2001-0011457
본 발명은 위와 같은 문제점을 해결하기 위해서, 300℃ 이하의 공정온도에서 별도의 열처리 공정 없이 원자층증착법을 이용하여 거대 결정립을 갖는 고유전 금속 산화물 박막을 제조하는 방법 및 그 방법으로 제조된 박막을 제공한다.
본 발명의 일 실시예에 따른 거대 결정을 갖는 금속 산화물 박막 제조방법은 기판 상에 비정질 시드층을 형성하는 단계, 상기 비정질 시드층 상에 상기 비정질 시드층의 두께에 대응되는 크기의 결정립을 갖는 금속 산화물층을 형성하는 단계를 포함한다.
또한 일 실시예에 있어서, 상기 기판상에 비정질 시드층을 형성하는 단계는, 제1전구체 주입단계 및 산소원료 주입단계를 포함하되, 상기 제1전구체 주입단계 및 산소원료 주입단계는 1회 이상 반복될 수 있다.
또한 일 실시예에 있어서, 상기 비정질 시드층은, Al2O3, La2O3, Y2O3, ZrO2, HfO2, SnO2, MgO, ZnO, 및 Ta2O5 중 하나 이상으로 구성될 수 있다.
또한 일 실시예에 있어서, 상기 금속 산화물층을 형성하는 단계는, 상기 비정질 시드층 상에 제2전구체를 주입하는 단계 및 산소원료를 주입하는 단계를 포함하되, 상기 제2전구체를 주입하는 단계 및 산소원료를 주입하는 단계는 1회 이상 반복될 수 있다.
또한 일 실시예에 있어서, 상기 기판은 실리콘 (Si), 실리콘 산화물 (SiOx), 실리콘 질화물 (SiNx), 백금 (Pt), 루테늄 (Ru), 이리듐 (Ir), 티타늄 질화물 (TiN) 중 하나 이상을 포함하며, 상기 x는 임의 정수일수 있다.
또한 일 실시예에 있어서, 상기 비정질 시드층의 두께는 1nm 이하이고, 상기 산화물층의 두께는 100nm 이하일 수 있다.
또한 일 실시예에 있어서, 상기 금속 산화물층은 하프늄산화물(HfO2), 지르코늄산화물 (ZrO2) 또는 티타늄산화물 (TiO2)을 포함할 수 있다.
또한 일 실시예에 있어서, 상기 제조방법은, 300℃ 이하에서 수행될 수 있다.
본 발명의 일 실시예에 따른 거대 결정을 갖는 금속 산화물 박막은 기판;
상기 기판 상에 형성된 비정질 시드층 및 상기 비정질 시드층 상에 형성된 금속 산화물층을 포함하되, 상기 금속 산화물층은 상기 비정질 시드층의 두께에 대응되는 크기의 결정립을 가질 수 있다.
또한 일 실시예에 있어서, 상기 비정질 시드층은, Al2O3, La2O3, Y2O3, ZrO2, HfO2, SnO2, MgO, ZnO, 및 Ta2O5 중 하나 이상으로 구성될 수 있다.
또한 일 실시예에 있어서, 상기 기판은 실리콘 (Si), 실리콘 산화물 (SiOx), 실리콘 질화물 (SiNx), 백금 (Pt), 루테늄 (Ru), 이리듐 (Ir), 티타늄 질화물 (TiN) 중 하나 이상을 포함하며, 상기 x는 임의 정수일 수 있다.
또한 일 실시예에 있어서, 상기 금속 산화물층은 하프늄산화물(HfO2), 지르코늄산화물 (ZrO2) 또는 티타늄산화물 (TiO2)을 포함할 수 있다.
본 발명의 일 실시예에 따르면 비정질 시드층의 두께를 조절하여 금속 산화물층의 결정립의 크기를 제어할 수 있으며, 별도의 열처리 공정 없이 300℃ 이하의 낮은 온도에서 거대 결정립을 갖는 금속 박막을 제조할 수 있다.
또한 수 십 nm 이하의 매우 얇은 두께의 박막에서 수 ?m 크기에 달하는 거대 결정립을 형성시킬 수 있으며, 결정립계를 최소화하여 누설전류 특성 등 전기적 특성을 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 거대 결정 입자를 갖는 금속 산화물 박막(100)을 나타내는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 거대 결정 입자를 갖는 금속 산화물 박막 제조방법의 순서도이다.
도 3a 는 종래 기술에 따른 비정질 시드층을 포함하지 않는 금속 산화물 박막 표면의 원자간력 현미경 사진이다.
도 3b 및 3c는 본 발명의 일 실시예에 따른 거대 결정 입자를 갖는 금속 산화물 박막 표면의 원자간력 현미경 사진이다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시 된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다. 다만, 실시형태를 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다. 또한, 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다.
이하에서, 도면을 참조하여 본 발명의 실시예들에 대하여 상세히 살펴본다.
도 1은 본 발명의 일 실시예에 따른 거대 결정 입자를 갖는 금속 산화물 박막(100)을 나타내는 단면도이다. 기판(10)상에 비정질 시드층(20)이 형성되고, 상기 비정질 시드층(20) 상에 상기 비정질 시드층의 두께에 대응되는 크기의 거대 결정립을 갖는 금속 산화물층(30)이 형성된다.
상기 기판(10)은 실리콘 (Si), 실리콘 산화막 (SiO2), 실리콘 질화막 (SiNx) 과 같은 절연 물질이거나 백금 (Pt), 루테늄 (Ru), 이리듐 (Ir), 티타늄 질화물 (TiN) 도전성 물질일 수 있으나 이에 제한되는 것은 아니다.
상기 비정질 시드층(20)은 원자층증착방법(ALD)에 의해 수 nm 이내의 두께로 형성될 수 있다. 상기 비정질 시드층(20)의 두께는 제1전구체의 주입 및 퍼지, 산소원료의 주입 및 퍼지를 하나의 싸이클로 하고 상기 싸이클의 반복 횟수를 제어하여 결정될 수 있다. 또한 상기 비정질 시드층(20)을 형성하기 위한 싸이클은 1회일 수도 있다.
또한 상기 비정질 시드층(20)은 Al2O3, La2O3, Y2O3, ZrO2, HfO2, SnO2, MgO, ZnO, 및 Ta2O5 중 하나로 구성될 수 있으나 이에 제한되는 것은 아니다. 또한 상기 비정질 시드층(20)은 비정질의 물리적 성질을 가질 수 있으며, 상기 비정질 시드층(20)상에 형성되는 금속 산화물층(30)의 결정립의 크기에 영향을 미칠 수 있다.
상기 금속 산화물층(30)은 원자층증착법(ALD)에 의해 100nm이하 0.01nm이상의 두께로 형성될 수 있다. 상기 금속 산화물층(30)의 두께는 제2전구체의 주입 및 퍼지, 산소원료의 주입 및 퍼지를 하나의 싸이클로 하고 상기 싸이클의 반복 횟수를 제어하여 결정될 수 있다.
도 2는 본 발명의 일 실시예에 따른 거대 결정 입자를 갖는 금속 산화물 박막 제조방법의 순서도이다. 거대 결정 입자를 갖는 금속 산화물 박막 제조방법은 기판 상에 비정질 시드층을 형성하는 단계(S100) 및 상기 비정질 시드층 상에 상기 비정질 시드층의 두께에 대응되는 크기의 결정립을 갖는 금속 산화물층을 형성하는 단계(S200)를 포함할 수 있다.
상기 기판상에 비정질 시드층을 형성하는 단계(S100)는 원자층증착방법에 의해 실시될 수 있으며, 제1전구체 주입단계 및 산소원료 주입단계를 포함할 수 있다. 또한 상기 단계(S100)는 제1전구체 주입단계 후 상기 제1전구체 퍼지단계를 포함할 수 있으며, 상기 산소원료 주입단계 후 산소원료 퍼지단계를 포함할 수 있다.
또한 상기 제1전구체 주입 단계 및 산소원료 주입단계(각각을 퍼지하는 단계를 포함할 수 있음)는 1회 이상 반복될 수 있으며(비정질 시드층 형성 단위 싸이클) 반복횟수에 따라서 상기 비정질 시드층의 두께가 결정될 수 있다.
또한 상기 금속 산화물층을 형성하는 단계(S200)는 상기 비정질 시드층 상에 제2전구체를 주입하는 단계 및 산소원료를 주입하는 단계를 포함할 수 있다. 또한 상기 단계(S200)는 상기 제2전구체 주입 후 제2전구체를 퍼지하는 단계 및 산소원료 주입 후 산소원료 퍼지하는 단계를 포함할 수 있다. 또한 상기 제2전구체를 주입하는 단계 및 산소원료를 주입하는 단계(각각을 퍼지하는 단계를 포함할 수 있음)는 1회 이상 반복될 수 있으며(금속 산화물층 단위 싸이클) 반복 횟수에 따라서 상기 금속 산화물층의 두께가 결정될 수 있다.
일 실시예에서 상기 거대 결정을 갖는 금속 산화물 박막 제조방법은 300℃ 이하에서 공정이 수행될 수 있다.
도 3a 는 비정질 시드층을 포함하지 않는 금속 산화물 박막 표면의 원자간력 현미경 사진이다. 도 3b 및 3c는 본 발명의 일 실시예에 따른 거대 결정 입자를 갖는 금속 산화물 박막 표면의 원자간력 현미경 사진이다.
상기 도 3a 내지 3c은 비정질 시드층(20)은 Al2O3로 구성되고, 금속 산화물층(30)은 티타늄 산화물 박막을 실험 예로한 실험 결과를 나타낸다.
또한 도 3b의 경우 비정질 시드층(20)의 두께는 0.1nm이고 도 3c의 경우 비정질 시드층(20)의 두께는 0.3nm이다.
도 3a를 참조하면 비정질 시드층이 없는 경우, 티타늄 산화물 결정립의 크기는 1 ?m 이하로 매우 작은 크기이다. 그러나 0.1 nm두께의 비정질 시드층(20)을 포함하는 도3b의 박막의 경우 결정립의 크기가 증가함을 확인할 수 있으며, 도 3c의 경우 금속 산화물 박막 결정립의 크기는 약 5 ?m 이상 증가함을 확인할 수 있다.
상술한 실시예에 있어서, 제1전구체 또는 제2전구체는 트리메틸알루미늄 (trimethylaluminium, TMA), 테트라에틸메틸아미노지르코늄 (tetraethylmethylaminozirconium, TEMAZr), 테트라이소프로폭사이드타이타늄(titanium tetra-kis-isopropoxide, TTIP), 테트라에틸메틸아미노하프늄(tetraethylmethylaminohafnium, TEMAHf) 일 수 있으나 이에 제한되는 것은 아니다.
또한 상기 산소원료는 물(H2O), 오존(O3) 또는 산소 라디칼(O*)일 수 있으나 이에 제한되는 것은 아니다. 또한 상기 주입된 기체들에 대한 퍼지를 위해서 사용되는 퍼지기체는 아르곤 또는 질소 기체일 수 있으나 이에 제한되는 것은 아니다.
또한 상술한 방법은 통상적으로 사용되는 ALD 장비를 통해서 구현될 수 있으나 이에 제한되는 것은 아니다.
이상에서 살펴본 본 발명은 도면에 도시된 실시예들을 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 그러나, 이와 같은 변형은 본 발명의 기술적 보호범위 내에 있다고 보아야 한다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해서 정해져야 할 것이다.

Claims (12)

  1. 기판 상에 비정질 시드층을 형성하는 단계;
    상기 비정질 시드층 상에 상기 비정질 시드층의 두께에 대응되는 크기의 결정립을 갖는 금속 산화물층을 형성하는 단계를 포함하는 거대 결정을 갖는 금속 산화물 박막 제조방법.
  2. 제1항에 있어서,
    상기 기판상에 비정질 시드층을 형성하는 단계는,
    제1전구체 주입단계 및 산소원료 주입단계를 포함하되,
    상기 제1전구체 주입단계 및 산소원료 주입단계는 1회 이상 반복되는 것을 특징으로 하는 거대 결정을 갖는 금속 산화물 박막 제조방법.
  3. 제1항에 있어서,
    상기 비정질 시드층은,
    Al2O3, La2O3, Y2O3, ZrO2, HfO2, SnO2, MgO, ZnO, 및 Ta2O5 중 하나 이상으로 구성된 것을 특징으로 하는 거대 결정을 갖는 금속 산화물 박막 제조방법.
  4. 제1항 또는 제2항에 있어서,
    상기 금속 산화물층을 형성하는 단계는,
    상기 비정질 시드층 상에 제2전구체를 주입하는 단계 및 산소원료를 주입하는 단계를 포함하되,
    상기 제2전구체를 주입하는 단계 및 산소원료를 주입하는 단계는 1회 이상 반복되는 것을 특징으로 하는 거대 결정을 갖는 금속 산화물 박막 제조방법.
  5. 제1항에 있어서,
    상기 기판은 실리콘 (Si), 실리콘 산화물 (SiOx), 실리콘 질화물 (SiNx), 백금 (Pt), 루테늄 (Ru), 이리듐 (Ir), 티타늄 질화물 (TiN) 중 하나 이상을 포함하며, 상기 x는 임의 정수인 것을 특징으로 하는 거대 결정을 갖는 금속 산화물 박막 제조방법.
  6. 제1항에 있어서,
    상기 비정질 시드층의 두께는 1nm 이하이고,
    상기 산화물층의 두께는 100nm 이하인 것을 특징으로 하는 거대 결정을 갖는 금속 산화물 박막 제조방법.
  7. 제1항 또는 제3항에 있어서,
    상기 금속 산화물층은 하프늄산화물(HfO2), 지르코늄산화물 (ZrO2) 또는 티타늄산화물 (TiO2)을 포함하는 것을 특징으로 하는 거대 결정을 갖는 금속 산화물 박막 제조방법.
  8. 제1항에 있어서,
    상기 제조방법은,
    300℃ 이하에서 수행되는 것을 특징으로 하는 거대 결정을 갖는 금속 산화물 박막 제조방법.
  9. 기판;
    상기 기판 상에 형성된 비정질 시드층; 및
    상기 비정질 시드층 상에 형성된 금속 산화물층을 포함하되,
    상기 금속 산화물층은 상기 비정질 시드층의 두께에 대응되는 크기의 결정립을 갖는 것을 특징으로 하는 거대 결정을 갖는 금속 산화물 박막.
  10. 제9항에 있어서,
    상기 비정질 시드층은,
    Al2O3, La2O3, Y2O3, ZrO2, HfO2, SnO2, MgO, ZnO, 및 Ta2O5 중 하나 이상으로 구성된 것을 특징으로 하는 거대 결정을 갖는 금속 산화물 박막.
  11. 제9항에 있어서,
    상기 기판은 실리콘 (Si), 실리콘 산화물 (SiOx), 실리콘 질화물 (SiNx), 백금 (Pt), 루테늄 (Ru), 이리듐 (Ir), 티타늄 질화물 (TiN) 중 하나 이상을 포함하며, 상기 x는 임의 정수인 것을 특징으로 하는 거대 결정을 갖는 금속 산화물 박막.
  12. 제9항에 있어서,
    상기 금속 산화물층은 하프늄산화물(HfO2), 지르코늄산화물 (ZrO2) 또는 티타늄산화물 (TiO2)을 포함하는 것을 특징으로 하는 거대 결정을 갖는 금속 산화물 박막.
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* Cited by examiner, † Cited by third party
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KR20210158236A (ko) * 2020-06-23 2021-12-30 한양대학교 에리카산학협력단 광양극 구조체, 그 제조 방법, 및 이를 포함하는 하이브리드 발전 소자

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010011457A (ko) 1999-07-28 2001-02-15 김영환 카오디오 고정 장치
KR20090127656A (ko) 2008-06-09 2009-12-14 케이엔디티앤아이 주식회사 용해도 조절에 의한 거대 결정입자의 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010011457A (ko) 1999-07-28 2001-02-15 김영환 카오디오 고정 장치
KR20090127656A (ko) 2008-06-09 2009-12-14 케이엔디티앤아이 주식회사 용해도 조절에 의한 거대 결정입자의 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210158236A (ko) * 2020-06-23 2021-12-30 한양대학교 에리카산학협력단 광양극 구조체, 그 제조 방법, 및 이를 포함하는 하이브리드 발전 소자

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