KR20160107711A - 저 지터 선형 디지털 제어 발진기에서의 프랙셔널 디더 제어 장치 - Google Patents

저 지터 선형 디지털 제어 발진기에서의 프랙셔널 디더 제어 장치 Download PDF

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Abstract

본 발명은 디지털 제어 발진기(DCO, Digitally Controlled Oscillator)에서의 디더(Dither) 제어 장치에서, N 비트의 프랙셔널(fractional) 신호가 입력되며, 상기 프랙셔널 신호를 4개의 범위로 나누고, 4개의 범위 별로 각각 2 비트의 제어 신호를 출력하기 위한 범위 검출기(Range detector), 상기 N 비트의 프랙셔널 신호와 상기 범위 검출기에서의 출력 신호의 차이인 N-2 비트의 프랙셔널 신호가 입력되어 누산하여 자리 올림수(carry)를 발생시키는 누산기(Accumulator) 및 상기 누산기에서 발생한 자리 올림수가 각각 입력되어 디더 제어 신호를 출력하는 4개의 4×1 멀티플렉서(Multiplexer)를 포함한다. 본 발명에 의하면 프랙셔널 이득 디더 제어 기법은 범위 검출기를 이용하여 프랙셔널의 범위를 4개로 구분하고, 한 범위 당 이득을 1/4로 낮춤으로써, 주기적인 자리 올림수의 패턴으로 인한 디지털 제어발진기(DCO)의 양자화 잡음을 감소시켜서, 지터와 위상 잡음의 성능을 개선시키는 효과가 있다.

Description

저 지터 선형 디지털 제어 발전기에서의 프랙셔널 디더 제어 장치 {Device for controlling fractional dither in low jitter digitally controlled oscillator}
본 발명은 뱅뱅 디지털 위상동기루프회로(BB-DPLL; bang-bang digital phase-locked loop)의 디지털 제어발진기(DCO; digitally controlled oscillator)에서의 디더(dither) 제어 기법에 관한 것이다.
최근 들어, 미세 CMOS 공정을 이용하여 시스템 온 칩(SoC) 어플리케이션(applications)에 사용하기 위한 고성능의 클럭 발생기(clock generator)가 요구되고 있으며, 작은 칩(chip) 면적과 낮은 소비전력의 뱅뱅 디지털 위상동기루프회로(BB-DPLL; bang-bang digital phase-locked loop)가 클럭 발생기로써 많이 사용되고 있다.
도 1은 종래의 뱅뱅 디지털 위상동기루프회로의 블록도를 도시한 것이다.
도 1을 참조하면, 종래의 뱅뱅 디지털 위상동기루프회로의 디더(dither) 제어 기법으로는 누산기(accumulator)의 자리 올림수(carry)를 디지털 제어발진기(DCO; digitally controlled oscillator)의 디더 제어 신호로 사용하여 주파수 해상도를 개선하였으며, 2차 또는 3차 시그마-델타 변조기(ΣΔM)를 이용하여 고속 동작을 통해 디지털 제어발진기(DCO)의 주파수 해상도를 높이면서 동시에 고조파도 제거하는 디더 제어 기법을 사용하고 있다.
그러나 종래 기술에서 누산기의 자리 올림수를 이용한 디더 제어 기법은 자리 올림수 출력 신호의 주기적 패턴으로 인해 고조파 성분이 발생하여 디지털 제어발진기(DCO)의 위상 잡음(phase noise) 성능을 악화시키는 단점이 있다.
또한 종래 기술에서 고차(high order)의 시그마-델타 변조기(ΣΔM)를 기반으로 한 디더 제어 기법은 프랙셔널 고조파 성분을 제거하지만, 양자화 잡음(quantization noise)이 크거나 디지털 제어발진기(DCO)의 주파수 해상도가 큰 경우, 고주파 대역으로 형성된 시그마-델타 변조기(ΣΔM)의 잡음이 디지털 제어발진기(DCO)의 위상 잡음을 급격히 악화시킨다는 단점이 있고, 고차의 시그마-델타 변조기(ΣΔM)의 넓은 디더 제어 범위(dithering control range)는 위상동기루프의 확정적 지터(deterministic jitter)를 증가시키는 문제점이 있다.
대한민국 공개특허 10-2012-0072261
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 디지털 제어발진기를 위한 프랙셔널 이득 디더 제어 회로를 제공함으로써, 뱅뱅 디지털 위상동기루프회로의 지터(jitter)를 개선시키는데 그 목적이 있다.
본 발명의 다른 목적은 디지털 제어발진기를 위한 프랙셔널 이득 디더 제어 회로를 제공함으로써, 뱅뱅 디지털 위상동기루프회로의 위상 잡음과 고조파 잡음을 개선시키는 것이다.
본 발명의 또 다른 목적은 디지털 제어발진기를 위한 프랙셔널 이득 디더 제어 회로를 제공함으로써, 종래의 고차 시그마-델타 변조기를 사용한 디더 제어 회로 보다 칩 면적을 감소시키고 고속으로 동작시키는데 있다.
본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
이와 같은 목적을 달성하기 위한 본 발명은 디지털 제어 발진기(DCO, Digitally Controlled Oscillator)에서의 디더(Dither) 제어 장치에서, N 비트의 프랙셔널(fractional) 신호가 입력되며, 상기 프랙셔널 신호를 4개의 범위로 나누고, 4개의 범위 별로 각각 2 비트의 제어 신호를 출력하기 위한 범위 검출기(Range detector), 상기 N 비트의 프랙셔널 신호와 상기 범위 검출기에서의 출력 신호의 차이인 N-2 비트의 프랙셔널 신호가 입력되어 누산하여 자리 올림수(carry)를 발생시키는 누산기(Accumulator) 및 상기 누산기에서 발생한 자리 올림수가 각각 입력되어 디더 제어 신호를 출력하는 4개의 4×1 멀티플렉서(Multiplexer)를 포함한다.
상기 범위 검출기는, 입력된 N 비트의 프랙셔널 신호를 R0, R1, R2, R3의 네 범위로 나누어서, 범위가 R0일 때는 S0=0, S1=0을 출력하고, 범위가 R1일 때는 S0=0, S1=1을 출력하고, 범위가 R2일 때는 S0=1, S1=0을 출력하고, 범위가 R3일 때는 S0=1, S1=1을 출력하는 비교기(comparator)와, 출력이 0, 2N×1/4, 2N×2/4, 2N×3/4 으로 고정되어 있으며, 입력 제어 비트가 S0=0, S1=0일 때는 0을 출력으로 선택하고, 입력 제어 비트가 S0=0, S1=1일 때는 2N×1/4을 출력으로 선택하고, 입력 제어 비트가 S0=1, S1=0일 때는 2N×2/4을 출력으로 선택하고, 입력 제어 비트가 S0=1, S1=1일 때는 2N×3/4을 출력으로 선택하는 2×1 멀티플렉서를 포함하여 이루어질 수 있다.
상기 비교기에서 출력된 S0와 S1 신호는 상기 2×1 멀티플렉서의 제어 신호와, 상기 4개의 4×1 멀티플렉서의 제어 신호이다.
상기 누산기는 상기 N 비트의 프랙셔널 신호와 상기 2×1 멀티플렉서의 출력과의 차이인 N-2 비트의 신호가 제1 입력으로 입력되고, 디지털 제어 발진기 출력 주파수를 미리 정해진 수치로 나눈 클럭(CLK)에 상기 누산기의 출력을 동기화한 신호가 제2 입력으로 입력될 수 있다.
상기 4개의 4×1 멀티플렉서는 제 1 멀티플렉서, 제 2 멀티플렉서, 제 3 멀티플렉서 및 제 4 멀티플렉서이고, 각 멀티플렉서에는 00, 01, 10, 11 입력단이 마련되어 있으며, 상기 누산기에서 발생한 자리 올림수(carry)가 상기 제 1 멀티플렉서의 00 입력단과, 상기 제 2 멀티플렉서의 01 입력단과, 상기 제 3 멀티플렉서의 10 입력단과, 상기 제 4 멀티플렉서의 11 입력단으로 각각 입력되고, 상기 제 1 멀티플렉서의 01, 10, 11 입력단은 1로 고정되어 있고, 상기 제 2 멀티플렉서의 00 입력단은 0으로 고정되어 있고 10, 11 입력단은 1로 고정되어 있고, 상기 제 3 멀티플렉서의 00, 01 입력단은 0으로 고정되어 있고 11 입력은 1로 고정되어 있고, 상기 제 4 멀티플렉서의 00, 01, 10 입력단은 0으로 고정되어 있으며, 상기 제 1 멀티플렉서, 상기 제 2 멀티플렉서, 상기 제 3 멀티플렉서 및 상기 제 4 멀티플렉서를 제어하는 제어신호는 상기 비교기(112)에서 출력된 S0, S1 신호로 구현될 수 있다.
본 발명에 의하면 프랙셔널 이득 디더 제어 기법은 범위 검출기를 이용하여 프랙셔널의 범위를 4개로 구분하고, 한 범위 당 이득을 1/4로 낮춤으로써, 종래 누산기의 자리 올림수를 이용한 디더 제어 기법에 비해서 주기적인 자리 올림수의 패턴으로 인한 디지털 제어발진기(DCO)의 양자화 잡음을 감소시켜서, 지터와 위상 잡음의 성능을 개선시키는 효과가 있다.
종래의 2차 시그마-델타 변조기(ΣΔM)를 이용한 디더 제어 회로는 누산기의 대역폭이 N 비트이지만, 본 발명에 따른 프랙셔널 이득 디더 제어 회로는 누산기의 대역폭을 N-2 비트로 감소시킬 수 있고, 종래의 2차 시그마-델타 변조기(ΣΔM)를 이용한 디더 제어 회로의 누산기는 2개이지만, 본 발명에 따른 프랙셔널 이득 디더 제어 회로는 누산기 1개만이 필요하다. 따라서 본 발명에 따른 프랙셔널 이득 디더 제어 기법은, 종래의 누산기를 이용한 디더 제어 기법 또는 고차 시그마-델타 변조기(ΣΔM)를 이용한 디더 제어 기법에 비해, 누산기의 대역폭과 개수가 감소함으로써 칩 면적을 감소시킬 수 있고, 빠른 동작 속도를 구현할 수 있는 장점이 있다.
도 1은 종래의 뱅뱅 디지털 위상동기루프회로의 블록도를 도시한 것이다.
도 2는 본 발명의 일 실시예에 따른 프랙셔널 디더 제어 장치를 도시한 도면이다.
도 3은 본 발명의 일 실시예에 따른 프랙셔널 디더 제어 장치의 범위 검출 영역과 프랙셔널 및 범위 검출 영역 당 이득에 대해 도시한 것이다.
도 4는 본 발명의 일 실시예에 따른 클럭 발생기가 이용된 집적회로를 개략적으로 도시한 것이다.
도 5는 본 발명의 일 실시예에 따른 신호 처리 회로를 개략적으로 도시한 것이다.
도 6은 본 발명의 일 실시예에 따른 무선 송수신기를 개략적으로 도시한 것이다.
도 7은 본 발명의 일 실시예에 따른 시스템 온 칩(SoC) 데이터 처리 디바이스를 개략적으로 나타낸 것이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
또한, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
본 발명은 뱅뱅 디지털 위상동기루프회로(BB-DPLL; bang-bang digital phase-locked loop)의 디지털 제어발진기(DCO; digitally controlled oscillator) 디더(dither) 제어 기법에 관한 것으로, 전체 프랙셔널(fractional) 비트를 4개의 영역으로 나누어 DCO의 디더 제어 비트를 생성함으로써 기존의 시그마-델타 변조기(ΣΔM; sigma-delta modulator)를 사용한 디더 제어 기법에 비해 지터(jitter), 위상 잡음(phase noise) 및 고조파(harmonic)를 개선한 기술이다.
도 2는 본 발명의 일 실시예에 따른 프랙셔널 디더 제어 장치를 도시한 도면이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 프랙셔널 디더 제어 장치는 범위 검출기(Range detector)(110), 누산기(Accumulator)(120), 4개의 4×1 멀티플렉서(Multiplexer)(130)를 포함한다.
N 비트의 프랙셔널(fractional) 입력은 범위 검출기(110)의 비교기(comparator)(112)의 입력에 연결되어 있다.
범위 검출기(110)는 N 비트의 프랙셔널(fractional) 신호가 입력되며, 프랙셔널 신호를 4개의 범위로 나누고, 4개의 범위 별로 각각 2 비트의 제어 신호를 출력한다.
누산기(120)는 N 비트의 프랙셔널 신호와 상기 범위 검출기에서의 출력 신호의 차이인 N-2 비트의 프랙셔널 신호가 입력되어 누산하여 자리 올림수(carry)를 발생시킨다.
4개의 4×1 멀티플렉서는 누산기(120)에서 발생한 자리 올림수(carry)가 각각 입력되어 디더 제어 신호를 출력한다.
도 3은 본 발명의 일 실시예에 따른 프랙셔널 디더 제어 장치의 범위 검출 영역과 프랙셔널 및 범위 검출 영역 당 이득에 대해 도시한 것이다.
도 3에서 보는 바와 같이, 범위 검출기(110)의 비교기(112)는 입력된 N 개의 프랙셔널 비트(bit)를 R0, R1, R2, R3의 네 범위로 나누어서, 범위가 R0일 때는 S0=0, S1=0을 출력하고, 범위가 R1일 때는 S0=0, S1=1을 출력하고, 범위가 R2일 때는 S0=1, S1=0을 출력하고, 범위가 R3일 때는 S0=1, S1=1을 출력한다.
비교기(112)에서 출력된 S0와 S1 신호는 범위 검출기(110) 내부의 멀티플렉서(114)의 입력 제어 비트와, 누산기(120) 뒷 단의 4개의 멀티플렉서(130)의 입력 제어 비트로 연결된다.
범위 검출기(110) 내부의 멀티플렉서(114)는 출력이 0, 2N×1/4, 2N×2/4, 2N×3/4 으로 고정되어 있으며, 입력 제어 비트가 S0=0, S1=0일 때는 0을 출력으로 선택하고, 입력 제어 비트가 S0=0, S1=1일 때는 2N×1/4을 출력으로 선택하고, 입력 제어 비트가 S0=1, S1=0일 때는 2N×2/4을 출력으로 선택하고, 입력 제어 비트가 S0=1, S1=1일 때는 2N×3/4을 출력으로 선택한다.
N 비트 프랙셔널 입력의 범위에 의해 선택된 범위 검출기(110) 내부의 멀티플렉서(114)의 출력은 원래의 N 비트의 프랙셔널 입력과의 차이를 발생시켜서, 누산기(120)의 제 1 입력(IN)으로 연결된다. 두 신호의 차이가 누산기(120)의 제 1 입력(IN)이 되므로 누산기(120)의 제 1 입력(IN)은 원래의 N비트 대역폭에서 N-2비트의 대역폭으로 감소시킬 수 있다. 따라서 본 발명의 누산기(120)는 소형으로 구현이 가능하며, 고속으로 동작시킬 수 있다는 장점이 있다.
누산기(120)의 출력은 디지털 제어 발진기 출력의 주파수를 M으로 나눈 클럭(CLK)에 동기화되어 누산기(120)의 제 2 입력으로 입력된다.
누산기(120)에서 발생한 자리 올림수(carry)는 제 1 멀티플렉서의 00 입력단으로 입력되고, 제 2 멀티플렉서의 01 입력단으로 입력되고, 제 3 멀티플렉서의 10 입력단으로 입력되고, 제 4 멀티플렉서의 11 입력단으로 입력된다.
제 1 멀티플렉서의 01, 10, 11 입력단은 1로 고정되어 있으며, 제 2 멀티플렉서의 00 입력단은 0으로 고정되어 있고, 10, 11 입력단은 1로 고정되어 있으며, 제 3 멀티플렉서의 00, 01 입력단은 0으로 고정되어 있고, 11 입력단은 1로 고정되어 있으며, 제 4 멀티플렉서의 00, 01, 10 입력단은 0로 고정되어 있다.
제 1 멀티플렉서와 제 2 멀티플렉서와 제 3 멀티플렉서와 제 4 멀티플렉서를 제어하는 제어 신호는 범위 검출기(110) 내부의 비교기(112)에서 발생한 S0, S1 신호이다.
프랙셔널 입력 범위(R0, R1, R2, R3)에 따른 멀티플렉서의 선택 신호(S0, S1)와, 누산기(120)의 입력(IN)과, 제 1 멀티플렉서의 출력(DTH0)과, 제 2 멀티플렉서의 출력(DTH1)과, 제 3 멀티플렉서의 출력(DTH2)과, 제 4 멀티플렉서의 출력(DTH3) 사이의 진리표는 아래의 표와 같다.
Figure pat00001
본 발명의 디지털 제어 발진기의 디더 제어 신호(DCOfrac)와, 제 1 멀티플렉서의 출력(DTH0)과, 제 2 멀티플렉서의 출력(DTH1)과, 제 3 멀티플렉서의 출력(DTH2)과, 제 4 멀티플렉서의 출력(DTH3)사이의 관계는 아래의 수식과 같다.
Figure pat00002
본 발명에서 제안한 디더 제어 장치의 최종 출력인 디더 제어 신호(DCOfrac)는 디지털 제어 발진기(DCO)의 디더 제어 입력으로 입력된다.
종래의 2차 시그마-델타 변조기(ΣΔM)를 이용한 디더 제어 회로는 누산기의 대역폭이 N 비트이지만, 본 발명에 따른 프랙셔널 이득 디더 제어 회로는 누산기의 대역폭을 N-2 비트로 감소시킬 수 있고, 종래의 2차 시그마-델타 변조기(ΣΔM)를 이용한 디더 제어 회로의 누산기는 2개이지만, 본 발명에 따른 프랙셔널 이득 디더 제어 회로는 누산기 1개만이 필요하다. 따라서 본 발명에 따른 프랙셔널 이득 디더 제어 기법은, 종래의 누산기를 이용한 디더 제어 기법 또는 고차 시그마-델타 변조기(ΣΔM)를 이용한 디더 제어 기법에 비해, 누산기의 대역폭과 개수가 감소함으로써 칩 면적을 감소시킬 수 있고, 빠른 동작 속도를 구현할 수 있는 장점이 있다.
본 발명의 디더 제어 장치가 적용된 디지털 제어 발진기(DCO)는 다양한 분야에서 응용될 수 있는데, 그 예시를 언급하면 다음과 같다.
도 4는 본 발명의 일 실시예에 따른 클럭 발생기가 이용된 집적회로를 개략적으로 도시한 것이다. 즉, 도 4는 본 발명에 따른 뱅뱅 디지털 위상동기루프회로를 이용하여 집적회로의 내부회로를 구동하기 위한 클럭 발생기로 사용한 예를 개략적으로 도시 한 것이다.
도 5는 본 발명의 일 실시예에 따른 신호 처리 회로를 개략적으로 도시한 것이다. 즉, 도 5는 본 발명에 따른 뱅뱅 디지털 위상동기루프회로를 이용한 신호발생기 회로(signal generation circuit)를 디지털 신호 처리 회로(signal processing circuit)의 클럭 발생기로 사용한 예를 개략적으로 도시 한 것이다.
도 6은 본 발명의 일 실시예에 따른 무선 송수신기를 개략적으로 도시한 것이다. 즉, 도 6은 본 발명에 따른 뱅뱅 디지털 위상동기루프회로를 이용한 신호 발생기 회로를 포함하는 신호 처리 디바이스(signal processing device)를 무선 송수신 시스템의 국부발진기로 사용한 예를 개략적으로 도시한 것이다.
도 7은 본 발명의 일 실시예에 따른 시스템 온 칩(SoC) 데이터 처리 디바이스를 개략적으로 나타낸 것이다.
도 7을 참조하면, 본 발명에 따른 뱅뱅 디지털 위상동기루프회로는 데이터 처리 디바이스 내부의 시스템 프로세서(system processor), 오디오 프로세서(audio processor), 오디오 인터페이스(audio interface), 주변 회로(peripheral circuit), 외부 메모리 인터페이스(external memory interface), 다용도 입출력 포트(GPIO; general purpose input/output) 및 범용 직렬 버스(USB; universal serial bus)의 동작을 위한 클럭 발생기로 사용될 수 있다.
이상 본 발명을 몇 가지 바람직한 실시예를 사용하여 설명하였으나, 이들 실시예는 예시적인 것이며 한정적인 것이 아니다. 본 발명이 속하는 기술분야에서 통상의 지식을 지닌 자라면 본 발명의 사상과 첨부된 특허청구범위에 제시된 권리범위에서 벗어나지 않으면서 다양한 변화와 수정을 가할 수 있음을 이해할 것이다.
110 범위 검출기 120 누산기
130 멀티플렉서 112 비교기

Claims (5)

  1. 디지털 제어 발진기(DCO, Digitally Controlled Oscillator)에서의 디더(Dither) 제어 장치에서,
    N 비트의 프랙셔널(fractional) 신호가 입력되며, 상기 프랙셔널 신호를 4개의 범위로 나누고, 4개의 범위 별로 각각 2 비트의 제어 신호를 출력하기 위한 범위 검출기(Range detector);
    상기 N 비트의 프랙셔널 신호와 상기 범위 검출기에서의 출력 신호의 차이인 N-2 비트의 프랙셔널 신호가 입력되어 누산하여 자리 올림수(carry)를 발생시키는 누산기(Accumulator); 및
    상기 누산기에서 발생한 자리 올림수가 각각 입력되어 디더 제어 신호를 출력하는 4개의 4×1 멀티플렉서(Multiplexer)를 포함하는 디더 제어 장치.
  2. 청구항 1에 있어서,
    상기 범위 검출기는,
    입력된 N 비트의 프랙셔널 신호를 R0, R1, R2, R3의 네 범위로 나누어서, 범위가 R0일 때는 S0=0, S1=0을 출력하고, 범위가 R1일 때는 S0=0, S1=1을 출력하고, 범위가 R2일 때는 S0=1, S1=0을 출력하고, 범위가 R3일 때는 S0=1, S1=1을 출력하는 비교기(comparator)와,
    출력이 0, 2N×1/4, 2N×2/4, 2N×3/4 으로 고정되어 있으며, 입력 제어 비트가 S0=0, S1=0일 때는 0을 출력으로 선택하고, 입력 제어 비트가 S0=0, S1=1일 때는 2N×1/4을 출력으로 선택하고, 입력 제어 비트가 S0=1, S1=0일 때는 2N×2/4을 출력으로 선택하고, 입력 제어 비트가 S0=1, S1=1일 때는 2N×3/4을 출력으로 선택하는 2×1 멀티플렉서를 포함하여 이루어지는 것을 특징으로 하는 디더 제어 장치.
  3. 청구항 2에 있어서,
    상기 비교기에서 출력된 S0와 S1 신호는 상기 2×1 멀티플렉서의 제어 신호와, 상기 4개의 4×1 멀티플렉서의 제어 신호인 것임을 특징으로 하는 디더 제어 장치.
  4. 청구항 3에 있어서,
    상기 누산기는 상기 N 비트의 프랙셔널 신호와 상기 2×1 멀티플렉서의 출력과의 차이인 N-2 비트의 신호가 제1 입력으로 입력되고, 디지털 제어 발진기 출력 주파수를 미리 정해진 수치로 나눈 클럭(CLK)에 상기 누산기의 출력을 동기화한 신호가 제2 입력으로 입력되는 것을 특징으로 하는 디더 제어 장치.
  5. 청구항 4에 있어서,
    상기 4개의 4×1 멀티플렉서는 제 1 멀티플렉서, 제 2 멀티플렉서, 제 3 멀티플렉서 및 제 4 멀티플렉서이고, 각 멀티플렉서에는 00, 01, 10, 11 입력단이 마련되어 있으며,
    상기 누산기에서 발생한 자리 올림수(carry)가 상기 제 1 멀티플렉서의 00 입력단과, 상기 제 2 멀티플렉서의 01 입력단과, 상기 제 3 멀티플렉서의 10 입력단과, 상기 제 4 멀티플렉서의 11 입력단으로 각각 입력되고,
    상기 제 1 멀티플렉서의 01, 10, 11 입력단은 1로 고정되어 있고, 상기 제 2 멀티플렉서의 00 입력단은 0으로 고정되어 있고 10, 11 입력단은 1로 고정되어 있고, 상기 제 3 멀티플렉서의 00, 01 입력단은 0으로 고정되어 있고 11 입력은 1로 고정되어 있고, 상기 제 4 멀티플렉서의 00, 01, 10 입력단은 0으로 고정되어 있으며,
    상기 제 1 멀티플렉서, 상기 제 2 멀티플렉서, 상기 제 3 멀티플렉서 및 상기 제 4 멀티플렉서를 제어하는 제어신호는 상기 비교기(112)에서 출력된 S0, S1 신호인 것을 특징으로 하는 디더 제어 장치.
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