KR20160102337A - 파워 컨버터들에 대한 펄스 변환 변조 - Google Patents

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Abstract

본 발명은 전압 에러 신호에 의존하여 스위칭된 파워 스테이지의 스위칭을 제어하는 펄스드 제어 신호에 따라 입력 전압으로부터 출력 전압을 생성하도록 구성되는 스위칭된 파워 스테이지를 포함하는 파워 컨버터에 대한 제어 방법에 관련되고, 전압 에러 신호는 기준 전압과 출력 전압 사이의 차이다. 방법은 사이클릭 램프 신호를 생성하는 단계, 및 사이클릭 램프 신호의 램프가 펄스 포지션을 제어하기 위해 전압 에러 신호와 교차하는(동일한) 경우 펄스드 제어 신호의 펄스를 트리거함으로써 펄스드 제어 신호를 생성하는 단계를 포함한다. 제어 방법은 사이클에서의 차지 및 이에 따른 인덕터 전류를 제어하기 위한 펄스 변환 기법을 제공한다. PWM 제어 신호의 듀티 사이클을 조정하는 보상에 기초하는 변조 기법에 반해, 공칭적으로 변경되지 않은 펄스 폭의 펄스는 단지 시간적으로 변환된다.

Description

파워 컨버터들에 대한 펄스 변환 변조{Pulse translation modulation for power converters}
본 발명은 보상을 요구하지 않는 파워 컨버터들에 대한 펄스 변환 변조 기법 및 그 펄스 변환 변조 기법을 구현하는 대응하는 파워 컨버터(power converter)에 관한 것이다.
스위칭된 DC-DC 컨버터들은 스위칭가능한 파워 스테이지를 포함하고, 여기서, 출력 전압은 스위칭 신호 및 입력 전압에 따라 생성된다. 스위칭 신호는 출력 전압을 기준 전압으로 조정하는 디지털 제어 회로에서 생성된다. 벅 컨버터(buck converter)는 도 1에 도시된다. 스위칭된 파워 스테이지(11)는 하이-사이드(high-side) FET(field effect transistor)(12) 및 로우-사이드(low-side) FET(13), 인덕터(14) 및 캐패시터(15)로 구성되는 듀얼 스위치를 포함한다. 차지 단계(charge phase) 동안, 캐패시터(15)를 차징(charge)하기 위해 스위칭 신호에 의해 하이-사이드 FET(12)는 턴온되고, 로우-사이드 FET(13)는 턴오프된다. 방전 단계 동안, 평균 인덕터 전류를 부하 전류와 매칭시키기 위해 하이-사이드 FET(12)는 턴오프되고, 로우-사이드 FET(13)는 턴온된다.
스위칭 신호는 제어기(16)에 의해 결정되는 듀티 사이클에 대해 도 2의 (a)에 도시된 바와 같은 펄스 폭 변조 신호로서 생성된다. 듀티 사이클에서의 정상 상태 시프트(steady state shift), 즉, 단계 함수는, 도 2의 (b)에 도시된 바와 같이, 인덕터 전류로 하여금 램프 업(ramp up)되게 한다. 듀티 사이클에서의 단일 사이클 시프트, 즉, 임펄스는 도 2의 (c)에 도시된 바와 같은 인덕터 전류에서의 단계를 야기한다. 펄스 폭 변조는 전형적으로, 제어기(16)에 의해 구현되는 보상을 요구한다.
전압 모드 제어에서, 제어기(16)는 전형적으로, 입력 전압을 곱하는 듀티 사이클을 통해 유효(effective)(평균) 입력 전압을 조정하도록 PID(proportional, integral, differential) 보상기를 구현한다. 전압 모드 제어는 전압 에러 ve에 어느 정도 비례하여 듀티 사이클을 조정한다. 듀티 사이클, 따라서, 유효 입력 전압은 전압 에러(kp)에 비례하고, 전압 에러의 적분(ki)에 비례하며, 전압 에러의 도함수에 비례하는 부분에 의해 제어된다.
듀티 사이클은 다음의 제어 법:
Figure pat00001
으로부터 결정될 수 있다.
전압 모드 제어에서, 파워 플랜트(power plant)의 전달 함수는 3개의 폴(pole)들을 갖는데, 하나는 0에 있고, 하나는 인덕터에 기인하며, 하나는 캐패시터에 기인한다. 각각의 폴은 90°위상-시프트를 도입한다. 180°미만의 위상 시프트를 나타내는(exhibiting) 임의의 시스템은 고유하게 안정적이고, 그렇지 않으면, 그것은 보상될 필요가 있다. 보상기는, 각각의 0이 폴에 대해 반시계 방향으로 90°위상-시프트를 도입하므로, 대응하는 폴들에 대해 0들을 도입한다. kp, ki 및 kd의 값들은 안정성 및 적절한 일시적 응답을 보증하도록 신중하게(judiciously) 선택된다. 이것은 인덕터 또는 캐패시턴스의 인덕턴스 및 캐패시터의 등가의 직렬 저항으로서 플랜트 파라미터들의 정보(knowledge)를 요구한다. 따라서, 전압 모드 제어에 대한 보상기는 안정적 제어를 보장하기 위해 플랜트 파라미터들의 실제 값들에 대해 설계되거나 이들로 조정될 필요가 있다. 실제 값들은 사용자에게 알려지지 않을 수 있거나, 컴포넌트 에이징으로 인하여 시간이 지남에 따라 드리프트(drift)될 수 있다. 따라서, 이들은 하드웨어 오버헤드를 야기하는 것으로 결정될 필요가 있다.
대안적으로, 고유하게 안정적인 제어 메커니즘이 선택될 수 있다. 단지 하나의 폴을 갖는 전달 함수는 고유하게 안정적이고, 따라서, 어떠한 보상도 요구하지 않는다.
따라서, 필요한 것은 2개의 폴들을 제거하는 솔루션이다. 이 솔루션은 독립 방법 청구항에 따른 제어 방법 및 독립 장치 청구항에 따른 파워 제어기에 의해 달성된다.
본 발명은 전압 에러 신호에 의존하여 스위칭된 파워 스테이지의 스위칭을 제어하는 펄스드(pulsed) 제어 신호에 따라 입력 전압으로부터 출력 전압을 생성하도록 구성되는 스위칭된 파워 스테이지를 포함하는 파워 컨버터에 대한 제어 방법에 관한 것으로, 전압 에러 신호는 기준 전압과 출력 전압 사이의 차이다. 방법은 사이클릭 램프 신호(cyclic ramp signal)를 생성하는 단계, 및 사이클릭 램프 신호의 램프가 펄스 포지션을 제어하기 위해 전압 에러 신호와 교차하는(동일한) 경우 펄스드 제어 신호의 펄스를 트리거함으로써 펄스드 제어 신호를 생성하는 단계를 포함한다.
정상 상태에서, 즉, 일정한 전압 에러 신호가 존재하는 경우, 이에 따라 생성된 펄스드 제어 신호는 램프 신호의 사이클릭 특성으로 인한 일정한 주파수 PWM 신호를 리젬블(resemble)한다.
포지티브(positive) 방향으로 전압 에러 신호의 시프트가 발생하는 경우, 네거티브(negative) 슬로프를 갖는 램프는 정상 상태와 비교하여 더 일찍 교차된다. 따라서, 펄스는 정상 상태에서 트리거되는 펄스와 비교하여 더 일찍 트리거된다. 따라서, 펄스드 제어 신호는 정상 상태 펄스에 대해 위상에서 포워드 변환된(translated forward) 펄스를 갖는 일정한 주파수 PWM 신호를 리젬블한다. 펄스가 시간적으로 포워드 변환될 때, 대응하는 사이클에서의 차지 및 이에 따른 인덕터 전류는 증가된다.
네거티브 방향으로 전압 에러 신호의 시프트가 발생하는 경우, 네거티브 슬로프를 갖는 램프는 정상 상태와 비교하여 더 이후에 교차된다. 따라서, 펄스는 정상 상태에서 트리거되는 펄스와 비교하여 더 이후에 트리거된다. 따라서, 펄스드 제어 신호는 정상 상태 펄스에 대해 위상에서 백워드 변환된(translated backward) 펄스를 갖는 일정한 주파수 PWM 신호를 리젬블한다. 펄스가 시간적으로 백워드 변환될 때, 대응하는 사이클에서의 차지 및 이에 따른 인덕터 전류는 감소된다.
따라서, 제어 방법은 사이클에서 차지 및 이에 따른 인덕터 전류를 제어하기 위한 펄스 변환 기법을 제공한다. PWM 제어 신호의 듀티 사이클을 조정하는 보상에 기초하는 변조 기법에 반해, 공칭적으로(nominally) 변경되지 않은 펄스 폭의 펄스는 단지 시간적으로 변환된다.
펄스드 제어 신호의 펄스들이 단지 정상 상태와 비교하여 위상에서 포워드 또는 백워드 변환될 것이지만 안정성의 이유들로 인하여 중복되지 않을 것이므로, 펄스드 제어 신호의 펄스를 트리거하는 것은 램프가 전압 에러 신호와 이전에 교차한 경우 사이클릭 램프 신호의 램프를 폐기하는 것을 포함할 수 있다. 그렇지 않으면, 예를 들어, 에러 전압 신호가 램프가 이 레벨에 도달하기 전에 정상 상태 레벨로 리턴하고, 이에 따라, 원하지 않는 펄스의 중복을 초래하면, 전압 에러 신호와 이전에 교차한 램프는 또 다른 펄스를 트리거할 수 있다. 전압 에러 신호와 이전에 교차한 램프를 폐기함으로써, 과도 현상(transient)이 발생한 이후 인덕터 전류가 그것의 정상 상태 레벨로 리턴하고, 따라서, 안정적 제어를 제공하는 것이 보장될 수 있다.
이미 언급된 바와 같이, 단지 하나의 폴을 갖는 전달 함수는 고유하게 안정적이고, 따라서, 어떠한 보상도 요구하지 않는다. 따라서, 보상이 없도록 하기 위해, 3개의 폴들 중 2개는 제거될 필요가 있다. 0에서의 폴은 제어 신호, 즉, 에러 전압 신호를 2개의 경로들, 다이렉트 전류를 세팅하기 위한 슬로우 경로(slow path), 즉, 적분로(integral path) 및 과도 현상들에 대해 이용되는 패스트 경로(fast path)로 분할함으로써 중간에서 높은(mid to high) 주파수들에서 효과적으로 제거될 수 있다. 적분로의 이득이 주파수 내에서 감소하기 때문에, 높은 주파수들에 대해, 패스트 경로가 우세하고, 따라서, 폴을 제거한다.
따라서, 펄스드 제어 신호의 공칭 펄스 폭, 즉, CCM(continuous conduction mode)에 대한 펄스 폭은 전압 에러 신호의 슬로우 적분로를 이용함으로써 결정될 수 있다. 방법은 정상 상태 전압 에러 신호를 적분함으로써 펄스드 제어 신호의 펄스의 정상 상태 펄스 폭을 결정하는 단계를 포함할 수 있다. 따라서, 공칭 펄스 폭은 전압 에러의 제로 적분을 제공하도록 결정된다. 이 적분 프로세스는 잡음에 둔감하며, 큰 범위의 값들 및 플랜트 파라미터들 상에서 적분 값을 제공한다.
정상 상태 펄스 폭은 펄스드 제어 신호를 생성하기 전에 결정될 수 있다. 그 다음, 임의의 변환된 펄스들을 포함하는 펄스드 제어 신호의 공칭 펄스 폭은 이에 따라 결정된 정상 상태 펄스 폭으로 세팅될 수 있다.
종래의 PWM 제어에 있어서, 펄스 폭은 전압 에러의 함수로써 변조된다. 인덕터 전류는 정상 상태로부터의 펄스 폭 편차의 적분에 비례한다. 이것은 인덕터 또는 폴의 소스이다. 그것은 전류 모드 제어에 의해 제거될 수 있다.
대안적으로, 인덕터 전류는 위에서 설명된 바와 같이, 펄스 변환의 기법에 의해 전압 에러로 조정될 수 있다. 따라서, 전압 에러 신호의 패스트 경로에 따른 펄스드 제어 신호의 펄스의 포지션을 결정하는 것 및 전압 에러 신호의 슬로우 적분로에 따른 펄스드 제어 신호의 펄스 폭을 결정하는 것은 일정한 주파수를 제외한 전류 모드 히스테리시스(hysteretic)와 아주 유사하게 동작하는 보상 프리 제어 방법을 제공한다. 그것은, 전압 모드 제어와는 달리, 바운딩된 응답을 전압 에러로 제공한다. 따라서, 이 기법은 견고하고 안정적이다.
충분한 인덕터 전류가 전압 에러에서 더 큰 과도 현상들을 보상하기 위해 사이클에서 구축하게 하기 위해, 몇몇 펄스들은 사이클로 변환될 필요가 있을 수 있다. 이 이슈를 다루는 기법은 사이클릭 램프 신호의 다수의 램프들의 개념이다.
일반적으로, 사이클릭 램프 신호는 동일한 슬로프를 갖는 복수의 타임-시프트된(time-shifted) 전압 램프들을 생성함으로써 생성될 수 있고, 여기서, 동일한 레벨에서의 2개의 연속 전압 램프들 사이의 경과된 시간은 동일하다.
구체적으로, 사이클릭 램프 신호는 미리 정의된 수의 램프들이 사이클릭 램프 신호의 정상 상태 사이클 내에서의 시간의 임의의 인스턴스에 존재하도록 생성될 수 있다. 정상 상태 사이클은 정상 상태 전압 에러 신호에 대해 생성되는 동일한 레벨에서 펄스드 제어 신호의 2개의 연속 펄스들 사이의 경과된 시간으로서 정의된다. 시간의 임의의 인스턴스에 존재하는 각각의 추가 램프에 있어서, 대응하는 사이클에서의 차지는 단일 램프 경우와 비교하여 추가로 증가 또는 감소될 수 있다. 사이클에서의 차지를 증가시키는 것은 인덕터 전류의 증가를 초래한다.
전압 편차에 대해 정정하도록 요구되는 최대 인덕터 전류는 인덕터 리플 전류 IR의 배수의 증가에 관해 표현될 수 있다. 최대 인덕터 전류 Ishiftmax 및 리플 전류 IR의 증가로부터, 필요한 램프들의 수 N은
Figure pat00002
에 대해
Figure pat00003
또는
Figure pat00004
에 대해
Figure pat00005
로부터 결정될 수 있고, 여기서, d는 펄스드 제어 신호의 듀티 비(duty ratio)이다.
필요한 램들의 수 N은 모든 램프들의 슬로프를 동등하게 조정함으로써 쉽게 생성될 수 있다. 따라서, 사이클릭 램프 신호를 생성하는 것은 미리 정의된 수(N)의 램프들의 이 사이클릭 램프 신호의 정상 상태 사이클 내에서의 시간의 임의의 인스턴스에 존재하도록 사이클릭 램프 신호의 모든 램프들의 슬로프를 조정하는 것을 포함할 수 있다.
다수의 램프들이 생성되고, 부하 과도 현상이 발생하여, 시간의 이 인스턴스에서, 그것의 정상 상태 레벨로부터 일부 더 높은 레벨로의 전압 에러 신호의 순간적 시프트를 초래하는 경우, 몇몇 램프들이 교차될 수 있다. 높은 인덕터 전류가 구축하게 하기 위해, 몇몇 펄스들은 위상에서 포워드 변환될 필요가 있지만, 펄스들은 연속적으로, 즉, 시간 축 상에서 차례로 발생할 필요가 있다.
에러 전압 신호가 제 1 램프와 교차하는 경우, 펄스 제어 신호의 펄스가 트리거된다. 시간의 인스턴스에서, 이에 따라 트리거되는 펄스가 존재하는 경우, 또 다른 램프가 교차될 수 있다. 그 다음, 펄스의 듀레이션은 그것의 공칭 펄스 폭, 예를 들어, 정상 상태 펄스 폭만큼 연장될 필요가 있다. 시간의 인스턴스에서, 따라서 연장된 펄스가 존재하는 경우, 여전히 또 다른 램프가 교차될 수 있다. 그 다음, 연장된 펄스의 듀레이션은 공칭 펄스 폭, 즉, 정상 펄스 폭만큼 다시 연장될 필요가 있다.
따라서, 방법은 펄스드 제어 신호의 펄스가 존재하는 경우 시간의 인스턴스에서 전압 에러 신호와 교차하는 사이클릭 램프 신호의 각각의 추가 램프에 대한 펄스드 제어 신호의 펄스를 트리거하는 대신에, 공칭 펄스 폭만큼 펄스드 제어의 펄스의 듀레이션을 연장하는 단계를 포함할 수 있다.
전류에서의 정상 상태 시프트가 존재하면, 각각의 사이클은 차지의 증가 또는 감소를 필요로 한다. 이것은 펄스 포지션에서의 정상 상태 시프트를 초래할 것이다. 이 정상 상태 또는 심지어 준(quasi)-정상 상태 시프트는 검출될 수 있고, 펄스 폭은 변환을 오프셋하도록 위에서 설명된 바와 같이 일시적으로 증가 또는 감소되었다.
즉, 예를 들어, 펄스가 그것의 원래의 포지션에 대해 시간적으로 어드밴스된(advanced) 정상 상태 포지션을 가지면, 펄스는 정상 상태 펄스 포지션을 그것의 원래의 값으로 복원하기 위해 필요에 따라, 단일 사이클 또는 심지어 다수의 사이클들에 대해 증가될 수 있다.
따라서, 방법은 전류에서 정상 상태 또는 준-정상 상태 시프트를 검출하려고 시도하는 단계, 및 정상 상태 또는 준-정상 상태 시프트가 검출된 경우 정상 상태 또는 준-정상 상태 시프트로부터 발생하는 펄스 변환을 오프셋하도록 펄스 폭을 조정하는 단계를 더 포함할 수 있다.
게다가, 파워 컨버터는 CCM(continuous-conduction-mode)에서 또는 불연속 전도 모드에서 동작될 수 있다. (CCM)은 에너지 전달 인덕터에서의 전류가 결코 실질적으로 스위칭 사이클들 사이에서 0으로 진행하지 않지만, 그것은 포지티브로부터 네거티브 전류로 진행하는 제로 전류와 크로싱(cross)할 수 있음을 의미한다. DCM에서, 전류는 0으로 진행하며, 스위칭 사이클의 부분 동안 0으로 유지된다.
지금까지 설명된 제어 방법은 CCM을 다룬다. 그러나, 그것은 펄스드 제어의 공칭 펄스 폭을 추가로 조정하기 위해 차지 모드 제어의 방법에 의해 DCM으로 증대될 수 있다. 차지 모드 제어 시스템들에서, 제어 방법은 전압 에러의 함수로써 사이클당 차지를 조정한다. 차지 모드 제어는 전압 모드 제어에 비해 2만큼 시스템의 차수를 감소시킨다. 따라서, 단지 비례 이득 항만이 필요하다. 차지 Q는 전압 에러 ve에 비례하고, 비례식(proportionality)의 상수는 kp이다. 차지 제어 수식은:
Figure pat00006
에 의해 주어진다.
차지 Q는 펄스 폭의 제곱에 비례하고:
Figure pat00007
, 여기서, K는 상수이다. 따라서,
Figure pat00008
이다.
따라서, 펄스 폭의 제곱이 전압 에러에 의존하여 달라지도록 펄스드 제어 신호의 펄스 폭을 변경함으로써 차지가 증가 또는 감소될 수 있다. 이것은 사이클에서 전달될 차지가 전압 에러 및 펄스 폭의 제곱에 의존할 때의 차지 제어의 예측적 방법이다. 차지가 전달될 때 차지가 측정되고, 이 예측적 방법에 의해, 측정된 차지가 요구되는 값과 동일한 경우 펄스가 종료될 것인 전통적 차지 모드 제어에 반해, 전달될 차지는 시스템 파라미터들 및 프로그래밍된 펄스 폭에 의해 예측된다. 따라서, 어떠한 차지도 측정될 필요가 없고, 이 예측적 방법에 의해 예측된 바와 같이 펄스를 종료시키기 위한 선험적 판정을 제외한, 펄스를 종료시키는 것에 대한 어떠한 신속한 판정들도 수행될 필요가 없다.
구체적으로, 방법은 스위칭가능한 파워 스테이지의 캐패시턴스의 결과적 차지 Q가
Figure pat00009
에 의해 주어지도록 펄스드 제어 신호의 펄스 폭을 변경하는 단계를 포함할 수 있고, 여기서, Vin은 입력 전압이고, Vout는 출력 전압이고, L은 스위칭가능한 파워 스테이지의 인덕턴스이고, tp는 펄스드 제어 신호의 펄스 폭이다.
정상 펄스 폭 tss가 다르게 결정되는 경우, 방법은 스위칭가능한 파워 스테이지의 캐패시턴스의 추가 차지 Qd가
Figure pat00010
에 의해 주어지도록 추가 온-타임(on-time) td에 의해 정상 상태 펄스 폭 tss를 증대시킴으로써 펄스 제어 신호의 펄스 폭을 변경하는 단계를 포함할 수 있다.
도 1에 도시된 바와 같은 벅 유도 컨버터들에서, 주요한 효과는 그것이 CCM으로부터 DCM으로 변경되는 경우, 그것이 하나의 제어 법으로부터 또 다른 제어 법으로 진행한다는 것이다. 부스트 및 벅-부스트 유도 시스템들에서, CCM에 RHP(right-half-plane) 제로가 존재하고, 이는 DCM에는 존재하지 않는다. 이것은 양호한 동적 응답에 의해 이러한 컨버터들을 안정화시키는 것이 훨씬 더 어렵게 한다.
이에 따라 DCM 조정이 전형적으로 CCM과 상이한 보상을 요구할 때, 불연속으로부터 연속 전도 모드로의 변환은 보상에서의 급속한 제어 변화를 요구한다. 위에서 설명된 제안된 방법이 보상 프리일 때, 그것은 이 문제를 완화시킨다.
본 발명은 입력 전압으로부터 출력 전압을 생성하도록 구성되는 스위칭된 파워 스테이지 및 전압 에러 신호에 의존하여 스위칭된 파워 스테이지를 스위칭하기 위한 펄스드 제어 신호를 생성하도록 구성되는 제어기를 포함하는 파워 컨버터에 추가로 관련된다. 전압 에러 신호는 기준 전압과 출력 전압 사이의 차이다. 제어기는 사이클릭 램프 신호를 생성하도록 구성된다. 제어기는 사이클릭 램프 신호의 램프가 펄스 포지션을 제어하기 위해 전압 에러 신호와 교차하는(동일한) 경우, 펄스드 제어 신호의 펄스를 트리거함으로써 펄스드 제어 신호를 생성하도록 추가로 구성된다.
첨부한 도면들에 대한 참조가 이루어질 것이다.
도 1은 종래 기술의 스위칭 벅 컨버터를 도시한다.
도 2는 종래 기술의 전압 모드 제어에서 동작되는 스위칭가능한 파워 스테이지의 인덕터 전류 및 PWM 스위칭 신호를 도시하는 도면을 도시한다.
도 3은 펄스 변환 차지 제어의 보상 프리 방법에서 동작되는 스위칭가능한 파워 스테이지의 인덕터 전류 및 PWM(pulse width modulation) 스위칭 신호를 도시하는 도면을 도시한다.
도 4는 CCM 펄스 변환 변조에서 동작되는 스위칭가능한 파워 스테이지의 인덕터 전류 및 펄스드 제어 신호를 도시하는 도면을 도시한다.
도 5는 CCM 및 DCM 펄스 변환 변조에 의해 펄스드 제어 신호를 생성하도록 구성되는 제어기의 블록도를 도시한다.
도 6은 정상 상태 펄스 포지션 변조에 대한 램프 신호, 펄스드 제어 신호 및 인덕터 전류를 도시하는 도면을 도시한다.
도 7은 단일 램프 펄스 포지션 변조에 대한 램프 신호, 펄스드 제어 신호 및 인덕터 전류를 도시하는 도면을 도시한다.
도 8은 2개의 램프 펄스 포지션 변조에 대한 램프 신호, 펄스드 제어 신호 및 인덕터 전류를 도시하는 도면을 도시한다.
도 9는 3개의 램프 펄스 포지션 변조에 대한 램프 신호, 펄스드 제어 신호 및 인덕터 전류를 도시하는 도면을 도시한다.
도 10은 4개의 램프 펄스 포지션 변조에 대한 램프 신호, 펄스드 제어 신호 및 인덕터 전류를 도시하는 도면을 도시한다.
도 11은 5개의 램프 펄스 포지션 변조에 대한 램프 신호, 펄스드 제어 신호 및 인덕터 전류를 도시하는 도면을 도시한다.
도 12는 6개의 램프 펄스 포지션 변조에 대한 램프 신호, 펄스드 제어 신호 및 인덕터 전류를 도시하는 도면을 도시한다.
도 13은 부하 과도 현상에 대한 인덕터 전류를 도시하는 도면을 도시한다.
도 14는 램프들의 수에 대해 비교적으로 인덕터 전류를 도시하는 도면을 도시한다.
도 15는 DCM에서 동작되는 스위칭가능한 파워 스테이지의 인덕터 전류 및 펄스드 제어 신호를 도시하는 도면을 도시한다.
도 16은 미리 결정된 정상 상태 듀티 사이클을 갖는 DCM에서 동작되는 스위칭가능한 파워 스테이지의 인덕터 전류 및 펄스드 제어 신호를 도시하는 도면을 도시한다.
도 1에 도시된 바와 같은 파워 컨버터는 차지 제어의 보상 프리 방법에서 동작된다. 제어기(16)는 스위칭가능한 파워 스테이지를 스위칭하기 위한 PWM 제어 신호를 생성하고, 여기서, 펄스드 제어 신호는 하이-사이드 FET(12)로 포워딩되고, 제어 신호의 보수(complement)는 로우 사이드 FET(13)로 포워딩된다. 제어기(16)는 정상 상태에 대해 도 3의 (a)에 도시된 바와 같은 일정한 주파수 PWM 제어 신호를 리젬블하는 펄스드 제어 신호를 생성한다.
부하 과도 현상이 발생하는 경우, 제어기는 도 3의 (b) 및 도 3의 (c)에 도시된 바와 같은 정상 상태 펄스(31)와 비교하여 위상에서 변환되는 펄스(32, 33)를 갖는 일정한 주파수 PWM 제어 신호를 리젬블하는 펄스드 제어 신호를 생성한다. 수직 점선들은 사이클의 경계를 표시한다.
사이클에서의 차지를 증가시키기 위해, 제어기(16)는 도 3의 (b)에 도시된 바와 같이 펄스(32)를 어드밴스한다(advance). 점선은 시간적으로 포워드 변환된 펄스에 대한 인덕터 전류를 표시하는 실선과 비교하여 일정한 주파수 제어 신호에 대한 인덕터 전류를 표시한다.
사이클에서의 차지를 감소시키기 위해, 제어기(16)는 도 3의 (c)에 도시된 바와 같은 펄스(33)를 지연시킨다. 점선은 시간적으로 백워드 변환된 펄스에 대한 인덕터 전류를 표시하는 실선과 비교하여 일정한 주파수 제어 신호에 대한 인덕터 전류를 표시한다. 점선 및 실선에 의해 바운딩된 영역은 사이클에서의 차지의 변화에 비례한다.
도 4는 도 4의 (a)에 도시된 바와 같은 정상 상태와 도 (4)에 도시된 바와 같은 부하 과도 현상 사이의 비교를 도시한다. 정상 상태 펄스 폭 tss를 갖는 펄스는 수직 점선들에 의해 표시된 사이클에서의 차지를 증가시키기 위해 td만큼 어드밴스된다. 이것은 다음의 수식:
Figure pat00011
에 의해 주어진 바와 같은 인덕터 전류의 증가
Figure pat00012
를 초래하고, 여기서, Vout는 출력 전압이고, L은 인덕터의 인덕턴스이다.
펄스드 제어 신호를 결정하기 위한 제어기(51)의 블록도가 도 5에 도시된다. 펄스드 제어 신호의 각각의 펄스는 그것의 펄스 포지션 및 펄스 폭에 의해 정의된다. 펄스 포지션 제어 블록(52)은 펄스 포지션을 결정하며, 그것을 펄스 생성기(54)로 전달한다. 펄스 폭 제어 블록(53)은 공칭 펄스 폭을 결정하며, 그것을 펄스 생성기(54)로 전달한다. 펄스 생성기(54)는 펄스 포지션에 기초하여 그리고 공칭 펄스 폭에 기초하여 펄스드 제어 신호를 생성한다.
에러 증폭기(510)에 의해 생성된 전압 에러는 CCM에 대한 적분기(55) 및 필터(59)를 포함하는 슬로우 제어 경로에서 정상 상태 펄스 폭을 결정하도록 프로세싱되며, 또한, DCM에 대한 DCM 펄스 폭 제어 블록(58) 및 필터(59)를 포함하는 패스트 제어 경로에서 프로세싱된다.
필터(59)는 전압 에러 신호 Ve를, 정상 상태 펄스 폭 tss를 결정하기 위해 적분기(55)에 의해 적분되는 정상 상태 부분 Ve,ss로, 그리고 DCM에 대한 총 펄스 폭을 결정하기 위해 정상 상태 펄스 폭 tss에 추가되는 추가 온 타임 td를 생성하기 위해 DCM 펄스 폭 제어 블록(58)에 의해 프로세싱되는 동적 부분 Ve,d로 분할한다. 전압 에러 신호 Ve를 정상 부분 Ve,ss로 그리고 동적 부분 Ve,d로 분할하는 것은 전압 모드 제어의 경우 존재할 것인 0에서 폴을 제거한다. 정상 상태 펄스 폭이 슬로우 경로에 의해 세팅될 때, 작은 신호 제어는 단순한 선형 제어가 된다.
램프 생성기(56) 및 에러 증폭기(510)의 출력에 연결된 펄스 포지션 제어 블록(52)은 도 6 - 도 14와 관련하여 추가로 설명될 펄스 포지션을 결정하기 위해 전압 에러 신호 Ve를 프로세싱한다.
도 6은 정상 상태 펄스 포지션 변조를 나타낸다. 도 6(상위)은 정상 전압 에러 Verr = Vss, 및 동일한 슬로프를 갖는 복수의 타임-시프트된 전압 램프들을 포함하는, 램프 생성기(56)(도 5)에 의해 생성되는 사이클릭 램프 신호를 도시하고, 여기서, 동일한 레벨, 예를 들어, 정상 전압 에러의 레벨에서의 2개의 연속 전압 램프들 사이의 경과된 시간은 동일하다. 펄스 포지션 제어 블록(52)(도 5)은 사이클릭 램프 신호의 램프가 수직 점선들에 의해 표시된 바와 같이 전압 에러 신호와 교차하는(동일한) 경우 펄스드 제어 신호의 펄스를 트리거함으로써 도 6(중간)에 도시된 바와 같은 펄스드 제어 신호의 펄스 포지션을 결정한다. 펄스드 제어 신호의 공칭 펄스 폭은 적분기(55)(도 5)에 의해 결정된 정상 상태 펄스 폭이다. 도 6(하위)은 리플을 갖는 정상 상태 전류인 결과적 인덕터 전류를 도시한다.
도 7 - 도 12는 정상 상태 사이클당 미리 정의된 수의 램프들을 갖는 사이클릭 램프 신호에 대한 펄스 변환 변조를 나타낸다. 도 7 - 도 12(상위)는 정상 전압 에러 및 사이클릭 램프 신호를 도시한다. 수직 점선들은 도 7 - 도 12(중간)에 도시된 바와 같은 정상 상태(점선) 펄스가 언제 트리거될 것인지를 표시하고, 2개의 연속 수직 선들은 (정상 상태) 사이클의 경계들을 표현한다. 도 7 - 도 12(상위)는 부하 과도 현상에 대한 (굵은 선의) 전압 에러 신호를 도시하고, 도 7 - 도 12(중간)는 (점선의) 정상 상태 펄스드 제어 신호와 비교하여 결과적 (실선의) 펄스드 제어 신호를 도시한다. 도 7 - 도 12(하위)는 (점선의) 정상 상태 인덕터 전류와 비교하여 결과적 동적(실선의) 인덕터 전류를 도시한다.
도 7은 정상 상태 사이클당 하나의 램프를 갖는 사이클릭 램프 신호에 대한 펄스 변환 변조를 나타낸다. 램프(71)는 펄스(77)를 트리거한다. 램프(72)는 펄스(78)를 트리거한다. 그 다음, 전압 에러에서의 시프트 업이 발생한다. 램프(73)는 펄스(79)를 트리거한다. 램프(73)가 정상 상태 펄스(710)를 트리거할 것인 정상 상태와 비교하여, 램프(73)가 정상 상태 전압 에러와 비교하여 더 일찍 전압 에러와 교차할 때 정상 상태 펄스(710)가 펄스(79)의 포지션으로 시간적으로 포워드 변환된다는 것이 관측될 수 있다. 이것은 정상 상태 인덕터 전류로부터 동적 인덕터 전류로 인덕터 전류를 증가시킨다. 동일한 것은 램프(74)가 정상 상태 전압 에러와 비교하여 더 일찍 전압 에러와 교차할 때 펄스(711)의 포지션으로 시간적으로 포워드 변환되는 정상 상태 펄스(712)에 적용된다. 그 다음, 전압 에러에서의 시프트 다운이 발생한다. 펄스들이 단지 시간적으로 변환될 때, 그것은 램프들(74 및 75)에 의해 바운딩된 사이클에 대해 관측될 수 있을 때 인덕터 전류가 그것의 정상 상태 레벨로 리턴하게 한다. 전압 에러가 그것의 정상 상태 레벨로 리턴할 때, 램프(75)에 의해 트리거되는 펄스(713) 및 램프(76)에 의해 트리거되는 펄스(714)는 그들의 정상 상태 대응물들(counterparts)에 대응한다.
정상 상태 펄스가 선행하는 정상 상태 사이클의 제 2 하프(half)로 시간적으로 포워드 변환될 수 있다는 것이 관측될 수 있다. 따라서, 사이클당 단일 램프를 갖는 램프 신호는 여분 펄스가 사이클의 제 2 부분에서 시작하게 한다. 전류의 최대 변화는
Figure pat00013
이고, 여기서, d는 공칭 듀티 비이다.
도 8은 정상 상태 사이클당 2개의 램프들을 갖는 사이클릭 램프 신호에 대한 펄스 변환 변조를 나타낸다. 램프(81)는 펄스(87)를 트리거한다. 램프(82)는 펄스(88)를 트리거한다. 그러나, 시간의 이 인스턴스에서, 전압 에러에서의 과도 현상이 발생하고, 시간의 동일한 인스턴스에서, 램프(83)는 또 다른 펄스를 트리거할 것이다. 펄스(88)가 이미 존재하므로, 시간의 이 인스턴스에서 또 다른 펄스를 트리거하는 대신에, 펄스(88)의 듀레이션은 단지 공칭 펄스 폭, 즉, 정상 상태 펄스 폭만큼 연장된다. 따라서, 펄스(88)의 결과적 펄스 폭은 정상 상태 펄스 폭의 2배이다. 따라서, 펄스(89)의 포지션에서의 정상 상태 펄스(펄스(89)에 의해 오버랩되므로 도시되지 않음)는 램프들(82 및 83)에 의해 바운딩된 정상 상태 사이클의 제 1 하프로 포워드 변환된다. 램프(84)는 펄스(89)를 트리거한다. 따라서, 펄스(810)의 포지션에서의 정상 상태 펄스(펄스(810)에 의해 오버랩되므로 도시되지 않음)는 펄스(89)의 포지션으로 포워드 변환된다.
그 다음, 램프(85)는 펄스(810)를 트리거한다. 따라서, 정상 펄스(811)는 펄스(810)의 포지션으로 시간적으로 포워드 변환된다. 그 다음, 에러 전압은 그것의 정상 상태 레벨로 리턴한다. 램프(85)가 정상 상태 레벨에서 다시 에러 전압과 교차함에도 불구하고, 그것은 또 다른 펄스를 트리거하지 않는다. 램프(85)가 펄스, 즉, 펄스(810)를 이미 트리거하였으므로, 램프는 그때부터 폐기된다. 그렇지 않으면, 그것은 인덕터 전류가 그것의 정상 상태 레벨로 리턴하는 것을 방지할 것이므로, 그것은 원하지 않는 정상 펄스(811)의 포지션에서 펄스를 트리거할 것이다. 도 7에 도시된 바와 같은 단일 램프 방법과 비교하여, 결과적 동적 인덕터 전류가 더 높은 레벨들에 도달한다는 것이 관측될 수 있다. 전압 에러 리턴들이 그것의 정상 상태 레벨로 리턴하였으므로, 램프(86)에 의해 트리거되는 펄스(812)는 그것의 정상 상태 대응물에 대응한다.
정상 상태 펄스가 선행하는 정상 상태 사이클의 제 1 하프로 시간적으로 포워드 변환될 수 있다는 것이 관측될 수 있다. 따라서, 사이클당 2개의 램프들을 갖는 램프 신호는 여분 펄스가 사이클에서의 어디에서든 시작하게 한다. 전류의 최대 변화는
Figure pat00014
이고, 여기서, d는 공칭 듀티 비이다.
도 9는 정상 상태 사이클당 3개의 램프들을 갖는 사이클릭 램프 신호에 대한 펄스 변환 변조를 나타낸다. 램프(91)는 펄스(97)를 트리거한다. 램프(92)는 펄스(98)를 트리거한다. 그러나, 시간의 이 인스턴스에서, 전압 에러에서의 과도 현상이 발생하고, 시간의 동일한 인스턴스에서, 램프(93)는 또 다른 펄스를 트리거할 것이다. 펄스(98)가 이미 존재하므로, 시간의 이 인스턴스에서 또 다른 펄스를 트리거하는 대신에, 펄스(88)의 듀레이션은 단지 공칭 펄스 폭, 즉, 정상 상태 펄스 폭만큼 연장된다. 따라서, 펄스(98)의 결과적 펄스 폭은 이제, 정상 상태 펄스 폭의 2배이다. 따라서 연장된 펄스(98)가 여전히 존재하는 인스턴스에서, 램프(94)는 전압 에러와 교차한다. 시간의 이 인스턴스에서 또 다른 펄스를 트리거하는 대신에, 연장된 펄스(98)는 다시 연장되어서, 펄스(98)의 총 펄스 폭은 공칭 펄스 폭, 즉, 정상 상태 펄스 폭의 3배가 된다.
따라서, 정상 펄스들(99 및 911)은 펄스(98)를 따라서 램프들(92 및 93)에 의해 바운딩된 정상 사이클로 생성하기 위해 시간적으로 포워드 변환된다. 따라서, 사이클당 3개의 램프들을 갖는 램프 신호는 사이클에서의 어디에서든 여분 펄스를 그리고 사이클의 제 2 하프에서 여분 펄스를 허용한다. 인덕터 전류는 2개의 램프들에 대한 시나리오를 도시하는 도 8과 비교하여 훨씬 더 높은 레벨들에 도달할 수 있다.
램프(95)는 펄스(910)의 포지션으로 시간적으로 포워드 변환되는 정상 상태 펄스(912)에 대응하는 펄스(910)를 트리거한다. 그 다음, 에러 전압은 그것의 정상 상태 레벨로 리턴한다. 램프(95)가 정상 상태 레벨에서 다시 에러 전압과 교차함에도 불구하고, 그것은 또 다른 펄스를 트리거하지 않는다. 램프(95)가 이미 펄스, 즉, 펄스(910)를 트리거하였으므로, 램프는 제어 방법의 안정성을 보장하기 위해 그때부터 폐기된다. 전압 에러 신호가 그것의 정상 상태 레벨로 리턴하였으므로, 램프(96)에 의해 트리거되는 펄스(913)는 그것의 정상 상태 대응물에 대응한다.
도 10은 정상 상태 사이클당 4개의 램프들을 갖는 사이클릭 램프 신호에 대한 펄스 변환 변조를 나타낸다. 램프(101)는 펄스(107)를 트리거한다. 램프(102)는 펄스(108)를 트리거한다. 그러나, 시간의 이 인스턴스에서, 전압 에러에서의 과도 현상이 발생하고, 시간의 동일한 인스턴스에서, 램프(103) 및 램프(104)는 각각 또 다른 펄스를 트리거할 것이다. 펄스(108)가 이미 존재하므로, 시간의 이 인스턴스에서 2개의 다른 펄스들을 트리거하는 대신에, 펄스(108)의 듀레이션은 단지 공칭 펄스 폭의 2배, 즉, 정상 상태 펄스 폭의 2배만큼 연장된다. 따라서, 펄스(108)의 결과적 펄스 폭은 이제, 정상 상태 펄스 폭의 3배이다.
따라서, 펄스(109 및 110)의 포지션들에서의 정상 상태 펄스들(펄스들(109 및 110)에 의해 오버랩되므로 도시되지 않음)은 펄스(108)의 포지션으로, 따라서, 램프들(102 및 103)에 의해 바운딩된 정상 사이클로 포워드 변환된다. 따라서, 사이클당 4개의 램프들을 갖는 램프 신호는 사이클에서의 어디에서든 2개의 여분 펄스들을 허용한다. 인덕터 전류는 3개의 램프들에 대한 시나리오를 도시하는 도 9와 비교하여 훨씬 더 높은 레벨들에 도달할 수 있다.
램프(104)는 펄스(109)의 포지션으로 시간적으로 포워드 변환되는 정상 상태 펄스(111)에 대응하는 펄스(109)를 트리거한다. 램프(105)는 펄스(109)의 포지션으로 시간적으로 포워드 변환되는 정상 상태 펄스(1011)에 대응하는 펄스(109)를 트리거한다. 램프(106)는 펄스(1010)의 포지션으로 시간적으로 포워드 변환되는 정상 상태 펄스(1012)에 대응하는 펄스(1010)를 트리거한다. 그 다음, 에러 전압 신호는 그것의 정상 상태 레벨로 리턴한다. 램프(105)가 정상 상태 레벨에서 다시 에러 전압 신호와 교차함에도 불구하고, 그것은 또 다른 펄스를 트리거하지 않는다. 램프(105)가 펄스(108)의 펄스 폭을 연장하기 위해 전압 에러 신호와 이전에 교차하였으므로, 램프는 제어 방법의 안정성을 보장하기 위해 그때부터 폐기된다. 램프(106)가 정상 상태 레벨에서 다시 에러 전압과 교차함에도 불구하고, 그것은 또 다른 펄스를 트리거하지 않는다. 램프(106)가 이미 펄스, 즉, 펄스(1010)를 트리거하였으므로, 램프는 또한, 제어 방법의 안정성을 보장하기 위해 그때부터 폐기된다.
도 11은 정상 상태 사이클당 5개의 램프들을 갖는 사이클릭 램프 신호에 대한 펄스 변환 변조를 나타낸다. 램프(111)는 펄스(119)를 트리거한다. 램프(112)는 펄스(1110)를 트리거한다. 그러나, 시간의 이 인스턴스에서, 전압 에러에서의 과도 현상이 발생하고, 시간의 동일한 인스턴스에서, 램프(113) 및 램프(114)는 각각 또 다른 펄스를 트리거할 것이다. 펄스(1110)가 이미 존재하므로, 시간의 이 인스턴스에서 2개의 다른 펄스들을 트리거하는 대신에, 펄스(1110)의 듀레이션은 단지 공칭 펄스 폭의 2배, 즉, 정상 상태 펄스 폭의 2배만큼 연장된다. 따라서, 펄스(1110)의 결과적 펄스 폭은 이제, 정상 상태 펄스 폭의 3배이다. 그러나, 따라서 연장된 펄스(1110)가 여전히 존재하는 시간의 인스턴스에서, 램프(114)는 전압 에러 신호와 교차한다. 이것은 공칭 펄스 폭, 즉, 정상 펄스 폭에 의해 펄스(1110)의 펄스 폭의 또 다른 연장을 초래한다. 결국, 펄스(1110)의 펄스 폭은 정상 상태 펄스 폭의 4배이다.
따라서, 정상 상태 펄스들(1111, 1113 및 1114)은 펄스(1110)의 포지션으로, 따라서, 램프들(112 및 113)에 의해 바운딩된 정상 사이클로 포워드 변환된다. 따라서, 사이클당 4개의 램프들을 갖는 램프 신호는 사이클에서의 어디에서든 2개의 여분 펄스들 플러스 사이클의 제 2 하프에서의 여분 펄스를 허용한다. 인덕터 전류는 4개의 램프들에 대한 시나리오를 도시하는 도 10과 비교하여 훨씬 더 높은 레벨들에 도달할 수 있다.
램프(104)는 펄스(109)의 포지션으로 시간적으로 포워드 변환되는 정상 상태 펄스(111)에 대응하는 펄스(109)를 트리거한다. 램프(116)는 펄스(1112)의 포지션으로 시간적으로 포워드 변환되는 정상 상태 펄스(1115)에 대응하는 펄스(1112)를 트리거한다. 그 다음, 에러 전압 신호는 그것의 정상 상태 레벨로 리턴한다. 램프(115) 및 램프(116)가 정상 상태 레벨에서 다시 에러 전압 신호와 교차함에도 불구하고, 이들은 각각 또 다른 펄스를 트리거하지 않는다. 램프들(115 및 116)이 전압 에러 신호를 이전에 교차하였으므로, 이 램프들은 제어 방법의 안정성을 보장하기 위해 그때부터 폐기된다. 전압 에러 신호가 그것의 정상 상태 레벨로 리턴하였으므로, 램프(117)에 의해 트리거되는 펄스(1116) 및 램프(118)에 의해 트리거되는 펄스(1117)는 그들의 정상 상태 대응물들에 대응한다.
도 12는 정상 상태 사이클당 6개의 램프들을 갖는 사이클릭 램프 신호에 대한 펄스 변환 변조를 나타낸다. 램프(121)는 펄스(129)를 트리거한다. 램프(122)는 펄스(1210)를 트리거한다. 그러나, 시간의 이 인스턴스에서, 전압 에러에서의 과도 현상이 발생하고, 시간의 동일한 인스턴스에서, 램프(123, 124 및 125)는 각각 또 다른 펄스를 트리거할 것이다. 펄스(1210)가 이미 존재하므로, 시간의 이 인스턴스에서 3개의 다른 펄스들을 트리거하는 대신에, 펄스(1210)의 듀레이션은 단지 공칭 펄스 폭의 3배, 즉, 정상 상태 펄스 폭의 3배만큼 연장된다. 따라서, 펄스(1210)의 결과적 펄스 폭은 이제, 정상 상태 펄스 폭의 4배이다. 그러나, 따라서 연장된 펄스(1210)가 여전히 존재하는 시간의 인스턴스에서, 램프(126)는 전압 에러 신호와 교차한다. 이것은 공칭 펄스 폭, 즉, 정상 펄스 폭만큼 펄스(1210)의 펄스 폭의 또 다른 연장을 초래한다. 결국, 펄스(1210)의 펄스 폭은 정상 상태 펄스 폭의 5배이다.
따라서, 정상 상태 펄스(1211), 즉, 펄스(1212)의 포지션에서의 정상 상태 펄스(그것이 펄스(1212)에 의해 오버랩되기 때문에 도시되지 않음), 및 정상 상태 펄스들(1213 및 1214)은 펄스(1210)의 포지션으로, 이에 따라 램프들(122 및 123)에 의해 바운딩된 정상 사이클로 포워드 변환된다. 따라서, 사이클당 5개의 램프들을 갖는 램프 신호는 사이클에서의 어디에서든 3개의 여분 펄스들을 허용한다. 인덕터 전류는 5개의 램프들에 대한 시나리오를 도시하는 도 11과 비교하여 훨씬 더 높은 레벨들에 도달할 수 있다.
램프(127)는 펄스(1212)의 포지션으로 시간적으로 포워드 변환되는 정상 상태 펄스(1215)에 대응하는 펄스(1212)를 트리거한다. 그 다음, 에러 전압 신호는 그것의 정상 상태 레벨로 리턴한다. 램프들(125, 126 및 127)이 정상 상태 레벨에서 다시 에러 전압 신호와 교차함에도 불구하고, 이들은 각각 또 다른 펄스를 트리거하지 않는다. 램프들(125, 126 및 127)이 전압 에러 신호와 이전에 교차하였으므로, 이 램프들은 제어 방법의 안정성을 보장하기 위해 그때부터 폐기된다. 전압 에러 신호가 그것의 정상 상태 레벨로 리턴하였으므로, 램프(128)에 의해 트리거되는 펄스(1216)는 그것의 정상 상태 대응물에 대응한다.
도 6 - 도 12에서의 램프들의 슬로프와 비교하는 경우, 정상 상태 사이클 내에서의 시간의 임의의 인스턴스에서의 증가하는 수의 램프들이 이에 따라 슬로프를 감소시킴으로써 생성될 수 있다는 것이 관측될 수 있다.
도 13은
Figure pat00015
,에 의해 주어지는 최소 레이턴시 시스템에 대한 최소 시간에서 전압 편차를 정정하도록 요구되는 최대 전류를 도시하고, 여기서, Is는 공급 전류이다. 예를 들어, 입력 전압이 12 볼트이고, 출력 전압이 1 볼트이며, 리플 전류 IR이 최대 부하(공급) 전류의 30%이면, 50% 부하 단계는 리플 전류의 2.15배인 피크 인덕터 전류를 요구할 것이다.
도 14는 램프들의 수에 의존하여 도달될 수 있는 인덕터 전류의 비교를 도시하고, 여기서, 다음의 문자 S라는 정수는 사이클릭 램프 신호의 사이클당 램프들의 수를 표시한다. 리플 전류 IR의 배수들에 관하여 그것의 정상 상태 레벨 Ishiftmax로부터의 인덕터 전류에서의 최대 시프트로부터, 전압 편차에 대해 정정하기 위해 요구되는 최대 인덕터 전류에 도달하는데 필요한 램프들의 수 N이
Figure pat00016
에 대해
Figure pat00017
또는
Figure pat00018
에 대해
Figure pat00019
로부터 결정될 수 있고, 여기서, d는 펄스드 제어 신호의 듀티 비이다.
이제, 도 5를 참조하면, 제어기는 펄스 포지션 제어 블록(52)과 펄스 폭 제어 블록(53) 사이에 배열되는 펄스 포지션 뉴트럴라이저(neutralizer)(57)를 포함한다는 것이 관측될 수 있다. 이제, 도 4를 참조하면, 전압 에러에서의 정상 상태 시프트가
Figure pat00020
에 의해 주어지는 각각의 펄스에 대한 전류 td에서 정상 시프트를 초래한다는 것이 관측될 수 있다. 펄스 포지션 뉴트럴라이저(57)는 전류에서 임의의 정상 상태 시프트들을 검출하려고 시도하고,
Figure pat00021
에 따라 정상 상태 펄스 폭 tss를 증가시킴으로써 이 정상 상태 시프트들을 뉴트럴라이징하며(neutralize), 여기서, k는 상수이다.
이미 지정하였으므로, 파워 컨버터는 CCM에서 또는 DCM에서 동작될 수 있다. CCM은 에너지 전달 인덕터에서의 전류가 결코 실질적으로 스위칭 사이클들 사이에서 0으로 진행하지 않지만, 그것은 포지티브로부터 네거티브 전류로 또는 네거티브로부터 포지티브 전류로 변환하는 동안 제로를 일시적으로 통과할 수 있음을 의미한다. DCM에서, 전류는 스위칭 사이클의 실질적 부분 동안 0으로 진행한다.
도 15 및 도 16은 DCM 펄스 폭 제어 블록의 동작을 나타낸다. CCM에서, 공칭 펄스 폭은 전류에서의 임의의 정상 상태 시프트들에 대해 정정하기 위해 시간이 지남에 따라 천천히 조정될 수 있는 정상 펄스 폭이다. DCM에서, 펄스 폭은 사이클에서의 차지를 증가 또는 감소시키기 위해 동적으로 조정된다.
차지 모드 제어의 예측적 방법에 따라, DCM 펄스 폭 제어 블록(58)(도 5)은 사이클에서의 결과적 차지 Q가
Figure pat00022
에 의해 주어지도록 펄스드 제어 신호의 펄스 폭을 변경하고, 여기서, 펄스드 제어 신호 대 결과적 인덕터 전류의 총 펄스 폭 tp은 도 14에 도시된다.
적분기(55)(도 5)가 정상 펄스 폭 tss를 결정할 때, DCM 펄스 폭 제어 블록(58)(도 5)은
Figure pat00023
에 의해 주어지는 바와 같은 사이클에서의 추가 차지 Qd가 발생하도록 정상 상태 펄스 폭 tss를 증대시키기 위해 도 16의 점선 펄스에 의해 표시되는 바와 같이 단지 추가 온-타임 td를 결정할 필요가 있다.
인덕터 전류에 대한 효과는 또한 도 16에 도시된다. 사이클에서의 차지는 인덕터 전류의 점선 및 실선에 의해 바운딩된 영역에 비례하는 정도까지 증가한다는 것이 관측될 수 있다.
DCM에서, 방법은, 어떠한 보상도 필요하지 않을 때, 보상하는데 그 외에 필요한 시간 및 노력을 감소시킨다. 따라서, 방법은 DCM으로부터 CCM으로의 변환을 구체적으로 개선하고, 따라서, 더 견고한 파워 컨버터를 초래한다.
이제, 도 5를 다시 참조하면, 제어기의 기본 아키텍처는 에러 증폭기(510)의 출력에 연결된 신속한 아날로그 투 디지털 컨버터를 요구하는 완전한 디지털 방식일 수 있다. 대안적으로, 기본 아키텍처는 에러 증폭기(510)의 출력에 연결된 단지 느린 아날로그 투 디지털 컨버터를 요구하는 믹싱된 신호로 구현될 수 있다. 구체적으로, 펄스 포지션 제어 블록(52) 및 DCM 펄스 폭 제어 블록(58)은 아날로그로 구현될 수 있다.
그러나, 아날로그/디지털 경계는 성능, 비용 등을 최적화하기 위해 임의로 도시될 수 있다.

Claims (15)

  1. 전압 에러 신호에 의존하여 스위칭된 파워 스테이지의 스위칭을 제어하는 펄스드(pulsed) 제어 신호에 따라 입력 전압으로부터 출력 전압을 생성하도록 구성되는 스위칭된 파워 스테이지를 포함하는 파워 컨버터에 대한 제어 방법 － 상기 전압 에러 신호는 기준 전압과 상기 출력 전압 사이의 차임 － 으로서,
    사이클릭 램프 신호(cyclic ramp signal)를 생성하는 단계; 및
    상기 사이클릭 램프 신호의 램프가 펄스 포지션을 제어하기 위해 상기 전압 에러 신호와 교차하는 경우 상기 펄스드 제어 신호의 펄스를 트리거함으로써 상기 펄스드 제어 신호를 생성하는 단계를 포함하는,
    파워 컨버터에 대한 제어 방법.
  2. 제 1 항에 있어서,
    상기 펄스드 제어 신호의 펄스를 트리거하는 것은, 상기 램프가 상기 전압 에러 신호와 이전에(formerly) 교차한 경우 상기 사이클릭 램프 신호의 램프(ramp)를 폐기하는 것을 포함하는,
    파워 컨버터에 대한 제어 방법.
  3. 제 1 항에 있어서,
    정상 상태(steady state) 전압 에러 신호를 적분함으로써 상기 펄스드 제어 신호의 펄스의 정상 상태 펄스 폭을 결정하는 단계를 포함하는,
    파워 컨버터에 대한 제어 방법.
  4. 제 3 항에 있어서,
    정상 펄스 폭을 결정하는 것은,
    상기 펄스드 제어 신호를 생성하기 전에 상기 정상 상태 펄스 폭을 결정하는 것, 및
    상기 펄스드 제어 신호의 공칭 펄스 폭을 상기 정상 상태 펄스 폭으로 세팅하는 것을 포함하는,
    파워 컨버터에 대한 제어 방법.
  5. 제 1 항에 있어서,
    상기 사이클릭 램프 신호를 생성하는 단계는 동일한 슬로프를 갖는 복수의 타임-시프트된(time-shifted) 전압 램프들을 생성하는 단계를 포함하고,
    상기 동일한 레벨에서 2개의 연속 전압 램프들 사이의 경과된 시간은 동일한,
    파워 컨버터에 대한 제어 방법.
  6. 제 1 항에 있어서,
    상기 사이클릭 램프 신호를 생성하는 단계는 미리 정의된 수의 램프들이 상기 사이클릭 램프 신호의 정상 상태 사이클 내에서의 시간의 임의의 인스턴스에서 존재하도록 상기 사이클릭 램프 신호를 생성하는 단계를 포함하고,
    상기 정상 상태 사이클은 정상 상태 전압 에러 신호에 대해 생성된 동일한 레벨에서 상기 펄스드 제어 신호의 2개의 연속 펄스들 사이의 경과된 시간으로서 정의되는,
    파워 컨버터에 대한 제어 방법.
  7. 제 6 항에 있어서,
    상기 사이클릭 램프 신호를 생성하는 단계는 미리 정의된 수의 램프들이 상기 사이클릭 램프 신호의 상기 정상 상태 사이클 내에서의 시간의 임의의 인스턴스에서 존재하도록 상기 사이클릭 램프 신호의 모든 램프들의 슬로프를 조정하는 단계를 포함하는,
    파워 컨버터에 대한 제어 방법.
  8. 제 1 항에 있어서,
    상기 펄스드 제어 신호의 펄스가 존재하는 경우, 시간의 인스턴스에서 상기 전압 에러 신호와 교차하는 상기 사이클릭 램프 신호의 각각의 추가 램프에 대한 상기 펄스드 제어 신호의 펄스를 트리거하는 대신에, 공칭 펄스 폭만큼 상기 펄스드 제어 신호의 펄스의 듀레이션을 연장하는 단계를 포함하는,
    파워 컨버터에 대한 제어 방법.
  9. 제 1 항에 있어서,
    전류에서 정상 상태 또는 준(quasi)-정상 상태 시프트를 검출하려고 시도하는 단계; 및
    정상 상태 또는 준-정상 상태 시프트가 검출된 경우 정상 상태 또는 준-정상 상태 시프트로부터 발생하는 펄스 변환을 오프셋하도록 상기 공칭 펄스 폭을 조정하는 단계를 더 포함하는,
    파워 컨버터에 대한 제어 방법.
  10. 제 1 항에 있어서,
    상기 펄스 폭의 제곱이 전압 에러에 의존하여 사이클에서 전달될 차지(charge)를 산출(yield)하도록 상기 펄스드 제어 신호의 펄스 폭을 변경하는 단계를 더 포함하고,
    상기 사이클에서 전달될 차지는 상기 전압 에러 및 상기 펄스 폭의 제곱에 의존하는,
    파워 컨버터에 대한 제어 방법.
  11. 제 10 항에 있어서,
    사이클의 결과적 차지 Q가
    Figure pat00024
    에 의해 주어지도록 상기 펄스드 제어 신호의 펄스 폭을 변경하는 단계를 포함하고,
    Vin은 상기 입력 전압이고, Vout는 상기 출력 전압이고, L은 상기 스위칭가능한 파워 스테이지의 인덕턴스이고, tp는 상기 펄스드 제어 신호의 펄스 폭인,
    파워 컨버터에 대한 제어 방법.
  12. 제 10 항에 있어서,
    사이클의 추가 차지 Qd가 상기 정상 상태 펄스 폭 tss가 다르게 결정되는 경우
    Figure pat00025
    에 의해 주어지도록 추가 온-타임(on-time) td에 의해 정상 상태 펄스 폭 tss를 증대시킴으로써 펄스 제어 신호의 펄스 폭을 변경하는 단계를 포함하는,
    파워 컨버터에 대한 제어 방법.
  13. 파워 컨버터로서,
    입력 전압으로부터 출력 전압을 생성하도록 구성되는 스위칭된 파워 스테이지, 및
    전압 에러 신호에 의존하여 상기 스위칭된 파워 스테이지를 스위칭하기 위해 펄스드 제어 신호를 생성하도록 구성되는 제어기를 포함하고,
    상기 전압 에러 신호는 기준 전압과 출력 전압 사이의 차이고,
    상기 제어기는 사이클릭 램프 신호를 생성하도록 구성되고,
    상기 제어기는 상기 사이클릭 램프 신호의 램프가 펄스 포지션을 제어하도록 상기 전압 에러 신호와 동일한 경우 상기 펄스드 제어 신호의 펄스를 트리거함으로써 상기 펄스드 제어 신호를 생성하도록 구성되는,
    파워 컨버터.
  14. 제 13 항에 있어서,
    상기 제어기는,
    상기 전압 에러 신호를 정상 상태 부분으로 그리고 동적 부분으로 분할하도록 구성되는 필터;
    정상 상태 펄스 폭을 결정하기 위해 상기 전압 에러 신호의 상기 정상 상태 부분을 적분하도록 구성되는 적분기;
    예측적 차지 모드 제어에 의해 상기 펄스의 추가 온-타임을 결정하도록 구성되는 DCM(discontinuous conduction mode pulse) 폭 제어 블록;
    상기 적분기에 연결된 펄스 폭 제어 블록 및 상기 정상 상태 펄스 폭 및 상기 추가 온-타임에 기초하여 펄스 폭을 결정하도록 구성되는 상기 DCM 펄스 폭 제어 블록;
    상기 사이클릭 램프 신호를 생성하도록 구성되는 램프 생성기;
    상기 사이클릭 램프 신호가 상기 전압 에러 신호와 동일한 경우 펄스를 트리거함으로써 펄스 포지션을 결정하도록 구성되는 펄스 포지션 제어 블록; 및
    상기 펄스 폭 및 상기 펄스 포지션에 기초하여 상기 펄스드 제어 신호를 생성하도록 구성된 상기 펄스 포지션 제어 블록 및 상기 펄스 폭 제어 블록에 연결된 펄스 생성기를 포함하는,
    파워 컨버터.
  15. 제 14 항에 있어서,
    상기 제어기는,
    상기 펄스 포지션 제어 블록과 상기 펄스 폭 제어 블록 사이에 연결되고, 전류에서 정상 상태 또는 준-정상 상태 시프트를 검출하려고 시도하고; 그리고 정상 상태 또는 준-정상 상태 시프트가 검출되었을 경우 정상 상태 또는 준-정상 상태 시프트로부터 발생하는 펄스 변환을 오프셋하도록 상기 공칭 펄스 폭을 조정하도록 구성되는 펄스 포지션 뉴트럴라이저(neutralizer)를 더 포함하는,
    파워 컨버터.
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