KR20160097799A - 인쇄회로기판 및 그 제조방법 - Google Patents

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KR20160097799A
KR20160097799A KR1020150020107A KR20150020107A KR20160097799A KR 20160097799 A KR20160097799 A KR 20160097799A KR 1020150020107 A KR1020150020107 A KR 1020150020107A KR 20150020107 A KR20150020107 A KR 20150020107A KR 20160097799 A KR20160097799 A KR 20160097799A
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Abstract

본 발명의 인쇄회로기판은, 복수의 회로층과; 상기 복수의 회로층 사이에 형성된 복수의 절연층 및 상기 복수의 절연층에 층간 회로를 접속시키기 위한 비아 포스트를 포함하며, 상기 비아 포스트의 측면이 테이퍼부를 갖도록 구성된다.

Description

인쇄회로기판 및 그 제조방법{Printed circuit board and the method thereof}
본 발명은 인쇄회로기판 및 그 제조방법에 관한 것이다.
최근 전자제품은 다기능화 및 고속화의 추세가 빠른 속도로 진행되고 있다. 이런 추세에 대응하기 위해서 반도체칩 등의 발열소자 및 발열소자와 주기판을 연결시켜주는 발열소자 실장 인쇄회로기판도 매우 빠른 속도로 발전하고 있다.
이러한 추세는 인쇄회로기판의 고속화 및 고밀도화와 밀접하게 연관되어 있으며, 이들을 만족시키기 위해 인쇄회로기판의 경박단소화, 미세 회로화, 고신뢰성, 고속 신호전달 구조와 관련하여 많은 성능 개선 및 발전이 필요한 실정이다.
일반적으로 인쇄회로기판 제조 시 IC 칩이나 메인 보드와 연결되는 범프 패드에 솔더 또는 금속 재질의 범프를 직접 형성하고, 이 범프를 매개로 전자 부품을 적층하여 전기적으로 연결시키게 된다.
미국 공개 특허 US 2008-0179725A
일 측면(또는 관점)은 금속 필러(pillar)를 형성하는데 있어 금속 물질을 도금 레지스트 윗부분까지 오버 플래팅 시킨 후 금속 필러가 낮아지도록 에칭액의 유동성을 이용하여 에칭시켜 총알 모양의 금속 필러로 형성하여 솔더와의 표면적을 높여 얼라인먼트의 관리를 향상시키는 인쇄회로기판 및 그 제조방법을 제공하는 것이다.
일 실시예에 따른 본 발명의 인쇄회로기판은, 복수의 회로층과; 상기 복수의 회로층 사이에 형성된 복수의 절연층 및 상기 복수의 절연층에 층간 회로를 접속시키기 위한 비아 포스트를 포함하며, 상기 비아 포스트의 일단이 테이퍼부를 갖도록 구성된다.
또 다른 실시 예에 따른 본 발명의 인쇄회로기판은, 기판상에 형성된 접속 패드; 상기 접속 패드상에 소정 두께로 형성하되 상부가 총알 형상으로 형성된 금속 필러; 및 상기 금속 필러상에 형성된 솔더를 포함하여 구성된다.
본 발명의 일 실시 예에 따른 본 발명의 인쇄회로기판의 제조방법은, 비아 랜드가 형성된 기판상에 상기 비아 랜드를 노출시키는 개구부를 갖는 도금 레지스트를 형성하는 단계; 상기 개구부에 오버 플래팅으로 도금 물질을 형성하는 단계; 상기 오버 플래팅된 도금 물질을 에칭액으로 에칭하여 상부가 총알 형상이 되도록 비아 포스트를 형성하는 단계; 상기 도금 레지스트을 박리한 후, 상기 형성된 비아 포스트가 매립되도록 상기 기판상에 절연층을 형성하는 단계; 및 상기 비아 포스트의 소정 면적이 노출되도록 상기 절연층을 연마하는 단계를 포함한다.
또한, 본 발명의 또 다른 실시 예에 따른 본 발명의 인쇄회로기판의 제조방법은, 접속 패드가 형성된 기판상에 도금 레지스트을 적층하여 상기 접속 패드가 노출되도록 개구부를 형성하는 단계; 상기 개구부에 오버 플래팅으로 도금 물질을 형성하는 단계; 및 상기 오버 플래팅된 도금 물질을 에칭액으로 에칭하여 상부가 총알 형상이 되도록 금속 필러 형성하는 단계를 포함한다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
도 1은 본 발명의 제 1 실시 예에 따른 인쇄회로기판의 구조를 도시한 단면도이다.
도 2는 상기 제 1 실시 예의 빌드업층 구조를 도시한 단면도이다.
도 3은 본 발명의 제 2 실시 예에 따른 인쇄회로기판의 구조를 도시한 단면도이다.
도 4는 상기 제 2 실시 예의 인쇄회로기판을 메인 기판에 실장한 반도체 패키지를 개략적으로 도시한 도면이다.
도 5는 상기 제 2 실시 예에 반도체 소자를 실장한 반도체 패키지의 구조를 개략적으로 도시한 도면이다.
도 6a 내지 도 6g은 본 발명의 제 1 실시예에 따른 인쇄회로기판의 제조방법을 도시한 단면도이다.
도 7a 내지 7g는 본 발명의 제 2 실시예에 따른 인쇄회로기판의 제조방법을 도시한 단면도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관 되어지는 이하의 상세한 설명과 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 첨부 도면에 있어서, 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것은 아니다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
인쇄회로기판
먼저, 본 발명의 일 실시예에 따른 인쇄회로기판은 도면을 참조하여 구체적으로 살펴볼 것이다. 이때, 참조되는 도면에 기재되지 않은 도면부호는 동일한 구성을 나타내는 다른 도면에서의 도면부호일 수 있다.
도 1은 본 발명의 제 1 실시 예에 따른 인쇄회로기판의 구조를 도시한 단면도이다.
도 1에 도시된 바와 같이, 본 발명의 인쇄회로기판은, 본 발명의 인쇄회로기판은, 기판(110)상에 형성된 씨드레이어(120) 및 비아랜드(130)과; 상기 비아랜드(130)상에 소정 두께로 형성하되 상부의 일단이 테이퍼진 비아 포스트(140); 및 상기 기판(110)상에 상기 비아 포스트(140)와 동일한 높이로 형성된 절연층(150)을 포함하여 구성된다.
씨드레이어(120)는 추후 형성될 금속 물질의 증착이 잘되도록 형성된다.
비아랜드(130)은 금속 패드로서, 예컨대 기판 배선용으로 일반적으로 사용되는 Cu 재질로 이루어질 수 있으나, 이에 한정되지 않는다.
이러한 비아랜드(130)은 기판(110)상에 금속 물질층을 적층 후, 부식레지스트를 이용하여 선택적으로 금속 물질층을 제거하는 서브트랙티브(Subtractive)법과 무전해 동도금 및 전해 동도금을 이용하는 애디티브(Additive)법, SAP(Semi-Additive Process) 및 MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 형성 가능하며 여기에서는 상세한 설명은 생략한다.
비아 포스트(140)는 상기 기판상에 형성된 도금 레지스트의 비아 랜드가 노출되는 개구부에 구리 또는 구리를 포함하는 합금으로 오버 플래팅(over plating) 한 후, 이를 에칭액을 이용하여 에칭시켜 중심부가 뾰족한 총알 형상으로 형성하고, 연마 가공하여 추후 빌드업층과의 전기적 도통을 위한 소정 면적을 확보한다. 이때, 연마된 비아 포스트의 상부의 양측면이 테이퍼진 형상으로 형성되는 것이 바람직하다. 여기서, 비아 포스트는 빌드업 절연층의 비아 역할을 하는 것으로, 일반적으로 절연층을 드릴 가공하여 형성되는 비아와 다르게 형성되어 비아의 종횡비(aspect ratio)에 상관없이 충진성을 향상시킨다.
절연층(150)은 상기 도금 레지스트가 제거된 후의 상기 비아 포스트(140)가 형성된 기판(110)상에 상기 비아 포스트가 매립되는 높이로 형성한 후, 비아 포스트의 소정 면적이 노출되도록 연마한다. 이때, 절연층의 두께는 일반적으로 추후 빌드업층과의 절연 거리를 확보할 수 있는 두께로 형성되는 것이 바람직하다.
한편, 상기 절연층(150)을 형성하는 절연 물질은 열경화성 또는 열가소성 고분자 물질, 세라믹, 유-무기 복합 소재, 또는 글라스 섬유 함침 일 수 있으며, 고분자 수지를 포함하는 경우, FR-4, BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 등의 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리이미드계 수지를 포함할 수 있으나 특별히 이에 한정되는 것은 아니다.
또한, 도 2는 상기 제 1 실시 예의 빌드업층 구조를 도시한 단면도이다. 도 2에 도시된 바와 같이, 기판(210)상에 형성된 씨드레이어(220) 및 비아랜드(230)과; 상기 비아랜드(230)상에 소정 두께로 형성하되 상부의 일단이 테이퍼진 비아 포스트(240); 및 상기 기판(210)상에 상기 비아 포스트(240)와 동일한 높이로 형성된 제 1 절연층(250), 상기 제 1 절연층(250)상에 순차적으로 적층된 제 2, 제 3 절연층(270,290), 상기 제 2, 제 3 절연층(270,290)에 형성된 제 2, 제 3 비아 포스트(260,280)를 포함하는 빌드업 구조의 인쇄회로기판을 제공하게 된다.
여기서, 복수의 절연층과 테이퍼진 복수의 비아 포스트를 포함하는 회로층을 포함하는 빌드업층의 인쇄회로기판은 다양한 실시 예로 적용될 수 있다.
또한, 도 3은 본 발명의 제 2 실시 예에 따른 인쇄회로기판의 구조를 도시한 단면도이다. 이때, 전술한 제 1 실시 예가 참조될 것이고, 이에 따라 중복되는 설명들은 생략될 수 있다.
도 2에 도시된 바와 같이, 본 발명의 인쇄회로기판은, 기판(210)상에 형성된 접속 패드(230); 상기 접속 패드(230)상에 소정 두께로 형성하되 상부가 총알 형상으로 형성된 금속 필러(240); 상기 금속 필러(pillar)(240)상에 형성된 솔더(250)을 포함하여 구성된다.
접속 패드(230)는 금속 패드로서, 예컨대 기판 배선용으로 일반적으로 사용되는 Cu 재질로 이루어질 수 있으나, 이에 한정되지 않는다. 이러한, 접속 패드는 도 5에 도시된 바와 같이, 기판에 실장되는 IC 칩 또는 메인 보드와 전기적 연결을 위한 범프용 외부접속단자 패드로 사용되는 것이 바람직하다. 여기서, 씨드레이어(220)는 추후 형성될 접속 패드의 금속 물질이 증착을 돕도록 형성될 수 있다.
금속 필러(pillar)(240)는 상기 기판(210)상에 형성된 도금 레지스트의 접속 패드(230)가 노출되는 개구부에 구리 또는 구리를 포함하는 합금으로 오버 플래팅(over plating) 한 후, 이를 에칭액을 이용하여 에칭시켜 중심부가 뾰족한 총알 형상으로 형성하고, 상기 도금 레지스트를 제거함으로써 범프 역할을 하는 금속 필러(240)가 형성된다. 이러한, 반도체 칩의 각 금속패드마다 금속 필러(240)가 돌출 형성 되어지며, 각 금속 필러(240)는 파인피치(fine pitch)를 이루면서 서로 독립적인 배열을 이루게 된다.
솔더(250)은 도전성 물질로 형성되며, 소자와의 접착을 위해 리플로우 되어 용융됨으로써 표면 장력에 의해 둥근 형상을 가진다.
또한, 도 4는 상기 제 2 실시 예의 인쇄회로기판을 메인 기판에 실장한 반도체 패키지를 개략적으로 도시한 도면이다. 도 4에 도시된 바와 같이, 제 1 기판(410)상에 형성된 접속 패드(430); 상기 접속 패드(430)상에 소정 두께로 형성하되 상부가 총알 형상으로 형성된 금속 필러(440); 상기 금속 필러(240)상에 형성된 솔더(250)을 포함하여 구성된 인쇄회로기판을 메인 기판인 제 2 기판(460)의 접속 패드(470)와 접합하여 패키지를 구성할 수 있다. 여기서, 상기 메인 기판에 형성된 접속 패드(470)는 매립 패턴으로 형성될 수 있다.
이때, 금속 필러(440)는 상부가 에칭액의 유동성에 의해 중심부가 뾰족한 총알 형상으로 형성되는데 이는 솔더가 형성되는 표면적을 넓혀 PCB와의 패키징 시에 솔더 브릿지(solder bridge) 불량에 대한 얼라인먼트 관리를 용이하게 할 수 있다.
또한, 도 5는 상기 제 2 실시 예에 반도체 소자를 실장한 반도체 패키지의 구조를 개략적으로 도시한 도면이다. 도 5에 도시된 바와 같이, 기판(510)상에 형성된 접속 패드(530); 상기 접속 패드(530)상에 소정 두께로 형성하되 상부가 총알 형상으로 형성된 금속 필러(540); 상기 금속 필러(540)상에 형성된 솔더(550)을 포함하여 구성된 인쇄회로기판에 반도체 소자(560)를 실장하는 반도체 패키지를 구성할 수 있다. 여기서, 상기 솔더(550)는 상기 반도체 소자(560)의 접속 단자(570)와 접합된다.
여기서, 금속 필러(540)는 상부가 에칭액의 유동성에 의해 중심부가 뾰족한 총알 형상으로 형성되는데 이는 솔더가 형성되는 표면적을 넓혀 반도체 소자의 실장시 솔더 불량을 감소할 수 있다.
인쇄회로기판의 제조방법
도 6a 내지 도 6g은 본 발명의 제 1 실시 예에 따른 인쇄회로기판의 제조방법을 도시한 단면도이다.
본 발명의 일 실시 예에 따른 본 발명의 인쇄회로기판의 제조방법은, 비아 랜드가 형성된 기판상에 상기 비아 랜드를 노출시키는 개구부를 갖는 도금 레지스트를 형성하는 단계; 상기 개구부에 오버 플래팅으로 도금 물질을 형성하는 단계; 상기 오버 플래팅된 도금 물질을 에칭액으로 에칭하여 상부가 총알 형상이 되도록 비아 포스트를 형성하는 단계; 상기 도금 레지스트을 박리한 후, 상기 형성된 비아 포스트가 매립되도록 상기 기판상에 절연층을 형성하는 단계; 및 상기 비아 포스트의 소정 면적이 노출되도록 상기 절연층을 연마하는 단계를 포함한다.
먼저, 도 6a에 도시된 바와 같이, 기판상에 씨드 레이터(seed layer)층(120)을 형성하고, 그 위에 비아랜드(130)을 형성하게 된다. 상기 비아랜드(130)은 금속 패드로서, 예컨대 기판 배선용으로 일반적으로 사용되는 Cu 재질로 이루어질 수 있으나, 이에 한정되지 않는다.
이러한 비아랜드(130)는 기판(110)상에 금속 물질을 적층 후, 부식레지스트를 이용하여 선택적으로 금속 물질층을 제거하는 서브트랙티브(Subtractive)법과 무전해 동도금 및 전해 동도금을 이용하는 애디티브(Additive)법, SAP(Semi-Additive Process) 및 MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 형성 가능하며 여기에서는 상세한 설명은 생략한다.
도 6b에 도시된 바와 같이, 상기 비아랜드(130)이 노출되도록 개구부(136)를 갖도록 도금 레지스트(135)을 형성하게 된다. 여기서, 기판상에 도금 레지스트(135)을 패터닝하여 노광 및 현상하는 공정을 포함한다. 구체적으로 살펴보면 다음과 같다. 즉, 도금 레지스트(135)의 밀착성을 높인 후 라미네이터를 통해 형성되고, 다음으로 광에 노출시키는 노광공정을 통해 도금 레지스트(135)을 선택적으로 경화시키고, 현상액으로 경화되지 않은 부분만을 용해시켜 개구부(136)를 패터닝할 수 있다. 여기서, 도금 레지스트(135)는 드라이 필름이 적용될 수 있다.
도 6c에 도시된 바와 같이, 상기 도금 레지스트(135)의 개구부(136)에 구리 또는 구리를 포함하는 합금 물질로 충진하여 비아 포스트(140)를 형성하게 된다. 이때, 충진되는 금속 물질을 상기 도금 레지스트의 두께보다 높게 오버 플래팅(over plating)으로 형성한다.
도 6d에 도시된 바와 같이, 상기 오버 플래팅(over plating)된 비아 포스트(140)는 에칭액으로 중심부가 뾰족한 총알 형상으로 에칭하게 된다. 즉, 상기 오버 플래팅된 비아 포스트에 에칭액을 투여하면 에칭액의 유동성에 의해 비아 포스트의 중심부가 높은 부분에서 낮은 양쪽으로 흐르게 되어 양쪽이 점점 에칭되어 중앙부분만 뾰족한 총알 또는 총알 형상으로 남게 된다.
도 6e에 도시된 바와 같이, 상기 총알 형상의 비아 포스트를 형성한 후, 기판상의 도금 레지스트를 박리하게 된다.
도 6f에 도시된 바와 같이, 상기 도금 레지스트(135)이 제거된 후의 상기 비아 포스트(140)가 형성된 기판(110)상에 절연층(150)을 형성하게 된다. 이때, 상기 비아 포스트(140)가 매립되는 높이로 절연 물질을 도포하여 형성하게 된다.
여기서, 상기 절연층(150)을 형성하는 절연 물질은 열경화성 또는 열가소성 고분자 물질, 세라믹, 유-무기 복합 소재, 또는 글라스 섬유 함침 일 수 있으며, 고분자 수지를 포함하는 경우, FR-4, BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 등의 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리이미드계 수지를 포함할 수 있으나 특별히 이에 한정되는 것은 아니다.
도 6g에 도시된 바와 같이, 상기 절연층(150)을 형성한 후, 상기 비아 포스트(140)의 소정 면적이 노출되도록 절연층(150)을 연마한다. 이때, 절연층(150)의 두께는 일반적으로 추후 빌드업층과의 절연 거리를 확보할 수 있는 두께로 형성되면서, 상기 소정 면적은 추후 빌드업층과의 전기적 도통을 할 수 있도록 확보하는 것이 바람직하다. 여기서, 상기 비아 포스트는 빌드업 절연층간의 전기적 연결을 하기 위한 비아 역할을 하게 된다. 이러한 방법으로 빌드업층의 비아를 형성하게 되면 비아의 종횡비(aspect ratio)에 상관 없이 충진성을 향상시킬 수 있다.
또한, 본 발명의 또 다른 실시 예에 따른 본 발명의 인쇄회로기판의 제조방법은, 접속 패드가 형성된 기판상에 도금 레지스트을 적층하여 상기 접속 패드가 노출되도록 개구부를 형성하는 단계; 상기 개구부에 오버 플래팅으로 도금 물질을 형성하는 단계; 및 상기 오버 플래팅된 도금 물질을 에칭액으로 에칭하여 상부가 총알 형상이 되도록 금속 필러 형성하는 단계; 상기 금속 필러상에 솔더를 형성한 후, 상기 도금 레지스트를 박리하는 단계; 및 상기 형성된 솔더에 리플로우 공정을 수행하는 단계를 포함한다.
도 7a 내지 7g는 본 발명의 제 2 실시예에 따른 인쇄회로기판의 제조방법을 도시한 단면도이다.
이하 제조방법의 순서대로 자세히 살펴보기로 한다. 이때, 도 7a 내지 도 7d는 전술한 제 1 실시 예가 참조될 것이고, 이에 따라 중복되는 설명들은 생략하기로 한다.
도 7e에 도시된 바와 같이, 총알 형상으로 형성된 금속 필러(340)상에 도전성 물질을 도포하여 솔더(350)를 형성하게 된다. 여기서, 솔더(350)는 상기 도금 레지스트(335)의 두께와 동일하도록 충진하게 된다. 이때, 상기 솔더(350)는 상기 금속 필러(340)가 총알 형상으로 형성되어 솔더(350)와의 표면적이 넓어지게 되어 접착력을 강화시킬 수 있다.
도 7f에 도시된 바와 같이, 금속 필러(340)상에 솔더(350)를 형성한 후, 도금 레지스트(335)을 박리하여 외부 접속 단자인 범프 역할을 하는 금속 필러(340)가 형성된다. 이때, 반도체 칩의 각 금속 패드마다 금속 필러(340)가 돌출 형성 되어지며, 각 금속 필러(340)는 파인피치(fine pitch)를 이루면서 서로 독립적인 배열을 이루게 된다.
도 7g에 도시된 바와 같이, 상기 솔더(350)는 소자와의 접착을 위해 리플로우 되어 용융됨으로써 표면 장력에 의해 버섯 모양처럼 둥근 형상을 가진다.
이때, 솔더(350)가 형성되는 표면적은 넓어져 반도체 소자 또는 PCB와 의 패키징 시에 솔더 브릿지(solder bridge) 불량에 대한 얼라인먼트 관리를 용이하게 할 수 있다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
110, 210, 310, 510 --- 기판
410 --- 제 1 기판
460 --- 제 2 기판
120, 220, 320, 420, 520 --- 씨드레이어
130, 230 --- 비아 랜드
330, 430, 530 --- 접속 패드
140, 240, 260, 280 --- 비아 포스트
340, 440, 540 --- 금속 필러
150, 250, 270, 290 --- 절연층
350, 450, 550 --- 솔더

Claims (14)

  1. 복수의 회로층과;
    상기 복수의 회로층 사이에 형성된 복수의 절연층 및
    상기 복수의 절연층에 층간 회로를 접속시키기 위한 비아 포스트를 포함하며, 상기 비아 포스트의 측면이 테이퍼부를 갖는 인쇄회로기판.
  2. 청구항 1에 있어서,
    상기 비아 포스트는 구리 또는 구리를 포함하는 합금으로 형성된 인쇄회로기판.
  3. 접속 패드를 갖는 기판;
    상기 접속 패드에 형성되며, 상부가 총알 형상으로 형성된 금속 필러; 및
    상기 금속 필러 상에 형성된 솔더를 포함하는 인쇄회로기판.
  4. 청구항 4에 있어서,
    상기 금속 필러의 총알 형상은 에칭액의 유도성에 의해 에칭되어 형성된 인쇄회로기판.
  5. 접속 패드를 갖는 제 1 기판;
    상기 접속 패드상에 상부가 총알 형상으로 형성된 금속 필러;
    상기 금속 필러 상에 형성된 솔더; 및
    상기 솔더에 접합되는 제 2 기판을 포함하는 인쇄회로기판.
  6. 접속 패드를 갖는 기판;
    상기 접속 패드상에 소정 두께로 형성하되 상부가 총알 형상으로 형성된 금속 필러; 및
    상기 금속 필러 상에 형성된 솔더를 포함하는 인쇄회로기판; 및
    상기 솔더에 접합되는 반도체 소자를 포함하는 반도체 패키지.
  7. 비아 랜드가 형성된 기판상에 상기 비아 랜드를 노출시키는 개구부를 갖는 도금 레지스트를 형성하는 단계;
    상기 개구부에 오버 플래팅으로 도금 물질을 형성하는 단계;
    상기 오버 플래팅된 도금 물질을 에칭액으로 에칭하여 상부가 총알 형상이 되도록 비아 포스트를 형성하는 단계;
    상기 도금 레지스트을 박리한 후, 상기 형성된 비아 포스트가 매립되도록 상기 기판상에 절연층을 형성하는 단계; 및
    상기 비아 포스트의 소정 면적이 노출되도록 상기 절연층을 연마하는 단계를 포함하는 인쇄회로기판의 제조방법.
  8. 청구항 7에 있어서,
    상기 오버 플래팅으로 형성되는 도금 물질은 상기 도금 레지스트의 두께 보다 높게 형성하는 인쇄회로기판의 제조방법.
  9. 접속 패드가 형성된 기판상에 도금 레지스트을 적층하여 상기 접속 패드가 노출되도록 개구부를 형성하는 단계;
    상기 개구부에 오버 플래팅으로 도금 물질을 형성하는 단계; 및
    상기 오버 플래팅된 도금 물질을 에칭액으로 에칭하여 상부가 총알 형상이 되도록 금속 필러 형성하는 단계를 포함하는 인쇄회로기판의 제조방법.
  10. 청구항 9항에 있어서,
    상기 금속 필러상에 솔더를 형성한 후, 상기 도금 레지스트를 박리하는 단계; 및
    상기 형성된 솔더에 리플로우 공정을 수행하는 단계를 더 포함하는 인쇄회로기판의 제조방법.
  11. 청구항 9에 있어서,
    상기 오버 플래팅으로 형성되는 도금 물질은 상기 도금 레지스트의 두께 보다 높게 형성하는 인쇄회로기판의 제조방법.
  12. 청구항 9에 있어서,
    상기 금속 필러를 형성하는 단계에서 오버 플래팅된 도금 물질에 에칭액의 유동성을 이용하여 총알 형상으로 형성하는 인쇄회로기판의 제조방법.
  13. 청구항 9에 있어서,
    상기 금속 필러상에 형성된 솔더는 도금 레지스트의 두께와 동일하도록 충진하는 인쇄회로기판의 제조방법.
  14. 접속 패드가 형성된 기판상에 도금 레지스트를 적층하여 상기 접속 패드가 노출되도록 개구부를 형성하는 단계;
    상기 개구부에 오버 플래팅으로 도금 물질을 형성하는 단계;
    상기 오버 플래팅된 도금 물질을 에칭액으로 에칭하여 상부가 총알 형상이 되도록 금속 필러 형성하는 단계;
    상기 금속 필러상에 솔더를 형성한 후, 상기 도금 레지스트을 박리하는 단계; 및
    상기 형성된 솔더에 리플로우 공정을 수행하여 인쇄회로기판을 준비하는 단계; 및
    상기 인쇄회로기판의 리플로우된 솔더에 반도체 소자를 접합시키는 단계를 포함하는 반도체 패키지의 제조방법.
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