KR20160086507A - PoP 구조의 반도체 패키지 및 그에 따른 리프레쉬 제어방법 - Google Patents

PoP 구조의 반도체 패키지 및 그에 따른 리프레쉬 제어방법 Download PDF

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Abstract

저전력 소모를 달성하는 POP 구조의 반도체 패키지가 개시된다. 본 발명에 따른 반도체 패키지는 제1 반도체 칩을 포함하는 제1 패키지와, 복수의 메모리 뱅크들을 가지는 메모리 칩으로서의 제2 반도체 칩을 포함하는 제2 패키지를 PoP구조로서 구비한다. 제1 반도체 칩이 시스템 온 칩으로서 동작될 때 제1 반도체 칩은,상기 제1 반도체 칩의 설정된 센싱 영역들별로 온도를 모니터링하고, 상기 센싱 영역들 중에서 가장 낮은 온도를 갖는 영역에 대응되는 상기 제2 반도체 칩의 적어도 하나의 메모리 뱅크를 결정한다. 핫 데이터가 상기 결정된 메모리 뱅크로 이동되도록 상기 제2 반도체 칩이 제어되고, 상기 결정된 메모리 뱅크에 대한 리프레쉬 동작 주기가 제어된다.

Description

PoP 구조의 반도체 패키지 및 그에 따른 리프레쉬 제어방법{SEMICONDUCTOR PACKAGE WITH PoP STRUCTURE AND THEREFORE REFRESH CONTROL METHOD}
본 발명은 반도체 패키지에 관한 것으로, 보다 구체적으로 PoP 구조의 반도체 패키지 및 그에 따른 리프레쉬 제어방법에 관한 것이다.
다이나믹 랜덤 억세스 메모리(이하 DRAM)는 어플리케이션 프로세서(이하 AP)나 중앙처리장치(CPU)의 메인 메모리로서 흔히 활용될 수 있다.
특히 스마트 폰 등과 같은 모바일 전자기기에 사용되는 모바일 DRAM(Mobile DRAM)의 경우에 저전력 소모(Low Power Consumption)에 대한 요구가 계속해서 증가되고 있다.
DRAM은 메모리 셀을 구성하는 스토리지 커패시터에 차아지된 전하가 시간이 지남에 따라 누설되는 특징을 가지기 때문에, 일정한 시간 이내에 전하를 재충전하는 리프레쉬(Refresh) 동작이 DRAM의 경우에는 주기적으로 요구된다.
DRAM의 리프레쉬 동작을 위해 소모되는 전력(Power)은 DRAM에서 소모되는 전력 중에서 큰 비중을 차지하는 요소들 중 하나이다. 리프레쉬 동작에 소모되는 전력을 줄이는 쉬운 방법들 중 하나는 리프레쉬 동작의 주기를 늘리는 것이다. 리프레쉬 동작의 주기는 DRAM 메모리 셀을 구성하는 스토리지 커패시터에서의 누설(Leakage)전류량에 비례하고, 또한 동작 온도(Temperature)에 지수적으로 비례(exponentially proportional)한다. 결국, 누설 전류량이 많을 수록, 동작 온도가 높을 수록 리프레쉬 동작은 상대적으로 더 빈번하게 수행되어야 한다.
최근의 모바일 전자기기의 고성능 요구에 따라, 반도체 칩의 적층 기술 및 반도체 패키지의 적층 기술이 발전되어, PoP 등과 같은 복합 패키지의 형태로 출시되는 반도체 제품에 대한 동작 성능 및 저전력 소모에 대한 개선 요구가 증가되고 있다.
본 발명이 해결하고자 하는 기술적 과제는, 전력 소모를 최소화 또는 줄일 수 있는 PoP 구조의 반도체 패키지 및 그에 따른 리프레쉬 제어방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 일 양상(an aspect)에 따라, PoP 구조의 반도체 패키지에서의 리프레쉬 제어방법은,
제1 기판에 실장된 제1 반도체 칩을 포함하는 제1 패키지와 제2 기판에 실장된 제2 반도체 칩을 포함하는 제2 패키지를 구비한 PoP 구조의 반도체 패키지를 제공하고;
상기 제1 반도체 칩이 동작될 때 상기 제1 반도체 칩의 설정된 센싱 영역들별로 온도를 모니터링하고;
상기 센싱 영역들 중에서 가장 낮은 온도를 갖는 영역에 대응되는 상기 제2 반도체 칩의 적어도 하나의 메모리 뱅크를 결정하고;
상기 결정된 메모리 뱅크 이외의 메모리 뱅크에 저장된 데이터가 상기 결정된 메모리 뱅크로 이동되도록 상기 제2 반도체 칩을 제어하고;
상기 결정된 메모리 뱅크에 대한 리프레쉬 동작 주기가 상기 결정된 메모리 뱅크 이외의 메모리 뱅크에 대한 리프레쉬 동작 주기보다 증가되도록 상기 제2 반도체 칩의 리프레쉬 동작을 제어한다.
본 발명의 실시 예에서, 상기 제1 반도체 칩이 시스템 온 칩으로 구현된 어플리케이션 프로세서인 경우에 상기 제2 반도체 칩은 실리콘 관통 전극(TSV)을 이용한 멀티칩 패키지(MCP)구조를 갖는 DDR4 DRAM 칩일 수 있다.
본 발명의 실시 예에서, 상기 결정된 메모리 뱅크 이외의 메모리 뱅크중에서 데이터 엠프티 뱅크가 존재할 경우에 데이터 엠프티 뱅크에 대해서는 리프레쉬 동작이 수행되지 않도록 상기 제2 반도체 칩을 제어하는 단계를 더 포함할 수 있다.
본 발명의 실시 예에서, 상기 결정된 메모리 뱅크 이외의 메모리 뱅크에 저장된 데이터가 상기 결정된 메모리 뱅크로 이동되도록 상기 제2 반도체 칩을 제어할 경우에 데이터 이동 경로를 나타내기 위한 어드레스 맵핑 테이블이 운영될 수 있다.
본 발명의 실시 예에서, 상기 어드레스 맵핑 테이블은 상기 제1 반도체 칩 내의 불휘발성 저장 영역에 저장되고 상기 제1 반도체 칩에 로딩된 소프트웨어에 의해 관리될 수 있다.
본 발명의 실시 예에서, 상기 제1 반도체 칩의 설정된 센싱 영역들별로 온도를 모니터링하는 것은 미리 설정된 모니터링 주기마다 수행될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, PoP 구조의 반도체 패키지에서의 리프레쉬 제어방법은,
제1 반도체 칩을 포함하는 제1 패키지와 메모리 칩으로서의 제2 반도체 칩을 포함하는 제2 패키지를 구비한 PoP 구조의 반도체 패키지를 제공하고;
상기 제1 반도체 칩이 시스템 온 칩으로서 동작될 때 상기 제2 반도체 칩의 설정된 센싱 영역들별로 온도를 모니터링하고;
상기 센싱 영역들 중에서 가장 낮은 온도를 갖는 영역에 대응되는 상기 제2 반도체 칩의 적어도 하나의 메모리 뱅크를 결정하고;
상기 결정된 메모리 뱅크 이외의 메모리 뱅크에 저장된 데이터가 상기 결정된 메모리 뱅크로 이동되도록 상기 제2 반도체 칩을 제어하고;
상기 결정된 메모리 뱅크에 대한 리프레쉬 동작 주기가 상기 결정된 메모리 뱅크 이외의 메모리 뱅크에 대한 리프레쉬 동작 주기보다 길도록 상기 제2 반도체 칩의 리프레쉬 동작을 제어한다.
본 발명의 실시 예에서, 상기 제1 반도체 칩은 어플리케이션 프로세서이고, 상기 제2 반도체 칩은 DRAM 일 수 있다.
본 발명의 실시 예에서, 상기 온도를 모니터링하기 위해 이용되는 써멀 센서는 상기 제2 패키지에 복수로 배치될 수 있다.
본 발명의 실시 예에서, 상기 온도를 모니터링하기 위해 이용되는 써멀 센서는 상기 제2 반도체 칩의 메모리 뱅크들의 물리적 위치에 매칭되고 상기 메모리 뱅크들의 개수에 근거하여 배치될 수 있다.
본 발명의 실시 예에서, 상기 결정된 메모리 뱅크 이외의 메모리 뱅크중에서 데이터 엠프티 뱅크가 존재할 경우에 데이터 엠프티 뱅크에 대해서는 리프레쉬 동작이 수행되지 않도록 상기 제2 반도체 칩을 제어하는 단계를 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, POP 구조의 반도체 패키지는,
제1 반도체 칩을 포함하는 제1 패키지; 및
복수의 메모리 뱅크들을 가지는 메모리 칩으로서의 제2 반도체 칩을 포함하는 제2 패키지를 PoP구조로서 구비하고,
상기 제1 반도체 칩이 시스템 온 칩으로서 동작될 때 상기 제1 반도체 칩은,
상기 제1 반도체 칩의 설정된 센싱 영역들별로 온도를 모니터링하고,
상기 센싱 영역들 중에서 가장 낮은 온도를 갖는 영역에 대응되는 상기 제2 반도체 칩의 적어도 하나의 메모리 뱅크를 결정하고,
상기 결정된 메모리 뱅크 이외의 메모리 뱅크에 저장된 데이터가 상기 결정된 메모리 뱅크로 이동되도록 상기 제2 반도체 칩을 제어하고,
상기 결정된 메모리 뱅크 이외의 메모리 뱅크에 대한 리프레쉬 동작 주기가 상기 결정된 메모리 뱅크에 대한 리프레쉬 동작 주기가 보다 짧도록 상기 제2 반도체 칩의 리프레쉬 동작을 제어한다.
본 발명의 실시 예에서, 상기 제1 반도체 칩의 발열 부위는 시스템 온 칩의 형태를 갖는 어플리케이션 프로세서의 동작 집중 상태에 따라 핫 스팟과 콜드 스팟으로 구분될 수 있다.
본 발명의 실시 예에서, 상기 메모리 뱅크들 중에서 상기 핫 스팟에 대응되는 메모리 뱅크의 핫 데이터는 상기 결정된 메모리 뱅크로 이동됨에 의해 콜드 데이터로 취급되며, 상기 콜드 데이터의 리프레쉬 동작 주기는 제1 반도체 칩에 의해 상기 핫 데이터의 리프레쉬 동작 주기보다 길게 제어될 수 있다.
본 발명의 실시 예에서, 상기 메모리 뱅크들 중에서 상기 핫 스팟에 대응되는 메모리 뱅크의 핫 데이터가 상기 결정된 메모리 뱅크로 이동됨에 의해 상기 핫 데이터를 가지고 있던 상기 메모리 뱅크가 엠프티된 경우 상기 엠프티된 메모리 뱅크에 대한 리프레쉬 동작은 금지되도록 상기 제1 반도체 칩에 의해 제어될 수 있다.
본 발명의 실시 예에서, 상기 제1 반도체 칩의 설정된 센싱 영역들별로 온도를 모니터링하는 것은 상기 제2 반도체 칩의 데이터 억세스 동작 횟수를 카운팅한 관리 데이터에 근거하여 수행될 수 있다.
본 발명의 실시 예에 따르면, PoP 구조의 반도체 패키지에서의 리프레쉬 동작에 따른 전력 소모가 최소화 또는 감소된다.
도 1은 본 발명의 실시 예에 따른 PoP 구조의 반도체 패키지를 나타내는 도면이다.
도 2는 본 발명의 실시 예에 따라 도 1에 탑재되는 써멀 센서들의 배치 개념을 설명하기 위한 도면이다.
도 3은 도 1에 따른 PoP 구조의 반도체 패키지의 회로 블록도이다.
도 4는 도 3의 동작에 따라 운영되는 어드레스 맵핑 테이블의 예시도이다.
도 5는 도 3의 동작에 따른 핫 데이터 컬렉션을 예시적으로 설명하기 위해 제시된 도면이다.
도 6은 도 3중 DRAM의 리프레쉬 동작을 설명하기 위해 제시된 회로 블록도이다.
도 7은 도 3중 어플리케이션 프로세서의 리프레쉬 제어 플로우챠트이다.
도 8은 본 발명의 또 다른 실시 예에 따라 DRAM에 탑재되는 써멀 센서들의 배치 개념을 설명하기 위한 도면이다.
도 9는 도 1에 따른 PoP 구조의 반도체 패키지를 보다 상세하게 나타내는 도면이다.
도 10은 본 발명의 또 다른 실시 예에 따른 PoP 구조의 반도체 패키지를 나타내는 도면이다.
도 11은 본 발명의 또 다른 실시 예에 따른 PoP 구조의 반도체 패키지를 나타내는 도면이다.
도 12는 도 9에 따른 칩 패드 배치를 보여주는 평면도이다.
도 13은 도 9에 따른 DDR IP 코어 배치를 보여주는 평면도이다.
도 14는 도 9에 따른 개략적 배치 평면도이다.
도 15는 도 3중 DRAM의 예시적 회로 블록도이다.
도 16은 전자기기에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 17은 휴대용 멀티미디어 기기에 적용된 본 발명의 응용 예를 도시한 블록도이다.
위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.
또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다.
여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, AP의 일반적 동작이나, DRAM에 대한 기본적 데이터 억세스 동작과 내부 기능회로에 관한 세부는 본 발명의 요지를 모호하지 않도록 하기 위해 상세히 설명되지 않음을 유의(note)하라.
도 1은 본 발명의 실시 예에 따른 PoP 구조의 반도체 패키지를 나타내는 도면이다.
도 1을 참조하면, PoP 구조의 반도체 패키지(1000)는 제1 반도체 칩(120)을 포함하는 제1 패키지(100)와, 제2 반도체 칩(220)을 포함하는 제2 패키지(200)를 구비할 수 있다. 제1 패키지(100)의 상부에 제2 패키지(200)가 형성되어 있으므로 도 1의 패키지는 PoP(Package on Package) 구조를 가진다.
상기 제1 반도체 칩(120)은 제1 기판(110)상에 SoC(System on Chip)타입으로 형성되는 로직 칩일 수 있다.
상기 로직 칩은 모바일 시스템, 예컨대 모바일 폰, MP3 플레이어, 네비게이션, PMP 등에 이용되는 SoC(System on Chip) 타입의 AP(Application Processor) 칩일 수 있다. 또한, 상기 로직 칩은 마이크로 프로세서(micro-processor)일 수 있고, 예를 들어 중앙처리장치(central processing unit, CPU), 컨트롤러(controller), 주문형 반도체(application specific integrated circuit, ASIC) 등일 수 있다.
상기 제2 반도체 칩(220)은 제2 기판(210)상에 형성되며 복수의 메모리 뱅크들을 가지는 DRAM(dynamic random access memory)등과 같은 메모리 칩일 수 있다. 또한, 상기 메모리 칩은 모바일 시스템에서 이용되는 DDR(Double Data Rate) SDRAM(Synchronous Dynamic Random Access Memory) 칩(이하, 'DDR 칩'이라 한다)일 수 있다.
연결 부재(130)는 상기 제1 기판(110)과 상기 제1 반도체 칩(120) 간의 전기적 연결을 담당한다.
연결 부재(300)는 상기 제1 기판(110)과 상기 제2 기판(210) 간의 전기적 연결을 담당한다.
외부 연결 부재(400)는 상기 제1 기판(110)과 메인 보오드 등과 같은 외부 기판 간의 전기적 연결을 담당한다.
상기 제2 반도체 칩(220)은 복수의 층들로 적층될 경우에 실리콘 관통 전극(TSV)을 이용한 멀티칩 패키지(MCP)구조를 가질 수 있다.
상기 제1 반도체 칩(120)이 시스템 온 칩으로서 동작될 때 상기 제1 반도체 칩(120)은, 상기 제1 반도체 칩(120)의 설정된 센싱 영역들별로 온도를 모니터링한다.
상기 온도를 모니터링하기 위해 이용되는 써멀 센서는 상기 제1 기판(110)과 상기 제1 반도체 칩(120) 사이에 복수로 배치될 수 있다. 이 경우에 상기 써멀 센서는 상기 제1 기판(110)의 상부에 배치되어 상기 제1 반도체 칩(120)의 발열에 따른 부위별 온도를 센싱할 수 있다.
또한, 상기 온도를 모니터링하기 위해 이용되는 써멀 센서는 상기 제1 반도체 칩(120)과 상기 제2 기판(210) 사이에서 미리 설정된 센싱 영역들의 개수에 따라 배치될 수 있다. 이 경우에 상기 써멀 센서는 상기 제2 기판(210)의 하부에 배치되어 상기 제1 반도체 칩(120)의 발열에 따른 부위별 온도를 센싱할 수 있다.
예를 들어, 제1 반도체 칩(120)의 CPU가 동작되고 GPU가 아이들 상태인 경우에 상기 CPU가 존재하는 부위의 온도는 상기 GPU가 존재하는 부위의 온도보다 높을 것이다. 한편, 제1 반도체 칩(120)의 CPU가 스탠바이 상태이고 GPU가 풀 동작 상태인 경우에는 상기 GPU가 존재하는 부위의 온도는 상기 CPU가 존재하는 부위의 온도보다 높을 것이다. 설명의 편의상, 상대적으로 높은 온도를 가지는 부위는 핫 스팟으로, 상대적으로 낮은 온도를 가지는 부위는 콜드 스팟으로 칭해질 것이다.
상기 제1 반도체 칩(120)은 상기 센싱 영역들 중에서 가장 낮은 온도를 갖는 영역에 대응되는 상기 제2 반도체 칩(220)의 적어도 하나의 메모리 뱅크를 결정한다. 예를 들어, GPU가 위치된 부위의 온도가 가장 낮은 것으로 센싱된 경우에 상기 GPU가 위치된 부위에 물리적으로 대응되는 상기 제2 반도체 칩(220)의 메모리 뱅크가 제3 메모리 뱅크라고 하면, 상기 제1 반도체 칩(120)은 복수의 메모리 뱅크들 중 제3 메모리 뱅크를 상기 센싱 영역들 중에서 가장 낮은 온도를 갖는 영역에 대응되는 메모리 뱅크로서 결정한다. 한편, 하나의 메모리 뱅크가 결정되는 것으로 설명되었으나 본 발명의 실시 예는 이에 한정되지 않고 복수의 메모리 뱅크들이 센싱 영역들 중에서 가장 낮은 온도를 갖는 영역에 대응되는 메모리 뱅크로서 결정될 수 있다.
상기 제1 반도체 칩(120)은 메모리 컨트롤러로서의 역할도 할 수 있으므로 상기 제2 반도체 칩(220)의 리드(읽기), 라이트(쓰기), 및 리프레쉬 동작을 제어할 수 있다. 따라서, 상기 제1 반도체 칩(120)은 상기 결정된 메모리 뱅크 이외의 메모리 뱅크에 저장된 데이터가 상기 결정된 메모리 뱅크로 이동 또는 카피되도록 상기 제2 반도체 칩(220)을 제어한다. 예를 들어 데이터 이동 시에 핫 데이터를 가지는 제1 메모리 뱅크에 저장된 데이터는 콜드 데이터를 가지는 제3 메모리 뱅크로 이동될 수 있다. 여기서 핫 데이터는 상대적으로 높은 온도로 센싱된 센싱 영역에 물리적으로 대응되는 메모리 뱅크에 저장된 데이터를 의미한다. 따라서 콜드 데이터는 상대적으로 낮은 온도로 센싱된 센싱 영역에 물리적으로 대응되는 메모리 뱅크에 저장된 데이터를 의미한다. 결국, 핫 스팟에 대응되는 메모리 뱅크의 핫 데이터를 콜드 데이터로 만들기 위해 핫 데이터를 콜드 데이터가 존재하는 메모리 뱅크로 컬렉션하는 것을 본 발명의 실시 예에서는 핫 데이터 컬렉션이라 칭하기로 한다.
상기 제1 반도체 칩(120)은 상기 결정된 메모리 뱅크에 대한 리프레쉬 동작 주기가 상기 결정된 메모리 뱅크 이외의 메모리 뱅크에 대한 리프레쉬 동작 주기보다 길도록 상기 제2 반도체 칩(220)의 리프레쉬 동작을 제어한다.
예를 들어, 상기 제2 반도체 칩(220)이 4개의 메모리 뱅크들을 가지고 있고 상기 제3 메모리 뱅크에 콜드 데이터가 들어 있다고 하면, 상기 제3 메모리 뱅크의 리프레쉬 동작 주기를 가장 길게 제어한다. 이에 따라, 제3 메모리 뱅크의 리프레쉬 동작에 소모되는 전력은 감소된다.
또한, 상기 메모리 뱅크들 중에서 상기 핫 스팟에 대응되는 메모리 뱅크의 핫 데이터가 상기 결정된 메모리 뱅크로 모두 이동됨에 의해 상기 핫 데이터를 가지고 있던 상기 메모리 뱅크가 엠프티(empty)된 경우 상기 엠프티된 메모리 뱅크에 대한 리프레쉬 동작은 금지되도록 제어될 수 있다. 이에 따라, 엠프티된 메모리 뱅크와 관련하여 리프레쉬 동작에 소모되는 전력은 없게 된다.
본 발명의 실시 예에 따르면, 콜드 데이터를 갖는 메모리 뱅크 또는 뱅크들의 리프레쉬 동작에 소모되는 전력이 감소되고, 또한, 핫 데이터가 존재하던 엠프티 메모리 뱅크 또는 뱅크들의 리프레쉬 동작에 소모되는 전력이 없으므로, PoP 구조의 반도체 패키지에서의 전력 소모가 감소 또는 최소화된다.
도 2는 본 발명의 실시 예에 따라 도 1에 탑재되는 써멀 센서들의 배치 개념을 설명하기 위한 도면이다.
도 2를 참조하면, 제1 기판(110) 또는 제2 기판(210)에 탑재되는 4개의 써멀 센서들(10,11,12,13)이 나타나 있다. 도 2에서는 예시적으로 4개의 써멀 센서들이 제1 기판(110) 또는 제2 기판(210)에 탑재되어 있으나, 본 발명의 실시 예에서는 이에 한정됨이 없이 써멀 센서들의 개수는 가감될 수 있다. 예를 들어, 메모리 뱅크가 8개 존재하는 경우에 8개의 써멀 센서들이 배치될 수 있을 것이다. 써멀 센싱부(50)는 제1 반도체 칩(120)의 발열 부위를 센싱하기 위해 상기 제1 반도체 칩(120)의 평면 사이즈 내에 배치된다. 상기 써멀 센싱부(50)는 제1 기판(110)의 상부, 하부, 측부, 또는 내부에 반도체 온도센서로서 배치될 수 있다. 또한, 상기 써멀 센싱부(50)는 제2 기판(210)의 상부, 하부, 측부, 또는 내부에 반도체 온도 센서로서 배치될 수 있다.
도 3은 도 1에 따른 PoP 구조의 반도체 패키지의 회로 블록도이다.
도 3을 참조하면, PoP 구조의 반도체 패키지의 회로 블록은 어플리케이션 프로세서(121) 및 DRAM(221)을 포함할 수 있다. 상기 어플리케이션 프로세서(121)는 써멀 센싱부(50)의 온도 데이터를 수신할 수 있다. 상기 온도 데이터는 상기 어플리케이션 프로세서(121)가 배치된 평면 사이즈를 도 2와 같이 나누었을 때 4개의 써멀 센서들(10,11,12,13)로부터 각기 독립적으로 출력되는 데이터일 수 있다.
상기 어플리케이션 프로세서(121)는 DRAM(221)으로 커맨드(Command)를 포함하는 제어신호(CON)를 인가할 수 있다. 상기 어플리케이션 프로세서(121)는 DRAM(221)으로 메모리 뱅크 및 메모리 셀을 선택하기 위한 어드레스(ADD)를 인가할 수 있다. 상기 어플리케이션 프로세서(121)는 DRAM(221)의 선택된 저장 영역 예컨대 메모리 뱅크나 메모리 셀에 데이터를 저장하기 위해 DRAM(221)으로 라이트용 데이터(DATA)를 인가할 수 있다. 상기 어플리케이션 프로세서(121)는 DRAM(221)으로부터 리드되는 데이터(DATA)를 수신할 수 있다.
상기 어플리케이션 프로세서(121)는 콜드 뱅크로서 결정된 메모리 뱅크 이외의 메모리 뱅크에 저장된 데이터가 상기 결정된 메모리 뱅크로 이동되도록 상기 DRAM(221)을 제어할 경우에 데이터 이동 경로를 나타내기 위한 어드레스 맵핑 테이블을 운영할 수 있다. 즉, 핫 데이터 컬렉션을 수행할 때, 어느 뱅크의 몇 번지의 데이터가 현재 지정된 콜드 뱅크로 이동되었는 지를 알 수 있도록 하기 위해 상기 어플리케이션 프로세서(121)의 내부 버퍼 영역에 어드레스 맵핑 테이블이 마련될 수 있다. 전원이 오프될 경우를 대비하여 상기 버퍼 영역에 저장된 에드레스 맵핑 테이블을 구성하는 데이터는 상기 어플리케이션 프로세서(121)의 내부 또는 외부에 위치된 불휘발성 메모리 예컨대 플래시 메모리에 저장될 수 있다.
핫 데이터 컬렉션 및 콜드 메모리 뱅크에 대한 리프레쉬 제어 동작을 위해 상기 어플리케이션 프로세서(121)에 의해 수행되는 센싱 영역들별 온도 모니터링은 미리 설정된 모니터링 주기마다 수행될 수 있다. 또한, 센싱 영역들별 온도 모니터링은 DRAM(221)의 데이터 억세스 동작 횟수(리드/라이트 커맨드 발생 횟수)를 카운팅한 관리 데이터에 근거하여 수행될 수도 있다. 예를 들어 데이터 억세스 동작 횟수가 미리 설정된 동작 횟수에 도달되면 복수의 메모리 뱅크들 중에서 어느 메모리 뱅크가 가장 차가운지를 결정하는 모니터링 동작이 개시될 수 있다.
한편, 상기 어플리케이션 프로세서(121)내에서 CPU는 상기 DRAM(221)을 제어하기 위한 메모리 컨트롤러와 버스를 통해 연결될 수 있다. 이 경우에 상기 메모리 컨트롤러와 상기 CPU 간의 인터페이스는 데이터 교환을 수행하기 위한 다양한 프로토콜들을 포함할 수 있다. 예컨대 그러한 프로토콜들은 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
도 4는 도 3의 동작에 따라 운영되는 어드레스 맵핑 테이블의 예시도이다.
도 4를 참조하면, 4개의 메모리 뱅크들에 대한 어드레스 맵핑 테이블의 예가 나타나 있다. BLA는 뱅크 로지컬 어드레스를 나타내고, BPA는 뱅크 피지컬 어드레스를 나타낼 수 있다. 업데이트 PA는 갱신된 피지컬 어드레스를 의미할 수 있다.
예를 들어 제1 메모리 뱅크의 로지컬 어드레스가 1번지에서 5000번지 까지 할당되어 있다고 하면 제1 메모리 뱅크의 피지컬 어드레스 즉 데이터가 실질적으로 저장되어 있는 메모리 셀의 번지는 예를 들어 500번지에서 5500번지가 될 수 있다.
이 경우에 제1 메모리 뱅크에 대응되는 AP(121)의 센싱 영역이 핫 스팟이고 제2 메모리 뱅크에 대응되는 AP(121)의 센싱 영역이 콜디스트(coldest)스팟이라고 하면, 본 발명의 고유한 사상에 따라 핫 데이터는 제2 메모리 뱅크로 이동될 필요가 있다. 따라서, 이 경우에 피지컬 어드레스는 갱신되고 그 결과는 어드레스 맵핑 테이블내의 갱신된 피지컬 어드레스 영역에 저장된다. 이에 따라, AP(121)는 제2 메모리 뱅크내의 콜드 데이터가 어느 메모리 뱅크에서의 핫 데이터였는 지를 상기 어드레스 맵핑 테이블내의 갱신된 피지컬 어드레스 영역을 확인함에 의해 인식할 수 있게 된다. 도 4의 어드레스 맵핑 테이블내의 갱신된 피지컬 어드레스 영역에서 보여지는 화살표는 핫 데이터 컬렉션에 따라 갱신된 피지컬 어드레스의 변경을 보여준다.
도 5는 도 3의 동작에 따른 핫 데이터 컬렉션을 예시적으로 설명하기 위해 제시된 도면이다.
도 5를 참조하면, 4개의 메모리 뱅크들 중에서 제3 메모리 뱅크가 콜디스트 메모리 뱅크인 경우라고 가정하면, 제1,2,4 메모리 뱅크들 내의 핫 데이터를 제3 메모리 뱅크로 이동하는 예시가 나타나 있다. DRAM(221)의 메모리 뱅크들이 4개의 뱅크들로 구성되었지만 본 발명의 실시 예는 이에 한정됨이 없이 메모리 뱅크들의 개수는 가감될 수 있다.
예시적으로 제3 메모리 뱅크(233)의 메모리 블록(BL2)의 데이터는 제1 메모리 뱅크내의 메모리 블록(BL2)으로부터 이동된 데이터 일 수 있다. 제3 메모리 뱅크(233)의 메모리 블록(BL30)의 데이터는 제4 메모리 뱅크내의 메모리 블록(BL30)으로부터 이동된 데이터 일 수 있다. 제3 메모리 뱅크(233)의 메모리 블록(BL10)의 데이터는 제2 메모리 뱅크내의 메모리 블록(BL10)으로부터 이동된 데이터 일 수 있다.
도 5에서와 같이 핫 데이터 컬렉션 동작이 수행되는 경우에 상기 제3 메모리 뱅크(233)에 대한 리프레쉬 동작 주기는 상기 제1 메모리 뱅크들에 대한 리프레쉬 동작 주기보다 길도록 제어된다. 즉, 일정 시간 동안에 수행되는 상기 제3 메모리 뱅크(233)의 리프레쉬 동작 횟수는 상기 제1 메모리 뱅크의 리프레쉬 동작 횟수보다 작게 된다. 따라서, 리프레쉬 동작에 소모되는 전력이 감소 또는 최소화된다.
한편, 핫 데이터 컬렉션의 결과로서 도 5의 경우에는 제2 메모리 뱅크 및 제4 메모리 뱅크에는 데이터가 존재하지 않게 된다. 따라서, 이 경우에 제2 메모리 뱅크 및 제4 메모리 뱅크에 대한 리프레쉬 동작은 금지되거나 최소화되도록 제어될 수 있다.
도 6은 도 3중 DRAM의 리프레쉬 동작을 설명하기 위해 제시된 회로 블록도이다.
DRAM의 경우에는 SRAM(Static Random Access Memory)이나 플레쉬 메모리(Flash Memory)와 달리 전하 누설에 기인하여 시간의 흐름에 따라 메모리 셀에 저장된 데이터가 사라지는 현상이 발생된다. 한다. 이러한 현상을 방지하기 위하여 일정 주기마다 메모리 셀에 저장된 데이터를 복구하는 동작이 필요하며, 이러한 동작을 리프레쉬 동작이라고 한다. 리프레쉬 동작은 메모리 뱅크들 내의 각 메모리 셀들이 갖는 데이터 리텐션 타임(retention time)동안에 적어도 한 번씩 워드라인을 선택하고 셀 데이터를 센싱 및 증폭하는 동작과 증폭된 셀 데이터를 메모리 셀에 다시 쓰는 동작으로 이루어질 수 있다. 여기서, 데이터 리텐션 타임이란 메모리 셀에 데이터가 저장된 후 리프레쉬 동작 없이도 저장된 데이터가 유효하게 유지될 수 있는 시간을 말한다. 리프레쉬 동작은 DRAM의 데이터 억세스 모드 즉 정상 모드에서 수행되는 오토 리프레쉬 동작과, DRAM의 데이터 억세스 모드가 아닌 모드 예를 들어 파워 다운 모드에서 수행되는 셀프 리프레쉬 동작으로 분류될 수 있다. 통상적으로 셀프 리프레쉬 동작은 파워 다운 모드에서 수행되므로 오토 리프레쉬 동작보다 보다 긴 주기를 가질 수 있다.
도 6을 참조하면, DRAM(221)은 커맨드 디코더(223), 셀프 리프레쉬 펄스 생성부(224), 억세스 신호 생성부(225), 및 메모리 코어(230)를 포함할 수 있다.
커맨드 디코더(223)는 커맨드 신호(CMD)와 클럭 인에이블신호(CKE)를 디코딩하여 셀프 리프레쉬 신호(SREF)와 오토 리프레쉬 펄스(AREFPB)를 생성할 수 있다. 여기서, 커맨드 신호(CMD)는 칩선택 신호(/CS), 라스 신호(/RAS), 카스 신호(/CAS) 및 라이트 인에이블 신호(/WE)를 포함할 수 있다. 커맨드 디코더(223)는 클럭 인에이블 신호(CKE)가 디스에이블된 후 클럭(CLK)의 토글링이 정지되기 전에 칩 선택신호(/CS), 라스신호(/RAS), 카스신호(/CAS) 및 라이트 인에이블신호(/WE)를 디코딩하여 상기 셀프리프레쉬 신호(SREF)를 생성할 수 있다. 셀프 리프레쉬 신호(SREF)는 셀프 리프레쉬 동작 수행시 로직 하이레벨로 인에이블될 수 있다.
상기 오토 리프레쉬 펄스(AREFPB)는 오토 리프레쉬 동작 수행시 주기적으로 발생되는 펄스를 포함할 수 있다.
셀프 리프레쉬 펄스 생성부(224)는 셀프 리프레쉬 신호(SREF)에 응답하여 셀프 리프레쉬 펄스(SREFPB)를 생성할 수 있다. 셀프 리프레쉬 펄스(SREFPB)는 셀프리 프레쉬 동작 수행시 주기적으로 발생되는 펄스를 포함할 수 있다.
억세스 신호 생성부(225)는 로우 어드레스(XADD)를 메모리 코어(230)로 인가할 수 있다. 또한, 억세스 신호 생성부(225)는 셀프 리프레쉬 동작 수행시 셀프 리프레쉬 펄스(SREFPB)에 응답하여 뱅크 액티브신호(XACT)를 메모리 코어(230)로 출력할 수 있다. 또한, 억세스 신호 생성부(225)는 오토 리프레쉬 동작 수행시 오토 리프레쉬 펄스(AREFPB)에 응답하여 뱅크 액티브신호(XACT)를 메모리 코어(230)로 출력할 수 있다.
메모리 코어(230)는 제1 내지 제4 뱅크(231~234)를 포함할 수 있다. 메모리 코어(230)는 상기 뱅크 액티브신호(XACT)에 응답하여 제1 내지 제4 뱅크(231~234)를 활성화시킨다. 메모리 코어(230)는 하나 이상의 뱅크가 활성화될 시에, 로우 어드레스(XADD)에 의해 선택되는 워드라인을 활성화시킨다. 해당 뱅크의 해당 워드라인이 활성화되면, 활성화된 워드라인에 연결된 메모리 셀들에 대한 리프레쉬 동작이 실행될 수 있다.
본 발명의 실시 예에 따른 핫 데이터 컬렉션에서 콜디스트 메모리 뱅크에 대한 오토 리프레쉬 동작 주기나 셀프 리프레쉬 동작 주기는 다른 메모리 뱅크들에 비해 상대적으로 길게 제어될 수 있다. 또한, 엠프티 메모리 뱅크가 존재하는 경우에 상기 오토 리프레쉬 동작이나 셀프 리프레쉬 동작은 금지되거나 최소화되도록 제어될 수 있다. 따라서 PoP 패키지에서의 전력 소모가 최소화 또는 감소된다.
도 7은 도 3중 어플리케이션 프로세서의 리프레쉬 제어 플로우챠트이다.
도 7을 참조하면, 도 1의 제1 반도체 칩(120)에 대응되는 도 3의 AP(121)에 의해 수행되는 핫 데이터 컬렉션 및 리프레쉬 동작 제어가 예시적으로 나타나 있다.
S70 단계는 제1 반도체 칩(120)의 센싱 영역별 온도를 센싱하는 단계이다. 상기 AP(121)는 도 2에서와 같이 배치된 써멀 센서들(10,11,12,13)로부터 온도 데이터를 수신한다.
상기 AP(121)는 S72 단계에서 센싱 영역들 가운데 가장 차가운 영역을 결정한다. 즉, 온도 데이터를 수신하고 비교함에 의해 가장 차가운 영역이 결정될 수 있다. 상기 AP(121)는 S74 단계에서 상기 결정된 가장 차가운 영역에 물리적으로 대응되는 DRAM(221)의 메모리 뱅크 또는 뱅크들을 결정한다. 예를 들어, GPU 근방이 콜디스트 영역으로 센싱된 경우에 그에 물리적으로 매칭되는 DRAM(221)의 메모리 뱅크 또는 뱅크들이 선택된다.
S76 단계는 핫 데이터 컬렉션을 제어하는 단계이다. 핫 데이터는 데이터의 재 할당에 의해 콜디스트 메모리 뱅크로 결정된 DRAM(221)의 메모리 뱅크 또는 뱅크들로 이동된다. S78 단계는 콜디스트 메모리 뱅크의 리프레쉬 동작 주기를 조절하는 단계이다. 즉, AP(121)는 전술한 바와 같이 콜디스트 메모리 뱅크의 리프레쉬 동작 주기가 증가되도록 제어할 수 있다.
도 8은 본 발명의 또 다른 실시 예에 따라 DRAM에 탑재되는 써멀 센서들의 배치 개념을 설명하기 위한 도면이다.
도 8을 참조하면, 4개의 써멀 센서들(10,11,12,13)이 DRAM(221)에 배치된 것이 예시적으로 나타나 있다. 상기 4개의 써멀 센서들(10,11,12,13)은 도 1의 제2 기판(210)의 상부,하부, 측부, 또는 내부에 반도체 온도 센서로서 배치될 수 있다.
또한, 상기 4개의 써멀 센서들(10,11,12,13)은 도 1의 제2 반도체 칩(220)의 상부,하부, 측부, 또는 내부에 반도체 온도 센서로서 배치될 수 있다.
도 6에서 설명된 바와 같이 오토 리프레쉬 동작과 셀프 리프레쉬 동작을 제어하는 리프레쉬 제어 회로(240)는 상기 써멀 센서들(10,11,12,13)과 연결되어 온도 데이터를 수신한다. 따라서, 상기 리프레쉬 제어 회로(240)는 메모리 뱅크 별 온도에 따라 자체적으로 리프레쉬 동작의 주기를 결정할 수 있다. 이 경우에는 핫 데이터 컬렉션은 실행될 수 없지만 리프레쉬 동작에서의 전력 소모는 감소될 수 있다.
한편, 상기 리프레쉬 제어 회로(240)는 데이터 라인 또는 통신 라인을 통해 상기 AP(121)로 센싱된 온도 데이터를 전송할 수 있다. 이 경우에는 도 7과 같은 동작 제어 흐름이 그대로 수행될 수 있다. 따라서, 핫 데이터 컬렉션에 의해 전력 소모는 최소화 또는 감소될 수 있다.
도 9는 도 1에 따른 PoP 구조의 반도체 패키지를 보다 상세하게 나타내는 도면이다.
POP 구조의 반도체 패키지에 대한 단면을 보여주는 도 9를 참조하면, 반도체 패키지(1000)는 제1 패키지(100) 및 제2 패키지(200)를 포함할 수 있다. 반도체 패키지(1000)는 기판들(110,210) 간 연결 부재(300)를 포함할 수 있다. 반도체 패키지(1000)는 도시된 바와 같이 제2 패키지(200)가 제1 패키지(100) 상에 적층되는 패키지 온 패키지(Package On Package: POP) 구조일 수 있다.
제1 패키지(100)는 제1 기판(110), 및 제1 반도체 칩부(105)를 포함할 수 있다. 제1 기판(110)은 제1 반도체 칩부(105)를 지지하고, 제1 기판(110)의 하면 및 상면에 패드들이 형성될 수 있다. 예컨대, 제1 기판(110)의 하면에는 하부 패드(112)가 형성되고, 제1 기판(110)의 상면에는 상부 패드(114) 및 중간 패드(116)가 형성될 수 있다. 제1 기판(110)은 실리콘, 유리(glass), 세라믹(ceramic), 또는 플라스틱(plastic) 등으로 형성될 수 있다. 물론, 본 발명의 실시 예에서 제1 기판(110)이 그러한 재질에 한정되는 것은 아니다.
제1 기판(110)은 액티브 웨이퍼(active wafer) 또는 인터포저(interposer) 기판을 기반으로 형성될 수 있다. 여기서, 액티브 웨이퍼는 실리콘 웨이퍼와 같이 반도체 칩이 형성될 수 있는 웨이퍼를 말한다. 또한, 제1 기판(110)은 내부에 배선 패턴들이 형성된 다층 구조를 포함할 수 있다. 배선 패턴들을 통해 상부 패드(114) 및 중간 패드(116)가 하부 패드(112)에 전기적으로 연결될 수 있다. 한편, 제1 기판(110)의 하면의 하부 패드(112) 상에는 반도체 패키지를 외부 장치에 실장시키기 위한 외부 연결 부재(400)가 형성될 수 있다.
제1 반도체 칩부(105)는 제1 반도체 칩(120), 연결 부재(130) 및 언더 필(150)을 포함할 수 있다.
제1 반도체 칩(120)의 하면에는 칩 패드(122)가 형성되어 있고, 칩 패드(122)에 접착된 연결 부재(130)를 통해 제1 반도체 칩(120)이 제1 기판(110) 상에 플립-칩 방식으로 실장될 수 있다. 즉, 연결 부재(130)는 칩 패드(122)와 중간 패드(116)를 물리적 및 전기적으로 연결한다. 한편, 제1 반도체 칩(120)과 제1 기판(110) 사이에는 언더 필(150)이 채워질 수 있다. 언더 필(150)은 에폭시 수지와 같은 언더 필 수지로 형성될 수 있고, 실리카 필러(filler)나 플럭스(flux) 등을 포함할 수 있다. 경우에 따라, 제1 반도체 칩과 제1 기판 사이에 언더 필(150) 대신 접착 부재가 형성될 수 있다. 접착 부재는 예컨대, NCF(Non-Conductive Film), ACF(Anisotropic Conductive Film), UV 필름, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP(Non-Conductive Paste) 등일 수 있다.
제2 패키지(200)는 제2 기판(210), 제2 반도체 칩부(205) 및 밀봉재(250)를 포함할 수 있다.
제2 기판(210)은 제1 기판(110)과 같이 실리콘, 유리(glass), 세라믹(ceramic), 또는 플라스틱(plastic) 등으로 형성될 수 있다. 제2 기판(210) 역시 상기 재질에 한정되는 것은 아니다. 제2 기판(210)의 상면 및 하면에는 패드들이 형성될 수 있다. 즉, 제2 기판(210)의 상면에는 본딩 패드(214)가 형성되고, 하면에는 연결 패드(212)가 형성될 수 있다. 또한, 제2 기판(210) 역시 내부에 배선 패턴들이 형성된 다층 구조를 포함할 수 있다.
배선 패턴들을 통해 본딩 패드(214)가 연결 패드(212)에 전기적으로 연결될 수 있다. 제2 반도체 칩부(205)는 제2 반도체 칩(220), 및 접착제(230)를 포함할 수 있다. 제2 반도체 칩(220)의 상면에는 칩 패드들(222-1, 222-2)이 형성될 수 있고, 이러한 칩 패드들(222-1, 222-2)은 채널별로 구별되어 제2 반도체 칩(220)의 가장자리의 일변, 및 상기 일변에 대향하는 가장자리의 타변에 배치될 수 있다. 예컨대, 칩 패드들(222-1, 222-2)은 채널별로 구별되어 제2 반도체 칩(220)의 오른쪽 가장자리와 왼쪽 가장자리에 배치될 수 있다.
칩 패드들(222-1, 222-2)은 와이어들(240-1, 240-2)을 통해 본딩 패드(214)에 전기적으로 연결될 수 있다. 즉, 제2 반도체 칩(220)은 와이어 본딩 방식으로 제2 기판(210) 상에 실장될 수 있다. 여기서, 왼쪽 및 오른쪽의 칩 패드들 및 와이어들의 참조 번호를 다르게 한 것은, 왼쪽의 칩 패드들(222-1) 및 와이어들(240-1)은 제1 채널에 대응되고, 오른쪽의 칩 패드들(222-2) 및 와이어들(240-2)은 제2 채널에 대응될 수 있음을 예시적으로 구별하기 위함이다. 한편, 채널 및 칩 패드 배치 구조에 대해서는 후술될 것이다.
접착제(230)는 제2 반도체 칩(220)을 제2 기판(210)에 고정하는 기능을 수행할 수 있다. 접착제(230)는 예컨대, NCF, UV 필름, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP 등일 수 있다.
밀봉재(250)는 제2 반도체 칩(220) 및 와이어들(240-1, 240-2)을 밀봉하는 기능을 수행한다. 밀봉재(250)는 레진과 같은 폴리머로 형성될 수 있다. 예컨대, 밀봉재(250)는 EMC(Epoxy Molding Compound)로 형성될 수 있다.
기판 간 연결 부재(300)는 제1 기판(110)의 상부 패드(114)와 제2 기판(210)의 연결 패드(212)가 물리적 전기적으로 연결되도록 하고, 제1 패키지(100) 및 제2 패키지(200)를 구조적으로도 견고하게 고정하는 기능을 할 수 있다. 기판 간 연결 부재(300)는 예컨대 솔더 볼(solder ball)로 형성될 수 있다. 그러나 기판 간 연결 부재(300)의 재질이 솔더(solder)에 한정되는 것은 아니다. 예컨대, 기판 간 연결 부재(300)는, 솔더 이외에도 주석(Sn), 은(Ag), 구리(Cu) 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 또한, 기판 간 연결 부재(300)의 구조가 도시된 것과 같은 볼 형태로 한정되지 않는다. 예를 들어, 기판 간 연결 부재(300)는 원기둥 형태나, 다각 기둥, 다면체 등 다양하게 변형될 수 있다. 덧붙여, 기판 간 연결 부재(300)는 하나의 솔더 볼이 아닌 2개 이상의 솔더 볼로도 형성될 수 있다. 예컨대, 기판 간 연결 부재(300)는 하부 솔더 볼 및 상부 솔더 볼이 결합된 구조로 형성될 수도 있다.
도 9의 반도체 패키지에서, 제1 반도체 칩부(105) 및 제2 반도체 칩부(205)는 각각 하나의 반도체 칩만을 포함하였으나 그에 한정되지 않고, 제1 반도체 칩부(105) 및 제2 반도체 칩부(205) 중 적어도 하나는 복수의 반도체 칩들을 포함할 수 있음은 물론이다.
도 9의 반도체 패키지에서, 제1 반도체 칩(120) 및 제2 반도체 칩(220)은 동일한 종류이거나 서로 다른 종류의 칩일 수 있다. 예컨대, 제1 반도체 칩(120)은 로직 칩이고 제2 반도체 칩(220)은 메모리 칩일 수 있다.
도 9에서의 반도체 패키지는 제2 반도체 칩(220), 예컨대 DDR 칩의 칩 패드들이 채널별로 구별되어 양쪽 가장자리에 배치됨으로써, 하부에 배치되는 제1 반도체 칩(120), 예컨대, AP 칩과의 연결 관계를 단순화시킬 수 있다. 그에 따라, 제2 기판의 두께를 감소시킬 수 있고, 또한, 전체 반도체 패키지의 두께를 감소시킬 수 있다. 그러므로 핫 데이터 컬렉션 및 리프레쉬 동작 제어를 위해 수반되는 온도 센싱이 보다 정확히 수행될 수 있다.
한편, 도 9의 구성에서 제1 반도체 칩(120)의 발열량이 발열 허용 온도보다 높을 경우에 상기 제1 반도체 칩(120)의 상부 또는 하부에는 방열판이나 쿨링 시스템이 설치될 수 있다. 또한, 제1 반도체 칩(120)의 하부에는 온도 라디에이션을 위한 카퍼 플레인(copper plain)이 설치될 수 있다.
또한, 제1 반도체 칩(120)과 제2 반도체 칩(220)간의 통신이 연결부재(300)를 통해 수행되는 것에서 벗어나, 제1 반도체 칩(120)과 제2 반도체 칩(220)간의 통신은 광통신이나 자계 결합을 통해 구현될 수도 있을 것이다. 상기 자계 결합을 이용한 통신은 물리적인 연결수단을 이용하지 않고 자기력을 이용하여 데이터를 주고 받는 통신 형태이다. 광통신의 경우에는 광케이블, 포토다이오드(photodiode), 및 레이저 다이오드(laser diode)가 사용될 수 있을 것이다.
도 10은 본 발명의 또 다른 실시 예에 따른 PoP 구조의 반도체 패키지를 나타내는 도면이다.
이하, 설명의 편의를 위해서 도 9의 설명부분에서 이미 설명한 내용에 대해서는 간단하게 설명되거나 생략될 것이다.
도 10을 참조하면, 반도체 패키지(1000a)는 제2 패키지(200a) 부분을 제외하고 도 9 반도체 패키지(1000)와 동일 또는 유사할 수 있다.
좀더 구체적으로 설명하면, 제2 패키지(200a)는 제2 기판(210) 상에 적층되어 실장된 2 개의 반도체 칩(220a,220b), 즉 제2-1 반도체 칩(220a) 및 제2-2 반도체 칩(220b)을 포함할 수 있다.
제2-1 반도체 칩(220a) 및 제2-2 반도체 칩(220b)은 도시된 바와 같이 서로 동일한 구조를 가질 수 있다. 그에 따라, 제2-1 반도체 칩(220a) 및 제2-2 반도체 칩(220b) 각각은 양쪽 가장자리 부분에 채널에 따른 칩 패드들이 형성될 수 있다. 즉, 제2-1 반도체 칩(220a)의 왼쪽 가장자리 부분에는 제1 채널에 대응한 제1-1 칩 패드(222a-1)가 배치되고, 오른쪽 가장자리 부분에는 제2 채널에 대응한 제2-1 칩 패드(222a-2)가 배치될 수 있다. 또한, 제2-2 반도체 칩(220b)의 왼쪽 가장자리 부분에는 1채널에 대응한 제1-2 칩 패드(222b-1)가 배치되고, 오른쪽 가장자리 부분에는 2 채널에 대응한 제2-2 칩 패드(222b-2)가 배치될 수 있다.
제1-1 칩 패드(222a-1)와 제1-2 칩 패드(222b-1)는 각각의 대응되는 와이어(240a, 240b)를 통해 제2 기판(210)의 왼쪽의 배치된 제1 채널용 본딩 패드(214)에 연결되고, 제2-1 칩 패드(222a-2)와 제2-2 칩 패드(222b-2)는 각각의 대응되는 와이어(240a, 240b)를 통해 제2 기판(210)의 오른쪽에 배치된 제2 채널용 본딩 패드(214)에 연결될 수 있다.
제2-2 반도체 칩(220b)은 인터포저(260)를 매개로 하여 제2-1 반도체 칩(220a) 상에 적층될 수 있다. 한편, 제2-1 반도체 칩(220a), 인터포저(260), 및 제2-2 반도체 칩(220b) 각각은 접착제(230)를 이용하여 제2 기판(210), 제2-1 반도체 칩(220a) 및 인터포저(260) 상에 고정될 수 있다. 경우에 따라, 제2-2 반도체 칩(220b)은 인터포저(260) 없이 제2-1 반도체 칩(220a) 상에 바로 적층될 수도 있다. 제2-1 반도체 칩(220a) 상에 바로 적층될 때, 제2-1 반도체 칩(220a)의 와이어 본딩 공간을 확보하기 위하여, 제2-1 반도체 칩(220a) 상에 접착제(230)가 두껍게 형성될 수 있다.
제2-1 반도체 칩(220a) 및 제2-2 반도체 칩(220b)은 동일 종류의 메모리 칩 또는 다른 종류의 메모리 칩일 수 있다. 예컨대, 제2-1 반도체 칩(220a) 및 제2-2 반도체 칩(220b)은 둘 다 DDR 칩들일 수 있다. 이와 같이 제2-1 반도체 칩(220a) 및 제2-2 반도체 칩(220b)이 적층되고 채널을 공유함에 따라, 반도체 패키지의 메모리 용량을 증가시킬 수 있다.
도 10의 반도체 패키지에서, 2개의 반도체 칩이 적층되는 구조를 예시하였지만, 본 실시 예에 그에 한정되는 것은 아니다. 예컨대, 제2 기판상에 3개 이상의 반도체 칩이 적층될 수도 있다. 물론, 각 반도체 칩은 도 10과 같이 채널을 공유하는 식으로 제2 기판의 본딩 패드들에 연결될 수 있다.
도 11은 본 발명의 또 다른 실시 예에 따른 PoP 구조의 반도체 패키지를 나타내는 도면이다.
도 11을 참조하면, 반도체 패키지(1000b)는 제2 패키지(200b) [0067] 부분을 제외하고 도 9의 반도체 패키지(1000)와 동일 또는 유사할 수 있다.
제2 패키지(200b)는 제2 기판(210) 상에 적층되어 실장된 2 개의 반도체 칩(220c, 220d), 즉 제2-1 반도체 칩(220c) 및 제2-2 반도체 칩(220d)을 포함할 수 있다.
제2-1 반도체 칩(220c) 및 제2-2 반도체 칩(220d)은 플립-칩 방식으로 제2 기판(210) 상에 실장될 수 있다. 그에 따라, 제2-1 반도체 칩(220c) 및 제2-2 반도체 칩(220d)은 칩 패들이 형성된 액티브 면이 제2 기판(210)을 향하도록 적층될 수 있다.
구체적으로, 제2-1 반도체 칩(220c)의 왼쪽 액티브 면 상에는 제1 채널에 대응한 제1-1 칩 패드(222c-1) 형성되고, 오른쪽 액티브 면 상에는 제2 채널에 대응한 제2-1 칩 패드(222c-2)가 형성될 수 있다. 제1-1 칩 패드(222c-1) 및 제2-1 칩 패드(222c-2) 각각은 제1 연결 부재(227), 예컨대 범프를 통해 제2 기판(210)의 대응되는 본딩 패드(214)에 연결될 수 있다. 한편, 제2-1 반도체 칩(220c)에는 쓰루 실리콘 비아(225, Through Silicon Via: TSV)가 형성되어 있고, 이러한 실리콘 관통 전극 즉 TSV(225)는 제2-1 반도체 칩(220c)의 상부 패드(224) 및 칩 패드(222c-1, 222c-2)를 서로 전기적으로 연결할 수 있다.
제2-2 반도체 칩(220d)의 왼쪽 액티브 면 상에는 제1 채널에 대응한 제1-2칩 패드(222d-1) 형성되고, 오른쪽 액티브 면 상에는 제2 채널에 대응한 제2-2 칩 패드(222d-2)가 형성될 수 있다. 제1-2 칩 패드(222c-1) 및 제2-2칩 패드(222d-2) 각각은 제2 연결 부재(229), 예컨대 범프를 통해 제2-1 반도체 칩(220c)의 대응되는 상부 패드(224)에 연결될 수 있다. 결국, 제2-2 반도체 칩(220d)의 제1-2 칩 패드(222c-1) 및 제2-2 칩 패드(222d-2)는 제2 연결 부재(229), TSV(225) 및 제1 연결 부재(227)를 통해 제2 기판(210)의 대응하는 본딩 패드(214)에 전기적으로 연결될 수 있다.
도 11의 반도체 패키지에서, 제2 기판(210) 상에 실장되는 반도체 칩들(220c, 220d)에 칩 패드들이 채널에 따라 양쪽 가장자리 부분으로 배치됨으로써, 하부의 제1 반도체 칩(120)과의 배선 연결 관계를 단순화할 수 있다. 그에 따라, 제2 기판(210)의 두께를 얇게 유지할 수 있다. 비록 제2 기판(210) 상에 2개의 반도체 칩이 적층되었지만, 적층되는 반도체 칩의 개수가 그에 한정되는 것은 아니다. 예컨대, 3개 이상의 반도체 칩이 적층될 수도 있다. 다만, 플립-칩 방식으로의 적층을 위해, 최상층의 반도체 칩을 제외하고 그 하부의 반도체 칩들에는 TSV가 형성될 수 있다. 여기서, 칩 패드들과 연결되지 않는 연결 부재는 단순히 반도체 칩들을 지지 및 고정하기 위한 더미 연결 부재(227D, 229D)일 수 있다.
도 12는 도 9에 따른 칩 패드 배치를 보여주는 평면도이다.
도 12에서는 도 9의 반도체 패키지의 제2 패키지 상에 실장되는 반도체 칩의 채널에 따른 칩 패드 배치가 평면적으로 보여진다.
도 12를 참조하면, 본 실시예의 반도체 패키지에 포함된 제2 반도체 칩(220)은 전술한 DDR 칩일 수 있다. 이러한 제2 반도체 칩(220)은 제1 채널(Ch.1)을 위한 제1 칩 패드들(222-1) 및 제2 채널(Ch.2)을 위한 제2 칩 패드들(222-2)이 왼쪽 가장자리 및 오른쪽 가장자리 부분에 형성될 수 있다.
제1 채널(Ch.1) 및 제2 채널(Ch.2)은 각각 32 비트용 채널들이고, 그에 따라, 제1 칩 패드들(222-1) 및 제2 칩 패드들(222-2) 각각은 32 비트 데이터 입출력을 위한, 어드레스 단자용 패드(A0~N), 제어 단자용 패드(CE0~8)및 데이터 단자용 패드(D0~31)를 포함할 수 있다. 제1 칩 패드들(222-1) 및 제2 칩 패드들(222-2) 각각은 전원전압 인가를 위한 전원 전압 단자(Vcc) 및 그라운드 전압 인가를 위한 그라운드 단자(Vss)를 포함할 수 있다.
전술한 바와 같이 제1 채널 및 제2 채널을 통해 각각 32 비트 데이터를 입출력시키기 때문에, 제2 반도체 칩(220), 즉 DDR 칩은 64 비트 DDR 칩일 수 있다.
도면상 제1 칩 패드들(222-1) 및 제2 칩 패드들(222-2) 각각이 2열로 왼쪽 및 오른쪽 가장자리에 배치되었지만, 제1 칩 패드들(222-1) 및 제2 칩 패드들(222-2)의 배열이 그에 한정되는 것은 아니다. 예컨대, 제1 칩 패드들(222-1) 및 제2 칩 패드들(222-2) 각각은 1열 또는 3열 이상으로 배치될 수도 있다. 또한, 제2 반도체 칩(220)내의 집적 회로의 구조에 따라 어드레스 단자용 패드(A0~N), 제어 단자용 패드(CE0~8) 및 데이터 단자용 패드(D0~31) 배치 순서도 임의적으로 배치될 수 있다. 도면에서 제1 칩 패드들(222-1)의 어드레스 단자용 패드(A0~N), 제어 단자용 패드(CE0~8) 및 데이터 단자용 패드(D0~31)와 제2 칩 패드들(222-2)의 어드레스 단자용 패드(A0~N), 제어 단자용 패드(CE0~8) 및 데이터 단자용 패드(D0~31)가 대칭을 이루지 않고 있지만 대칭을 가지도록 배치될 수 있음은 물론이다. 한편, 제1 칩 패드들(222-1) 및 제2 칩 패드들(222-2) 각각에서 전원 전압 단자(Vcc) 및 그라운드 단자(Vss)가 하나씩 배치되었지만 이에 한하지 않고 복수 개씩 배치될 수 있음은 물론이다.
본 실시 예에의 반도체 패키지에서, 제2 반도체 칩(220)의 칩 패드들을 32비트용 채널별로 구별하여 양쪽 가장자리 부분에 배치 시킴으로써, 제1 반도체 칩과의 배선 연결 관계를 용이하게 할 수 있다. 결국, 하나의 DDR 칩에 2개의 채널에 대응하는 32 비트용 칩 패드들이 DDR 칩의 양쪽으로 배치되고, 또한 AP 칩에 각 채널에 대응하는 DDR IP 코어 부분이 칩 패드들과 인접하는 변들에 배치됨으로써, DDR 칩과 AP 칩의 배선 연결 관계를 매우 단순화시킬 수 있다. 그에 따라, DDR 칩이 실장되는 기판의 두께를 줄일 수 있으며, 또한 DDR 칩의 개수도 반으로 줄일 수 있다. 예컨대, 4개의 채널을 이용하는 경우에 각각 2개의 채널을 위한 칩 패드들을 구비한 2개의 DDR 칩을 적층하여 4채널 반도체 패키지를 구현할 수 있다.
도 13은 도 9에 따른 DDR IP 코어 배치를 보여주는 평면도이다.
도 13에서는 도 9의 반도체 패키지의 제1 패키지 상에 실장되는 반도체 칩의 채널에 따른 DDR IP 코어 위치가 평면적으로 보여진다.
도 13을 참조하면, 본 실시 예의 반도체 패키지(1000)에서, 제1 반도체 칩(120), 즉 AP 칩 내의 DDR IP 코어(125A, 125B)는 제2 반도체 칩(220), 즉 DDR 칩에 배치되는 칩 패드들에 대응하여 배치될 수 있다. 다시 말해서, 제1채널(Ch.1)의 칩 패드들에 대응하여 제1 채널용 DDR IP 코어(125A)가 칩의 왼쪽 가장자리 부분에 배치되고, 제2채널(Ch.2)의 칩 패드들에 대응하여 제2 채널용 DDR IP 코어(125B)가 칩의 오른쪽 가장자리 부분에 배치될 수 있다. 이와 같이 배치됨으로써, 채널별로 DDR 칩의 칩 패드들과 AP 칩의 DDR IP 코어와의 배선 연결 관계가 보다 단순화될 수 있다.
도 14는 도 9에 따른 개략적 배치 평면도이다.
도 14에서는 도 9의 반도체 패키지에서의 제2 패키지 상의 반도체 칩의 칩 패드, 제1 패키지 상의 반도체 칩의 DDR IP 코어, 및 제2 기판 하면에 배치되는 연결 부재 간의 상대적 위치 관계가 평면적으로 보여진다.
도 14를 참조하면, 도시된 바와 같이, 본 실시 예의 반도체 패키지(1000)에서, 제1 반도체 칩(120)의 제1 채널용 DDR IP 코어(125A)가 제2 반도체 칩(220)의 제1 채널용 칩 패드들(222-1)과 인접하도록 배치되며, 또한 제1 반도체 칩(120)의 제2 채널용 DDR IP 코어(125B)가 제2 반도체 칩(220)의 제2 채널용 칩 패드들(222-2)과 인접하도록 배치될 수 있다.
한편, 제2 반도체 칩(220)이 실장되는 제2 기판(210)에 배치되는 기판 간 연결 부재(300)가 점선의 원 형태로 도시되어 있는데, 왼쪽의 해칭된 부분이 제1 채널에 대응하는 기판 간 연결 부재(300-1)를 의미하고, 해칭되지 않는 부분이 제2 채널에 대응하는 기판 간 연결 부재(300-2)를 의미할 수 있다.
한편, 도면에서 제1 반도체 칩(120)이 제2 반도체 칩(220)보다 크게 도시되고 있으나, 이는 칩 패드들과 DDR IP 코어들 위치 관계를 설명하기 위한 것이다. 따라서, 제1 반도체 칩(120)은 제2 반도체 칩(220)과 동일하거나 작을 수 있다. 또한, 도 9에서 알 수 있듯이 제1 반도체 칩(120)은 제1 기판(110) 상에 실장되므로 제2 기판(210)의 하부에 배치되나, 도 14에서는 역시 설명의 편의를 위해 제2 기판(210) 상에 제2 반도체 칩(220)과 함께 도시되고 있다.
도 15는 도 3중 DRAM의 예시적 회로 블록도이다.
도 15를 참조하면, 예를 들어 DRAM은 메모리 셀 어레이(160), 센스앰프 및 입출력 회로(158), I/O 버퍼(162), 버퍼(152), 로우 디코더(154), 컬럼 디코더(156), 및 제어 회로(151)를 포함할 수 있다.
상기 메모리 셀 어레이(160)는 하나의 억세스 트랜지스터와 하나의 스토리지 커패시터로 이루어진 DRAM 메모리 셀을 적어도 2개 이상 포함할 수 있다. 메모리 셀들은 행과 열의 매트릭스 구조를 이루도록 배열될 수 있다. 도면에서, 상기 메모리 셀 어레이(160)는 4개의 뱅크들로 나뉘어져 있으나 이는 실시 예에 불과하며 2 뱅크 이상으로 설계될 수 있다.
상기 제어 회로(151)는 인가되는 콘트롤 신호와 어드레스를 수신하여 설정된 동작 모드들을 제어하는 내부 제어 신호를 발생한다. 상기 제어 회로(151)는 도 8을 통해 설명된 바와 같은 리프레쉬 제어 회로(240)를 포함할 수 있다.
상기 버퍼(152)는 인가되는 어드레스를 수신하여 버퍼링을 수행할 할 수 있다. 상기 내부 제어 신호에 응답하여 상기 버퍼(152)는 메모리 셀 어레이의 행을 선택하는 로우 어드레스를 로우 디코더(154)로 제공하고, 메모리 셀 어레이의 열을 선택하는 컬럼 어드레스를 컬럼 디코더(156)로 제공할 수 있다.
상기 버퍼(152)는 인가되는 커맨드를 수신하여 버퍼링을 수행할 수 있다. 상기 커맨드는 상기 제어 회로(151)로 인가되어 디코딩될 수 있다.
상기 로우 디코더(154)는 상기 내부 제어 신호에 응답하여 상기 로우 어드레스를 디코딩한다. 로우 어드레스 디코딩의 결과가 메모리 셀 어레이(160)로 인가되면, 메모리 셀들과 연결된 복수의 워드 라인(word line)들 중 선택된 워드라인이 구동된다. 따라서, 활성화된 메모리 뱅크내의 워드라인들 중 하나가 선택될 수 있다.
상기 컬럼 디코더(17)는 상기 내부 제어 신호에 응답하여 상기 컬럼 어드레스를 디코딩한다. 디코딩된 컬럼 어드레스에 따라 컬럼 게이팅이 수행된다. 상기 컬럼 게이팅 수행의 결과로서 메모리 셀들과 연결된 비트라인(Bit Line)들 중 선택된 비트라인이 구동된다.
상기 센스 앰프 및 입출력 회로(158)는 선택된 메모리 셀의 비트 라인에 나타나는 전위를 검출하여 선택된 메모리 셀에 저장된 데이터를 센싱한다.
상기 I/O 버퍼(162)는 입출력되는 데이터를 버퍼링한다. 리드 동작 모드에서 상기 I/O 버퍼(162)는 상기 센스 앰프 및 입출력 회로(158)로부터 리드 아웃된 데이터를 버퍼링하여 채널(CHi)로 출력할 수 있다.
도 5와 같은 DRAM이 PoP 구조의 반도체 패키지에 패키징되는 경우에 핫 데이터 컬렉션 동작과 리프레쉬 동작이 저전력 소모의 달성을 위해 구현될 수 있다.
도 16은 전자기기에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 16을 참조하면, 전자기기 예컨대 휴대 전화기의 블록도가 예시적으로 나타나 있다. 전자기기는 안테나(501:ATN), 아날로그 프론트 엔드 블럭 (503:AFE), 아날로그-디지탈 변조 회로(505: ADC1, 519:ADC2), 디지탈-아날로그 변조 회로(507: DAC1, 517: DAC2), 데이터 처리 블럭(509), 스피커(521: SPK), 액정 모니터(523: LCD), 마이크(525: MIK), 및 입력 키(527: KEY)를 포함할 수 있다.
아날로그 프론트 엔드 블럭(503)은 안테나 스위치, 대역 통과 필터, 각종 증폭기, 파워 앰프, PLL(Phase-Locked Loop), 전압 제어 발진기(VCO), 직교 복조기, 및 직교 변조기 등으로 구성되어 전파의 송수신을 실행하는 회로 블럭이다.
또한, 데이터 처리 블럭(509)은 AP(511), 베이스 밴드 프로세서(513:BP), 및 DRAM(515)을 포함할 수 있다.
음성 및 문자 정보 등을 포함하는 화상을 수신하는 경우, 안테나로부터 입력된 전파는, 아날로그 프론트 엔드 블럭(503: AFE)를 통해 아날로그-디지탈 변조 회로(505: ADC1)에 입력되고, 파형 등화 및 아날로그-디지털 신호로 변환된다. ADC1(505)의 출력 신호는, 베이스 밴드 프로세서(513:BP) 및 신호처리 회로로 입력되어 음성 및 화상 처리가 실시되고, 음성 신호는 디지탈-아날로그 변환 회로(517: DAC2)로부터 스피커(521)로, 화상 신호는 액정모니터(523)로 각각 전송된다.
한편, 음성 신호를 송신하는 경우, 마이크(525)로부터 입력된 신호는, 아날로그-디지탈 변환 회로(519:ADC2)를 통해 데이터 처리 블럭(509)에 입력되어, 음성 처리가 행하여진다. 데이터 처리 블럭(509)의 출력은 디지탈-아날로그 변환 회로(507: DAC1)로부터 아날로그 프론트 엔드 블럭(503)을 통해 안테나(501)로 전송된다. 또한, 문자 정보를 발신하는 경우, 입력 키(527)로부터 입력된 신호는, 데이터 처리 블럭(509), 디지탈-아날로그 변환 회로(507), 및 AFE(503)를 차례로 통해, 안테나(501)로 전송된다.
도 16에서, DRAM(515)과 AP(511)는 PoP 구조의 반도체 패키지로 형성될 수 있다. 그러한 경우에 AP(511)는 DRAM(515)을 대상으로 핫 데이터 컬렉션 및 리프레쉬 제어를 상술한 바와 같이 수행할 수 있다. 따라서, 상기 전자기기의 전력 소모는 감소 또는 최소화될 수 있다.
반도체 제품은 그 부피가 점점 작아지지만 유저는 고용량의 데이터 처리를 요구한다. 이에 따라, 이러한 반도체 제품에 사용되는 반도체 칩들의 고집적화 및 단일 패키지화가 요구되고 있다. 또한, 반도체 칩들의 고집적화 함께, 보다 나은 반도체 칩들의 저전력 소모, 동작 성능, 신뢰성, 그리고 집적화된 반도체 칩들로 구성된 전자 시스템의 고속 동작에 대한 요구가 증대된다. 따라서, 도 16과 같은 전자기기는 그러한 요구에 부응할 수 있다.
비록 도 16에서 DRAM(515)이 탑재되었으나, 사안이 다른 경우에 MRAM이 DRAM 대신에 탑재될 수 있다. 이 경우에는 리프레쉬 동작 제어 없이 핫 데이터 컬렉션 동작만이 데이터 신뢰성 개선을 위해 실행될 수 있을 것이다.
에스램(SRAM) 또는 디램(DRAM)과 같은 휘발성 반도체 메모리 장치는 전원이 중단될 때 저장된 데이터를 잃어버린다.
이와 대조적으로, 자기 랜덤 억세스 메모리(MRAM)와 같은 불휘발성 반도체 메모리 장치는 전원 공급이 중단된 후에도 저장된 데이터를 유지한다. 따라서, 전원 불량 또는 전원 차단에 의하여 데이터의 소실을 원하지 않는 경우에, 불휘발성 반도체 메모리 장치가 데이터를 저장하는데 선호적으로 사용된다.
STT-MRAM(Spin transfer torque magneto resistive random access memory)이 멀티 채널 메모리 장치를 구성하는 경우에 DRAM이 갖는 장점에 더하여 MRAM이 갖는 장점이 부가될 수 있다.
STT-MRAM 셀은 MTJ(Magnetic Tunnel Junction) 소자와 선택 트랜지스터를 포함할 수 있다. 상기 MTJ 소자는 고정층(fixed layer)과 자유층(free layer) 및 이들 사이에 형성된 터널층을 기본적으로 포함할 수 있다. 상기 고정층의 자화 방향은 고정되어 있으며, 자유층의 자화 방향은 조건에 따라 고정층의 자화 방향과 같거나 역방향이 될 수 있다.
도 16과 같은 전자기기는 컴퓨터, UMPC (Ultra Mobile PC), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로도 제공될 수 있다.
도 17은 휴대용 멀티미디어 기기에 적용된 본 발명의 응용 예를 도시한 블록도이다.
도 17을 참조하면, 휴대용 멀티미디어 기기(500)는 AP(510), DRAM(520), 스토리지 디바이스(530), 통신 모듈(540), 카메라 모듈(550), 디스플레이 모듈(560), 터치 패널 모듈(570), 및 파워 모듈(580)을 포함할 수 있다.
상기 AP(510)는 SoC 타입으로 형성되어 데이터 프로세싱 기능을 수행할 수 있다. DRAM(520)은 DDR SDRAM으로 구성될 수 있다. 상기 AP(510)의 상부 또는 하부에 상기 DRAM(520)이 배치되어 PoP 구조의 반도체 패키지가 형성될 경우에 상기 AP(510)는 DRAM(520)을 대상으로 핫 데이터 컬렉션 및 리프레쉬 제어를 상술한 바와 같이 수행할 수 있다. 따라서, 상기 휴대용 멀티미디어 기기(500)의 전력 소모는 감소 또는 최소화될 수 있다.
AP(510)와 상기 DRAM(520)이 PoP 구조로 패키징 되는 것을 예로 들었으나, 이에 한정됨이 없이 AP(510)와 상기 DRAM(520)간 또는 도면 내의 다른 블록들 간은 예를 들어, Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등으로 패키징될 수 있다.
상기 AP(510)에 연결된 통신 모듈(540)은 통신 데이터의 송수신 및 데이터 변복조 기능을 수행하는 모뎀으로서 기능할 수 있다. .
스토리지 디바이스(530)는 대용량의 정보 저장을 위해 불휘발성 스토리지로 구현될 수 있다. 상기 불휘발성 스토리지는 예를 들면, EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), MRAM(Magnetic RAM), 스핀전달토크 MRAM (Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), OUM(Ovonic Unified Memory)라고도 불리는 PRAM(Phase change RAM), 저항성 메모리 (Resistive RAM: RRAM 또는 ReRAM), 나노튜브 RRAM (Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)일 수 있다.
상기 디스플레이 모듈(560)는 백라이트를 갖는 액정이나 LED 광원을 갖는 액정 또는 OLED 등의 소자로서 구현될 수 있다. 상기 디스플레이 모듈(560)은 문자,숫자,그림 등의 이미지를 컬러로 표시하는 출력 소자로서 기능한다.
터치 패널 모듈(570)은 단독으로 혹은 상기 디스플레이 모듈(560) 상에서 터치 입력을 상기 AP(510)로 제공할 수 있다.
상기 휴대용 멀티미디어 기기는 모바일 통신 장치의 위주로 설명되었으나, 필요한 경우에 구성 요소를 가감하여 스마트 카드로서 기능할 수 있다.
상기 휴대용 멀티미디어 기기는 별도의 인터페이스를 외부의 통신 장치와 연결될 수 있다. 상기 통신 장치는 DVD(digital versatile disc) 플레이어, 컴퓨터, 셋 탑 박스(set top box, STB), 게임기, 디지털 캠코더 등일 수 있다.
상기 파워 모듈(580)은 휴대용 멀티미디어 기기의 파워 매니지먼트를 수행한다. 결국, 기기 내에 PMIC 스킴이 적용되는 경우에 휴대용 멀티미디어 기기의 파워 세이빙이 달성된다.
카메라 모듈(550)은 카메라 이미지 프로세서(Camera Image Processor: CIS)를 포함하며 상기 AP(510)와 연결된다.
비록 도면에는 도시되지 않았지만, 상기 휴대용 멀티미디어 기기에는 또 다른 응용 칩셋(Application chipset)이나 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 가진 자에게 이해될 수 있을 것이다.
이상에서와 같이 도면과 명세서를 통해 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 예를 들어, 써멀 센서들의 탑재 위치나 개수 등이 예를 들어 설명되었으나, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이, 도면들의 구성을 변경하거나 가감하여, 세부적 구현을 다르게 할 수 있을 것이다. 또한, 본 발명의 개념에서는 DRAM 을 위주로 하여 설명되었으나, 이에 한정됨이 없이 타의 반도체 메모리 장치 예를 들어 다른 휘발성 메모리 장치나 MRAM, ReRAM, 및 PRAM 등과 같은 불휘발성 반도체 메모리 장치에도 본 발명에 따른 핫 데이터 컬렉션이 적용될 수 있을 것이다.
*도면의 주요 부분에 대한 부호의 설명*
50: 써멀 센싱회로
121: 어플리케이션 프로세서
221: 다이나믹 랜덤 억세스 메모리
1000: PoP 구조의 반도체 패키지

Claims (10)

  1. 제1 기판에 실장된 제1 반도체 칩을 포함하는 제1 패키지와 제2 기판에 실장된 제2 반도체 칩을 포함하는 제2 패키지를 구비한 PoP 구조의 반도체 패키지를 제공하고;
    상기 제1 반도체 칩이 동작될 때 상기 제1 반도체 칩의 설정된 센싱 영역들별로 온도를 모니터링하고;
    상기 센싱 영역들 중에서 가장 낮은 온도를 갖는 영역에 대응되는 상기 제2 반도체 칩의 적어도 하나의 메모리 뱅크를 결정하고;
    상기 결정된 메모리 뱅크 이외의 메모리 뱅크에 저장된 데이터가 상기 결정된 메모리 뱅크로 이동되도록 상기 제2 반도체 칩을 제어하고;
    상기 결정된 메모리 뱅크에 대한 리프레쉬 동작 주기가 상기 결정된 메모리 뱅크 이외의 메모리 뱅크에 대한 리프레쉬 동작 주기보다 증가되도록 상기 제2 반도체 칩의 리프레쉬 동작을 제어하는 PoP 구조의 반도체 패키지에서의 리프레쉬 제어방법.
  2. 제1항에 있어서, 상기 온도를 모니터링하기 위해 이용되는 써멀 센서는 상기 제1 기판과 상기 제1 반도체 칩 사이에 복수로 배치되는 PoP 구조의 반도체 패키지에서의 리프레쉬 제어방법.
  3. 제1항에 있어서, 상기 온도를 모니터링하기 위해 이용되는 써멀 센서는 상기 제1 반도체 칩과 상기 제2 기판 사이에서 상기 설정된 센싱 영역들의 개수에 따라 배치되는 PoP 구조의 반도체 패키지에서의 리프레쉬 제어방법.
  4. 제1항에 있어서, 상기 제1 반도체 칩이 로직 칩인 경우에 상기 제2 반도체 칩은 DRAM 칩인 PoP 구조의 반도체 패키지에서의 리프레쉬 제어방법.
  5. 제1항에 있어서, 상기 제1 반도체 칩이 어플리케이션 프로세서인 경우에 상기 제2 반도체 칩은 적어도 2층 이상 적층된 모바일용 DRAM 칩인 PoP 구조의 반도체 패키지에서의 리프레쉬 제어방법.
  6. 제1항에 있어서, 상기 제1 반도체 칩이 시스템 온 칩으로 구현된 어플리케이션 프로세서인 경우에 상기 제2 반도체 칩은 실리콘 관통 전극(TSV)을 이용한 멀티칩 패키지(MCP)구조를 갖는 DDR4 DRAM 칩인 PoP 구조의 반도체 패키지에서의 리프레쉬 제어방법.
  7. 제1항에 있어서, 상기 결정된 메모리 뱅크 이외의 메모리 뱅크중에서 데이터 엠프티 뱅크가 존재할 경우에 데이터 엠프티 뱅크에 대해서는 리프레쉬 동작이 수행되지 않도록 상기 제2 반도체 칩을 제어하는 단계를 더 포함하는 PoP 구조의 반도체 패키지에서의 리프레쉬 제어방법.
  8. 제1항에 있어서, 상기 결정된 메모리 뱅크 이외의 메모리 뱅크에 저장된 데이터가 상기 결정된 메모리 뱅크로 이동되도록 상기 제2 반도체 칩을 제어할 경우에 데이터 이동 경로를 나타내기 위한 어드레스 맵핑 테이블이 운영되는 PoP 구조의 반도체 패키지에서의 리프레쉬 제어방법.
  9. 제1항에 있어서, 상기 어드레스 맵핑 테이블은 상기 제1 반도체 칩 내의 불휘발성 저장 영역에 저장되고 상기 제1 반도체 칩에 로딩된 소프트웨어에 의해 관리되는 PoP 구조의 반도체 패키지에서의 리프레쉬 제어방법.
  10. 제1항에 있어서, 상기 제1 반도체 칩의 설정된 센싱 영역들별로 온도를 모니터링하는 것은 미리 설정된 모니터링 주기마다 수행되는 PoP 구조의 반도체 패키지에서의 리프레쉬 제어방법.
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