KR20160070711A - 플라즈마 처리 방법 - Google Patents

플라즈마 처리 방법 Download PDF

Info

Publication number
KR20160070711A
KR20160070711A KR1020150175264A KR20150175264A KR20160070711A KR 20160070711 A KR20160070711 A KR 20160070711A KR 1020150175264 A KR1020150175264 A KR 1020150175264A KR 20150175264 A KR20150175264 A KR 20150175264A KR 20160070711 A KR20160070711 A KR 20160070711A
Authority
KR
South Korea
Prior art keywords
gas
plasma
plasma processing
processing
ceiling member
Prior art date
Application number
KR1020150175264A
Other languages
English (en)
Other versions
KR102361775B1 (ko
Inventor
료스케 니이츠마
하루토 가나모리
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20160070711A publication Critical patent/KR20160070711A/ko
Application granted granted Critical
Publication of KR102361775B1 publication Critical patent/KR102361775B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32018—Glow discharge
    • H01J37/32027—DC powered
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32458—Vessel
    • H01J37/32467—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02312—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour
    • H01L21/02315—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/677—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations
    • H01L21/67739—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations into and out of processing chamber
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05H—PLASMA TECHNIQUE; PRODUCTION OF ACCELERATED ELECTRICALLY-CHARGED PARTICLES OR OF NEUTRONS; PRODUCTION OR ACCELERATION OF NEUTRAL MOLECULAR OR ATOMIC BEAMS
    • H05H1/00—Generating plasma; Handling plasma
    • H05H1/24—Generating plasma
    • H05H1/46—Generating plasma using applied electromagnetic fields, e.g. high frequency or microwave energy

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Electromagnetism (AREA)
  • Spectroscopy & Molecular Physics (AREA)

Abstract

염소 가스를 포함하는 처리 가스의 플라즈마 처리에 있어서 실리콘제의 천정 부재가 깎이는 것을 억제한다. 일 실시형태의 플라즈마 처리 방법에서 이용되는 플라즈마 처리 장치는 처리 용기, 탑재대 및 천정 부재를 구비한다. 탑재대는 처리 용기 내에서 피처리체를 지지한다. 천정 부재는 탑재대의 상방에 마련되는 실리콘제의 부재이다. 이 플라즈마 처리 방법은 처리 용기 내에 피처리체를 반입하는 공정과, 처리 용기 내에서 염소 가스 및 산소 가스를 포함하는 처리 가스의 플라즈마를 생성하는 공정을 포함한다.

Description

플라즈마 처리 방법{PLASMA PROCESSING METHOD}
본 발명의 실시형태는 플라즈마 처리 방법에 관한 것이다.
반도체 디바이스와 같은 전자 디바이스의 제조에 있어서는, 플라즈마 처리 장치를 이용한 플라즈마 처리가 실행된다. 플라즈마 처리의 일종으로서는, 실리콘 산화막과 같은 절연막의 에칭이 예시된다.
절연막의 에칭에 이용되는 플라즈마 처리 장치로서는, 예컨대, 특허문헌 1에 기재된 플라즈마 처리 장치가 알려져 있다. 특허문헌 1에 기재된 플라즈마 처리 장치는 처리 용기, 탑재대 및 천정 부재를 구비하고 있다. 탑재대는 처리 용기 내에 마련되어 있으며, 해당 처리 용기 내에서 피처리체를 지지하도록 구성되어 있다. 또한, 천정 부재는 실리콘제이며, 탑재대에 대향하도록 해당 탑재대의 상방에 마련되어 있다. 이 플라즈마 처리 장치에 있어서는, 탑재대가 하부 전극을 구성하고 있으며, 천정 부재가 상부 전극을 구성하고 있다.
특허문헌 1에 기재된 플라즈마 처리 장치에서는, 절연막의 에칭을 위해서, 처리 용기 내에 플루오로카본을 포함하는 처리 가스가 공급되며, 해당 처리 가스의 플라즈마가 생성된다. 그리고, 플라즈마의 생성에 의해 발생하는 활성종에 의해서, 절연막이 에칭된다.
일본 특허 공개 제 2006-270018 호 공보
그런데, 상술한 플라즈마 처리 장치를 이용하여, 절연막 이외의 막, 예컨대, 비정질(amorphous) 실리콘막 또는 다결정 실리콘막의 에칭을 실행하는 것에 대한 요구가 있다. 이러한 절연막 이외의 막의 에칭에 이용되는 처리 가스에는, 염소 가스를 함유하는 처리 가스를 이용할 수 있다. 그렇지만, 이러한 처리 가스를 이용하면, 천정 부재가 에칭되어 깎여버린다. 또한, 산화 실리콘과 같은 이물질이 마이크로 마스크로서 천정 부재에 부착된 상태에서 천정 부재가 에칭되면, 해당 천정 부재의 표면에 요철이 발생하게 된다.
따라서, 염소 가스를 포함하는 처리 가스의 플라즈마 처리에 있어서 실리콘제의 천정 부재의 깎임을 억제하는 것이 필요해지고 있다.
일 태양에 있어서는 플라즈마 처리 장치를 이용한 플라즈마 처리 방법이 제공된다. 플라즈마 처리 장치는 처리 용기, 탑재대 및 천정 부재를 구비한다. 탑재대는 처리 용기 내에서 피처리체를 지지한다. 천정 부재는 탑재대의 상방에 마련되는 실리콘제의 부재이다. 이 플라즈마 처리 방법은 처리 용기 내에 피처리체를 반입하는 공정(이하, "제 1 반입 공정"이라 함)과, 처리 용기 내에서 염소 가스 및 산소 가스를 포함하는 처리 가스의 플라즈마를 생성하는 공정(이하, "플라즈마 처리 공정"이라 함)을 포함한다.
일 태양에 따른 플라즈마 처리 방법에서는, 플라즈마 처리 공정에서 이용되는 처리 가스 중에 산소 가스가 포함되어 있으므로, 산소의 활성종에 천정 부재가 노출되는 것에 의해, 그 표면을 포함하는 천정 부재의 일부가 산화한다. 이와 같이 산화한 영역(이하, "산화 영역"이라 함)이 형성되는 것에 의해서 천정 부재가 염소의 활성종에 의한 에칭으로부터 보호되어, 해당 천정 부재의 깎임이 억제된다.
일 실시형태의 플라즈마 처리 방법은, 제 1 반입 공정과 플라즈마 처리 공정의 사이에, 처리 용기 내에서 발생시킨 양이온을 천정 부재에 충돌시키는 공정(이하, "양이온 충돌 공정"이라 함)을 추가로 포함한다. 이 실시형태에 의하면, 양이온이 천정 부재에 충돌함으로써 해당 천정 부재로부터 2차 전자 및 실리콘이 방출된다. 2차 전자는, 피처리체의 레지스터 마스크를 개질하고, 실리콘은 해당 레지스터 마스크의 표면에 부착되어 레지스터 마스크 상에 막을 형성한다. 이 막에 의해 레지스터 마스크의 치수가 미조(微調)되어, 레지스터 마스크가 보호된다.
일 실시형태의 플라즈마 처리 방법은, 플라즈마 처리 공정 후에, 상기 피처리체를 처리 용기로부터 반출하는 공정과, 상기 피처리체를 반출하는 상기 공정 후에, 처리 용기 내에서 산소 가스를 포함하는 클리닝 가스의 플라즈마를 생성하는 공정(이하, "클리닝 공정"이라 함)과, 클리닝 공정 후에, 처리 용기 내에 다른 피처리체를 반입하는 공정(이하, "제 2 반입 공정"이라 함)을 추가로 구비한다. 이 실시형태에서는, 제 2 반입 공정 후에, 양이온 충돌 공정과 플라즈마 처리 공정이 추가로 실행된다. 또한, 이 실시형태의 플라즈마 처리 공정에서는, 처리 가스 중의 산소 가스의 유량이 처리 가스 중의 염소 가스의 유량의 0.75배 이상의 유량으로 설정된다.
플라즈마 처리 공정 및 클리닝 공정에서 천정 부재에는 산화 영역이 형성되지만, 양이온 충돌 공정에서 천정 부재의 실리콘에 양이온을 충돌시키기 위해서는, 산화 영역의 두께가 얇은 것이 바람직하다. 상기 실시형태의 플라즈마 처리 공정에서 설정되는 유량의 산소 가스 및 염소 가스를 포함하는 처리 가스에 의하면, 플라즈마 처리 공정에서 형성되는 산화 영역의 두께를 얇게 할 수 있다. 따라서, 양이온 충돌 공정의 실행 직전의 천정 부재의 산화 영역의 두께를 얇게 하는 것이 가능해진다.
이상 설명한 바와 같이, 염소 가스를 포함하는 처리 가스의 플라즈마 처리에 있어서 실리콘제의 천정 부재의 깎임을 억제하는 것이 가능해진다.
도 1은 일 실시형태에 따른 플라즈마 처리 방법을 도시하는 흐름도,
도 2는 도 1에 도시하는 플라즈마 처리 방법의 적용 대상인 피처리체를 예시하는 단면도,
도 3은 도 1에 도시하는 플라즈마 처리 방법의 실시에 이용하는 것이 가능한 처리 시스템의 일 예를 도시하는 도면,
도 4는 도 3에 도시하는 처리 시스템의 플라즈마 처리 장치를 개략적으로 도시하는 도면,
도 5는 도 1에 도시하는 플라즈마 처리 방법의 각 공정의 실행 후의 피처리체의 상태를 도시하는 단면도,
도 6은 도 1에 도시하는 플라즈마 처리 방법의 각 공정의 실행 후의 피처리체의 상태를 도시하는 단면도,
도 7은 도 1에 도시하는 플라즈마 처리 방법의 각 공정의 실행 후의 피처리체의 상태를 도시하는 단면도,
도 8은 도 1에 도시하는 플라즈마 처리 방법의 각 공정의 실행 후의 피처리체의 상태를 도시하는 단면도,
도 9는 도 1에 도시하는 플라즈마 처리 방법의 공정(ST5)의 실행 후의 플라즈마 처리 장치의 상태를 개략적으로 도시하는 도면.
이하, 도면을 참조하여 여러 가지의 실시형태에 대해 상세하게 설명한다. 또한, 각 도면에 있어서 동일 또는 상당한 부분에 대해서는 동일한 부호를 부여하는 것으로 한다.
도 1은 일 실시형태에 따른 플라즈마 처리 방법을 도시하는 흐름도이다. 도 1에 도시하는 방법(MT)은, 실리콘제의 천정 부재를 구비하는 플라즈마 처리 장치를 이용한 플라즈마 처리 방법이다. 도 2는 방법(MT)의 적용 대상인 피처리체(이하, "웨이퍼(W)"라 함)를 예시하는 단면도이다. 도 2에 도시하는 웨이퍼(W)는 기판(SB), 피에칭층(EL), 유기막(OL), 반사 방지막(BA), 및 마스크(MK)를 갖고 있다.
피에칭층(EL)은 기판(SB) 상에 마련되어 있다. 피에칭층(EL)은 실리콘을 함유하는 층이며, 예컨대, 비정질 실리콘층 또는 다결정 실리콘층이다. 유기막(OL)은 유기 재료로 구성된 막이며, 피에칭층(EL) 상에 마련되어 있다. 반사 방지막(BA)은 Si 함유 반사 방지막이며, 유기막(OL) 상에 마련되어 있다. 마스크(MK)는 유기 재료로 구성된 마스크이며, 예컨대, 레지스트 마스크이다. 마스크(MK)에는, 개구를 제공하는 패턴이 포토리소그래피에 의해서 형성되어 있다.
도 1로 되돌아와, 방법(MT)에서는, 먼저 공정(ST1)이 실행된다. 공정(ST1)에서는, 웨이퍼(W)가 플라즈마 처리 장치의 처리 용기 내에 반입된다. 도 3은 방법(MT)의 실시에 이용하는 것이 가능한 처리 시스템의 일 예를 도시하는 도면이다. 도 3에 도시하는 처리 시스템(1)은 스테이지(122a~122d), 수용 용기(124a~124d), 로더 모듈(LM), 로드록 챔버(LL1) 및 로드록 챔버(LL2), 트랜스퍼 챔버(121), 및 플라즈마 처리 장치(10)를 구비하고 있다.
스테이지(122a~122d)는 로더 모듈(LM)의 한 테두리를 따라서 배열되어 있다. 이들 스테이지(122a~122d) 위에는 수용 용기(124a~124d)가 각각 마련되어 있다. 수용 용기(124a~124d) 내에는 웨이퍼(W)가 수용되어 있다.
로더 모듈(LM) 내에는 반송 로봇(Rb1)이 마련되어 있다. 반송 로봇(Rb1)은 수용 용기(124a~124d) 중 어느 하나에 수용되어 있는 웨이퍼(W)를 취출하고, 해당 웨이퍼(W)를 로드록 챔버(LL1 또는 LL2)에 반송한다.
로드록 챔버(LL1 및 LL2)는 로더 모듈(LM)의 다른 하나의 테두리를 따라서 마련되어 있으며, 해당 로더 모듈(LM)에 접속되어 있다. 로드록 챔버(LL1 및 LL2)는 예비 감압실을 구성하고 있다. 로드록 챔버(LL1 및 LL2)는 트랜스퍼 챔버(121)에 각각 접속되어 있다.
트랜스퍼 챔버(121)는 감압 가능한 챔버이며, 해당 트랜스퍼 챔버(121) 내에는 반송 로봇(Rb2)이 마련되어 있다. 트랜스퍼 챔버(121)에는 플라즈마 처리 장치(10)가 접속되어 있다. 반송 로봇(Rb2)은 로드록 챔버(LL1) 또는 로드록 챔버(LL2)로부터 웨이퍼(W)를 취출하고, 해당 웨이퍼(W)를 플라즈마 처리 장치(10)에 반송한다.
또한, 처리 시스템(1)은 제어부(100)를 추가로 구비하고 있다. 이 제어부(100)는, 방법(MT)에 있어서의 각 공정의 실행을 위해서, 처리 시스템(1)의 각 부(部)를 제어한다. 일 실시형태에서는, 제어부(100)는 프로세서, 기억 장치, 입력 장치, 표시 장치 등을 구비하는 컴퓨터일 수 있다. 이 실시형태에서는, 제어부(100)는 방법(MT)의 각 공정에서 처리 시스템(1)의 각 부를 제어하기 위한 프로그램을 기억 장치에 저장하고 있으며, 해당 프로그램을 실행하는 것에 의해, 처리 시스템(1)의 각 부, 예컨대, 반송 로봇(Rb1 및 Rb2) 및 플라즈마 처리 장치(10)의 각 부를 제어한다.
도 4는 도 3에 도시하는 처리 시스템의 플라즈마 처리 장치를 개략적으로 도시하는 도면이다. 도 4에 도시하는 플라즈마 처리 장치(10)는 용량 결합형 플라즈마 에칭 장치이며, 처리 용기(12)를 구비하고 있다. 처리 용기(12)는 대략 원통 형상을 갖고 있다. 처리 용기(12)는, 예컨대 알루미늄으로 구성되어 있다. 이 처리 용기(12)는 보안 접지되어 있다.
처리 용기(12)의 바닥부 상에는 대략 원통 형상의 지지부(14)가 마련되어 있다. 지지부(14)는 처리 용기(12) 내에서 처리 용기(12)의 바닥부로부터 연직 방향으로 연장되어 있다. 또한, 처리 용기(12) 내에는 탑재대(PD)가 마련되어 있다. 탑재대(PD)는 지지부(14)에 의해서 지지되어 있다.
탑재대(PD)는, 그 상면에서 웨이퍼(W)를 지지한다. 탑재대(PD)는 하부 전극(LE) 및 정전 척(ESC)을 갖고 있다. 하부 전극(LE)은 제 1 플레이트(18a) 및 제 2 플레이트(18b)를 포함하고 있다. 제 1 플레이트(18a) 및 제 2 플레이트(18b)는, 예컨대 알루미늄과 같은 금속으로 구성되어 있으며, 대략 원반 형상을 이루고 있다. 제 2 플레이트(18b)는 제 1 플레이트(18a) 상에 마련되어 있으며, 제 1 플레이트(18a)에 전기적으로 접속되어 있다.
제 2 플레이트(18b) 상에는 정전 척(ESC)이 마련되어 있다. 정전 척(ESC)은 도전막인 전극을 한쌍의 절연층 또는 절연 시트 사이에 배치한 구조를 갖고 있다. 정전 척(ESC)의 전극에는 직류 전원(22)이 스위치(23)를 거쳐서 전기적으로 접속되어 있다. 이 정전 척(ESC)은 직류 전원(22)으로부터의 직류 전압에 의해 발생한 쿨롱력 등의 정전력에 의해 웨이퍼(W)를 흡착한다. 이에 의해, 정전 척(ESC)은 웨이퍼(W)를 보지할 수 있다.
제 2 플레이트(18b)의 주연부 상에는 웨이퍼(W)의 에지 및 정전 척(ESC)을 둘러싸도록 포커스 링(FR)이 배치되어 있다. 포커스 링(FR)은 에칭의 균일성을 향상시키기 위해서 마련되어 있다. 포커스 링(FR)은 에칭 대상인 막의 재료에 따라서 적절히 선택되는 재료로 구성되어 있으며, 예컨대, 실리콘으로 구성될 수 있다.
제 2 플레이트(18b)의 내부에는 냉매 유로(24)가 마련되어 있다. 냉매 유로(24)는 온도 조절 기구를 구성하고 있다. 냉매 유로(24)에는 처리 용기(12)의 외부에 마련된 칠러 유닛으로부터 배관(26a)을 거쳐서 냉매가 공급된다. 냉매 유로(24)에 공급된 냉매는 배관(26b)을 거쳐서 칠러 유닛으로 복귀된다. 이와 같이, 냉매 유로(24)에는, 냉매가 순환하도록 공급된다. 이 냉매의 온도를 제어하는 것에 의해, 정전 척(ESC)에 의해서 지지되는 웨이퍼(W)의 온도가 제어된다.
또한, 플라즈마 처리 장치(10)에는 가스 공급 라인(28)이 마련되어 있다. 가스 공급 라인(28)은 전열 가스 공급 기구로부터의 전열 가스, 예컨대 He 가스를 정전 척(ESC)의 상면과 웨이퍼(W)의 이면 사이에 공급한다.
또한, 플라즈마 처리 장치(10)에는 가열 소자인 히터(HT)가 마련되어 있다. 히터(HT)는, 예컨대 제 2 플레이트(18b) 내에 매립되어 있다. 히터(HT)에는 히터 전원(HP)이 접속되어 있다. 히터 전원(HP)으로부터 히터(HT)에 전력이 공급되는 것에 의해 탑재대(PD)의 온도가 조정되며, 해당 탑재대(PD) 상에 탑재되는 웨이퍼(W)의 온도가 조정되게 되어 있다. 또한, 히터(HT)는 정전 척(ESC)에 내장되어 있어도 좋다.
또한, 플라즈마 처리 장치(10)는 상부 전극(30)을 추가로 구비하고 있다. 상부 전극(30)은 탑재대(PD)의 상방에서 해당 탑재대(PD)와 대향 배치되어 있다. 하부 전극(LE)과 상부 전극(30)은 서로 대략 평행하게 마련되어 있다. 이들 상부 전극(30)과 하부 전극(LE)의 사이에는 웨이퍼(W)에 플라즈마 처리를 실행하기 위한 공간(S)이 제공되어 있다.
상부 전극(30)은 절연성 차폐 부재(32)를 거쳐서 처리 용기(12)의 상부에 지지되어 있다. 상부 전극(30)은 천정 부재(34) 및 전극 지지체(36)를 포함하고 있다. 천정 부재(34)는 실리콘으로 구성된 판상의 부재이다. 천정 부재(34)는 탑재대(PD)의 상방에 마련되어 있으며, 공간(S)에 면하고 있다. 천정 부재(34)에는 복수의 가스 토출 구멍(34a)이 형성되어 있다.
전극 지지체(36)는 천정 부재(34)를 착탈 가능하게 지지하는 것이며, 예컨대 알루미늄과 같은 도전성 재료로 구성될 수 있다. 이 전극 지지체(36)는 수냉 구조를 가질 수 있다. 전극 지지체(36)의 내부에는 가스 확산실(36a)이 마련되어 있다. 이 가스 확산실(36a)로부터는, 가스 토출 구멍(34a)에 연통하는 복수의 가스 통류 구멍(36b)이 하방으로 연장되어 있다. 또한, 전극 지지체(36)에는 가스 확산실(36a)에 처리 가스를 인도하는 가스 도입구(36c)가 형성되어 있으며, 이 가스 도입구(36c)에는 가스 공급관(38)이 접속되어 있다.
가스 공급관(38)에는 밸브군(42) 및 유량 제어기군(44)을 거쳐서 가스 소스군(40)이 접속되어 있다. 가스 소스군(40)은 복수의 가스 소스를 갖고 있다. 복수의 가스 소스는 염소 가스(Cl2 가스)의 소스, 산소 가스(O2 가스)의 소스, 희가스의 소스, 수소 가스(H2 가스)의 소스, 질소 가스(N2 가스)의 소스, 및 플루오로카본 가스의 소스를 포함하고 있다. 희가스는 임의의 희가스일 수 있으며, 예컨대, Ar 가스이다. 또한, 플루오로카본 가스는 CxFy로 표시되는 임의의 플루오로카본의 가스로서, 예컨대, C4F8 가스이다.
밸브군(42)은 복수의 밸브를 포함하고 있으며, 유량 제어기군(44)은 매스플로우 컨트롤러 또는 압력 제어식의 유량 제어기와 같은 복수의 유량 제어기를 포함하고 있다. 가스 소스군(40)의 복수의 가스 소스는 각각 밸브군(42)의 대응의 밸브 및 유량 제어기군(44)의 대응의 유량 제어기를 거쳐서 가스 공급관(38)에 접속되어 있다.
또한, 플라즈마 처리 장치(10)에서는, 처리 용기(12)의 내벽을 따라서 퇴적 실드(46)가 착탈 가능하게 마련되어 있다. 퇴적 실드(46)는 지지부(14)의 외주에도 마련되어 있다. 퇴적 실드(46)는 처리 용기(12)에 에칭 부생물(퇴적물)이 부착되는 것을 방지한다.
처리 용기(12)의 바닥부측, 또한, 지지부(14)와 처리 용기(12)의 측벽과의 사이에는 배기 플레이트(48)가 마련되어 있다. 배기 플레이트(48)에는, 해당 배기 플레이트의 상방의 공간과 하방의 공간을 연통시키는 복수의 관통 구멍이 형성되어 있다. 이 배기 플레이트(48)의 하방, 또한, 처리 용기(12)에는, 배기구(12e)가 마련되어 있다. 배기구(12e)에는 배기관(52)을 거쳐서 배기 장치(50)가 접속되어 있다. 배기 장치(50)는 터보 분자 펌프 등의 진공 펌프를 갖고 있어서, 처리 용기(12) 내의 공간을 소망의 진공도까지 감압할 수 있다. 또한, 처리 용기(12)의 측벽에는 웨이퍼(W)의 반입·반출구(12g)가 마련되어 있으며, 이 반입·반출구(12g)는 게이트 밸브(54)에 의해 개폐 가능하게 되어 있다.
또한, 플라즈마 처리 장치(10)는 제 1 고주파 전원(62) 및 제 2 고주파 전원(64)을 추가로 구비하고 있다. 제 1 고주파 전원(62)은 플라즈마 생성용의 제 1 고주파 전력을 발생하는 전원이며, 27㎒ 내지 100㎒의 주파수, 일 예에서는 40㎒의 고주파 전력을 발생한다. 제 1 고주파 전원(62)은 정합기(66)를 거쳐서 하부 전극(LE)에 접속되어 있다. 정합기(66)는 제 1 고주파 전원(62)의 출력 임피던스와 부하측(하부 전극(LE)측)의 입력 임피던스를 정합시키기 위한 회로이다.
제 2 고주파 전원(64)은 웨이퍼(W)에 이온을 인입하기 위한 제 2 고주파 전력, 즉 고주파 바이어스 전력을 발생하는 전원이며, 400㎑ 내지 13.56㎒의 범위 내의 주파수, 일 예에서는 3.2㎒의 고주파 바이어스 전력을 발생한다. 제 2 고주파 전원(64)은 정합기(68)를 거쳐서 하부 전극(LE)에 접속되어 있다. 정합기(68)는 제 2 고주파 전원(64)의 출력 임피던스와 부하측(하부 전극(LE)측)의 입력 임피던스를 정합시키기 위한 회로이다.
또한, 플라즈마 처리 장치(10)는 전원(70)을 추가로 구비하고 있다. 전원(70)은 상부 전극(30)에 접속되어 있다. 전원(70)은 공간(S) 내에 존재하는 양이온을 천정 부재(34)로 인입하기 위한 전압을 상부 전극(30)에 인가한다. 일 예에서는, 전원(70)은 음의 직류 전압을 발생하는 직류 전원이다. 다른 일 예에서, 전원(70)은 비교적 저주파의 교류 전압을 발생하는 교류 전원이어도 좋다. 전원(70)으로부터 상부 전극에 인가되는 전압은, 예컨대 -150V 이하의 전압일 수 있다. 즉, 전원(70)에 의해서 상부 전극(30)에 인가되는 전압은, 절대값이 150V 이상인 음의 전압일 수 있다. 이러한 전압이 전원(70)으로부터 상부 전극(30)에 인가되면, 공간(S)에 존재하는 양이온이 천정 부재(34)에 충돌한다. 이에 의해, 천정 부재(34)로부터 2차 전자 및 실리콘이 방출된다.
이하, 다시 도 1을 참조하여, 플라즈마 처리 장치(10)를 구비하는 처리 시스템(1)에서 실시되는 형태를 예로 들어, 방법(MT)에 대해 상세하게 설명한다. 그렇지만, 방법(MT)은 처리 시스템(1)과는 다른 처리 시스템에서 실시되어도 좋고, 또한, 그러한 처리 시스템은 본 실시형태의 플라즈마 처리 장치(10)와는 다른 플라즈마 처리 장치를 구비하고 있어도 좋다. 이하, 도 1과 함께 도 5 내지 도 8을 참조한다. 도 5 내지 도 8은 방법(MT)의 각 공정의 실행 후의 웨이퍼의 상태를 도시하는 단면도이다.
방법(MT)의 공정(ST1)에서는, 웨이퍼(W)가 플라즈마 처리 장치(10)의 처리 용기(12) 내에 반입된다. 웨이퍼(W)는 수용 용기(124a~124d) 중 어느 하나로부터 로더 모듈(LM), 로드록 챔버(LL1) 또는 로드록 챔버 (LL2), 및 트랜스퍼 챔버(121)를 거쳐서 처리 용기(12) 내에 반송된다. 처리 용기(12) 내에 반송된 웨이퍼(W)는 탑재대(PD) 상에 탑재되며, 정전 척(ESC)에 의해서 보지된다.
일 실시형태의 방법(MT)에서는, 이어서, 공정(ST2)이 실행된다. 공정(ST2)에서는, 처리 용기(12) 내에서 발생시킨 양이온을 천정 부재(34)에 충돌시키는 처리가 실행된다. 이 처리에 의해, 천정 부재(34)로부터 2차 전자 및 실리콘이 방출된다. 이 공정(ST2)에서는, 가스 소스군(40)의 복수의 가스 소스 중 1개의 가스 소스로부터 처리 용기(12) 내에 수소 가스가 공급되며, 제 1 고주파 전원(62)으로부터의 고주파 전력이 하부 전극(LE)에 부여된다. 이에 의해, 처리 용기(12) 내에서 양이온이 발생한다. 또한, 공정(ST2)에서는, 전원(70)에 의해서 상부 전극(30)에 전압이 인가된다. 이에 의해, 양이온이 천정 부재(34)에 끌어당겨져 해당 천정 부재(34)에 충돌한다. 그리고, 천정 부재(34)로부터 2차 전자가 방출된다. 이와 같이 방출된 2차 전자에 의해, 마스크(MK)가 개질되어, 경화한다. 또한, 천정 부재(34)에서는 실리콘도 방출된다. 방출된 실리콘은 웨이퍼(W)의 표면에 퇴적되어, 도 5에 도시하는 바와 같이, 막(SL)을 형성한다. 이 막(SL)에 의해 마스크(MK)가 보호되며, 또한, 마스크(MK)의 치수, 예컨대 마스크(MK)에 의해서 제공되는 개구의 폭이 조정된다.
일 실시형태의 방법(MT)에서는, 이어서, 공정(ST3)이 실행된다. 공정(ST3)에서는, 반사 방지막(BA)이 에칭된다. 이 공정(ST3)에서는, 가스 소스군(40)의 복수의 가스 소스 중 1개의 가스 소스로부터 플루오로카본 가스가 처리 용기(12) 내에 공급된다. 공정(ST3)에서는, 가스 소스군(40)의 복수의 가스 소스 중 2개의 가스 소스의 각각으로부터 처리 용기(12) 내에 산소 가스 및 희가스가 추가로 공급되어도 좋다. 또한, 제 1 고주파 전원(62)으로부터의 고주파 전력이 하부 전극(LE)에 부여된다. 또한, 제 2 고주파 전원(64)으로부터의 고주파 바이어스 전력이 하부 전극(LE)에 부여된다. 이에 의해 처리 용기(12) 내에서 플라즈마가 생성되며, 플루오로카본에 유래하는 활성종에 의해, 반사 방지막(BA)이 에칭된다. 그 결과, 도 6에 도시하는 바와 같이, 마스크(MK)에 의해서 제공되는 개구로부터 노출된 부분에서, 반사 방지막(BA)이 제거된다. 또한, 공정(ST3)의 에칭은 이방성을 갖기 때문에, 막(SL)의 전체 영역 중 마스크(MK)의 상면 위 및 반사 방지막(BA)의 표면 위에 존재하고 있던 영역은 제거되고, 막(SL)의 전체 영역 중 마스크(MK)의 측면을 따라서 연장되는 영역만이 남겨진다.
일 실시형태의 방법(MT)에서는, 이어서, 공정(ST4)이 실행된다. 공정(ST4)에서는 유기막(OL)이 에칭된다. 이 공정(ST4)에서는, 가스 소스군(40)의 복수의 가스 소스 중 2개의 가스 소스로부터 수소 가스 및 질소 가스가 처리 용기(12) 내에 공급된다. 또한, 제 1 고주파 전원(62)으로부터의 고주파 전력이 하부 전극(LE)에 부여된다. 또한, 제 2 고주파 전원(64)으로부터의 고주파 바이어스 전력이 하부 전극(LE)에 부여된다. 이에 의해 처리 용기(12) 내에서 플라즈마가 생성되며, 수소의 활성종에 의해서, 유기막(OL)이 에칭된다. 그 결과, 도 7에 도시하는 바와 같이, 반사 방지막(BA)에 의해서 제공되는 개구로부터 노출된 부분에서, 유기막(OL)이 제거된다. 또한, 공정(ST4)에서는, 마스크(MK)도 동시에 제거되며, 막(SL)도 마스크(MK)와 함께 제거된다.
이어지는 공정(ST5)에서는, 피에칭층(EL)의 에칭을 위해서, 처리 가스의 플라즈마가 생성된다. 구체적으로, 공정(ST5)에서는, 가스 소스군(40)의 복수의 가스 소스 중 2개의 가스 소스로부터 염소 가스 및 산소 가스가 처리 용기(12) 내에 공급된다. 또한, 처리 가스는 HBr과 같은 다른 가스를 포함하고 있어도 좋다. 또한, 제 1 고주파 전원(62)으로부터의 고주파 전력이 하부 전극(LE)에 부여된다. 또한, 제 2 고주파 전원(64)으로부터의 고주파 바이어스 전력이 하부 전극(LE)에 부여된다. 이에 의해 처리 용기(12) 내에서 플라즈마가 생성되며, 염소의 활성종에 의해서, 피에칭층(EL)이 에칭된다. 그 결과, 도 8에 도시하는 바와 같이, 반사 방지막(BA) 및 유기막(OL)에 의해서 제공되는 개구로부터 노출된 부분에서, 피에칭층(EL)이 제거된다.
도 9는 공정(ST5)의 실행 후의 플라즈마 처리 장치의 상태를 개략적으로 도시하는 도면이다. 상술한 바와 같이, 공정(ST5)에서 이용되는 처리 가스는 염소 가스에 부가하여 산소 가스를 포함한다. 따라서, 공정(ST5)의 실행에 의해, 도 9에 도시하는 바와 같이, 천정 부재(34)는 그 표면을 포함하는 일부분에서 산화하며, 산화 영역(34d)을 갖게 된다. 이 산화 영역(34d)에 의해, 공정(ST5)의 실행 시에 염소의 활성종에 의한 에칭으로부터 천정 부재(34)가 보호되며, 해당 천정 부재(34)의 깎임이 억제된다.
또한, 일 실시형태의 공정(ST5)에서는, 처리 가스 중의 산소 가스의 유량이 해당 처리 가스 중의 염소 가스의 유량의 0.75배 이상의 유량으로 설정된다. 이와 같이 설정되는 유량의 산소 가스 및 염소 가스를 포함하는 처리 가스에 의하면, 공정(ST5)에서 형성되는 산화 영역(34d)의 두께를 얇게 할 수 있다.
이어서, 방법(MT)에서는, 공정(ST6)이 실행된다. 공정(ST6)에서는, 웨이퍼(W)가 처리 용기(12)로부터 반출된다. 예컨대, 웨이퍼(W)는 처리 용기(12)로부터 트랜스퍼 챔버(121)에 반송되며, 로드록 챔버(LL1) 또는 로드록 챔버(LL2), 및 로더 모듈(LM)을 거쳐서, 수용 용기(124a 내지 124d) 중 어느 하나에 반송된다.
일 실시형태의 방법(MT)에서는, 이어서, 공정(ST7) 내지 공정(ST9)에서 제 1 내지 제 3 클리닝이 실행된다. 공정(ST7)의 제 1 클리닝에서는, 플라즈마 처리 장치(10)의 처리 용기(12) 내에 웨이퍼가 수용되어 있지 않은 상태에서, 클리닝 가스가 처리 용기(12) 내에 공급된다. 이 클리닝 가스는 가스 소스군(40)의 복수의 가스 소스 중 1개의 가스 소스로부터 공급되는 산소 가스를 포함한다. 일 예에서는, 클리닝 가스는 산소 가스만을 포함한다. 또한, 제 1 고주파 전원(62)으로부터의 고주파 전력이 하부 전극(LE)에 부여된다. 이에 의해, 산소 가스의 플라즈마가 처리 용기(12) 내에서 생성되며, 처리 용기(12) 내의 공간(S)에 접하는 부재 표면이 산소의 활성종에 의해서 클리닝된다. 또한, 이 공정(ST7)에서도, 천정 부재(34)의 표면을 포함하는 일부 영역이 산화한다.
이어지는 공정(ST8)의 제 2 클리닝에서는, 플라즈마 처리 장치(10)의 처리 용기(12) 내에 더미 웨이퍼가 반입되며, 해당 더미 웨이퍼가 탑재대(PD) 상에 탑재된다. 이 더미 웨이퍼는 플라즈마 처리 장치(10)의 클리닝 시에 정전 척(ESC)의 상면 상에 탑재되며, 해당 정전 척(ESC)을 보호하기 위한 웨이퍼이다. 공정(ST8)의 제 2 클리닝에서는, 이어서, 가스 소스군(40)의 복수의 가스 소스 중 1개의 가스 소스로부터 플루오로카본 가스가 처리 용기(12) 내에 공급된다. 공정(ST8)에서는, 가스 소스군(40)의 복수의 가스 소스 중 1개의 가스 소스로부터 처리 용기(12) 내에 희가스가 추가로 공급되어도 좋다. 또한, 제 1 고주파 전원(62)으로부터의 고주파 전력이 하부 전극(LE)에 부여된다. 이에 의해 처리 용기(12) 내에서 플라즈마가 생성되며, 플루오로카본에 유래하는 활성종에 의해, 처리 용기(12) 내의 공간(S)에 접하는 부재 표면이 클리닝된다. 이 공정(ST8)의 실행 후, 더미 웨이퍼가 처리 용기(12)로부터 반출된다.
이어지는 공정(ST9)의 제 3 클리닝에서는 공정(ST7)과 마찬가지의 처리가 실행된다.
일 실시형태의 방법(MT)에서는, 이어지는 공정(STa)에서, 모든 웨이퍼(W)의 처리가 종료되었는지의 여부가 판정된다. 미처리의 웨이퍼(W), 즉, 다른 웨이퍼(W)가 존재하는 경우에는, 해당 다른 웨이퍼(W)에 대하여 공정(ST1)으로부터의 처리가 다시 실행된다. 한편, 모든 웨이퍼(W)의 처리가 종료된 경우에는 방법(MT)의 실시가 종료된다.
상술한 바와 같이 일 실시형태의 방법(MT)에서는, 공정(ST5)의 플라즈마 처리, 및 공정(ST7) 및 공정(ST9)의 클리닝에 있어서, 천정 부재(34)에 산화 영역(34d)이 형성되지만, 공정(ST2)에서 천정 부재(34)의 실리콘에, 즉, 산화 영역(34d)에 의해서 덮인 실리콘제의 영역에 양이온을 충돌시키기 위해서는, 산화 영역(34d)의 두께가 얇은 것이 바람직하다. 이 때문에, 상기 실시형태의 공정(ST5)에서는, 처리 가스 중의 산소 가스의 유량이 해당 처리 가스 중의 염소 가스의 유량의 0.75배 이상의 유량으로 설정된다. 이에 의해, 공정(ST5)에서 형성되는 산화 영역(34d)의 두께를 얇게 할 수 있다. 따라서, 공정(ST2)의 실행 직전의 천정 부재(34)의 산화 영역(34d)의 두께를 얇게 하는 것이 가능해진다.
이하, 공정(ST5)에 있어서의 처리 가스 중의 산소 가스의 유량을 여러 가지로 설정한 실험에 대해 설명한다. 실험에서는, 처리 가스의 염소 가스의 유량을 100sccm로 설정하고, 해당 처리 가스 중의 산소 가스의 유량을, 0sccm, 25sccm, 50sccm, 75sccm, 100sccm, 150sccm의 6종의 유량 각각으로 설정하여, 공정(ST5)을 실행했다. 그리고, 천정 부재(34)에 형성되는 산화 영역(34d)의 두께를 측정했다. 또한, 실험에 있어서의 다른 처리 조건은 이하와 같다.
<처리 조건>
제 1 고주파 전원(62)의 고주파 전력: 300W
제 2 고주파 전원(64)의 고주파 전력: 100W
처리 용기(12) 내의 압력: 20mTorr(2.666Pa)
처리 시간: 60초
실험 결과, 처리 가스 중의 산소 가스의 유량을, 25sccm, 50sccm, 75sccm, 100sccm, 150sccm의 각각으로 설정한 경우에, 산화 영역(34d)의 두께는 34.9nm, 32.5nm, 15.9nm, 8.7nm, 9.1nm이었다. 또한, 처리 가스 중의 산소 가스의 유량이 0sccm인 경우에는 천정 부재(34)의 표면이 크게 깎였다. 이상의 실험 결과로부터, 산소 가스의 유량이 50sccm 이하인 경우의 산화 영역(34d)의 두께에 대하여, 산소 가스의 유량이 75sccm 이상인 경우의 산화 영역(34d)의 두께는 반분 이하의 두께가 되는 것이 확인되었다. 따라서, 공정(ST5)에서는, 처리 가스 중의 산소 가스의 유량을 해당 처리 가스 중의 염소 가스의 유량의 0.75배 이상의 유량으로 설정하는 것에 의해, 산화 영역(34d)의 두께를 상당히 얇게 하는 것이 가능하다는 것이 확인되었다.
이상, 여러 가지의 실시형태에 대해 설명했지만, 상술한 실시형태에 한정되는 일없이 여러 가지의 변형 태양을 구성 가능하다. 예컨대, 플라즈마 처리 장치(10)는 제 1 고주파 전원(62)으로부터의 고주파 전력이 하부 전극(LE)에 부여되도록 구성되어 있지만, 제 1 고주파 전원(62)으로부터의 고주파 전력이 상부 전극(30)에 부여되도록 구성되어 있어도 좋다. 즉, 제 1 고주파 전원(62)은 상부 전극(30)에 접속되어 있어도 좋다.
또한, 방법(MT)의 실시에 이용되는 플라즈마 처리 장치는 플라즈마 처리 장치(10)에 한정되는 것이 아니며, 처리 용기, 피처리체를 지지하는 탑재대, 및 탑재대의 상방에 마련되는 실리콘제의 천정 부재를 구비하는 것이면, 임의의 플라즈마 처리 장치여도 좋다. 예컨대, 방법(MT)의 실시에 이용되는 플라즈마 처리 장치는 유도 결합형의 플라즈마 처리 장치, 또는 마이크로파와 같은 표면파에 의해 처리 가스를 여기시키는 플라즈마 처리 장치여도 좋다.
1 : 처리 시스템 10 : 플라즈마 처리 장치
12 : 처리 용기 PD : 탑재대
ESC : 정전 척 LE : 하부 전극
30 : 상부 전극 34 : 천정 부재
40 : 가스 소스군 50 : 배기 장치
62 : 제 1 고주파 전원 64 : 제 2 고주파 전원
70 : 전원 100 : 제어부
W : 웨이퍼 SB : 기판
EL : 피에칭층 OL : 유기막
BA : 반사 방지막 MK : 마스크

Claims (3)

  1. 플라즈마 처리 장치를 이용한 플라즈마 처리 방법에 있어서,
    상기 플라즈마 처리 장치는 처리 용기, 처리 용기 내에서 피처리체를 지지하는 탑재대, 및 상기 탑재대의 상방에 마련되는 실리콘제의 천정 부재를 구비하며,
    상기 플라즈마 처리 방법은,
    상기 처리 용기 내에 피처리체를 반입하는 공정과,
    상기 처리 용기 내에서 염소 가스 및 산소 가스를 포함하는 처리 가스의 플라즈마를 생성하는 공정을 포함하는
    플라즈마 처리 방법.
  2. 제 1 항에 있어서,
    상기 피처리체를 반입하는 상기 공정과 상기 처리 가스의 플라즈마를 생성하는 상기 공정과의 사이에, 상기 처리 용기 내에서 발생시킨 양이온을 상기 천정 부재에 충돌시키는 공정을 추가로 포함하는
    플라즈마 처리 방법.
  3. 제 2 항에 있어서,
    상기 처리 가스의 플라즈마를 생성하는 상기 공정 후에, 상기 피처리체를 상기 처리 용기로부터 반출하는 공정과,
    상기 피처리체를 반출하는 상기 공정 후에, 상기 처리 용기 내에 있어서 산소 가스를 포함하는 클리닝 가스의 플라즈마를 생성하는 공정과,
    상기 클리닝 가스의 플라즈마를 생성하는 상기 공정 후에, 상기 처리 용기 내에 다른 피처리체를 반입하는 공정을 추가로 구비하고,
    상기 다른 피처리체를 반입하는 상기 공정 후에, 상기 양이온을 상기 천정 부재에 충돌시키는 상기 공정과 상기 처리 가스의 플라즈마를 생성하는 공정이 추가로 실행되며,
    상기 처리 가스의 플라즈마를 생성하는 상기 공정에서는, 상기 처리 가스 중의 상기 산소 가스의 유량이 상기 처리 가스 중의 상기 염소 가스의 유량의 0.75배 이상의 유량으로 설정되는
    플라즈마 처리 방법.
KR1020150175264A 2014-12-10 2015-12-09 플라즈마 처리 방법 KR102361775B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014249685A JP6374781B2 (ja) 2014-12-10 2014-12-10 プラズマ処理方法
JPJP-P-2014-249685 2014-12-10

Publications (2)

Publication Number Publication Date
KR20160070711A true KR20160070711A (ko) 2016-06-20
KR102361775B1 KR102361775B1 (ko) 2022-02-10

Family

ID=56111868

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150175264A KR102361775B1 (ko) 2014-12-10 2015-12-09 플라즈마 처리 방법

Country Status (4)

Country Link
US (1) US9922841B2 (ko)
JP (1) JP6374781B2 (ko)
KR (1) KR102361775B1 (ko)
TW (1) TWI673794B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190024790A (ko) * 2017-08-30 2019-03-08 도쿄엘렉트론가부시키가이샤 에칭 방법 및 에칭 장치

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6832171B2 (ja) * 2017-01-24 2021-02-24 東京エレクトロン株式会社 プラズマ処理装置のチャンバ本体の内部のクリーニングを含むプラズマ処理方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010052350A1 (en) * 1999-03-01 2001-12-20 Yu-Chang Chow Method for cleaning interior of etching chamber
US20040221797A1 (en) * 2001-10-31 2004-11-11 Aelan Mosden Method of etching high aspect ratio features
JP2006270018A (ja) 2004-06-21 2006-10-05 Tokyo Electron Ltd プラズマ処理装置およびプラズマ処理方法、ならびにコンピュータ読み取り可能な記憶媒体
US20070275564A1 (en) * 2006-05-25 2007-11-29 Tokyo Electron Limited Etching method and storage medium
JP2008177428A (ja) * 2007-01-19 2008-07-31 Tokyo Electron Ltd プラズマ処理装置
JP2011199243A (ja) * 2010-02-24 2011-10-06 Tokyo Electron Ltd エッチング処理方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6872322B1 (en) * 1997-11-12 2005-03-29 Applied Materials, Inc. Multiple stage process for cleaning process chambers
US6527968B1 (en) * 2000-03-27 2003-03-04 Applied Materials Inc. Two-stage self-cleaning silicon etch process
JP2002319569A (ja) * 2001-04-19 2002-10-31 Tokyo Electron Ltd ドライエッチング方法
US20070131652A1 (en) * 2003-01-12 2007-06-14 Mitsuhiro Okune Plasma etching method
JP4928832B2 (ja) * 2006-05-25 2012-05-09 東京エレクトロン株式会社 エッチング方法及びコンピュータ読み取り可能な記録媒体
US8272346B2 (en) * 2009-04-10 2012-09-25 Lam Research Corporation Gasket with positioning feature for clamped monolithic showerhead electrode
JP5486883B2 (ja) * 2009-09-08 2014-05-07 東京エレクトロン株式会社 被処理体の処理方法
US9373521B2 (en) * 2010-02-24 2016-06-21 Tokyo Electron Limited Etching processing method
JP2014082228A (ja) * 2012-10-12 2014-05-08 Tokyo Electron Ltd プラズマエッチング方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010052350A1 (en) * 1999-03-01 2001-12-20 Yu-Chang Chow Method for cleaning interior of etching chamber
US20040221797A1 (en) * 2001-10-31 2004-11-11 Aelan Mosden Method of etching high aspect ratio features
JP2006270018A (ja) 2004-06-21 2006-10-05 Tokyo Electron Ltd プラズマ処理装置およびプラズマ処理方法、ならびにコンピュータ読み取り可能な記憶媒体
US20070275564A1 (en) * 2006-05-25 2007-11-29 Tokyo Electron Limited Etching method and storage medium
JP2008177428A (ja) * 2007-01-19 2008-07-31 Tokyo Electron Ltd プラズマ処理装置
JP2011199243A (ja) * 2010-02-24 2011-10-06 Tokyo Electron Ltd エッチング処理方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190024790A (ko) * 2017-08-30 2019-03-08 도쿄엘렉트론가부시키가이샤 에칭 방법 및 에칭 장치

Also Published As

Publication number Publication date
TW201633403A (zh) 2016-09-16
JP2016111284A (ja) 2016-06-20
JP6374781B2 (ja) 2018-08-15
KR102361775B1 (ko) 2022-02-10
TWI673794B (zh) 2019-10-01
US20160172212A1 (en) 2016-06-16
US9922841B2 (en) 2018-03-20

Similar Documents

Publication Publication Date Title
TWI671815B (zh) 蝕刻方法
EP2911187A1 (en) Etching method
US9859126B2 (en) Method for processing target object
TWI743123B (zh) 電漿處理方法
TWI686863B (zh) 蝕刻有機膜之方法
US11205577B2 (en) Method of selectively etching silicon oxide film on substrate
US10580655B2 (en) Plasma etching method for selectively etching silicon oxide with respect to silicon nitride
KR20160041778A (ko) 피처리체를 처리하는 방법
TW201820460A (zh) 被處理體之處理方法
JP2017022154A (ja) エッチング方法
KR102538188B1 (ko) 플라즈마 처리 장치의 세정 방법
KR102361775B1 (ko) 플라즈마 처리 방법
US9754797B2 (en) Etching method for selectively etching silicon oxide with respect to silicon nitride
US9633864B2 (en) Etching method
WO2022249964A1 (ja) クリーニング方法およびプラズマ処理方法
KR20200113170A (ko) 막을 에칭하는 방법 및 플라즈마 처리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant