KR20160068100A

KR20160068100A - 표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치

Info

Publication number: KR20160068100A
Application number: KR1020140173263A
Authority: KR
Inventors: 안익현; 서정덕; 박봉임
Original assignee: 삼성디스플레이 주식회사
Priority date: 2014-12-04
Filing date: 2014-12-04
Publication date: 2016-06-15
Also published as: US9947295B2; JP6721973B2; KR102271628B1; CN105679225B; EP3029667A3; JP2016110145A; US20160163287A1; CN105679225A; EP3029667A2; EP3029667B1

Abstract

표시 패널의 구동 방법은 표시 패널의 게이트 라인들을 복수의 게이트 라인 그룹으로 분할하고, 상기 게이트 라인 그룹에 따라 서로 다른 게이트 지연 값을 적용하여 게이트 신호들을 생성하는 단계 및 상기 게이트 신호들을 대응하는 각 게이트 라인에 출력하는 단계를 포함한다. 상기 게이트 신호들은 제1 프레임에 인가되는 게이트 지연 값과 제2 프레임에 인가되는 게이트 지연 값이 상이한 적어도 하나의 가변 게이트 신호를 포함한다. 상기 가변 게이트 신호가 인가되는 게이트 라인은 상기 제1 프레임 및 상기 제2 프레임에서 서로 다른 게이트 턴 온 개시 시간을 갖는다.

Description

표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치{METHOD OF DRIVING DISPLAY PANEL AND DISPLAY APPARATUS FOR PERFORMING THE METHOD}

본 발명은 표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치에 관한 것으로, 보다 상세하게는 표시 품질을 향상시킬 수 있는 표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치에 관한 것이다.

일반적으로, 표시 장치는 화상을 표시하는 표시 패널과 상기 표시 패널을 구동하는 패널 구동부를 포함한다. 상기 표시 패널은 복수의 게이트 라인들, 복수의 데이터 라인들 및 상기 게이트 라인들 및 상기 데이터 라인들에 연결되는 복수의 화소들을 포함한다.

상기 패널 구동부는 게이트 신호를 생성하는 게이트 구동부 및 데이터 전압을 생성하는 데이터 구동부를 포함한다. 상기 게이트 라인은 상기 게이트 신호를 상기 화소에 전달하고, 상기 데이터 라인은 상기 데이터 전압을 상기 화소에 전달한다.

상기 데이터 전압은 상기 데이터 구동부로부터 멀어질수록 상기 데이터 라인에 의한 전파 지연이 발생할 수 있다.

상기 데이터 전압이 지연되면, 상기 게이트 신호에 의한 픽셀의 턴 온 시간과 상기 데이터 전압의 인가 시간이 일치하지 않아 픽셀의 충전율 부족의 문제가 발생할 수 있다.

상기 데이터 전압의 지연으로 인한 픽셀의 충전율 부족을 보상하기 위해 게이트 신호를 지연하여 생성할 수 있다. 이 때, 상기 데이터 구동부로부터의 거리에 따라 게이트 신호의 지연 값을 서로 다르게 적용할 수 있다.

상기 게이트 신호의 지연 값을 변화시키는 경계에서는 픽셀 충전율의 차이로 인한 가로줄 불량이 발생할 수 있다. 상기 가로줄 불량에 의해 표시 패널의 표시 품질이 저하되는 문제가 있다.

이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 게이트 신호의 지연 값을 적절히 조절하여 표시 품질을 향상시키기 위한 표시 패널의 구동 방법을 제공하는 것이다.

본 발명의 다른 목적은 상기한 구동 방법을 수행하는 표시 장치를 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 패널의 구동 방법은 표시 패널의 게이트 라인들을 복수의 게이트 라인 그룹으로 분할하고, 상기 게이트 라인 그룹에 따라 서로 다른 게이트 지연 값을 적용하여 게이트 신호들을 생성하는 단계 및 상기 게이트 신호들을 대응하는 각 게이트 라인에 출력하는 단계를 포함한다. 상기 게이트 신호들은 제1 프레임에 인가되는 게이트 지연 값과 제2 프레임에 인가되는 게이트 지연 값이 상이한 적어도 하나의 가변 게이트 신호를 포함한다. 상기 가변 게이트 신호가 인가되는 게이트 라인은 상기 제1 프레임 및 상기 제2 프레임에서 서로 다른 게이트 턴 온 개시 시간을 갖는다.

본 발명의 일 실시예에 있어서, 데이터 구동부와 가까운 제P 게이트 라인 그룹의 제1 게이트 지연 값은 상기 데이터 구동부와 먼 제Q 게이트 라인 그룹의 제2 게이트 지연 값보다 작을 수 있다.

본 발명의 일 실시예에 있어서, 제1 프레임 동안 상기 제P 게이트 라인 그룹의 상기 제1 게이트 지연 값은 X이고, 제2 프레임 동안 상기 제P 게이트 라인 그룹의 상기 제1 게이트 지연 값은 X+a일 수 있다. a는 상기 제1 게이트 지연 값을 프레임마다 가변하기 위한 가변치일 수 있다.

본 발명의 일 실시예에 있어서, 제3 프레임 동안 상기 제P 게이트 라인 그룹의 상기 제1 게이트 지연 값은 X-a일 수 있다.

본 발명의 일 실시예에 있어서, 제1 프레임 동안 상기 제P 게이트 라인 그룹의 상기 제1 게이트 지연 값은 X이고, 제2 프레임 동안 상기 제P 게이트 라인 그룹의 첫 번째 게이트 라인의 상기 제1 게이트 지연 값은 X+a이고, 상기 제P 게이트 라인 그룹의 상기 첫 번째 게이트 라인을 제외한 게이트 라인들의 상기 제1 게이트 지연 값은 X일 수 있다.

본 발명의 일 실시예에 있어서, 제1 프레임 동안 상기 제P 게이트 라인 그룹 및 상기 제P 게이트 라인에 인접한 제P+1 게이트 라인 그룹의 경계는 제Y 게이트 라인이고, 제2 프레임 동안 상기 제P 게이트 라인 그룹 및 상기 제P+1 게이트 라인 그룹의 경계는 제Y+b 게이트 라인일 수 있다.

본 발명의 일 실시예에 있어서, 제3 프레임 동안 상기 제P 게이트 라인 그룹 및 상기 제P+1 게이트 라인 그룹의 경계는 제Y-b 게이트 라인일 수 있다.

본 발명의 일 실시예에 있어서, 상기 게이트 지연 값은 게이트 클럭 신호에 적용될 수 있다. 상기 게이트 신호들은 상기 게이트 클럭 신호를 기초로 생성될 수 있다.

본 발명의 일 실시예에 있어서, 상기 게이트 신호들은 데이터 전압을 데이터 라인에 출력하는 타이밍을 정의하는 로드 신호에 동기될 수 있다. 상기 게이트 지연 값은 상기 로드 신호를 기준으로 정의될 수 있다.

상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 표시 패널, 게이트 구동부, 데이터 구동부 및 신호 제어부를 포함한다. 상기 표시 패널은 복수의 게이트 라인 그룹으로 분할된 복수의 게이트 라인들 및 복수의 데이터 라인들을 포함한다. 상기 게이트 구동부는 상기 게이트 라인 그룹에 따라 서로 다른 게이트 지연 값을 적용하여 게이트 신호들을 생성한다. 상기 게이트 구동부는 대응하는 각 게이트 라인들에 상기 게이트 신호들을 출력한다. 상기 데이터 구동부는 상기 데이터 라인들에 데이터 전압을 출력한다. 상기 신호 제어부는 상기 게이트 구동부 및 상기 데이터 구동부를 제어한다. 상기 게이트 신호들은 제1 프레임에 인가되는 게이트 지연 값과 제2 프레임에 인가되는 게이트 지연 값이 상이한 적어도 하나의 가변 게이트 신호를 포함한다. 상기 가변 게이트 신호가 인가되는 게이트 라인은 상기 제1 프레임 및 상기 제2 프레임에서 서로 다른 게이트 턴 온 개시 시간을 갖는다.

본 발명의 일 실시예에 있어서, 상기 데이터 구동부와 가까운 제P 게이트 라인 그룹의 제1 게이트 지연 값은 상기 데이터 구동부와 먼 제Q 게이트 라인 그룹의 제2 게이트 지연 값보다 작을 수 있다.

본 발명의 일 실시예에 있어서, 상기 신호 제어부는 상기 게이트 지연 값이 적용된 게이트 클럭 신호를 생성할 수 있다. 상기 게이트 구동부는 상기 게이트 클럭 신호를 기초로 상기 게이트 신호들을 생성할 수 있다.

본 발명의 일 실시예에 있어서, 상기 신호 제어부는 상기 데이터 전압을 상기 데이터 라인에 출력하는 타이밍을 정의하는 로드 신호를 생성할 수 있다. 상기 게이트 신호들은 상기 로드 신호에 동기될 수 있다. 상기 게이트 지연 값은 상기 로드 신호를 기준으로 정의될 수 있다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 패널의 구동 방법은 표시 패널의 게이트 라인들을 복수의 게이트 라인 그룹으로 분할하고, 상기 게이트 라인 그룹에 따라 서로 다른 게이트 지연 값을 적용하여 게이트 신호들을 생성하는 단계 및 상기 게이트 신호들을 대응하는 각 게이트 라인에 출력하는 단계를 포함한다. 상기 게이트 신호들 중 적어도 어느 하나는 제1 프레임의 게이트 턴 온 개시 시간 및 제2 프레임의 게이트 턴 온 개시 시간이 서로 상이하다.

이와 같은 표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치에 따르면, 게이트 신호의 지연 값을 적절히 설정하여 데이터 전압의 전파 지연을 보상함으로써, 가로 줄 불량의 발생을 방지하고, 화소 전압의 충전율을 증가시킬 수 있다. 따라서, 표시 패널의 표시 품질을 향상시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 신호 제어부를 나타내는 블록도이다.
도 3a는 도 1의 표시 패널의 상부 영역에서의 게이트 신호와 데이터 전압을 나타내는 파형도이다.
도 3b는 도 1의 표시 패널의 하부 영역에서의 게이트 신호와 데이터 전압을 나타내는 파형도이다.
도 4는 도 1의 게이트 라인 별 게이트 지연 값을 나타내는 그래프이다.
도 5는 도 1의 게이트 라인들에 인가되는 게이트 신호들을 나타내는 파형도이다.
도 6a는 제1 프레임 동안 도 1의 게이트 라인 별 게이트 지연 값을 나타내는 그래프이다.
도 6b는 제2 프레임 동안 도 1의 게이트 라인 별 게이트 지연 값을 나타내는 그래프이다.
도 6c는 제3 프레임 동안 도 1의 게이트 라인 별 게이트 지연 값을 나타내는 그래프이다.
도 7a 및 도 7b는 제1 내지 제3 프레임 동안 도 1의 신호 제어부에서 생성되는 게이트 클럭 신호를 나타내는 파형도이다.
도 8a는 제1 프레임 동안 본 발명의 일 실시예에 따른 표시 장치의 게이트 라인 별 게이트 지연 값을 나타내는 그래프이다.
도 8b는 제2 프레임 동안 도 8a의 게이트 라인 별 게이트 지연 값을 나타내는 그래프이다.
도 8c는 제3 프레임 동안 도 8b의 게이트 라인 별 게이트 지연 값을 나타내는 그래프이다.
도 9a는 제1 프레임 동안 본 발명의 일 실시예에 따른 표시 장치의 게이트 라인 별 게이트 지연 값을 나타내는 그래프이다.
도 9b는 제2 프레임 동안 도 9a의 게이트 라인 별 게이트 지연 값을 나타내는 그래프이다.
도 9c는 제3 프레임 동안 도 9b의 게이트 라인 별 게이트 지연 값을 나타내는 그래프이다.
도 10은 제1 내지 제3 프레임 동안 도 9a의 표시 장치의 신호 제어부에서 생성되는 게이트 클럭 신호를 나타내는 파형도이다.
도 11은 도 9a의 표시 장치의 제Y 게이트 라인에 인가되는 게이트 신호를 나타내는 파형도이다.

이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.

도 1을 참조하면, 상기 표시 장치는 표시 패널(100), 신호 제어부(200), 게이트 구동부(300), 감마 전압 생성부(400) 및 데이터 구동부(500)를 포함한다.

상기 표시 패널(100)은 복수의 게이트 라인들(GL1 내지 GLN), 복수의 데이터 라인들(DL1 내지 DLM) 및 상기 게이트 라인들(GL1 내지 GLN)과 상기 데이터 라인들(DL1 내지 DLM) 각각에 전기적으로 연결된 복수의 화소들을 포함한다. 상기 게이트 라인들(GL1 내지 GLN)(여기서, N은 자연수)은 제1 방향(DR1)으로 연장되고, 상기 데이터 라인들(DL1 내지 DLM)(여기서, M은 자연수)은 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장된다. 각 화소는 스위칭 소자(미도시), 상기 스위칭 소자에 전기적으로 연결된 액정 캐패시터(미도시) 및 스토리지 캐패시터(미도시)를 포함한다. 상기 화소들은 매트릭스 형태로 배치된다.

상기 신호 제어부(200)는 외부의 장치(미도시)로부터 입력 영상 데이터 및 입력 제어 신호를 수신한다. 상기 입력 영상 데이터는 적색 영상 데이터(R), 녹색 영상 데이터(G) 및 청색 영상 데이터(B)를 포함할 수 있다. 상기 입력 제어 신호는 마스터 클럭 신호(MCLK), 데이터 인에이블 신호(DE)를 포함한다. 상기 입력 제어 신호는 수직 동기 신호 및 수평 동기 신호를 더 포함할 수 있다.

상기 신호 제어부(200)는 상기 입력 영상 데이터 및 상기 입력 제어 신호를 근거로 제1 제어 신호(CONT1), 제2 제어 신호(CONT2) 및 데이터 신호(DATA)를 생성한다. 상기 신호 제어부(200)는 상기 입력 제어 신호를 근거로 상기 게이트 구동부(300)의 구동 타이밍을 제어하기 위한 상기 제1 제어 신호(CONT1)를 생성하여 상기 게이트 구동부(300)에 출력한다. 상기 신호 제어부(200)는 상기 입력 제어 신호를 근거로 상기 데이터 구동부(500)의 구동 타이밍을 제어하기 위한 상기 제2 제어 신호(CONT2)를 생성하여 상기 데이터 구동부(500)에 출력한다. 상기 신호 제어부(200)의 동작에 대해서는 후술되는 도 2를 참조하여 구체적으로 설명한다.

상기 제1 제어 신호(CONT1)는 수직 개시 신호 및 게이트 클럭 신호를 포함한다. 상기 제2 제어 신호(CONT2)는 수평 개시 신호 및 로드 신호를 포함한다.

상기 게이트 구동부(300)는 상기 신호 제어부(200)로부터 입력 받은 상기 제1 제어 신호(CONT1)에 응답하여 상기 게이트 라인들(GL1 내지 GLN)을 구동하기 위한 게이트 신호들(G1 내지 GN)을 생성한다. 상기 게이트 구동부(300)는 상기 게이트 신호들(G1 내지 GN)을 상기 게이트 라인들(GL1 내지 GLN)에 순차적으로 출력한다.

상기 게이트 구동부(300)는 상기 표시 패널(100)에 직접 실장(mounted)되거나, 테이프 캐리어 패키지(tape carrier package: TCP) 형태로 상기 표시 패널(100)에 연결될 수 있다. 한편, 상기 게이트 구동부(300)는 상기 표시 패널(100)에 집적(integrated)될 수도 있다.

상기 감마전압 생성부(400)는 감마 기준 전압(VGREF)을 생성한다. 상기 감마전압 생성부(400)는 상기 감마 기준 전압(VGREF)을 상기 데이터 구동부(500)에 제공한다. 상기 감마 기준 전압(VGREF)은 각각의 데이터 신호(DATA)에 대응하는 값을 갖는다. 상기 감마전압 생성부(400)는 상기 신호 제어부(200) 내에 배치되거나 상기 데이터 구동부(500) 내에 배치될 수 있다.

상기 데이터 구동부(500)는 상기 신호 제어부(200)로부터 상기 제2 제어 신호(CONT2) 및 상기 데이터 신호(DATA)를 입력 받고, 상기 감마전압 생성부(400)로부터 상기 감마 전압들(VGREF)을 입력 받는다. 상기 데이터 구동부(500)는 상기 데이터 신호(DATA)를 상기 감마 전압들(VGREF)을 이용하여 아날로그 형태의 데이터 전압들(D1 내지 DM)을 생성한다. 상기 데이터 구동부(500)는 상기 데이터 전압들(D1 내지 DM)을 상기 데이터 라인들(DL1 내지 DLM)에 순차적으로 출력한다.

상기 데이터 구동부(500)는 쉬프트 레지스터(미도시), 래치(미도시), 신호 처리부(미도시) 및 버퍼부(미도시)를 포함할 수 있다. 상기 쉬프트 레지스터는 래치 펄스를 상기 래치에 출력한다. 상기 래치는 상기 데이터 신호(DATA)를 일시 저장한 후 상기 신호 처리부에 출력한다. 상기 신호 처리부는 상기 디지털 형태인 상기 데이터 신호(DATA) 및 상기 감마 전압들(VGREF)을 근거로 아날로그 형태의 상기 데이터 전압들(D1 내지 DM)을 생성하여 상기 버퍼부에 출력한다. 상기 버퍼부는 상기 데이터 전압들(D1 내지 DM)의 레벨이 일정한 레벨을 갖도록 보상하여 상기 데이터 전압들(D1 내지 DM)을 상기 데이터 라인들(DL1 내지 DLM)에 출력한다.

상기 데이터 구동부(500)는 상기 표시 패널(100)에 직접 실장되거나, 테이프 캐리어 패키지(tape carrier package: TCP) 형태로 상기 표시 패널(100)에 연결될 수 있다. 한편, 상기 데이터 구동부(500)는 상기 표시 패널(100)에 집적될 수도 있다.

도 2는 도 1의 신호 제어부(200)를 나타내는 블록도이다.

도 2를 참조하면, 상기 신호 제어부(200)는 데이터 보정부(220) 및 신호 생성부(240)를 포함한다. 이는 설명의 편의를 위해 논리적으로 구분하였을 뿐, 하드웨어적으로 구분한 것은 아니다.

상기 데이터 보정부(220)는 외부의 장치로부터 상기 입력 영상 데이터(RGB)를 수신한다. 상기 데이터 보정부(220)는 상기 입력 영상 데이터(RGB)를 보정하여 상기 데이터 신호(DATA)를 생성하여, 상기 데이터 구동부(500)에 출력한다.

상기 데이터 보정부(220)는 색 특성 보상부(미도시), 능동 캐패시턴스 보상부(미도시)를 포함할 수 있다.

상기 색 특성 보상부는 상기 입력 영상 데이터(RGB)를 수신하여 색 특성 보상(Adaptive Color Correction, 이하, ACC라 칭함)을 수행한다. 상기 색 특성 보상부는 감마 곡선을 이용하여 입력 영상 데이터(RGB)를 보상할 수 있다.

상기 능동 캐패시턴스 보상부는 이전 프레임 데이터와 현재 프레임 데이터를 이용하여 상기 현재 프레임 데이터의 계조 데이터를 보정하는 능동 캐패시턴스 보상(Dynamic Capacitance Compensation, 이하, DCC라 칭함)을 수행한다.

상기 신호 생성부(240)는 외부로부터 상기 마스터 클럭 신호(MCLK) 및 상기 데이터 인에이블 신호(DE)를 수신한다.

상기 신호 생성부(240)는 상기 마스터 클럭 신호(MCLK) 및 상기 데이터 인에이블 신호(DE)를 근거로 상기 제1 제어 신호(CONT1)를 생성하여 상기 게이트 구동부(300)에 출력한다. 상기 제1 제어 신호(CONT1)는 상기 게이트 구동부(300)가 게이트 신호를 생성하기 위한 게이트 클럭 신호(CPV)를 포함한다.

상기 신호 생성부(240)는 상기 마스터 클럭 신호(MCLK) 및 상기 데이터 인에이블 신호(DE)를 근거로 상기 제2 제어 신호(CONT2)를 생성하여 상기 데이터 구동부(500)에 출력한다. 상기 제2 제어 신호(CONT2)는 상기 데이터 구동부(500)가 데이터 전압을 출력하는 타이밍을 제어하는 로드 신호(TP)를 포함한다. 상기 게이트 클럭 신호(CPV) 및 상기 로드 신호(TP)는 서로 동기화된다.

도 3a는 도 1의 표시 패널(100)의 상부 영역(UA)에서의 게이트 신호와 데이터 전압을 나타내는 파형도이다. 도 3b는 도 1의 표시 패널의 하부 영역(LA)에서의 게이트 신호와 데이터 전압을 나타내는 파형도이다. 도 4는 도 1의 게이트 라인 별 게이트 지연 값을 나타내는 그래프이다. 도 5는 도 1의 게이트 라인들에 인가되는 게이트 신호들을 나타내는 파형도이다.

상기 데이터 전압은 상기 데이터 구동부(500)로부터 멀어질수록 상기 데이터 라인에 의한 전파 지연(propagation delay)이 발생할 수 있다. 전파 지연이란 상기 데이터 전압이 상기 데이터 라인을 통해 대응되는 픽셀에 인가되는 타이밍이 지연되는 것을 의미한다. 예를 들어, 상기 데이터 구동부(500)로부터 멀리 떨어진 픽셀에 데이터 전압이 인가되는 시간은 상기 데이터 구동부(500)로부터 가까운 픽셀에 데이터 전압이 인가되는 시간보다 늦을 수 있다. 상기 표시 패널(100)의 사이즈가 대형화됨에 따라 상기 데이터 전압의 전파 지연은 심화될 수 있다.

상기 도 1, 도 3a 및 도 3b를 참조하면, 상기 표시 패널(100) 중 상기 데이터 구동부(500)로부터 가까운 상부 영역(UA)은 상기 데이터 전압의 전파 지연이 거의 없으나, 상기 표시 패널(100) 중 상기 데이터 구동부(500)로부터 멀리 떨어진 하부 영역(LA)은 상기 데이터 전압의 전파 지연이 클 수 있다.

상기 게이트 신호들은(G1 내지 GN) 상기 로드 신호(TP)에 동기되어 순차적으로 펄스 파형을 출력한다. 예를 들어, 제1 게이트 신호(G1)가 펄스 파형을 출력하고, 제2 게이트 신호(G2)가 펄스 파형을 출력하며, 제3 게이트 신호(G3)가 펄스 파형을 출력할 수 있다. 마지막으로, 제N 게이트 신호(GN)가 펄스 파형을 출력할 수 있다.

종래의 표시 패널(100)에서는 상기 제1 내지 제N 게이트 신호가 모두 로드 신호(TP)에 동기되어 상기 로드 신호(TP)의 파형의 폴링 에지로부터 동일한 시간에 게이트 펄스를 출력하였다. 예를 들어, 제1 게이트 신호(G1)는 상기 로드 신호(TP)의 제1 펄스의 폴링 에지에서 게이트 펄스를 출력하고, 제2 게이트 신호(G2)는 상기 로드 신호(TP)의 제2 펄스의 폴링 에지에서 게이트 펄스를 출력하며, 제3 게이트 신호(G3)는 상기 로드 신호(TP)의 제3 펄스의 폴링 에지에서 게이트 펄스를 출력하였다. 제N 게이트 신호(GN)는 상기 로드 신호(TP)의 제N 펄스의 폴링 에지에서 게이트 펄스를 출력하였다.

이 경우, 상기 전파 지연이 없는 상기 상부 영역(UA)의 경우, 도 4a에서 보듯이, 상기 데이터 전압의 출력 시간과 상기 게이트 펄스의 턴 온 시간이 일치하여 충분한 화소 충전율이 확보된다. 반면, 상기 전파 지연이 발생하는 상기 하부 영역(LA)의 경우, 도 4b에서 보듯이, 상기 데이터 전압의 출력 시간이 상기 게이트 펄스의 턴 온 시간에 비해 느리게 되어 충분한 화소 충전율이 확보될 수 없다.

도 4를 참조하면, 본 발명의 일 실시예에 따른 표시 패널(100)의 게이트 라인들(GL1 내지 GLN)은 복수의 게이트 라인 그룹(GG1, GG2, GG3, GG4, GG5, GG6)으로 분할된다. 상기 게이트 라인 그룹의 개수는 본 발명을 제한하지 않는다.

도 4의 그래프의 세로 축은 게이트 라인의 위치를 나타낸다. 예를 들어, 제1 게이트 라인 그룹(GG1)은 제1 게이트 라인 내지 제Y 게이트 라인을 포함할 수 있다. 제2 게이트 라인 그룹(GG2)은 제Y+1 게이트 라인 내지 제2Y 게이트 라인을 포함할 수 있다. 제3 게이트 라인 그룹(GG3)은 제2Y+1 게이트 라인 내지 제3Y 게이트 라인을 포함할 수 있다. 제4 게이트 라인 그룹(GG4)은 제3Y+1 게이트 라인 내지 제4Y 게이트 라인을 포함할 수 있다. 제5 게이트 라인 그룹(GG5)은 제4Y+1 게이트 라인 내지 제5Y 게이트 라인을 포함할 수 있다. 제6 게이트 라인 그룹(GG6)은 제5Y+1 게이트 라인 내지 제N 게이트 라인을 포함할 수 있다. 예를 들어, 상기 각 게이트 라인 그룹(GG1, GG2, GG3, GG4, GG5, GG6) 내의 게이트 라인의 개수는 서로 동일할 수 있다. 또는 상기 각 게이트 라인 그룹(GG1, GG2, GG3, GG4, GG5, GG6) 내의 게이트 라인의 개수는 1개 이하의 차이를 가질 수 있다.

예를 들어, 제1 게이트 라인 그룹(GG1)의 게이트 라인들에는 게이트 지연 값을 적용하지 않는다. 제2 게이트 라인 그룹(GG2)의 게이트 라인들에는 X1의 게이트 지연 값을 적용한다. 제3 게이트 라인 그룹(GG3)의 게이트 라인들에는 X2의 게이트 지연 값을 적용한다. 제4 게이트 라인 그룹(GG4)의 게이트 라인들에는 X3의 게이트 지연 값을 적용한다. 제5 게이트 라인 그룹(GG5)의 게이트 라인들에는 X4의 게이트 지연 값을 적용한다. 제6 게이트 라인 그룹(GG6)의 게이트 라인들에는 X5의 게이트 지연 값을 적용한다. X2는 X1보다 크고, X3는 X2보다 크며, X4는 X3보다 크고, X5는 X4보다 크다. 예를 들어, X2는 X1의 2배이고, X3는 X1의 3배이며, X4는 X1의 4배이고, X5는 X1의 5배일 수 있다. 이와는 달리, X2, X3, X4, X5는 X1의 배수가 아닐 수 있다.

상기 제1 게이트 라인 그룹(GG1)의 게이트 라인들에 인가되는 게이트 신호들은 게이트 지연 값이 없으므로, 가장 빠른 제1 게이트 턴 온 개시 시간을 갖는다. 게이트 턴 온 개시 시간이란 데이터 로드 신호(TP)를 기초로 게이트 신호가 턴 온되기 시작하는 시점을 의미한다. 예를 들어, 게이트 턴 온 개시 시간은 상기 데이터 로드 신호(TP)의 폴링 에지로부터 상기 게이트 신호가 턴 온되기 시작하는 시점으로 정의될 수 있다. 상기 제2 게이트 라인 그룹(GG2)의 게이트 라인들은 상기 제1 게이트 턴 온 개시 시간보다 X1만큼 지연된 제2 게이트 턴 온 개시 시간을 갖는다. 상기 제3 게이트 라인 그룹(GG3)의 게이트 라인들은 상기 제1 게이트 턴 온 개시 시간보다 X2만큼 지연된 제3 게이트 턴 온 개시 시간을 갖는다. 상기 제4 게이트 라인 그룹(GG4)의 게이트 라인들은 상기 제1 게이트 턴 온 개시 시간보다 X3만큼 지연된 제4 게이트 턴 온 개시 시간을 갖는다. 상기 제5 게이트 라인 그룹(GG5)의 게이트 라인들은 상기 제1 게이트 턴 온 개시 시간보다 X4만큼 지연된 제5 게이트 턴 온 개시 시간을 갖는다. 상기 제6 게이트 라인 그룹(GG6)의 게이트 라인들은 상기 제1 게이트 턴 온 개시 시간보다 X5만큼 지연된 제6 게이트 턴 온 개시 시간을 갖는다.

도 5를 보면, 상기 제1 게이트 라인 그룹(GG1)의 게이트 라인들의 게이트 신호들(G1 내지 G4)은 상기 로드 신호(TP)의 폴링 에지에서 턴 온된다. 여기서, 상기 제1 게이트 라인 그룹(GG1)의 게이트 라인들의 게이트 신호들(G1 내지 G4)이 상기 로드 신호(TP)의 폴링 에지에서 턴 온되는 것은 하나의 예시에 불과하며, 상기 제1 게이트 라인 그룹(GG1)의 게이트 라인들의 게이트 신호들(G1 내지 G4)이 상기 로드 신호(TP)의 폴링 에지에서 반드시 턴 온될 필요는 없다.

상기 제2 게이트 라인 그룹(GG2)의 게이트 라인들의 게이트 신호들(GA1 내지 GA4)은 상기 제1 게이트 라인 그룹(GG1)의 게이트 신호들(G1 내지 G4)보다 상기 로드 신호(TP)의 폴링 에지로부터 게이트 지연 값(X1)만큼 지연되어 턴 온된다.

상기 제3 게이트 라인 그룹(GG3)의 게이트 라인들의 게이트 신호들(GB1 내지 GB4)은 상기 제1 게이트 라인 그룹(GG1)의 게이트 신호들(G1 내지 G4)보다 상기 로드 신호(TP)의 폴링 에지로부터 게이트 지연 값(X2)만큼 지연되어 턴 온된다.

이와 같이, 상기 게이트 라인의 위치에 따라 상기 게이트 지연 값을 적용하여 상기 게이트 신호들을 생성하면 상기 데이터 전압의 지연에 따른 충전율의 부족을 보상할 수 있다. 그러나, 상기 게이트 지연 값이 비연속적으로 변화하는 상기 제1 게이트 라인 그룹(GG1)과 상기 제2 게이트 라인 그룹(GG2)의 경계 및 상기 제2 게이트 라인 그룹(GG2)과 상기 제3 게이트 라인 그룹(GG3)의 경계 등에서 가로 줄 불량이 시인될 수 있다.

도 6a는 제1 프레임 동안 도 1의 게이트 라인 별 게이트 지연 값을 나타내는 그래프이다. 도 6b는 제2 프레임 동안 도 1의 게이트 라인 별 게이트 지연 값을 나타내는 그래프이다. 도 6c는 제3 프레임 동안 도 1의 게이트 라인 별 게이트 지연 값을 나타내는 그래프이다. 도 7a 및 도 7b는 제1 내지 제3 프레임 동안 도 1의 신호 제어부에서 생성되는 게이트 클럭 신호를 나타내는 파형도이다.

도 6a 내지 도 6c를 참조하면, 상기 게이트 지연 값은 프레임에 따라 상이한 값을 갖는다. 따라서, 상기 게이트 신호들은 제1 프레임의 게이트 지연 값과 제2 프레임의 게이트 지연 값이 상이한 가변 게이트 신호를 포함하게 된다.

예를 들어, 제1 프레임 동안, 제1 게이트 라인 그룹(GG1)의 게이트 라인들에는 게이트 지연 값을 적용하지 않는다. 제2 게이트 라인 그룹(GG2)의 게이트 라인들에는 X1의 게이트 지연 값을 적용한다. 제3 게이트 라인 그룹(GG3)의 게이트 라인들에는 X2의 게이트 지연 값을 적용한다. 제4 게이트 라인 그룹(GG4)의 게이트 라인들에는 X3의 게이트 지연 값을 적용한다. 제5 게이트 라인 그룹(GG5)의 게이트 라인들에는 X4의 게이트 지연 값을 적용한다. 제6 게이트 라인 그룹(GG6)의 게이트 라인들에는 X5의 게이트 지연 값을 적용한다. X2는 X1보다 크고, X3는 X2보다 크며, X4는 X3보다 크고, X5는 X4보다 크다. 예를 들어, X2는 X1의 2배이고, X3는 X1의 3배이며, X4는 X1의 4배이고, X5는 X1의 5배일 수 있다.

제2 프레임 동안, 제1 게이트 라인 그룹(GG1)의 게이트 라인들에는 게이트 지연 값을 적용하지 않는다. 제2 게이트 라인 그룹(GG2)의 게이트 라인들에는 X1+a의 게이트 지연 값을 적용한다. 제3 게이트 라인 그룹(GG3)의 게이트 라인들에는 X2+a의 게이트 지연 값을 적용한다. 제4 게이트 라인 그룹(GG4)의 게이트 라인들에는 X3+a의 게이트 지연 값을 적용한다. 제5 게이트 라인 그룹(GG5)의 게이트 라인들에는 X4+a의 게이트 지연 값을 적용한다. 제6 게이트 라인 그룹(GG6)의 게이트 라인들에는 X5+a의 게이트 지연 값을 적용한다. a는 상기 게이트 지연 값을 프레임 마다 가변시키기 위한 가변치를 의미한다. a는 X1에 비해 작을 수 있다. a는 X2-X1에 비해 작을 수 있다. a는 X3-X2에 비해 작을 수 있다. a는 X4-X3에 비해 작을 수 있다. a는 X5-X4에 비해 작을 수 있다.

제3 프레임 동안, 제1 게이트 라인 그룹(GG1)의 게이트 라인들에는 게이트 지연 값을 적용하지 않는다. 제2 게이트 라인 그룹(GG2)의 게이트 라인들에는 X1-a의 게이트 지연 값을 적용한다. 제3 게이트 라인 그룹(GG3)의 게이트 라인들에는 X2-a의 게이트 지연 값을 적용한다. 제4 게이트 라인 그룹(GG4)의 게이트 라인들에는 X3-a의 게이트 지연 값을 적용한다. 제5 게이트 라인 그룹(GG5)의 게이트 라인들에는 X4-a의 게이트 지연 값을 적용한다. 제6 게이트 라인 그룹(GG6)의 게이트 라인들에는 X5-a의 게이트 지연 값을 적용한다.

상기 신호 제어부의 신호 생성부(240)는 상기 게이트 지연 값이 적용된 게이트 클럭 신호(CPV)를 생성할 수 있다. 상기 게이트 구동부(300)는 상기 게이트 지연 값이 적용된 상기 게이트 클럭 신호(CPV)를 이용하여 상기 게이트 신호들(G1 내지 GN)을 생성할 수 있다.

도 7a는 제1 내지 제3 프레임 동안의 상기 제1 게이트 라인 그룹(GG1)에 대응하는 게이트 클럭 신호(CPV)를 도시하고 있다.

제1 프레임 동안 상기 게이트 클럭 신호(CPV[1])는 게이트 지연 값을 갖지 않는다. 제2 프레임 동안 상기 게이트 클럭 신호(CPV[2])는 게이트 지연 값을 갖지 않는다. 제3 프레임 동안 상기 게이트 클럭 신호(CPV[3])는 게이트 지연 값을 갖지 않는다.

도 7b는 제1 내지 제3 프레임 동안의 상기 제2 게이트 라인 그룹(GG2)에 대응하는 게이트 클럭 신호(CPV)를 도시하고 있다.

제1 프레임 동안 상기 게이트 클럭 신호(CPV[1])는 X1의 게이트 지연 값을 갖는다. 제2 프레임 동안 상기 게이트 클럭 신호(CPV[2])는 상기 제1 프레임의 게이트 지연 값과 상이한 값을 갖는다. 예를 들어, 상기 제2 프레임 동안 상기 게이트 클럭 신호(CPV[2])는 X1+a의 게이트 지연 값을 갖는다.

제3 프레임 동안 상기 게이트 클럭 신호(CPV[3])는 상기 제1 및 제2 프레임의 게이트 지연 값과 상이한 값을 가질 수 있다. 예를 들어, 상기 제3 프레임 동안 상기 게이트 클럭 신호(CPV[3])는 X1-a의 게이트 지연 값을 갖는다.

상기 신호 제어부(200)는 상기 제1 게이트 라인 그룹(GG1)에 대응하는 상기 게이트 클럭 신호(CPV[1], CPV[2], CPV[3])에는 게이트 지연 값을 반영하지 않는다. 상기 게이트 신호들은 상기 게이트 클럭 신호들(CPV[1], CPV[2], CPV[3])을 기초로 생성된다.

상기 신호 제어부(200)는 상기 제2 게이트 라인 그룹(GG2)에 대응하여, 상기 프레임마다 서로 다른 게이트 지연 값(X1, X1+a, X1-a)을 반영하여 상기 프레임마다 서로 다른 타이밍을 갖는 상기 게이트 클럭 신호들(CPV[1], CPV[2], CPV[3])을 생성한다. 상기 게이트 신호들은 상기 게이트 클럭 신호들(CPV[1], CPV[2], CPV[3])을 기초로 생성된다.

본 실시예에서, 상기 게이트 클럭 신호의 게이트 지연 값은 3 프레임을 주기로 바뀌는 것을 도시하였으나, 이에 한정되지 않는다. 예를 들어, 상기 게이트 클럭 신호의 게이트 지연 값은 2 프레임을 주기로 변동될 수 있다. 즉, 동일한 게이트 라인에 대해 상기 게이트 클럭 신호는 2개의 연속된 프레임에서 서로 다른 게이트 지연 값을 가질 수 있다. 이와는 달리, 상기 게이트 클럭 신호의 게이트 지연 값은 4 프레임 이상의 주기로 변동될 수 있다. 즉, 동일한 게이트 라인에 대해 상기 게이트 클럭 신호는 4개의 연속된 프레임에서 서로 다른 게이트 지연 값을 가질 수 있다.

도시하지 않았으나, 제1 내지 제3 프레임 동안 상기 제3 게이트 라인 그룹(GG3)에 대응하는 게이트 클럭 신호는 순차적으로 X2, X2+a, X2-a를 가질 수 있다. 이와는 달리, 상기 제3 게이트 라인 그룹(GG3)에 대응하는 게이트 지연 값의 프레임 별 변동 패턴은 상기 제2 게이트 라인 그룹(GG2)에 대응하는 게이트 지연 값의 프레임 별 변동 패턴과 상이할 수 있다.

본 실시예에서는 상기 게이트 라인 그룹의 경계는 상기 프레임에 따라 변동되지 않고 고정된다.

본 실시예에 따르면, 하나의 게이트 라인에 인가되는 하나의 게이트 신호 내에서, 프레임 별로 상기 게이트 지연 값이 변동되므로, 게이트 라인 그룹의 경계에서 충전율 차이로 인해 가로 줄 불량이 시인되는 것을 방지할 수 있다. 따라서, 표시 패널의 표시 품질을 향상시킬 수 있다.

도 8a는 제1 프레임 동안 본 발명의 일 실시예에 따른 표시 장치의 게이트 라인 별 게이트 지연 값을 나타내는 그래프이다. 도 8b는 제2 프레임 동안 도 8a의 게이트 라인 별 게이트 지연 값을 나타내는 그래프이다. 도 8c는 제3 프레임 동안 도 8b의 게이트 라인 별 게이트 지연 값을 나타내는 그래프이다.

도 8a 내지 도 8c의 표시 패널의 구동 방법 및 표시 장치는 게이트 지연 값을 제외하면, 도 1 내지 도 7b의 표시 패널의 구동 방법 및 표시 장치와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략한다.

도 8a 내지 도 8c를 참조하면, 상기 게이트 지연 값은 프레임에 따라 상이한 값을 갖는다. 따라서, 상기 게이트 신호들은 제1 프레임의 게이트 지연 값과 제2 프레임의 게이트 지연 값이 상이한 가변 게이트 신호를 포함하게 된다. 본 실시예에서, 상기 가변 게이트 신호는 상기 게이트 라인 그룹의 경계부에만 적용될 수 있다.

예를 들어, 제1 프레임 동안, 제1 게이트 라인 그룹(GG1)의 게이트 라인들에는 게이트 지연 값을 적용하지 않는다. 제2 게이트 라인 그룹(GG2)의 게이트 라인들에는 X1의 게이트 지연 값을 적용한다. 제3 게이트 라인 그룹(GG3)의 게이트 라인들에는 X2의 게이트 지연 값을 적용한다. 제4 게이트 라인 그룹(GG4)의 게이트 라인들에는 X3의 게이트 지연 값을 적용한다. 제5 게이트 라인 그룹(GG5)의 게이트 라인들에는 X4의 게이트 지연 값을 적용한다. 제6 게이트 라인 그룹(GG6)의 게이트 라인들에는 X5의 게이트 지연 값을 적용한다.

제2 프레임 동안, 제1 게이트 라인 그룹(GG1)의 게이트 라인들에는 게이트 지연 값을 적용하지 않는다. 제2 게이트 라인 그룹(GG2)의 첫 번째 게이트 라인에는 X1+a의 게이트 지연 값을 적용하고, 상기 제2 게이트 라인 그룹(GG2)의 첫 번째 게이트 라인을 제외한 나머지 게이트 라인들에는 X1의 게이트 지연 값을 적용한다. 제3 게이트 라인 그룹(GG3)의 첫 번째 게이트 라인에는 X2+a의 게이트 지연 값을 적용하고, 상기 제3 게이트 라인 그룹(GG3)의 첫 번째 게이트 라인을 제외한 나머지 게이트 라인들에는 X2의 게이트 지연 값을 적용한다. 제4 게이트 라인 그룹(GG4)의 첫 번째 게이트 라인에는 X3+a의 게이트 지연 값을 적용하고, 상기 제4 게이트 라인 그룹(GG4)의 첫 번째 게이트 라인을 제외한 나머지 게이트 라인들에는 X3의 게이트 지연 값을 적용한다. 제5 게이트 라인 그룹(GG5)의 첫 번째 게이트 라인에는 X4+a의 게이트 지연 값을 적용하고, 상기 제5 게이트 라인 그룹(GG5)의 첫 번째 게이트 라인을 제외한 나머지 게이트 라인들에는 X4의 게이트 지연 값을 적용한다. 제6 게이트 라인 그룹(GG6)의 첫 번째 게이트 라인에는 X5+a의 게이트 지연 값을 적용하고, 상기 제6 게이트 라인 그룹(GG6)의 첫 번째 게이트 라인을 제외한 나머지 게이트 라인들에는 X5의 게이트 지연 값을 적용한다.

제3 프레임 동안, 제1 게이트 라인 그룹(GG1)의 게이트 라인들에는 게이트 지연 값을 적용하지 않는다. 제2 게이트 라인 그룹(GG2)의 첫 번째 게이트 라인에는 X1-a의 게이트 지연 값을 적용하고, 상기 제2 게이트 라인 그룹(GG2)의 첫 번째 게이트 라인을 제외한 나머지 게이트 라인들에는 X1의 게이트 지연 값을 적용한다. 제3 게이트 라인 그룹(GG3)의 첫 번째 게이트 라인에는 X2-a의 게이트 지연 값을 적용하고, 상기 제3 게이트 라인 그룹(GG3)의 첫 번째 게이트 라인을 제외한 나머지 게이트 라인들에는 X2의 게이트 지연 값을 적용한다. 제4 게이트 라인 그룹(GG4)의 첫 번째 게이트 라인에는 X3-a의 게이트 지연 값을 적용하고, 상기 제4 게이트 라인 그룹(GG4)의 첫 번째 게이트 라인을 제외한 나머지 게이트 라인들에는 X3의 게이트 지연 값을 적용한다. 제5 게이트 라인 그룹(GG5)의 첫 번째 게이트 라인에는 X4-a의 게이트 지연 값을 적용하고, 상기 제5 게이트 라인 그룹(GG5)의 첫 번째 게이트 라인을 제외한 나머지 게이트 라인들에는 X5의 게이트 지연 값을 적용한다. 제6 게이트 라인 그룹(GG6)의 첫 번째 게이트 라인에는 X5-a의 게이트 지연 값을 적용하고, 상기 제6 게이트 라인 그룹(GG6)의 첫 번째 게이트 라인을 제외한 나머지 게이트 라인들에는 X5의 게이트 지연 값을 적용한다.

따라서, 제1 내지 제3 프레임 동안의 상기 제2 게이트 라인 그룹(GG2)의 첫 번째 게이트 라인에 대응하는 게이트 클럭 신호(CPV)는 도 7b의 파형을 가질 수 있다.

도 9a는 제1 프레임 동안 본 발명의 일 실시예에 따른 표시 장치의 게이트 라인 별 게이트 지연 값을 나타내는 그래프이다. 도 9b는 제2 프레임 동안 도 9a의 게이트 라인 별 게이트 지연 값을 나타내는 그래프이다. 도 9c는 제3 프레임 동안 도 9b의 게이트 라인 별 게이트 지연 값을 나타내는 그래프이다. 도 10은 제1 내지 제3 프레임 동안 도 9a의 표시 장치의 신호 제어부에서 생성되는 게이트 클럭 신호를 나타내는 파형도이다. 도 11은 도 9a의 표시 장치의 제Y 게이트 라인에 인가되는 게이트 신호를 나타내는 파형도이다.

도 9a 내지 도 9c의 표시 패널의 구동 방법 및 표시 장치는 게이트 라인 그룹의 경계를 제외하면, 도 1 내지 도 7b의 표시 패널의 구동 방법 및 표시 장치와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략한다.

도 9a 내지 도 9c를 참조하면, 상기 게이트 지연 값은 프레임에 따라 동일한 값을 갖는다. 다만, 상기 게이트 라인 그룹의 경계는 프레임마다 상이한 위치를 가질 수 있다. 따라서, 상기 게이트 신호들은 제1 프레임의 게이트 지연 값과 제2 프레임의 게이트 지연 값이 상이한 가변 게이트 신호를 포함하게 된다. 본 실시예에서, 상기 가변 게이트 신호는 상기 게이트 라인 그룹의 경계부에만 적용될 수 있다.

제1 내지 제3 프레임 동안, 제1 게이트 라인 그룹(GG1)의 게이트 라인들에는 게이트 지연 값을 적용하지 않는다. 제2 게이트 라인 그룹(GG2)의 게이트 라인들에는 X1의 게이트 지연 값을 적용한다. 제3 게이트 라인 그룹(GG3)의 게이트 라인들에는 X2의 게이트 지연 값을 적용한다. 제4 게이트 라인 그룹(GG4)의 게이트 라인들에는 X3의 게이트 지연 값을 적용한다. 제5 게이트 라인 그룹(GG5)의 게이트 라인들에는 X4의 게이트 지연 값을 적용한다. 제6 게이트 라인 그룹(GG6)의 게이트 라인들에는 X5의 게이트 지연 값을 적용한다.

상기 제1 프레임에서 상기 제1 게이트 라인 그룹(GG1)과 상기 제2 게이트 라인 그룹(GG2)의 경계는 제Y 게이트 라인(Y는 자연수)에 형성되고, 상기 제2 게이트 라인 그룹(GG2)과 상기 제2 게이트 라인 그룹(GG3)의 경계는 제2Y 게이트 라인에 형성되고, 상기 제3 게이트 라인 그룹(GG3)과 상기 제4 게이트 라인 그룹(GG4)의 경계는 제3Y 게이트 라인에 형성되고, 상기 제4 게이트 라인 그룹(GG4)과 상기 제5 게이트 라인 그룹(GG5)의 경계는 제4Y 게이트 라인에 형성되고, 상기 제5 게이트 라인 그룹(GG5)과 상기 제6 게이트 라인 그룹(GG6)의 경계는 제5Y 게이트 라인에 형성된다. 즉, 상기 제1 게이트 라인 그룹(GG1)의 마지막 게이트 라인은 제Y 게이트 라인일 수 있다. 상기 제2 게이트 라인 그룹(GG2)의 마지막 게이트 라인은 제2Y 게이트 라인일 수 있다. 상기 제3 게이트 라인 그룹(GG3)의 마지막 게이트 라인은 제3Y 게이트 라인일 수 있다. 상기 제4 게이트 라인 그룹(GG4)의 마지막 게이트 라인은 제4Y 게이트 라인일 수 있다. 상기 제5 게이트 라인 그룹(GG5)의 마지막 게이트 라인은 제5Y 게이트 라인일 수 있다.

상기 제2 프레임에서 상기 제1 게이트 라인 그룹(GG1)과 상기 제2 게이트 라인 그룹(GG2)의 경계는 제Y+b 게이트 라인에 형성되고, 상기 제2 게이트 라인 그룹(GG2)과 상기 제2 게이트 라인 그룹(GG3)의 경계는 제2Y+b 게이트 라인에 형성되고, 상기 제3 게이트 라인 그룹(GG3)과 상기 제4 게이트 라인 그룹(GG4)의 경계는 제3Y+b 게이트 라인에 형성되고, 상기 제4 게이트 라인 그룹(GG4)과 상기 제5 게이트 라인 그룹(GG5)의 경계는 제4Y+b 게이트 라인에 형성되고, 상기 제5 게이트 라인 그룹(GG5)과 상기 제6 게이트 라인 그룹(GG6)의 경계는 제5Y+b 게이트 라인에 형성된다. 같은 방식으로, 상기 제1 게이트 라인 그룹(GG1)의 마지막 게이트 라인은 제Y+b 게이트 라인일 수 있다. 상기 제2 게이트 라인 그룹(GG2)의 마지막 게이트 라인은 제2Y+b 게이트 라인일 수 있다. 상기 제3 게이트 라인 그룹(GG3)의 마지막 게이트 라인은 제3Y+b 게이트 라인일 수 있다. 상기 제4 게이트 라인 그룹(GG4)의 마지막 게이트 라인은 제4Y+b 게이트 라인일 수 있다. 상기 제5 게이트 라인 그룹(GG5)의 마지막 게이트 라인은 제5Y+b 게이트 라인일 수 있다.

상기 제3 프레임에서 상기 제1 게이트 라인 그룹(GG1)과 상기 제2 게이트 라인 그룹(GG2)의 경계는 제Y-b 게이트 라인에 형성되고, 상기 제2 게이트 라인 그룹(GG2)과 상기 제2 게이트 라인 그룹(GG3)의 경계는 제2Y-b 게이트 라인에 형성되고, 상기 제3 게이트 라인 그룹(GG3)과 상기 제4 게이트 라인 그룹(GG4)의 경계는 제3Y-b 게이트 라인에 형성되고, 상기 제4 게이트 라인 그룹(GG4)과 상기 제5 게이트 라인 그룹(GG5)의 경계는 제4Y-b 게이트 라인에 형성되고, 상기 제5 게이트 라인 그룹(GG5)과 상기 제6 게이트 라인 그룹(GG6)의 경계는 제5Y-b 게이트 라인에 형성된다.

상기 제1 내지 제3 프레임 동안 상기 제1 게이트 라인 그룹과 상기 2 게이트 라인 그룹의 경계는 제Y 게이트 라인, 제Y+b 게이트 라인 및 제Y-b 게이트 라인 사이에서 주기적으로 변동할 수 있다.

b는 자연수 일 수 있다. 예를 들어, 상기 b는 1일 수 있다.

도 10을 참조하면, 상기 b가 1일 때, 상기 제Y-1 게이트 라인에 대응하는 게이트 클럭 신호(CPV)는 제1 및 제2 프레임 동안 0의 게이트 지연 값을 갖고, 제3 프레임 동안 X1의 게이트 지연 값을 갖는다. 프레임에 따라 상이한 게이트 지연 값을 갖는 상기 게이트 클럭 신호(CPV)를 이용하여 상기 제Y-1 게이트 라인에 인가되는 게이트 신호가 생성된다.

상기 제Y 게이트 라인에 대응하는 게이트 클럭 신호(CPV)는 제1, 제3 프레임 동안 X1의 게이트 지연 값을 갖고, 제2 프레임 동안 0의 게이트 지연 값을 갖는다. 프레임에 따라 상이한 게이트 지연 값을 갖는 상기 게이트 클럭 신호(CPV)를 이용하여 상기 제Y 게이트 라인에 인가되는 게이트 신호가 생성된다.

도 11을 참조하면, 상기 제Y 게이트 라인에 인가되는 게이트 신호(GY)는 프레임에 따라 게이트 지연 값이 변동된다. 예를 들어, 제1 프레임에 상기 제Y 게이트 라인에 인가되는 게이트 신호(GY)는 X1의 게이트 지연 값을 갖는다. 예를 들어, 제2 프레임에 상기 제Y 게이트 라인에 인가되는 게이트 신호(GY)는 0의 게이트 지연 값을 갖는다. 예를 들어, 제3 프레임에 상기 제Y 게이트 라인에 인가되는 게이트 신호(GY)는 X1의 게이트 지연 값을 갖는다.

따라서, 상기 제Y 게이트 라인에 인가되는 게이트 신호(GY)의 파형을 오실로스코프 등의 측정 장비를 통해 측정하면, 도 11과 같이 프레임마다 데이터 신호(D1)와 게이트 신호의 중첩 파형이 서로 상이하게 나타날 수 있다.

이상에서 설명한 바와 같이, 본 발명에 따르면, 프레임마다 가변하는 게이트 지연 값을 이용하여 데이터 전압의 전파 지연을 보상함으로써, 화소의 충전율을 향상시키고 가로 줄 불량의 시인을 방지할 수 있다. 따라서, 표시 패널의 표시 품질을 향상시킬 수 있다.

이상에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100: 표시 패널 200: 신호 제어부
220: 데이터 보정부 240: 신호 생성부
300: 게이트 구동부 400: 감마전압 생성부
500: 데이터 구동부

Claims

표시 패널의 게이트 라인들을 복수의 게이트 라인 그룹으로 분할하고, 상기 게이트 라인 그룹에 따라 서로 다른 게이트 지연 값을 적용하여 게이트 신호들을 생성하는 단계; 및
상기 게이트 신호들을 대응하는 각 게이트 라인에 출력하는 단계를 포함하고,
상기 게이트 신호들은 제1 프레임에 인가되는 게이트 지연 값과 제2 프레임에 인가되는 게이트 지연 값이 상이한 적어도 하나의 가변 게이트 신호를 포함하며,
상기 가변 게이트 신호가 인가되는 게이트 라인은 상기 제1 프레임 및 상기 제2 프레임에서 서로 다른 게이트 턴 온 개시 시간을 갖는 것을 특징으로 하는 표시 패널의 구동 방법.
제1항에 있어서, 데이터 구동부와 가까운 제P 게이트 라인 그룹의 제1 게이트 지연 값은 상기 데이터 구동부와 먼 제Q 게이트 라인 그룹의 제2 게이트 지연 값보다 작은 것을 특징으로 하는 표시 패널의 구동 방법.
제2항에 있어서, 제1 프레임 동안 상기 제P 게이트 라인 그룹의 상기 제1 게이트 지연 값은 X이고,
제2 프레임 동안 상기 제P 게이트 라인 그룹의 상기 제1 게이트 지연 값은 X+a이며,
a는 상기 제1 게이트 지연 값을 프레임마다 가변하기 위한 가변치인 것을 특징으로 하는 표시 패널의 구동 방법.
제3항에 있어서, 제3 프레임 동안 상기 제P 게이트 라인 그룹의 상기 제1 게이트 지연 값은 X-a인 것을 특징으로 하는 표시 패널의 구동 방법.
제2항에 있어서, 제1 프레임 동안 상기 제P 게이트 라인 그룹의 상기 제1 게이트 지연 값은 X이고,
제2 프레임 동안 상기 제P 게이트 라인 그룹의 첫 번째 게이트 라인의 상기 제1 게이트 지연 값은 X+a이고, 상기 제P 게이트 라인 그룹의 상기 첫 번째 게이트 라인을 제외한 게이트 라인들의 상기 제1 게이트 지연 값은 X인 것을 특징으로 하는 표시 패널의 구동 방법.
제2항에 있어서, 제1 프레임 동안 상기 제P 게이트 라인 그룹 및 상기 제P 게이트 라인에 인접한 제P+1 게이트 라인 그룹의 경계는 제Y 게이트 라인이고,
제2 프레임 동안 상기 제P 게이트 라인 그룹 및 상기 제P+1 게이트 라인 그룹의 경계는 제Y+b 게이트 라인인 것을 특징으로 하는 표시 패널의 구동 방법.
제6항에 있어서, 제3 프레임 동안 상기 제P 게이트 라인 그룹 및 상기 제P+1 게이트 라인 그룹의 경계는 제Y-b 게이트 라인인 것을 특징으로 하는 표시 패널의 구동 방법.
제1항에 있어서, 상기 게이트 지연 값은 게이트 클럭 신호에 적용되고,
상기 게이트 신호들은 상기 게이트 클럭 신호를 기초로 생성되는 것을 특징으로 하는 표시 패널의 구동 방법.
제1항에 있어서, 상기 게이트 신호들은 데이터 전압을 데이터 라인에 출력하는 타이밍을 정의하는 로드 신호에 동기되고,
상기 게이트 지연 값은 상기 로드 신호를 기준으로 정의되는 것을 특징으로 하는 표시 패널의 구동 방법.
복수의 게이트 라인 그룹으로 분할된 복수의 게이트 라인들 및 복수의 데이터 라인들을 포함하는 표시 패널;
상기 게이트 라인 그룹에 따라 서로 다른 게이트 지연 값을 적용하여 게이트 신호들을 생성하고, 대응하는 각 게이트 라인들에 상기 게이트 신호들을 출력하는 게이트 구동부;
상기 데이터 라인들에 데이터 전압을 출력하는 데이터 구동부; 및
상기 게이트 구동부 및 상기 데이터 구동부를 제어하는 신호 제어부를 포함하고,
상기 게이트 신호들은 제1 프레임에 인가되는 게이트 지연 값과 제2 프레임에 인가되는 게이트 지연 값이 상이한 적어도 하나의 가변 게이트 신호를 포함하며,
상기 가변 게이트 신호가 인가되는 게이트 라인은 상기 제1 프레임 및 상기 제2 프레임에서 서로 다른 게이트 턴 온 개시 시간을 갖는 것을 특징으로 하는 표시 장치.
제10항에 있어서, 상기 데이터 구동부와 가까운 제P 게이트 라인 그룹의 제1 게이트 지연 값은 상기 데이터 구동부와 먼 제Q 게이트 라인 그룹의 제2 게이트 지연 값보다 작은 것을 특징으로 하는 표시 장치.
제11항에 있어서, 제1 프레임 동안 상기 제P 게이트 라인 그룹의 상기 제1 게이트 지연 값은 X이고,
제2 프레임 동안 상기 제P 게이트 라인 그룹의 상기 제1 게이트 지연 값은 X+a이며,
a는 상기 제1 게이트 지연 값을 프레임마다 가변하기 위한 가변치인 것을 특징으로 하는 표시 장치.
제12항에 있어서, 제3 프레임 동안 상기 제P 게이트 라인 그룹의 상기 제1 게이트 지연 값은 X-a인 것을 특징으로 하는 표시 장치.
제11항에 있어서, 제1 프레임 동안 상기 제P 게이트 라인 그룹의 상기 제1 게이트 지연 값은 X이고,
제2 프레임 동안 상기 제P 게이트 라인 그룹의 첫 번째 게이트 라인의 상기 제1 게이트 지연 값은 X+a이고, 상기 제P 게이트 라인 그룹의 상기 첫 번째 게이트 라인을 제외한 게이트 라인들의 상기 제1 게이트 지연 값은 X인 것을 특징으로 하는 표시 장치.
제11항에 있어서, 제1 프레임 동안 상기 제P 게이트 라인 그룹 및 상기 제P 게이트 라인에 인접한 제P+1 게이트 라인 그룹의 경계는 제Y 게이트 라인이고,
제2 프레임 동안 상기 제P 게이트 라인 그룹 및 상기 제P+1 게이트 라인 그룹의 경계는 제Y+b 게이트 라인인 것을 특징으로 하는 표시 장치.
제15항에 있어서, 제3 프레임 동안 상기 제P 게이트 라인 그룹 및 상기 제P+1 게이트 라인 그룹의 경계는 제Y-b 게이트 라인인 것을 특징으로 하는 표시 장치.
제10항에 있어서, 상기 신호 제어부는 상기 게이트 지연 값이 적용된 게이트 클럭 신호를 생성하고,
상기 게이트 구동부는 상기 게이트 클럭 신호를 기초로 상기 게이트 신호들을 생성하는 것을 특징으로 하는 표시 장치.
제10항에 있어서, 상기 신호 제어부는 상기 데이터 전압을 상기 데이터 라인에 출력하는 타이밍을 정의하는 로드 신호를 생성하고,
상기 게이트 신호들은 상기 로드 신호에 동기되며,
상기 게이트 지연 값은 상기 로드 신호를 기준으로 정의되는 것을 특징으로 하는 표시 장치.
표시 패널의 게이트 라인들을 복수의 게이트 라인 그룹으로 분할하고, 상기 게이트 라인 그룹에 따라 서로 다른 게이트 지연 값을 적용하여 게이트 신호들을 생성하는 단계; 및
상기 게이트 신호들을 대응하는 각 게이트 라인에 출력하는 단계를 포함하고,
상기 게이트 신호들 중 적어도 어느 하나는 제1 프레임의 게이트 턴 온 개시 시간 및 제2 프레임의 게이트 턴 온 개시 시간이 서로 상이한 것을 특징으로 하는 표시 패널의 구동 방법.