KR20160060706A - 전기 과부하 보호를 위한 저전력 클램프 - Google Patents

Abstract

제1 및 제2 데이터 라인들에서의 SE0(single-ended-zero) 상태의 진입(entrance)을 검출하고, 상기 SE0 상태의 종료(exit)를 검출하는 센서; 및 상기 SE0 상태의 상기 검출된 진입 및 종료 동안에 상기 제1 또는 제2 데이터 라인들에서의 오버슈트 및 언더슈트 조건을 클램프하는 클램프 유닛을 포함하는 장치가 설명된다.

Description

전기 과부하 보호를 위한 저전력 클램프{LOW POWER CLAMP FOR ELECTRICAL OVERSTRESS PROTECTION}

인터커넥트들에 결합된 드라이버들이 SE0(single-ended zero) 상태에 진입하거나 그 상태를 종료할 때 인터커넥트들에서 큰 오버슈트(예컨대, 4.2V 이상)와 언더슈트(예컨대, -0.6V 이하)가 관찰될 수 있다. 예를 들어, 범용 직렬 버스(USB) 2 준수 인터커넥트에서, 다운 스트림 USB2 디바이스가 SE0 상태에 진입하거나 그 상태를 종료할 때, 큰 오버슈트 및 언더슈트가 발생될 수 있다. 이들 오버슈트 및 언더슈트는 인터커넥트 경로들에서의 공통-모드 전압들의 상호 인덕턴스 결합으로 인해 발생된다. 큰 오버슈트 및 언더슈트는 인터커넥트에 연결된 트랜지스터들에 대한 신뢰도 우려를 야기할 수 있다. 과다한 신뢰도 노출은 인터커넥트에 결합된 디바이스들에 손상을 줄 수 있다.

본 개시내용의 실시예들은, 이하에 주어지는 상세한 설명으로부터 그리고 본 개시의 다양한 실시예들의 첨부 도면들로부터 보다 충분히 이해될 것이지만, 이들은 본 개시내용을 특정 실시예들로 제한하는 것으로 해석되어서는 안 되며, 설명 및 이해만을 위한 것이다.
도 1은 본 개시내용의 일 실시예에 따른, EMI(전자파 장해)를 개선하기 위해 공통 모드 잡음을 억제하기 위한 장치를 가진 입출력(I/O) 시스템을 예시한다.
도 2는 데이터 라인 상태들이 SE0(single-ended zero) 상태의 2개의 UI(Unit Interval, 단위 간격)에 후속하여 J-상태의 1UI가 오는 EOP(End of Packet) 동안의 파형들을 가진 플롯을 예시한다.
도 3은 본 개시내용의 일 실시예에 따른, 데이터 라인들에서의 오버슈트 및 언더슈트를 클램프하는 하이 레벨 장치를 가진 프로세서를 예시한다.
도 4는 본 개시내용의 일 실시예에 따른, 데이터 라인들에서의 오버슈트 및 언더슈트를 클램프하는 더욱 상세한 장치를 예시한다.
도 5는 오버슈트 및 언더슈트 클램프들을 제어하기 위해 제안된 실시예에 의해 내부적으로 생성된 다수의 파형을 가진 플롯을 예시하고 또한 본 개시내용의 일 실시예에 따른, 오버슈트 및 언더슈트를 클램프하는 장치의 동작도 보여준다.
도 6a 및 도 6b는 본 개시내용의 일 실시예에 따른 SE0 진입(entrance) 검출을 감지하기 위한 에지 센서들을 예시한다.
도 7a 및 도 7b는 본 개시내용의 일 실시예에 따른 SE0 종료(exit) 검출을 감지하기 위한 에지 센서들을 예시한다.
도 8은 본 개시내용의 일 실시예에 따른, 데이터 라인에서의 오버슈트 및 언더슈트를 억제하는 클램프를 인에이블(enable) 및 디스에이블(disable)하는 신호들을 생성하기 위한 지연 및 래치 유닛을 예시한다.
도 9a 및 도 9b는 본 개시내용의 일 실시예에 따른, 오버슈트 및 언더슈트 클램프들을 위한 회로들을 각각 예시한다.
도 10은 본 개시내용의 일 실시예에 따른, 오버슈트 및 언더슈트 클램프 회로들을 인에이블 및 디스에이블하기 위한 순서도를 예시한다.
도 11은 본 개시내용의 일 실시예에 따른, 오버슈트 및 언더슈트를 클램프하는 장치를 갖는 스마트 디바이스 또는 컴퓨터 시스템 또는 SoC(system-on-chip)이다.

실시예들은 전기 과부하(EOS)로부터 디바이스들을 보호하기 위해 오버슈트 및 언더슈트를 클램프하는 저전력 장치를 제공한다. 일 실시예에서, 이 장치는 SE0(single-ended-zero) 상태의 진입을 검출하고 SE0 상태의 종료를 검출하는 센서를 포함한다. 일 실시예에서, 이 센서는 제1 및 제2 데이터 라인들에서의 신호들의 에지들을 검출하는 에지 센서이다. 일 실시예에서, 이 장치는 SE0 상태의 검출된 진입 및 종료 동안에 제1 또는 제2 데이터 라인들에서의 오버슈트 및 언더슈트 조건을 클램프하는 클램프 유닛을 더 포함한다. 일 실시예에서, 센서는 제1 데이터 라인을 수신하는 제1 슈미트 트리거를 포함하고, 여기서 제1 슈미트 트리거는 제1 출력을 생성한다. 일 실시예에서, 센서는 제2 데이터 라인을 수신하는 제2 슈미트 트리거를 더 포함하고, 여기서 제2 슈미트 트리거는 제2 출력을 생성한다. 일 실시예에서, 장치는 제1 출력과 제2 출력을 비교하여 결과 출력을 생성하는 논리 유닛을 포함한다. 이 실시예에서, 결과 출력은 클램프 유닛을 제어하는 펄스(들)를 생성하는 데 이용된다. 일 실시예에서, 센서는 제1 및 제2 슈미트 트리거들과는 다른, 제3 슈미트 트리거를 더 포함하고, 여기서 제3 슈미트 트리거는 제1 데이터 라인을 수신하고 제3 출력을 생성한다. 이 실시예에서, 제3 출력도 클램프 유닛을 제어하는 펄스(들)를 생성하는 데 이용된다.

전력 공급(power supply)(예를 들어, 3.3V)으로 동작하는 I/O 드라이버에 대해, 장치는 오버슈트들을 전력 공급 근처의 전압 레벨(예를 들어, 3.4V)로 클램프하도록 동작가능하다. 장치는 또한 언더슈트를 접지 근처의 전압 레벨(예를 들어, -46mV)로 클램프하도록 동작가능하다. 일 실시예에서, 장치의 클램프들은 저전압(예를 들어, 1V)에서 동작하는 반면 I/O 드라이버는 동일한 또는 더 높은 전력 공급(예를 들어, 3.3V)으로 동작한다. 실시예들은 오버슈트 및 언더슈트를 감소시키기 위한 전통적인 회로들에 비하여 작은 면적을 이용한다. 실시예들은 디버그하고, 설계하고, 프로세스 노드들에 대하여 스케일링하기가 용이하고, 전통적인 EOS 보호 회로들에 비하여 낮은 전력을 소비하는 주로 디지털 솔루션을 이용한다. 실시예들의 클램프들의 응답 시간은 저전압에서 동작하는 디지털 솔루션을 이용하기 때문에 전통적인 회로들보다 빠르고 간단한 액티브 클램프와 함께 오버슈트 및 언더슈트는 더 빠르게 효과적으로 억제될 수 있다. 상기 기술적 효과들은 제한적인 효과들이 아니다. 다른 기술적 효과들이 설명된 실시예들에서 명백할 것이다.

이하의 설명에서는, 본 개시내용의 실시예들의 보다 철저한 설명을 제공하기 위해 다수의 상세 사항들이 논의된다. 그러나, 통상의 기술자에게는, 본 개시내용의 실시예들이 이러한 특정 상세 사항들 없이도 실시될 수 있다는 점이 명백할 것이다. 다른 경우들에서는, 본 개시내용의 실시예들을 불명료하게 하는 것을 회피하기 위해서, 잘 알려진 구조들 및 디바이스들은, 상세하게 도시되는 것이 아니라, 블록도 형태로 도시된다.

실시예들의 대응하는 도면들에서, 신호들은 라인들로 표현된다는 점에 유의한다. 일부 라인들은 더 많은 구성 신호 경로들을 표시하기 위해서 더 두꺼울 수 있고/있거나, 주요 정보 흐름 방향을 표시하기 위해서 하나 이상의 단부에서 화살표들을 가질 수 있다. 이러한 표시들은 제한적인 것으로 의도되지 않는다. 오히려, 라인들은 회로 또는 논리 유닛의 보다 용이한 이해를 촉진하기 위해서 하나 이상의 예시적인 실시예들과 관련하여 사용된다. 설계 요구들 또는 선호도들에 의해 좌우되는, 임의의 표현된 신호는, 실제로는 어느 방향으로도 이동할 수 있고 임의의 적합한 유형의 신호 스킴으로 구현될 수 있는 하나 이상의 신호를 포함할 수 있다.

명세서 전체를 통해, 및 청구항들에서, 용어 "연결된"은, 어떤 중간 디바이스도 없이, 연결이 이루어지는 물체들 간의 직접적인 전기 연결을 의미한다. 용어 "결합된"은, 연결이 이루어지는 물체들 간의 직접적인 전기 연결 또는 하나 이상의 수동 또는 능동 중간 디바이스들을 통한 간접 연결을 의미한다. 용어 "회로"는, 원하는 기능을 제공하기 위해 서로 협력하도록 배열된 하나 이상의 수동 및/또는 능동 컴포넌트를 의미한다. 용어 "신호"는 적어도 하나의 전류 신호, 전압 신호, 또는 데이터/클록 신호를 의미한다. 단수 표현("a", "an" 및 "the")의 의미는 복수 참조를 포함한다. "에서(in)"의 의미는 "에서(in)" 및 "상에(on)"를 포함한다.

용어 "스케일링"이란 일반적으로 한 프로세스 기술로부터 또 다른 프로세스 기술로 설계(배선도 및 레이아웃)를 변환하는 것을 말한다. 용어 "스케일링"이란 또한 일반적으로, 동일한 기술 노드 내에서 레이아웃과 디바이스를 축소(downsize)하는 것을 말한다. 용어 "스케일링"이란 또한, 신호 주파수를, 또 다른 파라미터, 예를 들어 전력 공급 레벨에 관하여 조절하는 것(예를 들어, 늦추는 것)을 말할 수도 있다. "실질적으로(substantially)", "근접한(close)", "대략(approximately)", "근처의(near)" 및 "약(about)"이라는 용어들은 일반적으로 타겟 값의 +/-20% 내에 있는 것을 말한다.

달리 특정되지 않는 한, 공통 대상을 설명하기 위해 서수 형용사 "제1", "제2" 및 "제3" 등을 이용하는 것은, 유사한 대상들의 상이한 경우들이 언급되고 있다는 것을 나타낼 뿐이며, 이렇게 설명된 대상들이, 시간적으로, 공간적으로, 순위적으로 또는 임의의 다른 방식으로, 주어진 순서로 있어야 한다는 것을 암시하려고 의도되는 것은 아니다.

실시예들에 있어서, 트랜지스터들은, 드레인, 소스, 게이트, 및 벌크 단자들을 포함하는, 금속 산화물 반도체(MOS) 트랜지스터들이다. 트랜지스터들은 Tri-Gate 및 FinFet 트랜지스터들, GAA(Gate All Around) 실린더형 트랜지스터들, 또는 탄소 나노 튜브들이나 스핀트로닉(spintronic) 디바이스들과 같이 트랜지스터 기능성을 구현하는 다른 디바이스들을 또한 포함한다. 소스 및 드레인 단자들은, 동일한 단자들일 수 있으며, 본 명세서에서 교환가능하게 사용된다. 본 기술분야의 통상의 기술자는 본 개시의 범위에서 벗어나지 않고 다른 트랜지스터들, 예를 들어, 양극성 접합 트랜지스터들 - BJT PNP/NPN, BiCMOS, CMOS, eFET, 기타 등등이 이용될 수 있다는 것을 알 것이다. 용어 "MN"은 n형 트랜지스터(예를 들어, NMOS, NPN BJT, 등)를 나타내고, 용어 "MP"는 p형 트랜지스터(예를 들어, PMOS, PNP BJT, 등)를 나타낸다.

도 1은 본 개시내용의 일 실시예에 따른, 오버슈트 및 언더슈트를 클램프하는 장치를 가진 입출력(I/O) 시스템(100)을 예시한다. 이 실시예에서는, USB 준수 I/O 시스템이 논의된다. 그러나, 실시예들은 USB 준수 I/O 시스템들에 제한되지 않는다. 예를 들어, 실시예들은 다른 I/O 시스템들, 예를 들어, PCIe(Peripheral Component Interface Express) 준수 인터페이스 등에도 적용될 수 있다. 신호들에서의 오버슈트 및/또는 언더슈트에 의해 야기되는 디바이스들에 대한 전기 과부하를 보호하기 위해 여기에 논의된 장치는 임의의 I/O 또는 비-I/O 시스템을 위해 이용될 수 있다.

일 실시예에서, 시스템(100)은 호스트(101), 짧은 트레이스, USB 커넥터, 초크(103), 긴 트레이스, 및 USB 디바이스(102)를 포함한다. 여기서, 호스트(101)는 송신(Tx) 모드에 있고 초크(103)와 긴 트레이스들 사이의 인터커넥트들에서 발생하는 오버슈트 및/또는 언더슈트를 클램프하는 장치를 포함한다. 호스트(101)는 여기서 USB 다운스트림 대향 포트라고도 불린다. USB 다운스트림 대향 포트(101)는 송신 모드 동안에 신호를 생성하고 신호를 수신 모드(Rx)에 있는 업스트림 대향 포트 디바이스(102)에 전송한다.

일 실시예에서, 업스트림 대향 포트 또는 디바이스(102)는 긴 트레이스들의 제1 및 제2 데이터 라인들에서 SE0 상태의 진입을 검출하고, SE0 상태의 종료를 검출하는 센서를 포함한다. 일 실시예에서, 이 센서는 제1 및 제2 데이터 라인들에서의 신호들의 에지들을 검출하는 에지 센서이다. 일 실시예에서, 디바이스(102)는 SE0 상태의 검출된 진입 및 종료 동안에 제1 또는 제2 데이터 라인들에서의 오버슈트 및 언더슈트 조건을 클램프하는 클램프 유닛을 더 포함한다. 이 예시적인 시스템(100)에서, 초크(103)는 도 2에 관련하여 설명되는 SE0 조건에서의 오버슈트 및 언더슈트를 생성한다. 시스템의 다른 컴포넌트들이 SE0 조건에서의 오버슈트 및 언더슈트에 기여할 수도 있다. 실시예들을 모호하게 하지 않기 위하여, 오버슈트 및 언더슈트 억제 스킴은 SE0 조건에 관련하여 논의된다. 그러나, 여기에 설명된 실시예들은 오버슈트 및 언더슈트의 원인과 관계없고, 임의의 조건에서 생성된 오버슈트 및 언더슈트를 억제하는 데 이용될 수 있다.

이 실시예는 다운스트림 대향 포트(101)가 송신 모드에 있고 업스트림 대향 포트(102)가 수신 모드에 있는 예를 이용한다. 이 조건에서, 초크(103)에 의해 생성된 오버슈트 및 언더슈트는 SE0 진입 및 종료 조건들을 검출함으로써 102 내부의 클램프 회로에 의해 억제된다. 일 실시예에서, 다운스트림 대향 포트(101)가 수신 모드에 있고 업스트림 대향 포트(102)가 송신 모드에 있을 때, 초크(103)에 의해 생성된 오버슈트 및 언더슈트는 SE0 진입 및 종료 조건들을 검출함으로써 101 내부의 클램프 회로에 의해 억제된다.

도 2는 SE0 상태의 파형들을 가진 플롯(200)을 예시한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 2의 요소들은 기술된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 그러한 것에 한정되는 것은 아니라는 것을 지적한다.

여기서, x축은 시간이고, y축은 전압이다. 플롯(200)에 도시된 2개의 신호는 USB2 인터커넥트의 데이터 신호들인 dp(DP라고도 불림) 및 dm(DM이라고도 불림) 신호들이다. 실선은 dp 신호이고 파선은 dm 신호이다. 이 예에서 dp와 dm 신호들은 둘 다 3.3V와 0V 사이에서 토클한다. 논리 하이를 식별하기 위한 기준 전압은 2.4V이고 논리 로우를 식별하기 위한 기준 전압은 0.8V이다. 이 예에서, 신호들에 대한 상승 시간은 4ns 내지 20ns의 범위에 있고, 신호들의 레벨 부분(하이 및 로우)은 적어도 60ns이다.

윈도들(201 및 202)은 dp 및 dm에 대해 각각 T0 및 T2로서 지시된 진입 및 종료 SE0 시간에서의 오버슈트 및 언더슈트를 강조한다. T1과 T2 사이의 시간 영역은 dp와 dm가 둘 다 2UI(unit interval) 동안 논리 로우 상태에 있는 SE0 상태이다. T3은 dp와 dm이 다시 안정되는(즉, 오버슈트와 언더슈트가 끝나는) 시간이다. T2에서 T3까지 시간은 하나의 UI(즉, Unit Interval)이다. 일 실시예에서, 센서는 시간 T0에서 SE0의 진입 시점을 검출하여 언더슈트 클램프가 인터커넥트들 dp 및 dm에서의 언더슈트 전압을 클램프하는 것을 가능하게 한다. 이러한 실시예에서, 언더슈트 전압(또는 간단히 언더슈트)이 감소된다. 일 실시예에서, 센서는 SE0 상태의 종료 시점 T2를 검출하고 SE0 상태 종료의 검출에 응답하여 오버슈트 클램프가 인터커넥트 dp를 클램프하는 것을 가능하게 하고 언더슈트 클램프가 인터커넥트 dm을 클램프하는 것을 가능하게 한다. 이러한 실시예에서, dp에서 오버슈트가 감소되고 dm에서 언더슈트가 감소된다.

도 3은 본 개시내용의 일 실시예에 따른, 오버슈트 및 언더슈트를 클램프하는 하이 레벨 장치를 가진 프로세서를 가진 시스템(300)을 예시한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 3의 요소들은 기술된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 그러한 것에 한정되는 것은 아니라는 것을 지적한다.

일 실시예에서, 시스템(300)은 신호들 dp 및 dm에서의 오버슈트 및 언더슈트를 클램프하는 장치를 가진, 그리고 신호들 dp 및 dm을 각각 제공하는 인터커넥트들(또는 송신 라인들(TL)) TL1 및 TL2를 가진 프로세서(301)를 포함한다. 일 실시예에서, 장치는 에지 센서(302), 지연 및 래치 유닛(303), 및 클램프(들)(304)를 포함한다. 일 실시예에서, 에지 센서(302)는 dp 및 dm 신호들을 모니터하고 SE0 상태, 즉, dp 및/또는 dm 신호들이 둘 다 논리 로우가 되도록 dp 및/또는 dm 신호들이 하이에서 로우로 전이하는 때, 그리고 dp 및/또는 dm 신호들이 하이에서 로우로 전이하는 때를 검출한다. 실시예들은 SE0 상태 진입 및 종료 시간들을 검출한 다음 언더슈트 및 오버슈트를 각각 클램프하는 것에 관련하여 설명되지만, 실시예들은 하나 이상의 인터커넥터에서의 신호들에 대한 임의의 오버슈트 및/또는 언더슈트 조건을 클램프하기 위해 이용될 수 있다.

일 실시예에서 에지 센서(302)는 지연 및 래치 유닛(303)에 의해 수신되는 에지 검출 신호들을 생성한다. 일 실시예에서, 지연 및 래치 유닛(303)은 에지 센서(302)의 출력을 래치하고 클램핑 기간들을 제어하는 신호들 또는 펄스들을 생성하는 순차 유닛들을 포함한다. 일 실시예에서, 클램프(들)(304)는 클램프들이 인터커넥트들에서의 전류를 소싱(sourcing)하거나 싱킹(sinking)함으로써 dp 및 dm 신호들을 클램프하여, 신호들에서의 언더슈트 및 오버슈트를 감소시키는 것을 가능하게 하는 제어 신호들 또는 펄스들을 수신한다. 일 실시예에서, 클램프들(304)은 I/O 드라이버의 일부이고 패드들에 결합되며 이 패드들은 인터커넥트 dp 및 인터커넥트 dm에 결합된다.

도 4는 본 개시내용의 일 실시예에 따른, 오버슈트 및 언더슈트를 클램프하는 더욱 상세한 장치(400)를 예시한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 4의 요소들은 기술된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 그러한 것에 한정되는 것은 아니라는 것을 지적한다.

일 실시예에서, dp 및 dm 신호들은 적절한 클램핑을 위해 프로세서(또는 장치)(301)에 의해 수신된다. 일 실시예에서, 이 프로세서 또는 장치(301)는 호스트(101) 내에 존재한다. 일 실시예에서, dp 및 dm은 또한 송신기 Tx 및 수신기 Rx에도 결합된다. 일 실시예에서, Tx 및 Rx는 프로세서(301)의 일부이다.

일 실시예에서, 클램프(401)(예를 들어, 클램프(304))는 하나의 오버슈트 클램프 및 적어도 2개의 언더슈트 클램프를 포함한다. 도 2에 도시된 바와 같이, dp와 dm은 둘 다 SE0 상태에 진입할 때 언더슈트를 경험하는 반면 dp는 SE0 상태를 종료할 때 오버슈트를 경험한다. 일 실시예에서, 오버슈트 클램프는 dp에서의 오버슈트를 클램프한다. 일 실시예에서, 언더슈트 클램프는 dp와 dm에서의 언더슈트를 클램프한다. 일 실시예에서, dm에서의 임의의 오버슈트를 클램프하기 위해 추가의 오버슈트 클램프가 추가된다. 일 실시예에서, 오버슈트 클램프는 입력 신호들, en(인에이블), en_dly(지연된 인에이블), 및 biasp(바어어스 전압 Vrefp, 예를 들어, 1.8V)를 수신한다. 일 실시예에서, 오버슈트 클램프는, SE0 상태의 끝에서, (dp에 결합된) 패드로부터, 전류를 싱킹한다. 일 실시예에서, 언더슈트 클램프는 입력 신호들, enb(인에이블의 역), enb_dly(지연된 인에이블의 역), 및 biasn(바이어스 전압 Vrefn, 예를 들어, 0.7V)을 수신한다. 일 실시예에서, 언더슈트 클램프는, SE0 상태의 시작에서, (dp 및/또는 dm에 결합된) 패드로, 전류를 소싱한다.

일 실시예에서, 에지 센서(402)(예를 들어, 센서(302))는 dp 및 dm의 전이 에지들을 검출하여 출력 신호들을 생성한다. 일 실시예에서, 이 출력 신호들은 센서들(예를 들어, 슈미트 트리거들)에 의해 생성된다. 일 실시예에서, 슈미트 트리거들은 낮은 전력 공급(예를 들어, 1V) 전력 공급에서 동작하는 반면 dp와 dm은 더 높은 전력 공급과 접지(예를 들어, 3.3V와 0V) 사이에 토글할 수 있다. 일 실시예에서, 출력 신호들은 (dp에서의 전이 변화를 나타내는) SE0_dp 및 (dm에서의 전이 변화를 나타내는) SE0_dm이다.

일 실시예에서, 추가 센서(즉, 다른 슈미트 트리거)가 dp에서의 전이 에지를 검출하고 idiscc 신호를 생성한다. 이러한 일 실시예에서, 다른 슈미트 트리거는 더 하이 전력 공급(예를 들어, 1.8V)에서 동작한다. 일 실시예에서, 출력 SE0_dp가 idiscc 대신에 이용될 수 있다. 이러한 일 실시예에서, 다른 슈미트 트리거는 제거될 수 있다. 여기서, SE0_dp는 제1 출력 신호라고도 불리고; SE0_dm은 제2 출력 신호라고 불리고; idiscc는 제3 출력 신호라고 불린다. 일 실시예에서, SE0_dp와 SE0_dm은 논리적으로 OR 연산되어(예를 들어, NOR1 게이트를 이용하여) 출력 iSE0_Det(결과 출력이라고도 불림)를 생성한다.

일 실시예에서, 지연 및 래치 유닛(403)(예를 들어, 303)은 iSE0_Det 및 idiscc 신호를 수신하고 클램프 유닛(401)의 오버슈트 및 언더슈트 클램프들을 제어하는 다수의 신호를 생성한다. 일 실시예에서, 지연 및 래치 유닛(403)은 에지 센서(402)(예를 들어, 301)의 출력을 래치하고 오버슈트/언더슈트 보호 이벤트를 시퀀싱한다. 일 실시예에서, 지연 및 래치 유닛(403)의 출력들은 odischargeen, odischargeen_dly, ochargeen, 및 ochargeen_dly이다. 여기서 이용되는 출력 신호들은 다양한 회로들의 동작을 설명하기 위한 예시적인 신호들이다. 설명된 기능들을 달성하기 위해 다른 신호들(더 적은 또는 더 많은)이 이용될 수도 있다.

일 실시예에서, odischargeen 및 odischargeen_dly는 버퍼들에 의해 버퍼링되어 각각 os_clampp 및 os_clampp_dly 신호들을 생성하고 이 신호들은 클램프 유닛(401)의 오버슈트 클램프의 입력들 en 및 en_dly에 각각 결합된다. 일 실시예에서, ochargeen 및 ochargeen_dly 신호들은 인버터들 inv2 및 inv3에 의해 각각 반전되고, 이 신호들은 클램프 유닛(401)의 언더슈트 클램프의 입력들 enb 및 enb_dly에 각각 결합된다. 일 실시예에서, odischargeen 및 ochargeend는 인버터 invl 및 OR 게이트에 의해 수신되어 us_clampp를 생성하고 이 신호는 클램프 유닛(401)의 언더슈트 클램프의 입력들 enb 및 enb_dly에 의해 수신된다.

도 5는 본 개시내용의 일 실시예에 따른, 오버슈트 및 언더슈트를 클램프하는 장치의 동작을 보여주는 다수의 파형들을 가진 플롯(500)을 예시한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 5의 요소들은 기술된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 그러한 것에 한정되는 것은 아니라는 것을 지적한다.

이 실시예는 USB2 동작에 관련하여 설명된다. 그러나, 실시예들은 USB2 준수 인터페이스에 제한되지 않고, 오버슈트 및/또는 언더슈트를 억제하거나 감소시키는 것을 원하는 임의의 시그널링 스킴에서 이용될 수 있다. 예를 들어, 실시예들은 PCIe(Peripheral Component Interface Express) 준수 수신기들/송신기들에 적용될 수 있다. 여기서, x축은 시간이고, y축은 전압이다. 상부의 2개의 파형은 dp 및 dm 신호들이고 이들은 먼저 정상적으로 토글한 다음 SE0 상태에 진입하고 그 상태를 종료한다. 이 2개의 파형은 도 2에 관련하여 설명되어 있다.

다시 도 5를 참조하여, USB2 PHY가 (t0에서 Rxen 및 hsbcl 신호들의 어설션(assertion)에 의해 자격이 주어지는) 고전적 수신 모드에서 동작하고 있을 때, EOS(전기 과부하) 보호 회로(즉, 클램프 유닛(401), 에지 센서(402), 지연 및 래치 유닛(403), 및 기타 도 4의 조합 논리 유닛들)은 프런트-엔드 회로(즉, 호스트(101))를 보호하기 위해 활성화된다(armed).

이 예에서, 데이터 라인들(DP 및 DM)은 둘 다 모든 데이터 패킷의 끝에서 언더슈트를 경험하고 거기서 양쪽 라인들이 로우로 당겨지고, 이는 SE0 이벤트로서 표시된다. 에지 센서(402)의 출력(즉, iSE0_det)은 NOR1 게이트가 t1에서 SE0 조건을 검출할 때 하이로 트리거된다. 에지 센서(402)의 실시예는 도 6 및 도 7에 관련하여 설명된다. 다시 도 5를 참조하여, 일 실시예에서, iSE0_det 신호는 지연 및 래치 유닛(403)에 의해 래치된다. 일 실시예에서, 지연 및 래치 유닛(402)은 '1'(즉, 논리 하이)을 출력하도록 트리거되는 스티키 플롭들(sticky flops)(또는 래치들)을 포함한다. 지연 및 래치 유닛(403)의 실시예는 도 8에 관련하여 설명된다. 다시 도 5를 참조하여, 일 실시예에서, 스티키 플롭들의 출력들, ochargeen 및 ochargeen_dly는 DP 및 DM에 대한 언더슈트 클램프를 활성화한다.

일 실시예에서, Vrefn(예를 들어, 0.7V)로 바이어싱되는 언더슈트 클램프의 NMOS 디바이스는 DP 및 DM 전압들이 Vrefn-Vtn 아래로 떨어지자마자 전류를 공급한다. 클램프 유닛(401)의 언더슈트 클램프의 실시예는 도 9b에 관련하여 설명된다. 다시 도 5를 참조하여, 일 실시예에서, ochargeen 및 ochargeen_dly 신호들은 SE0 전이 후에 계속해서 하이를 유지하고, t2에서 DP 라인이 오버슈트를 경험하는 동안, DM 라인이 언더슈트를 경험하는 다가오는 SE0-종료 이벤트에 대비하기 위해 라인을 프리차지한다.

SE0-종료 동안, 에지 센서 회로의 출력 idiscc는 DP 라인 전압이 t3에서 임계치(예를 들어, 1.3V)보다 위에 있을 때 하이로 트리거된다. 이 신호는 래치되고 '1'을 출력하도록 스티키 플롭들(i2 및 i3)을 트리거한다. 스티키 플롭들의 출력들, odischargeen 및 odischargeen_dly는 DP에 대한 오버슈트 클램프를 활성화하기 위해 온이 된다. 클램프 유닛(401)의 오버슈트 클램프의 실시예는 도 9a에 관련하여 설명된다. 오버슈트 클램프의 다이오드-연결되고 Vrefp(예를 들어, 1.8V) 바이어싱된 PMOS는 DP 및 DM 핀들이 Vrefp+2Vtn+2Vdsat를 초과하자마자 전류를 드레인(drain)한다.

다시 도 5를 참조하여, 이 예에서, 초크(103)의 인터커넥트들의 상호 결합은 DP가 하이로 갈 때 DM 라인이 반대 방향으로 가게 한다. 신호들 ochargeen 및 ochargeen_dly가 하이를 유지하기 때문에, DM의 언더슈트 클램프는 언더슈트를 극복하기 위해 활성을 유지한다. SE0 이벤트(즉, iSE0_det = '1')의 검출은 또한 지연 및 래치 유닛(403)을 트리거하여 다수의 클록 사이클(예를 들어, 30MHz 클록의 14개 및 15개 사이클) 동안 SE0 검출을 지연시키고, t4 및 t5에 도시된 바와 같이, 신호 SE0_det_dlyl 및 SE0_det_dly2를 각각 어설션한다. 이 신호들은 초크(103)의 유도성 성질로 인한 킥 백(kick back)을 피하기 위해 시차(stagger) 방식으로 보호 회로(즉, 클램프 유닛(401), 센서(402), 지연 및 래치 유닛(403))를 셧오프(shut off)하는 데 이용된다. 일 실시예에서, 이 지연 신호들은 또한 다음 SE0 이벤트에 대비하기 위해 보호 회로를 다시 디폴트 상태로 리셋한다.

도 6a 및 도 6b는 본 개시내용의 일 실시예에 따른, SE0 진입 검출을 감지하는 에지 센서들(600 및 620)을 예시한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 6a 및 도 6b의 요소들은 기술된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 그러한 것에 한정되는 것은 아니라는 것을 지적한다.

일 실시예에서, 에지 센서(600)는 제1 슈미트 트리거(601) 및 제2 슈미트 트리거(602)를 포함한다. 이 실시예에서, 제1 슈미트 트리거(601)는 입력 DP를 수신하고 출력 SE0_dp를 생성한다. 이 실시예에서, 제2 슈미트 트리거(602)는 입력 DM을 수신하고 출력 SE0_dm을 생성한다. USB2 예를 계속해서, SE0의 진입은 DP 및/또는 DM이 논리 하이(예를 들어, 3.3V)에서 논리 로우(예를 들어, 0V)로 전이할 때 발생한다. 이 실시예에서, 제1 및 제2 슈미트 트리거들(601 및 602)은 각각 낮은 전압(예를 들어, 1V)에서 동작하는데 그 이유는 그것들이 SE0 진입을 검출하는 데 이용되고 있기 때문이다. 제1 슈미트 트리거(601)(또는 제2 슈미트 트리거(602))의 회로 구현은 회로 실시예(620)에 도시되어 있다.

일 실시예에서, 슈미트 트리거(620)는 n형 디바이스들 MNs1, MNs2, MNs3, MNNs, p형 디바이스들 MPs1, MPs2, 및 MPs3을 포함한다. 이 실시예에서, 슈미트 트리거(620)로의 입력은 IN이고 출력은 Out이다. 일 실시예에서, MPs1, MPs2, MNs2 및 MNs1은 직렬로 결합되고, 여기서 MPs1의 소스 단자는 전력 공급(예를 들어, 1V)에 결합되는 반면 MNs1의 소스 단자는 접지에 결합된다.

일 실시예에서, MNs3의 소스 단자는 MNs1의 드레인 단자와 MNs2의 소스 단자에 결합되고, MNs3의 드레인 단자는 전력 공급(예를 들어, 1V)에 결합되고, 게이트 단자는 Out에 결합된다. 일 실시예에서, MPs3의 소스 단자는 MPs2의 소스 단자와 MPs1의 드레인 단자에 결합되고, MPs3의 드레인 단자는 접지에 결합되고, MPs3의 게이트 단자는 Out에 결합된다. 일 실시예에서, MNNs는 두꺼운 게이트 디바이스인 반면 회로(620)의 다른 디바이스들은 얇은 게이트(또는 정상 게이트 두께의) 디바이스들이다. 일 실시예에서, MNNs의 게이트 단자는 하이 전력 공급(예를 들어, 1.8V)에 결합되고 소스/드레인 단자는 IN에 결합되고 드레인/소스 단자는 MNs1, MNs2, MPs2, 및 MPs1의 게이트 입력들에 결합된다.

일 실시예에서, 슈미트 트리거(620)는 중간 공급(mid supply) 근처의 로우-하이(low-to-high) 스위칭 임계치(예를 들어, 0.6V)와 로우-하이 스위칭 임계치 아래의 하이-로우(high-to-low) 스위칭 임계치(예를 들어, 0.4V)를 갖는다. 일 실시예에서, SE0 상태 동안(데이터 라인들 DP 및 DM이 둘 다 언더슈트 조건들을 경험할 때), 슈미트 트리거(620)는 데이터 라인들이 0.4V 아래로 갈 때 트립(trip)한다. 그 시점에 슈미트 트리거(620)는 SE0 상태로 진입을 식별한다.

도 7a 및 도 7b는 본 개시내용의 일 실시예에 따른, SE0 종료 검출을 감지하는 에지 센서들(700 및 720)을 예시한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 7a 및 도 7b의 요소들은 기술된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 그러한 것에 한정되는 것은 아니라는 것을 지적한다.

일 실시예에서, 에지 센서(700)는 DP에 결합되고 idiscc를 출력하는 슈미트 트리거(제3 슈미트 트리거라고도 불림)를 포함한다. 일 실시예에서, 슈미트 트리거는 제1 및 제2 슈미트 트리거들(601 및 602) 각각보다 높은 공급 전압(예를 들어, 1.8V)에서 동작하는데, 그 이유는 제3 슈미트 트리거는 SE0 상태의 종료를 검출하는 데 이용되기 때문이다. SE0 상태는 DP가 로우(예를 들어, 0V)에서 하이(예를 들어, 3.3V)로 전이할 때 종료한다. 에지 센서(700)의 슈미트 트리거의 회로 구현은 회로 실시예(720)에 도시되어 있다.

일 실시예에서, 슈미트 트리거(720)는 n형 디바이스들 MNs4, MNs5, MNs6, MNNs1, 및 MNNs2, 및 p형 디바이스들 MPs4, MPs5, 및 MPs6를 포함한다. 일 실시예에서, n형 디바이스들 MNs4, MNs5, MNs6, MNNs1, 및 MNNs2는 두꺼운 게이트 디바이스들이다. 일 실시예에서, MNs4, MNs5, MPs5, 및 MPs4는 서로 직렬로 결합되고, 여기서 MPs4의 드레인 단자는 전력 공급(예를 들어, 1.8V)에 결합되고 MNs4의 소스 단자는 접지(예를 들어, 0V)에 결합된다.

일 실시예에서, MNs6의 소스 단자는 MNs4의 드레인 단자와 MNs5의 소스 단자에 결합되고, MNs6의 드레인 단자는 전력 공급(예를 들어, 1.8V)에 결합되고, 게이트 단자는 Out에 결합된다. 일 실시예에서, MPs6의 소스 단자는 MPs5의 소스 단자와 MPs4의 드레인 단자에 결합되고, MPs6의 드레인 단자는 접지에 결합되고, MPs6의 게이트 단자는 Out에 결합된다. 일 실시예에서, MNNs1의 게이트 단자는 하이 전력 공급(예를 들어, 1.8V)에 결합되고 소스/드레인 단자는 IN에 결합되고 드레인/소스 단자는 MNs4, MNs5, MPs5, 및 MPs4의 게이트 입력들에 결합된다. 일 실시예에서, MNNs2의 소스 단자는 MNs4, MNs5, MPs5, 및 MPs4의 게이트 입력들에 결합되고, MNNs2의 게이트 단자는 IN에 결합되고 MNNs2의 드레인 단자는 전력 공급(예를 들어, 1.8V)에 결합된다.

일 실시예에서, 슈미트 트리거(720)는 상승 DP를 검출하기 위해 로우-하이 스위칭 임계치(예를 들어, 1.3V)와 하이-로우 스위칭 임계치(예를 들어, 1.1V)를 갖는다. 일 실시예에서, 슈미트 트리거(720)는 패드 전압이 로우-하이 스위칭 임계치(예를 들어, 1.3V)를 초과할 때 idiscc에서 '1'을 출력한다.

도 8은 본 개시내용의 일 실시예에 따른, 오버슈트 및 언더슈트를 클램프하는 신호들을 생성하는 래치 및 지연 유닛(800)(예를 들어, 303, 403)을 예시한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 8의 요소들은 기술된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 그러한 것에 한정되는 것은 아니라는 것을 지적한다.

일 실시예에서, 래치 및 지연 유닛(800)은 순차 유닛들 i0, i1, i2, 및 i3; 지연 유닛(801), 및 조합 논리 게이트들(예를 들어, NAND, OR 논리 게이트들, 등등)을 포함한다. 일 실시예에서, 지연 유닛(801)은 입력 "in"(즉, iSE0_Det)을 수신하고 SE0_Det_dly1 및 SE0_Det_dly2 출력들을 생성하는 하나 이상의 지연 셀을 포함한다. 일 실시예에서, SE0_Det_dly1 및 SE0_Det_dly2는 순차 유닛들 i2 및 i3에 대한 리셋(rst) 신호들로서 이용된다. 일 실시예에서, SE0_Det_dly1 및 SE0_Det_dly2는 NAND 게이트의 출력과 함께 OR 게이트들 OR1 및 OR2에 의해 개별적으로 OR 연산되어 순차 유닛들 i0 및 i1에 대한 리셋(rst) 신호를 생성한다.

일 실시예에서, iSE0_Det는 순차 유닛들 i0 및 i1에 대한 클록 신호로서 수신된다. 일 실시예에서, 순차 유닛들 i0, i1, i2, 및 i3에 대한 데이터 입력들은전력 공급(예를 들어, Vcc)에 결합된다. 일 실시예에서, 순차 유닛 i0의 출력은 ochargeen_dly이다. 일 실시예에서, 순차 유닛 i1의 출력은 ochargeen이다. 일 실시예에서, 순차 유닛 i2의 출력은 odischargeen_dly이다. 일 실시예에서, 순차 유닛 i3의 출력은 odischargeen이다. 일 실시예에서, RXen 및 hsbcl이 둘 다 하이일 때, 래치 및 지연 유닛(800)이 인에이블된다. 일 실시예에서, RXen 및 hsbcl은 지연 유닛(801) 및 순차 유닛들 i0 및 i1에 대한 출력 리셋(rst) 신호를 생성하는 NAND 게이트에 의해 수신된다.

일 실시예에서, 스티키 순차 유닛들 i0, i1, i2, 및 i3는 에지 센서(403)의 상태들을 보유하는 래치들로서 역할을 한다. 여기서, 용어 "스티키(sticky)"는 리셋, 세트, 또는 명확한 신호 입력들에 의해 변할 수 있는 일정한 출력들을 가진 순차 유닛들을 말한다. 일 실시예에서, 지연 유닛(801)은 클램프를 셧오프하고 보호 회로를 디폴트 상태로 리셋하는 데 이용되는 SE0 검출의 지연 버전을 생성한다.

도 9a 및 도 9b는 본 개시내용의 일 실시예에 따른, 오버슈트 및 언더슈트 클램프들(900 및 920)을 각각 예시한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 9a 및 도 9b의 요소들은 기술된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 그러한 것에 한정되는 것은 아니라는 것을 지적한다.

일 실시예에서, 오버슈트 클램프(900)는 p형 디바이스들 MPc1, MPc2, MPc3, 및 MPc4; 및 n형 디바이스들 MNc1, MNc2, MNc3, 및 MNc4를 포함한다. 일 실시예에서, MPc1 및 MPc2의 소스 단자들은 Vpad(즉, DP 또는 DM)에 결합된다. 일 실시예에서, MPc1의 게이트 단자는 MPc1의 드레인 단자에 결합된다. 일 실시예에서, MPc2의 게이트 단자는 MPc2의 드레인 단자에 결합된다. 일 실시예에서, MPc3, MPc4, MNc1, 및 MNc2의 게이트 단자들은 전압 Vrefp(예를 들어, 1.8V)를 가진 바이어스 단자 biasp에 결합된다. 일 실시예에서, MNc3, MNc1, MPc3, 및 MPc1은 직렬로 결합되고, 여기서 MNc3의 소스 단자는 접지에 결합된다. 일 실시예에서, MNc3의 게이트 단자는 os_clampp에 결합된다. 일 실시예에서, MNc4의 게이트 단자는 os_clampp_dly에 결합된다. 일 실시예에서, MNc4, MNc2, MPc4, 및 MPc2는 직렬로 결합되고, 여기서 MNc4의 소스 단자는 접지에 결합된다.

일 실시예에서, 오버슈트 클램프(900)와 언더슈트 클램프(920)는 둘 다 상이한 사이징(W/L) 중량-연령을 가진 2개의 레그(leg)를 갖도록 설계된다. 예를 들어, 디바이스 레그 사이징의 비율은 'M'이고, 여기서 'M'은 정수이다. 일 실시예에서, 2개의 레그는 모두 동시에 인에이블된다. 일 실시예에서, 셧오프 동안, 'M' 사이징을 가진 더 강한 레그는 더 약한 레그보다 하나의 클록 사이클(예를 들어, 30MHz) 전에 셧오프된다. 일 실시예에서, 이러한 시차 방식(staggering)은 초크(103)의 유도성 성질로 인한 킥 백 효과를 최소화하기 위해 이용된다.

일 실시예에서, 오버슈트 클램프(900)는 라인(Vpad, 즉, DP 또는 DM)의 전압이 Vrefp+2Vdsat+2Vtp보다 클 때 그 라인으로부터 전류를 드레인한다. 이 예에서, Vrefp는 1.8V이고, 공칭 Vdsat는 약 0.1V이고 공칭 Vtp는 약 0.5V이므로 클램프는 약 3V에서 도통하기 시작한다.

일 실시예에서, 언더슈트 클램프(920)는 p형 트랜지스터들 MPc5, MPc6; n형 트랜지스터들 MNc5 및 MNc6를 포함한다. 일 실시예에서, MNc5와 MPc5는 직렬로 결합되고, MPc5의 소스 단자는 전력 공급(즉, Vcc)에 결합된다. 일 실시예에서, MNc6와 MPc6는 직렬로 결합되고, MPc6의 소스 단자는 전력 공급(즉, Vcc)에 결합된다. 일 실시예에서, MNc5 및 MNc6의 소스 단자들은 Vpad(즉, DP 또는 DM)에 결합된다. 일 실시예에서, MPc5의 게이트 단자는 us_clampp에 결합된다. 일 실시예에서, MPc6의 게이트 단자는 us_clampm_dly에 결합된다. 일 실시예에서, MNc5 및 MNc6의 게이트 단자들은 vbias 전압 Vrefn(예를 들어, 0.7V)를 수신한 바이어스 단자 biasn에 결합된다.

일 실시예에서, 언더슈트 클램프(920)는 라인 Vpad(즉, DP 또는 DM)의 전압이 Vrefn-Vtn보다 작을 때 그 라인에 전류를 공급한다. 이 예에서, Vrefn는 0.7V이고 공칭 Vtn는 두꺼운 게이트에 대해 약 0.5V이므로 클램프는 약 0.2V에서 도통하기 시작한다.

도 10은 본 개시내용의 일 실시예에 따른, 오버슈트 및 언더슈트를 클램프하기 위한 순서도(1000)를 예시한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 10의 요소들은 기술된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 그러한 것에 한정되는 것은 아니라는 것을 지적한다.

도 10과 관련한 순서도에서의 블록들은 특정 순서로 도시되어 있지만, 액션들의 순서는 수정될 수 있다. 따라서, 예시된 실시예들은 상이한 순서로 수행될 수 있고, 일부 액션들/블록들은 병행하여 수행될 수 있다. 도 10에 열거된 블록들 및/또는 동작들의 일부는 특정 실시예들에 따라 옵션이다. 제시된 블록들의 번호 매기기는 명료성을 위한 것이며, 다양한 블록들이 발생해야 하는 동작들의 순서를 규정하기 위해 의도된 것은 아니다. 부가적으로, 다양한 흐름들로부터의 동작들은 다양한 조합으로 이용될 수 있다.

블록 1001에서, (호스트(101)의) 수신기 Rx가 고전적 수신 모드에 있는지에 대한 결정이 이루어진다. 수신기 Rx가 고전적 수신 모드에 있다면, 프로세스는 블록 1003으로 진행하고 그렇지 않다면 프로세스는 블록 1002로 진행한다. 블록 1002에서, (호스트(101)의) I/O는 송신 모드에 있고 보호 회로는 디스에이블된다(즉, 클램프(401), 에지 센서(402), 래치 및 지연 유닛(403) 등은 디스에이블된다). 블록 1003에서, 에지 센서(402)에 의해 SE0 상태가 검출되는지에 대한 결정이 이루어진다. SE0 상태가 검출되지 않으면, 프로세서는 다시 블록 1003으로 돌아가고, 검출되면 프로세스는 블록 1004로 진행한다.

블록 1004에서, 클램프 유닛(401)이 인에이블된다(즉, DP 및 DM 언더슈트 클램프들과 오버슈트 클램프가 인에이블된다). 그리고 프로세스는 블록 1005로 진행한다. 블록 1005에서, 타이머 회로가 인에이블되고 에지 센서(402)가 SE0 상태의 종료를 검출하기 시작한다. 블록 1006에서 SE0 상태의 종료가 검출되었는지에 대한 결정이 이루어진다. SE0 상태의 종료가 검출되지 않으면, 프로세스는 다시 블록 1006으로 돌아가고, 검출되면 프로세스는 블록 1007로 진행한다. 블록 1007에서, 클램프 유닛(401)의 오버슈트 클램프가 인에이블된다. 블록 1008에서, 오버슈트 및 언더슈트들이 제거되었기 때문에 클램프들은 디스에이블되고, 프로세스는 블록 1001로 진행한다.

도 11은 본 개시내용의 일 실시예에 따른, 오버슈트 및 언더슈트를 클램프하는 장치를 갖는 스마트 디바이스 또는 컴퓨터 시스템 또는 SoC(system-on-chip)이다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 11의 요소들은 기술된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 그러한 것에 한정되는 것은 아니라는 것을 지적한다.

도 11은 플랫 표면 인터페이스 커넥터들이 사용될 수 있는 모바일 디바이스의 일 실시예의 블록도를 예시한다. 일 실시예에서, 컴퓨팅 디바이스(1600)는, 컴퓨팅 태블릿, 모바일폰 또는 스마트폰, 무선 가능 e-리더기 또는 다른 무선 모바일 디바이스와 같은 모바일 컴퓨팅 디바이스를 나타낸다. 특정 컴포넌트들이 일반적으로 도시되어 있으며, 이러한 디바이스의 모든 컴포넌트가 컴퓨팅 디바이스(1600)에 도시되어 있지는 않다는 점이 이해될 것이다.

일 실시예에서, 컴퓨팅 디바이스(1600)는 논의된 실시예들에 관련하여 설명된 오버슈트 및 언더슈트를 클램프하는 장치를 가진 제1 프로세서(1610)를 포함한다. 컴퓨팅 디바이스(1600)의 다른 블록들이 실시예들에 관련하여 설명된 오버슈트 및 언더슈트를 클램프하는 장치를 포함할 수도 있다. 본 개시의 다양한 실시예들은 또한 무선 인터페이스와 같은 1670 내의 네트워크 인터페이스를 포함할 수 있어서 시스템 실시예가 무선 디바이스, 예를 들어 셀폰 또는 PDA(personal digital assistant) 또는 착용식 디바이스에 통합될 수 있다.

일 실시예에서, 프로세서(1610)(및/또는 프로세서(1690))는, 마이크로프로세서들, 애플리케이션 프로세서들, 마이크로컨트롤러들, 프로그램가능 로직 디바이스들 또는 다른 처리 수단과 같은 하나 이상의 물리적 디바이스를 포함할 수 있다. 프로세서(1690)는 옵션일 수 있다. 실시예가 두 개의 프로세서를 보여주지만, 단일의 또는 두 개보다 많은 프로세서들이 사용될 수 있다. 프로세서(1610)에 의해 수행되는 처리 동작들은, 애플리케이션 및/또는 디바이스 기능들이 실행되는 동작 플랫폼 또는 운영 체제의 실행을 포함한다. 처리 동작들은 인간 사용자나 다른 디바이스들과의 I/O(입력/출력)에 관련된 동작들, 전력 관리에 관련된 동작들, 및/또는 컴퓨팅 디바이스(1600)를 다른 디바이스에 연결하는 것에 관련된 동작들을 포함한다. 처리 동작들은 오디오 I/O 및/또는 디스플레이 I/O에 관련된 동작들을 또한 포함할 수 있다.

일 실시예에서, 컴퓨팅 디바이스(1600)는, 컴퓨팅 디바이스에 오디오 기능들을 제공하는 것과 관련된 하드웨어(예를 들어, 오디오 하드웨어 및 오디오 회로들) 및 소프트웨어(예를 들어, 드라이버들, 코덱들) 컴포넌트들을 나타내는 오디오 서브시스템(1620)을 포함한다. 오디오 기능들은 스피커 및/또는 헤드폰 출력뿐만 아니라 마이크로폰 입력을 포함할 수 있다. 이러한 기능들을 위한 디바이스들은 컴퓨팅 디바이스(1600)에 통합되거나, 또는 컴퓨팅 디바이스(1600)에 연결될 수 있다. 일 실시예에서, 사용자는, 프로세서(1610)에 의해 수신되고 처리되는 오디오 명령들을 제공함으로써 컴퓨팅 디바이스(1600)와 상호작용한다.

디스플레이 서브시스템(1630)은 사용자가 컴퓨팅 디바이스(1600)와 상호작용하기 위한 시각 및/또는 촉각 디스플레이를 제공하는 하드웨어(예를 들어, 디스플레이 디바이스들) 및 소프트웨어(예를 들어, 드라이버들) 컴포넌트들을 나타낸다. 디스플레이 서브시스템(1630)은, 사용자에게 디스플레이를 제공하기 위해 사용되는 특정 스크린 또는 하드웨어 디바이스를 포함하는 디스플레이 인터페이스(1632)를 포함한다. 일 실시예에서, 디스플레이 인터페이스(1632)는, 프로세서(1610)와는 별개이며 디스플레이에 관련된 적어도 일부 처리를 수행하기 위한 로직을 포함한다. 일 실시예에서, 디스플레이 서브시스템(1630)은 사용자에 대해 출력 및 입력 양쪽 모두를 제공하는 터치 스크린(또는 터치 패드) 디바이스를 포함한다.

I/O 컨트롤러(1640)는 사용자와의 상호작용에 관련된 하드웨어 디바이스들 및 소프트웨어 컴포넌트들을 나타낸다. I/O 컨트롤러(1640)는 오디오 서브시스템(1620) 및/또는 디스플레이 서브시스템(1630)의 일부인 하드웨어를 관리하도록 동작가능하다. 부가적으로, I/O 컨트롤러(1640)는 그를 통해 사용자가 시스템과 상호작용할 수 있는 컴퓨팅 디바이스(1600)에 연결된 추가 장치들에 대한 연결점을 예시한다. 예를 들어, 컴퓨팅 디바이스(1600)에 부착될 수 있는 디바이스로는, 마이크로폰 디바이스, 스피커 또는 스테레오 시스템, 비디오 시스템 또는 기타의 디스플레이 디바이스, 키보드 또는 키패드 디바이스, 또는 카드 리더기 또는 기타의 디바이스 등의 특정한 응용에서 사용하기 위한 기타의 I/O 디바이스가 포함될 수 있다.

위에서 언급된 바와 같이, I/O 컨트롤러(1640)는 오디오 서브시스템(1620) 및/또는 디스플레이 서브시스템(1630)과 상호작용할 수 있다. 예를 들어, 입력은 마이크로폰 또는 다른 오디오 디바이스를 통하여 하나 이상의 애플리케이션들 또는 컴퓨팅 디바이스(1600)의 기능들에게 입력 또는 명령들을 제공할 수 있다. 부가적으로, 오디오 출력이 디스플레이 출력 대신에 또는 디스플레이 출력에 부가하여 제공될 수 있다. 다른 예에서, 디스플레이 서브시스템(1630)이 터치 스크린을 포함하는 경우, 디스플레이 디바이스는 또한 I/O 컨트롤러(1640)에 의해 적어도 부분적으로 관리될 수 있는 입력 디바이스의 역할을 한다. I/O 컨트롤러(1640)에 의해 관리되는 I/O 기능들을 제공하기 위한 부가적인 버튼들 또는 스위치들이 컴퓨팅 디바이스(1600) 상에 또한 존재할 수 있다.

일 실시예에서, I/O 컨트롤러(1640)는, 가속도계들, 카메라들, 광 센서들 또는 다른 환경 센서들, 또는 컴퓨팅 디바이스(1600)에 포함될 수 있는 다른 하드웨어와 같은 디바이스들을 관리한다. 입력은 직접 사용자 상호작용의 일부일 뿐만 아니라, 그것의 동작들(예컨대, 잡음의 필터링, 밝기 검출을 위한 디스플레이들의 조정, 카메라용 플래시 적용, 또는 다른 특징들)에 영향을 주기 위해 시스템에 환경적 입력을 제공하는 것일 수 있다.

일 실시예에서, 컴퓨팅 디바이스(1600)는, 배터리 전력 사용, 배터리의 충전, 및 전력 절감 동작에 관련된 특징들을 관리하는 전력 관리(1650)를 포함한다. 메모리 서브시스템(1660)은 컴퓨팅 디바이스(1600)에 정보를 저장하기 위한 메모리 디바이스들을 포함한다. 메모리는 비휘발성(메모리 디바이스에 대한 전력이 중단되는 경우에 상태가 변경되지 않음) 및/또는 휘발성(메모리 디바이스에 대한 전력이 중단되는 경우에 상태가 확실하지 않음(indeterminate)) 메모리 디바이스들을 포함할 수 있다. 메모리 서브시스템(1660)은 애플리케이션 데이터, 사용자 데이터, 음악, 사진, 문서, 또는 다른 데이터 뿐만 아니라 컴퓨팅 디바이스(1600)의 애플리케이션들 및 기능들의 실행과 연관된 시스템 데이터(장기적이거나 임시적임)를 저장할 수 있다.

실시예들의 요소들은 컴퓨터 실행가능 명령어들(예를 들어, 본 명세서에서 논의된 임의의 다른 프로세스들을 구현하는 명령어들)을 저장하기 위한 머신 판독가능 매체(예를 들어, 메모리(1660))로서 또한 제공된다. 머신 판독가능 매체(예를 들어, 메모리(1660))는 플래시 메모리, 광학 디스크, CD-ROM, DVD ROM, RAM, EPROM, EEPROM, 자기 또는 광학 카드, 상변화 메모리(PCM), 또는 전자 또는 컴퓨터 실행가능 명령어들을 저장하기에 적합한 다른 유형의 머신 판독가능 매체를 포함할 수 있지만, 이에 제한되지는 않는다. 예를 들어, 본 개시내용의 실시예들은 원격 컴퓨터(예를 들어, 서버)로부터 요청 컴퓨터(예를 들어, 클라이언트)로 통신 링크(예를 들어, 모뎀 또는 네트워크 연결)를 통해 데이터 신호들에 의하여 전송될 수 있는 컴퓨터 프로그램(예를 들어, BIOS)으로서 다운로드될 수 있다.

연결(connectivity)(1670)은, 컴퓨팅 디바이스(1600)가 외부 디바이스들과 통신하는 것을 가능하게 하기 위한 하드웨어 디바이스들(예를 들어, 무선 및/또는 유선 커넥터들 및 통신 하드웨어) 및 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 컴퓨팅 디바이스(1600)는, 헤드셋들, 프린터들 또는 다른 디바이스들과 같은 주변 장치들뿐만 아니라, 다른 컴퓨팅 디바이스들, 무선 액세스 포인트들 또는 기지국들과 같은 별개의 디바이스들일 수 있다.

연결(1670)은 다수의 상이한 유형의 연결을 포함할 수 있다. 일반화하기 위해서, 컴퓨팅 디바이스(1600)는 셀룰러 연결(1672) 및 무선 연결(1674)을 갖는 것으로 예시되어 있다. 셀룰러 연결(1672)은 일반적으로 GSM(global system for mobile communications) 또는 변형들 또는 파생물들, CDMA(code division multiple access) 또는 변형들 또는 파생물들, TDM(time division multiplexing) 또는 변형들 또는 파생물들, 또는 다른 셀룰러 서비스 표준들을 통해 제공되는 것과 같은, 무선 캐리어들에 의해 제공된 셀룰러 네트워크 연결을 지칭한다. 무선 연결(또는 무선 인터페이스)(1674)은 셀룰러가 아닌 무선 연결을 지칭하며, (블루투스, 근접장(Near Field) 등과 같은) 개인 영역 네트워크들, (Wi-Fi와 같은) 로컬 영역 네트워크들, 및/또는 (WiMax와 같은) 광역 네트워크들, 또는 다른 무선 통신을 포함할 수 있다.

주변 장치 연결들(peripheral connections)(1680)은, 주변 장치 연결들을 구축하기 위한 하드웨어 인터페이스들과 커넥터들뿐만 아니라 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 컴퓨팅 디바이스(1600)는 다른 컴퓨팅 디바이스로의 주변 장치("~로"(1682))일 수 있는 것은 물론, 자신에 연결된 주변 장치("~로부터"(1684))를 가질 수 있다는 점을 이해할 것이다. 컴퓨팅 디바이스(1600)는 흔히, 컴퓨팅 디바이스(1600) 상에서 콘텐츠를 관리(예를 들어, 다운로딩 및/또는 업로딩, 변경, 동기화)하는 것 등의 목적에 대해 다른 컴퓨팅 디바이스에 접속하기 위한 "도킹" 커넥터를 가진다. 부가적으로, 도킹 커넥터는, 컴퓨팅 디바이스(1600)가 예를 들어 시청각 시스템 또는 다른 시스템에 대한 콘텐츠 출력을 제어할 수 있게 하는 특정 주변 장치들에 컴퓨팅 디바이스(1600)가 연결되는 것을 허용할 수 있다.

사유 도킹 커넥터(proprietary docking connector) 또는 다른 사유 접속 하드웨어에 부가하여, 컴퓨팅 디바이스(1600)는 공통 또는 표준 기반 커넥터들을 통해 주변 장치 연결들(1680)을 구축할 수 있다. 일반 유형은 (다수의 상이한 하드웨어 인터페이스들 중 임의의 것을 포함할 수 있는) USB(Universal Serial Bus) 커넥터, MDP(MiniDisplayPort)를 포함하는 DisplayPort, HDMI(High Definition Multimedia Interface), 파이어와이어(Firewire) 또는 기타 유형을 포함할 수 있다.

명세서에서 "일 실시예", "하나의 실시예" 또는 "일부 실시예들"로 언급하는 것은, 실시예와 관련하여 설명된 특정한 특징, 구조, 또는 특성이 반드시 모든 실시예들은 아니지만 적어도 일부 실시예들에 포함되어 있다는 것을 의미한다. "일 실시예", "하나의 실시예", 또는 "일부 실시예들"의 다양한 출현들은 반드시 모두가 동일한 실시예들을 언급하고 있는 것은 아니다. 명세서에서 컴포넌트, 특징, 구조, 또는 특성이 "포함될 수도(may, might)", 또는 "포함될 수(could)" 있다고 진술한다면, 그 특정한 컴포넌트, 특징, 구조, 또는 특성은 포함될 것이 요구되는 것은 아니다. 명세서 또는 청구항에서 "한(a, an)" 요소를 언급한다면, 이것은 그 요소가 단 하나만 있다는 것을 의미하는 것은 아니다. 명세서 또는 청구항에서 "추가적(additional)" 엘리먼트를 언급하고 있다면, 그것은 하나보다 많은 추가적 요소가 있다는 것을 배제하지 않는다.

또한, 특정 특징들, 구조들, 기능들 또는 특성들은 하나 이상의 실시예들에서 임의의 적합한 방식으로 조합될 수 있다. 예를 들어, 2개의 실시예들과 관련되는 특정 특징들, 구조들, 기능들 또는 특성들이 상호 배타적이지 않은 임의의 경우에 제1 실시예는 제2 실시예와 조합될 수 있다.

본 개시내용은 그 특정 실시예들과 관련하여 설명되었지만, 전술한 설명에 비추어, 관련 기술분야의 통상의 기술자에게 이러한 실시예들의 많은 대안물들, 수정물들 및 변형물들이 명백할 것이다. 예를 들어, 다른 메모리 아키텍처들, 예를 들어, DRAM(Dynamic RAM)이 논의된 실시예들을 사용할 수 있다. 본 개시내용의 실시예들은, 첨부된 청구항들의 광범위한 범위 내에 있는 이러한 모든 대안물들, 수정물들 및 변형물들을 포괄하는 것으로 의도된다.

게다가, 집적 회로(IC) 칩들 및 다른 컴포넌트들에 대한 잘 알려진 전력/접지 연결들은, 예시 및 논의의 단순함을 위해, 그리고 본 개시내용을 불명료하게 하지 않도록, 제시된 도면들 내에 도시될 수도 있고 도시되지 않을 수도 있다. 또한, 배열들은 본 개시내용을 불명료하게 하는 것을 회피하기 위해서, 또한 이러한 블록도 배열들의 구현과 관련한 구체사항들이 본 개시내용이 구현되어야 하는 플랫폼에 크게 의존한다(즉, 이러한 구체사항들은 관련 기술분야의 통상의 기술자의 범위 내에 있어야 한다)는 사실을 고려하여, 블록도 형태로 도시될 수 있다. 본 개시내용의 예시적인 실시예들을 설명하기 위해 특정 상세사항들(예를 들어, 회로들)이 제시되지만, 본 개시내용은 이들 특정 상세사항들 없이 또는 이들 특정 상세사항의 변형물에 의해 실시될 수 있다는 점이 관련 기술분야의 통상의 기술자에게 명백할 것이다. 따라서, 본 설명은 제한하는 것 대신에 예시적 것으로 간주되어야 한다.

다음과 같은 예들은 추가 실시예들과 관련된다. 이러한 예들에서의 구체사항들은 하나 이상의 실시예의 어디에서나 사용될 수 있다. 본 명세서에 설명되는 장치의 모든 옵션의 특징들은 방법 또는 프로세스에 관련하여 또한 구현될 수 있다.

예를 들어, 장치가 제공되는데, 이 장치는: 제1 및 제2 데이터 라인들에서의 SE0(single-ended-zero) 상태의 진입(entrance)을 검출하고, 상기 SE0 상태의 종료(exit)를 검출하는 센서; 및 상기 SE0 상태의 상기 검출된 진입 및 종료 동안에 상기 제1 또는 제2 데이터 라인들에서의 오버슈트 및 언더슈트 전압을 클램프하는 클램프 유닛을 포함한다. 일 실시예에서, 상기 센서는: 상기 제1 데이터 라인을 수신하는 제1 슈미트 트리거 - 상기 제1 슈미트 트리거는 제1 출력을 생성함 -; 상기 제2 데이터 라인을 수신하는 제2 슈미트 트리거 - 상기 제2 슈미트 트리거는 제2 출력을 생성함 -; 및 상기 제1 출력과 상기 제2 출력을 비교하여 결과 출력을 생성하는 로직을 포함한다.

일 실시예에서, 상기 센서는: 상기 제1 및 제2 슈미트 트리거들과는 다른 제3 슈미터 트리거를 더 포함하고, 상기 제3 슈미트 트리거는 상기 제1 데이터 라인을 수신하고 제3 출력을 생성한다. 일 실시예에서, 상기 장치는 상기 결과 출력에 따라 제1 펄스 신호를 생성하는 제1 로직을 더 포함한다. 일 실시예에서, 상기 장치는 상기 제3 출력에 따라 제2 펄스 신호를 생성하는 제2 로직을 더 포함한다. 일 실시예에서, 상기 클램프 유닛은 상기 제1 펄스 신호에 따라 상기 제1 데이터 라인으로부터의 전류를 싱킹(sink)하는 오버슈트 클램프를 포함한다. 일 실시예에서, 상기 클램프 유닛은 상기 제1 펄스 신호에 따라 상기 제1 데이터 라인에 전류를 공급하는 제1 언더슈트 클램프를 포함한다. 일 실시예에서, 상기 클램프 유닛은 상기 제2 펄스 신호에 따라 상기 제2 데이터 라인에 전류를 공급하는 제2 언더슈트 클램프를 포함한다.

다른 예에서, 방법이 제공되는데, 이 방법은: 제1 또는 제2 데이터 라인들에서 시그널링 진입 상태가 검출되는지를 결정하는 단계; 및 상기 제1 및 제2 데이터 라인들에서 상기 시그널링 진입 상태가 검출될 때 언더슈트 클램프를 인에이블하는 단계를 포함하고, 상기 언더슈트 클램프는 상기 제1 또는 제2 데이터 라인들에서의 언더슈트를 감소시킨다. 일 실시예에서, 상기 방법은: 상기 제1 또는 제2 데이터 라인들에서 시그널링 종료 상태가 검출되는지를 결정하는 단계; 및 상기 제1 또는 제2 데이터 라인들에서 상기 시그널링 종료 상태가 검출될 때 오버슈트 클램프를 인에이블하는 단계를 더 포함한다. 일 실시예에서, 상기 방법은 미리 결정된 시간 후에 상기 언더슈트 및 오버슈트 클램프들을 디스에이블하는 단계를 더 포함한다. 일 실시예에서, 상기 언더슈트 클램프를 디스에이블하는 것은 상기 오버슈트 클램프를 디스에이블하는 것과 다른 시간에 발생한다.

다른 예에서, 시스템이 제공되는데, 이 시스템은: 메모리 유닛; 상기 메모리 유닛에 결합된 프로세서를 포함하고, 상기 프로세서는 제1 및 제2 데이터 라인들을 가진 범용 직렬 버스(USB) 인터페이스를 가지며, 상기 프로세서는: 상기 제1 및 제2 데이터 라인들에서의 시그널링 상태의 진입을 검출하고, 상기 시그널링 상태의 종료를 검출하는 센서; 및 상기 시그널링 상태의 상기 검출된 진입 및 종료 동안에 상기 제1 및 제2 데이터 라인들에서의 오버슈트 또는 언더슈트 조건을 클램프하는 클램프 유닛; 및 상기 프로세서가 다른 디바이스와 통신하는 것을 가능하게 하는 무선 인터페이스를 포함한다. 일 실시예에서, 상기 센서는: 상기 제1 데이터 라인을 수신하는 제1 슈미트 트리거 - 상기 제1 슈미트 트리거는 제1 출력을 생성함 -; 상기 제2 데이터 라인을 수신하는 제2 슈미트 트리거 - 상기 제2 슈미트 트리거는 제2 출력을 생성함 -; 및 상기 제1 출력과 상기 제2 출력을 비교하여 결과 출력을 생성하는 로직을 포함한다.

일 실시예에서, 상기 센서는: 상기 제1 및 제2 슈미트 트리거들과는 다른 제3 슈미터 트리거를 더 포함하고, 상기 제3 슈미트 트리거는 상기 제1 데이터 라인을 수신하고 제3 출력을 생성한다. 일 실시예에서, 상기 프로세서는 상기 결과 출력에 따라 제1 펄스 신호를 생성하는 제1 로직을 더 포함한다. 일 실시예에서, 상기 프로세서는 상기 제3 출력에 따라 제2 펄스 신호를 생성하는 제2 로직을 더 포함한다. 일 실시예에서, 상기 클램프 유닛은 상기 제1 펄스 신호에 따라 상기 제1 데이터 라인으로부터의 전류를 싱킹하는 오버슈트 클램프를 포함한다. 일 실시예에서, 상기 클램프 유닛은: 상기 제1 펄스 신호에 따라 상기 제1 데이터 라인에 전류를 공급하는 제1 언더슈트 클램프 및 상기 제2 펄스 신호에 따라 상기 제2 데이터 라인에 전류를 공급하는 제2 언더슈트 클램프를 포함한다. 일 실시예에서, 상기 시스템은 디스플레이 유닛을 더 포함한다. 일 실시예에서, 상기 디스플레이 유닛은 터치 스크린이다.

다른 예에서, 장치가 제공되는데, 이 장치는: 제1 및 제2 데이터 라인들에서의 시그널링 상태의 진입을 검출하고, 상기 시그널링 상태의 종료를 검출하는 센서; 및 상기 시그널링 상태의 상기 검출된 진입 및 종료 동안에 상기 제1 또는 제2 데이터 라인들에서의 오버슈트 또는 언더슈트 전압을 클램프하는 클램프 유닛을 포함한다. 일 실시예에서, 상기 센서는: 상기 제1 데이터 라인을 수신하는 제1 슈미트 트리거 - 상기 제1 슈미트 트리거는 제1 출력을 생성함 -; 상기 제2 데이터 라인을 수신하는 제2 슈미트 트리거 - 상기 제2 슈미트 트리거는 제2 출력을 생성함 -; 및 상기 제1 출력과 상기 제2 출력을 비교하여 결과 출력을 생성하는 로직을 포함한다.

일 실시예에서, 상기 센서는: 상기 제1 및 제2 슈미트 트리거들과는 다른 제3 슈미터 트리거를 더 포함하고, 상기 제3 슈미트 트리거는 상기 제1 데이터 라인을 수신하고 제3 출력을 생성한다. 일 실시예에서, 상기 장치는 상기 결과 출력에 따라 제1 펄스 신호를 생성하는 제1 로직을 더 포함한다. 일 실시예에서, 상기 장치는 상기 제3 출력에 따라 제2 펄스 신호를 생성하는 제2 로직을 더 포함한다.

독자가 본 기술적 개시내용의 본질 및 요점을 확인하게 할 요약서가 제공된다. 이러한 요약서는 청구항들의 범위나 의미를 제한하는데 사용되지 않을 것이라는 이해와 함께 제출된다. 이에 의해 이하의 청구항들은 상세한 설명에 포함되고, 각각의 청구항은 개별 실시예로서 자체로 독립한다.

Claims (25)

1. 장치로서,
   제1 및 제2 데이터 라인들에서의 SE0(single-ended-zero) 상태의 진입(entrance)을 검출하고, 상기 SE0 상태의 종료(exit)를 검출하는 센서; 및
   상기 SE0 상태의 상기 검출된 진입 및 종료 동안에 상기 제1 또는 제2 데이터 라인들에서의 오버슈트 또는 언더슈트 전압을 클램프하는 클램프 유닛을 포함하는 장치.
2. 제1항에 있어서,
   상기 센서는:
   상기 제1 데이터 라인을 수신하는 제1 슈미트(Schmitt) 트리거 - 상기 제1 슈미트 트리거는 제1 출력을 생성함 -;
   상기 제2 데이터 라인을 수신하는 제2 슈미트 트리거 - 상기 제2 슈미트 트리거는 제2 출력을 생성함 -; 및
   상기 제1 출력과 상기 제2 출력을 비교하여 결과 출력을 생성하는 로직을 포함하는, 장치.
3. 제2항에 있어서,
   상기 센서는:
   상기 제1 및 제2 슈미트 트리거들과는 다른 제3 슈미터 트리거를 더 포함하고, 상기 제3 슈미트 트리거는 상기 제1 데이터 라인을 수신하고 제3 출력을 생성하는, 장치.
4. 제3항에 있어서,
   상기 결과 출력에 따라 제1 펄스 신호를 생성하는 제1 로직을 더 포함하는 장치.
5. 제3항에 있어서,
   상기 제3 출력에 따라 제2 펄스 신호를 생성하는 제2 로직을 더 포함하는 장치.
6. 제4항에 있어서,
   상기 클램프 유닛은 상기 제1 펄스 신호에 따라 상기 제1 데이터 라인으로부터의 전류를 싱킹(sink)하는 오버슈트 클램프를 포함하는, 장치.
7. 제5항에 있어서,
   상기 클램프 유닛은 상기 제1 펄스 신호에 따라 상기 제1 데이터 라인에 전류를 공급하는 제1 언더슈트 클램프를 포함하는, 장치.
8. 제5항에 있어서,
   상기 클램프 유닛은 상기 제2 펄스 신호에 따라 상기 제2 데이터 라인에 전류를 공급하는 제2 언더슈트 클램프를 포함하는, 장치.
9. 방법으로서,
   제1 또는 제2 데이터 라인들에서 시그널링 진입 상태가 검출되는지를 결정하는 단계; 및
   상기 제1 및 제2 데이터 라인들에서 상기 시그널링 진입 상태가 검출될 때 언더슈트 클램프를 인에이블하는 단계를 포함하고, 상기 언더슈트 클램프는 상기 제1 또는 제2 데이터 라인들에서의 언더슈트를 감소시키는 방법.
10. 제9항에 있어서,
    상기 제1 또는 제2 데이터 라인들에서 시그널링 종료 상태가 검출되는지를 결정하는 단계; 및
    상기 제1 또는 제2 데이터 라인들에서 상기 시그널링 종료 상태가 검출될 때 오버슈트 클램프를 인에이블하는 단계를 더 포함하는 방법.
11. 제10항에 있어서,
    미리 결정된 시간 후에 상기 언더슈트 및 오버슈트 클램프들을 디스에이블하는 단계를 더 포함하는 방법.
12. 제11항에 있어서,
    상기 언더슈트 클램프를 디스에이블하는 것은 상기 오버슈트 클램프를 디스에이블하는 것과 다른 시간에 발생하는 방법.
13. 시스템으로,
    메모리 유닛;
    상기 메모리 유닛에 결합된 프로세서를 포함하고,
    상기 프로세서는 제1 및 제2 데이터 라인들을 가진 범용 직렬 버스(USB) 인터페이스를 가지며, 상기 프로세서는:
    상기 제1 및 제2 데이터 라인들에서의 시그널링 상태의 진입을 검출하고, 상기 시그널링 상태의 종료를 검출하는 센서; 및
    상기 시그널링 상태의 상기 검출된 진입 및 종료 동안에 상기 제1 및 제2 데이터 라인들에서의 오버슈트 또는 언더슈트 조건을 클램프하는 클램프 유닛; 및
    상기 프로세서가 다른 디바이스와 통신하는 것을 가능하게 하는 무선 인터페이스를 포함하는, 시스템.
14. 제13항에 있어서,
    상기 센서는:
    상기 제1 데이터 라인을 수신하는 제1 슈미트 트리거 - 상기 제1 슈미트 트리거는 제1 출력을 생성함 -;
    상기 제2 데이터 라인을 수신하는 제2 슈미트 트리거 - 상기 제2 슈미트 트리거는 제2 출력을 생성함 -; 및
    상기 제1 출력과 상기 제2 출력을 비교하여 결과 출력을 생성하는 로직을 포함하는, 시스템.
15. 제14항에 있어서,
    상기 센서는:
    상기 제1 및 제2 슈미트 트리거들과는 다른 제3 슈미터 트리거를 더 포함하고, 상기 제3 슈미트 트리거는 상기 제1 데이터 라인을 수신하고 제3 출력을 생성하는, 시스템.
16. 제15항에 있어서,
    상기 결과 출력에 따라 제1 펄스 신호를 생성하는 제1 로직을 더 포함하는, 시스템.
17. 제16항에 있어서,
    상기 제3 출력에 따라 제2 펄스 신호를 생성하는 제2 로직을 더 포함하는, 시스템.
18. 제17항에 있어서,
    상기 클램프 유닛은 상기 제1 펄스 신호에 따라 상기 제1 데이터 라인으로부터의 전류를 싱킹하는 오버슈트 클램프를 포함하는, 시스템.
19. 제18항에 있어서,
    상기 클램프 유닛은:
    상기 제1 펄스 신호에 따라 상기 제1 데이터 라인에 전류를 공급하는 제1 언더슈트 클램프 및
    상기 제2 펄스 신호에 따라 상기 제2 데이터 라인에 전류를 공급하는 제2 언더슈트 클램프를 포함하는, 시스템.
20. 제13항에 있어서,
    디스플레이 유닛을 더 포함하는 시스템.
21. 장치로서,
    제1 및 제2 데이터 라인들에서의 시그널링 상태의 진입을 검출하고, 상기 시그널링 상태의 종료를 검출하는 센서; 및
    상기 시그널링 상태의 상기 검출된 진입 및 종료 동안에 상기 제1 또는 제2 데이터 라인들에서의 오버슈트 또는 언더슈트 전압을 클램프하는 클램프 유닛을 포함하는 장치.
22. 제21항에 있어서,
    상기 센서는:
    상기 제1 데이터 라인을 수신하는 제1 슈미트 트리거 - 상기 제1 슈미트 트리거는 제1 출력을 생성함 -;
    상기 제2 데이터 라인을 수신하는 제2 슈미트 트리거 - 상기 제2 슈미트 트리거는 제2 출력을 생성함 -; 및
    상기 제1 출력과 상기 제2 출력을 비교하여 결과 출력을 생성하는 로직을 포함하는, 장치.
23. 제22항에 있어서,
    상기 센서는:
    상기 제1 및 제2 슈미트 트리거들과는 다른 제3 슈미터 트리거를 더 포함하고, 상기 제3 슈미트 트리거는 상기 제1 데이터 라인을 수신하고 제3 출력을 생성하는, 장치.
24. 제23항에 있어서,
    상기 결과 출력에 따라 제1 펄스 신호를 생성하는 제1 로직을 더 포함하는 장치.
25. 제23항에 있어서,
    상기 제3 출력에 따라 제2 펄스 신호를 생성하는 제2 로직을 더 포함하는 장치.

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