KR20160060333A

KR20160060333A - Display Device

Info

Publication number: KR20160060333A
Application number: KR1020140162454A
Authority: KR
Inventors: 양정열
Original assignee: 엘지디스플레이 주식회사
Priority date: 2014-11-20
Filing date: 2014-11-20
Publication date: 2016-05-30
Also published as: KR102168822B1

Abstract

The present invention relates to a display device of a GIP driving type using a clock signal including a dummy clock pulse (DMY CLK) synchronized with a start signal pulse (VST) for stabilizing a gate output signal. The display device generates and provides a DMY CLK so that a polling timing of the DMY CLK is the same as or earlier than a polling timing of a start signal, thereby preventing lowering of image quality due to a mismatch of the polling timings of the VST and the DMY CLK.

Description

[0001]

본 발명은 표시장치에 관한 것, 더 구체적으로는 게이트-인-패널(Gate-In-Panel; GIP) 구조를 가지는 표시장치로서, GIP 스타트부의 안정적인 구동이 가능한 표시장치에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display device, more specifically, a display device having a gate-in-panel (GIP) structure, and a display device capable of stably driving the GIP start part.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광표시장치(OLED: Organic Light Emitting Diode Display Device)와 같은 여러 가지 표시장치가 활용되고 있다.2. Description of the Related Art [0002] As an information-oriented society develops, there have been various demands for a display device for displaying images. Recently, a liquid crystal display (LCD), a plasma display panel (PDP) Various display devices such as an OLED (Organic Light Emitting Diode Display Device) are being utilized.

이 중, 액정표시장치(LCD)는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다. 이를 위하여, 액정표시장치는 액정셀들이 매트릭스 형태로 배열된 액정표시패널과, 이 액정표시패널을 구동하기 위한 구동회로를 구비한다.Among them, a liquid crystal display (LCD) displays an image by adjusting the light transmittance of liquid crystal using an electric field. To this end, a liquid crystal display device includes a liquid crystal display panel in which liquid crystal cells are arranged in a matrix form, and a driving circuit for driving the liquid crystal display panel.

액정표시패널의 화소 어레이에는 다수의 게이트라인(GL)과 데이터라인(DL)이 교차되고 그 게이트라인(GL)과 데이터라인(GL)의 교차부에 액정셀(Clc)을 구동하기 위한 박막트랜지스터(Thin Film Transistor; 이하, "TFT"라 한다)가 형성된다. 또한, 액정표시패널에는 액정셀(Clc)의 전압을 유지하기 위한 스토리지 커패시터(Cst)가 형성된다. 액정셀(Clc)은 화소전극, 공통전극 및 액정층을 포함한다. 화소전극에 인가되는 데이터전압과, 공통전극에 인가되는 공통전압(Vcom)에 의해 액정셀(Clc)들의 액정층에는 전계가 걸린다. 이 전계에 의해 액정층을 투과하는 광량이 조절됨으로써 화상이 구현된다.The pixel array of the liquid crystal display panel includes a plurality of gate lines GL and data lines DL intersecting each other and a thin film transistor for driving the liquid crystal cells Clc at intersections of the gate lines GL and the data lines GL. (Hereinafter referred to as "TFT") is formed. A storage capacitor Cst for holding the voltage of the liquid crystal cell Clc is formed in the liquid crystal display panel. The liquid crystal cell Clc includes a pixel electrode, a common electrode, and a liquid crystal layer. An electric field is applied to the liquid crystal layer of the liquid crystal cells Clc by the data voltage applied to the pixel electrode and the common voltage Vcom applied to the common electrode. And the amount of light passing through the liquid crystal layer is controlled by this electric field, thereby realizing an image.

구동회로는 게이트라인들에 게이트 출력신호를 순차적으로 공급하기 위한 게이트 구동회로와, 데이터라인들에 비디오신호(즉, 데이터전압)를 공급하기 위한 데이터 구동회로를 포함한다. 데이터 구동회로는 데이터라인들을 구동시켜 액정셀(Clc)들에 데이터전압을 공급한다. 게이트 구동회로는 게이트라인들을 순차적으로 구동시켜 데이터전압이 공급될 표시패널의 액정셀(Clc)들을 1 수평라인 씩 선택한다.The driving circuit includes a gate driving circuit for sequentially supplying a gate output signal to the gate lines, and a data driving circuit for supplying a video signal (i.e., a data voltage) to the data lines. The data driving circuit drives the data lines to supply the data voltages to the liquid crystal cells Clc. The gate driving circuit sequentially drives the gate lines to select the liquid crystal cells Clc of the display panel to which the data voltage is to be supplied, one horizontal line at a time.

게이트 구동회로는 게이트신호들을 순차적으로 발생하기 위해, 다수의 스테이지들로 구성된 게이트 쉬프트 레지스터를 포함한다. 쉬프트 레지스터의 각 스테이지는 충방전을 교번으로 진행함으로써 게이트 클럭신호(CLK)와 저전위 전압(Vss) 레벨로 이루어진 게이트 출력신호(Vout)를 출력한다. 스테이지들의 출력단들 각각은 게이트라인들에 일 대 일로 연결된다. 스테이지들로부터 제1 레벨의 게이트신호는 한 프레임에 한 번씩 순차적으로 발생되어 해당 게이트라인에 공급된다.The gate drive circuit includes a gate shift register composed of a plurality of stages for sequentially generating gate signals. Each stage of the shift register outputs a gate output signal Vout composed of a gate clock signal CLK and a low potential voltage (Vss) level by alternately charging and discharging. Each of the output stages of the stages is connected one to one to the gate lines. The gate signals of the first level from the stages are sequentially generated one frame at a time and supplied to the corresponding gate lines.

한편, 이러한 게이트 구동회로가 어레이 기판상에 직접 형성되는 구조를 게이트-인-패널(GIP) 구조라 표현하며, 이러한 GIP 구조에서는 각 게이트 라인에 게이트 출력신호(Vout)을 제공하기 위한 회로블록인 다수의 GIP 블록이 패널에 직접 형성되어 있다.On the other hand, a structure in which such a gate driving circuit is directly formed on an array substrate is expressed as a gate-in-panel (GIP) structure. In this GIP structure, a plurality of circuit blocks for providing a gate output signal The GIP block of FIG.

한편, 이러한 게이트 구동 회로의 각 GIP 블록에는 다수의 클럭(CLK) 신호와 함께 1 이상의 시작 신호(Start Signal; VST)가 인가될 수 있으며, 클럭신호 중 하나에는 최초 게이트 출력신호(Vout1)를 안정적으로 유지하기 위한 더미 클럭 펄스(DMY CLK)가 포함될 수 있고, 이러한 더미 클럭 펄스는 통상 시작신호 펄스와 동일한 펄스로 형성된다.On the other hand, one or more start signals (VST) may be applied to each GIP block of the gate driving circuit together with a plurality of clock signals (CLK), and one of the clock signals may have a stable A dummy clock pulse (DMY CLK) for holding the dummy clock pulse is usually formed with the same pulse as the start signal pulse.

그런데, 시작신호를 인가하기 위한 시작신호배선은 간섭없이 바로 게이트 구동회로로 입력되므로 기생용량 또는 커패시턴스가 없는 반면, 클럭신호를 인가하는 클럭신호배선은 GIP 블록으로의 진입 배선 등 다수의 중첩되는 금속 배선 성분이 중간에 형성되어 일정 크기의 기생 용량 또는 커패시턴스가 발생하게 된다.However, since the start signal wiring for applying the start signal is directly input to the gate drive circuit without interference, there is no parasitic capacitance or capacitance. On the other hand, the clock signal wiring for applying the clock signal has a large number of overlapping metal A wiring component is formed in the middle and parasitic capacitance or capacitance of a certain size is generated.

이러한 시작신호배선 및 클럭신호배선의 커패시턴스 성분의 차이로 인하여, 클럭신호에 형성되는 더미 클럭 펄스(DMY CLK)의 폴링 타이밍(Falling Timing)과 시작신호 펄스(VST)의 폴링 타이밍이 일치하지 않게 되고, 그로 인하여 구동 트랜지스터에서의 전하 누설이 발생할 수 있게 되며, 결과적으로 화질 불량을 야기할 수 있다.
Due to the difference in the capacitance components of the start signal wiring and the clock signal wiring, the falling timing of the dummy clock pulse DMY CLK formed in the clock signal and the polling timing of the start signal pulse VST do not coincide with each other , Thereby causing charge leakage in the driving transistor to occur, which may result in poor image quality.

이러한 배경에서, 본 발명의 목적은, 화질이 우수한 표시장치를 제공하는 것이다.In view of the foregoing, an object of the present invention is to provide a display device having excellent image quality.

본 발명의 다른 목적은 시작신호 펄스(VST)와 더미 클럭 펄스(DMY CLK)의 폴링 타이밍의 불일치로 인한 화질 저하를 방지할 수 있는 표시장치를 제공하는 것이다.It is another object of the present invention to provide a display device capable of preventing picture quality deterioration due to inconsistency of a polling timing of a start signal pulse (VST) and a dummy clock pulse (DMY CLK).

본 발명의 다른 목적은 시작신호 펄스(VST)의 폴링 시작 시점이 더미 클럭 펄스(DMY CLK)의 폴링 시작 시점보다 더 늦은 시작신호 펄스를 제공함으로써, 시작신호 펄스(VST)와 더미 클럭 펄스(DMY CLK)의 폴링 타이밍의 불일치로 인한 화질 저하를 방지할 수 있는 표시장치를 제공하는 것이다.Another object of the present invention is to provide a start signal pulse VST and a dummy clock pulse DMY by providing a start signal pulse whose polling start time of the start signal pulse VST is later than the polling start time of the dummy clock pulse DMY CLK, CLK according to the first embodiment of the present invention.

본 발명의 다른 목적은 타이밍 컨트롤러에서 어레이 기판상으로 입력되는 시작신호배선의 진입영역 중 일부에 시작신호 커패시터(Cvst)를 배치함으로써, 시작신호 펄스(VST)의 폴링 타이밍을 더미 클럭 펄스(DMY CLK)의 폴링 타이밍과 최대한 일치시킴으로써, 시작신호 펄스(VST)와 더미 클럭 펄스(DMY CLK)의 폴링 타이밍의 불일치로 인한 화질 저하를 방지할 수 있는 표시장치를 제공하는 것이다.
Another object of the present invention is to arrange a start signal capacitor (Cvst) in a part of an entry region of a start signal line input to an array substrate from a timing controller so that a polling timing of a start signal pulse (VST) The present invention provides a display device capable of preventing image quality deterioration due to mismatching of the polling timing of the start signal pulse VST and the dummy clock pulse DMY CLK by maximally matching the polling timing of the start signal pulse VST and the dummy clock pulse DMY CLK.

전술한 목적을 달성하기 위하여, 게이트 라인, 데이터 라인의 교차영역으로 정의되는 다수의 화소를 포함하는 표시영역과, 상기 게이트 라인 각각에 게이트 출력신호를 제공하기 위한 게이트 구동부가 배치되는 비표시 영역이 있는 표시패널과 상기 게이트 구동부에 인가되는 시작신호, 클럭신호를 생성하여 출력하기 위한 타이밍 컨트롤러와, 데이터 라인의 구동신호를 생성하여 각 데이터 라인에 제공하는 데이터 구동부를 포함하는 구동회로 기판을 포함하며, 상기 클럭신호 중 제1클럭신호는 시작신호 펄스와 동기화되는 더미 클럭 펄스를 포함하며, 상기 타이밍 컨트롤러로부터 연장된 상기 표시패널의 시작신호 배선과 연결되는 상기 게이트 구동부에 시작신호 커패시턴스 성분을 가지는 시작신호 커패시터 소자를 배치하는 것을 특징으로 하는 표시장치를 제공한다.In order to achieve the above object, there is provided a display device including a display region including a plurality of pixels defined as intersecting regions of a gate line and a data line, and a non-display region in which a gate driver for providing a gate output signal is disposed in each of the gate lines, A timing controller for generating and outputting a start signal and a clock signal to be applied to the display panel and the gate driver, and a data driver for generating a drive signal of the data line and providing the drive signal to each data line, And a start signal having a start signal capacitance component to the gate driver connected to the start signal line of the display panel extending from the timing controller, wherein the first clock signal of the clock signal includes a dummy clock pulse synchronized with a start signal pulse, And a signal capacitor element It provides market value.

상기 시작신호 커패시터 소자에 의하여, 상기 시작신호 펄스의 폴링 타이밍이 상기 더미 클럭 펄스의 폴링 타이밍과 동일하거나 더 늦게 되는 것을 특징으로 한다.The polling timing of the start signal pulse is equal to or slower than the polling timing of the dummy clock pulse by the start signal capacitor element.

상기 시작신호 커패시턴스 성분은 상기 표시패널에 배치된 상기 제1클럭신호을 제공하는 클럭배선에 발생되는 커패시턴스 성분과 비례하는 것을 특징으로 한다.And the start signal capacitance component is proportional to a capacitance component generated in a clock wiring providing the first clock signal disposed on the display panel.

상기 시작신호 커패시터 소자에 의하여, 상기 시작신호 펄스의 폴링 시작시점은 상기 더미 클럭 펄스의 폴링 시작 시점과 동일하되, 상기 시작 신호 펄스의 폴링 지연량이 상기 더미 클럭 펄스의 폴링 지연량과 동일하거나 더 큰 것을 특징으로 한다.Wherein the starting signal capacitor element has a polling start time point equal to a polling start time point of the dummy clock pulse and a polling delay amount of the start signal pulse equal to or greater than a polling delay amount of the dummy clock pulse, .

상기 게이트 구동부는 표시영역 좌우에 배치되는 기수 게이트 구동부 및 우수 게이트 구동부를 포함하며, 상기 제1클럭신호는 기수 게이트 구동부측에 입력되는 제3 시작신호의 시작신호 펄스 또는 우수 게이트 구동부측에 입력되는 제4 시작신호의 시작신호 펄스와 동기화되는 더미 클럭신호를 포함하는 제7클럭신호 또는 제8클럭신호인 것을 특징으로 한다.The first clock signal may be a start signal pulse of the third start signal input to the odd gate driver, or a start signal pulse of the third start signal may be input to the odd gate driver. And a seventh clock signal or a eighth clock signal including a dummy clock signal synchronized with a start signal pulse of the fourth start signal.

상기 더미 클럭 펄스는 최초의 게이트 라인에 입력되는 게이트 출력신호의 안정화를 위하여 사용되는 것을 특징으로 한다.And the dummy clock pulse is used for stabilizing the gate output signal input to the first gate line.

또한, 게이트 라인, 데이터 라인의 교차영역으로 정의되는 다수의 화소를 포함하는 표시영역과, 상기 게이트 라인 각각에 게이트 출력신호를 제공하기 위한 게이트 구동부가 배치되는 비표시 영역이 있는 표시패널과 상기 데이터 라인의 구동신호를 생성하여 각 데이터 라인에 제공하되, 상기 게이트 구동부에 인가될 시작신호 및 클럭신호를 생성하는 타이밍 모듈을 포함하는 데이터 구동부와 상기 클럭신호 중 제1클럭신호는 시작신호 펄스와 동기화되는 더미 클럭 펄스를 포함하며, 상기 데이터 구동부는 상기 타이밍 모듈을 제어함으로써, 상기 더미 클럭 펄스의 폴링 시작 시점이 상기 시작신호 펄스의 폴링 시작 시점보다 빠르도록 상기 더미 클럭 펄스를 생성하여 출력하는 것을 특징으로 하는 표시장치를 제공한다.A display panel including a display region including a plurality of pixels defined as intersecting regions of a gate line and a data line and a non-display region in which a gate driver for providing a gate output signal is disposed in each of the gate lines, And a timing module for generating a start signal and a clock signal to be applied to the gate driver by generating a drive signal of the line and supplying the generated drive signal to each data line, And the data driver generates and outputs the dummy clock pulse so that the start point of polling of the dummy clock pulse is faster than the start point of polling of the start signal pulse by controlling the timing module, Is provided.

상기 시작신호 펄스의 폴링 시작 시점과 더미 클럭 펄스 폴링 시작 시점의 차이인 폴링 시작시점 편차량은 상기 더미 클럭 펄스의 폴링 지연량과 동일하거나 그보다 더 큰 것을 특징으로 한다.The polling start time difference, which is the difference between the polling start time of the start signal pulse and the dummy clock pulse polling start time, is equal to or larger than the polling delay amount of the dummy clock pulse.

상기 게이트 구동부는 표시영역 좌우에 배치되는 기수 게이트 구동부 및 우수 게이트 구동부를 포함하며, 상기 제1클럭신호는 기수 게이트 구동부측에 입력되는 제3 시작신호의 시작신호 펄스 또는 우수 게이트 구동부측에 입력되는 제4 시작신호의 시작신호 펄스와 동기화되는 더미 클럭신호를 포함하는 제7 클럭신호 또는 제8클럭신호인 것을 특징으로 한다.
The first clock signal may be a start signal pulse of the third start signal input to the odd gate driver, or a start signal pulse of the third start signal may be input to the odd gate driver. And a seventh clock signal or a eighth clock signal including a dummy clock signal synchronized with a start signal pulse of the fourth start signal.

본 발명에 의하면, GIP 구조의 표시장치에서 시작신호 펄스(VST)와 더미 클럭 펄스(DMY CLK)의 폴링 타이밍의 불일치로 인한 화질 저하를 방지할 수 있는 효과가 있다.According to the present invention, it is possible to prevent image quality deterioration due to mismatching of the polling timing of the start signal pulse (VST) and the dummy clock pulse (DMY CLK) in the display device of the GIP structure.

더 구체적으로는, 게이트 출력신호(Vout)을 안정시키기 위하여 게이트 클럭에 시작신호 펄스(VST)와 동기화되는 더미 클럭 펄스(DMY CLK)이 제공되는데, 클럭 신호 배선에서 발생하는 커패시턴스 때문에 더미 클럭 펄스의 폴링 타이밍이 시작신호 펄스의 폴링 타이밍보다 지연(Delay)되는 현상이 발생하고, 이로 인하여 박막트랜지스터 중 하나(T3C)에서의 전하 누설이 일어난다.More specifically, a dummy clock pulse (DMY CLK) synchronized with the start signal pulse (VST) is provided to the gate clock to stabilize the gate output signal (Vout), because of the capacitance occurring in the clock signal wiring A phenomenon occurs in which the polling timing is delayed more than the polling timing of the start signal pulse, thereby causing charge leakage in one of the thin film transistors T3C.

이로 인하여, 화질의 저하가 발생할 수 있는 바, 본 발명에 의하면 시작신호 펄스의 폴링 타이밍이 더미 클럭 펄스의 폴링 타이밍보다 동일하거나 더 늦은 시작신호 펄스를 생성함으로써, 이러한 시작신호 펄스와 더미 클럭 펄스의 폴링 타이밍 차이에서 발생하는 화질 불량 문제를 해결할 수 있게 된다.
According to the present invention, by generating the start signal pulse whose polling timing of the start signal pulse is equal to or later than the polling timing of the dummy clock pulse, the start signal pulse and the dummy clock pulse It is possible to solve the image quality problem caused by the polling timing difference.

도 1 및 도 2는 본 발명이 적용될 수 있는 전체 구동 형태의 액정표시장치를 나타내며, 도 1은 전체 표시장치의 기능별 블록도를, 도 2는 패널 양측에 게이트 구동회로가 형성되는 구조를 도시한다.
도 3은 본 발명의 일 실시예에 의한 게이트 구동회로 주위의 신호 배선 배치를 도시한다.
도 4는 도 3과 같은 표시장치의 신호 타이밍도이다.
도 5는 클럭배선 커패시턴스에 의한 더미 클럭펄스의 지연 현상 및 그에 의한 전하 누설 현상을 도시한다.
도 6은 본 발명의 제1실시예에 의한 표시장치를 도시한다.
도 7은 본 발명의 제2실시예에 의한 표시장치를 도시하는 것으로서, 도 7의 (a)는 표시장치의 확대 평면도, 도 7의 (b)는 신호 타이밍을 도시한다.
도 8은 본 발명의 제3실시예에 의한 표시장치를 도시하는 것으로서, 도 8의 (a)는 표시장치의 확대 평면도, 도 8의 (b)는 신호 타이밍을 도시한다.
도 9는 본 발명의 제4실시예에 의한 표시장치를 도시하는 것으로서, 도 8의 (a)는 표시장치의 확대 평면도, 도 8의 (b)는 신호 타이밍을 도시한다.
도 10은 본 발명의 제5실시예에 의한 표시장치를 도시하는 것으로서, 도 10의 (a)는 표시장치의 확대 평면도, 도 10의 (b)는 신호 타이밍을 도시한다.
도11은 도 7 내지 도 10의 제2 내지 제5실시예에 의한 효과를 설명하기 위한 도면이다.1 and 2 show a liquid crystal display device of the entire driving type to which the present invention can be applied, FIG. 1 shows a block diagram of functions of the entire display device, and FIG. 2 shows a structure in which gate drive circuits are formed on both sides of a panel .
3 shows a signal wiring arrangement around a gate driving circuit according to an embodiment of the present invention.
4 is a signal timing diagram of the display device as shown in FIG.
5 shows a delay phenomenon of a dummy clock pulse by a clock wiring capacitance and thereby a charge leakage phenomenon.
6 shows a display device according to the first embodiment of the present invention.
Fig. 7 shows a display device according to a second embodiment of the present invention. Fig. 7 (a) is an enlarged plan view of the display device, and Fig. 7 (b) shows signal timing.
Fig. 8 shows a display device according to a third embodiment of the present invention. Fig. 8 (a) is an enlarged plan view of the display device, and Fig. 8 (b) shows signal timing.
Fig. 9 shows a display device according to a fourth embodiment of the present invention. Fig. 8 (a) is an enlarged plan view of the display device, and Fig. 8 (b) shows signal timing.
Fig. 10 shows a display device according to a fifth embodiment of the present invention. Fig. 10 (a) is an enlarged plan view of the display device, and Fig. 10 (b) shows signal timing.
FIG. 11 is a view for explaining effects according to the second to fifth embodiments of FIGS. 7 to 10. FIG.

이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.Hereinafter, some embodiments of the present invention will be described in detail with reference to exemplary drawings. In the drawings, like reference numerals are used to denote like elements throughout the drawings, even if they are shown on different drawings. In the following description of the present invention, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.In describing the components of the present invention, terms such as first, second, A, B, (a), and (b) may be used. These terms are intended to distinguish the components from other components, and the terms do not limit the nature, order, order, or number of the components. When a component is described as being "connected", "coupled", or "connected" to another component, the component may be directly connected or connected to the other component, Quot; intervening "or that each component may be" connected, "" coupled, "or " connected" through other components.

도 1 및 도 2는 본 발명이 적용될 수 있는 전체 구동 형태의 액정표시장치를 나타내며, 도 1은 전체 표시장치의 기능별 블록도를, 도 2는 패널 양측에 게이트 구동회로가 형성되는 구조를 도시한다.1 and 2 show a liquid crystal display device of the entire driving type to which the present invention can be applied, FIG. 1 shows a block diagram of functions of the entire display device, and FIG. 2 shows a structure in which gate drive circuits are formed on both sides of a panel .

도 1을 참조하면, 통상적인 액정표시장치는 다수의 화소(P)가 형성된 표시영역(16; Active Area; AA)을 포함하는 표시패널(10)과, 표시패널의 각 화소의 표시를 제어하기 위한 구동회로 등을 포함하는 인쇄회로기판(PCB)인 시스템보드(20)를 포함할 수 있다.1, a typical liquid crystal display device includes a display panel 10 including a display area 16 (Active Area; AA) in which a plurality of pixels P are formed, And a system board 20 that is a printed circuit board (PCB) including a driving circuit for driving the display device.

표시패널(10)은 통상 다수의 게이트 라인, 데이트 라인, 다수의 박막트랜지스터 등이 형성된 하부 기판으로서의 어레이 기판과, 칼라 필터와 블랙 매트릭스(BM) 등이 형성된 상부 기판으로서의 컬러필터 기판과, 그 사이에 주입되는 액정층 등으로 구성된다.The display panel 10 typically includes an array substrate as a lower substrate on which a plurality of gate lines, a date line, and a plurality of thin film transistors are formed, a color filter substrate as a top substrate on which a color filter and a black matrix (BM) And the like.

표시패널(10)에는 게이트 라인(GL) 및 데이터 라인(DL)의 교차 영역으로 정의되는 화소(Pixel)가 다수 형성되어 있다. 즉, 하부 어레이 기판에는 데이터 라인들(D1~Dm)과 게이트 라인들(G1~Gn)이 교차되고, 이들의 교차 구조에 의해 m × n(m,n은 양의정수) 개의 액정셀(Clc)을로 이루어지는 화소들이 매트릭스 형태로 형성되며, k(k는 양의 정수)개의 더미 라인들(미도시)이 더 형성될 수 있다. The display panel 10 is formed with a number of pixels defined as intersecting regions of the gate line GL and the data line DL. That is, the data lines D1 to Dm and the gate lines G1 to Gn are intersected with each other on the lower array substrate, and m × n (m, n is a positive integer) liquid crystal cells Clc ) May be formed in a matrix, and k (k is a positive integer) number of dummy lines (not shown) may be further formed.

액정셀(Clc)들 각각은 TFT, TFT에 접속된 화소전극(1), 및 스토리지 커패시터(Cst) 등을 포함한다. 액정셀(Clc)은 TFT를 통해 데이터전압을 충전하는 화소전극(1)과 공통전압(Vcom)이 인가되는 공통전극(2)의 전압차에 의해 구동되어 입사되는 빛의 투과량을 조정하여 화상 데이터(DATA_RGB)에 대응되는 표시화상을 구현한다. Each of the liquid crystal cells Clc includes a TFT, a pixel electrode 1 connected to the TFT, and a storage capacitor Cst. The liquid crystal cell Clc is driven by the voltage difference between the pixel electrode 1 for charging the data voltage through the TFT and the common electrode 2 to which the common voltage Vcom is applied and adjusts the amount of light incident thereon, (DATA_RGB).

한편, 표시패널(10)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 및 공통전극이 형성된다. 공통전극(2)은 TN 모드와 VA 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS 모드와 FFS 모드와 같은 수평전계 구동방식에서 화소전극(1)과 함께 하부 유리기판 상에 형성될 수 있다. On the other hand, on the upper glass substrate of the display panel 10, a black matrix, a color filter, and a common electrode are formed. The common electrode 2 is formed on the upper glass substrate in the vertical field driving mode such as the TN mode and the VA mode and is formed on the lower glass substrate together with the pixel electrode 1 in the horizontal electric field driving method such as the IPS mode and the FFS mode .

한편, 게이트 라인으로 게이트 출력신호(Vout)를 제공하기 위한 게이트 구동회로(13)는 게이트 인 패널(Gate-In-Panel; 이하 'GIP'라 함) 방식에 따른 TFT 어레이 공정을 통해 표시패널의 하부 기판 상에 직접 형성될 수 있다.Meanwhile, the gate drive circuit 13 for providing the gate output signal Vout to the gate line is connected to the display panel through a TFT array process according to a gate-in-panel (GIP) And may be formed directly on the lower substrate.

즉, 게이트 구동회로(13)는 표시패널(10)의 표시영역(16; AA) 바깥에 있는 비 표시영역(NAA)에 형성되며, 패널의 좌우(또는 상하) 양측에 대칭적으로 형성되는 구조일수 있으나 그에 한정되는 것은 아니다.That is, the gate drive circuit 13 is formed in the non-display area NAA outside the display area 16 (AA) of the display panel 10 and has a structure symmetrically formed on both sides of the panel But is not limited thereto.

한편, 게이트 구동회로(13)에는 다수의 GIP 블록 또는 GIP 회로블록이 포함될 수 있으며, 각 GIP 블록은 각 게이트 라인에 연결되어 대응되는 게이트 라인으로 게이트 출력신호(Vouti)를 생성하여 제공하며, 본 명세서에서는 편의상 i번째 게이트 라인에 연결된 GIP 블록을 "GIP 블록 #i"로 표시한다.A plurality of GIP blocks or GIP circuit blocks may be included in the gate driving circuit 13. Each GIP block is connected to each gate line to generate and provide a gate output signal Vouti to a corresponding gate line, For convenience, the GIP block connected to the i-th gate line is denoted by "GIP block #i ".

도 1에서는 표시패널의 일측(좌측)에만 게이트 구동회로(13)가 형성되어 n개의 게이트 라인으로 게이트 출력신호를 제공하는 예를 도시하고 있으며, 도 2에는 표시 패널의 양측에 게이트 구동회로가 형성되는 예를 도시한다.In FIG. 1, a gate drive circuit 13 is formed on one side (left side) of the display panel to provide gate output signals to n gate lines. In FIG. 2, gate drive circuits are formed on both sides of the display panel &Lt; / RTI >

이 중에서, 표시패널 양측에 게이트 구동회로가 형성되는 도 2의 실시예에 대하여 더 상세하게 설명하면 다음과 같다. Among them, the embodiment of FIG. 2 in which gate drive circuits are formed on both sides of the display panel will be described in more detail as follows.

즉, 도 2와 같이, 게이트 구동회로(13)는 기수 게이트라인들 (G1,G3,...,Gn-3,Gn-1)에 게이트신호를 순차적으로 공급하기 위한 제1 게이트 구동부(13A)와, 우수 게이트라인들(G2,G4,...,Gn-2,Gn)에 게이트신호를 순차적으로 공급하기 위한 제2 게이트 구동부(13B)를 포함할 수 있으며, 각 게이트 구동부는 각 게이트 라인별로 GIP 블록을 포함할 수 있다.2, the gate driving circuit 13 includes a first gate driver 13A for sequentially supplying gate signals to the odd gate lines G1, G3, ..., Gn-3, and Gn-1, And a second gate driver 13B for sequentially supplying gate signals to the even gate lines G2, G4, ..., Gn-2, Gn, It is possible to include GIP blocks on a line by line basis.

제1 게이트 구동부(13A)는 타이밍 컨트롤러(11)로부터 입력되는 기수 시작신호들(VST1,VST3)과 기수 클럭들(CLK1,CLK3,CLK5,CLK7)에 응답하여 동작한다. 기수 클럭들(CLK1,CLK3,CLK5,CLK7)은 액정셀의 TFT 구동에 적합하도록 레벨 쉬프터(미도시)를 통해 레벨이 쉬프팅 된 후 제1 게이트 구동부(13A)에 입력될 수 있다. The first gate driver 13A operates in response to the odd start signals VST1 and VST3 input from the timing controller 11 and the odd clocks CLK1, CLK3, CLK5, and CLK7. The nadir clocks CLK1, CLK3, CLK5, and CLK7 may be input to the first gate driver 13A after the level is shifted through a level shifter (not shown) so as to be suitable for TFT driving of the liquid crystal cell.

제2 게이트 구동부(13B)는 타이밍 컨트롤러(11)로부터 입력되는 우수 시작신호(VST2,VST4)와 우수 클럭들(CLK2,CLK4,CLK6,CLK8)에 응답하여 동작한다. 우수 클럭들(CLK2,CLK4,CLK6,CLK8)은 액정셀의 TFT 구동에 적합하도록 레벨 쉬프터(미도시)를 통해 레벨이 쉬프팅 된 후 제2 게이트 구동부(13B)에 입력될 수 있다.The second gate driver 13B operates in response to the even start signals VST2 and VST4 and the fine clocks CLK2, CLK4, CLK6 and CLK8 input from the timing controller 11. [ The excellent clocks CLK2, CLK4, CLK6, and CLK8 may be input to the second gate driver 13B after the level is shifted through a level shifter (not shown) to be suitable for TFT driving of the liquid crystal cell.

또한, 전술한 예에서는 일측의 게이트 구동부 각각이 2개씩의 시작신호를 사용하는 것으로 설명하였으나, 경우에 따라서 1개씩의 시작신호만이 사용될 수도 있다.In the above example, each of the gate drivers of one side uses two start signals, but only one start signal may be used in some cases.

본 명세서에서는 시작신호(Start Pulse)를 VST로 표시하기로 한다.In this specification, the start signal (Start Pulse) is represented by VST.

즉, 기수측 구동을 기준으로, 1, 3번째 GIP 블록에 각각 VST1, VST3가 입력되는 방식(5, 7 번째 GIP 블록은 각각 1, 3번째 GIP 블록의 출력을 시작신호로 사용함)으로 설명하였으나, 첫번째 GIP 블록(GIP 블록 #1)에만 VST1이 입력되는 방식(3 번째 이하의 GIP 블록은 전전 GIP 블록의 출력을 스타트 신호로서 사용)도 가능하다.That is, the method of inputting VST1 and VST3 to the first and third GIP blocks (the fifth and seventh GIP blocks use the output of the first and third GIP blocks respectively as start signals) based on the radial driving is described , And VST1 is input only to the first GIP block (GIP block # 1) (the third or lower GIP block uses the output of the previous GIP block as the start signal).

또한, 도 1과 같이 표시패널의 일측에만 게이트 구동회로가 형성되는 경우에는, 게이트 구동회로(13)는 GIP 블록 #1에서 GIP 블록 #N까지의 GIP 블록들이 배치되고, 하나의 시작신호인 VST가 최초 GIP 블록(GIP 블록 #1)으로 입력될 수 있다. 이러한 실시예에서, 총 8개 상을 가지는 CLK1 내지 CLK8이 사용될 수 있으며, 이러한 CLK1 내지 CLK8이 순차적으로 GIP 블록들에 입력될 수 있다.1, when the gate driving circuit is formed on only one side of the display panel, the GIP blocks # 1 to #N are arranged in the gate driving circuit 13, and one start signal VST May be input to the first GIP block (GIP block # 1). In this embodiment, CLK1 to CLK8 having a total of eight phases can be used, and these CLK1 to CLK8 can be sequentially input to the GIP blocks.

한편, 시스템보드(20)는 연성회로기판(Flexible PCB; FPCB; 17) 또는 테이프 캐리어 패키지(Tape Carrier Package; TCP)를 통해 표시패널(10)와 연결될 수 있으며, 이러한 시스템 보드(20)는 타이밍 컨트롤러(11), 데이트 구동회로(12) 등을 포함하는 인쇄회로기판(PCB)의 형태로 구현될 수 있다.The system board 20 may be connected to the display panel 10 through a flexible printed circuit board (FPCB) 17 or a tape carrier package (TCP) A printed circuit board (PCB) including a controller 11, a data driving circuit 12, and the like.

타이밍 컨트롤러(11)는 T-Con이라고 표현될 수 있으며, 외부에서 입력되는 타이밍 신호(Vsync, Hsync, DE, DCLK)를 이용하여 데이터 구동회로(12)의 동작 타이밍을 제어하기 위한 데이터 제어신호(SDC)와, 게이트 구동회로(13)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GDC)를 발생하여 각 구동회로로 제공하는 기능을 가진다.The timing controller 11 may be referred to as T-Con. The timing controller 11 generates a data control signal for controlling the operation timing of the data driving circuit 12 using external timing signals Vsync, Hsync, DE, and DCLK And a gate control signal GDC for controlling the operation timings of the gate drive circuit 13 and providing them to the respective drive circuits.

타이밍 컨트롤러(11)가 데이터 구동회로(12)로 공급하는 데이터 제어신호(SDC)는 소스 시작신호(Source, Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블신호(Source Output Enable, SOE), 극성제어신호(POL) 등을 포함할 수 있다. The data control signal SDC supplied from the timing controller 11 to the data driving circuit 12 includes a source start signal (Source, Start Pulse, SSP), a source sampling clock (SSC) (SOE), a polarity control signal (POL), and the like.

타이밍 컨트롤러(11)가 게이트 구동회로(13)로 공급하는 게이트 제어신호(GDC)는 적어도 하나 이상의 시작신호(VST)와 적어도 둘 이상의 클럭 신호들을 포함한다. The gate control signal GDC supplied from the timing controller 11 to the gate driving circuit 13 includes at least one start signal VST and at least two clock signals.

통상적으로 액티브 채널인 반도체층의 재료로 비정질 실리콘을 사용하는 TFT의 액정표시장치의 경우, 클럭신호(CLK)가 4 수평주기(H)의 ON 구간폭을 가지는 펄스로서, 8개의 클럭신호들(CLK1 ~ CLK8) 사용한다. In the case of a TFT liquid crystal display device using amorphous silicon as a material of a semiconductor layer, which is typically an active channel, the clock signal CLK is a pulse having an ON period width of four horizontal periods (H) and eight clock signals CLK1 to CLK8).

여기서 "H"로 표현되는 수평주기 또는 수평구간 주기는 프레임주파수와 게이트라인 개수를 곱한 값의 역수로 정의될 수 있다. 예를 들어, 만일 표시패널이 1920*1080의 해상도를 가지는 경우, 수평구간(H) 주기는 1/(60Hz*1080)인 15.4μs가 된다. Here, the horizontal period or the horizontal period period represented by "H" can be defined as a reciprocal of a value obtained by multiplying the frame frequency by the number of gate lines. For example, if the display panel has a resolution of 1920 * 1080, the horizontal interval (H) period becomes 1 / (60Hz * 1080) 15.4 mu s.

따라서, 위와 같이 4수평주기의 ON 구간폭을 가지는 8개의 클럭을 일반적으로 4H 8상 클럭이라 표현할 수 있으며, 이러한 8개의 클럭은 CLK1 내지 CLK8로 표현될 수 있다. Accordingly, eight clocks having an ON duration of four horizontal periods as described above can be generally expressed as 4H 8-phase clocks, and these eight clocks can be expressed as CLK1 to CLK8.

데이터 구동회로(12)는 D-IC라고 표현될 수 있으며, 다수의 소스 드라이브 IC들을 포함한다. 소스 드라이브 IC들 각각은 타이밍 컨트롤러(11)로부터의 데이터 제어신호(SDC)에 응답하여 타이밍 컨트롤러(11)로부터 입력되는 디지털 비디오 데이터(DATA_RGB)를 샘플링하고 래치하여 병렬 데이터 체계의 데이터로 변환하며, 그를 이용하여 데이터 출력신호를 생성해 데이터라인들(D1~Dm)에 공급한다.The data driving circuit 12 can be expressed as a D-IC and includes a plurality of source drive ICs. Each of the source drive ICs samples and latches the digital video data (DATA_RGB) input from the timing controller 11 in response to a data control signal SDC from the timing controller 11 and converts the data into data of a parallel data system, And generates and supplies a data output signal to the data lines D1 to Dm.

도 3은 본 발명의 일 실시예에 의한 게이트 구동회로 주위의 신호 배선 배치를 도시한다.3 shows a signal wiring arrangement around a gate driving circuit according to an embodiment of the present invention.

도 3과 같이, 게이트 구동회로(13)의 일측에는 각종 신호배선들이 형성되는 신호입력부(Signal Input Area; SIA)가 배치될 수 있으며, 이러한 신호입력부에 포함되는 신호배선들로는 시작신호(VST) 배선, 클럭을 위한 클럭 배선(CLK1~CLK8) 등이 있다.3, a signal input area (SIA) in which various signal wirings are formed may be disposed on one side of the gate drive circuit 13. Signal wirings included in the signal input part include a start signal VST , Clock wirings (CLK1 to CLK8) for clocks, and the like.

참고로, 도 3은 도 2와 같이 게이트 구동회로가 표시영역 양측에 형성되는 타입을 예시하며, 도 3에는 표시영역의 좌측에 기수 GIP 블록들(GIP 블록 #1,3,5,...)이 배치되는 경우를 도시한다.3 illustrates a type in which a gate driving circuit is formed on both sides of a display region, as shown in FIG. 2. In FIG. 3, odd GIP blocks (GIP blocks # 1, 3, ) Are arranged in the same manner as in the first embodiment.

따라서, 도 3과 같이, 표시영역 좌측에는 시작신호(VST1, VST3) 배선(340)과, 4개의 기수 클럭 CLK1, CLK3, CLK5, CLK7 배선(350)이 형성되어 있다.3, the start signals VST1 and VST3 wirings 340 and four nodal clocks CLK1, CLK3, CLK5, and CLK7 wirings 350 are formed on the left side of the display area.

이러한 시작신호 배선(340) 및 클럭배선(350)들은 통상 게이트 전극 및 게이트 라인을 포함하는 게이트 금속패턴을 패터닝하는 과정에서 게이트 금속재료와 동일한 재료로 형성될 수 있으며, 데이터 라인과 평행한 방향으로 패널 상하에 걸쳐 길게 연장될 수 있다.The start signal line 340 and the clock line 350 may be formed of the same material as the gate metal material in the process of patterning the gate metal pattern including the gate electrode and the gate line, It can be elongated over the top and bottom of the panel.

또한, 각 클럭배선을 해당되는 GIP 블록들과 연결하기 위한 클럭연결배선(352)이 형성되어 있는데, 이러한 클럭연결배선(352)는 클럭배선과는 상이한 층인 예를 들면 소스/드레인 금속층으로 형성되되, 일단은 클럭배선에 전기적으로 연결되어 있다.In addition, a clock connection wiring 352 for connecting each clock wiring to corresponding GIP blocks is formed. The clock connection wiring 352 is formed of a source / drain metal layer which is different from the clock wiring, for example, , And one end is electrically connected to the clock wiring.

이 때, 시작신호인 VST1, VST3 등은 신호입력부의 가장 바깥쪽에 형성되어 다른 배선들과의 간섭이 없는 시작신호 배선(340)을 통해 바로 최초 GIP 블록(GIP 블록 #1) 등으로 입력되는 반면, 클럭은 클럭배선(350)과 클럭연결배선(352)를 경유하여 해당되는 GIP 블록으로 입력된다.At this time, the start signals VST1, VST3, etc. are input to the first GIP block (GIP block # 1) or the like directly through the start signal wiring 340 formed at the outermost side of the signal input unit and free from interference with other wirings , And the clock is input to the corresponding GIP block via the clock wiring 350 and the clock connection wiring 352.

그런데, 도 3의 확대도에서 도시한 바와 같이, 각 클럭배선(350) 및 클럭연결배선(352) 등의 교차 영역에서는 상하부의 금속패턴 사이에 게이트 전연막(Gate Insulator; GI) 등의 유전체가 형성되어 있기 때문에, 결과적으로 기생 커패시턴스 성분인 C_CLK이 발생된다. 3, a dielectric such as a gate insulator (GI) is formed between the upper and lower metal patterns in the crossing area of each of the clock wiring 350 and the clock wiring wiring 352 or the like As a result, a parasitic capacitance component C _CLK is generated.

각 클럭배선은 수백~수천개의 GIP 블록으로 연결되어야 하므로, 위의 기생 커패시턴스 성분이 계속하여 누적함으로써 결과적으로 상당한 크기의 클럭배선 커패시턴스 성분을 형성하게 된다. Since each clock wiring must be connected by hundreds to thousands of GIP blocks, the above parasitic capacitance components continue to accumulate, resulting in a significant amount of clock wiring capacitance component.

도 4는 도 3과 같은 표시장치의 신호 타이밍도이다.4 is a signal timing diagram of the display device as shown in FIG.

도 4와 같이, 시작신호 VST1와 VST3가 생성되어 해당 GIP 블록으로 입력되며, 기수 클럭신호인 CLK1, CLK3, CLK5, CLK7이 각 해당 GIP 블록으로 입력될 수 있다.As shown in FIG. 4, the start signals VST1 and VST3 are generated and input to the corresponding GIP block, and the odd clock signals CLK1, CLK3, CLK5, and CLK7 may be input to the respective GIP blocks.

이 때, 7번째 클럭인 CLK7에는 우측의 해당 클럭 ON 펄스 구간(CLK7) 이외에, 그에 앞서서 첫번째 게이트 출력신호의 안정을 위하여 VST3의 시작신호 펄스와 동기화되는 더미 클럭 펄스(DMY CLK7)가 형성된다.At this time, a dummy clock pulse (DMY CLK7) synchronized with the start signal pulse of VST3 is formed in addition to the clock ON pulse section CLK7 on the right side of the seventh clock CLK7, in order to stabilize the first gate output signal.

즉, 첫번째 게이트 출력신호의 기준을 잡아주기 위하여, 시작신호 VST3의 On 펄스인 시작신호 펄스와 동일한 라이징 타이밍(Rising Timing), 펄스폭 및 폴링 타이밍(Falling Timing)을 가지는 더미 클럭 펄스(DMY CLK)가 클럭 신호 중 하나에 형성된다.That is, in order to catch the reference of the first gate output signal, a dummy clock pulse DMY CLK having a rising timing, a pulse width, and a falling timing, which is the same as the start signal pulse which is an On pulse of the start signal VST3, Is formed in one of the clock signals.

본 명세서에서는 이러한 더미 클럭 펄스를 표현하며, 이러한 더미 클럭 펄스는 도 3과 같이 게이트 구동부가 좌우(기수/우수)로 구분된 방식과 2개의 시작신호가 사용되는 방식에서는 3번째 시작신호인 VST3 펄스와 동기화되어 CLK7에 형성될 수 있다.(도 4의 (a) 참고)3, the dummy clock pulse is divided into left and right (odd / even) and two start signals are used. In the method in which the gate driver is divided into left and right (See FIG. 4 (a)).

또한, 도시하지는 않았지만, 표시영역 우측의 우수 게이트 구동회로 영역에서는, 더미 클럭 펄스가 4번째 시작신호인 VST4와 동기화되어 여덟번째 클럭인 CLK8에 형성될 수 있을 것이다.In addition, although not shown, in the outermost gate driving circuit region on the right side of the display area, the dummy clock pulse may be formed at the eighth clock CLK8 in synchronization with the fourth start signal VST4.

한편, 도 4의 (b)와 같이, 게이트 구동부가 표시영역 일측에 배치되고 1개의 시작신호만이 사용되는 방식에는, 더미 클럭 펄스는 VST와 동기화되어 4번째 클럭인 CLK4에 형성될 수 있을 것이다.On the other hand, as shown in FIG. 4B, in the method in which the gate driver is disposed on one side of the display region and only one start signal is used, the dummy clock pulse may be formed in the fourth clock CLK4 in synchronization with the VST .

이와 같이, 본 명세서에서 정의하는 "더미 클럭 펄스"는 게이트 출력의 안정화를 위하여 시작신호 펄스와 동기화되도록 클럭 신호 중 하나에 형성되는 더미 펄스를 의미한다. Thus, a "dummy clock pulse" as defined herein refers to a dummy pulse formed in one of the clock signals to be synchronized with the start signal pulse for stabilization of the gate output.

이러한, 더미 클럭 펄스(DMY CLK)는 이론적으로는 대응되는 시작신호(VST) 펄스와 완전히 동일한 펄스형태, 즉, 시작신호 펄스와 동일한 라이징 타이밍(Rising Timing), 펄스폭 및 폴링 타이밍(Falling Timing)을 가질 수 있다.This dummy clock pulse DMY CLK is theoretically identical to the corresponding start signal VST pulse in the form of a pulse, that is, a rising timing, a pulse width, and a falling timing, which are the same as those of the start signal pulse. Lt; / RTI >

도 5는 클럭배선 커패시턴스에 의한 더미 클럭펄스의 지연 현상 및 그에 의한 전하 누설 현상을 도시한다. 5 shows a delay phenomenon of a dummy clock pulse by a clock wiring capacitance and thereby a charge leakage phenomenon.

도 3과 관련하여 앞서 설명한 바와 같이, 시작신호 배선에는 기생 커패시턴스 성분이 거의 발생하지 않는 반면, 클럭배선에는 상당한 양의 클럭배선 커패시턴스(C_CLK)성분이 발생된다. As described above with reference to FIG. 3, a parasitic capacitance component rarely occurs in the start signal wiring, while a significant amount of clock wiring capacitance (C _CLK ) component is generated in the clock wiring.

따라서, 시작신호 펄스는 장방형 펄스형태가 유지될 수 있으나, 그와 동기화되어야 하는 더미 클럭펄스에는 클럭배선 커패시턴스(C_CLK)성분에 의한 펄스의 폴링 지연현상이 발생한다.Accordingly, the start signal pulse may be maintained in a rectangular pulse shape, but a dummy clock pulse to be synchronized with the start pulse may cause a pulse delay of the pulse due to the clock wiring capacitance (C _CLK ) component.

즉, 도 5의 (a)에 도시된 바와 같이, 시작신호 펄스(VST3)와 동일한 형태로 생성되어 제공되는 더미 클럭 펄스(DMY CLK7)이 실제 GIP 블록에 입력될 때에는 지연시간 d만큼의 딜레이가 발생하게 된다는 것이다. 5 (a), when a dummy clock pulse DMY CLK7 generated in the same form as the start signal pulse VST3 is input to the actual GIP block, a delay corresponding to the delay time d is obtained .

도 5의 (a)와 같이, 시작신호 펄스 VST3는 폴링 시작 시점인 t0에 바로 OFF로 떨어지지만, 그에 동기화되어야 하는 더미 클럭펄스 DMY CLK7는 폴링 시작 시점인 t0에서 지연시간 d,만큼 지연되어 t0+d 시점에서야 완전히 폴링이 완료된다.5 (a), the start signal pulse VST3 immediately falls to OFF at the polling start time t0, but the dummy clock pulse DMY CLK7 to be synchronized thereto is delayed by the delay time d at t0, which is the polling start time, The polling is complete only at + d.

이 때, 해당 화소를 구동하는 스위칭 소자인 트랜지스터 중 하나인 T3C 트랜지스터에서는 소스측인 Q-노드가 전하가 충전된 HIGH 상태에서, 게이트에는 더미 클럭 펄스(DMY CLK)가 인가되고, 드레인측에는 시작신호 펄스(VST3)가 인가되어 있다.At this time, in the T3C transistor which is one of the switching elements for driving the pixel, the dummy clock pulse (DMY CLK) is applied to the gate while the Q-node at the source side is in the HIGH state in which the charge is charged, The pulse VST3 is applied.

이 상태에서, 이론적으로는 드레인측인 시작신호 펄스(VST3)와 게이트측인 더미 클럭 펄스(DMY CLK)가 동일한 시점에 폴링(falling)되어야 한다.In this state, the start signal pulse VST3 on the drain side and the dummy clock pulse DMY CLK on the gate side in theory should be dropped at the same time.

그러나, 실제로는 도 5의 (a)와 같이, 클럭배선 커패시턴스로 인하여 발생되는 더미 클럭 펄스(DMY CLK)의 폴링 타이밍의 지연시간 d 동안에는 드레인측인 시작신호 펄스(VST3)는 LOW로 떨어진 반면, 게이트측인 더미 클럭 펄스(DMY CLK)는 일정 전압을 유지하게 되어, 결과적으로 소스-드레인간의 채널이 열리게 된다.However, actually, as shown in Fig. 5A, the start signal pulse VST3 on the drain side falls to LOW during the delay time d of the polling timing of the dummy clock pulse DMY CLK caused by the clock wiring capacitance, The dummy clock pulse DMY CLK on the gate side maintains a constant voltage, resulting in the channel between the source and the drain being opened.

따라서, 이 지연시간 동안에는 Q-노드에 있던 전하가 드레인측으로 흘러서 누설되는 현상이 발생된다. Therefore, during this delay time, the charge in the Q-node flows to the drain side and is leaked.

즉, 도 5의 (c)와 같이, Q-노드 전압이 지연시간 d 동안 일정 정도 낮아지는 전하 누설이 발생되고, 그에 따라 해당되는 게이트 출력신호 Vout1의 파형 역시 일정 시간 Fd동안 지연되는 비정상 파형이 발생된다.That is, as shown in (c) of FIG. 5, an abnormal waveform in which charge leakage occurs in which the Q-node voltage is lowered to a certain degree during the delay time d and the corresponding waveform of the gate output signal Vout1 is also delayed for a predetermined time Fd .

따라서, 게이트 출력신호 Vout의 폴링 지연 현상이 발생되고, 결과적으로 해당 화소가 어두워지는 현상이 발생한다. Therefore, a phenomenon occurs in which a polling delay phenomenon occurs in the gate output signal Vout, resulting in darkening of the pixel.

특히, Z-인버전(Z-Inversion) 방식의 GIP 패널에서는 데이터 출력신호와 게이트 출력신호(Vout)의 불일치(Mismatch)되면서 2개의 픽셀이 동시에 ON되는 현상이 발생되며, 결과적으로 해당 게이트 라인의 화소만 어둡게 보이는 현상이 발생될 수 있다.In particular, in a Z-Inversion type GIP panel, a phenomenon occurs in which two pixels are simultaneously turned on while being mismatched between a data output signal and a gate output signal (Vout). As a result, A phenomenon in which only a pixel appears dark may occur.

또한, 섭씨 60도 이상의 고온 또는 신호배선의 부하가 증가되는 경우 데이터 출력신호와 게이트 출력신호(Vout)의 불일치가 더욱 심화되어 화질에 결정적인 악영향을 초래할 수 있다.In addition, when the high temperature of 60 degrees Celsius or more or the load of the signal wiring is increased, the discrepancy between the data output signal and the gate output signal (Vout) may be further increased, which may have a detrimental effect on the image quality.

이러한 현상은 GIP 스타트부의 비정상(Abnormal) 구동이라 표현될 수 있을 것이다.This phenomenon can be expressed as an Abnormal drive of the GIP start part.

한편, 최근 모바일 기기 등과 같이 소형 디스플레이를 위하여 각 GIP 블록이 7개 이하의 트랜지스터로 구성되는 심플 로직 회로(Simple Logic Circuit; SLC)의 표시패널이 개발되고 있다.Recently, display panels of a simple logic circuit (SLC) in which each GIP block is composed of seven or less transistors are being developed for a small display such as a mobile device.

이러한 SLC GIP 방식은 내로우 배젤(Narrow Bezel)을 위해서 유용하게 사용될 수 있는데, 휴대폰 등과 같이 소형 표시패널에서는 신호배선이 크지 않고 따라서 클럭배선 커패시턴스 성부도 크지 않아서 전술한 바와 같은 GIP 스타트부 비정상 구동 현상이 크게 발생하지 않는다.Such a SLC GIP method is useful for a Narrow Bezel. In a small display panel such as a mobile phone, signal wiring is not large, and accordingly, the capacitance of the clock wiring capacitance is not large. Thus, the GIP start portion abnormal driving phenomenon .

그러나, 태블릿 PC 등과 같이 표시패널의 크기가 커지는 경우, 신호배선의 부하 및 그에 따른 기생 커패시턴스의 크기도 커지므로 전술한 바와 같은 GIP 스타트부 비정상 구동 현상이 화질 불량에 큰 원인이 될 수 있다.However, when the size of a display panel such as a tablet PC increases, the load of the signal wiring and the parasitic capacitance of the signal wiring also increase, so that the abnormal operation of the GIP start part as described above may cause a serious image quality defect.

이러한 문제를 해결하기 위하여, 본 발명의 실시예에서는 게이트 출력신호의 안정화를 위하여 시작신호 펄스와 동기화되는 더미 클럭 펄스가 포함되는 클럭신호를 이용하는 GIP 구동 타입의 표시장치에서, 시작신호의 폴링 타이밍이 더미 클럭 펄스의 폴링 타이밍과 동일하거나 그보다 더 늦도록 시작신호를 생성하여 게이트 구동부로 제공하는 것을 특징으로 한다.In order to solve such a problem, in the embodiment of the present invention, in a display device of a GIP drive type using a clock signal including a dummy clock pulse synchronized with a start signal pulse for stabilizing a gate output signal, A start signal is generated and supplied to the gate driver so as to be equal to or later than the polling timing of the dummy clock pulse.

그 구체적인 실시예로서, 시작신호 및 클럭신호 등을 생성하여 제공하는 타이밍 모듈이 데이터 구동부 또는 데이터 구동회로(D-IC) 내부에 포함되는 소위 TMIC(Timing Module In Chip) 방식의 표시장치에서는, 구동회로부가 시작신호 펄스 파형을 임의로 생성할 수 있으므로, 시작신호의 펄스폭을 더미 클럭 펄스보다 더 크도록 시작신호를 생성하여 제공할 수 있다. 즉, TMIC 타입의 실시예에서는, 시작신호의 폴링 시작시점이 더미 클럭 펄스의 시작시점보다 더 늦도록 시작신호 펄스를 생성하여 제공하는 것이다.As a concrete example, in a so-called TMIC (Timing Module In Chip) type display device in which a timing module for generating and providing a start signal and a clock signal is included in a data driver or a data driving circuit (D-IC) Since the circuitry can arbitrarily generate the start signal pulse waveform, the start signal can be generated and provided such that the pulse width of the start signal is larger than the dummy clock pulse. That is, in the TMIC type embodiment, the start signal pulse is generated and provided so that the start point of polling of the start signal is later than the start point of the dummy clock pulse.

또한, 다른 실시예에서는, 시작신호 및 클럭신호 등을 생성하여 제공하는 표시패널로 직접 제공하는 타이밍 컨트롤러가 있는 표시장치에서는 시작신호의 파형을 조절하기 어렵기 때문에, 구동회로부에 포함된 타이밍 컨트롤러에서 연장되는 시작신호 연결배선 중간에 소정의 커패시턴스 성분을 가지는 시작신호 커패시터 소자를 회로적으로 배치할 수 있다. In another embodiment, it is difficult to adjust the waveform of a start signal in a display device having a timing controller that directly provides a start signal, a clock signal, and the like to a display panel provided with a timing controller. Therefore, A starting signal capacitor element having a predetermined capacitance component in the middle of the extending start signal connecting line can be arranged in a circuit.

이러한 실시예에서는, 시작신호의 파형은 그대로 두되, 해당 클럭신호 배선의 기생 커패시턴스에 비례하는 전기적 커패시터 소자를 시작신호 연결배선 중간에 배치함으로써, 시작신호 펄스에도 더미 클럭 펄스와 대응되는 지연을 의도적으로 생성하도록 하는 것이다.In this embodiment, the waveform of the start signal is left unchanged. By placing an electric capacitor element proportional to the parasitic capacitance of the clock signal wiring in the middle of the start signal connecting wiring, the delay corresponding to the dummy clock pulse is intentionally .

아래에서는 도 6 내지 11를 참고로 본 발명의 여러 실시예에 대하여 설명한다. Hereinafter, various embodiments of the present invention will be described with reference to FIGS.

<제1실시예>&Lt; Embodiment 1 >

도 6은 본 발명의 제1실시예에 의한 표시장치를 도시한다.6 shows a display device according to the first embodiment of the present invention.

도 6에 의한 표시장치는 크게 표시패널(610)과 연성 회로기판(FPCB) 등을 통해서 표시패널에 접속 실장되어 표시패널을 구동하는 구동 회로부(620)를 포함하며, 클럭신호 중 제1클럭신호는 시작신호 펄스와 동기화되는 더미 클럭 펄스를 포함하되, 구동회로부는 더미 클럭 펄스의 폴링 타이밍이 상기 시작신호의 폴링 타이밍과 동일하거나 더 늦도록 상기 시작신호를 생성하여 출력할 수 있다.6 includes a driving circuit unit 620 connected to the display panel through a display panel 610 and a flexible circuit board (FPCB) to drive the display panel, and the first clock signal The driving circuit may generate and output the start signal so that the polling timing of the dummy clock pulse is equal to or later than the polling timing of the start signal.

더 구체적으로 살펴보면, 우선 표시패널은 게이트 라인(GL), 데이터 라인(DL)의 교차영역으로 정의되는 다수의 화소(P)를 포함하는 표시영역(611)과, 게이트 라인 각각에 게이트 출력신호를 제공하기 위한 게이트 구동부(613)가 형성되는 비표시 영역이 형성되어 있다.More specifically, first, the display panel includes a display region 611 including a plurality of pixels P defined as intersections of the gate line GL and the data line DL, and a display region 611 including a gate output signal A non-display region in which the gate driver 613 for providing the gate driver 613 is formed.

또한, 구동회로부(620)는 연성 회로기판(FPCB) 또는 테이프 캐리어 패키지(Tape Carrier Package; TCP) 등을 통해서 표시패널에 접속 실장되며, 더미 클럭 펄스의 폴링 타이밍이 상기 시작신호의 폴링 타이밍과 동일하거나 더 늦도록 상기 시작신호를 생성하여 출력하는 기능을 수행한다.The drive circuit unit 620 is connected to the display panel through a flexible circuit board (FPCB) or a tape carrier package (TCP), and the polling timing of the dummy clock pulse is the same as the polling timing of the start signal Or to generate and output the start signal later.

한편, 구동회로부(620)는 클럭신호 등의 GIP 펄스를 생성하여 표시패널의 각종 신호배선으로 제공하는 타이밍 컨트롤러가 데이터 구동회로(D-IC)와 별도로 형성되는 제1방식과, 각종 GIP 펄스들을 생성하는 타이밍 모듈(Timing Module; TM)이 데이터 구동회로 칩 내부에 있는 제2방식으로 구현될 수 있다.The driving circuit 620 includes a first scheme in which a timing controller that generates a GIP pulse such as a clock signal and provides the signal to the various signal lines of the display panel is formed separately from the data driving circuit D-IC, A Timing Module (TM) for generating a data signal can be implemented in a second mode inside the data driving circuit chip.

이 때, 제1방식에서, 데이터 구동회로(D-IC)는 사용자가 소프트웨어적인 방법으로 임의로 최적화 할 수 있으나, 타이밍 컨트롤러가 생성하여 출력하는 GIP 펄스를 임의로 변경하기는 힘들다.At this time, in the first scheme, the data driving circuit (D-IC) can be arbitrarily optimized by a user in a software manner, but it is difficult to arbitrarily change the GIP pulse generated and output by the timing controller.

따라서, 제1방식에서는 타이밍 컨트롤러가 생성하는 시작신호 펄스(VST)는 그대로 두되, 구동회로부의 일정 부분에 별도의 시작신호 커패시터 소자를 배치함으로써, 게이트 구동부로 입력되는 시작신호 펄스를 의도적으로 지연시킴으로써, 시작신호 펄스의 폴링 타이밍이 더미 클럭 펄스의 폴링 타이밍과 동일하거나 더 늦도록 제어하는 것이다.Therefore, in the first method, the start signal pulse VST generated by the timing controller remains unchanged, but by deliberately delaying the start signal pulse input to the gate driver by disposing a separate start signal capacitor element in a certain portion of the drive circuit portion , The polling timing of the start signal pulse is controlled to be the same as or later than the polling timing of the dummy clock pulse.

한편, 타이밍 모듈(Timing Module; TM)이 데이터 구동회로 칩 내부에 있는 제2방식은 TMIC(Timing Module In Chip)으로 표현될 수도 있으며, 데이터 구동회로 칩 내부에 GIP 펄스를 생성하는 타이밍 모듈이 포함되어 있기 때문에, 타이밍 모듈을 제어하여 시작신호 펄스의 형태를 임의로 조절할 수 있다.Meanwhile, the second scheme in which the timing module (TM) is located inside the data driving circuit chip may be represented by a timing module in chip (TMIC), and a timing module for generating a GIP pulse in the data driving circuit chip is included It is possible to arbitrarily adjust the shape of the start signal pulse by controlling the timing module.

따라서, 제2방식에서는 데이터 구동부가 타이밍 모듈을 제어함으로써, 더미 클럭 펄스의 폴링 시작 시점이 상기 시작신호 펄스의 폴링 시작 시점보다 늦도록 상기 시작신호 펄스를 생성한다. Therefore, in the second scheme, the data driver controls the timing module to generate the start signal pulse so that the start point of polling of the dummy clock pulse is later than the start point of the polling of the start signal pulse.

아래에서는 이러한 제1방식 및 제2방식에 의한 실시예를 각각 도 7 내지 도 10을 참고로 더 상세하게 설명한다.Hereinafter, embodiments according to the first scheme and the second scheme will be described in more detail with reference to FIGS. 7 to 10, respectively.

<제2실시예>&Lt; Embodiment 2 >

도 7은 본 발명의 제2실시예에 의한 표시장치를 도시하는 것으로서, 도 7의 (a)는 표시장치의 확대 평면도, 도 7의 (b)는 신호 타이밍을 도시한다. Fig. 7 shows a display device according to a second embodiment of the present invention. Fig. 7 (a) is an enlarged plan view of the display device, and Fig. 7 (b) shows signal timing.

도 7의 제2실시예는 전술한 제1방식에 대응되는 것으로서, 각종 신호 펄스를 생성하는 타이밍 컨트롤러가 데이터 구동부 또는 데이터 구동회로와 별도로 형성되는 경우이다.The second embodiment of FIG. 7 corresponds to the first scheme described above, and the timing controller for generating various signal pulses is formed separately from the data driver or the data driver circuit.

도 7의 제2실시예에 의한 표시장치는 표시패널(710) 및 구동회로부(720)로 구성되며, 구동회로부(720)는 연성회로기판(FPCB; 760)등을 통해서 표시패널에 장착되어 표시패널의 게이트 구동부(713)으로 각종 신호(게이트 제어신호 등)를 제공하고 데이터 라인으로 데이터 출력신호를 제공하는 기능을 한다.7 includes a display panel 710 and a driving circuit portion 720. The driving circuit portion 720 is mounted on a display panel through a flexible circuit board (FPCB) And provides various signals (gate control signals and the like) to the gate driver 713 of the panel and provides data output signals to the data lines.

더 구체적으로, 표시패널(710)은 게이트 라인(GL), 데이터 라인(DL)의 교차영역으로 정의되는 다수의 화소(P)를 포함하는 표시영역(711)과, 게이트 라인 각각에 게이트 출력신호를 제공하기 위한 게이트 구동부(713)가 형성되는 비표시 영역을 포함한다.More specifically, the display panel 710 includes a display region 711 including a plurality of pixels P defined by intersections of gate lines GL and data lines DL, And a non-display region in which a gate driver 713 is provided to provide the gate driver 713.

구동회로부(720)는 게이트 구동부에 인가되는 각종 게이트 제어신호, 예를 들면, 시작신호(VST), 클럭신호(CLK)를 생성하여 출력하는 위한 타이밍 컨트롤러(722)와, 데이터 라인 구동신호를 생성하여 각 데이터 라인에 제공하는 데이터 구동부(724; D-IC)를 포함한다.The driving circuit unit 720 includes a timing controller 722 for generating and outputting various gate control signals, for example, a start signal VST and a clock signal CLK applied to the gate driving unit, And a data driver 724 (D-IC) for providing data to each data line.

이러한 구동회로부(720)는 하드웨어적으로 여러 전기적 소자를 포함하는 인쇄회로기판(PCB) 형태로 구현될 수 있다.The driving circuit unit 720 may be implemented in the form of a printed circuit board (PCB) including various electrical elements in hardware.

또한, 도 7의 표시장치에서는, 게이트 구동부로 제공되는 여러 클럭신호 중 특정한 제1클럭신호는 시작신호 펄스와 동기화되는 더미 클럭 펄스(DMY CLK)를 포함할 수 있다. In addition, in the display device of FIG. 7, a specific first clock signal among the various clock signals provided to the gate driver may include a dummy clock pulse (DMY CLK) synchronized with a start signal pulse.

이 때, 표시영역의 일측에만 게이트 구동부가 형성되고 1개의 시작신호가 사용되는 경우라면, 상기 제1클럭신호는 8개의 클럭인 CLK1~8 중에서 네번째 클럭인 CLK4일 수 있다.In this case, if the gate driver is formed on only one side of the display area and one start signal is used, the first clock signal may be CLK4, which is the fourth clock among the eight clocks CLK1 to CLK8.

또한, 게이트 구동부가 표시영역 좌우에 배치되는 기수 게이트 구동부 및 우수 게이트 구동부를 포함하는 경우에는, 제1클럭신호는 기수 게이트 구동부측에 입력되는 제3 시작신호의 시작신호 펄스(VST3)와 동기화되는 더미 클럭신호(DMY CLK7)를 포함하는 제7 클럭신호(CLK7)가 되거나, 또는 우수 게이트 구동부측에 입력되는 제4 시작신호의 시작신호 펄스(VST4)와 동기화되는 더미 클럭신호(DMY CLK8)를 포함하는 제8클럭신호(CLK8)가 될 수 있다.When the gate driver includes the odd gate driver and the odd gate driver arranged on the left and right sides of the display area, the first clock signal is synchronized with the start signal pulse VST3 of the third start signal input to the odd gate driver The dummy clock signal DMY CLK8 synchronizing with the start signal pulse VST4 of the fourth start signal inputted to the side of the outermost gate driver or the seventh clock signal CLK7 including the dummy clock signal DMY CLK7 And the eighth clock signal CLK8.

이러한 더미 클럭 펄스는 최초의 게이트 라인에 입력되는 게이트 출력신호의 안정화를 위하여 사용되는 것으로서, 제1시작신호(VST 또는 VST1) 또는 제3시작신호(VST3)와 동기화되는 더미 클럭 펄스의 경우에는 첫번째 게이트 출력신호(Vout1)의 안정화를 위하여 사용되고, 제4시작신호(VST4)와 동기화되는 더미 클럭 펄스의 경우에는 두번째 게이트 출력신호(Vout2)의 안정화를 위하여 사용될 수 있다.This dummy clock pulse is used for stabilizing the gate output signal inputted to the first gate line. In the case of the dummy clock pulse synchronized with the first start signal VST or VST1 or the third start signal VST3, Can be used for stabilization of the gate output signal Vout1 and for stabilization of the second gate output signal Vout2 in the case of a dummy clock pulse synchronized with the fourth start signal VST4.

한편, 타이밍 컨트롤러(722)에서 연장되어 나와서 표시패널의 시작신호 배선(730)으로 연결되는 시작신호 연결배선(730')이 형성되어 있으며, 이러한 시작신호 연결배선(730')의 일부분에 전기적 소자로서의 시작신호 커패시터 소자(735) C_VST가 배치된다.On the other hand, a start signal connecting wire 730 'extending from the timing controller 722 and connected to the start signal wire 730 of the display panel is formed. A part of the start signal connecting wire 730' A start signal capacitor element 735 C _VST is disposed.

이러한 시작신호 커패시터 소자(735)는 일정한 크기의 정전용량 값을 가지는 커패시터로서, 그 정전용량 값을 시작신호 커패시턴스 성분으로 표현할 수 있다.The starting signal capacitor element 735 is a capacitor having a capacitance value of a predetermined magnitude, and the capacitance value of the starting signal capacitor element 735 can be expressed as a starting signal capacitance component.

이러한 시작신호 커패시턴스 성분은 표시패널(710)에 형성된 제1클럭신호와 관련하여 발생되는 클럭배선 커패시턴스 성분 C_CLK과 비례하는 값을 가질 수 있다. This start signal capacitance component may have a value proportional to the clock wiring capacitance component C _CLK generated in association with the first clock signal formed on the display panel 710. [

즉, 더미 클럭 펄스가 포함되는 클럭신호 배선에서 발생되는 기생 커패시턴스인 클럭배선 커패시턴스 성분과 대응되는 커패시턴스 값을 가지는 커패시터 소자를 시작신호 연결배선(730')에 배치함으로써, 타이밍 컨트롤러(722)에서 생성된 시작신호 펄스를 의도적으로 지연시켜서 결과적으로 더미 클럭 펄스와 동일하거나 그보다 더 늦은 폴링 타이밍을 가지도록 하는 것이다.That is, a capacitor element having a capacitance value corresponding to a clock wiring capacitance component, which is a parasitic capacitance generated in a clock signal wiring including a dummy clock pulse, is placed in the start signal connecting wiring 730 ' Lt; RTI ID = 0.0 > a < / RTI > dummy clock pulse to have a polling timing that is equal to or later than the dummy clock pulse.

도 7의 (b)는 이러한 시작신호 커패시터 소자(735) C_VST를 사용하는 경우, 게이트 구동부(713)으로 입력되는 시작신호 펄스(VST)와 더미 클럭 펄스(DMY CLK)의 타이밍을 도시한다.7B shows the timing of the start signal pulse VST and the dummy clock pulse DMY CLK input to the gate driver 713 when the start signal capacitor element 735 C _VST is used.

도 7의 제2실시예에서는, 게이트 구동부로 입력되는 시작신호 펄스(VST)는 폴링 시작 시점(Fst0)은 더미 클럭 펄스(DMY CLK)의 폴링 시작 시점과 동일하며, 시작신호의 폴링 동안 d'만큼의 지연이 발생한다.7, the start signal pulse VST input to the gate driver is the same as the polling start time Fst0 of the dummy clock pulse DMY CLK, and d ' Delay occurs.

이러한 시작신호 펄스의 폴링 지연량 d'는 더미 클럭 펄스의 폴링 지연량 d와 동일하거나 d보다 더 클 수 있다.The polling delay amount d 'of the start signal pulse may be equal to or greater than the polling delay amount d of the dummy clock pulse.

즉, 시작신호 연결배선(730')에 시작신호 커패시터 소자(735)를 배치함으로써, 타이밍 컨트롤러(722)로부터 출력된 시작신호 펄스의 폴링 타이밍을 의도적으로 지연시켜 더미 클럭 펄스의 폴링 타이밍과 동일하거나 그보다 더 늦도록 함으로써, 앞에서 설명한 전하 누설 현상과 그에 따른 화질 불량을 방지하는 것이다.That is, by arranging the start signal capacitor element 735 in the start signal connecting wiring 730 ', the polling timing of the start signal pulse outputted from the timing controller 722 is intentionally delayed to be equal to the polling timing of the dummy clock pulse By making it later than this, it is possible to prevent the charge leakage phenomenon and the image quality defect described above.

이와 같이, 도 7의 제2실시예에서는, 타이밍 컨트롤러(722) 구조를 변경하지 않고서도 구동회로부(720)의 회로설계만으로도 게이트 구동부로 입력되는 시작신호 펄스의 폴링 타이밍을 적절히 제어할 수 있다.Thus, in the second embodiment shown in Fig. 7, the polling timing of the start signal pulse input to the gate driver can be appropriately controlled without changing the structure of the timing controller 722, with the circuit design of the drive circuit portion 720 alone.

<제3실시예>&Lt; Third Embodiment >

도 8은 본 발명의 제3실시예에 의한 표시장치를 도시하는 것으로서, 도 8의 (a)는 표시장치의 확대 평면도, 도 8의 (b)는 신호 타이밍을 도시한다.Fig. 8 shows a display device according to a third embodiment of the present invention. Fig. 8 (a) is an enlarged plan view of the display device, and Fig. 8 (b) shows signal timing.

도 8의 제3실시예는 전술한 제2방식에 대응되는 것으로서, 각종 신호 펄스를 생성하는 타이밍 모듈이 데이터 구동부 또는 데이터 구동회로(D-IC)의 칩 내부에 형성되는 경우이다.The third embodiment of FIG. 8 corresponds to the second scheme described above, and a timing module for generating various signal pulses is formed inside the chip of the data driver or data driving circuit (D-IC).

도 8의 제3실시예에 의한 표시장치는, 도 7의 제2실시예와 마찬가지로 표시패널(810) 및 구동회로부(820)로 구성되며, 구동회로부(820)는 연성회로기판(FPCB; 860)등을 통해서 표시패널에 장착되어 표시패널의 게이트 구동부(813)으로 각종 신호(게이트 제어신호 등)를 제공하고 데이터 라인으로 데이터 출력신호를 제공하는 기능을 한다.The display device according to the third embodiment of FIG. 8 includes a display panel 810 and a drive circuit portion 820 similar to the second embodiment of FIG. 7. The drive circuit portion 820 includes a flexible circuit board (FPCB) 860 ) To provide various signals (gate control signals and the like) to the gate driver 813 of the display panel and provide a data output signal to the data lines.

표시패널(810)의 구조는 도 7의 제2실시예와 동일하며, 중복을 피하기 위하여 상세한 설명은 생략한다.The structure of the display panel 810 is the same as that of the second embodiment in Fig. 7, and a detailed description thereof is omitted in order to avoid duplication.

도 8의 제3실시예에 의한 구동회로부(820)는 게이트 구동부에 인가되는 각종 게이트 제어신호, 예를 들면, 시작신호(VST), 클럭신호(CLK)를 생성하여 출력하는 위한 타이밍 모듈(824')이 내장된 단일 칩 형태의 데이터 구동부(824; D-IC)를 포함한다.The driving circuit portion 820 according to the third embodiment of FIG. 8 includes a timing module 824 for generating and outputting various gate control signals, for example, a start signal VST and a clock signal CLK, Chip type data driver 824 (D-IC) having a built-in memory.

도 8의 구동회로부(820)는 하드웨어적으로 여러 전기적 소자를 포함하는 인쇄회로기판(PCB) 형태로 구현될 수 있다.8 may be implemented in the form of a printed circuit board (PCB) including various electrical elements in hardware.

한편, 도7의 제2실시예와 마찬가지로, 도 8의 제3실시예에서도, 여러 클럭신호 중 제1클럭신호는 시작신호 펄스와 동기화되는 더미 클럭 펄스를 포함하며, 더미 클럭 펄스와 시작신호 펄스의 구성은 도 7의 제2실시예와 동일하므로 상세한 설명은 생략한다.8, the first of the plurality of clock signals includes a dummy clock pulse synchronized with the start signal pulse, and the dummy clock pulse and the start signal pulse Is the same as that of the second embodiment shown in FIG. 7, and thus a detailed description thereof will be omitted.

도 8의 제3실시예에 의한 데이터 구동부(824; D-IC)는 내부에 타이밍 모듈(824)을 내장한 소위 TMIC 타입으로서, 타이밍 모듈(824')을 소프트웨어적으로 제어하여 각종 신호 펄스의 파형(펄스폭)을 임의로 조절할 수 있다. The data driver 824 (D-IC) according to the third embodiment of FIG. 8 is a so-called TMIC type in which a timing module 824 is built therein. The timing driver 824 ' The waveform (pulse width) can be arbitrarily adjusted.

따라서, 도 8의 제3실시예에서는, 데이터 구동부(824)가 타이밍 모듈(824')을 제어함으로써, 시작신호 펄스의 폴링 시작 시점이 더미 클럭 펄스의 폴링 시작 시점보다 늦도록 시작신호 펄스를 생성하여 출력하며, 출력된 클럭신호(CLK) 및 시작신호(VST) 각각 표시패널의 클럭신호 배선(840) 및 시작신호 배선(830)을 통해서 게이트 구동부(813)으로 입력된다.8, the data driver 824 controls the timing module 824 'to generate a start signal pulse so that the start point of polling of the start signal pulse is later than the start point of polling of the dummy clock pulse And the output clock signal CLK and the start signal VST are input to the gate driver 813 through the clock signal line 840 and the start signal line 830 of the display panel, respectively.

도 8의 제3실시예에서의 시작신호 펄스(VST)는, 도 8의 (b)와 같이, 폴링 시작 시점 Fst1이 더미 클럭 펄스(DMY CLK)의 폴링 시작 시점 Fst0보다 늦은 파형을 가진다. 이 때, 시작신호 펄스의 폴링 시작 시점 Fst1과 더미 클럭 펄스의 폴링 시작 시점 Fst0 사이의 차이를 폴링 시작시점 편차량 d"로 표현할 수 있다.The start signal pulse VST in the third embodiment of FIG. 8 has a waveform in which the polling start point Fst1 is later than the polling start point Fst0 of the dummy clock pulse DMY CLK, as shown in (b) of FIG. At this time, the difference between the polling start time point Fst1 of the start signal pulse and the polling start time point Fst0 of the dummy clock pulse can be expressed as a polling start time deviation amount d ".

즉, 시작신호 펄스는 더미 클럭 펄스보다 펄스폭이 폴링 시작시점 편차량 d"만큼 더 크게 된다.That is, the pulse width of the start signal pulse is larger than the dummy clock pulse by the polling start time deviation d ".

이 때, 폴링 시작시점 편차량 d"는 클럭신호 커패시턴스 성분에 의하여 더미 클럭 신호에 발생하는 더미 클럭 신호의 폴링 지연량 d와 동일하거나 그보다 더 큰 것이 바람직하다.At this time, it is preferable that the polling start time deviation amount d "is equal to or larger than the polling delay amount d of the dummy clock signal generated in the dummy clock signal by the clock signal capacitance component.

이상과 같이, 도 8의 제3실시예에서는 데이터 구동회로(D-IC) 내부에 타이밍 모듈이 내장되어 있어서 각종 GIP 펄스 파형을 임의로 조절 가능한 경우, 시작신호 펄스의 폴링 시작 시점을 더미 클럭 펄스의 폴링 지연량보다 더 크도록 시작신호 펄스의 펄스 파형(펄스폭)을 조절하는 것이다.As described above, in the third embodiment of FIG. 8, when the timing module is built in the data driving circuit (D-IC) and various GIP pulse waveforms can be arbitrarily adjusted, the start point of polling of the start signal pulse is set to be a dummy clock pulse The pulse waveform (pulse width) of the start signal pulse is adjusted so as to be larger than the amount of the polling delay.

<제4실시예><Fourth Embodiment>

도 9는 본 발명의 제4실시예에 의한 표시장치를 도시하는 것으로서, 도 9의 (a)는 표시장치의 확대 평면도, 도 9의 (b)는 신호 타이밍을 도시한다.Fig. 9 shows a display device according to a fourth embodiment of the present invention. Fig. 9 (a) is an enlarged plan view of the display device, and Fig. 9 (b) shows signal timing.

도 9의 제4실시예는 전술한 제1방식에 대응되는 것으로서, 각종 신호 펄스를 생성하는 타이밍 컨트롤러가 데이터 구동부 또는 데이터 구동회로와 별도로 형성되는 경우이다.The fourth embodiment of FIG. 9 corresponds to the first scheme described above, and the timing controller for generating various signal pulses is formed separately from the data driver or the data driver circuit.

도 9의 제4실시예에 의한 표시장치는 표시패널(910) 및 구동회로부(920)로 구성되며, 구동회로부(920)는 표시패널(910)의 게이트 구동부(913)로 각종 신호(게이트 제어신호 등)를 제공하고 데이터 라인으로 데이터 출력신호를 제공하는 기능을 한다.9 includes a display panel 910 and a drive circuit portion 920. The drive circuit portion 920 controls the gate drive portion 913 of the display panel 910 to apply various signals Signal, etc.) and provides a data output signal to the data line.

더 구체적으로, 표시패널(910)은 게이트 라인(GL), 데이터 라인(DL)의 교차영역으로 정의되는 다수의 화소(P)를 포함하는 표시영역(911)과, 게이트 라인 각각에 게이트 출력신호를 제공하기 위한 게이트 구동부(913)가 형성되는 비표시 영역을 포함한다.More specifically, the display panel 910 includes a display region 911 including a plurality of pixels P defined as intersecting regions of a gate line GL and a data line DL, And a non-display region in which a gate driver 913 is provided to provide the gate driver 913.

구동회로부(920)는 게이트 구동부에 인가되는 각종 게이트 제어신호, 예를 들면, 시작신호(VST), 클럭신호(CLK)를 생성하여 출력하는 위한 타이밍 컨트롤러(922)와, 데이터 라인 구동신호를 생성하여 각 데이터 라인에 제공하는 데이터 구동부(924; D-IC)를 포함한다.The driving circuit unit 920 includes a timing controller 922 for generating and outputting various gate control signals, for example, a start signal VST and a clock signal CLK applied to the gate driving unit, And a data driver 924 (D-IC) for providing data to each data line.

이러한 구동회로부(920)는 하드웨어적으로 여러 전기적 소자를 포함하는 인쇄회로기판(PCB) 형태로 구현될 수 있다.The driving circuit unit 920 may be implemented in the form of a printed circuit board (PCB) including various electrical elements in hardware.

또한, 도 9의 표시장치에서는, 게이트 구동부(913)로 제공되는 여러 클럭신호 중 특정한 제1클럭신호는 시작신호 펄스와 동기화되는 더미 클럭 펄스(DMY CLK)를 포함할 수 있다. 9, the specific first clock signal among the various clock signals provided to the gate driver 913 may include a dummy clock pulse DMY CLK synchronized with the start signal pulse.

한편, 타이밍 컨트롤러(922)에서 연장된 시작신호 연결배선(930')과 연결되는 표시패널의 시작신호 배선(930)이 형성되어 있으며, 시작신호 배선(930)은 게이트 구동부(913)에 연결되어 게이트 구동부(913)에 시작신호(VST)를 인가한다.The start signal line 930 of the display panel is connected to the start signal connection line 930 'extending from the timing controller 922. The start signal line 930 is connected to the gate driver 913 And applies the start signal VST to the gate driver 913.

이러한 시작신호 배선(930)과 연결된 게이트 구동부(913)의 일부분에 전기적 소자로서의 시작신호 커패시터 소자(935) C_VST가 배치된다.A start signal capacitor element 935 C _VST as an electric element is disposed at a portion of the gate driver 913 connected to the start signal line 930.

이러한 시작신호 커패시터 소자(935)는 일정한 크기의 정전용량 값을 가지는 커패시터로서, 그 정전용량 값을 시작신호 커패시턴스 성분으로 표현할 수 있다.The starting signal capacitor element 935 is a capacitor having a capacitance value of a predetermined magnitude, and the capacitance value of the starting signal capacitor element 935 can be expressed as a starting signal capacitance component.

이러한 시작신호 커패시턴스 성분은 표시패널(910)에 형성된 제1클럭신호와 관련하여 발생되는 클럭배선 커패시턴스 성분 C_CLK과 비례하는 값을 가질 수 있다. This start signal capacitance component may have a value proportional to the clock wiring capacitance component C _CLK generated in association with the first clock signal formed on the display panel 910. [

즉, 더미 클럭 펄스가 포함되는 클럭신호 배선에서 발생되는 기생 커패시턴스인 클럭배선 커패시턴스 성분과 대응되는 커패시턴스 값을 가지는 커패시터 소자를 시작신호 배선(930)과 연결된 게이트 구동부(913)에 배치함으로써, 타이밍 컨트롤러(922)에서 생성된 시작신호 펄스를 의도적으로 지연시켜서 결과적으로 더미 클럭 펄스와 동일하거나 그보다 더 늦은 폴링 타이밍을 가지도록 하는 것이다.That is, by arranging the capacitor element having the capacitance value corresponding to the clock wiring capacitance component, which is the parasitic capacitance generated in the clock signal wiring including the dummy clock pulse, in the gate driving section 913 connected to the start signal wiring 930, Delays the start signal pulse generated by the dummy clock pulse generator 922 so as to have a polling timing equal to or later than the dummy clock pulse.

도 7의 제2실시예에서는 시작신호 연결배선(730')의 일부분에 시작신호 커패시터 소자(735) C_VST를 배치하기 위해, 인쇄회로기판(PCB)에 별도로 커패시터 소자(735)를 형성해야 하지만, 도 9의 제4실시예에서는 시작신호 배선(930)과 연결된 게이트 구동부(913)의 일부분에 시작신호 커패시터 소자(935) C_VST를 배치하기 위해, 게이트 구동부(913)의 박막트랜지스터를 패터닝할 때 추가적으로 커패시터 소자(935)를 형성할 수 있어, 도 7의 제2실시예보다 쉽게 커패시터를 형성할 수 있을 뿐만 아니라, 제조비용이 절감되는 효과가 있다.7, the capacitor element 735 must be separately formed on the printed circuit board PCB in order to dispose the start signal capacitor element 735 C _VST in a part of the start signal connecting wiring 730 ' 9, the thin film transistor of the gate driver 913 is patterned in order to arrange the start signal capacitor element 935 C _VST in a part of the gate driver 913 connected to the start signal line 930 The capacitor element 935 can be additionally formed. Thus, the capacitor can be formed more easily than the second embodiment shown in FIG. 7, and the manufacturing cost can be reduced.

도 9의 (b)는 이러한 시작신호 커패시터 소자(935) C_VST를 사용하는 경우, 게이트 구동부(913)로 입력되는 시작신호 펄스(VST)와 더미 클럭 펄스(DMY CLK)의 타이밍을 도시한다.9B shows the timing of the start signal pulse VST and the dummy clock pulse DMY CLK input to the gate driver 913 when this start signal capacitor element 935 C _VST is used.

도 9의 제4실시예에서는, 게이트 구동부로 입력되는 시작신호 펄스(VST)는 폴링 시작 시점(Fst0)은 더미 클럭 펄스(DMY CLK)의 폴링 시작 시점과 동일하며, 시작신호의 폴링 동안 d'만큼의 지연이 발생한다.In the fourth embodiment of FIG. 9, the start signal pulse VST input to the gate driver is the same as the polling start time Fst0 of the dummy clock pulse DMY CLK, Delay occurs.

즉, 시작신호 배선(930)과 연결된 게이트 구동부(913)의 일부분에 시작신호 커패시터 소자(935) C_VST를 배치함으로써, 타이밍 컨트롤러(922)로부터 출력된 시작신호 펄스의 폴링 타이밍을 의도적으로 지연시켜 더미 클럭 펄스의 폴링 타이밍과 동일하거나 그보다 더 늦도록 함으로써, 앞에서 설명한 전하 누설 현상과 그에 따른 화질 불량을 방지하는 것이다.That is, by placing the start signal capacitor element 935 C _VST in a part of the gate driving part 913 connected to the start signal wiring 930, the polling timing of the start signal pulse outputted from the timing controller 922 is intentionally delayed By making the delay time equal to or slower than the polling timing of the dummy clock pulses, the above-described charge leakage phenomenon and consequent poor image quality can be prevented.

이와 같이, 도 9의 제4실시예에서는, 타이밍 컨트롤러(922) 구조를 변경하지 않고서도 게이트 구동부(913)의 회로설계만으로도 게이트 구동부(913)로 입력되는 시작신호 펄스의 폴링 타이밍을 적절히 제어할 수 있다.9, the timing of the polling of the start signal pulse input to the gate driver 913 can be appropriately controlled by only the circuit design of the gate driver 913 without changing the structure of the timing controller 922 .

<제5실시예><Fifth Embodiment>

도 10의 제5실시예는 전술한 제2방식에 대응되는 것으로서, 각종 신호 펄스를 생성하는 타이밍 모듈이 데이터 구동부 또는 데이터 구동회로(D-IC)의 칩 내부에 형성되는 경우이다.The fifth embodiment of FIG. 10 corresponds to the second scheme described above, and a timing module for generating various signal pulses is formed inside a chip of a data driver or a data driving circuit (D-IC).

도 10의 제5실시예에 의한 표시장치는, 도 7의 제2실시예와 마찬가지로 표시패널(1010) 및 구동회로부(1020)로 구성되며, 구동회로부(1020)는 연성회로기판(FPCB; 1060)등을 통해서 표시패널에 장착되어 표시패널의 게이트 구동부(1013)으로 각종 신호(게이트 제어신호 등)를 제공하고 데이터 라인으로 데이터 출력신호를 제공하는 기능을 한다.The display device according to the fifth embodiment of FIG. 10 includes a display panel 1010 and a drive circuit portion 1020 similar to the second embodiment of FIG. 7, and the drive circuit portion 1020 includes a flexible circuit board (FPCB) 1060 ) To provide various signals (gate control signals and the like) to the gate driver 1013 of the display panel and provide data output signals to the data lines.

표시패널(1010)의 구조는 도 7의 제2실시예와 동일하며, 중복을 피하기 위하여 상세한 설명은 생략한다.The structure of the display panel 1010 is the same as that of the second embodiment in Fig. 7, and a detailed description thereof is omitted in order to avoid duplication.

도 10의 제5실시예에 의한 구동회로부(1020)는 게이트 구동부에 인가되는 각종 게이트 제어신호, 예를 들면, 시작신호(VST), 클럭신호(CLK)를 생성하여 출력하는 위한 타이밍 모듈(1024')이 내장된 단일 칩 형태의 데이터 구동부(1024; D-IC)를 포함한다.The driving circuit 1020 according to the fifth embodiment of FIG. 10 includes a timing module 1024 for generating and outputting various gate control signals, such as a start signal VST and a clock signal CLK, Chip type data driver 1024 (D-IC) having a built-in memory (not shown).

도 10의 구동회로부(1020)는 하드웨어적으로 여러 전기적 소자를 포함하는 인쇄회로기판(PCB) 형태로 구현될 수 있다.The driving circuit portion 1020 of FIG. 10 may be implemented in the form of a printed circuit board (PCB) including various electrical elements in hardware.

한편, 도7의 제2실시예와 마찬가지로, 도 10의 제5실시예에서도, 여러 클럭신호 중 제1클럭신호는 시작신호 펄스와 동기화되는 더미 클럭 펄스를 포함하며, 더미 클럭 펄스와 시작신호 펄스의 구성은 도 7의 제2실시예와 동일하므로 상세한 설명은 생략한다.10, the first one of the plurality of clock signals includes a dummy clock pulse synchronized with the start signal pulse, and the dummy clock pulse and the start signal pulse Is the same as that of the second embodiment shown in FIG. 7, and thus a detailed description thereof will be omitted.

도 10의 제5실시예에 의한 데이터 구동부(1024; D-IC)는 내부에 타이밍 모듈(1024)을 내장한 소위 TMIC 타입으로서, 타이밍 모듈(1024')을 소프트웨어적으로 제어하여 각종 신호 펄스의 파형(펄스폭)을 임의로 조절할 수 있다. The data driver 1024 (D-IC) according to the fifth embodiment of FIG. 10 is a so-called TMIC type in which a timing module 1024 is incorporated, and controls the timing module 1024 ' The waveform (pulse width) can be arbitrarily adjusted.

따라서, 도 10의 제5실시예에서는, 데이터 구동부(1024)가 타이밍 모듈(1024')을 제어함으로써, 더미 클럭신호 펄스의 폴링 시작 시점이 시작신호 펄스의 폴링 시작 시점보다 늦도록 더미 클럭신호 펄스를 생성하여 출력하며, 출력된 클럭신호(CLK) 및 시작신호(VST) 각각 표시패널의 클럭신호 배선(1040) 및 시작신호 배선(1030)을 통해서 게이트 구동부(1013)으로 입력된다.10, the data driver 1024 controls the timing module 1024 'so that the dummy clock signal pulse is generated so that the polling start time of the dummy clock signal pulse is later than the polling start time of the start signal pulse. And the output clock signal CLK and the start signal VST are input to the gate driver 1013 through the clock signal line 1040 and the start signal line 1030 of the display panel, respectively.

도 10의 제5실시예에서의 시작신호 펄스(VST)는, 도 10의 (b)와 같이, 폴링 시작 시점 Fst'1이 더미 클럭 펄스(DMY CLK)의 폴링 시작 시점 Fst'0보다 늦은 파형을 갖는다. 이 때, 시작신호 펄스의 폴링 시작 시점 Fst'1과 더미 클럭 펄스의 폴링 시작 시점 Fst'0사이의 차이를 폴링 시작시점 편차량 dx로 표현할 수 있다.The start signal pulse VST in the fifth embodiment of FIG. 10 is a waveform in which the polling start point Fst'1 is later than the polling start point Fst'0 of the dummy clock pulse DMY CLK, as shown in FIG. 10 (b) Respectively. At this time, the difference between the polling start time point Fst'1 of the start signal pulse and the polling start time point Fst'0 of the dummy clock pulse can be expressed by the polling start time deviation amount dx.

즉, 더미 클럭 펄스는 시작신호 펄스보다 펄스폭이 폴링 시작시점 편차량 dx만큼 더 작게 된다.That is, the dummy clock pulse is smaller in pulse width than the start signal pulse by the polling start time deviation dx.

이 때, 폴링 시작시점 편차량 dx는 클럭신호 커패시턴스 성분에 의하여 더미 클럭 신호에 발생하는 더미 클럭 신호의 폴링 지연량 d와 동일하거나 그보다 더 큰 것이 바람직하다.At this time, it is preferable that the polling start time deviation amount dx is equal to or larger than the polling delay amount d of the dummy clock signal generated in the dummy clock signal by the clock signal capacitance component.

이상과 같이, 도 10의 제5실시예에서는 데이터 구동회로(D-IC) 내부에 타이밍 모듈이 내장되어 있어서 각종 GIP 펄스 파형을 임의로 조절 가능한 경우, 더미 클럭 펄스의 폴링 시작시점과 시작신호 폴링 시작시점의 차이가 더미 클럭 펄스의 폴링 지연량보다 더 크도록 더미 클럭신호 펄스의 펄스 파형(펄스폭)을 조절하는 것이다.As described above, in the fifth embodiment of FIG. 10, when a timing module is built in the data driving circuit (D-IC) and various GIP pulse waveforms can be arbitrarily adjusted, the start point of polling of the dummy clock pulse, The pulse waveform (pulse width) of the dummy clock signal pulse is adjusted so that the difference of the time is larger than the amount of the polling delay of the dummy clock pulse.

도 11은 도 7 내지 도 10의 제2 내지 제5실시예에 의한 효과를 설명하기 위한 도면이다.FIG. 11 is a view for explaining effects according to the second to fifth embodiments of FIGS. 7 to 10. FIG.

도 11의 (a)는 도 7 및 도 9의 제2 및 제4실시예에 대응되는 것으로서, 실선은 시작신호 커패시터 소자(735, 935)가 사용된 경우의 게이트 출력신호 파형이고, 파선은 시작신호 커패시터 소자 C_VST가 사용되지 않은 경우의 게이트 출력신호 파형을 도시한다.FIG. 11A corresponds to the second and fourth embodiments of FIGS. 7 and 9, in which the solid line is the gate output signal waveform when the start signal capacitor elements 735 and 935 are used, _Shows the gate output signal waveform when the signal capacitor element C _VST is not used.

즉, 시작신호 커패시터 소자 C_VST가 사용되지 않은 경우에는 앞서 설명한 바와 같이, 클럭배선에서 발생되는 기생 커패시터 성분 C_CLK에 의하여 더미 클럭 펄스는 폴링 타이밍이 지연되는 반면, 시작신호 펄스는 지연이 되지 않으며, 그에 따라 폴링 타이밍의 지연시간 동안 전하 누설이 발생되고, 결과적으로 도 11의 (a)에 파선으로 표시한 바와 같이 게이트 출력신호 파형(Vout) 역시 비정상적인 형태를 가진다.That is, when the start signal capacitor element C _VST is not used, as described above, the dummy clock pulse is delayed in the polling timing by the parasitic capacitor component C _CLK generated in the clock wiring, whereas the start signal pulse is not delayed , Whereby charge leakage occurs during the delay time of the polling timing, and consequently, the gate output signal waveform Vout also has an abnormal shape as indicated by the broken line in FIG. 11 (a).

한편, 시작신호 커패시터 소자 C_VST가 사용되면, 시작신호 펄스의 폴링 타이밍이 더미 클럭 펄스의 폴링 타이밍과 동일하거나 더 늦어짐으로써, 전술한 전하 누설 현상이 발생하지 않고, 그에 따라 게이트 출력신호 파형 역시 정상적인 형태를 유지한다. (도 11의 (a)의 실선 부분)On the other hand, when the start signal capacitor element C _VST is used, the polling timing of the start signal pulse is equal to or slower than the polling timing of the dummy clock pulse, so that the above-described charge leakage phenomenon does not occur, It keeps its shape. (A solid line portion in (a) of Fig. 11)

따라서, GIP 스타트부의 비정상 구동에 의한 화질 불량 문제를 해결할 수 있게 되는 것이다.Therefore, it is possible to solve the image quality problem due to the abnormal driving of the GIP start portion.

도 11의 (b) 및 (c)는 도 8 및 도 10의 제3 및 제5실시예에 각각 대응되는 것으로서, 실선은 데이터 구동회로(D-IC)에 의하여 시작신호 펄스의 파형(펄스폭)을 변화시켜 시작신호 펄스의 폴링 시작시점이 더미 클럭 펄스의 폴링 지연시점보다 나중에 형성되도록 한 경우 또는 더미 클럭 펄스의 파형(펄스폭)을 변화시켜 더미 클럭신호 펄스의 폴링 시점이 시작신호 펄스의 폴링 지연시점보다 나중에 형성되도록 한 경우의 게이트 출력신호 파형이고, 파선은 시작신호 펄스 파형 및 더미 클럭신호 펄스 파형을 변화하지 않은 경우의 게이트 출력신호 파형을 도시한다.11 (b) and 11 (c) correspond to the third and fifth embodiments of FIGS. 8 and 10, respectively. The solid line indicates the waveform of the start signal pulse (pulse width ) Is changed so that the polling starting point of the start signal pulse is formed later than the polling delay time of the dummy clock pulse, or the waveform (pulse width) of the dummy clock pulse is changed so that the polling time of the dummy clock signal pulse And the dashed line shows the gate output signal waveform when the start signal pulse waveform and the dummy clock signal pulse waveform are not changed.

즉, 시작신호 펄스의 폴링 시작시점 또는 더미 클럭신호 펄스의 폴링시점을 늦추지 않은 경우에는, 클럭배선에서 발생되는 기생 커패시터 성분 C_CLK에 의하여 더미 클럭 펄스는 폴링 타이밍이 지연되는 반면, 시작신호 펄스는 지연이 되지 않으며, 그에 따라 폴링 타이밍의 지연시간 동안 전하 누설이 발생되고, 결과적으로 도 11의 (b) 및 (c)에 파선으로 표시한 바와 같이 게이트 출력신호 파형(Vout) 역시 비정상적인 형태를 가진다.That is, when the polling start time of the start signal pulse or the polling time of the dummy clock signal pulse is not delayed, the polling timing is delayed by the parasitic capacitor component C _CLK generated in the clock wiring, A delay does not occur and charge leakage occurs during the delay time of the polling timing. As a result, the gate output signal waveform Vout also has an abnormal shape as indicated by a broken line in (b) and (c) .

한편, 시작신호 펄스의 폴링 시작시점이 더미 클럭 펄스의 폴링 지연시점보다 나중에 형성되도록 시작신호 펄스의 펄스폭을 변화시키거나, 더미 클럭 펄스의 폴링 시작시점 및 폴링 지연량이 시작신호 펄스의 폴링 시점보다 먼저 형성되도록 더미 클럭신호 펄스의 펄스폭을 변화시키면, 시작신호 펄스의 폴링 타이밍이 더미 클럭 펄스의 폴링 타이밍과 동일하거나 더 늦어짐으로써, 전술한 전하 누설 현상이 발생하지 않고, 그에 따라 게이트 출력신호 파형 역시 정상적인 형태를 유지한다. (도 11의 (b) 및 (c)의 실선 부분)Meanwhile, it is also possible to change the pulse width of the start signal pulse so that the polling starting point of the start signal pulse is formed later than the polling delay time of the dummy clock pulse, or the polling start point and the polling delay amount of the dummy clock pulse When the pulse width of the dummy clock signal pulse is changed so as to be formed first, the polling timing of the start signal pulse is equal to or slower than the polling timing of the dummy clock pulse, so that the aforementioned charge leakage phenomenon does not occur, It also maintains its normal form. (Solid line portions in Figs. 11 (b) and 11 (c)

이상과 같이, 게이트 출력신호의 안정화를 위하여 시작신호 펄스와 동기화되는 더미 클럭 펄스가 포함되는 클럭신호를 이용하는 GIP 구동 타입의 표시장치에서, 시작신호의 폴링 타이밍이 더미 클럭 펄스의 폴링 타이밍과 동일하거나 그보다 더 늦도록 시작신호를 생성하여 제공함으로써, 시작신호 펄스(VST)와 더미 클럭 펄스(DMY CLK)의 폴링 타이밍의 불일치로 인한 화질 저하를 방지할 수 있다.As described above, in the GIP driving type display device using the clock signal including the dummy clock pulse synchronized with the start signal pulse for stabilizing the gate output signal, the polling timing of the start signal is equal to the polling timing of the dummy clock pulse It is possible to prevent image quality degradation due to mismatching of the polling timing of the start signal pulse VST and the dummy clock pulse DMY CLK by generating and providing a start signal later.

또한, 타이밍 컨트롤러에서 어레이 기판상으로 입력되는 시작신호 연결배선 중간에 시작신호 커패시터(Cvst) 소자를 배치하거나, 시작신호 배선과 연결된 게이트 구동부의 일부분에 시작신호 커패시터 소자C_VST를 배치함으로써, 시작신호 펄스(VST)의 폴링 타이밍을 더미 클럭 펄스(DMY CLK)의 폴링 타이밍과 최대한 일치시켜, 시작신호 펄스(VST)와 더미 클럭 펄스(DMY CLK)의 폴링 타이밍의 불일치로 인한 화질 저하를 방지할 수 있는 효과가 있다.
Further, by arranging the start signal capacitor (Cvst) element in the middle of the start signal connecting line inputted from the timing controller onto the array substrate, or arranging the start signal capacitor element C _VST in a part of the gate driving part connected to the start signal line, It is possible to match the polling timing of the pulse VST with the polling timing of the dummy clock pulse DMY CLK as much as possible and to prevent the deterioration of the image quality due to the mismatch of the polling timing of the start signal pulse VST and the dummy clock pulse DMY CLK There is an effect.

이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the present invention as defined by the appended claims. , Separation, substitution, and alteration of the invention will be apparent to those skilled in the art. Therefore, the embodiments disclosed in the present invention are intended to illustrate rather than limit the scope of the present invention, and the scope of the technical idea of the present invention is not limited by these embodiments. The scope of protection of the present invention should be construed according to the following claims, and all technical ideas within the scope of equivalents thereof should be construed as falling within the scope of the present invention.

610, 710, 810 : 표시패널 611, 711, 811 : 표시영역
613, 713, 813 : 게이트 구동부(GIP) 620, 720, 820 : 구동회로부(PCB)
722 : 타이밍 컨트롤러 724, 824 : 데이트 구도회로(D-IC)
730 : 시작신호 배선 730': 시작신호 연결배선
735 : 시작신호 캐패시터(Cvst) 824': 타이밍 모듈610, 710, 810: display panels 611, 711, 811: display areas
(GIP) 620, 720, 820: a driving circuit portion (PCB)
722: Timing controller 724, 824: Date composition circuit (D-IC)
730: Start signal wiring 730 ': Start signal wiring
735: Start signal capacitor (Cvst) 824 ': Timing module

Claims

A display panel including a display region including a plurality of pixels defined as intersecting regions of a gate line and a data line and a non-display region in which a gate driver for providing a gate output signal is disposed in each of the gate lines;
A timing controller for generating and outputting a start signal and a clock signal to be applied to the gate driver, and a driving circuit board including a data driver for generating a driving signal of the data line and supplying the driving signal to each data line,
Wherein a first clock signal of the clock signal comprises a dummy clock pulse synchronized with a start signal pulse,
And a start signal capacitor element having a start signal capacitance component is disposed in the gate driver connected to the start signal line of the display panel extending from the timing controller.

The method according to claim 1,
Wherein the polling timing of the start signal pulse is equal to or slower than the polling timing of the dummy clock pulse by the start signal capacitor element.

3. The method of claim 2,
Wherein the start signal capacitance component is proportional to a capacitance component generated in a clock wiring providing the first clock signal disposed on the display panel.

3. The method of claim 2,
Wherein the starting signal capacitor element has a polling start time point equal to a polling start time point of the dummy clock pulse and a polling delay amount of the start signal pulse equal to or greater than a polling delay amount of the dummy clock pulse, And the display device.

The method according to claim 1,
Wherein the gate driver includes a ridge gate driver and a superior gate driver arranged on the left and right sides of the display area,
Wherein the first clock signal is a seventh clock signal including a dummy clock signal synchronized with a start signal pulse of a third start signal input to the odd gate driver side or a start signal pulse of a fourth start signal input to the superior gate driver side, Or an eighth clock signal.

The method according to claim 1,
Wherein the dummy clock pulse is used for stabilizing a gate output signal input to the first gate line.

A display panel including a display region including a plurality of pixels defined as intersecting regions of a gate line and a data line and a non-display region in which a gate driver for providing a gate output signal is disposed in each of the gate lines;
A data driver for generating a driving signal of the data line and supplying the driving signal to each data line, and generating a start signal and a clock signal to be applied to the gate driver;
Wherein a first clock signal of the clock signal comprises a dummy clock pulse synchronized with a start signal pulse,
Wherein the data driver generates and outputs the dummy clock pulse so that the start point of polling of the dummy clock pulse is faster than the start point of polling of the start signal pulse by controlling the timing module.

8. The method of claim 7,
Wherein the polling start time deviation, which is a difference between a polling start time of the start signal pulse and a dummy clock pulse polling start time, is equal to or larger than a polling delay amount of the dummy clock pulse.

8. The method of claim 7,
Wherein the gate driver includes a ridge gate driver and a superior gate driver arranged on the left and right sides of the display area,
Wherein the first clock signal is a seventh clock signal including a dummy clock signal synchronized with a start signal pulse of a third start signal input to the odd gate driver side or a start signal pulse of a fourth start signal input to the superior gate driver side, Or an eighth clock signal.