KR20160049498A - 발진 회로, 위상 동기 회로, 및 전자 기기 - Google Patents
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Abstract
발진 회로는, MEMS 스위치, 트랜지스터, 버퍼 회로, 및 아날로그 메모리를 갖는다. MEMS 스위치는 고정 전극과 가동 전극을 갖는다. 트랜지스터의 게이트 전위는 아날로그 메모리에 의하여 유지된다. 트랜지스터의 온 전류에 의하여 고정 전위의 전위가 제어된다. 가동 전극에는 고정 전극과 가동 전극 사이의 전위차에 따른 정전 인력에 의하여 변형되는 제 1 변형과, 고정 전극과 가동 전극이 같은 전위가 됨으로써 생기는 복원력에 의하여 변형되는 제 2 변형이 주기적으로 생긴다. 가동 전극이 주기적으로 변형함으로써, 고정 전극의 전위가 주기적으로 변화한다. 고정 전극의 전위가 버퍼 회로를 통하여 출력된다.
Description
본 발명의 일 형태는, 발진 회로 및 위상 동기 회로 등의 신호 생성 회로, 전자 기기, 및 기타 반도체 장치에 관한 것이다. 또한, 본 발명의 일 형태는, 이들의 구동 방법, 및 이들의 제작 방법 등에 관한 것이다.
본 발명의 일 형태는, 상술한 기술 분야에 한정되지 않는다. 본 출원의 명세서, 도면, 및 청구범위(이하, "본 명세서 등"이라고 함)에 기재되는 발명의 일 형태로서는, 예를 들어 처리 장치, 기억 장치, 표시 장치, 액정 표시 장치, 발광 장치, 조명 장치, 축전 장치, 입력 장치, 촬상 장치, 이들의 구동 방법, 또는 이들의 제작 방법을 들 수 있다.
클록 신호를 생성하기 위하여 발진 회로가 사용된다. 발진 회로의 발진 주파수가 광범위하게 변경된다면, 필요한 성능에 맞추어 반도체 장치의 동작 주파수를 변경하는 것이 용이해진다. 이와 같은 발진 회로는, 예를 들어 센서 네트워크의 반도체 장치에 적합하다.
특허문헌 1에는, 패키지된 후에도 발진 주파수를 조정할 수 있는 MEMS 발진기가 기재되어 있다. MEMS란, "Micro Electro Mechanical Systems(미소 전자 기계 시스템)"을 말하고, 가동 미소 구조체를 갖는 기계부와, 기계부를 제어하는 전자 회로를 조합한 미소 전자 디바이스 또는 전자 시스템을 가리킨다.
비특허문헌 1에는, 프로그래머블 아날로그 디바이스(Programmable Analog Device)의 일례로서 링 오실레이터(ring oscillator)형의 전압 제어형 발진기(VCO)가 기재되어 있다. 비특허문헌 1에 따른 VCO는 산화물 반도체를 활성층에 사용한 FET(전계 효과 트랜지스터)로 구성된 비휘발성 프로그래머블 아날로그 메모리를 갖는다. 아날로그 메모리로 유지된 아날로그 전압 데이터에 따라 VCO의 발진 주파수를 변경할 수 있는 구성으로 되어 있다.
Y.Okamoto et al., "CAAC-OS-based Nonvolatile Programmable Analog Device: Voltage Controlled Oscillator Realizing Instant Frequency Switching", Extended Abstracts of the 2014 International Conference on Solid State Devices and Materials, 2014, pp.452-453.
본 발명의 일 형태는, 신규 반도체 장치, 또는 신규 반도체 장치의 동작 방법을 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는, 발진 주파수의 변경, 소비 전력의 절감, 또는 전원 공급 후에서의 신속한 동작을 가능하게 하는 것을 과제 중 하나로 한다.
복수의 과제의 기재는 서로의 과제의 존재를 방해하는 것은 아니다. 본 발명의 일 형태는 상술한 과제 모두를 해결할 필요는 없다. 또한, 열거한 과제 외의 과제는 본 명세서 등의 기재로부터 저절로 명확해지는 것이고, 이들 과제도 본 발명의 일 형태에 따른 과제가 될 수 있다.
본 발명의 일 형태는, MEMS 스위치와, 용량 소자와, 버퍼 회로와, 제 1 트랜지스터 및 제 2 트랜지스터와, 제 1 노드 및 제 2 노드를 갖고, MEMS 스위치는 가동 전극 및 고정 전극을 갖고, 고정 전극은 제 1 노드와 전기적으로 접속되고, 용량 소자의 제 1 단자는 제 1 노드와 전기적으로 접속되고, 버퍼 회로의 입력 단자는 제 1 노드와 전기적으로 접속되고, 제 1 트랜지스터의 게이트는 제 1 배선과 전기적으로 접속되고, 제 1 트랜지스터의 제 1 단자는 제 2 노드와 전기적으로 접속되고, 제 1 트랜지스터는 활성층이 산화물 반도체로 형성되고, 제 2 트랜지스터의 게이트는 제 2 노드와 전기적으로 접속되고, 제 2 트랜지스터의 제 1 단자는 제 1 노드와 전기적으로 접속되는 발진 회로이다. 본 형태에 있어서, 제 2 트랜지스터의 활성층은 산화물 반도체로 형성되어도 좋다.
본 발명의 일 형태는, MEMS 스위치와, 용량 소자와, 버퍼 회로와, n개의 회로와, 멀티플렉서와, 제 1 노드와, n개의 제 1 배선과, 제 2 배선을 갖고, MEMS 스위치는 가동 전극 및 고정 전극을 갖고, 고정 전극은 제 1 노드와 전기적으로 접속되고, 용량 소자의 제 1 단자는 제 1 노드와 전기적으로 접속되고, 버퍼 회로의 입력 단자는 제 1 노드와 전기적으로 접속되고, n개의 회로는 서로 대응하는 제 1 배선과 전기적으로 접속되고, n개의 회로는 제 2 배선과 전기적으로 접속되고, n개의 회로는 각각 제 1 트랜지스터, 제 2 트랜지스터, 및 제 2 노드를 갖고, 제 1 트랜지스터의 제 1 단자는 제 2 노드와 전기적으로 접속되고, 제 1 트랜지스터의 제 2 단자는 제 2 배선과 전기적으로 접속되고, 제 1 트랜지스터는 활성층이 산화물 반도체로 형성되고, 제 2 트랜지스터의 게이트는 제 2 노드와 전기적으로 접속되고, 제 2 트랜지스터의 제 1 단자는 멀티플렉서와 전기적으로 접속되고, 멀티플렉서는 n개의 회로 중 하나를 선택하고, 선택된 회로의 제 2 트랜지스터의 제 1 단자와 제 1 노드 사이를 도통 상태로 할 수 있는 기능을 갖는 발진 회로이다.
본 형태에 있어서, 제 2 트랜지스터의 활성층은 산화물 반도체로 형성되어도 좋다. 또는 본 형태에 있어서, 멀티플렉서는 n개의 제 3 트랜지스터를 가져도 좋다. n개의 제 3 트랜지스터는 각각 제 1 노드와 서로 대응하는 제 2 트랜지스터의 제 1 단자 사이의 도통 상태를 제어할 수 있는 기능을 갖는다. n개의 제 3 트랜지스터의 각 활성층은 산화물 반도체로 형성되어도 좋다.
본 발명의 일 형태는, 신규 반도체 장치, 또는 신규 반도체 장치의 동작 방법을 제공하는 것을 가능하게 한다. 또는 본 발명의 일 형태는, 발진 주파수의 변경, 소비 전력의 절감, 또는 전원 공급 후에서의 신속한 동작이 가능하다.
이들 복수의 효과의 기재는, 다른 효과의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는, 예시한 효과 모두를 반드시 가질 필요는 없다. 또한, 본 발명의 일 형태에서 상술한 것 이외의 과제, 효과, 및 신규 특징은 본 명세서의 기재 및 도면으로부터 저절로 명백해질 것이다.
도 1은 발진 회로의 구성예를 도시한 회로도.
도 2는 발진 회로의 동작예를 도시한 타이밍 차트.
도 3은 발진 회로의 구성예를 도시한 회로도.
도 4는 발진 회로의 구성예를 도시한 회로도.
도 5는 발진 회로의 동작예를 도시한 타이밍 차트.
도 6은 위상 동기 회로의 구성예를 도시한 블록도.
도 7은 프로세싱 유닛(무선 IC)의 구성예를 도시한 블록도.
도 8은 프로세싱 유닛(PLD)의 구성예를 도시한 모식도.
도 9는 프로세싱 유닛(MCU)의 구성예를 도시한 블록도.
도 10은 표시 장치의 구성예를 도시한 분해 사시도.
도 11의 (A)는 촬상 장치의 구성예를 도시한 블록도이고, 도 11의 (B)는 구동 회로의 구성예를 도시한 블록도.
도 12는 전자 기기의 구성예를 도시한 도면.
도 13의 (A)는 트랜지스터의 구성예를 도시한 평면도이고, 도 11의 (B)~(D)는 도 13의 (A)의 단면도.
도 14의 (A)는 도 13의 (A)의 부분 확대도이고, 도 14의 (B)는 트랜지스터의 에너지 밴드 다이어그램.
도 15는 트랜지스터의 구성예를 도시한 단면도.
도 16은 트랜지스터의 구성예를 도시한 단면도.
도 17은 반도체 장치의 구성예를 도시한 단면도.
도 18은 반도체 장치의 구성예를 도시한 단면도.
도 19는 반도체 장치의 구성예를 도시한 단면도.
도 20의 (A)는 전자 부품의 제작 방법예를 나타낸 흐름도이고, 도 20의 (B)는 전자 부품의 구성예를 도시한 모식도.
도 21의 (A)~(C)는 CAAC-OS의 단면에서의 Cs 보정 고분해능 TEM 이미지이고, 도 21의 (D)는 CAAC-OS의 단면 모식도.
도 22는 CAAC-OS의 평면에서의 Cs 보정 고분해능 TEM 이미지.
도 23은 CAAC-OS 및 단결정 산화물 반도체의 XRD에 의한 구조 해석을 설명하기 위한 도면.
도 24는 CAAC-OS의 전자 회절 패턴을 도시한 도면.
도 25는 전자 조사에 의한 In-Ga-Zn 산화물의 결정부의 변화를 나타낸 도면.
도 26의 (A)는 CAAC-OS의 성막 모델을 설명하기 위한 모식도이고, 도 26의 (B)는 nc-OS의 성막 모델을 설명하기 위한 모식도.
도 27의 (A)는 InGaZnO4의 결정을 설명하기 위한 도면이고, 도 27의 (B) 및 (C)는 펠릿을 설명하기 위한 도면.
도 28은 CAAC-OS의 성막 모델을 설명하기 위한 모식도.
도 2는 발진 회로의 동작예를 도시한 타이밍 차트.
도 3은 발진 회로의 구성예를 도시한 회로도.
도 4는 발진 회로의 구성예를 도시한 회로도.
도 5는 발진 회로의 동작예를 도시한 타이밍 차트.
도 6은 위상 동기 회로의 구성예를 도시한 블록도.
도 7은 프로세싱 유닛(무선 IC)의 구성예를 도시한 블록도.
도 8은 프로세싱 유닛(PLD)의 구성예를 도시한 모식도.
도 9는 프로세싱 유닛(MCU)의 구성예를 도시한 블록도.
도 10은 표시 장치의 구성예를 도시한 분해 사시도.
도 11의 (A)는 촬상 장치의 구성예를 도시한 블록도이고, 도 11의 (B)는 구동 회로의 구성예를 도시한 블록도.
도 12는 전자 기기의 구성예를 도시한 도면.
도 13의 (A)는 트랜지스터의 구성예를 도시한 평면도이고, 도 11의 (B)~(D)는 도 13의 (A)의 단면도.
도 14의 (A)는 도 13의 (A)의 부분 확대도이고, 도 14의 (B)는 트랜지스터의 에너지 밴드 다이어그램.
도 15는 트랜지스터의 구성예를 도시한 단면도.
도 16은 트랜지스터의 구성예를 도시한 단면도.
도 17은 반도체 장치의 구성예를 도시한 단면도.
도 18은 반도체 장치의 구성예를 도시한 단면도.
도 19는 반도체 장치의 구성예를 도시한 단면도.
도 20의 (A)는 전자 부품의 제작 방법예를 나타낸 흐름도이고, 도 20의 (B)는 전자 부품의 구성예를 도시한 모식도.
도 21의 (A)~(C)는 CAAC-OS의 단면에서의 Cs 보정 고분해능 TEM 이미지이고, 도 21의 (D)는 CAAC-OS의 단면 모식도.
도 22는 CAAC-OS의 평면에서의 Cs 보정 고분해능 TEM 이미지.
도 23은 CAAC-OS 및 단결정 산화물 반도체의 XRD에 의한 구조 해석을 설명하기 위한 도면.
도 24는 CAAC-OS의 전자 회절 패턴을 도시한 도면.
도 25는 전자 조사에 의한 In-Ga-Zn 산화물의 결정부의 변화를 나타낸 도면.
도 26의 (A)는 CAAC-OS의 성막 모델을 설명하기 위한 모식도이고, 도 26의 (B)는 nc-OS의 성막 모델을 설명하기 위한 모식도.
도 27의 (A)는 InGaZnO4의 결정을 설명하기 위한 도면이고, 도 27의 (B) 및 (C)는 펠릿을 설명하기 위한 도면.
도 28은 CAAC-OS의 성막 모델을 설명하기 위한 모식도.
본 명세서 등에서 반도체 장치란, 반도체 특성을 이용한 장치를 말하고, 반도체 소자(트랜지스터, 다이오드 등)를 포함하는 회로나, 이 회로를 갖는 장치 등을 말한다. 또한, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 예를 들어, 집적 회로, 집적 회로를 구비한 칩은 반도체 장치의 일례다. 또한, 기억 장치, 표시 장치, 발광 장치, 조명 장치 및 전자 기기 등은 그 자체가 반도체 장치이며, 반도체 장치를 갖는 경우가 있다.
또한, 본 명세서 등에 있어서, 'X와 Y가 접속된다'라고 명시적으로 기재된 경우는 X와 Y가 전기적으로 접속되는 경우와, X와 Y가 기능적으로 접속되는 경우와, X와 Y가 직접 접속되는 경우가 본 명세서 등으로 기재되어 있는 것으로 한다. 따라서, 소정의 접속 관계, 예를 들어 도면이나 문장에 나타낸 접속 관계에 한정되지 않고, 도면이나 문장에 나타낸 접속 관계 이외의 것도 도면이나 문장에 기재되어 있는 것으로 한다. 여기에서, X, Y는, 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
트랜지스터는 3개의 단자(게이트, 소스, 및 드레인이라고 불림)를 갖는다. 게이트는 트랜지스터의 도통 상태를 제어하는 제어 단자로서 기능할 수 있다. 나머지 2개의 단자(소스 또는 드레인이라고 불림)는 입출력 단자로서 기능할 수 있다. 2개의 입출력 단자는 트랜지스터의 형 및 각 단자에 공급되는 전위의 높낮이에 따라, 한쪽이 소스가 되고, 다른 쪽이 드레인이 된다. 그래서, 본 명세서 등에서는, 소스나 드레인이라는 용어는 서로 바꿔 사용할 수 있는 것으로 한다. 또한, 본 명세서 등에서는 게이트 이외의 2개의 단자를 '제 1 단자', '제 2 단자'라고 부르는 경우가 있다.
또한, 회로 구성이나 디바이스 구조에 따라, 노드를 단자, 배선, 전극, 도전층, 도전체, 불순물 영역 등으로 바꿔 말할 수 있다. 또한, 단자, 배선 등을 노드로 바꿔 말할 수 있다.
전압은 어떤 전위와, 기준의 전위(예를 들어 접지 전위 또는 소스 전위)와의 전위차를 나타내는 경우가 많다. 따라서, 전압을 전위로 바꾸어 말하는 것이 가능하다. 또한 전위란 상대적인 것이다. 따라서 접지 전위라고 기재되어 있더라도 반드시 0V를 의미하지 않는 경우도 있다.
또한, 본 명세서 등에서 "막"이라는 말과 "층"이라는 말은 경우 또는 상황에 따라 서로 바꿀 수 있다. 예를 들어, '도전층'이라는 용어를 '도전막'이라는 용어로 바꿀 수 있는 경우가 있고, '절연막'이라는 용어를 '절연층'이라는 용어로 바꿀 수 있는 경우가 있다.
본 명세서 등에서, '제 1', '제 2', '제 3'이라는 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이고, 이 경우에는 수적으로 한정하는 것이 아니고, 또한 순서를 한정하는 것도 아니다.
본 명세서 등에서, 예를 들어 전원 전위(Vdd)를 전위(Vdd), 또는 Vdd 등이라고 생략하여 기재하는 경우가 있다. 이것은 다른 구성 요소(예를 들어 신호, 전압, 전위, 회로, 소자, 전극, 배선 등)에 대해서도 마찬가지이다. 또한, 동일한 부호를 사용하는 경우, 그 중에서도 특별히 구별할 필요가 있을 때는 부호에 '_1', '_2', '[n]', '[m, n]' 등의 식별용 부호를 부기하는 경우가 있다. 예를 들어, 2개의 배선(WL)을 각각 구별하기 위하여 WL[0], WL[1]이라고 기재한다.
도면에 있어서, 크기, 층의 두께, 또는 영역은, 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 그것은 반드시 그 스케일에 한정되지 않는다. 또한 도면은, 이상적인 예를 모식적으로 도시한 것이며, 도면에 나타내는 형상 또는 값 등에 한정되지 않는다. 예를 들어, 노이즈에 의한 신호, 전위 또는 전류의 편차, 또는 타이밍의 차이에 의한 신호, 전위 또는 전류의 편차 등을 포함하는 것이 가능하다.
도면을 참조하여 구성끼리의 위치 관계를 설명하기 위하여, "위에", "아래에" 등의 배치를 나타내는 어구가 편의상 사용되는 경우가 있다. 또한, 구성끼리의 위치 관계는, 각 구성을 묘사하는 방향에 따라 적절히 변화되는 것이다. 따라서, 본 명세서에서 설명된 어구로 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
도면에 도시된 볼록도에서의 각 회로 볼록의 배치는, 설명하기 위하여 위치 관계를 특정한 것에 불과하고, 상이한 회로 블록에서 서로 다른 기능들이 실현되도록 도시되더라도, 실제의 회로 블록에서는 같은 회로 블록 내에서 다른 기능들이 실현되도록 제공되는 경우도 있다. 또한, 각 회로 블록의 기능은 설명하기 위하여 기능이 특정된 것에 불과하고, 하나의 회로 블록에 의하여 처리하는 것으로 도시되더라도 실제로는 복수의 회로 블록에 의하여 처리하도록 제공되는 경우도 있다.
이하에 본 발명의 실시형태를 나타낸다. 다만, 복수의 실시형태를 적절히 조합할 수 있다. 또한, 어느 실시형태에서 복수의 구성예(동작예, 제작 방법예도 포함함)가 나타내어지는 경우, 구성예들을 서로 적절히 조합할 수 있다. 또한, 본 발명은 많은 상이한 형태로 실시할 수 있고, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 쉽게 이해할 수 있다. 따라서, 본 발명은 이하에 기재되는 실시형태의 내용에 한정하여 해석되는 것은 아니다.
(실시형태 1)
<<발진 회로의 구성예 1>>
도 1은 발진 회로의 회로 구성예를 도시한 것이다. 도 1에 도시된 발진 회로(100)는 MEMS 스위치(10), 회로(20), 용량 소자(21), 버퍼 회로(22)를 갖는다.
(MEMS 스위치(10))
MEMS 스위치(10)는, 가동 전극(11) 및 고정 전극(12)을 갖는다. MEMS 스위치(10)는 가동 전극(11)을 변형시킴으로써 가동 전극(11)을 고정 전극(12)에 직접 접촉시킬 수 있는 구조를 갖는다. 고정 전극(12)의 전위를 제어함으로써, 가동 전극(11)과 고정 전극(12) 사이에 정전 인력이 생겨 가동 전극(11)이 변형된다. 여기서, 가동 전극(11)의 전위는 전위원(180)에 의하여 제어된다. 가동 전극(11)의 전위를 고정하는 경우는, 전위원(180)에 배터리를 사용할 수 있다. 고정 전극(12)은 노드(ND)와 전기적으로 접속되어 있다.
(출력부)
용량 소자(21)에서 제 1 단자는 노드(ND)와 전기적으로 접속되고, 제 2 단자는 접지 전위(GND)에 입력된다. 노드(ND)에 저항(R)을 삽입하여 저항(R)과 용량 소자(21)를 갖는 RC 직렬 회로를 구성하여도 좋다. RC 직렬 회로는, 로우 패스 필터(Low pass filter)의 기능을 갖는다. 버퍼 회로(22)에서 입력 단자는, 노드(ND)와 전기적으로 접속되고, 출력 단자는 발진 회로(100)의 출력 단자(OUT)와 전기적으로 접속된다. 발진 회로(100)는 발진 주파수(fout)의 신호(Vout)를 출력 단자(OUT)로부터 출력하는 기능을 갖는다. 버퍼 회로(22)는 신호(Vout)의 파형을 구형파로 변환하는 기능을 갖는다. 또한, 버퍼 회로(22)는 신호(Vout)의 진폭을 조정하는 기능을 가져도 좋다. 예를 들어, 버퍼 회로(22)는 하나의 인버터로 또는 직렬로 전기적으로 접속된 2개 이상의 인버터로 또는 증폭 회로로 구성할 수 있다.
(회로(20))
회로(20)는 고정 전극(12)(노드(ND))의 전위를 제어할 수 있는 기능을 갖는다. 회로(20)는 아날로그 메모리(30) 및 트랜지스터(42)를 갖는다. 트랜지스터(42)의 게이트는 아날로그 메모리(30)와 전기적으로 접속되어 있다. 트랜지스터(42)에서 제 1 단자는 노드(ND)와 전기적으로 접속된다. 트랜지스터(42)의 제 2 단자에는 접지 전위(GND)가 입력된다. 여기에서는, 트랜지스터(42)의 제 2 단자의 전위는 접지 전위(GND)로 고정되어 있지만, 이에 한정되지 않는다. 트랜지스터(42)는 전류원으로서 기능할 수 있다. 트랜지스터(42)를 흐르는 전류(드레인 전류)의 크기는 아날로그 메모리(30)로 유지되어 있는 전위에 의하여 제어할 수 있다.
(아날로그 메모리(30))
아날로그 메모리(30)는 트랜지스터(42)의 게이트 전위를 제어할 수 있는 기능을 갖는다. 아날로그 메모리(30)는 트랜지스터(41) 및 노드(FD)를 갖고, 배선(WD) 및 배선(WL)과 전기적으로 접속되어 있다. 노드(FD)는 아날로그 메모리(30)의 전위 유지 노드이며, 전기적으로 플로팅 상태(floating state)로 될 수 있는 노드이다. 노드(FD)는 트랜지스터(42)의 게이트와 전기적으로 접속되어 있다. 노드(FD)의 전위는, 노드(FD)의 기생 용량(주로 트랜지스터(42)의 게이트 용량)에 의하여 유지된다. 노드(FD)의 전위를 유지하기 위하여, 노드(FD)에 용량 소자를 전기적으로 접속하여도 좋다. 트랜지스터(41)는 배선(WD)과 노드(FD) 사이를 도통 상태로 하기 위한 패스 트랜지스터이다. 트랜지스터(41)에서 게이트는 배선(WL)과 전기적으로 접속되고, 제 1 단자는 노드(FD)와 전기적으로 접속되고, 제 2 단자는 배선(WD)과 전기적으로 접속되어 있다.
(트랜지스터(41))
트랜지스터(41)를 오프 상태로 함으로써 노드(FD)가 전기적으로 플로팅 상태로 되어 아날로그 메모리(30)는 유지 상태가 된다. 따라서, 아날로그 메모리(30)에서 아날로그 전위를 오랫동안 유지시키려면, 전기적으로 플로팅 상태로 된 노드(FD)의 전위의 변동(특히, 전위의 강하)을 가능한 한 억제하는 것이 바람직하다. 이를 위한 방법 중 하나로서는 트랜지스터(41)를 오프 전류가 상당히 낮은 트랜지스터로 구성하는 것을 들 수 있다.
오프 전류란, 트랜지스터가 오프 상태일 때 소스와 드레인 사이에 흐르는 전류(드레인 전류)를 말한다. 트랜지스터가 n형인 경우, 예를 들어 문턱 전압이 0V~2V 정도이면, 게이트와 소스 사이에 인가되는 전압이 음인 경우에 소스와 드레인 사이에 흐르는 전류를 오프 전류라고 할 수 있다.
오프 전류가 극히 작다는 것은, 예를 들어 채널 폭 1㎛당의 오프 전류가 100zA(z; 젭토, 10-21) 이하인 것을 말한다. 오프 전류는 작을수록 바람직하기 때문에 이 정규화된 오프 전류가 10zA/㎛ 이하, 또는 1zA/㎛ 이하인 것이 바람직하고, 10yA/㎛(y; 욕토, 10-24) 이하인 것이 더 바람직하다.
트랜지스터의 오프 전류를 극히 작게 하기 위해서는, 예를 들어 활성층(채널 영역)을 에너지 갭이 넓은 반도체로 형성하면 좋다. 반도체의 에너지 갭은, 예를 들어 2.5eV 이상 4.2eV 이하로 하면 좋고, 바람직하게는 2.8eV 이상 3.8eV 이하, 더욱 바람직하게는 3eV 이상 3.5eV 이하로 한다. 이와 같은 반도체로서 금속 산화물을 포함하는 산화물 반도체를 들 수 있다.
활성층(채널 영역)이 산화물 반도체로 형성된 트랜지스터(이하, "OS 트랜지스터"라고 함)는, 열 여기로 인한 누설 전류가 작고, 또한 오프 전류가 극히 작다. 채널 폭으로 정규화된 OS 트랜지스터의 누설 전류는, 소스-드레인 사이의 전압이 10V, 실온(25℃ 정도)의 상태로 10×10-21A/㎛(10zA/㎛) 이하로 할 수 있다. 트랜지스터(41)에 적용되는 OS 트랜지스터의 오프 전류는, 실온(25℃ 정도)에서 1×10-18A 이하, 또는 1×10-21A 이하, 또는 1×10-24A 이하가 바람직하다. 또는, 누설 전류는 85℃에서 1×10-15A 이하, 또는 1×10-18A 이하, 또는 1×10-21A 이하인 것이 바람직하다.
(트랜지스터(42))
나중에 기재하지만, 트랜지스터(42)의 제 1 단자의 최대 전위는, 가동 전극(11)의 전위(VM)이다. 가동 전극(11)을 변형시키기 위해서는 전위(VM)를 고전위로 할 필요가 있다. 그래서, 트랜지스터(42)는 고내압인 것이 바람직하다.
산화물 반도체는 에너지 갭이 크고, 전자가 여기되기 어렵고, 홀의 유효 질량이 큰 반도체이다. 그래서, OS 트랜지스터는 실리콘 등을 사용한 일반적인 트랜지스터와 비교하여 애벌란시 항복(avalanche breakdown) 등이 일어나기 어려운 경우가 있다. 애벌란시 항복에 기인한 핫 캐리어 열화 등이 억제됨으로써 OS 트랜지스터는 높은 드레인 내압을 갖게 되어 고드레인 전위로 구동할 수 있다. 따라서, 트랜지스터(42)가 OS 트랜지스터임으로 MEMS 스위치(10)를 구동하기 위한 전위나 입력 타이밍 등의 구동 조건의 여유도(마진)를 높일 수 있다.
OS 트랜지스터의 산화물 반도체는, 적어도 In, Ga, Sn 및 Zn 중의 1종 이상의 원소를 포함하는 금속 산화물인 것이 바람직하다. 이러한 금속 산화물로서는, In-Sn-Ga-Zn 산화물, In-Ga-Zn 산화물, In-Sn-Zn 산화물, In-Al-Zn 산화물, Sn-Ga-Zn 산화물, Al-Ga-Zn 산화물, Sn-Al-Zn 산화물, In-Zn 산화물, Sn-Zn 산화물, Al-Zn 산화물 반도체, Zn-Mg 산화물 반도체, Sn-Mg 산화물, In-Mg 산화물이나, In-Ga 산화물, In 산화물, Sn 산화물, Zn 산화물 등을 들 수 있다. 산화물 반도체는, 금속 산화물의 구성 원소 이외의 원소나 화합물을 포함하여도 좋고, 예를 들어, SiO2를 포함하여도 좋다.
게이트 절연층을 산화막 환산 막 두께(EOT)로 11nm 정도까지 두껍게 하고, 채널 길이를 50nm 정도까지 짧게 하여도, OS 트랜지스터는 매우 양호한 오프 전류 특성 및 서브문턱(subthreshold) 특성을 가질 수 있다. 따라서, OS 트랜지스터는 논리 회로를 구성하는 일반적인 Si 트랜지스터보다 두꺼운 게이트 절연층을 사용할 수 있으므로 게이트 절연층을 통한 누설 전류가 저감되어, 게이트 절연층의 막 두께의 불균일로 인한 전기 특성 편차도 억제할 수 있다. OS 트랜지스터에 관한 자세한 설명은 실시형태 2에서 나타내고, 산화물 반도체에 관한 자세한 설명은 실시형태 3에서 나타낸다.
버퍼 회로(22)의 입력 단자의 전위도 최대로 VM이 된다. 그래서, 버퍼 회로(22)라도 전위(VM)가 입력되는 트랜지스터는 고내압인 것이 바람직하고, 이 트랜지스터는 OS 트랜지스터인 것이 바람직하다. 예를 들어, 트랜지스터(41, 42) 및 버퍼 회로(22)의 트랜지스터를 OS 트랜지스터로 함으로써, 발진 회로(100)의 제작 비용을 삭감할 수 있다. 또한, 현시점에서는 OS 트랜지스터 중에서 실용적인 특성을 갖는 것은 n형 트랜지스터뿐이다. 그래서, 버퍼 회로(22)를 OS 트랜지스터로 구성하는 경우에는 버퍼 회로(22)는 단일 도전형 트랜지스터로 구성된다.
<발진 회로의 구동 방법예>
발진 회로(100)에서, 트랜지스터(42)의 게이트의 전위는, 아날로그 메모리(30)로 유지된다. 트랜지스터(42)의 온 전류에 의하여 고정 전극(12)의 전위가 제어된다. 발진 회로(100)를 동작시키면, 가동 전극(11)에는 고정 전극(12)과 가동 전극(11) 사이의 전위차에 의한 정전 인력에 따라 변형되는 제 1 변형과, 가동 전극(11)과 고정 전극(12)이 같은 전위가 됨으로써 생기는 복원력에 따라 변형되는 제 2 변형이 주기적으로 생긴다. 가동 전극(11)이 주기적으로 변형됨으로써 고정 전극(12)의 전위가 주기적으로 변화된다. 고정 전극(12)의 전위는 버퍼 회로(22)에 입력된다. 버퍼 회로(22)는 트랜지스터(42)의 게이트의 전위에 따른 발진 주파수(fout)의 신호(Vout)를 생성한다.
도 2는 발진 회로(100)의 타이밍 차트의 일례를 도시한 것이다. 도 2는 배선(WD, WL), 노드(FD, ND), 및 단자(OUT)의 전위의 파형을 도시한 것이고, 이들의 전위의 최소값은 GND이다. T1~T6은 시각을 나타낸다. 또한, 도 2는 가동 전극(11)과 고정 전극(12) 사이의 거리(X)의 시간에 따른 변화를 도시한 것이다.
(초기 상태)
발진 회로(100)가 발진되지 않는 초기 상태에서는, 배선(WD, WL), 노드(FD)의 전위는 GND이다. 가동 전극(11)의 전위는, 전위원(180)에 의하여 전위(VM)로 고정되어 있다. 초기 상태에서는 가동 전극(11)과 고정 전극(12) 사이에 정전 인력을 발생시키지 않는 상태로 함으로써 노드(ND)(고정 전극(12))의 전위도 VM로 한다. 따라서, 거리(X)는 최대이며, dm이다.
(아날로그 전위의 기록)
T1~T3의 기간에 아날로그 메모리(30)에 아날로그 전위가 기록된다. 구체적으로는, 배선(WD)의 전위(Va)가 노드(FD)에 기록된다. T1에서 배선(WL)을 고레벨 전위("H")로 한다. 트랜지스터(41)가 온 상태가 되므로 노드(FD)의 전위는 상승되고, T2에서 배선(WD)으로부터 공급되는 전위(Va)에 설정된다. T3에서 배선(WL)을 저레벨 전위("L")로 함으로써 트랜지스터(41)를 오프 상태로 한다. T3에서 배선(WD)을 GND로 돌아가게 한다. T3~T4의 기간에서 아날로그 메모리(30)는 유지 상태이다.
(발진 동작)
노드(FD)의 전위가 트랜지스터(42)의 문턱 전압을 넘으면 트랜지스터(42)가 온 상태가 된다. 트랜지스터(42)를 통하여 흐르는 전류에 의하여 노드(ND)의 전위는 저하된다. 노드(ND)의 전위가 VM 미만이 됨으로써 가동 전극(11)과 고정 전극(12) 사이에 전위차가 생겨, 가동 전극(11)과 고정 전극(12) 사이에 정전 인력이 생긴다. 전위차가 일정 값을 넘으면, 정전 인력에 의하여 가동 전극(11)에는 기계적 변형이 일어나 거리(X)가 좁아진다. 따라서, 거리(X)가 0이 되면(즉, 가동 전극(11)과 고정 전극(12)이 접촉되면), 고정 전극(12)의 전위는 VM이 된다. 가동 전극(11)의 전위와 고정 전극(12)의 전위가 같기 때문에, 가동 전극(11)과 고정 전극(12) 사이에 정전 인력이 생기지 않는다. 따라서, 가동 전극(11)의 복원력에 의하여 가동 전극(11)과 고정 전극(12) 사이의 거리(X)는 초기값(dm)으로 돌아간다.
T2~T4의 기간에 가동 전극(11)과 고정 전극(12)은 접촉과 비접촉을 반복한다. 노드(ND)의 전위(Vnd)의 파형은 하강 속도가 상승 속도보다 느린 램프 파형이 된다. 전위(Vnd)는 버퍼 회로(22)에 입력된다. 도 2에는 버퍼 회로(22)에서, 입력 전위가 소정의 문턱 전위를 넘으면 "H"가 출력되고, 문턱 전위 이하이면 "L"이 출력되는 기능을 갖는 예를 도시하였다. 단자(OUT)로부터는 발진 주파수(fa)의 신호(Vout)가 출력된다. 신호(Vout)의 고레벨 전위는 버퍼 회로(22)의 고전원 전위(Vdd)에 의하여 결정된다.
가동 전극(11)의 복원력은 가동 전극(11)의 스프링 상수(spring constant)로 설정할 수 있다. 따라서, 가동 전극(11)의 스프링 상수에 의하여 가동 전극(11)과 고정 전극(12)의 접촉과 비접촉을 반복하는 주기, 즉 발진 회로(100)의 발진 주파수(fout)가 결정된다. 또한, 트랜지스터(42)의 전류 공급 능력에 의하여 Vnd의 하강 속도가 결정되고, 결과적으로 fout가 결정된다. 트랜지스터(42)의 전류 공급 능력은 구체적으로는 트랜지스터(42)의 채널 길이 및 채널 폭으로 결정할 수 있다. 또한, fout는 트랜지스터(42)의 게이트의 전위에 의하여 조절할 수 있다. 즉, 배선(WD)에 입력되는 전위에 따라 fout를 조절할 수 있다. 따라서, 발진 회로(100)를 전위 제어형의 발진 회로라고 부를 수 있다.
아날로그 메모리(30)에서 유지된 아날로그 전위를 재기록함으로써 fout를 변경할 수 있다. T4~T6에서는, 아날로그 메모리(30)의 재기록 동작이 행해진다. 배선(WD)을 Vb로 하고, 배선(WL)을 "H"로 한다. T5에서 노드(FD)의 전위가 Vb로 재기록된다. T6에서 배선(WL)을 "L"로 하고, 배선(WD)을 GND로 한다. T6 이후는 아날로그 메모리(30)는 유지 상태이다.
노드(FD)가 Vb로 상승됨으로써, 트랜지스터(42)의 드레인 전류가 크게 되므로, 노드(ND)의 하강 속도가 빨라진다. 따라서, T5 이후 단자(OUT)로부터 fa보다 높은 발진 주파수(fb)의 신호(Vout)가 출력된다.
아날로그 메모리(30)에 아날로그 전위를 기록하기 위한 에너지는, 노드(FD)의 용량의 충방전에 필요한 에너지이기 때문에, 아날로그 메모리(30)는 저전력으로 기록할 수 있다. 또한, 트랜지스터(41)를 오프 전류가 극히 작은 OS 트랜지스터로 함으로써, 노드(FD)의 전위가 장기간 유지될 수 있어 아날로그 메모리(30)를 불휘발성 메모리로서 사용할 수 있다. 따라서, 일반적인 전위 제어형의 발진 회로에서는 제어 전위를 유지하기 위하여 전력을 소비하지만, 발진 회로(100)는 이를 위한 전력이 필요 없어 동적 소비 전력이 저감된다. 또한, 원하는 주파수로 발진할 수 있도록 노드(FD)의 전위를 설정하고 나서 전원을 차단하면, 전원 전위를 다시 투입함으로써 발진 회로(100)를 원하는 주파수로 바로 발진시킬 수 있다. 즉, 발진 회로(100)는 전원 전위를 투입할 때마다 튜닝 동작을 행할 필요가 없다.
또한, 아날로그 메모리(30)의 유지 기간에 트랜지스터(41)가 완전히 오프 상태가 되는 전위가 게이트에 계속 인가되는 경우가 있다. 또는 트랜지스터(41)에 백 게이트를 제공한 경우, 트랜지스터(41)가 노멀리-오프 특성을 갖도록 백 게이트에 전위가 계속 인가되는 경우가 있다. 이러한 경우에는, 유지 기간에서 아날로그 메모리(30)에 전위가 공급되게 되지만, 전류가 거의 흐르지 않기 때문에 아날로그 메모리(30)에서는 전력은 거의 소비되지 않는다. 따라서, 유지 기간에서 소정의 전위가 아날로그 메모리(30)에 공급되더라도, 아날로그 메모리(30)는 전력을 거의 소비하지 않으므로 아날로그 메모리(30)를 불휘발성 메모리라고 표현할 수 있다.
<<발진 회로의 구성예 2,3>>
도 3의 (A)에 도시된 발진 회로(101), 및 도 3의 (B)에 도시된 발진 회로(102)는 발진 회로(100)의 변형예이다. 발진 회로(101, 102)는 발진 회로(100)와 마찬가지로 동작시킬 수 있다.
발진 회로(101)는 회로(20) 대신에 회로(25)를 갖는다. 회로(25)에는, 트랜지스터(41, 42) 대신에 백 게이트를 갖는 트랜지스터(43, 44)가 제공된다. 트랜지스터(43, 44)의 백 게이트는 배선(OBG)과 전기적으로 접속된다. 배선(OBG)은 트랜지스터(43, 44)의 백 게이트의 전위를 고정하기 위하여 일정 전위를 입력하여도 좋다. 또는, 발진 회로(101)의 동작에 따라 배선(OBG)의 전위를 변화시켜도 좋다. 트랜지스터(43, 44)의 백 게이트의 전위를 조절함으로써 이들의 문턱 전압을 조절할 수 있다.
트랜지스터(43) 및 트랜지스터(44) 중 한쪽은 백 게이트가 제공되지 않는 트랜지스터여도 좋다. 또한, 트랜지스터(43, 44)의 백 게이트를 서로 다른 배선에 전기적으로 접속하여도 좋다.
발진 회로(102)는 회로(20) 대신에 회로(26)를 갖는다. 회로(26)에는, 트랜지스터(41, 42) 대신에 백 게이트가 게이트에 전기적으로 접속되는 트랜지스터(45, 46)가 제공된다. 트랜지스터(45, 46)를 이와 같은 구조로 함으로써 전류 구동 능력을 향상시킬 수 있다.
트랜지스터(45) 및 트랜지스터(46) 중 한쪽은 백 게이트가 제공되지 않는 트랜지스터여도 좋다. 또한, 배선(OBG)을 제공하여 트랜지스터(45) 및 트랜지스터(46)의 백 게이트 중 어느 하나를 배선(OBG)과 전기적으로 접속하여도 좋다.
<<발진 회로의 구성예 4>>
도 4에 도시된 발진 회로(110)도 전위 제어형 발진 회로이다. 발진 회로(110)는 발진 주파수를 즉시 전환할 수 있다. 발진 회로(110)는 MEMS 스위치(10), n개의 회로(20), 용량 소자(21), 버퍼 회로(22), n개의 트랜지스터(51)를 갖는다. MEMS 스위치(10)의 가동 전극(11)은 전위원(180)과 전기적으로 접속되어 있다. 또한, 도 4에서 [0] 등의 참조 부호가 일부 요소에서는 생략된다.
회로(20)[k]는, 배선(WL) 및 배선(WL)[k]과 전기적으로 접속되어 있다. 트랜지스터(41)[k]의 게이트는, 배선(WL)[k]과 전기적으로 접속되고, 그 제 1 단자는 노드(FD)[k]와 전기적으로 접속되고, 그 제 2 단자는 배선(WD)과 전기적으로 접속되어 있다. 트랜지스터(42)[k]의 게이트는, 노드(FD)[k]와 전기적으로 접속되고, 그 제 1 단자는 트랜지스터(51)[k]의 제 1 단자와 전기적으로 접속되고, 그 제 2 단자에는 GND가 입력되어 있다. 트랜지스터(51)[k]의 게이트는, 배선(SE)[k]과 전기적으로 접속되고, 그 제 2 단자는 노드(ND)와 전기적으로 접속되어 있다. k는 0 이상 n-1 이하의 정수(整數)이다.
트랜지스터(51)의 제 1 단자 및 제 2 단자에는 최대로 전위(VM)가 입력되므로 트랜지스터(42)와 마찬가지로 트랜지스터(51)도 고내압의 트랜지스터인 것이 바람직하다. 그래서, 트랜지스터(51)도 OS 트랜지스터인 것이 바람직하다.
트랜지스터(51[0]~51[n-1])에 의하여 패스 트랜지스터 로직(60)이 구성되어 있다. 패스 트랜지스터 로직(60)은 멀티플렉서의 기능을 갖는다. 패스 트랜지스터 로직(60)은 배선(SE[0]~SE[n-1])의 입력 신호에 의하여 제어된다. 트랜지스터(51[k])는 회로(20[k])의 출력 단자(트랜지스터(42[k])의 제 1 단자)와, 노드(ND)와의 사이의 도통 상태를 제어할 수 있는 기능을 갖는다. 패스 트랜지스터 로직(60)에 의하여 노드(ND)와 전기적으로 접속되는 회로(20)를 전환할 수 있기 때문에, 발진 회로(110)는 신호(Vout)의 발진 주파수(fout)를 즉시 변경할 수 있다. 또한, 발진 회로(110)도 발진 회로(100)와 마찬가지로 전원 전위를 투입할 때마다 튜닝 동작을 행할 필요가 없다.
<발진 회로의 구동 방법예>
도 5는 발진 회로(110)의 타이밍 차트의 일례를 도시한 것이다. 도 5는 n이 1인 경우의 발진 회로(110)의 구동 방법예를 나타내었다. 도 5에는 배선(WD, WL[0], WL[1], SE[0], SE[1]), 노드(FD[0], FD[1], ND), 및 단자(OUT)의 전위의 파형을 나타내었다. 이들의 전위의 최소값은 GND이다. 또한, 도 5에는 가동 전극(11)과 고정 전극(12) 사이의 거리(X)의 시간에 따른 변화도 나타내었다.
(초기 상태)
발진 회로(110)가 발진되지 않는 초기 상태에서는, 가동 전극(11)의 전위는 전위원(180)에 의하여 전위(VM)로 고정된다. 초기 상태에서는, 노드(ND)(고정 전위(12))의 전위도 VM로 한다. 초기 상태에서는, 거리(X)는 최대이며 dm이다. 배선(WD, WL[0], WL[1], SE[0], SE[1]), 노드(FD[0], FD[1])의 전위는 GND이다.
(T1~T4, 아날로그 전위의 기록)
우선, 아날로그 메모리(30[0], 30[1])에 아날로그 전위를 기록한다. 여기서는, 아날로그 메모리(30[0])에 Va를 기록하고, 아날로그 메모리(30[1])에 Vb를 기록하기로 한다.
T1에서 배선(WL[0])을 "H"로 하고, 배선(WD)을 Va로 한다. 트랜지스터(41[0])가 온 상태가 되므로, 노드(FD[0])의 전위는 배선(WD)으로부터 공급되는 전위(Va)로 설정된다. T2에서 배선(WL[0])을 "L"로 하고, 배선(WD)을 GND로 한다. T2 이후는 아날로그 메모리(30[0])는 유지 상태이다.
T3에서 배선(WL)[1]을 "H"로 하고, 배선(WD)을 Vb로 한다. 트랜지스터(41[1])가 온 상태가 되므로, 노드(FD[1])의 전위는 배선(WD)으로부터 공급되는 전위(Vb)로 설정된다. T4에서 배선(WL[1])을 "L"로 하고, 배선(WD)을 GND로 한다. T4 이후는 아날로그 메모리(30[0])는 유지 상태이다.
(T5 이후, 발진 동작)
패스 트랜지스터 로직(60)의 어느 하나의 트랜지스터(51)를 온 상태로 함으로써 발진 회로(110)를 발진시킨다. T5~T6에서는, 배선(SE[0])을 "H"로 하고, 트랜지스터(51[0])는 온 상태로 한다. 이로써, 트랜지스터(42[0])의 제 1 단자가 노드(ND)와 전기적으로 접속된다. 따라서, 도 2의 발진 회로(100)의 발진 동작과 마찬가지로 노드(FD[0])의 전위(Va)에 따른 속도로 가동 전극(11)과 고정 전극(12)이 접촉과 비접촉을 반복하여 출력 단자(OUT)로부터는 발진 주파수(fa)의 신호(Vout)가 출력된다.
T6 이후에는, 배선(SE[1])이 "H"이므로, 트랜지스터(51[1])가 온 상태가 된다. 트랜지스터(42[1])의 제 1 단자가 노드(ND)와 전기적으로 접속된다. 따라서, 노드(FD[1])의 전위(Vb)에 따른 속도로 가동 전극(11)과 고정 전극(12)이 접촉과 비접촉을 반복하여 출력 단자(OUT)로부터는 발진 주파수(fb)의 신호(Vout)가 출력된다.
이와 같이, 배선(SE[0], SE[1])의 전위를 "H"로부터 "L"로, 또는 "L"로부터 "H"로 변경함으로써 발진 주파수(fout)를 바로 전환할 수 있다. 또한, 아날로그 메모리(30[0], 30[1])로 아날로그 전위를 장기간 유지할 수 있어, 발진 회로(110)도 전원을 투입할 때마다 튜닝 동작을 행할 필요가 없다. 이것은 아날로그 메모리(30)가 3 이상의 경우도 마찬가지이다.
트랜지스터(41)를 OS 트랜지스터로 함으로써, 아날로그 메모리(30)는 불휘발성 메모리로서 사용할 수 있고, 아날로그 메모리(30)로 기록한 아날로그 전위를 장시간 유지시킬 수 있다. 아날로그 메모리(30)는 아날로그 전위의 기록에 필요한 에너지는, 노드(FD)의 용량의 충방전에 필요한 에너지이므로 저전력으로 기록할 수 있다. 또한, 아날로그 메모리(30)는 아날로그 전위의 유지에 실질적으로 소비 전력을 소비하지 않는다. 따라서, 복수의 아날로그 메모리(30)를 구비하여도, 발진 회로(100)와 비교하여 발진 회로(110)의 소비 전력은 거의 증가되지 않는다. 따라서, 원하는 fout로 발진할 수 있도록, 각 아날로그 메모리(30)의 노드(FD)의 전위를 설정하고 나서 전원을 차단함으로써 전원 전위를 다시 투입하여 발진 회로(110)를 원하는 fout로 바로 발진시킬 수 있다. 또한, 발진 회로(110)는 발진 동작 중에 n개의 배선(SE)의 전위를 제어하기만 하면, fout를 바로 전환할 수 있다.
<<PLL의 구성예>>
상술한 발진 회로는, 클록 생성 회로로서 기능시킬 수 있다. 또한, PLL(위상 동기 회로: Phase Locked Loop)의 전위 제어형 발진 회로에 적용할 수 있다. 도 6은 PLL의 구성예를 도시한 것이다.
도 6에 도시된 PLL(200)는 발진 회로(210), 분주기(211), 위상 비교기(212), 제어 회로(213)를 갖는다. PLL(200)는 발진 주파수(fout)의 신호(Vout)를 출력하는 기능을 갖는다. 예를 들어, 신호(Vout)는 클록 신호로서 다른 회로에 입력된다.
분주기(211)는 입력되는 교류 신호의 주파수를 1/N배(N은 2 이상의 정수)로 한 신호를 생성하는 기능을 갖는다. 도 6의 예로서는, 분주기(211)는 주파수(fout/N)의 신호를 출력한다. 위상 비교기(212)는 2개의 입력 신호의 위상차를 검출하여 검출 결과를 나타내는 전위 신호(cmp)를 생성하는 기능을 갖는다. 도 6의 예에서 위상 비교기(212)는, 발진 주파수(fin)의 신호(Vin)와 주파수(fout/N)의 신호와의 위상차에 대응하는 전위 신호(cmp)를 생성한다. 제어 회로(213)는 신호(cmp) 등에 의거하여 발진 회로(210)를 제어하는 기능을 갖는다.
예를 들어, 발진 회로(210)가 도 1에 도시된 발진 회로(100)의 경우, 제어 회로(213)는 배선(WD, WL)의 전위를 제어하는 기능을 갖는다. 제어 회로(213)는 신호(cmp)의 전위에 의거하여 배선(WD)의 전위를 제어한다. 제어 회로(213)는 fout/N가 fin와 같게 되도록 배선(WD)의 전위를 설정하고, 아날로그 메모리(30)에 아날로그 전위를 기록한다.
예를 들어, 발진 회로(210)가 도 4에 도시된 발진 회로(110)의 경우, 제어 회로(213)는 배선(WD, WL[0]-WL[n-1], SE[0]-SE[n-1])의 전위를 제어하는 기능을 갖는다. 제어 회로(213)는 배선(WD, WL[0]-WL[n-1])을 제어하고, n개의 아날로그 메모리(30)에 아날로그 전위를 기록한다. 제어 회로(213)는 신호(cmp)의 전위에 의거하여 fout/N가 fin와 같게 되도록 배선(SE[0]-SE[n-1])의 어느 하나에 "H" 신호를 입력한다.
<<프로세싱 유닛>>
본 실시형태에 따른 발진 회로 및 PLL은, 예를 들어 프로세싱 유닛에 제공되고, 클록 생성 회로로서 기능시킬 수 있다. 본 실시형태에 따른 발진 회로 및 PLL가 제공된 프로세싱 유닛은 필요로 되는 성능에 따라 반도체 장치의 동작 주파수를 쉽게 변경할 수 있어, 센서 네트워크의 프로세싱 유닛에 매우 적합하다.
프로세싱 유닛으로서는, 예를 들어 CPU(중앙 처리 장치), GPU(화상 처리 장치), PLD(프로그래머블 로직 디바이스), DSP(디지털 신호 처리 장치), MCU(마이크로 컨트롤러 유닛), 커스텀 LSI, 무선 IC 등이 있다.
<무선 IC>
무선 IC에 발진 회로를 제공함으로써, 예를 들어 반송파 또는 복조 신호에 동기한 클록 신호를 생성할 수 있다. 도 7은 무선 IC의 일례를 도시한 것이다. 무선 IC는 무선 칩, RFIC, RF 칩 등이라고 불리는 경우가 있다.
도 7에 도시된 무선 IC(1000)는, 정류 회로(1001), 전원 회로(1002), 복조 회로(1003), 변조 회로(1004), 발진 회로(1005), 논리 회로(1006), 기억 장치(1007), 및 ROM(판독 전용 메모리)(1008)를 갖는다. 이들 회로는, 필요에 따라 적절히 취사선택될 수 있다. 무선 IC(1000)는, 안테나(1010)와 전기적으로 접속되어 있다. 발진 회로(1005)에는, 본 실시형태에 따른 발진 회로 및 PLL을 적용할 수 있다.
무선 IC(1000)의 종류에 특별한 제약은 없다. 도 7에 도시된 무선 IC(1000)는, 패시브형이지만, 물론 전지를 내장한 액티브형이라도 좋다. 또한, 사용하는 주파수 대역에 따라 무선 IC(1000)의 통신 방식이나 안테나(1010)의 구조 등을 결정하면 좋다.
안테나(1010)는, 통신기(1012)에 접속된 안테나(1011)와의 사이에서 무선 신호(1013)의 송신 및 수신을 행하기 위한 것이다. 안테나(1010)는 통신 대역에 따른 성능을 갖는다. 데이터 전송 방식으로서는 한 쌍의 코일을 대향하도록 배치하여, 상호 유도에 의하여 교신하는 전자 결합 방식, 유도 전자계에 의하여 교신하는 전자 유도 방식, 전파를 이용하여 교신하는 전파 방식 등이 있다.
정류 회로(1001)는 안테나(1010)로 무선 신호를 수신함으로써 생성되는 입력 교류 신호를 정류, 예를 들어, 반파 2배압으로 정류하고, 후단에 제공된 용량 소자에 의하여, 정류된 신호를 평활화함으로써 입력 전위를 생성하기 위한 회로이다. 정류 회로(1001)의 입력 측 또는 출력 측에는 리미터 회로를 제공하여도 좋다. 리미터 회로란, 입력 교류 신호의 진폭이 크고, 내부 생성 전압이 큰 경우에, 어느 일정 전력 이상의 전력을 후단의 회로에 입력하지 않도록 제어하기 위한 회로이다.
전원 회로(1002)는 입력 전위로부터 안정된 전원 전압을 생성하여, 각 회로에 공급하기 위한 회로이다. 전원 회로(1002)는, 내부에 리셋 신호 생성 회로를 가져도 좋다. 리셋 신호 생성 회로는 안정된 전원 전압의 상승을 이용함으로써 논리 회로(1006)의 리셋 신호를 생성하기 위한 회로이다.
복조 회로(1003)는 입력 교류 신호를 포락선 검출(envelope detection)함으로써 복조하여 복조 신호를 생성하기 위한 회로이다. 변조 회로(1004)는 안테나(1010)로부터 출력되는 데이터에 따라 변조를 행하기 위한 회로이다. 발진 회로(1005)는 복조 신호에 동기한 클록 신호를 생성하기 위한 회로이다.
논리 회로(1006)는 복조 신호를 해독하여, 해독 결과에 기초하여 처리를 행하는 기능을 갖는다. 논리 회로(1006)는 예를 들어, 코드 인식 및 판정 회로, 부호화 회로(1009) 등을 갖는다. 코드 인식 및 판정 회로는 클록 신호에 기초하여 복조 신호의 코드를 해석하여 대응한 데이터 정보를 얻는다. 논리 회로(1006)는 해석된 정보에 따라 기억 장치(1007)와 데이터의 주고 받기를 행한다. 기억 장치(1007)로부터 출력된 데이터는 부호화 회로에서 부호화된다. 부호화된 신호는 변조 회로(1004)에 출력된다.
기억 장치(1007)는, 입력된 정보를 유지하는 회로이고, 로우 디코더, 칼럼 디코더, 기억 영역 등을 갖는다. 또한, ROM(1008)는 고유 번호(ID) 등을 저장하기 위한 기억 회로이고, 논리 회로(1006)의 처리에 따라 ROM(1008)는 데이터를 출력한다.
<PLD>
도 8은 프로그래머블 로직 디바이스(PLD)의 일례를 도시한 것이다. 도 8에 도시된 PLD(1050)는 입출력(I/O) 엘리먼트(1051), 랜덤 액세스 메모리(RAM)(1052), 곱셈기(1053), PLL(1054), 및 프로그래머블 로직 엘리먼트(PLE)(1055)를 갖는다. I/O 엘리먼트(1051)는 프로그래머블 로직 디바이스(1050)의 외부 회로로부터의 신호 입력 또는 외부 회로로의 신호 출력을 제어하는 인터페이스로서의 기능을 갖는다. PLL(1054)는 클록 신호를 생성하는 기능을 갖는다. RAM(1052)은 논리 연산에 사용되는 데이터를 저장하는 기능을 갖는다. 곱셈기(1053)는 곱셈 전용의 논리 회로에 상당한다. 프로그래머블 로직 디바이스(1050)가 곱셈하는 기능을 갖는 경우에는 곱셈기(1053)를 반드시 제공할 필요는 없다.
<MCU>
도 9는 마이크로 컨트롤러 유닛(MCU)의 일례를 도시한 것이다. 도 9에 도시된 MCU(1070)는 CPU 코어(1071), 전원 관리 장치(PMU)(1072), 전력 게이트(1073), 타이머 회로(1074), 발진 회로(1075), 아날로그-디지털 변환기(ADC)(1081), 워치도그 타이머(WDT)(1082), ROM(1083), 불휘발성 기억 장치(NVM: Non-Volatile Memory)(1084), 전원 회로(1085), 및 인터페이스(IF) 엘리먼트(1086)를 갖는다.
발진 회로(1075)는 클록 신호를 생성하는 기능을 갖는다. 클록 신호는 CPU 코어(1071), 타이머 회로(1074) 등의 내부 회로에 출력된다. CPU 코어(1071) 및 타이머 회로(1074)는 클록 신호를 사용하여 처리를 행할 수 있는 기능을 갖는다. PMU(1072)는 전력 게이트(1073)를 제어하여 MCU(1070)의 내부 회로로의 전원 전위(VDD)의 공급을 제어한다. 타이머 회로(1074) 및 발진 회로(1075)는 전력 게이트(1073)를 통하지 않고 전원 전위(VDD)를 공급할 수 있다. PMU(1072)는 전력 게이트(1073)를 제어함으로써 동작시킬 필요가 없는 내부 회로로의 전원 공급을 차단한다.
도 9는 MCU(1070)가 센서 네트워크에 적용된 예를 도시한 것이다. 여기서 IF 엘리먼트(1086)에는 무선 모듈(1080)이 접속되고, ADC(1081)에는 센서 유닛 등의 반도체 장치가 접속되어 있다. 무선 모듈(1080)은 예를 들어 도 7의 무선 IC(1000)를 갖는다. MCU(1070)는 ADC(1081)에 입력되는 신호를 처리하고, 처리 결과를 무선 모듈(1080)에 의하여 다른 무선 모듈로 송신하기 위한 제어를 행할 수 있다. 또는 MCU(1070)는 무선 모듈(1080)의 수신 신호를 처리하고, 처리 결과를 무선 모듈(1080)에 의하여 다른 무선 모듈로 송신하기 위한 제어를 행할 수 있다.
PMU(1072)에 의하여 전원 게이트(1073)가 온이 된다. 따라서, CPU 코어(1071), WDT(1082), ROM(1083), 전원 회로(1085), IF 엘리먼트(1086)가 가동한다. CPU 코어(1071)로 연산 처리된 데이터는, IF 엘리먼트(1086)로부터 무선 모듈(1080)에 출력된다. 무선 모듈(1080)은 무선 송신을 행한다. 무선 모듈(1080)의 출력 신호는 IF 엘리먼트(1086)를 통하여 ADC(1081)에 입력된다. ADC(1081)는 입력 신호를 디지털 신호로 변환하고, CPU 코어(1071)에 출력한다. CPU 코어(1071)는 입력 신호를 연산 처리한다. 연산 처리된 신호는, IF 엘리먼트(1086)를 통하여 무선 모듈(1080)에 출력된다. 무선 모듈(1080)은 무선 송신을 행한다. 송신 완료후, PMU(1072)는 전원 게이트(1073)를 오프로 하고, CPU 코어(1071) 등에 대한 전원 공급을 정지시킨다. 전원 공급이 정지된 후, PMU(1072)는 타이머 회로(1074)를 제어하고, 시간 계측을 시작한다. PMU(1072)는 타이머 회로(1074)의 계측 시간이 설정값에 도달하면, 다시 전원 게이트(1073)를 온으로 하고, CPU 코어(1071) 등에 대한 전원 공급을 다시 시작한다.
<<표시 장치>>
발진 회로 또는 PLL은 표시 장치의 구동 회로에 클록 신호를 공급하기 위하여 제공된다. 도 10에 표시 장치의 일례를 도시하였다. 도 10은 표시 장치의 분해 사시도이다.
도 10에 도시된 표시 장치(1400)는, 상부 커버(1421)와 하부 커버(1422) 사이에 FPC(1423)에 접속된 터치 스크린 유닛(1424), FPC(1425)에 접속된 표시 패널(1410), 백라이트 유닛(1426), 프레임(1428), 프린트 기판(1429), 배터리(1430)를 갖는다. 또한, 이들은 적절히 취사선택할 수 있다. 백라이트 유닛(1426), 배터리(1430), 터치 스크린 유닛(1424) 등은 제공되지 않는 경우도 있다. 예를 들어, 표시 장치(1400)가 반사형의 액정 표시 장치나 일렉트로루미네선스(EL) 표시 장치인 경우에는, 백라이트 유닛(1426)은 필요 없는 부품이다. 또한, 표시 장치(1400)에는 편광판, 위상차판, 프리즘 시트 등의 부재를 추가하여 제공하여도 좋다.
상부 커버(1421) 및 하부 커버(1422)는, 터치 스크린 유닛(1424) 및 표시 패널(1410) 사이즈에 맞추어 형상이나 치수를 적절히 변경할 수 있다.
터치 스크린 유닛(1424)은 저항막 방식 또는 정전 용량 방식의 터치 패널을 표시 패널(1410)에 중첩하여 사용할 수 있다. 또한, 표시 패널(1410)의 대향 기판(밀봉 기판)에 터치 패널 기능을 부가하는 것도 가능하다. 또는, 표시 패널(1410)의 각 화소 내에 광 센서를 제공하고, 광학식 터치 패널로 할 수도 있다. 또는 표시 패널(1410)의 각 화소 내에 터치 센서용 전극을 구비하고, 정전 용량 방식의 터치 패널로 하는 것도 가능하다.
백라이트 유닛(1426)은 광원(1427)을 갖는다. 광원(1427)을 백라이트 유닛(1426)의 단부에 제공하여, 광 확산판을 사용하는 구성으로 하여도 좋다.
프레임(1428)은 표시 패널(1410)의 보호 기능 외에, 프린트 기판(1429)의 동작에 의하여 발생하는 전자파를 차단하기 위한 전자 실드로서의 기능을 갖는다. 또한 프레임(1428)은, 방열판으로서의 기능을 가져도 좋다.
프린트 기판(1429)은 전원 회로, 비디오 신호 및 클록 신호를 출력하기 위한 신호 처리 회로를 갖는다. 신호 처리 회로에 발진 회로 또는 PLL가 제공된다. 발진 회로 또는 PLL에서 생성되는 클록 신호는, 표시 패널(1410)의 구동 회로, 및 터치 스크린 유닛(1424)의 구동 회로에 공급된다. 전원 회로에 전력을 공급하는 전원으로서는, 외부의 상용 전원이어도 좋고, 별도로 제공된 배터리(1430)에 의한 전원이어도 좋다. 상용 전원을 사용하는 경우에는 배터리(1430)를 생략할 수 있다.
<<촬상 장치>>
촬상 장치에 발진 회로 또는 PLL를 제공할 수 있다. 예를 들어, 발진 회로 또는 PLL로 생성되는 클록 신호는, 화소부를 구동하는 구동 회로에 입력된다.
도 11의 (A)에 도시된 촬상 장치(1500)는 화소부(1510), 구동 회로(1521), 구동 회로(1522), 구동 회로(1523), 및 구동 회로(1524)를 갖는다.
화소부(1510)는 p행 q열(p 및 q는 2 이상의 정수임)의 매트릭스 형태로 배치된 복수의 화소(1511)(촬상 소자)를 갖는다. 구동 회로(1521~1524)는 화소(1511)와 전기적으로 접속되고, 화소부(1510)를 구동하기 위한 신호를 공급하는 기능을 갖는다. 화소(1511)는 광전 변환 소자 및 화소 회로를 갖는다. 화소 회로는 광전 변환 소자의 수광량에 따른 아날로그 신호를 생성하는 기능을 갖는다.
예를 들어 구동 회로(1522) 또는 구동 회로(1523)는 신호를 판독하는 화소(1511)를 선택하는 선택 신호를 생성하여 출력하는 기능을 갖는다. 또한, 구동 회로(1522) 또는 구동 회로(1523)를 행 선택 회로 또는 수직 구동 회로라고 하는 경우가 있다. 구동 회로(1521~1524) 중, 적어도 하나를 생략하여도 좋다. 예를 들어, 구동 회로(1521) 및 구동 회로(1524) 중 한쪽을 생략하여, 그 기능을 다른 쪽 회로에 부가하여도 좋다. 예를 들어, 구동 회로(1522) 및 구동 회로(1523) 중 한쪽을 생략하여, 그 기능을 다른 쪽 회로에 부가하여도 좋다. 예를 들어, 구동 회로(1521~1524) 중 어느 하나에 다른 회로의 기능을 부가하여 그 이외의 회로를 생략하여도 좋다.
예를 들어, 구동 회로(1521) 또는 구동 회로(1524)는 화소(1511)로부터 출력된 아날로그 신호를 처리하는 기능을 갖는다. 예를 들어, 도 11의 (B)에 구동 회로(1521)의 구성예를 도시하였다. 도 11의 (B)에 도시된 구동 회로(1521)는 신호 처리 회로(1531), 열 구동 회로(1532), 및 출력 회로(1533)를 갖는다.
신호 처리 회로(1531)는 열마다 제공된 회로(1534)를 갖는다. 회로(1534)는 노이즈 제거, 아날로그-디지털 변환 등의 신호 처리를 행하는 기능을 가질 수 있다. 도 11의 (B)에 도시된 회로(1534)는 아날로그-디지털 변환 기능을 갖는다. 신호 처리 회로(1531)는 열 병렬형(칼럼형) 아날로그-디지털 변환 장치로서 기능할 수 있다.
회로(1534)는 콤퍼레이터(1541)와 카운터 회로(1542)를 갖는다. 콤퍼레이터(1541)는 열마다 제공된 배선(1540)으로부터 입력되는 아날로그 신호와, 배선(1537)으로부터 입력되는 참조용 전위 신호(예를 들어 램프파 신호)의 전위를 비교하는 기능을 갖는다. 배선(1538)에는 발진 회로 또는 PLL로부터 클록 신호가 입력된다. 카운터 회로(1542)는 클록 신호를 사용하여 콤퍼레이터(1541)에서의 비교 동작에 의하여 제 1 값이 출력되는 기간을 계측하여 계측 결과를 N비트 디지털값으로서 유지하는 기능을 갖는다.
열 구동 회로(1532)는 열 선택 회로, 수평 구동 회로 등이라고도 불린다. 열 구동 회로(1532)는 신호를 판독하는 열을 선택하는 선택 신호를 생성한다. 열 구동 회로(1532)는 시프트 레지스터 등으로 구성할 수 있다. 구동 회로(1532)에 의하여 열이 순차적으로 선택되고, 선택된 열의 회로(1534)의 출력 신호는 배선(1539)을 통하여 출력 회로(1533)에 입력된다. 배선(1539)은 수평 전송선으로서 기능할 수 있다.
출력 회로(1533)에 입력된 신호는 출력 회로(1533)에서 처리되어 촬상 장치(1500)의 외부로 출력된다. 출력 회로(1533)는 예를 들어, 버퍼 회로로 구성할 수 있다. 또한, 출력 회로(1533)는 촬상 장치(1500)의 외부로 신호를 출력하는 타이밍을 제어할 수 있는 기능을 가져도 좋다.
<전자 기기>
각종 프로세싱 유닛, 표시 장치, 촬상 장치 등의 반도체 장치는, 다양한 전자 기기에 제공할 수 있다. 예를 들어, 도 7에 도시된 무선 IC를 제공함으로써 전자 기기에 무선 통신 기능을 갖게 할 수 있다. 예를 들어, 도 10에 도시된 표시 장치를 제공함으로써 전자 기기에 정보를 표시하는 기능을 갖게 할 수 있다. 예를 들어, 도 11에 도시된 촬상 소자를 제공함으로써 전자 기기에 촬상 기능을 갖게 할 수 있다.
전자 기기로서는, 예를 들어 디지털 신호 처리, 소프트웨어 무선, 항공 전자 기기(통신 기기, 항법 시스템, 자동 조종 장치, 비행 관리 시스템 등 항공에 관한 전자 기기), ASIC 프로토타이핑, 의료용 화상 처리, 음성 인식, 암호, 생물 정보 과학(bioinformatics), 기계 장치의 에뮬레이터, 및 전파 천문학에서의 전파 망원경 등, 폭넓은 분야의 전자 기기를 들 수 있다. 그 외에 이와 같은 전자 기기로서 표시 기기, 퍼스널 컴퓨터(PC), 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD(Digital Versatile Disc), 블루 레이 디스크(blue-ray discs) 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)를 들 수 있다. 그 외에도 휴대 전화, 게임기(휴대형을 포함함), 휴대 정보 단말, 전자 서적 단말, 카메라(비디오 카메라나 디지털 스틸 카메라 등), 웨어러블형 표시 장치 또는 단말(헤드마운트형, 고글형, 안경형, 완장형, 팔찌형, 목걸이형 등), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기, 건강 관련 기기(예를 들어, 혈압계, 혈당 측정기, 활동량계, 보수계, 체중계 등) 등이 있다. 전자 기기의 예를 몇가지 도 12에 도시하였다.
도 12의 (A)에 도시된 휴대형 게임기(900)는, 하우징(901), 하우징(902), 표시부(903), 표시부(904), 마이크로폰(905), 스피커(906), 및 조작 키(907) 등을 갖는다. 표시부(903)는 입력 장치로서 터치 스크린이 제공되어 있고, 손가락 및 스타일러스(908) 등에 의하여 조작 가능하다.
도 12의 (B)에 도시된 정보 단말(910)은 하우징(911), 표시부(912), 마이크로폰(917), 스피커부(914), 카메라(913), 외부 접속부(916), 및 조작용 버튼(915) 등을 갖는다. 표시부(912)는 가요성 기판이 사용된 표시 패널 및 터치 스크린을 구비한다. 정보 단말(910)은, 예를 들어 스마트폰, 휴대 전화, 태블릿형 정보 단말, 태블릿형 PC, 전자 서적 단말 등으로서 사용할 수 있다.
도 12의 (C)에 도시된 노트북 PC(920)는 하우징(921), 표시부(922), 키보드(923), 및 포인팅 디바이스(924)를 갖는다. 노트북 PC(920)에 촬상 장치를 제공하여 촬상 기능을 갖게 하여도 좋다. 또한, 노트북 PC(920)에 무선 IC를 제공함으로써 무선 데이터 송신 및 수신을 가능하게 하여도 좋다.
도 12의 (D)에 도시된 비디오 카메라(940)는 하우징(941), 하우징(942), 표시부(943), 조작 키(944), 렌즈(945), 및 접속부(946)를 갖는다. 하우징(941)에는 촬상 장치가 제공된다. 조작 키(944) 및 렌즈(945)는 하우징(941)에 제공되고, 표시부(943)는 하우징(942)에 제공된다. 그리고, 하우징(941)과 하우징(942)은 접속부(946)에 의하여 접속되고 하우징(941)과 하우징(942) 사이의 각도는 접속부(946)에 의하여 변경할 수 있는 구조가 되어 있다. 하우징(941)에 대한 하우징(942)의 각도에 따라, 표시부(943)에 표시되는 화상 방향을 변경하거나, 화상의 표시/비표시를 전환할 수 있다. 또한, 비디오 카메라(940)에 무선 IC를 제공하여도 좋다. 이로써 예를 들어 촬상한 데이터의 무선 송신, 비디오 카메라(940)의 무선 조작 등이 가능하게 된다.
도 12의 (E)는 팔찌형 정보 단말의 일례를 도시한 것이다. 정보 단말(950)은 하우징(951) 및 표시부(952)를 갖는다. 표시부(952)는 곡면을 갖는 하우징(951)에 지지되어 있기 때문에 표시부(952)의 표시면은 만곡되어 있다. 그래서, 표시부(952)의 표시 패널에는 가요성 기판을 사용하면 좋다. 표시부(952)는 터치 센서를 구비하기 때문에 손가락 등으로 화면에 접촉함으로써 조작할 수 있다. 정보 단말(950)에는 무선 IC가 제공되고, 무선 데이터 송신 및 수신이 가능하다. 또한, 정보 단말(950)에 촬상 장치를 제공하여 촬상 기능을 갖게 하여도 좋다.
도 12의 (F)는 손목시계형 정보 단말의 일례를 도시한 것이다. 정보 단말(960)은 하우징(961), 표시부(962), 밴드(963), 버클(964), 조작 버튼(965), 및 입출력 단자(966) 등을 갖는다. 정보 단말(960)에는 무선 IC가 제공되고, 무선 데이터 송신 및 수신이 가능하다. 정보 단말(960)은 이동 전화, 전자 메일, 문장 열람 및 작성, 음악 재생, 인터넷 통신, 컴퓨터 게임 등 다양한 애플리케이션을 실행할 수 있다.
표시부(962)는, 그 표시면이 만곡되고, 만곡된 표시면을 따라 표시할 수 있다. 따라서, 표시부(962)의 표시 패널에는 가요성 기판을 사용하면 좋다. 표시부(962)는 터치 센서를 구비하기 때문에 손가락이나 스타일러스 등으로 화면에 접촉함으로써 조작할 수 있다. 예를 들어, 표시부(962)에 표시된 아이콘(967)을 접촉함으로써 애플리케이션을 기동할 수 있다. 조작 버튼(965)은 시간 설정에 더하여, 전원의 ON 또는 OFF의 동작, 무선 통신의 ON 또는 OFF의 동작, 매너모드의 실행 및 해제, 전력 절약 모드의 실행 및 해제 등, 다양한 기능을 갖게 할 수 있다. 예를 들어, 정보 단말(960)에 제공된 운영 체계에 의하여, 조작 버튼(965)의 기능을 설정할 수도 있다.
또한, 정보 단말(960)에는 무선 IC가 제공되고, 통신 규격에 따른 근거리 무선 통신을 실행할 수 있다. 예를 들어, 무선 통신 가능한 헤드세트와 상호 통신함으로써 핸즈프리로 통화할 수도 있다. 또한, 정보 단말(960)은 입출력 단자(966)를 구비하며, 커넥터를 통하여 다른 정보 단말과 데이터를 직접 주고받을 수 있다. 또한, 입출력 단자(966)를 통하여 충전할 수도 있다. 또한, 충전은 입출력 단자(966)를 통하지 않고 무선 급전으로 행하여도 좋다.
도 12의 (G)는 가정용 전기 제품의 일례로서 전기 냉동 냉장고를 도시한 것이다. 전기 냉동 냉장고(970)는 하우징(971), 냉장실용 도어(972), 및 냉동실용 도어(973) 등을 갖는다.
도 12의 (H)는 자동차 구성의 일례를 도시한 것이다. 자동차(980)는, 차체(981), 차륜(982), 대시보드(983), 및 라이트(984) 등을 갖는다.
상술한 바와 같이, 본 발명의 일 형태는 본 실시형태 및 후술하는 실시형태 2, 3에서 설명되고, 또한 실시형태 1~3의 기재에 한정되지 않는다. 즉, 본 명세서 등에서는 본 발명의 다양한 형태가 기재되므로, 본 발명의 일 형태는 특정 형태에 한정되지 않는다. 예를 들어, 본 발명의 일 형태로서, 트랜지스터의 활성층(채널 영역)이 산화물 반도체를 갖는 경우의 예를 나타냈지만, 본 발명의 일 형태는 이에 한정되지 않는다. 경우 또는 상황에 따라, 본 발명의 일 형태가 갖는 트랜지스터는, 다양한 반도체를 가져도 좋다. 경우 또는 상황에 따라 본 발명의 일 형태가 갖는 트랜지스터는 예를 들어 실리콘, 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인듐 인, 질화 갈륨, 또는 유기 반도체 등 중 적어도 하나를 포함하여도 좋다. 또는 예를 들어, 경우 또는 상황에 따라 본 발명의 일 형태가 갖는 트랜지스터는 산화물 반도체를 갖지 않아도 된다. 또는 본 발명의 일 형태로서, 발진 회로가 MEMS 스위치를 갖는 예를 나타내었지만, 본 발명의 일 형태는 이에 한정되지 않는다. 경우 또는 상황에 따라 본 발명의 일 형태의 발진 회로는 다양한 회로 또는 스위치를 가져도 좋다. 또는 예를 들어, 경우 또는 상황에 따라 본 발명의 일 형태에 있어서 발진 회로는 MEMS 스위치를 갖지 않아도 된다.
(실시형태 2)
본 실시형태에서는 OS 트랜지스터 및 OS 트랜지스터를 갖는 반도체 장치에 대하여 설명하기로 한다.
<<OS 트랜지스터의 구성예 1>>
도 13은 OS 트랜지스터의 구성의 일례를 도시한 것이다. 도 13의 (A)는 OS 트랜지스터의 구성의 일례를 도시한 상면도이다. 도 13의 (B)는 선 y1-y2를 따라 자른 단면도이고, 도 13의 (C)는 선 x1-x2를 따라 자른 단면도이고, 도 13의 (D)는 선 x3-x4를 따라 자른 단면도이다. 여기서는, 선 y1-y2 방향을 채널 길이 방향, 선 x1-x2 방향을 채널 폭 방향이라고 하는 경우가 있다. 따라서, 도 13의 (B)는 OS 트랜지스터의 채널 길이 방향의 단면 구조를 도시한 도면이고, 도 13의 (C) 및 (D)는 OS 트랜지스터의 채널 폭 방향의 단면 구조를 도시한 도면이다. 또한, 디바이스 구조를 명확하게 하기 위하여 도 13의 (A)는 일부의 구성 요소가 생략되었다.
OS 트랜지스터(501)는 절연 표면에 형성된다. 여기서는 절연층(511) 위에 형성된다. 절연층(511)은 기판(510) 표면에 형성된다. OS 트랜지스터(501)는 절연층(514) 및 절연층(515)으로 덮인다. 또한, 절연층(514) 및 절연층(515)을 OS 트랜지스터(501)의 구성 요소로 간주할 수도 있다. OS 트랜지스터(501)는 절연층(512), 절연층(513), 산화물 반도체(OS)층(521~523), 도전층(530), 도전층(541), 및 도전층(542)을 갖는다. 절연층(513)은 게이트 절연층으로서 기능하는 영역을 갖는다. 도전층(530)은 게이트 전극으로서 기능한다. 여기서는 OS층(521), OS층(522), 및 OS층(523)을 합쳐서 OS층(520)이라고 부른다.
도 13의 (B) 및 (C)에 도시된 바와 같이, OS층(520)은 OS층(521), OS층(522), 및 OS층(523)의 순서로 적층된 부분을 갖는다. 절연층(513)은 이 적층 부분을 덮는다. 도전층(530)은 절연층(513)을 개재(介在)하여 적층 부분과 중첩된다. 도전층(541) 및 도전층(542)은 OS층(521) 및 OS층(523)으로 이루어지는 적층 위에 제공되고, 각각 이 적층 상면 및 적층의 채널 길이 방향의 측면에 접촉된다. 또한, 도 13의 예에서 도전층(541) 및 도전층(542)은 절연층(512)에도 접촉된다. OS층(523)은 OS층(521), OS층(522), 도전층(541), 및 도전층(542)을 덮도록 형성된다. OS층(523)의 하면은 OS층(522)의 상면에 접촉된다.
OS층(520)에서 절연층(513)을 개재하여 도전층(530)이 OS층(521~523)의 적층 부분의 채널 폭 방향을 둘러싸도록 형성되어 있다(도 13의 (C) 참조). 따라서, 이 적층 부분에는 수직 방향으로부터의 게이트 전계와, 측면 방향으로부터의 게이트 전계도 인가된다. OS 트랜지스터(501)에서 게이트 전계란, 도전층(530)(게이트 전극층)에 인가되는 전압에 의하여 형성되는 전계를 말한다. 따라서, 게이트 전계에 의하여 OS층(521~523)의 적층 부분 전체를 전기적으로 둘러쌀 수 있으므로, OS층(522) 전체(벌크)에 채널이 형성되는 경우가 있다. 그러므로, OS 트랜지스터(501)는 높은 온 전류를 가질 수 있다.
본 명세서에서는 이와 같이 게이트 전계에 의하여 반도체를 전기적으로 둘러쌀 수 있는 트랜지스터 구조를 'surrounded channel(s-channel)' 구조라고 한다. OS 트랜지스터(501)는 s-channel 구조이다. s-channel 구조는, 트랜지스터의 소스-드레인 사이에 큰 전류를 흘릴 수 있으며, 도통 상태에서의 드레인 전류(온 전류)를 높게 할 수 있다.
OS 트랜지스터(501)를 s-channel 구조로 함으로써, OS층(522)의 측면에 대하여 게이트 전계에 의한 채널 형성 영역의 제어가 쉬워진다. 도전층(530)이 OS층(522) 하방까지 연장되고 OS층(521)의 측면과 대향하는 구조에서는 제어성이 더 우수하며 바람직하다. 결과적으로, OS 트랜지스터(501)의 subthreshold swing값(S값이라고도 함)을 작게 할 수 있고, 단채널 효과를 억제할 수 있다. 따라서 미세화에 적합한 구조이다.
s-channel 구조는, 높은 온 전류가 얻어지기 때문에, LSI(Large Scale Integration) 등 미세화된 트랜지스터가 요구되는 반도체 장치에 적합한 구조라고 할 수 있다. s-channel 구조는 높은 온 전류를 얻을 수 있으므로, 고주파에서의 동작이 요구되는 트랜지스터에 적합한 구조라고 할 수 있다. 트랜지스터를 미세화할 수 있기 때문에, 상기 트랜지스터를 갖는 반도체 장치는 집적도가 높으며 고밀도화된 반도체 장치로 할 수 있게 된다. 예를 들어, OS 트랜지스터는, 채널 길이가 바람직하게는 10nm 이상 1㎛ 미만, 더욱 바람직하게는 10nm 이상 100nm 미만, 더욱 바람직하게는 10nm 이상 60nm 미만, 더욱 바람직하게는 10nm 이상 30nm 미만인 영역을 갖는다.
또한, s-channel 구조는, 높은 온 전류가 얻어지기 때문에, 전력 제어용의 트랜지스터에 적합한 구조라고 할 수 있다. s-channel 구조를 전력 제어용의 트랜지스터에 사용하는 경우에는, 고내압이 요구되기 때문에, 채널 길이가 긴 것이 더 바람직하다. 예를 들어, OS 트랜지스터는, 채널 길이가 바람직하게는 1㎛ 이상, 더욱 바람직하게는 10㎛ 이상, 더욱 바람직하게는 100㎛ 이상의 영역을 갖는다.
트랜지스터의 게이트로서 기능하는 도전체를 게이트 전극, 트랜지스터의 소스로서 기능하는 도전체를 소스 전극, 트랜지스터의 드레인으로서 기능하는 도전체를 드레인 전극, 트랜지스터의 소스로서 기능하는 영역을 소스 영역, 트랜지스터의 드레인으로서 기능하는 영역을 드레인 영역이라고 한다. 본 명세서에서는, 게이트 전극을 게이트, 드레인 전극 또는 드레인 영역을 드레인, 소스 전극 또는 소스 영역을 소스라고 기재하는 경우가 있다.
채널 길이란, 예를 들어 트랜지스터의 상면도에서 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트가 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인 사이의 거리를 말한다. 또한, 한 트랜지스터의 채널 길이가 모든 영역에서 같은 값이 되지 않는 경우가 있다. 즉, 한 트랜지스터의 채널 길이는 한 값으로 정해지지 않는 경우가 있다. 그래서, 본 명세서에서는 채널 길이란, 채널이 형성되는 영역에서의 어느 한 값, 최대값, 최소값, 또는 평균값으로 한다.
채널 폭이란 예를 들어 반도체(또는 트랜지스터가 온 상태일 때에 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인이 마주보는 부분의 길이를 말한다. 또한, 한 트랜지스터의 채널 폭이 모든 영역에서 같은 값이 되지 않는 경우가 있다. 즉, 한 트랜지스터의 채널 폭은 한 값으로 정해지지 않는 경우가 있다. 그래서, 본 명세서에서는 채널 폭이란, 채널이 형성되는 영역에서의 어느 한 값, 최대값, 최소값, 또는 평균값으로 한다.
또한, 트랜지스터의 구조에 따라서는 실제로 채널이 형성되는 영역에서의 채널 폭(이하 실효적인 채널 폭이라고 부름)과, 트랜지스터의 상면도에서의 채널 폭(이하 외견상 채널 폭이라고 부름)이 상이하게 되는 경우가 있다. 예를 들어, 입체적인 구조를 갖는 트랜지스터에서는 실효적인 채널 폭이 트랜지스터의 상면도에서 도시된 외견상 채널 폭보다 크게 되어, 이로 인한 영향을 생각해야 되는 경우가 있다. 예를 들어, 미세하고 입체적인 구조를 갖는 트랜지스터에서는 반도체 측면에 형성되는 채널 영역의 비율이 크게 되는 경우가 있다. 이 경우에는 상면도에 도시된 외견상 채널 폭보다 실제로 채널이 형성되는 실효적인 채널 폭이 크게 된다.
그런데, 입체적인 구조를 갖는 트랜지스터에서는 실효적인 채널 폭을 실측하여 어림잡기 어려운 경우가 있다. 예를 들어, 설계값으로부터 실효적인 채널 폭을 어림잡기 위해서는 가정으로서 반도체의 형상을 미리 알아야 한다. 따라서 반도체의 형상을 정확히 확인할 수 없는 경우에는 실효적인 채널 폭을 정확히 측정하기 어렵다.
그래서, 본 명세서에서는 트랜지스터의 상면도에서 반도체와 게이트 전극이 중첩되는 영역에서의, 소스와 드레인이 마주보는 부분의 길이를 가리키는 외견상 채널 폭을 "Surrounded Channel Width(SCW)"이라고 부르는 경우가 있다. 또한, 본 명세서에서는 단순히 채널 폭이라고 기재한 경우에는 SCW 또는 외견상 채널 폭을 가리키는 경우가 있다. 또는 본 명세서에서는 단순히 채널 폭이라고 기재한 경우에는 실효적인 채널 폭을 가리키는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외견상 채널 폭, SCW 등은 단면 TEM 이미지 등을 취득하여 이 화상을 해석하는 등에 의하여 값을 결정할 수 있다.
또한, 트랜지스터의 전계 효과 이동도나 채널 폭당 전류값 등을 계산하여 산출하는 경우, SCW를 사용하여 계산하는 경우가 있다. 이 경우에는 실효적인 채널 폭을 사용하여 계산하는 경우와는 상이한 값이 될 수 있다.
<기판>
기판(510)은 단순한 지지 재료에 한정되지 않으며, 트랜지스터 등의 다른 디바이스가 형성된 기판이라도 좋다. 이 경우 OS 트랜지스터(501)의 도전층(530), 도전층(541), 및 도전층(542) 중 하나는 상기 다른 디바이스에 전기적으로 접속되어도 좋다.
<하지 절연층>
절연층(511)은 기판(510)으로부터 불순물이 확산되는 것을 방지하는 역할을 갖는다. 절연층(512)은 OS층(520)에 산소를 공급하는 역할을 갖는 것이 바람직하다. 따라서, 절연층(512)은 산소를 포함한 절연막인 것이 바람직하며, 화학량론적 조성보다 많은 산소를 포함한 절연막이면 더 바람직하다. 예를 들어, TDS(Thermal Desorption Spectroscopy: 승온 탈리 가스 분광법)에서, 막의 표면 온도가 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위에서의 산소 분자의 방출량이 1.0×1018[molecules/cm3] 이상인 막으로 한다. 기판(510)은 다른 디바이스가 형성된 기판인 경우, 절연층(511)은, 표면을 평탄하게 하도록 CMP(Chemical Mechanical Polishing)법 등으로 평탄화 처리가 수행되는 것이 바람직하다.
절연층(511) 및 절연층(512)은, 산화 알루미늄, 산화질화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼, 질화 실리콘, 질화산화 실리콘, 질화산화 알루미늄 등의 절연 재료, 또는 이들의 혼합 재료를 사용하여 형성할 수 있다.
<게이트 전극>
도전층(530)은, 구리(Cu), 텅스텐(W), 몰리브데넘(Mo), 금(Au), 알루미늄(Al), 망가니즈(Mn), 타이타늄(Ti), 탄탈럼(Ta), 니켈(Ni), 크로뮴(Cr), 납(Pb), 주석(Sn), 철(Fe), 코발트(Co), 루테늄(Ru), 이리듐(Ir), 스트론튬(Sr), 백금(Pt)의 저저항 재료로 이루어진 단체, 또는 합금, 또는 이들을 주성분으로 하는 화합물로 형성하는 것이 바람직하다.
또한, 도전층(530)은 단층 구조라도 좋고, 2층 이상의 적층 구조라도 좋다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 타이타늄막을 적층하는 2층 구조, 질화 타이타늄막 위에 타이타늄막을 적층하는 2층 구조, 질화 타이타늄막 위에 텅스텐막을 적층하는 2층 구조, 질화 탄탈럼막 또는 질화 텅스텐막 위에 텅스텐막을 적층하는 2층 구조, 타이타늄막 위에 알루미늄막을 적층하고 그 위에 타이타늄막을 형성하는 3층 구조, Cu-Mn 합금막의 단층 구조, Cu-Mn 합금막 위에 Cu막을 적층하는 2층 구조, Cu-Mn 합금막 위에 Cu막을 적층하고 그 위에 Cu-Mn 합금막을 적층하는 3층 구조 등이 있다. 특히, Cu-Mn 합금막은 전기 저항이 낮고, 산소를 포함하는 절연막과의 계면에 산화 망가니즈가 형성되고, Cu의 확산을 방지할 수 있어 바람직하다.
또한, 도전층(530)에는, 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등 투광성을 갖는 도전성 재료를 적용할 수도 있다. 또한, 상기 투광성을 갖는 도전성 재료와 상기 금속 원소의 적층 구조로 할 수도 있다.
<게이트 절연층>
절연층(513)은 단층 구조 또는 적층 구조의 절연막으로 형성된다. 절연층(513)에는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 1종류 이상을 포함하는 절연막을 사용할 수 있다. 또한, 절연층(513)은 상술한 재료를 적층한 것이라도 좋다. 또한, 절연층(513)에 란타넘(La), 질소, 지르코늄(Zr) 등을 불순물로서 포함하여도 좋다. 또한, 절연층(511)은 절연층(513)과 마찬가지로 형성할 수 있다. 절연층(511)은 예를 들어, 산소, 질소, 실리콘, 하프늄 등을 포함한다. 구체적으로는, 산화 하프늄, 및 산화 실리콘 또는 산화질화 실리콘을 포함하면 바람직하다.
산화 하프늄은 산화 실리콘이나 산화질화 실리콘에 비하여 비유전율이 높다. 따라서, 산화 실리콘을 사용한 경우에 비하여 절연층(513)의 막 두께를 두껍게 할 수 있기 때문에, 터널 전류에 의한 누설 전류를 작게 할 수 있다. 즉, 오프 전류가 작은 트랜지스터를 실현할 수 있다. 또한, 결정 구조를 갖는 산화 하프늄은 비정질 구조를 갖는 산화 하프늄에 비하여 비유전율이 높다. 따라서, 오프 전류가 작은 트랜지스터로 하기 위해서는, 결정 구조를 갖는 산화 하프늄을 사용하는 것이 바람직하다. 결정 구조의 예로서는 단사정계나 입방정계 등을 들 수 있다. 다만, 본 발명의 일 형태는 이들에 한정되지 않는다.
<소스 전극, 드레인 전극, 백 게이트 전극>
도전층(541), 도전층(542)은 도전층(530)과 마찬가지로 제작할 수 있다. Cu-Mn 합금막은 전기 저항이 낮고, 산화물 반도체막과 접촉하여 제공됨으로써 산화물 반도체막과의 계면에 산화 망가니즈가 형성되고, 산화 망가니즈의 존재에 의하여 Cu의 확산을 방지할 수 있다. 따라서, Cu-Mn 합금막을 도전층(541), 도전층(542)에 사용하는 것이 바람직하다. 또한, 후술하는 도전층(531)(도 15의 (A) 참조)도 도전층(530)과 마찬가지로 제작할 수 있다.
<보호 절연막>
절연층(514)은 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등을 차단할 수 있는 기능을 갖는 것이 바람직하다. 이와 같은 절연층(514)을 제공함으로써, OS층(520)으로부터 산소가 외부로 확산되는 것, 그리고 외부로부터 OS층(520)으로 수소나 물 등이 들어가는 것을 방지할 수 있다. 절연층(514)으로서는, 예를 들어 질화물 절연막을 사용할 수 있다. 이 질화물 절연막으로서는, 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등이 있다. 또한, 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등의 차단 효과를 갖는 질화물 절연막 대신에, 산소, 수소, 물 등의 차단 효과를 갖는 산화물 절연막을 제공하여도 좋다. 산소, 수소, 물 등의 차단 효과를 갖는 산화물 절연막으로서는, 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄 등이 있다.
산화 알루미늄막은 수소나 수분 등의 불순물, 및 산소 양쪽의 막의 투과를 차단하는 효과가 높으므로, 절연층(514)에 적용하는 것이 바람직하다. 따라서, 산화 알루미늄막은, 트랜지스터의 제작 공정 중 및 제작 후에서, 트랜지스터의 전기 특성의 변동 요인이 되는 수소나 수분 등 불순물의 OS층(520)으로의 혼입 방지, OS층(520)을 구성하는 주성분 재료인 산소의 산화물 반도체로부터의 방출 방지, 절연층(512)으로부터의 산소의 불필요한 방출의 방지 등의 효과를 갖는 보호막으로서 사용하기에 적합하다. 또한, 산화 알루미늄막에 포함되는 산소를 산화물 반도체 중에 확산시킬 수도 있다.
<층간 절연막>
또한, 절연층(514) 위에는 절연층(515)이 형성되는 것이 바람직하다. 절연층(515)은 단층 구조 또는 적층 구조의 절연막으로 형성할 수 있다. 이 절연막에는 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄 및 산화 탄탈럼을 1종 이상 포함하는 절연막을 사용할 수 있다.
<산화물 반도체층>
OS층(521~523)의 반도체 재료로서는, 대표적으로는 In-Ga 산화물, In-Zn 산화물, In-M-Zn 산화물(M은 Ga, Y, Sn, Zr, La, Ce, 또는 Nd 등)이 있다. 원소 M은 예를 들어, 산소와의 결합 에너지가 높은 원소이고, 또는 산소와의 결합 에너지가 인듐보다 높은 원소이고, 또는 산화물 반도체의 에너지 갭을 크게 하는 기능을 갖는 원소이다. 또한, OS층(521~523)은 인듐을 포함하는 산화물층에 한정되지 않는다. OS층(521~523)은 예를 들어 Zn-Sn 산화물층, Ga-Sn층, Zn-Mg 산화물 등으로 형성할 수 있다. 또한, OS층(522)은 In-M-Zn 산화물로 형성하는 것이 바람직하다. 또한, OS층(521) 및 OS층(523)은 각각 Ga 산화물로 형성할 수 있다.
OS층(522)은 인듐을 포함하는 산화물 반도체에 한정되지 않는다. OS층(522)은 예를 들어 아연 주석 산화물이나 갈륨 주석 산화물 등, 인듐을 포함하지 않으며, 아연을 포함하는 산화물 반도체, 갈륨을 포함하는 산화물 반도체, 주석을 포함하는 산화물 반도체 등이라도 된다.
OS층(522)은 예를 들어 에너지 갭이 큰 산화물로 형성하면 좋다. OS층(522)의 에너지 갭은 예를 들어, 2.5eV 이상 4.2eV 이하, 바람직하게는 2.8eV 이상 3.8eV 이하, 보다 바람직하게는 3eV 이상 3.5eV 이하로 한다.
OS층(522)은 후술하는 CAAC-OS막인 것이 바람직하다. 산화물 반도체는 Zn을 포함하면 결정화되기 쉬워지는 경우가 있으므로, OS층(522)은 Zn을 포함하는 것이 바람직하다.
OS층(522)과 OS층(521)의 계면에 계면 준위가 형성되면 계면 근방의 영역에도 채널 영역이 형성되기 때문에 OS 트랜지스터(501)의 문턱 전압이 변동된다. 그래서, OS층(521)은 OS층(522)을 구성하는 금속 원소 중 적어도 하나를 그 구성 요소로서 포함하는 것이 바람직하다. 이로써, OS층(522)과 OS층(523)의 계면에는 계면 준위가 형성되기 어려워져, OS 트랜지스터(501)의 문턱 전압 등의 전기 특성의 변동을 저감할 수 있다.
OS층(523)은 OS층(522)을 구성하는 금속 원소 중 적어도 하나를 그 구성 요소에 포함하는 것이 바람직하다. 이로써, OS층(522)과 OS층(523)과의 계면에서는 계면 산란이 일어나기 어렵고, 캐리어의 움직임이 방해되기 어려워져, OS 트랜지스터(501)의 전계 효과 이동도를 높일 수 있다.
OS층(521), OS층(522) 및 OS층(523)은 적어도 인듐을 포함하면 바람직하다. 또한, OS층(521)이 In-M-Zn 산화물인 경우, In과 M의 합을 100atomic%로 할 때 바람직하게는 In을 50atomic% 미만, M을 50atomic%보다 높게 하고, 더 바람직하게는 In을 25atomic% 미만, M을 75atomic%보다 높게 한다. 또한, OS층(522)이 In-M-Zn 산화물일 때, In과 M의 합을 100atomic%로 한 경우, 바람직하게는 In을 25atomic%보다 높고 M을 75atomic% 미만, 더 바람직하게는 In을 34atomic%보다 높고 M을 66atomic% 미만으로 한다. 또한, OS층(523)이 In-M-Zn 산화물일 때에 In과 M의 합을 100atomic%로 한 경우, 바람직하게는 In을 50atomic% 미만, M을 50atomic%보다 높게 하고, 더 바람직하게는 In을 25atomic% 미만, M을 75atomic%보다 높게 한다. 또한, OS층(523)은 OS층(521)과 같은 종류의 산화물을 사용하여도 된다. 또는 OS층(521) 또는/및 OS층(523)이 인듐을 포함하지 않아도 되는 경우가 있다. 예를 들어, OS층(521) 또는/및 OS층(523)을 산화 갈륨으로 할 수 있다.
OS층(521~523) 중, OS층(522)의 캐리어 이동도가 가장 높은 것이 바람직하다. 이로써, 절연층(511)으로부터 이격된 OS층(522)에 채널을 형성할 수 있다.
예를 들어, In-M-Zn 산화물 등의 In을 포함하는 산화물은, In의 함유율을 높임으로써 캐리어 이동도를 높일 수 있다. In-M-Zn 산화물에서는, 주로 중금속의 s궤도가 캐리어 전도에 기여하고, 인듐의 함유율을 높게 함으로써, 보다 많은 s궤도가 중첩되기 때문에, 인듐의 함유율이 높은 산화물은 인듐의 함유율이 적은 산화물과 비교하여 이동도가 높아진다. 그래서, 산화물 반도체막에 인듐의 함유량이 많은 산화물을 사용함으로써, 캐리어 이동도를 높일 수 있다.
산화물 반도체를 스퍼터링법으로 성막할 때에, 피성막면인 기판 표면의 가열, 또는 공간 가열 등의 영향으로, 소스가 되는 타깃 등의 조성과 막의 조성이 다른 경우가 있다. 예를 들어, In-Ga-Zn 산화물의 타깃을 사용하는 경우, 산화 아연은 산화 인듐이나 산화 갈륨 등과 비교하여 승화되기 쉽기 때문에, 소스와 In-Ga-Zn 산화물막과의 조성의 차이가 생기기 쉽다. 구체적으로는, 성막되는 In-Ga-Zn 산화물막은 Zn의 함유량이 소스보다 적다. 따라서, 미리 조성의 변화를 고려한 소스를 선택하는 것이 바람직하다. 또한, 소스와 막의 조성의 어긋남량은, 온도 이외에도 압력이나 성막에 사용하는 가스 등의 영향으로도 변화된다.
OS층(522)이 스퍼터링법으로 제작된 In-M-Zn 산화물을 성막하기 위하여 사용하는 타깃의 금속 원소의 원자수의 비율은 In:M:Zn=1:1:1, In:M:Zn=3:1:2, 또는 In:M:Zn=4:2:4.1이 바람직하다. 예를 들어, In:M:Zn=4:2:4.1의 타깃을 사용하여 성막된 반도체막에 포함되는 금속 원소의 원자수의 비율은 약 In:M:Zn=4:2:3이다.
OS층(521) 및 OS층(523)이 스퍼터링법으로 제작된 In-M-Zn 산화물인 경우, In-M-Zn 산화물을 성막하기 위하여 사용하는 타깃의 금속 원소의 원자수의 비율은 In:M:Zn=1:3:2, 또는 In:M:Zn=1:3:4가 바람직하다.
산화물 반도체막을 스퍼터링법으로 형성하는 경우, 플라즈마를 발생시키기 위한 전원 장치는 RF 전원 장치, AC 전원 장치, DC 전원 장치 등을 적절히 사용할 수 있다. 스퍼터링 가스는 희가스(대표적으로는 아르곤), 산소 가스, 희가스 및 산소 가스의 혼합 가스를 적절히 사용한다. 또한 희가스 및 산소 가스의 혼합 가스인 경우 희가스에 대한 산소 가스의 가스비를 높게 하는 것이 바람직하다. 또한, 타깃은 성막하는 산화물 반도체의 조성에 맞추어 적절히 선택하면 좋다.
고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막을 얻기 위해서는, 체임버 내를 고진공 배기할 뿐만 아니라 스퍼터링 가스의 고순도화도 필요하다. 스퍼터링 가스로서 사용하는 산소 가스나 아르곤 가스는 이슬점이 -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하, 더욱 바람직하게는 -120℃ 이하까지 고순도화한 가스를 사용함으로써 산화물 반도체에 수분 등이 들어가는 것을 가능한 한 막을 수 있다.
<에너지 밴드 구조>
다음에 OS층(521), OS층(522), 및 OS층(523)의 적층으로 구성되는 OS층(520)의 기능 및 그 효과에 대하여 도 14의 (B)에 도시된 에너지 밴드 구조도를 사용하여 설명하기로 한다. 도 14의 (A)는 OS 트랜지스터(501)의 채널 영역을 확대한 도면이며, 도 13의 (B)에 도시된 부분의 확대도이다. 도 14의 (B)는 도 14의 (A)의 점선 z1-z2 부분(OS 트랜지스터(501)의 채널 형성 영역)의 에너지 밴드 구조를 나타낸 것이다. 이하에서, OS 트랜지스터(501)를 예로 들어 설명하지만, OS 트랜지스터(502~506)의 경우도 마찬가지이다.
도 14의 (B) 중 Ec(512), Ec(521), Ec(522), Ec(523), 및 Ec(513)는 각각 절연층(512), OS층(521), OS층(522), OS층(523), 및 절연층(513)의 전도대 하단의 에너지를 나타낸 것이다.
여기서, 진공 준위와 전도대 하단의 에너지의 차이(전자 친화력이라고도 함)는 진공 준위와 가전자대 상단의 에너지의 차이(이온화 퍼텐셜이라고도 함)로부터 에너지 갭을 뺀 값으로 된다. 또한, 에너지 갭은 분광 엘립소미터(HORIBA JOBIN YVON사제 UT-300)를 사용하여 측정할 수 있다. 또한, 진공 준위와 가전자대 상단의 에너지 차이는 자외선 광전자 분광 분석(UPS: Ultraviolet Photoelectron Spectroscopy) 장치(PHI사제 VersaProbe)를 사용하여 측정할 수 있다.
절연층(512)과 절연층(513)은 절연체이기 때문에 Ec(513)와 Ec(512)는 Ec(521), Ec(522), 및 Ec(523)보다 진공 준위에 가깝다(전자 친화력이 작다).
OS층(522)은, OS층(521) 및 OS층(523)보다 전자 친화력이 큰 산화물층이다. 예를 들어, OS층(522)으로서 OS층(521) 및 OS층(523)보다 전자 친화력이 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더 바람직하게는 0.15eV 이상 0.4eV 이하 큰 산화물을 사용한다. 또한, 전자 친화력은 진공 준위와 전도대 하단의 에너지와의 차이이다.
OS 트랜지스터(501)의 게이트(도전층(530))에 전압을 인가하면, OS층(521), OS층(522), 및 OS층(523) 중, 전자 친화력이 큰 OS층(522)에 채널이 형성된다.
인듐 갈륨 산화물은, 작은 전자 친화력과, 높은 산소 차단성을 갖는다. 따라서, OS층(523)이 인듐 갈륨 산화물을 포함하면 바람직하다. 갈륨 원자 비율[Ga/(In+Ga)]은 예를 들어 70% 이상, 바람직하게는 80% 이상, 더 바람직하게는 90% 이상으로 한다.
또한, Ec(521)는 Ec(522)보다 진공 준위에 가깝다. 구체적으로는, Ec(521)는, Ec(522)보다 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상이며, 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하 진공 준위에 가까운 것이 바람직하다.
또한, Ec(523)는 Ec(522)보다 진공 준위에 가깝다. 구체적으로는, Ec(523)는, Ec(522)보다 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상이며, 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하 진공 준위에 가까운 것이 바람직하다.
또한, OS층(521)과 OS층(522) 사이에는, OS층(521)과 OS층(522)의 혼합 영역이 존재하는 경우가 있다. 또한, OS층(523)과 OS층(522) 사이에는, OS층(523)과 OS층(522)의 혼합 영역이 존재하는 경우가 있다. 혼합 영역은 계면 준위 밀도가 낮게 됨으로, OS층(521~523)의 적층체(OS층(520))는 각각의 계면 근방에서 에너지가 연속적으로 변화되는(연속 접합이라고도 함) 밴드 구조가 된다.
이와 같은 에너지 밴드 구조를 갖는 OS층(520)에 있어서, 전자는 OS층(522)을 주로 하여 이동하게 된다. 그래서, OS층(521)과 절연층(512)과의 계면에 또는 OS층(523)과 절연층(513)과의 계면에 준위가 존재하더라도, 이들의 계면 준위에 의하여 OS층(520) 중을 이동하는 전자의 이동이 방해되기 어려워져, OS 트랜지스터(501)의 온 전류를 높게 할 수 있다.
또한, 도 14의 (B)에 도시된 바와 같이, OS층(521)과 절연층(512)의 계면 근방, 및 OS층(523)과 절연층(513)의 계면 근방에는 각각 불순물이나 결함에 기인한 트랩 준위 Et(502)가 형성될 수 있으나, OS층(521) 및 OS층(523)이 있으므로 OS층(522)과 트랩 준위 Et(502)를 멀리할 수 있다. OS 트랜지스터(501)는 채널 폭 방향에서, OS층(522)의 상면과 측면이 OS층(523)에 접촉하고, OS층(522)의 하면이 OS층(521)에 접촉하도록 형성되어 있다(도 13의 (C) 참조). 이와 같이, OS층(522)을 OS층(521)과 OS층(523)으로 덮는 구성으로 함으로써 상기 트랩 준위 Et(502)의 영향을 더 저감할 수 있다.
다만, Ec(521)와 Ec(522) 사이의 에너지 차이 또는 Ec(523)와 Ec(522) 사이의 에너지 차이가 작으면, OS층(522)의 전자가 그 에너지 차이를 넘어 트랩 준위에 도달하는 경우가 있다. 트랩 준위에 전자가 포획됨으로써, 절연막의 계면에 마이너스의 고정 전하가 생기고, 트랜지스터의 문턱 전압은 플러스 방향으로 변동한다. 따라서, Ec(521)와 Ec(522) 사이의 에너지 차이 및 Ec(523)와 Ec(522) 사이의 에너지 차이를 각각 0.1eV 이상, 바람직하게는 0.15eV 이상으로 하면, OS 트랜지스터(501)의 문턱 전압의 변동이 저감되어, OS 트랜지스터(501)의 전기 특성을 양호한 것으로 할 수 있어 바람직하다.
트랜지스터의 온 전류는, 전자의 이동을 방해하는 요인을 저감할수록 높일 수 있다. 예를 들어, 전자 이동을 방해하는 요인이 없는 경우에는 효율적으로 전자가 이동하는 것으로 추정된다. 전자의 이동은 예를 들어 채널 영역의 물리적인 요철이 큰 경우에도 방해된다. 또는, 채널 영역 중 결함 준위 밀도가 높은 경우에도, 전자의 이동은 방해된다.
OS 트랜지스터(501)의 온 전류를 높게 하기 위해서는, 예를 들어, OS층(522)의 상면 또는 하면(피형성면, 여기서는 OS층(521))의, 1㎛×1㎛의 범위에서의 제곱 평균 평방근(RMS: Root Mean Square) 거칠기가 1nm 미만, 바람직하게는 0.6nm 미만, 더욱 바람직하게는 0.5nm 미만, 보다 바람직하게는 0.4nm 미만으로 하면 좋다. 또한, 1㎛×1㎛의 범위에서의 평균 면 거칠기(Ra이라고도 함)를 1nm 미만, 바람직하게는 0.6nm 미만, 더 바람직하게는 0.5nm 미만, 더욱 바람직하게는 0.4nm 미만으로 하면 좋다. 또한, 1㎛×1㎛의 범위에서의 최대 고저차(P-V라고도 함)를 10nm 미만, 바람직하게는 9nm 미만, 더 바람직하게는 8nm 미만, 더욱 바람직하게는 7nm 미만으로 하면 좋다.
예를 들어, OS층(522)이 산소 결손(Vo라고도 표기함)을 갖는 경우, 산소 결손의 사이트에 수소가 들어감으로써 도너 준위를 형성하는 경우가 있다. 이하에서는 산소 결손의 사이트에 수소가 들어간 상태를 VoH라고 표기하는 경우가 있다. VoH는 전자를 산란하기 때문에, 트랜지스터의 온 전류 저하의 요인이 된다. 또한, 산소 결손의 사이트는 수소가 들어가는 것보다 산소가 들어가는 것이 안정적이다. 따라서, OS층(522) 내의 산소 결손을 저감함으로써 트랜지스터의 온 전류를 높일 수 있는 경우가 있다. 예를 들어, OS층(522)의 어느 깊이에 있어서, 또는 OS층(522)의 어느 영역에 있어서, 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)으로 측정되는 수소 농도는 2×1020atoms/cm3 이하로 할 수 있고, 또는 5×1019atoms/cm3 이하, 또는 1×1019atoms/cm3 이하로 할 수 있다. 수소 농도는 낮을수록 바람직하고, OS층(522)의 어느 영역에서 SIMS로 측정되는 수소 농도는 1×1015atoms/cm3 미만인 것이 바람직하고, 측정 하한 미만인 것이 더 바람직하다.
OS층(522)의 산소 결손을 저감하기 위하여, 예를 들어 절연층(512)에 포함되는 과잉 산소를 OS층(521)을 통하여 OS층(522)까지 이동시키는 방법 등이 있다. 이 경우, OS층(521)은 산소 투과성을 갖는 층(산소를 통과 또는 투과시키는 층)인 것이 바람직하다.
OS 트랜지스터(501)가 s-channel 구조를 갖는 경우, OS층(522) 전체에 채널이 형성되도록 할 수 있다. OS층(522)의 두께는 10nm 이상 100nm 이하, 또는 10nm 이상 30nm 이하로 하면 좋다.
또한, 트랜지스터의 온 전류를 높게 하기 위해서는, OS층(523)을 얇게 하면 좋다. 예를 들어, 두께가 10nm 미만, 바람직하게는 5nm 이하, 더 바람직하게는 3nm 이하인 영역을 갖는 OS층(523)으로 하면 좋다. 한편, OS층(523)은 인접되는 절연체를 구성하는 산소 이외의 원소(수소, 실리콘 등)가 OS층(522)으로 들어가지 않도록 차단하는 기능을 갖는다. 그래서, OS층(523)은 어느 정도의 두께를 갖는 것이 바람직하다. 예를 들어, OS층(523)은 두께가 0.3nm 이상, 바람직하게는 1nm 이상, 더 바람직하게는 2nm 이상의 영역을 갖는 OS층(523)으로 하면 좋다. 또한, OS층(523)은 절연층(512) 등으로부터 방출되는 산소의 외방 확산을 억제하기 위하여, 산소를 차단하는 성질을 갖는 것이 바람직하다.
또한, 신뢰성을 높게 하기 위해서는 OS층(521)은 두껍고, OS층(523)은 얇은 것이 바람직하다. 예를 들어, 두께가 10nm 이상, 바람직하게는 20nm 이상, 더 바람직하게는 40nm 이상, 더욱 바람직하게는 60nm 이상의 두께의 영역을 갖는 OS층(521)으로 하면 좋다. OS층(521)을 두껍게 함으로써. 인접되는 절연체와 OS층(521)의 계면으로부터 채널이 형성되는 OS층(522)까지의 거리를 멀게 할 수 있다. 다만, 반도체 장치의 생산성이 저하되는 경우가 있기 때문에, 예를 들어 두께가 200nm 이하, 바람직하게는 120nm 이하, 더 바람직하게는 80nm 이하인 영역을 갖는 OS층(521)으로 하면 좋다.
산화물 반도체를 채널로 하는 OS 트랜지스터에 안정된 전기 특성을 부여하기 위해서는 산화물 반도체 중의 불순물 농도를 저감하여, 산화물 반도체를 진성 또는 실질적으로 진성으로 하는 것이 유효하다. 여기서 실질적으로 진성이란, 산화물 반도체의 캐리어 밀도가 1×1017/cm3 미만인 것, 바람직하게는 1×1015/cm3 미만인 것, 더욱 바람직하게는 1×1013/cm3 미만인 것을 가리킨다.
또한, 산화물 반도체에 있어서, 수소, 질소, 탄소, 실리콘 및 주성분 이외의 금속 원소는 불순물이 된다. 예를 들어, 수소 및 질소는 도너 준위의 형성에 기여하며 캐리어 밀도를 증대시킨다. 또한, 실리콘은 산화물 반도체 중에서 불순물 준위의 형성에 기여한다. 상기 불순물 준위는 트랩이 되어, 트랜지스터의 전기 특성을 열화시키는 경우가 있다. 따라서, OS층(521), OS층(522), 및 OS층(523)의 층 내 및 이들 각각의 계면에서 불순물 농도를 저감시키는 것이 바람직하다.
산화물 반도체를 진성 또는 실질적으로 진성으로 하기 위해서는, SIMS 분석에서, 예를 들어 산화물 반도체의 어느 깊이에 있어서, 또는 산화물 반도체의 어느 영역에 있어서, 실리콘 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다. 또한, SIMS로 측정되는 수소 농도는 예를 들어 산화물 반도체의 어느 깊이에 있어서, 또는 산화물 반도체의 어느 영역에 있어서, 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더욱 바람직하게는 1×1019atoms/cm3 이하, 보다 바람직하게는 5×1018atoms/cm3 이하로 한다. 산화물 반도체의 수소 농도는 낮을수록 바람직하고, SIMS로 측정되는 수소 농도는 1×1015atoms/cm3 미만인 것이 바람직하고, 측정 하한 미만인 것이 더 바람직하다. 또한, SIMS로 측정되는 질소 농도는 예를 들어 산화물 반도체의 어느 깊이에 있어서, 또는 산화물 반도체의 어느 영역에 있어서, 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체가 결정을 포함하는 경우, 실리콘이나 탄소가 고농도로 포함되면, 산화물 반도체의 결정성을 저하시키는 경우가 있다. 산화물 반도체의 결정성을 저하시키지 않기 위해서는, 예를 들어, 산화물 반도체의 어느 깊이에 있어서, 또는 산화물 반도체의 어느 영역에 있어서, 실리콘 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 하는 부분을 갖고 있으면 좋다. 또한, 예를 들어 산화물 반도체의 어느 깊이에 있어서, 또는 산화물 반도체의 어느 영역에 있어서, 탄소 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 하는 부분을 갖고 있으면 좋다.
상술한 바와 같이, 불순물 농도를 저감함으로써 홀 효과 측정에 의하여 측정할 수 있는 산화물 반도체의 캐리어 밀도를 1×1012/cm3 미만으로 할 수 있고, 바람직하게는 8×1011/cm3 미만으로 할 수 있고, 더 바람직하게는 검출 한계 미만의 1×1011/cm3 미만 1×10-9/cm3 이상으로 할 수 있다. 즉, 산화물 반도체의 캐리어 밀도를 가능한 한 0에 가깝게 할 수 있다.
또한, 상술한 바와 같이 고순도화된 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터의 오프 전류는 매우 작다. 예를 들어, 소스와 드레인 사이의 전압을 0.1V, 5V 또는, 10V 정도로 한 경우에, 트랜지스터의 채널 폭으로 정규화한 오프 전류를 수 yA/㎛부터 수 zA/㎛까지 저감할 수 있게 된다.
도 13은 OS층(520)이 3층 구조인 예이지만, 이에 한정되지 않는다. 예를 들어, OS층(520)을 OS층(521) 또는 OS층(523)이 없는 2층 구조로 할 수도 있다. 또는 OS층(521) 위 또는 아래, 또는 OS층(523) 위 또는 아래에 OS층(521), OS층(522) 및 OS층(523)으로서 예시한 산화물 반도체층 중 어느 하나를 갖는 4층 구조로 할 수도 있다. 또는 OS층(520)의 임의의 층 사이, OS층(520) 위, OS층(520) 아래 중 어느 2군데 이상에 OS층(521~523)으로서 예시한 산화물 반도체층을 하나 또는 복수 제공하여 n층 구조(n은 5 이상의 정수)로 할 수도 있다.
<<OS 트랜지스터의 구성예 2>>
도 15의 (A)에 도시된 OS 트랜지스터(502)는 OS 트랜지스터(501)의 변형예이다. OS 트랜지스터(502)도 OS 트랜지스터(501)와 마찬가지로 s-channel 구조이다. OS 트랜지스터(502)는 도전층(541) 및 도전층(542)의 형상, 및 절연층(511) 위에 도전층(531)이 제공된 것이 OS 트랜지스터(501)와 다른 점이다.
도전층(531)은 백 게이트 전극으로서 기능한다. 도전층(531)에 일정한 전위를 공급하여도 좋고, 도전층(530)과 같은 전위나 같은 신호를 공급하여도 좋고, 다른 전위나 다른 신호를 공급하여도 좋다. 도전층(541) 및 도전층(542)은 각각 소스 전극 또는 드레인 전극으로서 기능한다.
OS 트랜지스터(502)의 도전층(541) 및 도전층(542)은 OS층(521)과 OS층(522)과의 적층을 형성하기 위하여 사용되는 하드 마스크로부터 제작되어 있다. 그러므로, 도전층(541) 및 도전층(542)은 OS층(521) 및 OS층(522)의 측면에 접촉되는 영역을 갖지 않는다. 예를 들어, 다음과 같은 공정을 거쳐 OS층(521), OS층(522), 도전층(541), 및 도전층(542)을 제작할 수 있다. OS층(521) 및 OS층(522)을 구성하는 2층의 산화물 반도체막을 형성한다. 산화물 반도체막 위에 단층 또는 적층의 도전막을 형성한다. 이 도전막을 에칭하여 하드 마스크를 형성한다. 이 하드 마스크를 사용하여 2층의 산화물 반도체막을 에칭하여 OS층(521)과 OS층(522)의 적층을 형성한다. 다음에, 하드 마스크를 에칭하여 도전층(541) 및 도전층(542)을 형성한다.
도전층(531)은 OS 트랜지스터(502)의 백 게이트 전극으로서 기능시킬 수 있다. 도 13에 도시된 OS 트랜지스터(501)나 후술하는 OS 트랜지스터(503~506)(도 15~16 참조)에도 도전층(531)을 제공할 수 있다.
<<OS 트랜지스터의 구성예 3,4>>
도 15의 (B)에 도시된 OS 트랜지스터(503)는 OS 트랜지스터(501)의 변형예이고, 도 15의 (C)에 도시된 OS 트랜지스터(504)는 OS 트랜지스터(502)의 변형예이다. OS 트랜지스터(503) 및 OS 트랜지스터(504)에서는, 도전층(530)을 마스크로 사용하고, OS층(523) 및 절연층(513)이 에칭된다. 이 경우, OS층(523) 및 절연층(513)의 단부는 도전층(530)의 단부와 거의 일치한다.
<<OS 트랜지스터의 구성예 5,6>>
도 16의 (A)에 도시된 OS 트랜지스터(505)는 OS 트랜지스터(501)의 변형예이고, 도 16의 (B)에 도시된 OS 트랜지스터(506)는 OS 트랜지스터(502)의 변형예이다. OS 트랜지스터(505) 및 OS 트랜지스터(506)는 각각 OS층(522)과 도전층(541) 사이에 층(551)을 갖고, OS층(522)과 도전층(542) 사이에 층(552)을 갖는다.
층(551) 및 층(552)은 예를 들어 투명 도전체, 산화물 반도체, 질화물 반도체 또는 산화질화물 반도체로 이루어지는 층으로 형성할 수 있다. 층(551) 및 층(552)은 n형 산화물 반도체층으로, 또는 도전층(541) 및 도전층(542)보다 저항이 높은 도전체층으로 형성할 수 있다. 층(551) 및 층(552)으로서는, 예를 들어, 인듐, 주석 및 산소를 포함하는 층, 인듐 및 아연을 포함하는 층, 인듐, 텅스텐 및 아연을 포함하는 층, 주석 및 아연을 포함하는 층, 아연 및 갈륨을 포함하는 층, 아연 및 알루미늄을 포함하는 층, 아연 및 불소를 포함하는 층, 아연 및 붕소를 포함하는 층, 주석 및 안티몬을 포함하는 층, 주석 및 불소를 포함하는 층 또는 타이타늄 및 나이오븀을 포함하는 층 등을 사용하면 좋다. 예로 든 이들의 층이 수소, 탄소, 질소, 실리콘, 저마늄 및 아르곤 중 하나, 또는 복수를 포함하여도 상관없다.
층(551) 및 층(552)은 가시광선을 투과하는 성질을 가져도 좋다. 또는 층(551) 및 층(552)은 가시광선, 자외선, 적외선 또는 X선을, 반사 또는 흡수함으로써 투과시키지 않는 성질을 가져도 상관없다. 이러한 성질을 가짐으로써, 미광(迷光)에 의한 트랜지스터의 전기 특성의 변동을 억제할 수 있는 경우가 있다.
또한, 층(551) 및 층(552)은 OS층(522)과의 사이에 쇼트 키 장벽을 형성하지 않는 층을 사용하면 바람직하다. 이로써, OS 트랜지스터(505) 및 OS 트랜지스터(506)의 온 특성을 향상시킬 수 있다.
층(551) 및 층(552)은 도전층(541) 및 도전층(542)보다 저항이 높은 것이 바람직하다. 또한, 층(551) 및 층(552)은 OS 트랜지스터(505) 및 OS 트랜지스터(506)의 채널 저항보다 저항이 낮은 것이 바람직하다. 예를 들어, 층(551) 및 층(552)의 저항률을, 0.1Ωcm 이상 100Ωcm 이하, 0.5Ωcm 이상 50Ωcm 이하, 또는 1Ωcm 이상 10Ωcm 이하로 하면 좋다. 층(551) 및 층(552)의 저항률을 상기의 범위로 함으로써, 채널과 드레인의 경계부에서의 전계 집중을 완화할 수 있다. 이로써, 트랜지스터의 전기 특성의 변동을 저감시킬 수 있다. 또한, 드레인으로부터 발생하는 전계에 기인한 펀치스루 전류를 저감시킬 수 있다. 그러므로, 채널 길이가 짧은 트랜지스터에서도, 포화 특성을 양호하게 할 수 있다. 또한, 동작 중에 OS 트랜지스터(505) 및 OS 트랜지스터(506)의 소스와 드레인이 치환되지 않는 회로 구성이면 층(551) 및 층(552) 중 한쪽에만(예를 들어 드레인 측) 제공하는 것이 바람직한 경우가 있다.
<<디바이스의 구성예 1>>
도 17에 OS 트랜지스터와 MEMS 디바이스를 갖는 반도체 장치의 디바이스 구조의 일례를 도시하였다. 도 17은 반도체 장치의 모식적인 단면도이며, 발진 회로(101)(도 3 참조)의 적층 구조를 설명하기 위한 도면이다. 따라서, 도 17은 발진 회로(101)의 칩을 특정의 절단선으로 절단한 것은 아니다. 도 17은 발진 회로(101)의 트랜지스터가 OS 트랜지스터인 예를 도시하였다.
발진 회로(101)는 단결정 실리콘 웨이퍼(300)에 형성된다. 단결정 실리콘 웨이퍼(300)에는 소자층(301)이 형성된다. 소자층(301)은 OS 트랜지스터가 형성되는 층이다. 도 17에는 트랜지스터(43) 및 트랜지스터(44)를 도시하였다. 여기서는, 트랜지스터(43) 및 트랜지스터(44)는 도 15의 (A)에 도시된 OS 트랜지스터(502)와 마찬가지의 구조를 갖는다.
<<디바이스의 구성예 1>>
소자층(301)에 배선층(W11) 및 배선층(W12)이 적층되어 있다. 배선층(W11) 및 배선층(W12)에 의하여 트랜지스터(43), 트랜지스터(44), 용량 소자(21), 배선(WD), 배선(WL)은 전기적으로 접속되어 있다. 배선층(W12)에 소자층(303)이 적층되어 있다. 소자층(303)에는 용량 소자(21)가 형성되어 있다. 용량 소자(21)는 도전층(321) 및 도전층(322), 및 이들에 개재된 유전체를 갖는다. 용량 소자(21)를 소자층(301)에 형성할 수도 있다. 이 경우, 용량 소자(21)의 제 1 전극을 트랜지스터(44)의 게이트와 같은 층의 도전층으로 형성하고, 용량 소자(21)의 제 2 전극과 트랜지스터(44)의 제 1 단자를 공통 도전층으로 형성하여도 좋다.
소자층(303)에 배선층(W13), 소자층(304), 배선층(W14)이 적층되어 있다. 소자층(304)은 MEMS 디바이스가 형성되는 층이다. 여기서는, MEMS 스위치(10)가 형성되어 있다. 도 17에서 MEMS 스위치(10)는 캔틸레버(cantilever)형으로 한다. MEMS 스위치(10)의 구성은 이에 한정되지 않고, 예를 들어 평행 평판형으로 하여도 좋다. 소자층(304) 및 배선층(W14)의 공간(305)은 희생층 에칭 공정에 의하여 형성된다. 고정 전극(12)은 배선층(W13) 및 배선층(W14)에 의하여 용량 소자(21)에 전기적으로 접속된다. 가동 전극(11)은 배선층(W13) 및 배선층(W14)에 의하여 외부 단자(미도시)에 전기적으로 접속된다.
<<디바이스의 구성예 2>>
버퍼 회로(22)를 Si 트랜지스터로 형성하는 경우, 또는 다른 Si 트랜지스터로 형성되는 회로 위에 발진 회로를 적층하는 경우, Si 트랜지스터가 형성되는 소자층 위에 OS 트랜지스터 및 MEMS 디바이스를 적층하여 제공할 수 있다. 이 예를 도 18에 도시하였다.
도 18에 도시된 칩은 단결정 실리콘 웨이퍼(300)에 소자층(301)이 형성되고, 소자층(301)에 배선층(W1) 및 배선층(W2)이 적층되어 있다. 배선층(W2)에 소자층(302)이 적층되어 있다. 소자층(301)은 Si 트랜지스터가 형성되는 층이고, 여기서는 대표적으로 p형 Si 트랜지스터(341), n형 Si 트랜지스터(342)를 도시하였다.
<<디바이스의 구성예 3>>
OS 트랜지스터가 형성되는 소자층은 복수 적층될 수 있다. 이 경우의 예를 도 19에 도시하였다.
도 19에 도시된 칩에서는 배선층(W11)에 소자층(312)이 적층되어 있다. 소자층(312)은 OS 트랜지스터가 형성되는 층이다. 여기서는 소자층(302)에 트랜지스터(43)가 형성되고, 소자층(312)에 트랜지스터(44)가 형성되어 있다. 소자층(312)에 용량 소자(21)를 제공하여도 좋다.
소자층(312)에 배선층(W15) 및 배선층(W16)이 적층되어 있다. 배선층(W15) 및 배선층(W16)에 의하여 트랜지스터(44)는 용량 소자(21), 트랜지스터(43)와 전기적으로 접속되어 있다.
또한, 소자층(302)의 OS 트랜지스터와 소자층(312)의 OS 트랜지스터에서 전기 특성을 서로 다르게 할 수 있다. 그 방법의 일례로서는 소자층(302)과 소자층(312)과는 OS 트랜지스터의 게이트 절연층의 막 두께를 서로 다르게 하면 좋다. 소자층(312)의 OS 트랜지스터의 게이트 절연층을 소자층(302)보다 두껍게 하여도 좋다. 소자층(312)의 OS 트랜지스터를 고드레인 전위로 구동하는 데에 보다 적합한 구조로 하여도 좋다. 또는 소자층(302)과 소자층(312)과는 OS 트랜지스터의 활성층을 다른 산화물 반도체층으로 형성하면 좋다. 예를 들어, 산화물 반도체층이 In-M-Zn 산화물층(M은 Ga, Y, Zr, La, Ce, 또는 Nd)인 경우, M의 원자수에 대한 인듐의 원자수의 비율을 높게 함으로써 전계 효과 이동도를 높게 하거나, 또는 전류 구동 능력을 향상시킬 수 있다. M의 원자수에 대한 인듐의 원자수의 비율을 낮게 함으로써 오프 전류를 저감할 수 있다.
스퍼터링법으로 성막된 In-Ga-Zn 산화물로 활성층을 형성하는 경우, 보다 작은 오프 전류의 OS 트랜지스터를 제작하기 위해서는, 예를 들어 원자수의 비율이 In:Ga:Zn=1:1:1, 또는 In:Ga:Zn=1:1:1.2인 타깃을 사용하면 좋다. 예를 들어, 전류 구동 능력이 높은 OS 트랜지스터를 제작하기 위해서는, 원자수의 비율이 In:Ga:Zn=3:1:2, 또는 In:Ga:Zn=4:2:4.1인 타깃을 사용하면 좋다.
도 17~19에서, 부호 및 해칭 패턴이 부여되지 않은 영역은 절연체로 구성된 영역을 나타낸다. 반도체 장치의 절연체에는 산화 알루미늄, 질화산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼 등으로부터 선택된 1종류 이상의 재료를 포함한 절연체를 사용할 수 있다. 또한, 이 영역에는 폴리이미드 수지, 폴리아마이드 수지, 아크릴 수지, 실록산 수지, 에폭시 수지, 페놀 수지 등의 유기 수지를 사용할 수도 있다. 또한, 본 명세서에서 산화질화물이란, 질소보다 산소의 함유량이 많은 화합물을 말하고, 질화 산화물이란, 산소보다 질소의 함유량이 많은 화합물을 말한다.
절연층(351~354)은 수소, 물 등에 대한 차단 효과를 갖는 절연물로 형성된 층을 적어도 1층 포함하는 것이 바람직하다. 수소, 물 등은 산화물 반도체 중에 캐리어를 생성하는 요인 중 하나이므로, 수소, 물 등에 대한 차단층을 제공함으로써 소자층(301) 및 소자층(302)에 형성되는 OS 트랜지스터의 신뢰성을 향상시킬 수 있다. 수소, 물 등에 대한 차단 효과를 갖는 절연물에는, 예를 들어 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄, 이트리아 안정화 지르코니아(YSZ) 등이 있다.
반도체 장치를 구성하는 절연체, 도전체, 반도체는 스퍼터링법, 화학 기상 퇴적(CVD: Chemical Vapor Deposition)법, 분자선 에피택시(MBE: Molecular Beam Epitaxy)법, 원자층 퇴적(ALD: Atomic Layer Deposition)법, 또는 펄스 레이저 퇴적(PLD: Pulsed Laser Deposition)법 등으로 성막할 수 있다. CVD법은 열 CVD법, 유기 금속 CVD(MOCVD: Metal Organic CVD)법, 플라즈마 CVD(PECVD: Plasma Enhanced CVD)법 등을 포함한다. 예를 들어, 절연막을 CVD법, 바람직하게는 PECVD법에 의하여 성막하면, 피복성을 향상시킬 수 있어 바람직하다. 또한, CVD법으로 성막하는 경우, 또한 플라즈마로 인한 대미지를 저감하기 위해서는 열CVD법, MOCVD법 또는 ALD법이 바람직하다.
MEMS 디바이스(소자층(304))의 형성에는, 나노 임프린트(핫 엠보싱을 포함함), 사출 성형 등의 미세 가공 기술을 사용하여도 좋다.
<<전자 부품>>
도 17~19에 도시된 반도체 장치는, 패키지된 전자 부품으로 가공된다. 도 20의 (A)는, 전자 부품의 제작 방법 예를 나타낸 흐름도이다. 전자 부품은, 반도체 패키지, 또는 IC용 패키지라고도 한다. 반도체 장치의 패키지에는 단자 추출 방향이나 단자의 형상에 따라, 복수의 규격이나 명칭이 존재한다. 여기서는, 그 일례가 설명된다.
전(前) 공정(웨이퍼 제작 공정)에 있어서 하나의 반도체 웨이퍼에 복수의 반도체 장치를 제작한다(단계 S1). 단계 S2~S8까지의 공정은 후 공정(조립 및 검사 공정)이라고 불린다. 복수의 반도체 장치를 개개의 칩으로 분할하기 위하여 다이싱 공정을 행한다(단계 S2). MEMS 디바이스를 보호하기 위하여 밀봉 기판(예를 들어, 유리 기판, 반도체 웨이퍼)을 반도체 웨이퍼에 접합한다. 반도체 웨이퍼를 박막화하기 위하여 반도체 웨이퍼의 뒷면을 연삭(硏削)한다. 그 후, 반도체 웨이퍼를 절단하여 복수의 반도체 장치를 개개의 칩으로 분할한다.
칩을 개별적으로 픽업하여 리드 프레임 위에 탑재하고 접착하는 다이 본딩 공정을 행한다(단계 S3). 접착 방법은 제품에 따라 적합한 방법을 선택하면 좋고, 예를 들어 칩과 리드 프레임은 수지나 테이프에 의하여 접착하면 좋다. 다이 본딩 공정은, 인터포저 위에 칩을 탑재하여 접합하여도 좋다. 와이어 본딩(wire bonding) 공정에서 리드 프레임의 리드와 칩 위의 전극을 금속 세선(와이어)으로 전기적으로 접속한다(단계 S4). 금속 세선에는 은선이나 금선을 사용할 수 있다. 와이어 본딩으로서는 볼 본딩과 웨지 본딩(wedge bonding) 중의 어느 쪽이라도 좋다.
와이어 본딩된 칩을 에폭시 수지 등으로 밀봉하는, 몰딩 공정을 실시한다(단계 S5). 다음에 리드 프레임의 리드를 도금 처리한다. 그리고 리드를 절단 및 성형 가공한다(단계 S6). 이 도금 처리에 의하여 리드의 녹을 방지하고, 나중에 프린트 기판에 실장할 때의 납땜을 더 확실하게 실시할 수 있다. 패키지 표면에 제품명, 로트 넘버 등을 인자하는 마킹 공정을 행한다(단계 S7). 검사 공정(단계 S8)을 거쳐 전자 부품이 완성된다(단계 S9).
도 17~19에 도시된 반도체 장치에서, MEMS 디바이스(소자층(304))와, OS 트랜지스터를 포함하고, MEMS 디바이스를 제어하기 위한 회로부를 상이한 반도체 웨이퍼에 형성하여도 좋다. 이 경우, MEMS 디바이스가 제작된 칩과, 회로부가 제작된 칩을 전기적으로 접속하여 하나의 패키지로 제공하면 좋다.
도 20의 (B)는 완성된 전자 부품의 사시 모식도이다. 도 20의 (B)에는 전자 부품의 일례로서 QFP(Quad Flat Package)의 사시 모식도를 도시하였다. 도 20의 (B)에 도시된 바와 같이, 전자 부품(7000)은 리드(7001) 및 회로부(7003)를 갖는다. 회로부(7003)에는 예를 들어 도 17~19에 도시된 반도체 장치가 제작된다. 전자 부품(7000)은 예를 들어 프린트 기판(7002)에 실장된다. 복수 종류의 전자 부품(7000)이 조합되고, 프린트 기판(7002) 위에서 전기적으로 접속됨으로써, 회로 기판(7004)을 제작할 수 있다. 완성된 회로 기판(7004)은 실시형태 1에서 나타낸 다양한 전자 기기에 탑재된다.
(실시형태 3)
본 실시형태에서는 산화물 반도체의 구조 등에 대하여 설명한다.
<<산화물 반도체의 구조에 대하여>>
산화물 반도체는 단결정 산화물 반도체와 그 이외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor), 다결정 산화물 반도체, 미결정 산화물 반도체, 비정질 산화물 반도체 등이 있다.
또한, 다른 관점에서는 산화물 반도체는 비정질 산화물 반도체와 그 이외의 결정성 산화물 반도체로 나누어진다. 결정성 산화물 반도체로서는 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 미결정 산화물 반도체 등이 있다.
<CAAC-OS>
CAAC-OS는 c축 배향된 복수의 결정부(펠릿이라고도 함)를 갖는 산화물 반도체의 하나이다. CAAC-OS는 CANC(C-Axis Aligned nanocrystals)를 갖는 산화물 반도체라고 부를 수도 있다.
(TEM)
투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 CAAC-OS의 명시야상과 회절 패턴의 복합 해석상(고분해능 TEM 이미지라고도 함)을 관찰하면, 복수의 펠릿이 확인된다. 그러나, 고분해능 TEM 이미지를 관찰하여도 펠릿들의 경계, 즉 결정 입계(그레인 바운더리(grain boundary)라고도 함)는 명확히 확인되지 않는다. 그러므로, CAAC-OS는 결정 입계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
도 21의 (A)에, 시료면과 대략 평행한 방향으로부터 관찰한 CAAC-OS의 단면의 고분해능 TEM 이미지를 나타내었다. 고분해능 TEM 이미지의 관찰에는 구면 수차 보정(Spherical Aberration Corrector) 기능을 사용하였다. 특히 구면 수차 보정 기능을 사용한 고분해능 TEM 이미지를 Cs 보정 고분해능 TEM 이미지라고 부른다. Cs 보정 고분해능 TEM 이미지는 예를 들어, 원자 분해능 분석 전자 현미경(JEOL Ltd.제조, JEM-ARM200F) 등에 의하여 얻을 수 있다.
도 21의 (B)는 도 21의 (A)의 영역(1)을 확대한 Cs 보정 고분해능 TEM 이미지를 나타낸 것이다. 도 21의 (B)를 보면, 펠릿에서 금속 원자가 층상으로 배열되어 있는 것이 확인된다. 금속 원자의 각층의 배열은 CAAC-OS의 막이 형성되는 면(피형성면이라고도 함) 또는 CAAC-OS의 상면의 요철을 반영한 배열을 갖고, CAAC-OS의 피형성면 또는 상면에 평행하게 된다.
도 21의 (B)에 도시된 바와 같이, CAAC-OS는 특징적인 원자 배열을 갖는다. 도 21의 (C)는 특징적인 원자 배열을 보조선으로 나타낸 것이다. 도 21의 (B) 및 (C)를 보면 알 수 있듯이, 하나의 펠릿의 크기는 1nm 이상 3nm 이하 정도이며, 펠릿들 사이의 기울기에 의하여 생긴 틈의 크기는 0.8nm 정도이다. 따라서, 펠릿을 나노 결정(nc: nanocrystal)이라고 부를 수도 있다.
여기서, Cs 보정 고분해능 TEM 이미지에 따라 기판(5120) 위의 CAAC-OS의 펠릿(5100)의 배치를 모식적으로 도시하면, 벽돌 또는 블록이 쌓인 것과 같은 구조가 된다(도 21의 (D) 참조). 도 21의 (C)에서 관찰된 펠릿과 펠릿 사이에 기울기가 생긴 부분은 도 21의 (D)에 도시된 영역(5161)에 상당한다.
또한, 도 22의 (A)는 시료 면에 실질적으로 수직인 방향으로부터 관찰한 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지이다. 도 22의 (A)의 영역(1), 영역(2) 및 영역(3)을 확대한 Cs 보정 고분해능 TEM 이미지를, 각각 도 22의 (B), (C), 및 (D)에 나타내었다. 도 22의 (B), (C), 및 (D)로부터, 펠릿은 금속 원자가 삼각형, 사각형, 또는 육각형으로 배열되어 있는 것을 확인할 수 있다. 그러나, 다른 펠릿들 사이에서, 금속 원자의 배열에 규칙성은 관찰되지 않는다.
(XRD)
X선 회절(XRD: X-Ray Diffraction)에 의하여 해석한 CAAC-OS에 대하여 설명한다. 예를 들어, InGaZnO4의 결정을 갖는 CAAC-OS에 대하여 out-of-plane법에 의한 구조 해석을 행하면, 도 23의 (A)에 도시된 바와 같이, 회절각(2θ)이 31° 근방에 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속됨으로써, CAAC-OS의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하는 것을 확인할 수 있다.
CAAC-OS의 out-of-plane법에 의한 구조 해석에서는, 2θ가 31° 근방일 때 나타나는 피크에 더하여, 2θ가 36° 근방일 때도 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때 나타나는 피크는 CAAC-OS 내의 일부에 c축 배향성을 갖지 않는 결정이 포함되는 것을 시사한다. 더 바람직한 CAAC-OS는 out-of-plane법에 의한 구조 해석을 행하면, 2θ가 31° 근방일 때 피크가 나타나고 2θ가 36° 근방일 때 피크가 나타나지 않는다.
CAAC-OS에 대하여, c축에 실질적으로 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 구조 해석을 행하면, 2θ가 56° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. CAAC-OS의 경우에는, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로서 시료를 회전시키면서 분석(φ스캔)을 행하여도, 도 23의 (B)에 도시된 바와 같이 명료한 피크는 나타나지 않는다. 한편, InGaZnO4의 단결정 산화물 반도체의 경우에는, 2θ를 56° 근방에 고정하고 φ 스캔을 행하면, 도 23의 (C)와 같이 (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 따라서, XRD를 사용한 구조 해석으로부터, CAAC-OS는 a축 및 b축의 배향이 불규칙하다는 것을 확인할 수 있다.
전자 회절에 의하여 해석한 CAAC-OS에 대하여 설명한다. 예를 들어, InGaZnO4의 결정을 갖는 CAAC-OS에 대하여, 프로브 직경이 300nm인 전자 빔을 시료 면에 평행하게 입사시키면, 도 24의 (A)와 같은 회절 패턴(제한 시야 투과 전자 회절 패턴이라고도 함)이 나타나는 경우가 있다. 이 회절 패턴에는 InGaZnO4의 결정의 (009)면에 기인한 스폿이 포함된다. 따라서, 전자 회절에 의하여도, CAAC-OS에 포함되는 펠릿이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하는 것을 알 수 있다. 또한, 동일한 시료에 대하여, 시료면에 수직으로 프로브 직경이 300nm인 전자선을 입사시켰을 때의 회절 패턴을 도 24의 (B)에 도시하였다. 도 24의 (B)로부터, 링 형상의 회절 패턴이 확인된다. 따라서, 전자 회절에 의하여도, CAAC-OS에 포함되는 펠릿의 a축 및 b축은 배향성을 갖지 않는 것을 알 수 있다. 또한, 도 24의 (B)에서 제 1 고리는 InGaZnO4의 결정의 (010)면 및 (100)면 등에 기인하는 것으로 생각된다. 또한, 도 24의 (B)에서의 제 2 고리는 (110)면 등에 기인하는 것으로 생각된다.
CAAC-OS는 결함 준위 밀도가 낮은 산화물 반도체이다. 산화물 반도체의 결함으로서는 예를 들어, 불순물에 기인한 결함이나 산소 결손 등이 있다. 따라서, CAAC-OS는 불순물 농도가 낮은 산화물 반도체라고도 할 수도 있다. 또한, CAAC-OS는 산소 결손이 적은 산화물 반도체라고 할 수도 있다.
산화물 반도체에 포함되는 불순물은 캐리어 트랩이 되거나 캐리어 발생원이 되는 경우가 있다. 또한, 산화물 반도체 내의 산소 결손은 캐리어 트랩이 되거나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물은 산화물 반도체의 주성분 이외의 원소이며, 수소, 탄소, 실리콘, 전이 금속 원소 등이 있다. 산화물 반도체를 구성하는 금속 원소보다 산소와의 결합력이 강한 원소(예를 들어 실리콘 등)는 산화물 반도체로부터 산소를 빼앗음으로써 산화물 반도체의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등 중금속, 아르곤, 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다.
결함 준위 밀도가 낮은(산소 결손이 적은) 산화물 반도체는 캐리어 밀도를 낮게 할 수 있다. 이와 같은 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 부른다. CAAC-OS는 불순물 농도가 낮고 결함 준위 밀도가 낮다. 즉, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체가 되기 쉽다. 따라서, CAAC-OS를 사용한 트랜지스터의 전기 특성은 문턱 전압이 음(노멀리 온이라고도 함)이 되는 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 캐리어 트랩이 적다. 산화물 반도체의 캐리어 트랩에 포획된 전하는 방출될 때까지 걸리는 시간이 길어, 마치 고정 전하처럼 행동하는 경우가 있다. 그 때문에, 불순물 농도가 높고, 결함 준위 밀도가 높은 산화물 반도체를 사용한 트랜지스터는 전기 특성이 불안정해지는 경우가 있다. 한편, CAAC-OS를 사용한 트랜지스터는 전기 특성의 변동이 작으며 신뢰성이 높은 트랜지스터가 된다.
CAAC-OS는 결함 준위 밀도가 낮기 때문에, 광 조사 등에 의하여 생성된 캐리어가 결함 준위에 포획되는 일이 적다. 따라서, CAAC-OS를 사용한 트랜지스터는 가시광이나 자외광의 조사에 기인한 전기 특성 변동이 작다.
<미결정 산화물 반도체>
미결정 산화물 반도체는 고분해능 TEM 이미지에서 결정부를 확인할 수 있는 영역과 명확한 결정부를 확인할 수 없는 영역을 갖는다. 미결정 산화물 반도체에 포함되는 결정부는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하의 크기인 경우가 많다. 특히, 1nm 이상 10nm 이하, 또는 1nm 이상 3nm이하의 미결정인 나노 결정을 갖는 산화물 반도체를, nc-OS(nanocrystalline Oxide Semiconductor)라고 부른다. nc-OS는 예를 들어 고분해능 TEM 이미지에서는 결정 입계가 명확히 확인되지 않는 경우가 있다. 또한, 나노 결정은 CAAC-OS에서의 펠릿과 기원이 같을 가능성이 있다. 그래서, 이하에서는 nc-OS의 결정부를 펠릿이라고 부르는 경우가 있다.
nc-OS는 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS는 다른 펠릿들 사이에서 결정 방위에 규칙성을 볼 수 없다. 그래서, 막 전체에서 배향성을 찾을 수 없다. 따라서, nc-OS는, 분석 방법에 따라서는 비정질 산화물 반도체와 구별되지 않는 경우가 있다. 예를 들어, nc-OS에 대하여, 펠릿보다 큰 직경의 X선을 사용하는 XRD 장치를 사용하여 구조 해석을 행하면, out-of-plane법에 의한 해석에서는, 결정면을 나타내는 피크가 검출되지 않는다. 또한, nc-OS에 대하여, 펠릿보다 큰 프로브 직경(예를 들어 50nm 이상)의 전자선을 사용하는 전자 회절(제한 시야 전자 회절이라고도 함)을 행하면 헤일로 패턴(halo pattern)과 같은 회절 패턴이 관측된다. 한편, nc-OS에 대하여, 펠릿의 크기와 가깝거나 펠릿보다 작은 프로브 직경의 전자선을 사용하는 나노 빔 전자 회절을 행하면 스폿이 관측된다. 또한, nc-OS에 대하여 나노 빔 전자 회절을 행하면 원을 그리듯이(고리 형상으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, 고리 형상의 영역 내에 복수의 스폿이 관측되는 경우가 있다.
이와 같이 펠릿(나노 결정) 사이에서는 결정 방위에 규칙성이 보이지 않는 것으로부터, nc-OS를 RANC(Random Aligned nanocrystals)를 포함하는 산화물 반도체 또는 NANC(Non-Aligned nanocrystals)를 갖는 산화물 반도체라고 부를 수도 있다.
nc-OS는 비정질 산화물 반도체보다 규칙성이 높은 산화물 반도체이다. 그래서, nc-OS는 비정질 산화물 반도체보다 결함 준위 밀도가 낮아진다. 다만, nc-OS는 다른 펠릿들 사이에 결정 방위에 규칙성이 관찰되지 않는다. 그래서, nc-OS는 CAAC-OS와 비교하여 결함 준위 밀도가 높아진다.
<비정질 산화물 반도체>
비정질 산화물 반도체는 막 내에서의 원자 배열이 불규칙하고, 결정부를 갖지 않는 산화물 반도체이다. 석영과 같은 무정형 상태를 갖는 산화물 반도체가 일례이다.
비정질 산화물 반도체는 고분해능 TEM 이미지에서 결정부를 확인할 수 없다.
비정질 산화물 반도체에 대하여, XRD 장치를 사용한 구조 해석을 행하면, out-of-plane법에 의한 해석에서는 결정면을 나타내는 피크가 검출되지 않는다. 또한, 비정질 산화물 반도체에 대하여, 전자 회절을 행하면 헤일로 패턴이 관측된다. 또한, 비정질 산화물 반도체에 대하여 나노빔 전자 회절을 행하면 스폿이 관측되지 않고 헤일로 패턴만 관측된다.
비정질 구조에 대해서는, 다양한 견해가 나타나 있다. 예를 들어, 원자 배열에 완전히 질서성을 갖지 않는 구조를 완전한 비정질 구조(completely amorphous structure)라고 부르는 경우가 있다. 또한, 장거리 질서성을 갖지 않지만, 어느 원자로부터 최근접 원자 또는 제 2 근접 원자까지의 범위에서 질서성을 가져도 되는 구조를 비정질 구조라고 부르는 경우도 있다. 따라서, 가장 엄격한 정의에 의하면, 조금이라도 원자 배열에 질서성을 갖는 산화물 반도체를 비정질 산화물 반도체라고 부를 수는 없다. 또한, 적어도, 장거리 질서성을 갖는 산화물 반도체를 비정질 산화물 반도체라고 부를 수는 없다. 따라서, 결정부를 갖기 때문에, 예를 들어, CAAC-OS 및 nc-OS를, 비정질 산화물 반도체 또는 완전한 비정질 산화물 반도체라고 부를 수는 없다.
<a-like OS>
또한, 산화물 반도체는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 갖는 경우가 있다. 이러한 구조를 갖는 산화물 반도체를, 특히 비정질 라이크 산화물 반도체(a-like OS: amorphous-like Oxide Semiconductor)라고 부른다.
a-like OS는 고분해능 TEM 이미지에서 공동(보이드(void)라고도 함)이 관찰되는 경우가 있다. 또한, 고분해능 TEM 이미지를 관찰하면, 결정부를 명확히 확인할 수 있는 영역과, 결정부가 확인되지 않는 영역을 갖는다.
a-like OS는 공동을 가지므로 불안정한 구조이다. 이하에서는 a-like OS가 CAAC-OS 및 nc-OS에 비하여 불안정한 구조임을 나타내기 위하여, 전자 조사에 의한 구조의 변화에 대하여 설명한다.
전자 조사를 행하는 시료로서 a-like OS(시료 A로 표기함), nc-OS(시료 B로 표기함), 및 CAAC-OS(시료 C로 표기함)를 준비한다. 어느 시료도 In-Ga-Zn 산화물이다.
우선, 각 시료의 고분해능 단면 TEM 이미지를 취득한다. 고분해능 단면 TEM 이미지를 보면 알 수 있듯이, 각 시료는 모두 결정부를 갖는다. 또한, 어느 부분을 하나의 결정부로 간주하는지의 판정은 이하와 같이 행하면 좋다.
예를 들어, InGaZnO4의 결정의 단위 격자는 In-O층 3층과 Ga-Zn-O층 6층의 총 9층을 갖고, 이 9층이 c축 방향으로 층상으로 중첩된 구조를 갖는 것이 알려져 있다. 따라서, 이들 근접하는 층끼리의 간격은 (009)면의 격자면 간격(d값이라고도 함)과 같은 정도이며, 결정 구조 해석에 의하여 그 값이 0.29nm로 산출된다. 따라서, 격자 줄무늬(lattice fringe)의 간격이 0.28nm 이상 0.30nm 이하인 부분을 InGaZnO4의 결정부로 간주할 수 있다. 격자 줄무늬는 InGaZnO4의 결정의 a-b면에 대응한다.
도 25는 각 시료의 결정부(22개소~45개소)의 평균의 크기를 조사한 예이다. 다만, 상술한 격자 줄무늬의 길이를 결정부의 크기로 간주한다. 도 25를 보면 알 수 있듯이, a-like OS는 누적 전자 조사량에 따라 결정부가 커진다. 구체적으로는, 도 25 중 (1)을 보면 알 수 있듯이, TEM에 의한 관찰 초기에 크기가 1.2nm 정도이었던 결정부(초기핵(初期核)이라고도 함)는, 누적 전자 조사량이 4.2×108e-/nm2가 되면 2.6nm 정도의 크기로 성장한다. 한편, nc-OS 및 CAAC-OS는 전자 조사 시작 시점으로부터 누적 전자 조사량이 4.2×108e-/nm2가 될 때까지의 범위에서 결정부의 크기가 변화되지 않는다. 구체적으로는, 도 25 중 (2) 및 (3)을 보면 알 수 있듯이, 누적 전자 조사량에 상관없이 nc-OS 및 CAAC-OS의 결정부의 크기는 각각 1.4nm 정도 및 2.1nm 정도이다.
이와 같이 a-like OS에서는 전자 조사에 의한 결정부의 성장이 관찰되는 경우가 있다. 한편, nc-OS 및 CAAC-OS에서는 전자 조사에 의한 결정부의 성장이 거의 관찰되지 않는 것을 알 수 있다. 즉, a-like OS는 nc-OS 및 CAAC-OS에 비하여 불안정한 구조임을 알 수 있다.
또한, a-like OS는 공동을 가지므로 nc-OS 및 CAAC-OS에 비하여 밀도가 낮은 구조를 갖는다. 구체적으로는, a-like OS의 밀도는 같은 조성을 갖는 단결정 산화물 반도체의 밀도의 78.6% 이상 92.3% 미만이 된다. 또한, nc-OS의 밀도 및 CAAC-OS의 밀도는 같은 조성을 갖는 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이 된다. 밀도가 단결정 산화물 반도체막의 밀도의 78% 미만인 산화물 반도체는 성막 자체가 어렵다.
예를 들어, In:Ga:Zn = 1:1:1[원자수비]를 만족시키는 산화물 반도체에서, 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357 g/cm3가 된다. 따라서, 예를 들어, In:Ga:Zn = 1:1:1[원자수비]를 만족시키는 산화물 반도체에서, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이 된다. 또한, 예를 들어, In:Ga:Zn = 1:1:1[원자수비]를 만족시키는 산화물 반도체에서, nc-OS의 밀도 및 CAAC-OS의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이 된다.
또한, 조성이 같은 단결정이 존재하지 않는 경우가 있다. 이 경우에는 조성이 다른 단결정을 임의의 비율로 조합함으로써, 원하는 조성을 갖는 단결정에 상당하는 밀도를 어림잡을 수 있다. 원하는 조성을 갖는 단결정에 상당하는 밀도는 조성이 다른 단결정을 조합하는 비율에 대하여 가중 평균을 사용하여 어림잡으면 좋다. 다만, 밀도는 가능한 한 적은 종류의 단결정을 조합하여 어림잡는 것이 바람직하다.
상술한 바와 같이 산화물 반도체는 다양한 구조를 가지며, 각각이 다양한 특성을 갖는다. 또한, 산화물 반도체는 예를 들어, 비정질 산화물 반도체, a-like OS, 미결정 산화물 반도체, CAAC-OS 중, 2종 이상을 갖는 적층막이어도 좋다.
<성막 모델>
이하에서는, CAAC-OS 및 nc-OS막의 성막 모델의 일례에 대하여 설명한다. 도 26의 (A)는, 스퍼터링법에 의하여 CAAC-OS가 성막되는 상황을 도시한 성막실 내의 모식도이다.
타깃(5130)은 백킹 플레이트(backing plate)에 접착되어 있다. 백킹 플레이트를 개재하여 타깃(5130)과 서로 마주보는 위치에는 복수의 마그넷이 배치된다. 상기 복수의 마그넷에 의하여 자장(磁場)이 발생된다. 마그넷의 자장을 이용하여 성막 속도를 높이는 스퍼터링법은, 마그네트론 스퍼터링법이라고 불린다.
기판(5120)은 타깃(5130)과 서로 마주보도록 배치되어 있고, 그 거리(d)(타깃-기판간 거리(T-S간 거리)라고도 함)는 0.01m 이상 1m 이하, 바람직하게는 0.02m 이상 0.5m 이하로 한다. 성막실 내는 대부분이 성막 가스(예를 들어, 산소, 아르곤, 또는 산소를 5volume% 이상의 비율로 포함하는 혼합 가스)로 채워지고, 0.01Pa 이상 100Pa 이하, 바람직하게는 0.1Pa 이상 10Pa 이하로 제어된다. 여기서, 타깃(5130)에 일정값 이상의 전압을 인가함으로써, 방전이 시작되고, 플라즈마가 확인된다. 또한, 타깃(5130)의 근방에는 자장에 의하여, 고밀도 플라즈마 영역이 형성된다. 고밀도 플라즈마 영역에서는 성막 가스가 이온화됨으로써 이온(5101)이 발생한다. 이온(5101)은 예를 들어, 산소의 양이온(O+)이나 아르곤의 양이온(Ar+) 등이다.
여기서, 타깃(5130)은 복수의 결정립을 포함하는 다결정 구조를 갖고, 어느 결정립에는 벽개면(劈開面)이 포함된다. 도 27의 (A)에 일례로서 타깃(5130)에 포함되는 InGaZnO4의 결정 구조를 도시하였다. 또한, 도 27의 (A)는 b축에 평행한 방향에서 InGaZnO4의 결정을 관찰한 경우의 구조이다. 도 27의 (A)를 보면 알 수 있듯이, 근접하는 2개의 Ga-Zn-O층에 있어서, 각 층에서 산소 원자들이 근거리에 배치되어 있다. 그리고, 산소 원자가 음 전하를 가짐으로써, 근접하는 2개의 Ga-Zn-O층 사이에는 척력(斥力)이 발생한다. 결과적으로, InGaZnO4의 결정은 근접한 2개의 Ga-Zn-O층의 사이에 벽개면을 갖는다.
고밀도 플라즈마 영역에서 발생된 이온(5101)은 전계에 의하여 타깃(5130) 측에 가속되어, 타깃(5130)과 충돌된다. 이때, 벽개면으로부터 평판 형상 또는 펠릿 형상의 스퍼터링 입자인 펠릿(5100a) 및 펠릿(5100b)이 박리되어, 스퍼터링된다. 또한, 펠릿(5100a) 및 펠릿(5100b)은 이온(5101)의 충돌의 충격에 의하여, 구조에 변형이 생기는 경우가 있다.
펠릿(5100a)은 삼각형, 예를 들어 정삼각형의 평면을 갖는 평판 형상 또는 펠릿 형상의 스퍼터링 입자이다. 또한, 펠릿(5100b)은 육각형, 예를 들어 정육각형의 평면을 갖는 평판 형상 또는 펠릿 형상의 스퍼터링 입자이다. 또한, 펠릿(5100a) 및 펠릿(5100b) 등의 평판 형상 또는 펠릿 형상의 스퍼터링 입자를 총칭하여 펠릿(5100)이라고 부른다. 펠릿(5100)의 평면의 형상은 삼각형, 육각형으로 한정되지 않고, 예를 들어, 삼각형이 복수 합쳐진 형상이 되는 경우가 있다. 예를 들어, 삼각형(예를 들어, 정삼각형)이 2개 합쳐진 사각형(예를 들어, 마름모 형태)이 되는 경우도 있다.
펠릿(5100)은 성막 가스의 종류 등에 따라 두께가 결정된다. 이유는 후술하겠지만, 펠릿(5100)의 두께는 균일하게 하는 것이 바람직하다. 또한, 스퍼터링 입자는 두께가 없는 펠릿 형상인 것이, 두께가 있는 주사위 형상인 것보다도 바람직하다. 예를 들어, 펠릿(5100)은 두께를 0.4nm 이상 1nm 이하, 바람직하게는 0.6nm 이상 0.8 nm이하로 한다. 또한, 예를 들어, 펠릿(5100)은 폭을 1nm 이상 3nm 이하, 바람직하게는 1.2nm 이상 2.5nm 이하로 한다. 펠릿(5100)은 상술한 도 25 중의 (1)에서 설명한 초기핵에 상당한다. 예를 들어, In-Ga-Zn 산화물을 갖는 타깃(5130)에 이온(5101)을 충돌시키면, 도 27의 (B)에 도시된 바와 같이 Ga-Zn-O층, In-O층, 및 Ga-Zn-O층의 3층을 갖는 펠릿(5100)이 박리된다. 도 27의 (C)는 박리한 펠릿(5100)을 c축에 평행한 방향으로부터 관찰한 구조를 도시한 것이다. 펠릿(5100)은 2개의 Ga-Zn-O층(빵)과 In-O층(속재료)을 갖는 나노 사이즈의 샌드위치 구조라고 부를 수도 있다.
펠릿(5100)은 플라즈마를 통과할 때, 측면이 음 또는 양으로 대전되는 경우가 있다. 펠릿(5100)은 예를 들어, 측면에 위치하는 산소 원자가 음으로 대전될 가능성이 있다. 측면이 같은 극성의 전하를 가짐으로써, 전하들이 서로 반발하여 평판 형상 또는 펠릿 형상을 유지할 수 있게 된다. 또한, CAAC-OS가, In-Ga-Zn 산화물인 경우, 인듐 원자와 결합한 산소 원자가 음으로 대전할 가능성이 있다. 또는, 인듐 원자, 갈륨 원자 또는 아연 원자와 결합한 산소 원자가 음으로 대전할 가능성이 있다. 또한, 펠릿(5100)은 플라즈마를 통과할 때 플라즈마 내의 인듐 원자, 갈륨 원자, 아연 원자, 및 산소 원자 등과 결합됨으로써 성장하는 경우가 있다. 상술한 도 25 중의 (2)와 (1)의 크기의 차이가 플라즈마 내에서의 성장분에 상당한다. 여기서, 기판(5120)이 실온 정도인 경우, 기판(5120) 위에서 펠릿(5100)의 성장이 일어나기 어렵기 때문에 nc-OS가 된다(도 26의 (B) 참조). 실온 정도의 온도하에서 성막할 수 있기 때문에, 기판(5120)이 대면적이어도 nc-OS의 성막이 가능하다. 또한, 펠릿(5100)을 플라즈마 내에서 성장시키기 위해서는, 스퍼터링법에서의 성막 전력을 높게 하는 것이 효과적이다. 성막 전력을 높게 함으로써, 펠릿(5100)의 구조를 안정적으로 할 수 있다.
도 26의 (A) 및 (B)에 도시된 바와 같이, 예를 들어, 펠릿(5100)은 플라즈마 내를 연과 같이 날아올라, 기판(5120) 위까지 떠 간다. 펠릿(5100)은 전하를 띠고 있기 때문에, 다른 펠릿(5100)이 이미 퇴적된 영역이 가까워지면 척력이 발생한다. 여기서, 기판(5120)의 상면에서는, 기판(5120)의 상면에 평행한 방향의 자장(수평 자장이라고도 함)이 발생되어 있다. 또한, 기판(5120)과 타깃(5130) 사이에는 전위차이가 주어지기 때문에, 기판(5120)으로부터 타깃(5130)을 향하는 방향으로 전류가 흐른다. 따라서, 펠릿(5100)은 기판(5120)의 상면에서 자장 및 전류의 작용에 의하여, 힘(로런츠력(Lorentz force))을 받는다. 이것은, 플레밍의 왼손 법칙에 의하여 이해할 수 있다.
펠릿(5100)은 원자 하나와 비교하면 질량이 크다. 따라서, 기판(5120)의 상면을 이동하기 위해서는 어떠한 힘을 외부로부터 인가하는 것이 중요하게 된다. 그 힘 중 하나가 자장 및 전류의 작용으로 생기는 힘일 가능성이 있다. 또한, 펠릿(5100)이 기판(5120)의 상면을 이동할 수 있도록 펠릿(5100)에 충분한 힘을 가하기 위해서는 기판(5120)의 상면에 평행한 방향의 자장이 10G 이상, 바람직하게는 20G 이상, 더 바람직하게는 30G 이상, 더욱 바람직하게는 50G 이상인 영역을 기판(5120)의 상면에 제공하면 좋다. 또는, 기판(5120)의 상면에서 기판(5120)의 상면에 평행한 방향의 자장이 기판(5120)의 상면에 수직인 방향의 자장의 1.5배 이상, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상, 보다 바람직하게는 5배 이상이 되는 영역을 제공하면 좋다.
이 때, 마그넷과 기판(5120)이 상대적으로 이동 또는 회전함으로써, 기판(5120)의 상면에서의 수평 자장의 방향은 계속 변화된다. 따라서, 기판(5120)의 상면에서 펠릿(5100)은 다양한 방향으로부터 힘을 받아 다양한 방향으로 이동할 수 있다.
또한, 도 26의 (A)에 도시된 바와 같이 기판(5120)이 가열되어 있는 경우, 펠릿(5100)과 기판(5120) 사이에서 마찰 등에 의한 저항이 작은 상태가 된다. 그 결과, 펠릿(5100)은 기판(5120)의 상면을 미끄러지듯이 이동한다. 펠릿(5100)의 이동은 평판면을 기판(5120)을 향한 상태에서 일어난다. 그 후, 이미 퇴적되어 있는 다른 펠릿(5100)의 측면까지 도달하면, 측면들이 결합한다. 이 때, 펠릿(5100)의 측면에 있는 산소 원자가 이탈된다. 이탈된 산소 원자에 의하여, CAAC-OS 중 산소 결손이 메워지는 경우가 있기 때문에, 결함 준위 밀도가 낮은 CAAC-OS로 된다. 또한, 기판(5120)의 상면의 온도는 예를 들어, 100℃ 이상 500℃ 미만, 150℃ 이상 450℃ 미만, 또는 170℃ 이상 400℃ 미만으로 하면 좋다. 따라서, CAAC-OS는 기판(5120)이 대면적인 경우에도 성막할 수 있다.
또한, 펠릿(5100)은 기판(5120) 위에서 가열됨으로써 원자가 재배열되어 이온(5101) 충돌에 의하여 발생된 구조의 스트레인이 완화된다. 스트레인이 완화된 펠릿(5100)은 실질적으로 단결정이 된다. 펠릿(5100)이 실질적으로 단결정이 됨으로써, 펠릿(5100)들이 서로 결합된 후에 가열되더라도 펠릿(5100) 자체의 신축은 거의 일어날 수가 없다. 따라서, 펠릿(5100) 사이의 틈이 넓어짐으로써 결정립계 등의 결함을 형성하여, 크레바스화하는 일이 없다.
또한, CAAC-OS는 단결정 산화물 반도체가 하나의 판(板)과 같이 되어 있는 것이 아니라, 펠릿(5100)(나노 결정)의 집합체가 벽돌 또는 블록이 겹겹이 쌓인 것 같은 배열을 하고 있다. 또한, 펠릿(5100)들 사이에는 결정 입계가 없다. 그래서, 성막할 때의 가열, 성막 후의 가열, 또는 휨 등으로 인하여, CAAC-OS에 축소 등의 변형이 발생한 경우에도, 국부 응력을 완화하거나, 또는 변형을 풀 수 있다. 따라서, 가요성을 갖는 반도체 장치에 사용하기에 적합한 구조이다. 또한, nc-OS는 펠릿(5100)(나노 결정)이 무질서하게 쌓인 듯한 배열이 된다.
타깃(5130)을 이온(5101)으로 스퍼터링하였을 때, 펠릿(5100)뿐만 아니라 산화 아연 등이 박리되는 경우가 있다. 산화 아연은 펠릿(5100)보다 가볍기 때문에 먼저 기판(5120) 상면에 도달된다. 그리고, 0.1nm 이상 10nm 이하, 0.2nm 이상 5nm 이하, 또는 0.5nm 이상 2nm 이하의 산화 아연층(5102)을 형성한다. 도 28에 단면 모식도를 도시하였다.
도 28의 (A)에 도시된 바와 같이, 산화 아연층(5102) 위에는 펠릿(5105a)과 펠릿(5105b)이 퇴적된다. 여기서, 펠릿(5105a)과 펠릿(5105b)은 서로 측면이 접촉하도록 배치되어 있다. 또한, 펠릿(5105c)은 펠릿(5105b) 위에 퇴적된 후, 펠릿(5105b) 위를 미끄러지듯이 이동한다. 또한, 펠릿(5105a)의 다른 측면에서, 산화 아연과 함께 타깃으로부터 박리된 복수의 입자(5103)가 기판(5120)의 열을 받아 결정화되어 영역(5105a1)을 형성한다. 또한, 복수의 입자(5103)는 산소, 아연, 인듐, 및 갈륨 등을 포함할 가능성이 있다.
그리고, 도 28의 (B)에 도시된 바와 같이, 영역(5105a1)은 펠릿(5105a)과 일체화되어 펠릿(5105a2)이 된다. 또한, 펠릿(5105c)은 그 측면이 펠릿(5105b)의 다른 측면과 접촉하도록 배치된다.
다음에, 도 28의 (C)에 도시된 바와 같이 펠릿(5105d)이 펠릿(5105a2) 위 및 펠릿(5105b) 위에 퇴적된 후, 펠릿(5105a2) 위 및 펠릿(5105b) 위를 미끄러지듯이 이동한다. 또한, 펠릿(5105c)의 다른 측면을 향하여, 펠릿(5105e)이 산화 아연층(5102) 위를 미끄러지듯이 이동한다.
그리고, 도 28의 (D)에 도시된 바와 같이, 펠릿(5105d)은 그 측면이 펠릿(5105a2)의 측면과 접촉하도록 배치된다. 또한, 펠릿(5105e)은 그 측면이 펠릿(5105c)의 다른 측면과 접촉하도록 배치된다. 또한, 펠릿(5105d)의 다른 측면에서 산화 아연과 함께 타깃(5130)으로부터 박리된 복수의 입자(5103)가 기판(5120)으로부터의 열을 받아 결정화되어 영역(5105d1)을 형성한다.
상술한 바와 같이, 퇴적된 펠릿들이 서로 접촉하도록 배치되고 펠릿의 측면에서 성장이 일어남으로써 기판(5120) 위에 CAAC-OS가 형성된다. 따라서, CAAC-OS는 nc-OS보다 펠릿 하나가 커진다. 상술한 도 25 중의 (3)과 (2)의 크기의 차이가 퇴적후의 성장분에 상당한다.
또한, 펠릿들 사이의 틈이 매우 작게 됨으로써, 하나의 큰 펠릿이 형성되는 경우가 있다. 하나의 큰 펠릿은 단결정 구조를 갖는다. 예를 들어, 펠릿의 크기가 상면으로부터 보아 10nm 이상 200nm 이하, 15nm 이상 100nm 이하, 또는 20nm 이상 50nm 이하가 되는 경우가 있다. 이 때, 미세한 트랜지스터에 사용하는 산화물 반도체에 있어서, 채널 형성 영역은 하나의 큰 펠릿에 들어가는 크기인 경우가 있다. 즉, 단결정 구조를 갖는 영역을 채널 영역으로서 사용할 수 있다. 또한, 펠릿이 커짐으로써, 단결정 구조를 갖는 영역을 트랜지스터의 채널 영역, 소스 영역, 및 드레인 영역으로서 사용할 수 있는 경우가 있다.
이와 같이, 단결정 구조를 갖는 영역에 트랜지스터의 채널 영역 등이 형성됨으로써, 트랜지스터의 주파수 특성을 높일 수 있는 경우가 있다.
이상과 같은 모델에 의하여, 펠릿(5100)이 기판(5120) 위에 퇴적해 간다고 생각된다. 피형성면이 결정 구조를 갖지 않는 경우에도 CAAC-OS를 성막할 수 있기 때문에 에피택셜 성장과 다른 성장 기구임을 알 수 있다. 또한, CAAC-OS는 레이저 결정화가 필요 없으며 대면적 유리 기판 등에도 균일한 성막이 가능하다. 예를 들어, 기판(5120)의 상면(피형성면)의 구조가 비정질 구조(예를 들어, 비정질 산화 실리콘)인 경우에도, CAAC-OS를 성막할 수 있다.
또한, CAAC-OS는 피형성면인 기판(5120)의 상면에 요철이 있는 경우에도, 그 형상을 따라 펠릿(5100)이 배열되는 것을 알 수 있다. 예를 들어, 기판(5120)의 상면이 원자 수준으로 평탄한 경우, 펠릿(5100)은 a-b면에 평행한 평면인 평판면이 하방을 향하도록 배열된다. 펠릿(5100)의 두께가 균일한 경우, 두께가 균일하고 평탄하며, 높은 결정성을 갖는 층이 형성된다. 그리고, 이 층이 n단(n은 자연수) 쌓임으로써 CAAC-OS를 얻을 수 있다.
한편, 기판(5120)의 상면이 요철을 갖는 경우에도 CAAC-OS는 펠릿(5100)이 기판의 요철을 따라 배열된 층이 n단(n은 자연수) 쌓인 구조가 된다. 기판(5120)이 요철을 갖기 때문에, CAAC-OS는 펠릿(5100)들 사이에 틈이 생기기 쉬운 경우가 있다. 다만, 이 경우에도, 펠릿(5100)들 사이에서 분자간력이 작용하여, 요철이 있어도 펠릿5100)들 사이의 틈은 가능한 한 작아지도록 배열한다. 따라서, 요철이 있어도 높은 결정성을 갖는 CAAC-OS로 할 수 있다.
이러한 모델에 의하여 CAAC-OS가 성막되기 때문에, 스퍼터링 입자가 두께가 없는 펠릿 형상인 것이 바람직하다. 또한, 스퍼터링 입자가 두께가 있는 주사위 형상인 경우, 기판(5120) 위를 향하는 면이 일정하게 되지 않고, 두께나 결정의 배향을 균일하게 할 수 없는 경우가 있다. 이상으로 나타낸 성막 모델에 의하여, 비정질 구조를 갖는 피형성면 위에서도, 높은 결정성을 갖는 CAAC-OS를 얻을 수 있다.
본 명세서에 있어서, '평행'이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한, '대략 평행'이란, 2개의 직선이 -30° 이상 30° 이하의 각도로 배치되어 있는 상태를 말한다. 또한, '수직'이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다. 또한, '대략 수직'이란, 2개의 직선이 60° 이상 120° 이하의 각도로 배치되어 있는 상태를 말한다. 또한, 본 명세서에 있어서, 삼방정 또는 능면체정은 육방정계에 포함된다.
10: MEMS 스위치
11: 가동 전극
12: 고정 전극
20: 회로
21: 용량 소자
22: 버퍼 회로
25: 회로
26: 회로
30: 아날로그 메모리
41: 트랜지스터
42: 트랜지스터
43: 트랜지스터
44: 트랜지스터
45: 트랜지스터
46: 트랜지스터
51: 트랜지스터
60: 패스 트랜지스터 로직
100: 발진 회로
101: 발진 회로
102: 발진 회로
110: 발진 회로
180: 전위원
11: 가동 전극
12: 고정 전극
20: 회로
21: 용량 소자
22: 버퍼 회로
25: 회로
26: 회로
30: 아날로그 메모리
41: 트랜지스터
42: 트랜지스터
43: 트랜지스터
44: 트랜지스터
45: 트랜지스터
46: 트랜지스터
51: 트랜지스터
60: 패스 트랜지스터 로직
100: 발진 회로
101: 발진 회로
102: 발진 회로
110: 발진 회로
180: 전위원
Claims (12)
- 발진 회로에 있어서,
MEMS 스위치;
용량 소자;
버퍼 회로;
제 1 트랜지스터;
제 2 트랜지스터;
제 1 노드; 및
제 2 노드를 포함하고,
상기 MEMS 스위치는 가동 전극 및 고정 전극을 포함하고,
상기 고정 전극은 상기 제 1 노드와 전기적으로 접속되고,
상기 용량 소자의 제 1 단자는 상기 제 1 노드와 전기적으로 접속되고,
상기 버퍼 회로의 입력 단자는 상기 제 1 노드와 전기적으로 접속되고,
상기 제 1 트랜지스터의 제 1 단자는 상기 제 2 노드와 전기적으로 접속되고,
상기 제 1 트랜지스터는 산화물 반도체를 포함하는 채널 형성 영역을 포함하고,
상기 제 2 트랜지스터의 게이트는 상기 제 2 노드와 전기적으로 접속되고,
상기 제 2 트랜지스터의 제 1 단자는 제 1 노드와 전기적으로 접속되는, 발진 회로. - 제 1 항에 있어서,
상기 제 2 트랜지스터는 산화물 반도체를 포함하는 채널 형성 영역을 포함하는, 발진 회로. - 제 1 항에 따른 발진 회로를 포함하는, 위상 동기 회로.
- 전자 부품에 있어서,
칩; 및
리드를 포함하고,
상기 칩은 제 1 항에 따른 발진 회로를 포함하고,
상기 리드는 상기 칩과 전기적으로 접속되는, 전자 부품. - 전자 기기에 있어서,
제 1 항에 따른 발진 회로; 및
표시 장치, 터치 패널, 마이크로폰, 스피커, 조작 키, 및 하우징 중에서 적어도 하나를 포함하는, 전자 기기. - 발진 회로에 있어서,
MEMS 스위치;
용량 소자;
버퍼 회로;
n개의 회로;
멀티플렉서;
제 1 노드;
n개의 제 1 배선; 및
제 2 배선을 포함하고,
상기 MEMS 스위치는 가동 전극 및 고정 전극을 포함하고,
상기 고정 전극은 상기 제 1 노드와 전기적으로 접속되고,
상기 용량 소자의 제 1 단자는 상기 제 1 노드와 전기적으로 접속되고,
상기 버퍼 회로의 입력 단자는 상기 제 1 노드와 전기적으로 접속되고,
상기 n개의 회로는 서로 대응하는 제 1 배선과 전기적으로 접속되고,
상기 n개의 회로는 상기 제 2 배선과 전기적으로 접속되고,
상기 n개의 회로는 각각 제 1 트랜지스터, 제 2 트랜지스터, 및 제 2 노드를 포함하고,
상기 제 1 트랜지스터의 제 1 단자는 제 2 노드와 전기적으로 접속되고,
상기 제 1 트랜지스터의 제 2 단자는 상기 제 2 배선과 전기적으로 접속되고,
상기 제 1 트랜지스터는 산화물 반도체를 포함하는 채널 형성 영역을 포함하고,
상기 제 2 트랜지스터의 게이트는 상기 제 2 노드와 전기적으로 접속되고,
상기 제 2 트랜지스터의 제 1 단자는 상기 멀티플렉서와 전기적으로 접속되고,
상기 멀티플렉서는 상기 n개의 회로 중 하나를 선택하고, 상기 선택된 회로의 상기 제 2 트랜지스터의 제 1 단자와 상기 제 1 노드 사이를 도통 상태로 하는, 발진 회로. - 제 6 항에 있어서,
상기 제 2 트랜지스터는 산화물 반도체를 포함하는 채널 형성 영역을 포함하는, 발진 회로. - 제 6 항에 있어서,
상기 멀티플렉서는 n개의 제 3 트랜지스터를 포함하고,
상기 n개의 제 3 트랜지스터는 각각 상기 제 1 노드와 서로 대응하는 상기 제 2 트랜지스터의 제 1 단자 사이의 도통 상태를 제어하는, 발진 회로. - 제 8 항에 있어서,
상기 n개의 제 3 트랜지스터는 산화물 반도체를 포함하는 채널 형성 영역을 포함하는, 발진 회로. - 제 6 항에 따른 발진 회로를 포함하는, 위상 동기 회로.
- 전자 부품에 있어서,
칩; 및
리드를 포함하고,
상기 칩은 제 6 항에 따른 발진 회로를 포함하고,
상기 리드는 상기 칩과 전기적으로 접속되는, 전자 부품. - 전자 기기에 있어서,
제 6 항에 따른 발진 회로; 및
표시 장치, 터치 패널, 마이크로폰, 스피커, 조작 키, 및 하우징 중에서 적어도 하나를 포함하는, 전자 기기.
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