KR20160047512A - 노이즈-소거 수신기를 위한 블록커 필터링 - Google Patents

노이즈-소거 수신기를 위한 블록커 필터링 Download PDF

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KR20160047512A
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하지르 헤다야티
윙 팻 라우
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퀄컴 인코포레이티드
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Abstract

노이즈-소거 수신 아키텍처에서 대역외 간섭의 거절을 개선하기 위한 기술들이 개시된다. 양상에서, 대역내 신호들을 차단하고 대역외 신호들을 통과시키는 커패시터들은 보조 믹서 출력을 믹서 출력에 파괴적으로 커플링한다. 추가로 양상에서, 교차-커플링 커패시터들은 노이즈-소거 수신 신호 경로의 제 2 신호 경로에 제 1 신호 경로를 커플링하도록 제공된다. 기저대역 폴리 위상 교차-커플링 블로커 필터링은 추가로, 블로커 오프셋 주파수들에서 노치 응답들을 생성하도록 대역외 간섭 소거를 위해 제공된다. 개시된 기술들은 다중-위상 로컬 발진기 시스템들에 대해 쉽게 적응될 수 있다.

Description

노이즈-소거 수신기를 위한 블록커 필터링{BLOCKER FILTERING FOR NOISE-CANCELLING RECEIVER}
관련 출원에 대한 교차-참조
[0001] 이 출원은 2014년 3월 27일 출원된 미국 출원 번호 14/227,877를 우선권으로 주장하며, 이는 또한 2013년 8월 30일 출원된 미국 가출원 번호 61/871,990에 대한 우선권의 이익을 주장하며, 그의 내용물은 모든 목적을 위해 그 전체가 인용에 의해 여기에 포함된다.
분야
[0002] 본 개시는 직접 회로(IC) 설계에 관한 것으로서, 그리고 보다 구체적으로, 노이즈-소거 수신기들의 설계에 관한 것이다.
[0003] RF(radio-frequency) 통신 수신기들의 설계시에, 일반적으로, 수신 체인(chain)의 후속 스테이지들로부터의 노이즈 기여들을 극복하기 위해 저-노이즈 프론트-엔드를 제공하는 것이 바람직하다. 특정한 수신기 프론트 엔드들은 노이즈 소거 아키텍처를 이용하며, 여기서, 2개의 신호 경로들에 의해 생성된 신호 전류들은 함께 가중되고 합산되어 수신된 신호의 노이즈 및 대역외 간섭을 소거한다. 이러한 아키텍처는 유리하게는, 수신 체인의 프론트-엔드 증폭기 및 믹서들의 설계 요건들을 완화한다.
[0004] 특정 구현들에서, 노이즈-소거 아키텍처는 (예를 들면, RF 신호 피드-스루(feed-through) 또는 로컬 발진기 주파수 2배의 고조파 컴포넌트들로 인한) 공통 모드 신호 컴포넌트들은 물론, (예를 들면, 로컬 발진기 피드-스루 또는 대역외 블로커들(out-of-band blockers)로 인한) 원하지 않는 차동 모드 신호 컴포넌트를 우회하도록 믹서 출력들에 커플링되는 커패시터들을 포함할 수 있다. 그러나 이러한 커패시터들을 제공하는 것은 바람직하지 않게, 수신 체인의 TIA(trans-impedance amplifier)의 입력 임피던스 피크 주파수(input impedance peaking frequency)를 낮추는 것은 물론, 대역외 블로커들이 존재하면 TIA 선형성을 저하시킬 수 있다. 또한, 커패시터들은, 바람직하지 않게, 상당한 양의 온-칩 영역을 소비할 수 있다.
[0005] 이에 따라, 대역외 간섭자 거절(out-of-band interferer rejection) 및 수신기 선형성을 개선함으로써 노이즈-소거 수신기 프론트 엔드들의 성능을 개선하기 위한 기술을 제공하는 것이 바람직하다.
[0006] 도 1은 본 개시의 기술들이 구현될 수도 있는 종래 기술 무선 통신 디바이스의 설계 블록도를 예시한다.
[0007] 도 2는 노이즈-소거 수신기 프론트 엔드의 구현을 예시한다.
[0008] 도 3은 수신기의 노이즈 소거 및 블로커 필터링을 개선하기 위해 부가적인 믹서들이 추가로 믹서들과 병렬로 커플링되는 본 개시의 예시적인 실시예를 도시한다.
[0009] 도 4는 직교 하향-변환 노이즈-소거 수신기에서 안티-위상 커플링 기술을 통합하는 대안적인 예시적인 실시예를 예시한다.
[0010] 도 5는 도 4의 수신 신호 경로의 특정 부분들의 싱글-밸런싱 믹서 구현의 예시적인 실시예를 예시한다.
[0011] 도 6은 제 1 및 제 2 신호 경로들 간에 교차-커플링 커패시터들을 통합함으로써 본 개시의 BBBF(baseband blocker filtering) 기술의 예시적인 실시예를 예시한다.
[0012] 도 7은 2개(예를 들어, 동 위상 및 직교 위상)의 제 1 신호 경로들과 2개(예를 들어, 동 위상 및 직교 위상)의 제 2 신호 경로들 간에 교차-커플링 커패시터들을 통합하는 수신기의 예시적인 실시예를 예시한다.
[0013] 도 8은 본 개시에 따라 블로커 거절 기술의 예시적인 필터링 응답을 도시한다.
[0014] 도 9는 다중 위상들을 갖는 로컬 발진기들을 구동하기 위한 예시적인 방식을 예시한다.
[0015] 도 10은 본 개시에 따른 방법의 예시적인 실시예를 예시한다.
[0016] 도 11 및 도 12는 추가로, 본 개시에 따라 동위상 및 직교 하향-변환 경로들을 수용하는 노이즈 소거 수신기들의 대안적인 예시적인 실시예들을 예시한다.
[0017] 본 개시의 다양한 양상들이 첨부된 도면들을 참조하여 아래에서 더 완전히 설명된다. 그러나 본 개시는 많은 상이한 형태들로 구현될 수도 있으며, 본 개시 전반에 걸쳐 제시된 임의의 특정한 구조 또는 기능으로 제한되는 것으로서 해석되지는 않아야 한다. 오히려, 이들 양상들은, 본 개시가 철저하고 완전하며, 당업자들에게 본 개시의 범위를 완전히 전달하기 위해 제공된다. 본 명세서에서의 교시들에 기초하여, 당업자는, 본 개시의 임의의 다른 양상과 독립적으로 구현되든지 또는 그 양상과 결합되든지에 관계없이, 본 개시의 범위가 본 명세서에 기재된 본 개시의 임의의 양상을 커버하도록 의도됨을 인식해야 한다. 예를 들어, 본 명세서에 기재된 임의의 수의 양상들을 사용하여 장치가 구현될 수도 있거나 방법이 실시될 수도 있다. 부가적으로, 본 개시의 범위는, 본 명세서에 기재된 본 개시의 다양한 양상들에 부가하여 또는 그 이외에 다른 구조, 기능, 또는 구조 및 기능을 사용하여 실시되는 그러한 장치 또는 방법을 커버하도록 의도된다. 본 명세서에 기재된 본 개시의 임의의 양상이 청구항의 하나 이상의 엘리먼트들에 의해 구현될 수도 있음이 이해되어야 한다.
[0018] 첨부된 도면들과 관련하여 아래에 기재되는 상세한 설명은, 본 발명의 예시적인 실시예들의 설명으로서 의도되며, 본 발명이 실시될 수 있는 유일한 예시적인 실시예들만을 표현하도록 의도되지 않는다. 본 명세서 전반에 걸쳐 사용된 용어 "예시적인"은 "예, 예시, 또는 예증으로서 기능하는 것"을 의미하고, 다른 예시적인 실시예들에 비해 반드시 바람직하거나 유리한 것으로서 해석되지는 않아야 한다. 상세한 설명은 본 발명의 예시적인 실시예들의 철저한 이해를 제공하려는 목적을 위해 특정한 세부사항들을 포함한다. 본 발명의 예시적인 실시예들이 이들 특정한 세부사항들 없이 실시될 수도 있다는 것은 당업자들에게 명백할 것이다. 몇몇 예시들에서, 본 명세서에 제시된 예시적인 실시예들의 신규성을 불명료하게 하는 것을 회피하기 위해, 잘-알려진 구조들 및 디바이스들은 블록도 형태로 도시되어 있다.
[0019] 도 1은, 본 개시의 기술들이 구현될 수도 있는 종래 기술 무선 통신 디바이스(100)의 설계 블록도를 예시한다. 도 1은 예시적인 트랜시버 설계를 도시한다. 일반적으로, 전송기 및 수신기에서 신호들을 컨디셔닝(conditioning)하는 것은, 증폭기, 필터, 상향변환기, 하향변환기 등 중 하나 이상의 스테이지들에 의해 수행될 수도 있다. 이들 회로 블록들은, 도 1에 도시된 구성과 상이하게 배열될 수도 있다. 또한, 도 1에 도시된 몇몇 블록들은 몇몇 구현들에서 없을 수도 있는 반면, 도 1에 도시되지 않은 다른 회로 블록들이 또한 전송기 및 수신기에서 신호들을 컨디셔닝하기 위해 사용될 수도 있다. 달리 언급되지 않으면, 도 1 또는 도면들에서의 임의의 다른 도해에서의 임의의 신호는, 싱글-엔드형(single-ended) 또는 차동형 중 어느 하나일 수도 있다. 또한, 도 1에서의 몇몇 회로 블록들은 생략될 수도 있다.
[0020] 도 1에 도시된 설계에서, 무선 디바이스(100)는 트랜시버(120) 및 데이터 프로세서(110)를 포함한다. 데이터 프로세서(110)는, 데이터 및 프로그램 코드들을 저장하기 위한 메모리(도시되지 않음)를 포함할 수도 있다. 트랜시버(120)는, 양-방향 통신을 지원하는 전송기(130) 및 수신기(150)를 포함한다. 일반적으로, 무선 디바이스(100)는, 임의의 개수의 통신 시스템들 및 주파수 대역들에 대한 임의의 개수의 전송기들 및/또는 수신기들을 포함할 수도 있다. 트랜시버(120)의 일부 또는 그 전부는, 하나 이상의 아날로그 집적 회로(IC)들, RF IC(RFIC)들, 믹싱된-신호 IC들 등 상에 구현될 수도 있다.
[0021] 송신기 또는 수신기는, 슈퍼-헤테로다인(super-heterodyne) 아키텍처 또는 직접-변환 아키텍처로 구현될 수도 있다. 슈퍼-헤테로다인 아키텍처에서, 신호는 다수의 스테이지들에서 라디오 주파수(RF)와 기저대역 사이에서 주파수-변환되는데, 예를 들어, 수신기에 대한 하나의 스테이지에서는 RF로부터 중간 주파수(IF)로, 그리고 그 후 다른 스테이지에서는 IF로부터 기저대역으로 주파수-변환된다. 직접-변환 아키텍처에서, 신호는 하나의 스테이지에서 RF와 기저대역 사이에서 주파수 변환된다. 슈퍼-헤테로다인 및 직접-변환 아키텍처들은, 상이한 회로 블록들을 사용하고 그리고/또는 상이한 요건들을 가질 수도 있다. 도 1에 도시된 설계에서, 전송기(130) 및 수신기(150)는 직접-변환 아키텍처를 이용하여 구현된다.
[0022] 전송 경로에서, 데이터 프로세서(110)는 전송될 데이터를 프로세싱하고, I 및 Q 아날로그 출력 신호들을 전송기(130)에 제공한다. 도시된 예시적인 실시예에서, 데이터 프로세서(110)는, 데이터 프로세서(110)에 의해 생성된 디지털 신호들을 I 및 Q 아날로그 출력 신호들, 예컨대, 추가적인 프로세싱을 위한 I 및 Q 출력 전류들로 변환하기 위한 디지털-투-아날로그-변환기(DAC)들(114a 및 114b)을 포함한다.
[0023] 전송기(130) 내에서, 저역통과 필터들(132a 및 132b)은 I 및 Q 아날로그 출력 신호들을 각각 필터링하여 앞선 디지털-투-아날로그 변환에 의해 야기된 원하지 않은 이미지들을 제거한다. 증폭기(Amp)들(134a 및 134b)은, 각각 저역통과 필터들(132a 및 132b)로부터의 신호들을 증폭하고, I 및 Q 기저대역 신호들을 제공한다. 상향변환기(140)는, 전송(TX) 로컬 발진기(local oscillator)(LO) 신호 생성기(190)로부터의 I 및 Q TX LO 신호들을 이용하여 I 및 Q 기저대역 신호들을 상향변환하고, 상향변환된 신호를 제공한다. 필터(142)는, 상향변환된 신호를 필터링하여, 주파수 상향변환에 의해 야기된 원하지 않은 이미지들 뿐만 아니라 수신 주파수 대역 내의 노이즈를 제거한다. 전력 증폭기(PA)(144)는, 필터(142)로부터의 신호를 증폭하여 원하는 출력 전력 레벨을 획득하고, 송신 RF 신호를 제공한다. 송신 RF 신호는, 듀플렉서 또는 스위치(146)를 통해 라우팅되고, 안테나(148)를 통해 송신된다.
[0024] 수신 경로에서, 안테나(148)는 기지국들에 의해 송신되는 신호들을 수신하고, 수신된 RF 신호를 제공하며, 그 신호는 듀플렉서 또는 스위치(146)를 통해 라우팅되어 저 노이즈 증폭기(LNA)(152)에 제공된다. 듀플렉서(146)는, (예를 들어, 반드시 전송/수신 스위치들을 이용함 없이) RX 신호들이 TX 신호들과 격리되도록, 특정한 RX-투-TX(RX-to-TX) 듀플렉서 주파수 분리로 동작하도록 설계된다. 이는 주파수 분할 듀플렉스(FDD) 동작을 인에이블하지만, 146의 전송/수신 스위치를 갖는 실시예들은 시분할 듀플렉스(TDD) 동작으로 제한될 수 있다. 수신된 RF 신호가 LNA(152)에 의해 증폭되고 필터(154)에 의해 필터링되어 원하는 RF 입력 신호가 획득된다. 하향변환 믹서들(161a 및 161b)은, 필터(154)의 출력을, 수신(RX) LO 신호 생성기(180)로부터의 I 및 Q RX LO 신호들(즉, LO_I 및 LO_Q)과 믹싱하여 I 및 Q 기저대역 신호들을 생성한다. I 및 Q 기저대역 신호들이 증폭기들(162a 및 162b)에 의해 증폭되고 저역통과 필터들(164a 및 164b)에 의해 추가로 필터링되어 I 및 Q 아날로그 입력 신호들이 획득되며, 이 신호들은 데이터 프로세서(110)에 제공된다. 도시된 예시적인 실시예에서, 데이터 프로세서(110)는, 아날로그 입력 신호들을 데이터 프로세서(110)에 의해 추가로 프로세싱될 디지털 신호들로 변환하기 위한 아날로그-투-디지털-변환기(ADC)들(116a 및 116b)을 포함한다.
[0025] 도 1에서, TX LO 신호 생성기(190)는 주파수 상향변환에 사용되는 I 및 Q TX LO 신호들을 생성하지만, RX LO 신호 생성기(180)는 주파수 하향변환에 사용되는 I 및 Q RX LO 신호들을 생성한다. 각각의 LO 신호는 특정한 기본 주파수를 갖는 주기적 신호이다. PLL(192)은 데이터 프로세서(110)로부터 타이밍 정보를 수신하고, LO 신호 생성기(190)로부터의 TX LO 신호들의 주파수 및/또는 위상을 조정하는데 사용되는 제어 신호를 생성한다. 유사하게, PLL(182)은 데이터 프로세서(110)로부터 타이밍 정보를 수신하고, LO 신호 생성기(180)로부터의 RX LO 신호들의 주파수 및/또는 위상을 조정하는데 사용되는 제어 신호를 생성한다.
[0026] 선택적으로, (도 1에 도시되지 않은) 발룬(balun)이 수신기(150)의 LNA(152)의 출력과 믹서들(161a, 161b) 사이에 제공될 수도 있다. 발룬은, 싱글-엔드형 신호를 차동 신호로 변환할 수도 있는데, 예를 들어, 1차 권선(winding)으로부터 2차 권선으로 신호를 상호 커플링시키는 변압기를 포함할 수도 있다.
[0027] 특정한 구현들에서, 노이즈 성능을 개선하기 위해, 수신기(150)의 특정한 프론트 엔드 엘리먼트들이 노이즈 소거 수신기 아키텍처에 의해 대체될 수도 있다. 도 2는 노이즈 소거 수신기 프론트 엔드의 구현(200)을 예시한다. 구현(200)은 단지 예시적인 목적들만을 위해 도시되며, 본 개시의 범위를 제한하는 것으로 의도되지 않음을 주의한다. 노이즈-소거 수신기 프론트 엔드의 추가의 세부사항들은 본 개시의 양수인에게 양도되고 인용에 의해 본원에 명시적으로 포함되는, 2013년 5월 1일 출원되고 공동 계류중인 미국 특허 출원 13/875,093에서 설명된다.
[0028] 도 2에서, 프런트 엔드 부분(FE)(202)은 소스 저항(Rs)과 함께 입력 전압(Vs)에 의해 표현되는 입력 신호를 갖는다. 예를 들어, 도 1의 안테나(148) 또는 듀플렉서 또는 스위치(146)로부터 도래하는 입력 신호는 LNA(201)의 입력에 커플링된다. 특정 구현들에서, LNA(201)가 도 1의 무선 디바이스(100)에서 구현될 필요는 없다는 것이 이해될지라도, LNA(201)는 예를 들어, 도 1의 트랜시버(120)의 LNA(152)에 대응할 수 있다. 입력 신호로서 여기서 또한 표시되는 LNA(201)의 출력은 수신 신호 경로(205)의 입력에 커플링된다.
[0029] 수신 신호 경로(205)는 트랜스 컨덕턴스(a1)를 갖는 트랜스 컨덕터(210)를 갖는 제 1 신호 경로(206)를 포함한다. 특정 구현들에서, a1은 임의의 컨덕턴스 값으로 구성 가능하게 세팅될 수 있다는 것에 주의한다. 예를 들어, a1은 예를 들어,
Figure pct00001
에 대응하도록 선택될 수 있으며, 여기서 ZoLNA는 LNA(201)의 출력 임피던스이고,
Figure pct00002
는 그 크기이다. 일반적으로, ZoLNA는 복잡할 수 있지만, 아래에서 추가로 설명되는 바와 같이, 특정 예시적인 실시예에서, ZoLNA는 바람직하게는, Rb1, Rb2 및/또는 트랜스-임피던스 증폭기(TIA)(280)로부터 발생하는 노이즈를 더 잘 소거하도록 실현될 수 있다는 것에 주의한다. 일 구현에서, a1은 아래에서 추가로 설명되는 바와 같이, 제 1 및 제 2 신호 경로들(206, 207) 간의 변환 이득의 차이를 참작하도록 추가로 조정될 수 있다. 이 예에서, LNA(201)를 부가함으로써, 경로(207)의 노이즈-소거는 더 이상 안테나(148)의 열등하게 제어되는 임피던스의 함수가 아닐 수 있다. LNA(201)는 또한 안테나(148)에 대한 높은 LO 누설을 방지할 수 있다.
[0030] 입력 신호로부터 유도되는 신호에 대응하는 트랜스-컨덕터(210)의 출력은, 더 낮은 주파수 신호, 예를 들어, 중간 주파수(IF) 또는 기저대역 주파수 신호를 생성하도록 그의 입력 신호(트랜스-컨덕터(210)의 출력)를 차동 로컬 발진기(LO) 신호(I+, I-)와 믹싱하는 제 1 믹서(230)에 커플링된다. 커패시터들(Ca1, Ca2)은 제 1 믹서(230)의 차동 출력의 단자들을 접지에 커플링하도록 제공된다는 것에 주의한다. 일 구현에서, Ca1 및 Ca2의 커패시턴스들은 서로 동일할 수 있는데, 예를 들어, 둘 다 공통 값(Ca)과 동일하다. 커패시터(C1)는 추가로 제 1 믹서(230)의 차동 출력의 노드들을 서로 커플링하도록 제공될 수 있다.
[0031] 수신 신호 경로(205)는 추가로 제 2 신호 경로(207)를 포함한다. 제 2 신호 경로(207)는, 바람직하게는 패시브 믹서(passive mixer)일 수 있고 자신의 차동 출력이 기저대역 저항-커패시턴스(R-C) 네트워크(299)에 커플링되는 제 2 믹서(240)를 포함한다. 특히, R-C 네트워크(299)는 제 2 믹서(240)의 차동 출력의 각각의 노드를 접지에 커플링하는 커패시터들(Cb1, Cb2)을 포함할 수 있다. 일 구현에서, Cb1 및 Cb2의 커패시턴스들은 서로 동일할 수 있는데, 예를 들어, 둘 다 공통 값(Cb)과 동일하다. 일 구현에서, Cb1 및 Cb2는 다른 회로 엘리먼트들과 연관되는 기생 커패시턴스들에 대응할 수 있고, 예를 들어, 설계 시에 명시적으로 제공되는 커패시터들에 대응할 필요가 없다.
[0032] 도 2에서, 커패시터(C2)는 추가로 제 2 믹서(240)의 차동 출력의 노드들을 서로 커플링하도록 제공된다. R-C 네트워크(299)는 추가로 제 2 믹서(240)의 차동 출력 노드들을 제 1 신호 경로(206)의 차동 출력에 직렬-커플링하도록 구성되는 레지스터들(Rb1, Rb2)을 포함한다. 일 구현에서, 저항들(Rb1 및 Rb2)은 서로 동일할 수 있는데, 예를 들어, 둘 다 공통 값(Rb)과 동일하다.
[0033] 신호들(IF_I 및 IF_IB)을 포함하는 수신 신호 경로(205)의 차동 출력은 제 2 신호 경로(207)의 차동 출력과 결합되는 제 1 신호 경로(206)의 차동 출력으로부터 유도된다. IF_I 및 IF_IB는 트랜스-임피던스 증폭기(TIA)(280)의 차동 입력에 추가로 커플링된다. TIA(280)는 대체로 당업자에게 알려진 기술들을 이용하여 구현될 수 있으며, 도 2에서의 그의 구현은 예시 목적으로만 도시된다는 것에 주의한다. 특히, 완전 차동 연산증폭기(281)에는 피드백 엘리먼트들(282, 284)가 제공될 수 있으며, 피드백 엘리먼트들(282, 284)의 임피던스들은 공통 값(Zf)을 갖는 것으로서 표시된다. 도시된 방식의 TIA(280)의 구성은 전압 출력(Vout)을 생성하도록 제 1 및 제 2 신호 경로들(206, 207)로부터의 출력 신호 전류들을 함께 효과적으로 합산한다는 것이 이해될 것이다.
[0034] 일 구현에서, 믹서들(230, 240) 중 어느 하나 또는 둘 다는 패시브(예를 들어, 싱글- 또는 더블-밸런싱) 믹서들로서 구현될 수 있다. 이에 따라, Rb1, Rb2, Cb1, Cb2, 및 C2에 의해 결정되는 R-C 네트워크(299)의 신호 대역폭 내에서, (LO 주파수에서 LNA(201)의 출력에 의해 확인되는 바와 같은) 등가의 병렬 로드 저항은 Rb1 및 Rb2, 또는 Rb를 적절히 선택함으로써 조정될 수 있다. Rb의 선택은 LNA(201)의 전압 이득 및 주파수 선택도에 영향을 미칠 수 있고, 이에 따라 TIA(280)의 출력 전압(Vout)에서 나타나는 소거되지 않은 채로 남아있는 노이즈의 양에 또한 영향을 미칠 수 있다는 것이 이해될 것이다. 예시적인 실시예에서, Rb는
Figure pct00003
와 실질적으로 동일한, 제 1 및 제 2 신호 경로들(206, 207)에 대한 입력 임피던스를 제공하도록 선택될 수 있다.
[0035] R-C 네트워크(299)의 신호 대역폭 외부에서, 제 2 신호 경로(207)의 입력 임피던스의 크기는 입력 주파수가 LO 주파수로부터 벗어날 때 로우-측 및 하이-측 둘 다 상에서 감소한다는 것에 주의한다. 이는 예를 들어, 제 2 믹서(240)의 출력들에 존재하는 로딩 때문일 수 있다. 감소된 임피던스는 R-C 네트워크(299)의 신호 대역폭 외부에서 제 1 신호 경로(206) 및 제 2 신호 경로(207)의 입력에서의 전압 진폭을 감소시킬 수 있다. 이에 따라, R-C 네트워크(299)는 대역외 신호들, 예를 들어, 대역외 잼머들 및/또는 트랜시버(도 2에 도시되지 않음)의 전송기 부분으로부터 커플링되는 Tx 신호들을 거절(reject)하도록 대역-통과 선택도를 효과적으로 제공하는데, 그 이유는 이러한 신호들이 제 1 및 제 2 신호 경로들(206, 207)에서 믹싱하기 이전에 크게 감쇠될 것이기 때문이다.
[0036] Ca1, Ca2, Cb1, Cb2는 유리하게는, (예를 들면, LO 피드-쓰루, 대역외 블로커들 등으로 인한) 원하지 않는 차동 모드 컴포넌트들 및 (예를 들어, RF 피드-스루, 2차 LO 컴포넌트들 등으로 인한) 공통 모드 컴포넌트들을 (예를 들어, 접지로) 우회할 수 있다는 것이 추가로 이해될 것이다. C1 및 C2는 차동 블로커 컴포넌트들을 또한 억제할 수 있다.
[0037] 하나의 믹서만이 예시의 편의를 위해 신호 경로들(206, 207) 각각에서 도시되지만, 여기서의 논의는 1개 초과의 믹서를 각각 수용하는 신호 경로들에 쉽게 적용된다는 것이 이해될 것이란 점에 주의한다. 예를 들어, 제 1 및 제 2 수신 신호 경로들(206, 207)은 각각 I-믹서 및 Q-믹서(즉, 2개의 믹서들)를 포함할 수 있으며, 각각의 믹서는 도 2에서 구성된 대응하는 단일 믹서들이 도시된 방식과 유사하게 구성된다. 또한, 본 개시의 기술들은 도 9를 참조하여 아래에서 추가로 설명되는 바와 같이, 예를 들면, 2개 초과의 위상들을 이용하는 다중-위상 로컬 발진기 구성들을 수용하도록 쉽게 적용될 수 있다.
[0038] (예를 들어, 상술된 대역 통과 선택도의 품질 팩터 또는 Q에 의해 결정되는 바와 같은) 대역외 간섭들의 거절의 양은 패시브 믹서 구현의 제 2 믹서(240)의 온-저항에 의해 제한될 수 있다는 것이 주의된다. 또한, 특정 시나리오들에서, 커패시턴스들(C1, Ca1, 및/또는 Ca2)에 대한 더 큰 값은 피크 주파수를 감소시키는 동시에, 피크 진폭을 제한할 수 있다. 피크 주파수의 이러한 감소는 (예를 들면, 주파수 면에서 원하는 신호에 가까운, 더 많은 양의 간섭자들을 효과적으로 통과하기 때문에) 수신기 체인 전반에 걸쳐 전압 스윙을 바람직하지 않게 증가시키고 그에 따라 선형성을 저하시킬 수 있다.
[0039] 위의 이론적 근거에 따라, 그리고, 추가로 커패시터들이 구현을 위해 상당한 다이 영역을 필요로 할 수 있다는 것을 고려하여, 노이즈-소거 수신기를 구현하는데 필요한 커패시턴스들을 감소시키거나 제거하기 위한 개선된 기술을 제공하는 것이 바람직할 것이다.
[0040] 도 3은 수신기에서의 블로커 거절을 개선하기 위해 부가적인 믹서들이 추가로 믹서들과 병렬로 커플링되는 본 개시의 예시적인 실시예(300)를 도시한다. 도 3은 단지 예시 목적들을 위해 도시되고, 본 개시의 범위를 제한하도록 의도되지 않는다는 것에 주의한다.
[0041] 도 3에서, 수신 신호 경로(305)는 제 1 신호 경로(306) 및 제 2 신호 경로(307)를 포함한다. 제 1 신호 경로(306)는 제 1 믹서(330) 및 제 1 보조 믹서(331)를 포함하는 병렬-커플링된 믹서들의 입력들에 커플링되는 출력을 갖는 트랜스-컨덕터(210)를 포함한다. 특히, 제 1 믹서(330)는 도 2의 제 1 믹서(230)에 대해 설명된 것들과 유사한 기능들을 수행한다. 제 1 믹서(330)의 입력에 커플링된 입력을 갖는 제 1 보조 믹서(331)는 추가로 커패시터들(Cx1, Cx2)을 통해 제 1 믹서(330)의 차동 출력들에 커플링되는 차동 출력들을 포함한다. 예시적인 실시예에서, Cx1 및 Cx2의 커패시턴스들은 서로 동일할 수 있는데, 예를 들어, 둘 다 공통 값(Cx)과 동일하다.
[0042] 믹서들(330 및 331)의 출력들이 함께 결합될 때, 제 1 보조 믹서(331)에 대한 차동 LO 입력은, 제 1 보조 믹서(331)의 차동 출력 신호가 이상적으로는, 제 1 믹서(330)의 차동 출력 신호와 180도 이위상이 되도록 구성된다는 것에 주의한다. 도시된 예시적인 실시예에서, 이러한 "안티-위상(anti-phase)" 커플링은 도시된 방식으로, 즉, 서로에 대해 반대 위상(예를 들어, 제 1 믹서(330)에 대해 I+, I-, 및 제 1 보조 믹서(331)에 대해 I-, I+)을 갖도록 차동 LO 신호를 제 1 믹서(330) 및 제 1 보조 믹서(331)의 입력들에 커플링함으로써 구현된다. 대안적인 예시적인 실시예들에서, 안티-위상 커플링은, 예를 들어, 제 1 믹서(330) 및 제 1 보조 믹서(331)의 차동 출력들을 서로 적절하게 교차-라우팅(cross-routing)하는 식에 의해 구현될 수 있다. 이러한 대안적인 예시적인 실시예들은 본 개시의 범위 내에 있는 것으로 고려된다.
[0043] 예시적인 실시예에서, Cx의 값은, Cx가 수신 신호 대역폭 내의 신호들에 대해 높은 임피던스를 제공하도록 선택될 수 있다. 반대로, Cx는 수신 신호 대역폭 외부의 신호들에 대해 낮은 임피던스를 제공할 수 있으며, 이 경우, 제 1 보조 믹서(331)의 차동 출력은 제 1 믹서(330)의 차동 출력에 (예를 들어, 파괴적인 간섭을 유발하도록 하는 방식으로) 파괴적으로 더해질 것이다. 이러한 예시적인 실시예에서, 수신 신호 대역폭 외부의 이러한 간섭자들의 레벨은 트랜스-컨덕터(210)의 출력뿐만 아니라, 수신 신호 경로(305)의 출력에서도 감소될 것이고, 이에 따라 수신기(300)의 선형성을 개선한다.
[0044] 제 1 신호 경로(306)에 대해 위의 본 명세서에서 개시된 것들과 유사한 원리에 따라, 제 2 신호 경로(307)는 제 2 보조 믹서(341)와 병렬로 커플링되는 제 2 믹서(340)를 포함한다. 유사한 안티-위상 커플링 원리들은 간섭자 주파수의 임피던스
Figure pct00004
를 낮춤으로써 LNA(201)의 출력에서 대역외 간섭자들을 추가로 거절하기 위해 그리고 제 2 신호 경로(307)의 출력에서 대역외 간섭자를 소거하기 위해 제 2 보조 믹서(341) 및 연관된 커패시터들(Cx3, Cx4)의 프로비전(provision)에 적용된다는 것이 이해될 것이다. 예시적인 실시예에서, Cx3 및 Cx4는 서로 동일할 수 있는데, 예를 들어, 둘 다 공통 값(Cx)과 동일할 수 있고, 이에 따라 제 1 신호의 경로(306)의 Cx1 및 Cx2와 또한 동일할 수 있다.
[0045] 대안적인 예시적인 실시예들(도시되지 않음)에서, 커패시터들(Cx1, Cx2, Cx3, Cx4) 중 임의의 것 또는 전부는 대체로 Cx에 대해 상술된 설계 목표들을 달성하는 임의의 타입의 주파수 응답 특성, 예를 들어, 고역-통과 필터, 대역-거절 필터 또는 노치 필터 특성을 갖는 블록으로 대체될 수 있다. 이러한 예시적인 실시예는 본 개시의 범위 내에 있는 것으로 고려된다.
[0046] 도 2의 수신 신호 경로(205)에 존재하는 커패시터들(C1, Ca1 및 Ca2)은 수신 신호 경로(305)에서 존재하지 않고, 이에 따라 유리하게는, 이들 커패시터들을 구현하는데 필요한 온-칩 영역을 절감한다는 것에 주의한다. 수신기 블록(305)으로부터 C1, Ca1 및 Ca2의 생략은 그럼에도 불구하고 위에서 설명된 안티-위상 커플링으로 인해 수신 신호 경로(305)의 회로의 LO 피드-스루가 상당히 소거되기 때문에, 수락 가능한 수신기의 성능을 산출한다. 예시적인 실시예에서, 제 2 신호 경로(307)의 Cb1' 및 Cb2'는 또한 제 2 신호 경로(207)의 Cb1 및 Cb2 대해, 값이 그리고 이에 따라 크기가 감소될 수 있다. 예시적인 실시예에서, Cb1' 및 Cb2'는 다른 회로 엘리먼트들과 관련된 기생 커패시턴스에 대응할 수 있고, 예를 들어, 설계 시에 명시적으로 제공되는 커패시터들에 대응할 필요가 없다.
[0047] 특정 예시적인 실시예들에서, 안티-위상 믹서 쌍들(330, 331, 및 340, 341)에 의해 제공되는 LO 피드-스루의 상당한 소거는 또한 유리하게는, (예를 들어, 더블-밸런싱 믹서 설계들과 대조적으로) 더 단순한 싱글-밸런싱 믹서 설계들을 허용할 수 있다. 싱글-밸런싱 믹서 설계의 장점은 차동 믹서와 단일 종단 LNA의 인터페이싱을 위한 발룬에 대한 필요성을 제거하는 것을 포함한다. 또한, TIA 입력 임피던스 피크 주파수는, 예를 들어, 믹서(330)의 싱글-밸런싱 구현과 연관된 기생 커패시턴스들(Ca1, Ca2)(도 3에서 도시되지 않음)이 더블 밸런싱 믹서 구현에 대한 대응하는 기생 커패시턴스보다 훨씬 더 적을 수 있기 때문에, 증가될 수 있다. 싱글-밸런싱 믹서를 사용하는 추가의 이점은 LNA(201) 이전에 또는 이후에 어떠한 부가적인 싱글-엔드형-투-차동형 변환(single-ended-to-differential conversion)도 수행될 필요가 없다는 것이 이해될 것이다.
[0048] 특정 예시적인 실시예들에서, 여기에 개시된 안티-위상 커플링을 위한 기술들은 하나 초과의 로컬 발진기 위상을 포함하는 수신기들에 쉽게 적용될 수 있다. 도 4는 직교 하향-변환 노이즈-소거 수신기(400)에서 안티-위상 커플링 기술을 통합하는 대안적인 예시적인 실시예를 예시한다. 도 4에서, 수신 신호 경로(405)는 커패시터들(Cx1 및 Cx2)을 통해 안티-위상 구성으로 커플링되는 출력들을 갖는 제 1 믹서(330I) 및 제 1 보조 믹서(331I)를 갖는 제 1 I(동위상) 경로(306I)를 포함한다. 수신 신호 경로(405)는 추가로 커패시터들(Cx1Q 및 Cx2Q)을 통해 안티-위상 구성으로 커플링되는 출력들을 또한 갖는 제 1 믹서(330Q) 및 제 1 보조 믹서(331Q)를 갖는 제 1 Q(직교) 경로(306Q)를 포함한다. 제 1 I 경로(306I) 및 제 1 Q 경로(306Q)에 제공되는 로컬 발진기들은 위상 면에서 오프셋될 수 있는데, 예를 들어, (I+, I-)는 차동 동위상 LO 신호에 대응하는 반면에, (Q+, Q-)는 차동 직교 위상 LO 신호에 대응할 수 있다는 것에 주의한다.
[0049] 수신 신호 경로(405)는 추가로 제 2 믹서(340I) 및 커패시터들(CX3 및 CX4)과 커플링되는 제 2 보조 믹서(341I)를 갖는 제 2 I 경로(307I) 및 제 2 믹서(340Q) 및 커패시터들(Cx3Q 및 Cx4Q)과 커플링되는 제 2 보조 믹서(341Q)를 갖는 제 2 Q 경로(307Q)를 포함한다.
[0050] 도 4에서, 제 2 I 경로(307I)의 차동 출력은 레지스터들(Rb1, Rb2)을 통해 제 1 I 경로(306I)의 차동 출력에 커플링되는 반면에, 제 2 Q 경로(307Q)의 차동 출력은 레지스터들(Rb3, Rb4)을 통해 제 1 Q의 경로(306Q)의 차동 출력에 커플링된다는 것이 이해될 것이다. 위에서 설명된 기술들에 따라, 수신 신호 경로(405)는 노이즈-소거된 하향-변환된 신호의 동위상 부분에 대응하는 신호들(IF_I, IF_IB)에 의해 표현되는 동위상 차동 출력 전류를 생성하고, 동위상 TIA(280I)의 입력에 동위상 차동 출력 전류를 제공한다. 수신 신호 경로는 추가로 노이즈-소거된 하향-변환된 신호의 직교 부분에 대응하는 신호들(IF_Q, IF_QB)에 의해 표현되는 직교 차동 출력 전류를 생성하고 직교 TIA(280Q)의 입력에 직교 차동 출력 전류를 제공한다. TIA들(280I, 280Q)은 차동 출력 전압들(VoutI, VoutQ)을 각각 생성한다.
[0051] 도 5는 도 4의 수신 신호 경로(405)의 특정 부분들의 싱글-밸런싱 믹서 구현의 예시적인 실시예를 예시한다. 도 5의 수신 신호 경로(405)의 특정 구현은 단지 예시적인 목적을 위해 도시되고 여기서 설명된 임의의 특정 믹서들로 싱글-밸런싱 믹서 토폴로지의 애플리케이션을 제한하도록 의도되지 않는다는 것에 주의한다.
[0052] 도 5에서, 제 1 I 경로(306I)의 2개의 믹서들(330I, 331I)은, 총 4개의 트랜지스터들, 예를 들면, 믹서(330I)에 대한 트랜지스터들(502, 504), 및 믹서(331I)에 대한 트랜지스터들(506, 508)을 사용하여 구현된다. 당업자는, 각각의 싱글-밸런싱 믹서가 대체로 예를 들어, 더블-밸런싱 믹서에 대한 4개의 트랜지스터들과는 대조적으로, 2개의 트랜지스터들을 이용하여 구현될 수 있다는 것을 이해할 것이다. 4개의 트랜지스터들, 예를 들면, 믹서(330Q)에 대한 트랜지스터들(516, 514) 및 믹서(331Q)에 대한 트랜지스터들(512, 510)을 사용하여 구현되는 제 1 Q 경로(306Q)의 2개의 믹서(330Q, 331Q)들이 도 5에서 추가로 도시된다. 도 5에서 도시된 믹서의 입력은 트랜스컨덕터(210)의 출력으로부터 유도될 수 있고, 제 1 I 경로(306I) 및 제 1 Q 경로(306Q) 둘 다에 대해 공통적이란 것에 주의한다.
[0053] 대안적인 예시적인 실시예들(도시되지 않음)에서, 도 5에서 구현된 바와 같은 싱글-밸런싱 믹서 아키텍처는 유사하게, 제 2 I 경로(307I)의 믹서들(340I, 341I) 및 제 2 Q 경로(307Q)의 믹서들(340Q, 341Q)에서 채택될 수 있다. 이러한 대안적인 예시적인 실시예들은 본 개시의 범위 내에 있는 것으로 고려된다.
[0054] 본 개시의 추가의 양상들은 블로커 거절을 개선하고 수신기 선형성을 강화하기 위해 제 1 및 제 2 신호 경로들 간에 교차-커플링 커패시터들을 제공하는 것에 관한 것이다.
[0055] 도 6은 제 1 및 제 2 신호 경로들 간의 교차-커플링 커패시터들을 통합하는 본 개시의 예시적인 실시예를 예시한다. 도 6은 단지 예시 목적들을 위해 도시되고, 본 개시의 범위를 제한하도록 의도되지 않는다는 것에 주의한다.
[0056] 도 6에서, 교차-커플링 커패시터들(Cpp1, Cpp2)은 제 1 신호 경로(306)의 믹서(330)의 차동 출력 단자들을 제 2 신호 경로(307)의 믹서(340)의 차동 출력의 대응하는 단자들에 커플링한다. 도시된 방식으로 Cpp1, Cpp2를 제공하는 것은 유리하게는, 추가로 블로커 컴포넌트들을 거절하고 선형성을 강화하기 위해 제 1 신호 경로(306)에 존재하는 블로커 전류와 안티-위상으로 더하도록 제 2 신호 경로(307)로부터의 블로커 전류를 Cpp1, Cpp2을 통해 지향한다. 특히, 믹서들 각각에 의해 출력되는 차동 전류의 위상은 대응하는 믹서를 구동하는 LO 신호의 위상에 의존할 것이다. 각각의 믹서를 구동하는 LO의 위상에 기초하여 제 2 믹서(340)의 출력에 제 1 믹서(330)의 출력을 적절하게 연결함으로써, 블로커 전류가 효과적으로 소거될 수 있는 반면에 원하는 RX 전류가 증폭될 수 있다. 예시적인 실시예에서, Cpp1 및 Cpp2의 커패시턴스들은 서로 동일할 수 있는데, 예를 들어, 둘 다 공통 값(Cpp)과 동일하다.
[0057] 예시적인 실시예에서, 제 1 및 제 2 신호 경로들 간의 교차-커플링 커패시터들을 제공하는 기술들은 또한 직교 또는 다른 다중-위상 하향-변환 믹서들을 통합하는 수신 신호 경로에 적용될 수 있다. 특히, 커패시터들은 추가로, 직교 하향-변환 수신기의 별개의 I 및 Q 채널들을 교차-커플링하도록 제공될 수 있다. 도 7은 기저대역 폴리-위상(poly-phase) 교차-커플링 블로커 필터링 구성으로서 여기에 또한 표시되는 구성으로, 2개(예를 들어, 동 위상 및 직교 위상)의 제 1 신호 경로들과 2개(예를 들어, 동 위상 및 직교 위상)의 제 2 신호 경로들 간에 교차-커플링 커패시터들을 통합하는 수신기의 예시적인 실시예(700)를 예시한다.
[0058] 도시된 방식으로 믹서들의 출력들을 교차-커플링함으로써, 일측(one-sided) 노치 응답은 수신 신호(예를 들어, FDD 시스템에서 강한 TX 신호)로부터 알려진 주파수 오프셋을 갖는 블로커를 거절하도록 생성될 수 있다는 것이 이해될 것이다. 노치 주파수는 I 및 Q 경로들 간의 커플링의 극성을 교환(swap)함으로써 LO 주파수의 다른 측으로 리로케이팅(relocate)될 수 있다. 노치 주파수의 오프셋은 대체로 Cpp의 값 및 210의 트랜스 컨덕턴스를 적절하게 세팅함으로써 선택될 수 있다는 것이 이해될 것이다.
[0059] 도 7에서, 교차-커플링 커패시터들(Cp11 내지 Cp12)은 도시된 방식으로 제 2 I 믹서(340I)의 차동 출력에 제 1 Q 믹서(330Q)의 차동 출력을 커플링한다. 또한, 교차-커플링 커패시터들(Cp13 내지 Cp14)은 도시된 방식으로 제 2 Q 믹서(340Q)의 차동 출력에 제 1 I 믹서(330I)의 차동 출력을 커플링한다.
[0060] 교차-커플링 커패시터들은 유리하게는, 관심 신호 대역을 벗어난 주파수들에서 안티-위상 커플링을 제공할 수 있다는 것이 이해될 것이다. 특히, 제 1 신호 경로에 의해 프로세싱되는 신호들은 예를 들어, 그러한 예시적인 실시예에서, 트랜스-컨덕턴스 이득(
Figure pct00005
)에 의해 반전될 수 있는 반면에(여기서 a1이
Figure pct00006
에 대응함), 제 2 신호 경로에 의해 프로세싱된 신호는 반전되지 않는다. 이러한 방식으로, 제 2 신호 경로의 블로커 전류는 교차-커플링 커패시터들을 통해 지향되고 제 1 신호 경로의 블로커 전류에 안티-위상으로 결합될 수 있고, 이에 따라 추가로 블로커 컴포넌트들을 거절하고 선형성을 강화한다. 예시적인 실시예(700)는 수신 신호로부터 미리 결정된 주파수 오프셋의 블로커(예를 들어, FDD 시스템의 강한 TX 블로커)를 거절하도록 노치 필터링을 제공하게 설계될 수 있다는 것이 이해될 것이다. 이러한 이익들은 부가되는 노이즈 불이익 없이 달성될 수 있음을 주의한다.
[0061] 예시적인 실시예에서, Cpp11, Cpp12, Cpp13, Cpp14는 도 6을 참조하여 설명된 Cpp와 상이한 값을 가질 수 있는 공통 값, 예를 들어 Cppx와 동일할 수 있다.
[0062] 위에서 설명된 기술은 RF 주파수 응답의 로우 및 하이 측 둘 다 상에서 대역외 블로커들에 대한 개선된 거절을 제공한다는 것이 이해될 것이다. 이것은 본 개시에 따라 블로커 거절 기술의 예시적인 필터링 주파수 응답을 도시하는 도 8에서 예시된다. 도 8에서, 수평 축은 예를 들면 기가헤르츠(GHz)로 측정된 주파수를 플로팅하는 반면에, 수직축은 전달 함수의 크기, 예를 들어 데시벨(dB) 단위로, 당 분야에 알려진 바와 같은 S21 산란 파라미터들을 플로팅한다. 도 8의 응답은 본 개시의 범위를 도시된 임의의 특정 주파수 범위들 또는 S21 크기들로 제한하도록 의도되지 않는다는 것에 주의한다.
[0063] 도 8에서, 라벨 "응답 1"(즉, 실선)은 교차-커플링 커패시터들을 포함하지 않는 예시적인 수신기 프론트 엔드(예를 들어, 도 3의 예시적인 실시예(300))의 주파수-의존적 S21 크기의 예시적인 플롯(예를 들어, 50 옴 매칭 임피던스를 고려하는 LNA(201)에 대한 입력에 대응하는 포트 1 및 TIA(280)의 출력에 대응하는 포트 2를 가짐)에 대응하고, 라벨 "응답 2"(즉, 점선)은 기저대역 폴리-위상 교차-커플링 블로커 필터링 구성의 주파수-의존적 S21 크기의 예시적인 플롯(예를 들어, 도 7의 예시적인 실시예(700))에 대응한다. 주파수 응답들 "응답 1 " 및 "응답 2" 각각은 하이-측 응답 및 로우-측 응답, 즉, 도 8에 도시된 바와 같이, 중앙 주파수(fd)의 좌측에 대한 로우-측 응답 및 fd의 우측에 대한 하이-측 응답을 포함한다는 것에 주의한다. 특히, 응답 2의 좌측(즉, fd 미만의 주파수)은 주파수 fnotch의 노치 특성을 포함한다는 것이 주의될 것이고, 여기서 fnotch는 믹서 출력들에서 R-C 네트워크의 특성들에 의해 결정될 수 있다. 응답 2의 우측(즉, fd보다 큰 주파수)은 모든 주파수 오프셋들에서의 거절을 도시한다는 것에 주의한다.
[0064] 예시적인 실시예에서, 여기서 설명되는 기술들은 다중-위상 하향 변환을 통합하는 수신 신호 경로들에 쉽게 적용될 수 있다. 도 9는 다중 위상들을 갖는 로컬 발진기들을 구동하기 위한 예시적인 방식을 예시한다. 도 9에서, 복수(N)의 차동 로컬 발진기(LO) 신호들이 도시되며, 각각의 차동 LO 신호는 (기간 T_ period에 의해 특징화되는) 동일한 주파수를 갖지만, 다른 LO 신호들에 대해 상이한(예를 들어, 오버랩하지 않는) 위상을 갖는다. 특히, 제 1 차동 LO 신호(LO.1)는 양의 신호(LOp.1) 및 음의 신호(LOn.1)를 포함한다. 제 2 차동 LO 신호(LO.2)는 LOp.2 및 LOn.2를 포함하고, 대체로 제 1 차동 LO 신호(LO.1)로부터 위상 면에서 오프셋된다. N개까지의 차동 LO 신호들이 N-위상 하향-변환 방식에 존재하며, N은 대체로 시스템 설계에 의존하는 임의의 수일 수 있다는 것이 이해될 것이다. 다중-위상 믹싱 방식에 대해 큰 수(N)를 선택하는 것은 유리하게는, 단지 하나의 위상에 의해 구동되는 스위칭 믹서에 의해 생성될 수 있는 원하지 않는 의사 고조파 컴포넌트들을 억제할 수 있다는 것이 이해될 것이다.
[0065] 예시적인 실시예에서, LO.1은 예를 들어, LO.2 등과 180/N도 이위상일 수 있다. 일반적으로, 다중-위상 믹싱 방식은 N개의 제 1 및 제 2 신호 경로들에 각각 대응하는 임의의 수(N)의 위상들에 대해 구현될 수 있다. 믹싱 방식에 대한 더 큰 수(N)의 위상들은 유리하게는, 단지 하나의 위상에 의해 구동되는 스위칭 믹서의 원하지 않는 고조파 응답을 억제할 것이란 것이 이해될 것이다. 이러한 다중-위상 믹싱 방식들을 통합하는 예시적인 실시예들은 본 개시의 범위 내에 있는 것으로 고려된다.
[0066] 예를 들어, 도 2, 도 3, 도 4, 도 6, 도 8 등을 참조하여 여기서 개시된 기술들은 다중-위상 하향-변환 방식에 대해 쉽게 적응될 수 있다는 것을 당업자는 쉽게 이해할 것이다. 예를 들어, 예시적인 실시예(도시되지 않음)에서, 수신 신호 경로는 도 4의 수신 신호 경로(400)에서 도시된 2개 초과의 제 1 신호 경로들(306I, 306Q) 및 또한, 2개 초과의 제 1 신호 경로들의 대응하는 출력들에 커플링되는 차동 출력들을 갖는 2개 초과의 제 2 신호 경로들을 포함하도록 증대될 수 있다. 이러한 2개 초과의 제 1 및/또는 제 2 신호 경로들 각각은 도 9의 다중-위상 LO 방식에서 도시된 LO들 중 하나와 같은 대응하는 차동 LO 신호에 의해 구동될 것이고, 이러한 제 1 및/또는 제 2 신호 경로들 각각은 위에서 설명된 바와 같이 싱글- 또는 더블-밸런싱 믹서들을 포함할 수 있다. 이러한 대안적인 예시적인 실시예들은 본 개시의 범위 내에 있는 것으로 고려된다.
[0067] 도 10은 본 개시에 따른 방법(1000)의 예시적인 실시예를 예시한다. 도 10은 단지 예시적인 목적을 위해 도시되며, 본 개시의 범위를 도시된 임의의 특정 방법으로 제한하도록 의도되지 않는다는 것에 주의한다.
[0068] 도 10에서, 블록(1010)에서, 입력 신호로부터 유도된 신호는 제 1 믹서 출력 전류를 생성하도록 하향-변환된다.
[0069] 블록(1020)에서, 입력 신호로부터 유도된 신호는 제 1 보조 믹서 출력 전류를 생성하도록 하향-변환된다.
[0070] 블록(1030)에서, 제 1 보조 믹서 출력 전류는 제 1 믹서 출력 전류에서 대역외 컴포넌트를 감소시키기 위해 제 1 믹서 출력 전류와 결합된다.
[0071] 블록(1040)에서, 입력 신호는 제 2 믹서 출력 전류를 생성하도록 하향-변환된다.
[0072] 블록(1050)에서, 입력 신호는 제 2 보조 믹서 출력 전류를 생성하도록 하향-변환된다.
[0073] 블록(1060)에서, 제 2 보조 믹서 출력 전류는 상기 제 2 믹서 출력 전류에서 대역외 컴포넌트를 감소시키도록 제 2 믹서 출력 전류와 결합된다.
[0074] 블록(1070)에서, 상기 제 1 및 제 2 믹서 출력 전류들은 출력 전압을 생성하도록 결합된다.
[0075] 도 11 및 도 12는 추가로, 본 개시에 따라 동위상 직교 하향-변환 경로들을 수용하는 노이즈 소거 수신기의 대안적인 예시적인 실시예들(1100 및 1200)을 예시한다.
[0076] 도 11에서, 수신 신호 경로(1105)는 제 1 I 경로(306I)의 차동 출력을 제 2 I 경로(307I)의 차동 출력에 커플링하는 교차-커플링 커패시터들(Cpp11, Cpp12)을 포함한다. 수신 신호 경로(1105)는 추가로, 제 1 Q 경로(306Q)의 차동 출력을 제 2 Q 경로(307Q)의 차동 출력에 커플링하는 교차-커플링 커패시터들(Cpp13, Cpp14)을 포함한다.
[0077] 도 12에서, 수신 신호 경로(1205)는 직교 LO 신호(Q-, Q +)에 커플링되는 제 1 보조 I 믹서(331I) 및 동위상 LO 신호(I+, I-)에 커플링되는 제 1 I 믹서(330I)를 포함한다. 대응하는 제 1 I 믹서(330I)를 구동하는 LO의 위상에 대해 90도만큼 제 1 보조 I 믹서(331I)를 구동하는 LO의 위상을 시프트하는 것은, 커패시터(예를 들어, Cx1, Cx2)를 통한 전류가 그것에 걸친 전압에 대해 90도만큼 위상-시프트되기 때문에, 유리하게는 간섭 소거를 개선할 수 있다는 것이 이해될 것이다. 유사한 고려사항들은 제 1 Q 믹서(330Q)에 대해 제 1 보조 Q 믹서(331Q), 제 2 I 믹서(340I)에 대해 제 2 보조 I 믹서(341I), 및 제 2 Q 믹서(340Q)에 대해 제 2 보조 Q 믹서(341Q)를 구동하는 LO들의 위상들을 시프트하는데 적용될 수 있다. LO 신호의 결합된 90도 위상 시프트 및 커패시터 전압을 전류 전달 함수에 활용하는 결과는, LO의 다른 측 상에 주파수들이 이득을 경험하는 동안, LO의 주파수 위 또는 아래의 입력 주파수들이 기저대역 출력에서 억제될 것이라는 점이다. 이는 I와 Q 사이의 LO 위상 시프트가 기저대역으로 치환될 때 LO의 한 측 상에서 +90도 그리고 다른 측 상에서 -90도로 나타날 것이기 때문이다. 상위 측 또는 로우 측 거절은 IF_I에 I+ 및 Q-의 믹서 LO 위상들에 대응하는 믹서 출력들을 그리고 IF_Q에 Q+ 및 I+의 믹서 LO 위상들에 대응하는 믹서 출력들을, 또는 대안적으로 IF_I에 I+ 및 Q+의 믹서 LO 위상들에 대응하는 믹서 출력들을 그리고 IF_Q에 Q+ 및 I-의 믹서 LO 위상들에 대응하는 믹서 출력들을 커플링함으로써 선택될 수 있다. 도 12의 구성은 그것이 믹서 하향 변환 시에 이미지 거절을 제공하기 때문에, 낮은 IF 수신들에 대해 유리할 수 있다.
[0078] LO의 구동 보조 믹서들에 90도 위상 오프셋을 적용하는 기술은 도 12에서 도시된 바와 같이 I 및 Q 하향-변환 경로들 및 교차-커플링 커패시터들을 수용하는 노이즈 소거 수신기들로 한정될 필요가 없고, 대체로 여기에서 도시된 노이즈 소거 수신기 아키텍처(예를 들어, 도 3, 도 4 등) 중 임의의 것에서 채택될 수 있다는 것에 주의한다.
[0079] 도 11 및 도 12에 개시된 구성들의 관점에서 (본 명세서에 명시적으로 도시되지 않은) 다양한 대안적인 교차 커플링 및 LO 구동 방식들은 본 개시의 관점에서 가능하다는 것이 이해될 것이다. 예를 들어, 제 1 보조 I 믹서(331I)가 (Q-, Q+)에 의해 구동되기 보단 오히려, (Q+, Q-)에 의해 대신 구동될 수 있다. 유사한 변동들이 여기서 설명되는 모든 믹서 쌍들에 대해 적용될 수 있다. 다중-위상 LO 예시적인 실시예에서, 보조 믹서 LO에 적용되는 상대적 위상차는 다중-위상 LO 시스템에 존재하는 위상들의 수(N)에 의존하여 구성될 수 있다. 대안적인 예시적인 실시예들(도시되지 않음)에서, 보조 믹서 LO에 적용되는 상대적 위상차는 선택적으로, 특정한 시스템 파라미터들, 예를 들어, 회로 토폴로지, 특정한 알려진 간섭자들 등에 기초하여 간섭 소거를 최적화하도록 설계된 부가적인 튜닝 위상 조정 튜닝 컴포넌트(예를 들어, 약 1 또는 2도의 미세 튜닝 컴포넌트, 또는 45도 초과의 대략적 튜닝 컴포넌트)를 포함할 수 있다. 이러한 대안적인 예시적인 실시예들은 본 개시의 범위 내에 있는 것으로 고려된다.
[0080] 본 개시의 예시적인 실시예는 MOS 트랜지스터들(MOSFET들)을 참조하여 설명되었지만, 본 개시의 기술들은 MOSFET-기반 설계들로 제한될 필요는 없고, 바이폴라 접합 트랜지스터들(또는 BJT들) 및/또는 다른 2-단자 또는 3-단자 디바이스들을 이용하는 대안적인 예시적인 실시예들(도시되지 않음)에 쉽게 적용될 수 있다는 것을 당업자는 이해할 것이다. 예를 들어, 예시적인 실시예(도시되지 않음)에서, 도시된 비교기들 중 임의의 것은 MOSFET들 보단 오히려, BJT들을 활용할 수 있으며, BJT들의 컬렉터들, 베이스들 및 이미터들은 MOSFET의 드레인들, 게이트들 및 소스들에 대해 도시된 바와 같이 각각 커플링된다. 대안적으로, BiCMOS 프로세스에서, CMOS 및 바이폴라 구조들/디바이스들의 결합은 회로 성능을 최대화하기 위해 이용될 수 있다. 또한, 믹서들의 특정 예시적인 실시예(도시되지 않음)가 비-트랜지스터 구현들, 예를 들어, 패시브 믹서들의 2-단자 다이오드 구현들을 활용할 수 있다는 것이 이해될 것이다. 이러한 대안적인 예시적인 실시예들이 본 개시에 따라 고려된다.
[0081] 달리 언급하지 않는 한, 본 명세서 및 청구 범위에서, "드레인", "게이트" 및 "소스"란 용어들은 MOSFET들과 연관된 그러한 용어들의 통상의 의미는 물론, BJT들과 같은 다른 3-단자 트랜스컨덕턴스 디바이스들의 대응하는 노드들을 포함할 수 있으며, 이러한 대응은 회로 설계 분야의 당업자에게 명백할 것이다.
[0082] 본 명세서에서 그리고 청구항들에서, 엘리먼트가 다른 엘리먼트 "에 연결된" 또는 "에 커플링된" 것으로서 지칭되는 경우, 그것이 다른 엘리먼트에 직접 연결 또는 커플링될 수 있거나 개재(intervening) 엘리먼트들이 존재할 수도 있음이 이해될 것이다. 대조적으로, 엘리먼트가 다른 엘리먼트 "에 직접 연결된" 또는 "에 직접 커플링된" 것으로서 지칭되는 경우, 어느 개재 엘리먼트들도 존재하지 않는다.
[0083] 당업자들은, 정보 및 신호들이 다양한 상이한 기술들 및 기법들 중 임의의 기술 및 기법을 사용하여 표현될 수도 있음을 이해할 것이다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수도 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 자기 입자들, 광학 필드들 또는 광학 입자들, 또는 이들의 임의의 결합에 의해 표현될 수도 있다.
[0084] 당업자들은 본 명세서에 기재된 예시적인 실시예들과 관련하여 설명된 다양한 예시적인 로직 블록들, 모듈들, 회로들, 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이 둘의 결합들로서 구현될 수도 있음을 추가적으로 인식할 것이다. 하드웨어와 소프트웨어의 이러한 상호교환가능성을 명확히 예시하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들, 및 단계들은 그들의 기능의 관점들에서 일반적으로 상술되었다. 그러한 기능이 하드웨어로서 구현되는지 또는 소프트웨어로서 구현되는지는 특정 애플리케이션 및 전체 시스템에 부과된 설계 제한들에 의존한다. 당업자들은 설명된 기능을 각각의 특정한 애플리케이션에 대해 다양한 방식들로 구현할 수도 있지만, 그러한 구현 결정들이 본 발명의 예시적인 실시예들의 범위를 벗어나게 하는 것으로서 해석되지는 않아야 한다.
[0085] 본 명세서에 기재된 예시적인 실시예들과 관련하여 설명된 다양한 예시적인 로직 블록들, 모듈들, 및 회로들은 범용 프로세서, 디지털 신호 프로세서(DSP), 주문형 집적회로(ASIC), 필드 프로그래밍가능 게이트 어레이(FPGA) 또는 다른 프로그래밍가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 본 명세서에 설명된 기능들을 수행하도록 설계된 이들의 임의의 결합으로 구현되거나 수행될 수도 있다. 범용 프로세서는 마이크로프로세서일 수도 있지만, 대안적으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수도 있다. 또한, 프로세서는 컴퓨팅 디바이스들의 결합, 예를 들어 DSP와 마이크로프로세서의 결합, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로프로세서들, 또는 임의의 다른 그러한 구성으로서 구현될 수도 있다.
[0086] 본 명세서에 기재된 예시적인 실시예들과 관련하여 설명된 방법 또는 알고리즘의 단계들은 직접 하드웨어로, 프로세서에 의해 실행되는 소프트웨어 모듈로, 또는 이 둘의 결합으로 구현될 수도 있다. 소프트웨어 모듈은 랜덤 액세스 메모리(RAM), 플래시 메모리, 판독 전용 메모리(ROM), 전기적으로 프로그래밍가능 ROM(EPROM), 전기적으로 소거가능한 프로그래밍가능 ROM(EEPROM), 레지스터들, 하드 디스크, 착탈형 디스크, CD-ROM, 또는 당업계에 알려진 임의의 다른 형태의 저장 매체에 상주할 수도 있다. 예시적인 저장 매체는, 프로세서가 저장 매체로부터 정보를 판독하고, 저장 매체에 정보를 기입할 수 있도록 프로세서에 커플링된다. 대안적으로, 저장 매체는 프로세서에 통합될 수도 있다. 프로세서 및 저장 매체는 ASIC에 상주할 수도 있다. ASIC은 사용자 단말에 상주할 수도 있다. 대안적으로, 프로세서 및 저장 매체는 사용자 단말 내의 별개의 컴포넌트들로서 상주할 수도 있다.
[0087] 하나 이상의 예시적인 실시예들에서, 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 결합으로 구현될 수 있다. 소프트웨어로 구현되면, 기능들은 컴퓨터-판독가능 매체 상에 하나 이상의 명령들 또는 코드로서 저장되거나 이들을 통해 전송될 수도 있다. 컴퓨터-판독가능 매체들은, 일 장소에서 다른 장소로의 컴퓨터 프로그램의 전달을 용이하게 하는 임의의 매체를 포함한 통신 매체들 및 컴퓨터 저장 매체들 양자를 포함한다. 저장 매체들은 컴퓨터에 의해 액세스될 수 있는 임의의 이용가능한 매체들일 수도 있다. 제한이 아닌 예로서, 그러한 컴퓨터-판독가능 매체들은 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장부, 자기 디스크 저장 또는 다른 자기 저장 디바이스들, 또는 명령들 또는 데이터 구조들의 형태로 원하는 프로그램 코드를 전달 또는 저장하는데 사용될 수 있고, 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 접속수단(connection)이 컴퓨터-판독가능 매체로 적절히 지칭된다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 연선(twisted pair), 디지털 가입자 라인(DSL), 또는 (적외선, 라디오, 및 마이크로파와 같은) 무선 기술들을 사용하여 웹사이트, 서버, 또는 다른 원격 소스로부터 전송되면, 동축 케이블, 광섬유 케이블, 연선, DSL, 또는 (적외선, 라디오, 및 마이크로파와 같은) 무선 기술들이 매체의 정의에 포함된다. 본 명세서에 사용되는 바와 같이, 디스크(disk) 및 디스크(disc)는 컴팩트 디스크(disc)(CD), 레이저 디스크(disc), 광학 디스크(disc), 디지털 다목적 디스크(digital versatile disc)(DVD), 플로피 디스크(disk) 및 Blu-Ray 디스크(disc)를 포함하며, 여기서 디스크(disk)들은 일반적으로 데이터를 자기적으로 재생하지만, 디스크(disc)들은 레이저들을 이용하여 광학적으로 데이터를 재생한다. 또한, 상기의 것들의 결합들은 컴퓨터-판독가능 매체들의 범위 내에 포함되어야 한다.
[0088] 기재된 예시적인 실시예들의 이전 설명은 임의의 당업자가 본 발명을 사용 또는 실시할 수 있도록 제공된다. 이들 예시적인 실시예들에 대한 다양한 변형들은 당업자들에게 용이하게 명백할 것이며, 본 명세서에 정의된 일반적인 원리들은 본 발명의 사상 또는 범위를 벗어나지 않으면서 다른 예시적인 실시예들에 적용될 수도 있다. 따라서, 본 발명은 본 명세서에 도시된 예시적인 실시예들로 제한되도록 의도되는 것이 아니라, 본 명세서에 기재된 원리들 및 신규한 특성들과 일치하는 가장 넓은 범위에 부합할 것이다.

Claims (20)

  1. 장치로서,
    제 1 믹서 출력을 생성하기 위해 입력 신호로부터 유도된 신호를 로컬 발진기(LO) 신호와 믹싱하도록 구성된 제 1 믹서;
    제 1 보조 믹서 출력을 생성하기 위해 상기 입력 신호로부터 유도된 신호를 상기 LO 신호와 믹싱하도록 구성된 제 1 보조 믹서 ― 상기 제 1 보조 믹서 출력은 상기 제 1 믹서 출력의 대역외 컴포넌트(out-of-band component)를 감소시키기 위해 상기 제 1 믹서 출력에 커플링됨 ― ;
    제 2 믹서 출력을 생성하기 위해 상기 입력 신호를 상기 로컬 발진기(LO) 신호와 믹싱하도록 구성된 제 2 믹서;
    제 2 보조 믹서 출력을 생성하기 위해 상기 입력 신호를 상기 LO 신호와 믹싱하도록 구성된 제 2 보조 믹서 ― 상기 제 2 보조 믹서 출력은 상기 제 2 믹서 출력의 대역외 컴포넌트를 감소시키기 위해 상기 제 2 믹서 출력에 커플링됨 ― ; 및
    출력 전압을 생성하기 위해 상기 제 1 및 제 2 믹서 출력들을 합산하도록 구성되는 트랜스-임피던스 증폭기(trans-impedance amplifier)
    를 포함하는,
    장치.
  2. 제 1 항에 있어서,
    상기 제 1, 제 1 보조, 제 2 및 제 2 보조 믹서들 각각은 싱글-밸런싱 믹서(single-balanced mixer)를 포함하는,
    장치.
  3. 제 1 항에 있어서,
    상기 제 1 믹서 출력은 고역-통과 필터에 의해 상기 제 1 보조 믹서 출력에 커플링되는,
    장치.
  4. 제 3 항에 있어서,
    상기 고역-통과 필터는 커패시터를 포함하는,
    장치.
  5. 제 1 항에 있어서,
    상기 제 1 및 제 2 믹서 출력들을 서로 커플링하는 교차-커플링 커패시터들
    을 더 포함하는,
    장치.
  6. 제 1 항에 있어서,
    제 1 Q 믹서 출력을 생성하기 위해 상기 입력 신호로부터 유도된 신호를 직교 로컬 발진기(LO) 신호와 믹싱하도록 구성된 제 1 Q 믹서;
    제 1 보조 Q 믹서 출력을 생성하기 위해 상기 입력 신호로부터 유도된 신호를 상기 직교 LO 신호와 믹싱하도록 구성된 제 1 보조 Q 믹서 ― 상기 제 1 보조 Q 믹서 출력은 상기 제 1 Q 믹서 출력의 대역외 컴포넌트를 감소시키기 위해 상기 제 1 Q 믹서 출력에 커플링됨 ― ;
    제 2 Q 믹서 출력을 생성하기 위해 상기 입력 신호를 상기 직교 로컬 발진기(LO) 신호와 믹싱하도록 구성된 제 2 Q 믹서;
    제 2 보조 Q 믹서 출력을 생성하기 위해 상기 입력 신호를 상기 직교 LO 신호와 믹싱하도록 구성된 제 2 보조 Q 믹서
    를 더 포함하고,
    상기 제 2 보조 Q 믹서 출력은 상기 제 2 Q 믹서 출력의 대역외 컴포넌트를 감소시키기 위해 상기 제 2 Q 믹서 출력에 커플링되는,
    장치.
  7. 제 6 항에 있어서,
    상기 제 2 믹서 출력에 상기 제 1 Q 믹서 출력을 그리고 상기 제 1 믹서 출력에 상기 제 2 Q 믹서 출력을 커플링하는 교차-커플링 커패시터들
    을 더 포함하는,
    장치.
  8. 제 6 항에 있어서,
    상기 제 1 믹서 출력 및 상기 제 1 보조 믹서 출력을 합산하도록 구성된 동위상 트랜스-임피던스 증폭기; 및
    상기 제 1 Q 믹서 출력 및 상기 제 1 보조 Q 믹서 출력을 합산하도록 구성된 직교 트랜스-임피던스 증폭기
    를 더 포함하는,
    장치.
  9. 제 1 항에 있어서,
    상기 입력 신호로부터 유도된 신호를 대응하는 다중-위상 LO 신호와 믹싱하도록 구성된 적어도 하나의 다중-위상 제 1 믹서;
    적어도 하나의 다중-위상 제 1 보조 믹서 출력을 생성하기 위해 상기 입력 신호로부터 유도된 신호를 상기 대응하는 다중-위상 LO 신호와 믹싱하도록 구성된 적어도 하나의 부가적인 다중-위상 제 1 보조 믹서 ― 상기 적어도 하나의 다중-위상 제 1 보조 믹서 출력은 상기 적어도 하나의 다중-위상 제 1 믹서 출력의 대역외 컴포넌트를 감소시키도록 상기 제 1 믹서 출력에 커플링됨 ― ;
    적어도 하나의 다중-위상 제 2 믹서 출력을 생성하기 위해 상기 입력 신호를 상기 대응하는 다중-위상 로컬 발진기(LO) 신호와 믹싱하도록 구성된 적어도 하나의 다중-위상 제 2 믹서; 및
    적어도 하나의 다중-위상 제 2 보조 믹서 출력을 생성하기 위해 상기 입력 신호를 상기 대응하는 다중-위상 LO 신호와 믹싱하도록 구성된 적어도 하나의 다중-위상 제 2 보조 믹서
    를 더 포함하고,
    상기 적어도 하나의 다중-위상 제 2 보조 믹서 출력은 상기 적어도 하나의 다중-위상 제 2 믹서 출력의 대역외 컴포넌트를 감소시키도록 상기 적어도 하나의 다중-위상 제 2 믹서 출력에 커플링되는,
    장치.
  10. 제 1 항에 있어서,
    상기 제 1 보조 믹서에 커플링되는 로컬 발진기의 위상은 90도만큼 상기 제 1 믹서에 커플링되는 로컬 발진기의 위상에 대하여 오프셋되는,
    장치.
  11. 장치로서,
    제 1 믹서 출력 전류를 생성하도록 입력 신호로부터 유도된 신호를 하향-변환하기 위한 수단;
    제 1 보조 믹서 출력 전류를 생성하도록 상기 입력 신호로부터 유도된 신호를 하향-변환하기 위한 수단;
    제 1 믹서 출력 전류의 대역외 컴포넌트를 감소시키기 위해 상기 제 1 보조 믹서 출력 전류를 상기 제 1 믹서 출력 전류와 결합하기 위한 수단;
    제 2 믹서 출력 전류를 생성하도록 상기 입력 신호를 하향-변환하기 위한 수단;
    제 2 보조 믹서 출력 전류를 생성하도록 상기 입력 신호를 하향-변환하기 위한 수단;
    상기 제 2 믹서 출력 전류의 대역외 컴포넌트를 감소시키도록 상기 제 2 보조 믹서 출력 전류를 상기 제 2 믹서 출력 전류와 결합하기 위한 수단;
    출력 전압을 생성하도록 상기 제 1 및 제 2 믹서 출력 전류들을 결합하기 위한 수단
    을 포함하는,
    장치.
  12. 제 11 항에 있어서,
    상기 제 1 믹서 출력 전류를 상기 제 2 믹서 출력 전류에 교차-커플링하기 위한 수단
    을 더 포함하는,
    장치.
  13. 제 11 항에 있어서,
    제 1 Q 믹서 출력 전류를 생성하도록 상기 입력 신호로부터 유도된 신호를 하향-변환하기 위한 수단;
    제 1 보조 Q 믹서 출력 전류를 생성하도록 상기 입력 신호로부터 유도된 신호를 하향-변환하기 위한 수단;
    상기 제 1 Q 믹서 출력 전류의 대역외 컴포넌트를 감소시키기 위해 상기 제 1 보조 Q 믹서 출력 전류를 상기 제 1 Q 믹서 출력 전류와 결합하기 위한 수단;
    제 2 Q 믹서 출력 전류를 생성하도록 상기 입력 신호를 하향-변환하기 위한 수단;
    제 2 보조 Q 믹서 출력 전류를 생성하도록 상기 입력 신호를 하향-변환하기 위한 수단;
    상기 제 2 Q 믹서 출력 전류의 대역외 컴포넌트를 감소시키기 위해 상기 제 2 보조 Q 믹서 출력 전류를 상기 제 2 Q 믹서 출력 전류와 결합하기 위한 수단;
    출력 전압을 생성하도록 상기 제 1 및 제 2 Q 믹서 출력 전류들을 결합하기 위한 수단
    을 더 포함하는,
    장치.
  14. 제 13 항에 있어서,
    상기 제 1 Q 믹서 출력을 상기 제 2 믹서 출력에 교차-커플링하기 위한 수단; 및
    상기 제 2 Q 믹서 출력을 상기 제 1 믹서 출력에 교차-커플링하기 위한 수단
    을 더 포함하는,
    장치.
  15. 제 11 항에 있어서,
    제 1, 제 1 보조, 제 2 및 제 2 보조 믹서들 각각은 싱글-밸런싱 믹서를 포함하는,
    장치.
  16. 방법으로서,
    제 1 믹서 출력 전류를 생성하도록 입력 신호로부터 유도된 신호를 하향-변환하는 단계;
    제 1 보조 믹서 출력 전류를 생성하도록 상기 입력 신호로부터 유도된 신호를 하향-변환하는 단계;
    상기 제 1 믹서 출력 전류의 대역외 컴포넌트를 감소시키기 위해 상기 제 1 보조 믹서 출력 전류를 상기 제 1 믹서 출력 전류와 결합하는 단계;
    제 2 믹서 출력 전류를 생성하도록 상기 입력 신호를 하향-변환하는 단계;
    제 2 보조 믹서 출력 전류를 생성하도록 상기 입력 신호를 하향-변환하는 단계;
    상기 제 2 믹서 출력 전류의 대역외 컴포넌트를 감소시키도록 상기 제 2 보조 믹서 출력 전류를 상기 제 2 믹서 출력 전류와 결합하는 단계;
    출력 전압을 생성하도록 상기 제 1 및 제 2 믹서 출력 전류들을 결합하는 단계
    를 포함하는,
    방법.
  17. 제 16 항에 있어서,
    교차-커플링 커패시터들을 이용하여 상기 제 1 믹서 출력 전류를 상기 제 2 믹서 출력 전류에 커플링하는 단계
    를 더 포함하는,
    방법.
  18. 제 16 항에 있어서,
    제 1 Q 믹서 출력 전류를 생성하도록 상기 입력 신호로부터 유도된 신호를 하향-변환하는 단계;
    제 1 보조 Q 믹서 출력 전류를 생성하도록 상기 입력 신호로부터 유도된 신호를 하향-변환하는 단계;
    상기 제 1 Q 믹서 출력 전류의 대역외 컴포넌트를 감소시키기 위해 상기 제 1 Q 보조 믹서 출력 전류를 상기 제 1 Q 믹서 출력 전류와 결합하는 단계;
    제 2 Q 믹서 출력 전류를 생성하도록 상기 입력 신호를 하향-변환하는 단계;
    제 2 보조 Q 믹서 출력 전류를 생성하도록 상기 입력 신호를 하향-변환하는 단계;
    제 2 Q 믹서 출력 전류의 대역외 컴포넌트를 감소시키기 위해 상기 제 2 보조 Q 믹서 출력 전류를 상기 제 2 Q 믹서 출력 전류와 결합하는 단계;
    출력 전압을 생성하도록 상기 제 1 및 제 2 Q 믹서 출력 전류들을 결합하는 단계
    를 더 포함하는,
    방법.
  19. 제 18 항에 있어서,
    교차-커플링 커패시터들을 이용하여 상기 제 1 Q 믹서 출력을 상기 제 2 Q 믹서 출력에 커플링하는 단계; 및
    교차-커플링 커패시터들을 이용하여 상기 제 2 Q 믹서 출력을 상기 제 1 Q 믹서 출력에 커플링하는 단계
    를 더 포함하는,
    방법.
  20. 제 16 항에 있어서,
    제 1, 제 1 보조, 제 2 및 제 2 보조 믹서들 각각은 싱글-밸런싱 믹서를 포함하는,
    방법.

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